assembler: Import ralloc from Mesa

This also add a new brw_compat.h that should help maintaining the
diff between mesa's version and our as small as possible.

Signed-off-by: Damien Lespiau <damien.lespiau@intel.com>

assembler: Update the disassembler code

From Mesa. This imports a bit more the of brw_eu* infrastructure (which
is going towards the right direction!) from mesa and the update is quite
a significant improvement over what we had.

I also verified that the changes that were done on the assembler old
version of brw_disasm.c were already supported by the Mesa version, and
indeed they were.

Signed-off-by: Damien Lespiau <damien.lespiau@intel.com>

assembler: Remove trailing white space from brw_defines.h

Signed-off-by: Damien Lespiau <damien.lespiau@intel.com>

assembler: Import brw_defines.h from Mesa

Almost identical files now, the diff is:

-#include "intel_chipset.h"
+#define EX_DESC_SFID_MASK 0xF
+#define EX_DESC_EOT_MASK  0x20

Signed-off-by: Damien Lespiau <damien.lespiau@intel.com>

assembler: Rename BRW_ACCWRCTRL_ACCWRCTRL

To a more self-describing define. This hopefully will help its inclusion
into Mesa.

Signed-off-by: Damien Lespiau <damien.lespiau@intel.com>

assembler: Adopt enum brw_message_target from mesa

Signed-off-by: Damien Lespiau <damien.lespiau@intel.com>

assembler: Remove trailing white spaces from brw_structs.h

Signed-off-by: Damien Lespiau <damien.lespiau@intel.com>

assembler: Adopt brw_structs.h from mesa

Finally merge both brw_structs.h from mesa. One detail has risen in that
last commit, the msg_control field of data port message descriptors.

Mesa's msg_control field is sometimes split with messages-specific
fields where the assembler (at least for recent generations) exposes the
full msg_control value in the send instruction.

As libva's shaders encodes the full msg_control value in its send
instructions, I've chosen to not take the split msg_control from mesa.
It's absolutely possible to have a patch fixing that divergence at some
later point.

I've also kept a hack introduced with ironlake to not have to rewrite
shaders (that encode msg_control in the text, remember), and thus
creates a another difference with Mesa.

-  GLuint msg_control:3;
-  GLuint msg_type:3;
+  GLuint msg_control:4;
+  GLuint msg_type:2;

Once again, I've made sure that re-generating libva's shaders don't show
any difference.

Signed-off-by: Damien Lespiau <damien.lespiau@intel.com>

assembler: Rename bits3.id and bits3.fd

As always, to sync with mesa.

Signed-off-by: Damien Lespiau <damien.lespiau@intel.com>

assembler: Rename branch_2_offset to break_cont

Once again, import the equivalent struct from mesa.

Signed-off-by: Damien Lespiau <damien.lespiau@intel.com>

assembler: Rename branch to branch_gen6

The purpose of this commit is to synchronize opcode definitions across
the gen4asm assembler and mesa.

Signed-off-by: Damien Lespiau <damien.lespiau@intel.com>

assembler: Rename gen5 DP pixel_scoreboard_clear to last_render_target

The purpose of this commit is to synchronize opcode definitions across
the gen4asm assembler and mesa.

Signed-off-by: Damien Lespiau <damien.lespiau@intel.com>

assembler: Remove struct dp_write_gen6 and struct use gen6_dp

We ended up with 2 structures that where exactly the same, so just use
one, which happens to be the one Mesa has.

Signed-off-by: Damien Lespiau <damien.lespiau@intel.com>

assembler: Rename dp_gen7 to gen7_dp and sync it with Mesa's

The purpose of this commit is to synchronize opcode definitions across
the gen4asm assembler and mesa.

I had to drop how mesa splits msg_control as the current assembly
language gives access the the whole msg_control field.

Recompiling the xorg and the intel driver of libva shaders doesn't show
any difference in the assembly created.

Signed-off-by: Damien Lespiau <damien.lespiau@intel.com>

assembler: Rename dp_gen6 to gen6_dp and sync with Mesa's

The purpose of this commit is to synchronize opcode definitions across
the gen4asm assembler and mesa.

I had to drop how mesa splits msg_control as the current assembly
language gives access the the whole msg_control field.

Recompiling the xorg and the intel driver of libva shaders doesn't show
any difference in the assembly created.

Signed-off-by: Damien Lespiau <damien.lespiau@intel.com>

assembler: Rename dp_read_gen6 to gen6_dp_sampler_const_cache

The purpose of this commit is to synchronize opcode definitions across
the gen4asm assembler and mesa.

Signed-off-by: Damien Lespiau <damien.lespiau@intel.com>

assembler: Rename three_src_gen6 to da3src

Mesa's brw_structs.h has named/renamed this field to da3src. Sync with
them.

Signed-off-by: Damien Lespiau <damien.lespiau@intel.com>

assembler: Sync brw_instruction's header with mesa's

Two changes there, a field has been renamed and one bit of padding is
now used for compressed instructions.

Signed-off-by: Damien Lespiau <damien.lespiau@intel.com>

build: Add the debugger compilation status to the summary

Signed-off-by: Damien Lespiau <damien.lespiau@intel.com>

build: Only build the assembler if flex and bison are found

And start displaying a nice summary of what we are going to compile.

Signed-off-by: Damien Lespiau <damien.lespiau@intel.com>

build: Don't use AM_MAINTAINER_MODE

This does not bring us anything these days, not using the macro at all
is the same thing as having it always on.

See this discussion:
https://www.redhat.com/archives/virt-tools-list/2010-October/msg00049.html

Signed-off-by: Damien Lespiau <damien.lespiau@intel.com>

gitignore: Ignore TAGS files

TAGS files are generated with "make tags" to quickly jump through the
code. Ignore those by-products of automake/ctags.

Signed-off-by: Damien Lespiau <damien.lespiau@intel.com>

build: Add CAIRO_FLAGS to the debugger compilation

The library in lib/ exposes <cairo.h> in its main header and thus users
must be able to include it.

build: Integrate the merged gen assembler in the build system

Signed-off-by: Damien Lespiau <damien.lespiau@intel.com>

bump version to 1.3

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

Fix typo. "donesn't" -> "doesn't"

Add the CRE enginee for HSW+

This is also for media encoding like VME, which can do
the operation of check & refinement.

Signed-off-by: Zhao Yakui <yakui.zhao@intel.com>

Fix JMPI encoding for Haswell.

It uses the byte-aligned jump instead of 64-bit units.

Signed-off-by: Gwenole Beauchesne <gwenole.beauchesne@intel.com>
Signed-off-by: Zhao Yakui <yakui.zhao@intel.com>

Add initial support for Haswell.

Signed-off-by: Gwenole Beauchesne <gwenole.beauchesne@intel.com>
Signed-off-by: Zhao Yakui <yakui.zhao@intel.com>

Allow Gen version decimals.

This is preparatory work for Haswell (Gen 7.5).

Signed-off-by: Gwenole Beauchesne <gwenole.beauchesne@intel.com>

Bump gen_level to multiple of tens.

Add new helper macros to check versions:
- IS_GENp() meant to match Gen X and above
- IS_GENx() meant to match Gen X exactly.

Patch mechanically generated. No stale "gen_level" usage.

Signed-off-by: Gwenole Beauchesne <gwenole.beauchesne@intel.com>
Signed-off-by: Zhao Yakui <yakui.zhao@intel.com>

Fix Gen7 JMPI compilation

Gen7 JMPI Restrictions in bspec:
The JIP data type must be Signed DWord

Fix sub-register number of an address register encoding

The AddrSubRegNum field in the instruction binary code should be:
  code    value(advanced_flag==0)   value(advanced_flag==1)
  a0.0             0                         0
  a0.1        invalid input                  1
  a0.2             1                         2
  a0.3        invalid input                  3
  a0.4             2                         4
  a0.5        invalid input                  5
  a0.6             3                         6
  a0.7        invalid input                  7
  a0.8             4                  invalid input
  a0.10            5                  invalid input
  a0.12            6                  invalid input
  a0.14            7                  invalid input

Fix symbol register subreg number calculation rule symbol_reg_p

When in normal mode, subreg_nr should not be divided by type_size.
This patch fixes such bug.

Show warning when compiling the grammar parser

Support Gen6 WHILE instruction

Make sure Gen6 IF works

Make sure Gen6 ENDIF work

Fix JIP position for Gen6 JMPI

Fix Gen6 ELSE instructions code logic according to bspec.

Make sure BREAK/CONT/HALT work on Gen6.

Support Gen6 RET instruction.

Support Gen6 CALL instruction.

Replace variable init code in WAIT by src_null_reg

Let ip_dst and ip_src become local const variable, so as to reduce replicated code.

Support Gen6 three-source-operand instructions.

Add bits1.three_src.gen6.dest_reg_file according to Gen6 spec

Compile ELSE and WHILE in Gen5 as same way as in Gen4

Fix reloc_target_offset computing logic

Fully support Gen7 branching instructions

Also fix integer argument parsing rule for JMPI, IF and WHILE
Fix shift/reduce conflicts in relativelocation

Supporting multi-branch instructios BRD & BRC

brd: redirect channels to branches
brc: let channels converging together

also rewrite code converting label to offset

Use right-recursing in parser rule inst_option_list

This recursing cost less memory. It is recommended by Bison.

Support subroutine instructions, CALL & RET

Merge replicative code in gram.y

Reduce replicative code in gram.y by reloc_target field in src_operand

Bspec says JIP and UIP should be the source operands. It is better if
src_operand has a field "reloc_target" according to bspec.
The replicative code in JMPI and branchloop rules can be merged into one.

Restrict type of relativelocation2 to int

Original rule set it to EXP | NUMBER, then YYERROR if it is NUMBER.
This patch set it directly to EXP, restricting its type to int.

Rewrite label matching code. Collect labels in a linked list.

Label matching is faster because of searching only in a small list,
rather than searching a label in all instructions.

Add second_reloc_target in the data structure.

Since Gen6+, some branching instructions have two relocation targets.

Add test case for ".declare" overriding feature.

Later same name .declare pragma will override previously defined
one. This patch add a test case for that feature.

Fix memory leaking in the parser

STRING has been malloc'ed by strdup in src/lex.l but forgotten to
be freed in src/gram.y.

Fix field length of JIP for one-offset-branch in Gen6

Such JIP has 25 bits length in Gen6.

Automatically run all test cases.

In the past test/run-test.sh run only one test case per call.
This patch let it automatically run all test cases.

Fix missing environment variables problem in test/run-test.sh

Currently test/run-test.sh cannot get the value of ${srcdir} and
${top_builddir}. Thus we cannot run any test case. This patch uses
$0 to get the absolute path of run-test.sh. Now test cases work.

Add a generic hash table algorithm. Reuse for declared_reg_table and label_table in the future.

Rewrite find_register() and insert_register(). The hash table code
has been extracted. We may use those code for label table in the future.

Add a test case for ".declare" pragma

Rename brw_instruction.bits3.if_else to branch

Because that field will be used for all branch instructions

According to BSPEC, put PLN & BFI1 to binaryop, put SUBB to binaryaccop

bspec: BFI1 should not access accumulator. PLN should not use accumulator
as source.
future work in gram.y: show warning if acc is used as dest for
ADDC/SUBB/CMP/CMPN/SHL/BFI1.

Explain the difference between binaryinstruction and binaryaccinstruction

Developers may add new instructions in wrong place in the future
if they don't know the difference between binaryinstruction and
binaryaccinstruction.

Renaming according to BSPEC: jump_count -> JIP; pop_count -> UIP.

Since bspec SNB+, jump_count and pop_count is renamed to JIP and uIP.

Use bits3.if_else.jump_count instead of bits3.ud for readability

Pad NOP instructions instead of the ILLEGAL instruction for entry

If a label is an entry, the assembler will pad empty instruction
before the label until offset % 4 == 0. In the past, the ILLEGAL
instructions are padded. It may raise exceptions. We use the NOP
instructions instead.

Merge same if branches in declare_pragma section in gram.y

Reduce memory cost in entry_table

Original code double entry table space if there is no space. It may
waste 50% memory of the entry table. Now we use a link list to store
entry items.

Make the entry point padding code logic looks nicer

Fix a typo in src/main.c: "in unit of type" -> "in unit of byte"

Reduce hash value collision probability in src/main.c

Original code use "hash_value = *name++", which may produce
hash value collision for word permutations like "abc", "bac" and "cba".

Move program_defaults init statement into variable declaration

In original code, the init value for "program_defaults.register_type"
is put inside main(), which may be hard to maintain.

Better comment text. Change "c like" to "C style" in main.c

Replace bzero by memset.

bzero has been removed from POSIX.1-2008. Should use memset instead.

Supporting integer subtraction with borrow

subb: subtract unsigned integer src1 from src0. store the result
in dst and store the borrow (0 or 1) as a 32-bit value in acc.

Supporting find first bit instructions

fbh: Find the first significant bit searching from the high bits
in src0 and store the result in dst.

fbl: Find the first 1 bit searching from the low bits in src0
and store the result in dst.

Supporting half precision to single precision float convertion

The f16to32 instruction converts the half precision float
in src0 to single precision float and storing in dst.

The f32to16 instruction converts the single precision float
in src0 to half precision float and storing in the lower word
of each channel in dst.

Supporting count bit set instruction

The cbit instruction counts component-wise the total bits set
in src0 and stores the resulting counts in dst.

Supporting instruction "reverse bits"

The bfrev instruction component-wise reverses all the bits in src0
and stores the results in dst.

Supporting instruction Bit Field Insert 1

The bfi1 instruction component-wise generates mask with control
from src0 and src1 and stores the results in dst.

Delete an extra space character in brw_defines.h

Now the column is aligned and the code is nicer.

Supporting addc instruction

The addc instruction performs component-wise addition of
src0 and src1 and stores the results in dst;
it also stores the carry into acc.

Supporting bit field extract and bit field insert 2

Supporting two new operators, bfe and bfi2
bfe: Component-wise extracts a bit field from src2 using the bit field width from src0 and the bit field offset from src1.
bfi2: component-wise performs the bitfield insert operation on src1 and src2 based on the mask in src0.

Supporting LRP: dest = src0 * src1 + (1-src0) * src2

Support trinary source instruction "multiply add".

MAD (Multiply ADd) computes dst <- src1*src2 + src0.

Tried best to follow previous variable naming habit.

Also renamed "triinstruction" -> "trinaryinstruction" in grammar parser
for better readability.

add data structure in src/brw_structs.h for supporting three-source-operator instruncions

Comment magic words "da1", "da16", "ia1", and "ia16"

close File yyin before calling yylex_destroy

This patch makes sure file handler yyin is closed.
yylex_destroy() calls yy_init_globals(), which reset yyin to 0.
Therefore if we do not close yyin before yylex_destroy(), yyin
will not be closed anymore.

Call yylex_destroy() to free memory after yyparse()

Close input file handler yyin after yyparse

Fix a typo ... lable -> label

fix the label checking logics

Signed-off-by: Lu Guanqun <guanqun.lu@intel.com>

Waring if both predication and conditional modifier are enabled but use different flag registers

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

Add support for flag register f1 on Ivy bridge

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

s/flag_reg_nr/flag_subreg_nr for an instruction
s/flagreg/flag_subreg_nr for a condition

They are flag subregister number indeed

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>

Remove flag_reg_nr from the DW3 of an instruction

Signed-off-by: Xiang, Haihao <haihao.xiang@intel.com>