MX51: Add register definitions
authorStefano Babic <sbabic@denx.de>
Wed, 20 Jan 2010 17:19:51 +0000 (18:19 +0100)
committerTom Rix <Tom.Rix@windriver.com>
Sun, 7 Mar 2010 18:36:35 +0000 (12:36 -0600)
The patch add header files to support the Freescale i.MX51
processor, setting definitions for internal registers.

Signed-off-by: Stefano Babic <sbabic@denx.de>
Signed-off-by: Fred Fan <fanyefeng@gmail.com>
include/asm-arm/arch-mx51/asm-offsets.h [new file with mode: 0644]
include/asm-arm/arch-mx51/crm_regs.h [new file with mode: 0644]
include/asm-arm/arch-mx51/imx-regs.h [new file with mode: 0644]

diff --git a/include/asm-arm/arch-mx51/asm-offsets.h b/include/asm-arm/arch-mx51/asm-offsets.h
new file mode 100644 (file)
index 0000000..3a83fa0
--- /dev/null
@@ -0,0 +1,50 @@
+/*
+ * needed for cpu/arm_cortexa8/mx51/lowlevel_init.S
+ *
+ * These should be auto-generated
+ */
+/* CCM */
+#define CLKCTL_CCR              0x00
+#define CLKCTL_CCDR             0x04
+#define CLKCTL_CSR              0x08
+#define CLKCTL_CCSR             0x0C
+#define CLKCTL_CACRR            0x10
+#define CLKCTL_CBCDR            0x14
+#define CLKCTL_CBCMR            0x18
+#define CLKCTL_CSCMR1           0x1C
+#define CLKCTL_CSCMR2           0x20
+#define CLKCTL_CSCDR1           0x24
+#define CLKCTL_CS1CDR           0x28
+#define CLKCTL_CS2CDR           0x2C
+#define CLKCTL_CDCDR            0x30
+#define CLKCTL_CHSCCDR          0x34
+#define CLKCTL_CSCDR2           0x38
+#define CLKCTL_CSCDR3           0x3C
+#define CLKCTL_CSCDR4           0x40
+#define CLKCTL_CWDR             0x44
+#define CLKCTL_CDHIPR           0x48
+#define CLKCTL_CDCR             0x4C
+#define CLKCTL_CTOR             0x50
+#define CLKCTL_CLPCR            0x54
+#define CLKCTL_CISR             0x58
+#define CLKCTL_CIMR             0x5C
+#define CLKCTL_CCOSR            0x60
+#define CLKCTL_CGPR             0x64
+#define CLKCTL_CCGR0            0x68
+#define CLKCTL_CCGR1            0x6C
+#define CLKCTL_CCGR2            0x70
+#define CLKCTL_CCGR3            0x74
+#define CLKCTL_CCGR4            0x78
+#define CLKCTL_CCGR5            0x7C
+#define CLKCTL_CCGR6            0x80
+#define CLKCTL_CMEOR            0x84
+
+/* DPLL */
+#define PLL_DP_CTL     0x00
+#define PLL_DP_CONFIG  0x04
+#define PLL_DP_OP      0x08
+#define PLL_DP_MFD     0x0C
+#define PLL_DP_MFN     0x10
+#define PLL_DP_HFS_OP  0x1C
+#define PLL_DP_HFS_MFD 0x20
+#define PLL_DP_HFS_MFN 0x24
diff --git a/include/asm-arm/arch-mx51/crm_regs.h b/include/asm-arm/arch-mx51/crm_regs.h
new file mode 100644 (file)
index 0000000..14aa231
--- /dev/null
@@ -0,0 +1,192 @@
+/*
+ * (C) Copyright 2009 Freescale Semiconductor, Inc.
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+
+#ifndef __ARCH_ARM_MACH_MX51_CRM_REGS_H__
+#define __ARCH_ARM_MACH_MX51_CRM_REGS_H__
+
+#define MXC_CCM_BASE   CCM_BASE_ADDR
+
+/* DPLL register mapping structure */
+struct mxc_pll_reg {
+       u32 ctrl;
+       u32 config;
+       u32 op;
+       u32 mfd;
+       u32 mfn;
+       u32 mfn_minus;
+       u32 mfn_plus;
+       u32 hfs_op;
+       u32 hfs_mfd;
+       u32 hfs_mfn;
+       u32 mfn_togc;
+       u32 destat;
+};
+
+/* Register maping of CCM*/
+struct mxc_ccm_reg {
+       u32 ccr;        /* 0x0000 */
+       u32 ccdr;
+       u32 csr;
+       u32 ccsr;
+       u32 cacrr;      /* 0x0010*/
+       u32 cbcdr;
+       u32 cbcmr;
+       u32 cscmr1;
+       u32 cscmr2;     /* 0x0020 */
+       u32 cscdr1;
+       u32 cs1cdr;
+       u32 cs2cdr;
+       u32 cdcdr;      /* 0x0030 */
+       u32 chscdr;
+       u32 cscdr2;
+       u32 cscdr3;
+       u32 cscdr4;     /* 0x0040 */
+       u32 cwdr;
+       u32 cdhipr;
+       u32 cdcr;
+       u32 ctor;       /* 0x0050 */
+       u32 clpcr;
+       u32 cisr;
+       u32 cimr;
+       u32 ccosr;      /* 0x0060 */
+       u32 cgpr;
+       u32 CCGR0;
+       u32 CCGR1;
+       u32 CCGR2;      /* 0x0070 */
+       u32 CCGR3;
+       u32 CCGR4;
+       u32 CCGR5;
+       u32 CCGR6;      /* 0x0080 */
+       u32 cmeor;
+};
+
+/* Define the bits in register CACRR */
+#define MXC_CCM_CACRR_ARM_PODF_OFFSET          0
+#define MXC_CCM_CACRR_ARM_PODF_MASK            0x7
+
+/* Define the bits in register CBCDR */
+#define MXC_CCM_CBCDR_EMI_CLK_SEL              (0x1 << 26)
+#define MXC_CCM_CBCDR_PERIPH_CLK_SEL           (0x1 << 25)
+#define MXC_CCM_CBCDR_EMI_PODF_OFFSET          22
+#define MXC_CCM_CBCDR_EMI_PODF_MASK            (0x7 << 22)
+#define MXC_CCM_CBCDR_AXI_B_PODF_OFFSET                19
+#define MXC_CCM_CBCDR_AXI_B_PODF_MASK          (0x7 << 19)
+#define MXC_CCM_CBCDR_AXI_A_PODF_OFFSET                16
+#define MXC_CCM_CBCDR_AXI_A_PODF_MASK          (0x7 << 16)
+#define MXC_CCM_CBCDR_NFC_PODF_OFFSET          13
+#define MXC_CCM_CBCDR_NFC_PODF_MASK            (0x7 << 13)
+#define MXC_CCM_CBCDR_AHB_PODF_OFFSET          10
+#define MXC_CCM_CBCDR_AHB_PODF_MASK            (0x7 << 10)
+#define MXC_CCM_CBCDR_IPG_PODF_OFFSET          8
+#define MXC_CCM_CBCDR_IPG_PODF_MASK            (0x3 << 8)
+#define MXC_CCM_CBCDR_PERCLK_PRED1_OFFSET      6
+#define MXC_CCM_CBCDR_PERCLK_PRED1_MASK                (0x3 << 6)
+#define MXC_CCM_CBCDR_PERCLK_PRED2_OFFSET      3
+#define MXC_CCM_CBCDR_PERCLK_PRED2_MASK                (0x7 << 3)
+#define MXC_CCM_CBCDR_PERCLK_PODF_OFFSET       0
+#define MXC_CCM_CBCDR_PERCLK_PODF_MASK         0x7
+
+/* Define the bits in register CSCMR1 */
+#define MXC_CCM_CSCMR1_SSI_EXT2_CLK_SEL_OFFSET         30
+#define MXC_CCM_CSCMR1_SSI_EXT2_CLK_SEL_MASK           (0x3 << 30)
+#define MXC_CCM_CSCMR1_SSI_EXT1_CLK_SEL_OFFSET         28
+#define MXC_CCM_CSCMR1_SSI_EXT1_CLK_SEL_MASK           (0x3 << 28)
+#define MXC_CCM_CSCMR1_USB_PHY_CLK_SEL_OFFSET          26
+#define MXC_CCM_CSCMR1_USB_PHY_CLK_SEL                 (0x1 << 26)
+#define MXC_CCM_CSCMR1_UART_CLK_SEL_OFFSET             24
+#define MXC_CCM_CSCMR1_UART_CLK_SEL_MASK               (0x3 << 24)
+#define MXC_CCM_CSCMR1_USBOH3_CLK_SEL_OFFSET           22
+#define MXC_CCM_CSCMR1_USBOH3_CLK_SEL_MASK             (0x3 << 22)
+#define MXC_CCM_CSCMR1_ESDHC1_MSHC1_CLK_SEL_OFFSET     20
+#define MXC_CCM_CSCMR1_ESDHC1_MSHC1_CLK_SEL_MASK       (0x3 << 20)
+#define MXC_CCM_CSCMR1_ESDHC3_CLK_SEL                  (0x1 << 19)
+#define MXC_CCM_CSCMR1_ESDHC4_CLK_SEL                  (0x1 << 18)
+#define MXC_CCM_CSCMR1_ESDHC2_MSHC2_CLK_SEL_OFFSET     16
+#define MXC_CCM_CSCMR1_ESDHC2_MSHC2_CLK_SEL_MASK       (0x3 << 16)
+#define MXC_CCM_CSCMR1_SSI1_CLK_SEL_OFFSET             14
+#define MXC_CCM_CSCMR1_SSI1_CLK_SEL_MASK               (0x3 << 14)
+#define MXC_CCM_CSCMR1_SSI2_CLK_SEL_OFFSET             12
+#define MXC_CCM_CSCMR1_SSI2_CLK_SEL_MASK               (0x3 << 12)
+#define MXC_CCM_CSCMR1_SSI3_CLK_SEL                    (0x1 << 11)
+#define MXC_CCM_CSCMR1_VPU_RCLK_SEL                    (0x1 << 10)
+#define MXC_CCM_CSCMR1_SSI_APM_CLK_SEL_OFFSET          8
+#define MXC_CCM_CSCMR1_SSI_APM_CLK_SEL_MASK            (0x3 << 8)
+#define MXC_CCM_CSCMR1_TVE_CLK_SEL                     (0x1 << 7)
+#define MXC_CCM_CSCMR1_TVE_EXT_CLK_SEL                 (0x1 << 6)
+#define MXC_CCM_CSCMR1_CSPI_CLK_SEL_OFFSET             4
+#define MXC_CCM_CSCMR1_CSPI_CLK_SEL_MASK               (0x3 << 4)
+#define MXC_CCM_CSCMR1_SPDIF_CLK_SEL_OFFSET            2
+#define MXC_CCM_CSCMR1_SPDIF_CLK_SEL_MASK              (0x3 << 2)
+#define MXC_CCM_CSCMR1_SSI_EXT2_COM_CLK_SEL            (0x1 << 1)
+#define MXC_CCM_CSCMR1_SSI_EXT1_COM_CLK_SEL            0x1
+
+/* Define the bits in register CSCDR2 */
+#define MXC_CCM_CSCDR2_CSPI_CLK_PRED_OFFSET            25
+#define MXC_CCM_CSCDR2_CSPI_CLK_PRED_MASK              (0x7 << 25)
+#define MXC_CCM_CSCDR2_CSPI_CLK_PODF_OFFSET            19
+#define MXC_CCM_CSCDR2_CSPI_CLK_PODF_MASK              (0x3F << 19)
+#define MXC_CCM_CSCDR2_SIM_CLK_PRED_OFFSET             16
+#define MXC_CCM_CSCDR2_SIM_CLK_PRED_MASK               (0x7 << 16)
+#define MXC_CCM_CSCDR2_SIM_CLK_PODF_OFFSET             9
+#define MXC_CCM_CSCDR2_SIM_CLK_PODF_MASK               (0x3F << 9)
+#define MXC_CCM_CSCDR2_SLIMBUS_CLK_PRED_OFFSET         6
+#define MXC_CCM_CSCDR2_SLIMBUS_PRED_MASK               (0x7 << 6)
+#define MXC_CCM_CSCDR2_SLIMBUS_PODF_OFFSET             0
+#define MXC_CCM_CSCDR2_SLIMBUS_PODF_MASK               0x3F
+
+/* Define the bits in register CBCMR */
+#define MXC_CCM_CBCMR_VPU_AXI_CLK_SEL_OFFSET           14
+#define MXC_CCM_CBCMR_VPU_AXI_CLK_SEL_MASK             (0x3 << 14)
+#define MXC_CCM_CBCMR_PERIPH_CLK_SEL_OFFSET            12
+#define MXC_CCM_CBCMR_PERIPH_CLK_SEL_MASK              (0x3 << 12)
+#define MXC_CCM_CBCMR_DDR_CLK_SEL_OFFSET               10
+#define MXC_CCM_CBCMR_DDR_CLK_SEL_MASK                 (0x3 << 10)
+#define MXC_CCM_CBCMR_ARM_AXI_CLK_SEL_OFFSET           8
+#define MXC_CCM_CBCMR_ARM_AXI_CLK_SEL_MASK             (0x3 << 8)
+#define MXC_CCM_CBCMR_IPU_HSP_CLK_SEL_OFFSET           6
+#define MXC_CCM_CBCMR_IPU_HSP_CLK_SEL_MASK             (0x3 << 6)
+#define MXC_CCM_CBCMR_GPU_CLK_SEL_OFFSET               4
+#define MXC_CCM_CBCMR_GPU_CLK_SEL_MASK                 (0x3 << 4)
+#define MXC_CCM_CBCMR_PERCLK_LP_APM_CLK_SEL            (0x1 << 1)
+#define MXC_CCM_CBCMR_PERCLK_IPG_CLK_SEL               (0x1 << 0)
+
+/* Define the bits in register CSCDR1 */
+#define MXC_CCM_CSCDR1_ESDHC2_MSHC2_CLK_PRED_OFFSET    22
+#define MXC_CCM_CSCDR1_ESDHC2_MSHC2_CLK_PRED_MASK      (0x7 << 22)
+#define MXC_CCM_CSCDR1_ESDHC2_MSHC2_CLK_PODF_OFFSET    19
+#define MXC_CCM_CSCDR1_ESDHC2_MSHC2_CLK_PODF_MASK      (0x7 << 19)
+#define MXC_CCM_CSCDR1_ESDHC1_MSHC1_CLK_PRED_OFFSET    16
+#define MXC_CCM_CSCDR1_ESDHC1_MSHC1_CLK_PRED_MASK      (0x7 << 16)
+#define MXC_CCM_CSCDR1_PGC_CLK_PODF_OFFSET             14
+#define MXC_CCM_CSCDR1_PGC_CLK_PODF_MASK               (0x3 << 14)
+#define MXC_CCM_CSCDR1_ESDHC1_MSHC1_CLK_PODF_OFFSET    11
+#define MXC_CCM_CSCDR1_ESDHC1_MSHC1_CLK_PODF_MASK      (0x7 << 11)
+#define MXC_CCM_CSCDR1_USBOH3_CLK_PRED_OFFSET          8
+#define MXC_CCM_CSCDR1_USBOH3_CLK_PRED_MASK            (0x7 << 8)
+#define MXC_CCM_CSCDR1_USBOH3_CLK_PODF_OFFSET          6
+#define MXC_CCM_CSCDR1_USBOH3_CLK_PODF_MASK            (0x3 << 6)
+#define MXC_CCM_CSCDR1_UART_CLK_PRED_OFFSET            3
+#define MXC_CCM_CSCDR1_UART_CLK_PRED_MASK              (0x7 << 3)
+#define MXC_CCM_CSCDR1_UART_CLK_PODF_OFFSET            0
+#define MXC_CCM_CSCDR1_UART_CLK_PODF_MASK              0x7
+
+#endif                         /* __ARCH_ARM_MACH_MX51_CRM_REGS_H__ */
diff --git a/include/asm-arm/arch-mx51/imx-regs.h b/include/asm-arm/arch-mx51/imx-regs.h
new file mode 100644 (file)
index 0000000..927eda3
--- /dev/null
@@ -0,0 +1,282 @@
+/*
+ * (C) Copyright 2009 Freescale Semiconductor, Inc.
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+
+#ifndef __ASM_ARCH_MXC_MX51_H__
+#define __ASM_ARCH_MXC_MX51_H__
+
+#define __REG(x)       (*((volatile u32 *)(x)))
+#define __REG16(x)     (*((volatile u16 *)(x)))
+#define __REG8(x)      (*((volatile u8 *)(x)))
+/*
+ * IRAM
+ */
+#define IRAM_BASE_ADDR         0x1FFE8000      /* internal ram */
+/*
+ * Graphics Memory of GPU
+ */
+#define GPU_BASE_ADDR          0x20000000
+#define GPU_CTRL_BASE_ADDR     0x30000000
+#define IPU_CTRL_BASE_ADDR     0x40000000
+/*
+ * Debug
+ */
+#define DEBUG_BASE_ADDR                0x60000000
+#define ETB_BASE_ADDR          (DEBUG_BASE_ADDR + 0x00001000)
+#define ETM_BASE_ADDR          (DEBUG_BASE_ADDR + 0x00002000)
+#define TPIU_BASE_ADDR         (DEBUG_BASE_ADDR + 0x00003000)
+#define CTI0_BASE_ADDR         (DEBUG_BASE_ADDR + 0x00004000)
+#define CTI1_BASE_ADDR         (DEBUG_BASE_ADDR + 0x00005000)
+#define CTI2_BASE_ADDR         (DEBUG_BASE_ADDR + 0x00006000)
+#define CTI3_BASE_ADDR         (DEBUG_BASE_ADDR + 0x00007000)
+#define CORTEX_DBG_BASE_ADDR   (DEBUG_BASE_ADDR + 0x00008000)
+
+/*
+ * SPBA global module enabled #0
+ */
+#define SPBA0_BASE_ADDR        0x70000000
+
+#define MMC_SDHC1_BASE_ADDR    (SPBA0_BASE_ADDR + 0x00004000)
+#define MMC_SDHC2_BASE_ADDR    (SPBA0_BASE_ADDR + 0x00008000)
+#define UART3_BASE_ADDR        (SPBA0_BASE_ADDR + 0x0000C000)
+#define CSPI1_BASE_ADDR        (SPBA0_BASE_ADDR + 0x00010000)
+#define SSI2_BASE_ADDR         (SPBA0_BASE_ADDR + 0x00014000)
+#define MMC_SDHC3_BASE_ADDR    (SPBA0_BASE_ADDR + 0x00020000)
+#define MMC_SDHC4_BASE_ADDR    (SPBA0_BASE_ADDR + 0x00024000)
+#define SPDIF_BASE_ADDR                (SPBA0_BASE_ADDR + 0x00028000)
+#define ATA_DMA_BASE_ADDR      (SPBA0_BASE_ADDR + 0x00030000)
+#define SLIM_DMA_BASE_ADDR     (SPBA0_BASE_ADDR + 0x00034000)
+#define HSI2C_DMA_BASE_ADDR    (SPBA0_BASE_ADDR + 0x00038000)
+#define SPBA_CTRL_BASE_ADDR    (SPBA0_BASE_ADDR + 0x0003C000)
+
+/*
+ * AIPS 1
+ */
+#define AIPS1_BASE_ADDR        0x73F00000
+
+#define OTG_BASE_ADDR          (AIPS1_BASE_ADDR + 0x00080000)
+#define GPIO1_BASE_ADDR                (AIPS1_BASE_ADDR + 0x00084000)
+#define GPIO2_BASE_ADDR                (AIPS1_BASE_ADDR + 0x00088000)
+#define GPIO3_BASE_ADDR                (AIPS1_BASE_ADDR + 0x0008C000)
+#define GPIO4_BASE_ADDR                (AIPS1_BASE_ADDR + 0x00090000)
+#define KPP_BASE_ADDR          (AIPS1_BASE_ADDR + 0x00094000)
+#define WDOG1_BASE_ADDR                (AIPS1_BASE_ADDR + 0x00098000)
+#define WDOG2_BASE_ADDR                (AIPS1_BASE_ADDR + 0x0009C000)
+#define GPT1_BASE_ADDR         (AIPS1_BASE_ADDR + 0x000A0000)
+#define SRTC_BASE_ADDR         (AIPS1_BASE_ADDR + 0x000A4000)
+#define IOMUXC_BASE_ADDR       (AIPS1_BASE_ADDR + 0x000A8000)
+#define EPIT1_BASE_ADDR                (AIPS1_BASE_ADDR + 0x000AC000)
+#define EPIT2_BASE_ADDR                (AIPS1_BASE_ADDR + 0x000B0000)
+#define PWM1_BASE_ADDR         (AIPS1_BASE_ADDR + 0x000B4000)
+#define PWM2_BASE_ADDR         (AIPS1_BASE_ADDR + 0x000B8000)
+#define UART1_BASE_ADDR                (AIPS1_BASE_ADDR + 0x000BC000)
+#define UART2_BASE_ADDR                (AIPS1_BASE_ADDR + 0x000C0000)
+#define SRC_BASE_ADDR          (AIPS1_BASE_ADDR + 0x000D0000)
+#define CCM_BASE_ADDR          (AIPS1_BASE_ADDR + 0x000D4000)
+#define GPC_BASE_ADDR          (AIPS1_BASE_ADDR + 0x000D8000)
+
+/*
+ * AIPS 2
+ */
+#define AIPS2_BASE_ADDR        0x83F00000
+
+#define PLL1_BASE_ADDR         (AIPS2_BASE_ADDR + 0x00080000)
+#define PLL2_BASE_ADDR         (AIPS2_BASE_ADDR + 0x00084000)
+#define PLL3_BASE_ADDR         (AIPS2_BASE_ADDR + 0x00088000)
+#define AHBMAX_BASE_ADDR       (AIPS2_BASE_ADDR + 0x00094000)
+#define IIM_BASE_ADDR          (AIPS2_BASE_ADDR + 0x00098000)
+#define CSU_BASE_ADDR          (AIPS2_BASE_ADDR + 0x0009C000)
+#define ARM_BASE_ADDR          (AIPS2_BASE_ADDR + 0x000A0000)
+#define OWIRE_BASE_ADDR        (AIPS2_BASE_ADDR + 0x000A4000)
+#define FIRI_BASE_ADDR         (AIPS2_BASE_ADDR + 0x000A8000)
+#define CSPI2_BASE_ADDR                (AIPS2_BASE_ADDR + 0x000AC000)
+#define SDMA_BASE_ADDR         (AIPS2_BASE_ADDR + 0x000B0000)
+#define SCC_BASE_ADDR          (AIPS2_BASE_ADDR + 0x000B4000)
+#define ROMCP_BASE_ADDR                (AIPS2_BASE_ADDR + 0x000B8000)
+#define RTIC_BASE_ADDR         (AIPS2_BASE_ADDR + 0x000BC000)
+#define CSPI3_BASE_ADDR                (AIPS2_BASE_ADDR + 0x000C0000)
+#define I2C2_BASE_ADDR         (AIPS2_BASE_ADDR + 0x000C4000)
+#define I2C1_BASE_ADDR         (AIPS2_BASE_ADDR + 0x000C8000)
+#define SSI1_BASE_ADDR         (AIPS2_BASE_ADDR + 0x000CC000)
+#define AUDMUX_BASE_ADDR       (AIPS2_BASE_ADDR + 0x000D0000)
+#define M4IF_BASE_ADDR         (AIPS2_BASE_ADDR + 0x000D8000)
+#define ESDCTL_BASE_ADDR       (AIPS2_BASE_ADDR + 0x000D9000)
+#define WEIM_BASE_ADDR         (AIPS2_BASE_ADDR + 0x000DA000)
+#define NFC_BASE_ADDR          (AIPS2_BASE_ADDR + 0x000DB000)
+#define EMI_BASE_ADDR          (AIPS2_BASE_ADDR + 0x000DBF00)
+#define MIPI_HSC_BASE_ADDR     (AIPS2_BASE_ADDR + 0x000DC000)
+#define ATA_BASE_ADDR          (AIPS2_BASE_ADDR + 0x000E0000)
+#define SIM_BASE_ADDR          (AIPS2_BASE_ADDR + 0x000E4000)
+#define SSI3BASE_ADDR          (AIPS2_BASE_ADDR + 0x000E8000)
+#define FEC_BASE_ADDR          (AIPS2_BASE_ADDR + 0x000EC000)
+#define TVE_BASE_ADDR          (AIPS2_BASE_ADDR + 0x000F0000)
+#define VPU_BASE_ADDR          (AIPS2_BASE_ADDR + 0x000F4000)
+#define SAHARA_BASE_ADDR       (AIPS2_BASE_ADDR + 0x000F8000)
+
+#define TZIC_BASE_ADDR         0x8FFFC000
+
+/*
+ * Memory regions and CS
+ */
+#define CSD0_BASE_ADDR         0x90000000
+#define CSD1_BASE_ADDR         0xA0000000
+#define CS0_BASE_ADDR          0xB0000000
+#define CS1_BASE_ADDR          0xB8000000
+#define CS2_BASE_ADDR          0xC0000000
+#define CS3_BASE_ADDR          0xC8000000
+#define CS4_BASE_ADDR          0xCC000000
+#define CS5_BASE_ADDR          0xCE000000
+
+/*
+ * NFC
+ */
+#define NFC_BASE_ADDR_AXI      0xCFFF0000      /* NAND flash AXI */
+
+/*!
+ * Number of GPIO port as defined in the IC Spec
+ */
+#define GPIO_PORT_NUM          4
+/*!
+ * Number of GPIO pins per port
+ */
+#define GPIO_NUM_PIN            32
+
+#define IIM_SREV       0x24
+#define ROM_SI_REV     0x48
+
+#define NFC_BUF_SIZE   0x1000
+
+/* M4IF */
+#define M4IF_FBPM0     0x40
+#define M4IF_FIDBP     0x48
+
+/* Assuming 24MHz input clock with doubler ON */
+/*                            MFI         PDF */
+#define DP_OP_850      ((8 << 4) + ((1 - 1)  << 0))
+#define DP_MFD_850     (48 - 1)
+#define DP_MFN_850     41
+
+#define DP_OP_800      ((8 << 4) + ((1 - 1)  << 0))
+#define DP_MFD_800     (3 - 1)
+#define DP_MFN_800     1
+
+#define DP_OP_700      ((7 << 4) + ((1 - 1)  << 0))
+#define DP_MFD_700     (24 - 1)
+#define DP_MFN_700     7
+
+#define DP_OP_665      ((6 << 4) + ((1 - 1)  << 0))
+#define DP_MFD_665     (96 - 1)
+#define DP_MFN_665     89
+
+#define DP_OP_532      ((5 << 4) + ((1 - 1)  << 0))
+#define DP_MFD_532     (24 - 1)
+#define DP_MFN_532     13
+
+#define DP_OP_400      ((8 << 4) + ((2 - 1)  << 0))
+#define DP_MFD_400     (3 - 1)
+#define DP_MFN_400     1
+
+#define DP_OP_216      ((6 << 4) + ((3 - 1)  << 0))
+#define DP_MFD_216     (4 - 1)
+#define DP_MFN_216     3
+
+#define CHIP_REV_1_0            0x10
+#define CHIP_REV_1_1            0x11
+#define CHIP_REV_2_0            0x20
+#define CHIP_REV_2_5           0x25
+#define CHIP_REV_3_0            0x30
+
+#define BOARD_REV_1_0           0x0
+#define BOARD_REV_2_0           0x1
+
+#ifndef __ASSEMBLY__
+
+enum mxc_clock {
+       MXC_ARM_CLK = 0,
+       MXC_AHB_CLK,
+       MXC_IPG_CLK,
+       MXC_IPG_PERCLK,
+       MXC_UART_CLK,
+       MXC_CSPI_CLK,
+       MXC_FEC_CLK,
+};
+
+struct clkctl {
+       u32     ccr;
+       u32     ccdr;
+       u32     csr;
+       u32     ccsr;
+       u32     cacrr;
+       u32     cbcdr;
+       u32     cbcmr;
+       u32     cscmr1;
+       u32     cscmr2;
+       u32     cscdr1;
+       u32     cs1cdr;
+       u32     cs2cdr;
+       u32     cdcdr;
+       u32     chsccdr;
+       u32     cscdr2;
+       u32     cscdr3;
+       u32     cscdr4;
+       u32     cwdr;
+       u32     cdhipr;
+       u32     cdcr;
+       u32     ctor;
+       u32     clpcr;
+       u32     cisr;
+       u32     cimr;
+       u32     ccosr;
+       u32     cgpr;
+       u32     ccgr0;
+       u32     ccgr1;
+       u32     ccgr2;
+       u32     ccgr3;
+       u32     ccgr4;
+       u32     ccgr5;
+       u32     ccgr6;
+       u32     cmeor;
+};
+
+/* WEIM registers */
+struct weim {
+       u32     csgcr1;
+       u32     csgcr2;
+       u32     csrcr1;
+       u32     csrcr2;
+       u32     cswcr1;
+       u32     cswcr2;
+};
+
+/*!
+ * NFMS bit in RCSR register for pagesize of nandflash
+ */
+#define NFMS            (*((volatile u32 *)(CCM_BASE_ADDR+0x18)))
+#define NFMS_BIT                8
+#define NFMS_NF_DWIDTH          14
+#define NFMS_NF_PG_SZ           8
+
+extern unsigned int get_board_rev(void);
+extern int is_soc_rev(int rev);
+
+#endif /* __ASSEMBLER__*/
+
+#endif                         /*  __ASM_ARCH_MXC_MX51_H__ */