[NFC][RISCV] Fixing typo in comment.
authorNate Voorhies <ncv@google.com>
Tue, 4 Feb 2020 19:30:30 +0000 (11:30 -0800)
committerNate Voorhies <ncv@google.com>
Wed, 5 Feb 2020 19:30:11 +0000 (11:30 -0800)
Reviewers: luismarques, lenary

Reviewed By: lenary

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Tags: #llvm

Differential Revision: https://reviews.llvm.org/D73984

llvm/lib/Target/RISCV/MCTargetDesc/RISCVMCCodeEmitter.cpp

index d8e0382..5139ec5 100644 (file)
@@ -90,12 +90,13 @@ MCCodeEmitter *llvm::createRISCVMCCodeEmitter(const MCInstrInfo &MCII,
 }
 
 // Expand PseudoCALL(Reg), PseudoTAIL and PseudoJump to AUIPC and JALR with
-// relocation types. We those pseudo-instructions while encoding them, meaning
-// AUIPC and JALR won't go through RISCV MC to MC compressed instruction
-// transformation. This is acceptable because AUIPC has no 16-bit form and
-// C_JALR have no immediate operand field.  We let linker relaxation deal with
-// it. When linker relaxation enabled, AUIPC and JALR have chance relax to JAL.
-// If C extension is enabled, JAL has chance relax to C_JAL.
+// relocation types. We expand those pseudo-instructions while encoding them,
+// meaning AUIPC and JALR won't go through RISCV MC to MC compressed
+// instruction transformation. This is acceptable because AUIPC has no 16-bit
+// form and C_JALR has no immediate operand field.  We let linker relaxation
+// deal with it. When linker relaxation is enabled, AUIPC and JALR have a
+// chance to relax to JAL.
+// If the C extension is enabled, JAL has a chance relax to C_JAL.
 void RISCVMCCodeEmitter::expandFunctionCall(const MCInst &MI, raw_ostream &OS,
                                             SmallVectorImpl<MCFixup> &Fixups,
                                             const MCSubtargetInfo &STI) const {