riscv:driver:drm:DC8200

author keith.zhao <keith.zhao@starfivetech.com>

Mon, 4 Jul 2022 10:43:16 +0000 (18:43 +0800)

committer keith.zhao <keith.zhao@starfivetech.com>

Mon, 4 Jul 2022 10:43:16 +0000 (18:43 +0800)
author keith.zhao <keith.zhao@starfivetech.com>
Mon, 4 Jul 2022 10:43:16 +0000 (18:43 +0800)
committer keith.zhao <keith.zhao@starfivetech.com>
Mon, 4 Jul 2022 10:43:16 +0000 (18:43 +0800)
diff --git a/drivers/gpu/drm/verisilicon/inno_hdmi.c b/drivers/gpu/drm/verisilicon/inno_hdmi.c

index 4c591de..a3515eb 100755 (executable)
--- a/drivers/gpu/drm/verisilicon/inno_hdmi.c
+++ b/drivers/gpu/drm/verisilicon/inno_hdmi.c
@@ -24,15 +24,11 @@
  #include <drm/drm_probe_helper.h>
  #include <drm/drm_simple_kms_helper.h>
  #include <linux/regulator/consumer.h>
-#include "vs_clock.h"
  
  #include "vs_drv.h"
  
  #include "inno_hdmi.h"
  
-#include "fmux_macro.h"
-#include "sys_iomux_cfg_macro.h"
-
  #define to_inno_hdmi(x)        container_of(x, struct inno_hdmi, x)
  
  struct hdmi_data_info {
@@ -233,13 +229,6 @@ static inline void hdmi_modb(struct inno_hdmi *hdmi, u16 offset,
         hdmi_writeb(hdmi, offset, temp);
  }
  
-void inno_hdmi_srcdata_fmt_config(int panel_sel, int dpi_dp_sel, int dpi_dp_depth)
-{
-       SET_U2_DISPLAY_PANEL_MUX_PANEL_SEL(panel_sel);
-       SET_U0_HDMI_DATA_MAPPING_DPI_DP_SEL(dpi_dp_sel);
-       SET_U0_HDMI_DATA_MAPPING_DPI_BIT_DEPTH(dpi_dp_depth);
-}
-
  static void inno_hdmi_power_up(struct inno_hdmi *hdmi)
  {
         u8 val;
diff --git a/drivers/gpu/drm/verisilicon/inno_hdmi.h b/drivers/gpu/drm/verisilicon/inno_hdmi.h

index 1799553..f07281a 100755 (executable)
--- a/drivers/gpu/drm/verisilicon/inno_hdmi.h
+++ b/drivers/gpu/drm/verisilicon/inno_hdmi.h
@@ -10,8 +10,6 @@
  
  #define DDC_SEGMENT_ADDR               0x30
  
-#include "vs_clock.h"
-
  enum PWR_MODE {
         NORMAL,
         LOWER_PWR,
diff --git a/drivers/gpu/drm/verisilicon/sys_iomux_cfg_macro.h b/drivers/gpu/drm/verisilicon/sys_iomux_cfg_macro.h

deleted file mode 100644 (file)

index fffd6a0..0000000
--- a/drivers/gpu/drm/verisilicon/sys_iomux_cfg_macro.h
+++ /dev/null
@@ -1,4623 +0,0 @@
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_0_ADDR              (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x0U)
-#define SYS_IOMUX_GPO0_DOEN_CFG_WIDTH                      0x6U
-#define SYS_IOMUX_GPO0_DOEN_CFG_SHIFT                      0x0U
-#define SYS_IOMUX_GPO0_DOEN_CFG_MASK                       0x3FU
-#define SYS_IOMUX_GPO1_DOEN_CFG_WIDTH                      0x6U
-#define SYS_IOMUX_GPO1_DOEN_CFG_SHIFT                      0x8U
-#define SYS_IOMUX_GPO1_DOEN_CFG_MASK                       0x3F00U
-#define SYS_IOMUX_GPO2_DOEN_CFG_WIDTH                      0x6U
-#define SYS_IOMUX_GPO2_DOEN_CFG_SHIFT                      0x10U
-#define SYS_IOMUX_GPO2_DOEN_CFG_MASK                       0x3F0000U
-#define SYS_IOMUX_GPO3_DOEN_CFG_WIDTH                      0x6U
-#define SYS_IOMUX_GPO3_DOEN_CFG_SHIFT                      0x18U
-#define SYS_IOMUX_GPO3_DOEN_CFG_MASK                       0x3F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_1_ADDR              (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x4U)
-#define SYS_IOMUX_GPO4_DOEN_CFG_WIDTH                      0x6U
-#define SYS_IOMUX_GPO4_DOEN_CFG_SHIFT                      0x0U
-#define SYS_IOMUX_GPO4_DOEN_CFG_MASK                       0x3FU
-#define SYS_IOMUX_GPO5_DOEN_CFG_WIDTH                      0x6U
-#define SYS_IOMUX_GPO5_DOEN_CFG_SHIFT                      0x8U
-#define SYS_IOMUX_GPO5_DOEN_CFG_MASK                       0x3F00U
-#define SYS_IOMUX_GPO6_DOEN_CFG_WIDTH                      0x6U
-#define SYS_IOMUX_GPO6_DOEN_CFG_SHIFT                      0x10U
-#define SYS_IOMUX_GPO6_DOEN_CFG_MASK                       0x3F0000U
-#define SYS_IOMUX_GPO7_DOEN_CFG_WIDTH                      0x6U
-#define SYS_IOMUX_GPO7_DOEN_CFG_SHIFT                      0x18U
-#define SYS_IOMUX_GPO7_DOEN_CFG_MASK                       0x3F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_2_ADDR              (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x8U)
-#define SYS_IOMUX_GPO8_DOEN_CFG_WIDTH                      0x6U
-#define SYS_IOMUX_GPO8_DOEN_CFG_SHIFT                      0x0U
-#define SYS_IOMUX_GPO8_DOEN_CFG_MASK                       0x3FU
-#define SYS_IOMUX_GPO9_DOEN_CFG_WIDTH                      0x6U
-#define SYS_IOMUX_GPO9_DOEN_CFG_SHIFT                      0x8U
-#define SYS_IOMUX_GPO9_DOEN_CFG_MASK                       0x3F00U
-#define SYS_IOMUX_GPO10_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO10_DOEN_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO10_DOEN_CFG_MASK                      0x3F0000U
-#define SYS_IOMUX_GPO11_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO11_DOEN_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO11_DOEN_CFG_MASK                      0x3F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_3_ADDR              (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xcU)
-#define SYS_IOMUX_GPO12_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO12_DOEN_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO12_DOEN_CFG_MASK                      0x3FU
-#define SYS_IOMUX_GPO13_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO13_DOEN_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO13_DOEN_CFG_MASK                      0x3F00U
-#define SYS_IOMUX_GPO14_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO14_DOEN_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO14_DOEN_CFG_MASK                      0x3F0000U
-#define SYS_IOMUX_GPO15_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO15_DOEN_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO15_DOEN_CFG_MASK                      0x3F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_4_ADDR              (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x10U)
-#define SYS_IOMUX_GPO16_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO16_DOEN_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO16_DOEN_CFG_MASK                      0x3FU
-#define SYS_IOMUX_GPO17_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO17_DOEN_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO17_DOEN_CFG_MASK                      0x3F00U
-#define SYS_IOMUX_GPO18_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO18_DOEN_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO18_DOEN_CFG_MASK                      0x3F0000U
-#define SYS_IOMUX_GPO19_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO19_DOEN_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO19_DOEN_CFG_MASK                      0x3F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_5_ADDR              (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x14U)
-#define SYS_IOMUX_GPO20_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO20_DOEN_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO20_DOEN_CFG_MASK                      0x3FU
-#define SYS_IOMUX_GPO21_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO21_DOEN_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO21_DOEN_CFG_MASK                      0x3F00U
-#define SYS_IOMUX_GPO22_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO22_DOEN_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO22_DOEN_CFG_MASK                      0x3F0000U
-#define SYS_IOMUX_GPO23_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO23_DOEN_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO23_DOEN_CFG_MASK                      0x3F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_6_ADDR              (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x18U)
-#define SYS_IOMUX_GPO24_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO24_DOEN_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO24_DOEN_CFG_MASK                      0x3FU
-#define SYS_IOMUX_GPO25_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO25_DOEN_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO25_DOEN_CFG_MASK                      0x3F00U
-#define SYS_IOMUX_GPO26_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO26_DOEN_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO26_DOEN_CFG_MASK                      0x3F0000U
-#define SYS_IOMUX_GPO27_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO27_DOEN_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO27_DOEN_CFG_MASK                      0x3F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_7_ADDR              (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1cU)
-#define SYS_IOMUX_GPO28_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO28_DOEN_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO28_DOEN_CFG_MASK                      0x3FU
-#define SYS_IOMUX_GPO29_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO29_DOEN_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO29_DOEN_CFG_MASK                      0x3F00U
-#define SYS_IOMUX_GPO30_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO30_DOEN_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO30_DOEN_CFG_MASK                      0x3F0000U
-#define SYS_IOMUX_GPO31_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO31_DOEN_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO31_DOEN_CFG_MASK                      0x3F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_8_ADDR              (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x20U)
-#define SYS_IOMUX_GPO32_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO32_DOEN_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO32_DOEN_CFG_MASK                      0x3FU
-#define SYS_IOMUX_GPO33_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO33_DOEN_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO33_DOEN_CFG_MASK                      0x3F00U
-#define SYS_IOMUX_GPO34_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO34_DOEN_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO34_DOEN_CFG_MASK                      0x3F0000U
-#define SYS_IOMUX_GPO35_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO35_DOEN_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO35_DOEN_CFG_MASK                      0x3F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_9_ADDR              (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x24U)
-#define SYS_IOMUX_GPO36_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO36_DOEN_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO36_DOEN_CFG_MASK                      0x3FU
-#define SYS_IOMUX_GPO37_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO37_DOEN_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO37_DOEN_CFG_MASK                      0x3F00U
-#define SYS_IOMUX_GPO38_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO38_DOEN_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO38_DOEN_CFG_MASK                      0x3F0000U
-#define SYS_IOMUX_GPO39_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO39_DOEN_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO39_DOEN_CFG_MASK                      0x3F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_10_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x28U)
-#define SYS_IOMUX_GPO40_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO40_DOEN_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO40_DOEN_CFG_MASK                      0x3FU
-#define SYS_IOMUX_GPO41_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO41_DOEN_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO41_DOEN_CFG_MASK                      0x3F00U
-#define SYS_IOMUX_GPO42_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO42_DOEN_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO42_DOEN_CFG_MASK                      0x3F0000U
-#define SYS_IOMUX_GPO43_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO43_DOEN_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO43_DOEN_CFG_MASK                      0x3F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_11_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x2cU)
-#define SYS_IOMUX_GPO44_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO44_DOEN_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO44_DOEN_CFG_MASK                      0x3FU
-#define SYS_IOMUX_GPO45_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO45_DOEN_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO45_DOEN_CFG_MASK                      0x3F00U
-#define SYS_IOMUX_GPO46_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO46_DOEN_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO46_DOEN_CFG_MASK                      0x3F0000U
-#define SYS_IOMUX_GPO47_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO47_DOEN_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO47_DOEN_CFG_MASK                      0x3F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_12_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x30U)
-#define SYS_IOMUX_GPO48_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO48_DOEN_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO48_DOEN_CFG_MASK                      0x3FU
-#define SYS_IOMUX_GPO49_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO49_DOEN_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO49_DOEN_CFG_MASK                      0x3F00U
-#define SYS_IOMUX_GPO50_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO50_DOEN_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO50_DOEN_CFG_MASK                      0x3F0000U
-#define SYS_IOMUX_GPO51_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO51_DOEN_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO51_DOEN_CFG_MASK                      0x3F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_13_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x34U)
-#define SYS_IOMUX_GPO52_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO52_DOEN_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO52_DOEN_CFG_MASK                      0x3FU
-#define SYS_IOMUX_GPO53_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO53_DOEN_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO53_DOEN_CFG_MASK                      0x3F00U
-#define SYS_IOMUX_GPO54_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO54_DOEN_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO54_DOEN_CFG_MASK                      0x3F0000U
-#define SYS_IOMUX_GPO55_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO55_DOEN_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO55_DOEN_CFG_MASK                      0x3F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_14_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x38U)
-#define SYS_IOMUX_GPO56_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO56_DOEN_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO56_DOEN_CFG_MASK                      0x3FU
-#define SYS_IOMUX_GPO57_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO57_DOEN_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO57_DOEN_CFG_MASK                      0x3F00U
-#define SYS_IOMUX_GPO58_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO58_DOEN_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO58_DOEN_CFG_MASK                      0x3F0000U
-#define SYS_IOMUX_GPO59_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO59_DOEN_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO59_DOEN_CFG_MASK                      0x3F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_15_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x3cU)
-#define SYS_IOMUX_GPO60_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO60_DOEN_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO60_DOEN_CFG_MASK                      0x3FU
-#define SYS_IOMUX_GPO61_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO61_DOEN_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO61_DOEN_CFG_MASK                      0x3F00U
-#define SYS_IOMUX_GPO62_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO62_DOEN_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO62_DOEN_CFG_MASK                      0x3F0000U
-#define SYS_IOMUX_GPO63_DOEN_CFG_WIDTH                     0x6U
-#define SYS_IOMUX_GPO63_DOEN_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO63_DOEN_CFG_MASK                      0x3F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_16_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x40U)
-#define SYS_IOMUX_GPO0_DOUT_CFG_WIDTH                      0x7U
-#define SYS_IOMUX_GPO0_DOUT_CFG_SHIFT                      0x0U
-#define SYS_IOMUX_GPO0_DOUT_CFG_MASK                       0x7FU
-#define SYS_IOMUX_GPO1_DOUT_CFG_WIDTH                      0x7U
-#define SYS_IOMUX_GPO1_DOUT_CFG_SHIFT                      0x8U
-#define SYS_IOMUX_GPO1_DOUT_CFG_MASK                       0x7F00U
-#define SYS_IOMUX_GPO2_DOUT_CFG_WIDTH                      0x7U
-#define SYS_IOMUX_GPO2_DOUT_CFG_SHIFT                      0x10U
-#define SYS_IOMUX_GPO2_DOUT_CFG_MASK                       0x7F0000U
-#define SYS_IOMUX_GPO3_DOUT_CFG_WIDTH                      0x7U
-#define SYS_IOMUX_GPO3_DOUT_CFG_SHIFT                      0x18U
-#define SYS_IOMUX_GPO3_DOUT_CFG_MASK                       0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_17_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x44U)
-#define SYS_IOMUX_GPO4_DOUT_CFG_WIDTH                      0x7U
-#define SYS_IOMUX_GPO4_DOUT_CFG_SHIFT                      0x0U
-#define SYS_IOMUX_GPO4_DOUT_CFG_MASK                       0x7FU
-#define SYS_IOMUX_GPO5_DOUT_CFG_WIDTH                      0x7U
-#define SYS_IOMUX_GPO5_DOUT_CFG_SHIFT                      0x8U
-#define SYS_IOMUX_GPO5_DOUT_CFG_MASK                       0x7F00U
-#define SYS_IOMUX_GPO6_DOUT_CFG_WIDTH                      0x7U
-#define SYS_IOMUX_GPO6_DOUT_CFG_SHIFT                      0x10U
-#define SYS_IOMUX_GPO6_DOUT_CFG_MASK                       0x7F0000U
-#define SYS_IOMUX_GPO7_DOUT_CFG_WIDTH                      0x7U
-#define SYS_IOMUX_GPO7_DOUT_CFG_SHIFT                      0x18U
-#define SYS_IOMUX_GPO7_DOUT_CFG_MASK                       0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_18_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x48U)
-#define SYS_IOMUX_GPO8_DOUT_CFG_WIDTH                      0x7U
-#define SYS_IOMUX_GPO8_DOUT_CFG_SHIFT                      0x0U
-#define SYS_IOMUX_GPO8_DOUT_CFG_MASK                       0x7FU
-#define SYS_IOMUX_GPO9_DOUT_CFG_WIDTH                      0x7U
-#define SYS_IOMUX_GPO9_DOUT_CFG_SHIFT                      0x8U
-#define SYS_IOMUX_GPO9_DOUT_CFG_MASK                       0x7F00U
-#define SYS_IOMUX_GPO10_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO10_DOUT_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO10_DOUT_CFG_MASK                      0x7F0000U
-#define SYS_IOMUX_GPO11_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO11_DOUT_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO11_DOUT_CFG_MASK                      0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_19_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x4cU)
-#define SYS_IOMUX_GPO12_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO12_DOUT_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO12_DOUT_CFG_MASK                      0x7FU
-#define SYS_IOMUX_GPO13_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO13_DOUT_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO13_DOUT_CFG_MASK                      0x7F00U
-#define SYS_IOMUX_GPO14_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO14_DOUT_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO14_DOUT_CFG_MASK                      0x7F0000U
-#define SYS_IOMUX_GPO15_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO15_DOUT_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO15_DOUT_CFG_MASK                      0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_20_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x50U)
-#define SYS_IOMUX_GPO16_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO16_DOUT_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO16_DOUT_CFG_MASK                      0x7FU
-#define SYS_IOMUX_GPO17_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO17_DOUT_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO17_DOUT_CFG_MASK                      0x7F00U
-#define SYS_IOMUX_GPO18_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO18_DOUT_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO18_DOUT_CFG_MASK                      0x7F0000U
-#define SYS_IOMUX_GPO19_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO19_DOUT_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO19_DOUT_CFG_MASK                      0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_21_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x54U)
-#define SYS_IOMUX_GPO20_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO20_DOUT_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO20_DOUT_CFG_MASK                      0x7FU
-#define SYS_IOMUX_GPO21_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO21_DOUT_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO21_DOUT_CFG_MASK                      0x7F00U
-#define SYS_IOMUX_GPO22_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO22_DOUT_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO22_DOUT_CFG_MASK                      0x7F0000U
-#define SYS_IOMUX_GPO23_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO23_DOUT_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO23_DOUT_CFG_MASK                      0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_22_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x58U)
-#define SYS_IOMUX_GPO24_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO24_DOUT_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO24_DOUT_CFG_MASK                      0x7FU
-#define SYS_IOMUX_GPO25_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO25_DOUT_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO25_DOUT_CFG_MASK                      0x7F00U
-#define SYS_IOMUX_GPO26_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO26_DOUT_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO26_DOUT_CFG_MASK                      0x7F0000U
-#define SYS_IOMUX_GPO27_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO27_DOUT_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO27_DOUT_CFG_MASK                      0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_23_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x5cU)
-#define SYS_IOMUX_GPO28_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO28_DOUT_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO28_DOUT_CFG_MASK                      0x7FU
-#define SYS_IOMUX_GPO29_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO29_DOUT_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO29_DOUT_CFG_MASK                      0x7F00U
-#define SYS_IOMUX_GPO30_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO30_DOUT_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO30_DOUT_CFG_MASK                      0x7F0000U
-#define SYS_IOMUX_GPO31_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO31_DOUT_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO31_DOUT_CFG_MASK                      0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_24_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x60U)
-#define SYS_IOMUX_GPO32_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO32_DOUT_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO32_DOUT_CFG_MASK                      0x7FU
-#define SYS_IOMUX_GPO33_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO33_DOUT_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO33_DOUT_CFG_MASK                      0x7F00U
-#define SYS_IOMUX_GPO34_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO34_DOUT_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO34_DOUT_CFG_MASK                      0x7F0000U
-#define SYS_IOMUX_GPO35_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO35_DOUT_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO35_DOUT_CFG_MASK                      0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_25_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x64U)
-#define SYS_IOMUX_GPO36_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO36_DOUT_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO36_DOUT_CFG_MASK                      0x7FU
-#define SYS_IOMUX_GPO37_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO37_DOUT_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO37_DOUT_CFG_MASK                      0x7F00U
-#define SYS_IOMUX_GPO38_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO38_DOUT_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO38_DOUT_CFG_MASK                      0x7F0000U
-#define SYS_IOMUX_GPO39_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO39_DOUT_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO39_DOUT_CFG_MASK                      0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_26_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x68U)
-#define SYS_IOMUX_GPO40_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO40_DOUT_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO40_DOUT_CFG_MASK                      0x7FU
-#define SYS_IOMUX_GPO41_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO41_DOUT_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO41_DOUT_CFG_MASK                      0x7F00U
-#define SYS_IOMUX_GPO42_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO42_DOUT_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO42_DOUT_CFG_MASK                      0x7F0000U
-#define SYS_IOMUX_GPO43_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO43_DOUT_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO43_DOUT_CFG_MASK                      0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_27_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x6cU)
-#define SYS_IOMUX_GPO44_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO44_DOUT_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO44_DOUT_CFG_MASK                      0x7FU
-#define SYS_IOMUX_GPO45_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO45_DOUT_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO45_DOUT_CFG_MASK                      0x7F00U
-#define SYS_IOMUX_GPO46_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO46_DOUT_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO46_DOUT_CFG_MASK                      0x7F0000U
-#define SYS_IOMUX_GPO47_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO47_DOUT_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO47_DOUT_CFG_MASK                      0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_28_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x70U)
-#define SYS_IOMUX_GPO48_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO48_DOUT_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO48_DOUT_CFG_MASK                      0x7FU
-#define SYS_IOMUX_GPO49_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO49_DOUT_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO49_DOUT_CFG_MASK                      0x7F00U
-#define SYS_IOMUX_GPO50_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO50_DOUT_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO50_DOUT_CFG_MASK                      0x7F0000U
-#define SYS_IOMUX_GPO51_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO51_DOUT_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO51_DOUT_CFG_MASK                      0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_29_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x74U)
-#define SYS_IOMUX_GPO52_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO52_DOUT_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO52_DOUT_CFG_MASK                      0x7FU
-#define SYS_IOMUX_GPO53_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO53_DOUT_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO53_DOUT_CFG_MASK                      0x7F00U
-#define SYS_IOMUX_GPO54_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO54_DOUT_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO54_DOUT_CFG_MASK                      0x7F0000U
-#define SYS_IOMUX_GPO55_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO55_DOUT_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO55_DOUT_CFG_MASK                      0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_30_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x78U)
-#define SYS_IOMUX_GPO56_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO56_DOUT_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO56_DOUT_CFG_MASK                      0x7FU
-#define SYS_IOMUX_GPO57_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO57_DOUT_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO57_DOUT_CFG_MASK                      0x7F00U
-#define SYS_IOMUX_GPO58_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO58_DOUT_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO58_DOUT_CFG_MASK                      0x7F0000U
-#define SYS_IOMUX_GPO59_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO59_DOUT_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO59_DOUT_CFG_MASK                      0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_31_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x7cU)
-#define SYS_IOMUX_GPO60_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO60_DOUT_CFG_SHIFT                     0x0U
-#define SYS_IOMUX_GPO60_DOUT_CFG_MASK                      0x7FU
-#define SYS_IOMUX_GPO61_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO61_DOUT_CFG_SHIFT                     0x8U
-#define SYS_IOMUX_GPO61_DOUT_CFG_MASK                      0x7F00U
-#define SYS_IOMUX_GPO62_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO62_DOUT_CFG_SHIFT                     0x10U
-#define SYS_IOMUX_GPO62_DOUT_CFG_MASK                      0x7F0000U
-#define SYS_IOMUX_GPO63_DOUT_CFG_WIDTH                     0x7U
-#define SYS_IOMUX_GPO63_DOUT_CFG_SHIFT                     0x18U
-#define SYS_IOMUX_GPO63_DOUT_CFG_MASK                      0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_32_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x80U)
-#define SYS_IOMUX_GPI_U0_WAVE511_I_UART_RXSIN_CFG_WIDTH    0x7U
-#define SYS_IOMUX_GPI_U0_WAVE511_I_UART_RXSIN_CFG_SHIFT    0x0U
-#define SYS_IOMUX_GPI_U0_WAVE511_I_UART_RXSIN_CFG_MASK     0x7FU
-#define SYS_IOMUX_GPI_U0_CAN_CTRL_RXD_CFG_WIDTH            0x7U
-#define SYS_IOMUX_GPI_U0_CAN_CTRL_RXD_CFG_SHIFT            0x8U
-#define SYS_IOMUX_GPI_U0_CAN_CTRL_RXD_CFG_MASK             0x7F00U
-#define SYS_IOMUX_GPI_U0_CDN_USB_OVERCURRENT_N_IO_CFG_WIDTH 0x7U
-#define SYS_IOMUX_GPI_U0_CDN_USB_OVERCURRENT_N_IO_CFG_SHIFT 0x10U
-#define SYS_IOMUX_GPI_U0_CDN_USB_OVERCURRENT_N_IO_CFG_MASK 0x7F0000U
-#define SYS_IOMUX_GPI_U0_CDNS_SPDIF_SPDIFI_CFG_WIDTH       0x7U
-#define SYS_IOMUX_GPI_U0_CDNS_SPDIF_SPDIFI_CFG_SHIFT       0x18U
-#define SYS_IOMUX_GPI_U0_CDNS_SPDIF_SPDIFI_CFG_MASK        0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_33_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x84U)
-#define SYS_IOMUX_GPI_U0_CLKRST_SRC_BYPASS_JTAG_TRSTN_CFG_WIDTH 0x7U
-#define SYS_IOMUX_GPI_U0_CLKRST_SRC_BYPASS_JTAG_TRSTN_CFG_SHIFT 0x0U
-#define SYS_IOMUX_GPI_U0_CLKRST_SRC_BYPASS_JTAG_TRSTN_CFG_MASK 0x7FU
-#define SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_CEC_SDA_IN_CFG_WIDTH 0x7U
-#define SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_CEC_SDA_IN_CFG_SHIFT 0x8U
-#define SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_CEC_SDA_IN_CFG_MASK 0x7F00U
-#define SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_DDC_SCL_IN_CFG_WIDTH 0x7U
-#define SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_DDC_SCL_IN_CFG_SHIFT 0x10U
-#define SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_DDC_SCL_IN_CFG_MASK 0x7F0000U
-#define SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_DDC_SDA_IN_CFG_WIDTH 0x7U
-#define SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_DDC_SDA_IN_CFG_SHIFT 0x18U
-#define SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_DDC_SDA_IN_CFG_MASK 0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_34_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x88U)
-#define SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_HPD_CFG_WIDTH 0x7U
-#define SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_HPD_CFG_SHIFT 0x0U
-#define SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_HPD_CFG_MASK 0x7FU
-#define SYS_IOMUX_GPI_U0_DW_I2C_IC_CLK_IN_A_CFG_WIDTH      0x7U
-#define SYS_IOMUX_GPI_U0_DW_I2C_IC_CLK_IN_A_CFG_SHIFT      0x8U
-#define SYS_IOMUX_GPI_U0_DW_I2C_IC_CLK_IN_A_CFG_MASK       0x7F00U
-#define SYS_IOMUX_GPI_U0_DW_I2C_IC_DATA_IN_A_CFG_WIDTH     0x7U
-#define SYS_IOMUX_GPI_U0_DW_I2C_IC_DATA_IN_A_CFG_SHIFT     0x10U
-#define SYS_IOMUX_GPI_U0_DW_I2C_IC_DATA_IN_A_CFG_MASK      0x7F0000U
-#define SYS_IOMUX_GPI_U0_DW_SDIO_CARD_DETECT_N_CFG_WIDTH   0x7U
-#define SYS_IOMUX_GPI_U0_DW_SDIO_CARD_DETECT_N_CFG_SHIFT   0x18U
-#define SYS_IOMUX_GPI_U0_DW_SDIO_CARD_DETECT_N_CFG_MASK    0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_35_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x8cU)
-#define SYS_IOMUX_GPI_U0_DW_SDIO_CARD_INT_N_CFG_WIDTH      0x7U
-#define SYS_IOMUX_GPI_U0_DW_SDIO_CARD_INT_N_CFG_SHIFT      0x0U
-#define SYS_IOMUX_GPI_U0_DW_SDIO_CARD_INT_N_CFG_MASK       0x7FU
-#define SYS_IOMUX_GPI_U0_DW_SDIO_CARD_WRITE_PRT_CFG_WIDTH  0x7U
-#define SYS_IOMUX_GPI_U0_DW_SDIO_CARD_WRITE_PRT_CFG_SHIFT  0x8U
-#define SYS_IOMUX_GPI_U0_DW_SDIO_CARD_WRITE_PRT_CFG_MASK   0x7F00U
-#define SYS_IOMUX_GPI_U0_DW_UART_SIN_CFG_WIDTH             0x7U
-#define SYS_IOMUX_GPI_U0_DW_UART_SIN_CFG_SHIFT             0x10U
-#define SYS_IOMUX_GPI_U0_DW_UART_SIN_CFG_MASK              0x7F0000U
-#define SYS_IOMUX_GPI_U0_HIFI4_JTCK_CFG_WIDTH              0x7U
-#define SYS_IOMUX_GPI_U0_HIFI4_JTCK_CFG_SHIFT              0x18U
-#define SYS_IOMUX_GPI_U0_HIFI4_JTCK_CFG_MASK               0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_36_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x90U)
-#define SYS_IOMUX_GPI_U0_HIFI4_JTDI_CFG_WIDTH              0x7U
-#define SYS_IOMUX_GPI_U0_HIFI4_JTDI_CFG_SHIFT              0x0U
-#define SYS_IOMUX_GPI_U0_HIFI4_JTDI_CFG_MASK               0x7FU
-#define SYS_IOMUX_GPI_U0_HIFI4_JTMS_CFG_WIDTH              0x7U
-#define SYS_IOMUX_GPI_U0_HIFI4_JTMS_CFG_SHIFT              0x8U
-#define SYS_IOMUX_GPI_U0_HIFI4_JTMS_CFG_MASK               0x7F00U
-#define SYS_IOMUX_GPI_U0_HIFI4_JTRSTN_CFG_WIDTH            0x7U
-#define SYS_IOMUX_GPI_U0_HIFI4_JTRSTN_CFG_SHIFT            0x10U
-#define SYS_IOMUX_GPI_U0_HIFI4_JTRSTN_CFG_MASK             0x7F0000U
-#define SYS_IOMUX_GPI_U0_JTAG_CERTIFICATION_TDI_CFG_WIDTH  0x7U
-#define SYS_IOMUX_GPI_U0_JTAG_CERTIFICATION_TDI_CFG_SHIFT  0x18U
-#define SYS_IOMUX_GPI_U0_JTAG_CERTIFICATION_TDI_CFG_MASK   0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_37_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x94U)
-#define SYS_IOMUX_GPI_U0_JTAG_CERTIFICATION_TMS_CFG_WIDTH  0x7U
-#define SYS_IOMUX_GPI_U0_JTAG_CERTIFICATION_TMS_CFG_SHIFT  0x0U
-#define SYS_IOMUX_GPI_U0_JTAG_CERTIFICATION_TMS_CFG_MASK   0x7FU
-#define SYS_IOMUX_GPI_U0_PDM_4MIC_DMIC0_DIN_CFG_WIDTH      0x7U
-#define SYS_IOMUX_GPI_U0_PDM_4MIC_DMIC0_DIN_CFG_SHIFT      0x8U
-#define SYS_IOMUX_GPI_U0_PDM_4MIC_DMIC0_DIN_CFG_MASK       0x7F00U
-#define SYS_IOMUX_GPI_U0_PDM_4MIC_DMIC1_DIN_CFG_WIDTH      0x7U
-#define SYS_IOMUX_GPI_U0_PDM_4MIC_DMIC1_DIN_CFG_SHIFT      0x10U
-#define SYS_IOMUX_GPI_U0_PDM_4MIC_DMIC1_DIN_CFG_MASK       0x7F0000U
-#define SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN0_CFG_WIDTH 0x7U
-#define SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN0_CFG_SHIFT 0x18U
-#define SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN0_CFG_MASK 0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_38_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x98U)
-#define SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN1_CFG_WIDTH 0x7U
-#define SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN1_CFG_SHIFT 0x0U
-#define SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN1_CFG_MASK 0x7FU
-#define SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN2_CFG_WIDTH 0x7U
-#define SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN2_CFG_SHIFT 0x8U
-#define SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN2_CFG_MASK 0x7F00U
-#define SYS_IOMUX_GPI_U0_SSP_SPI_SSPCLKIN_CFG_WIDTH        0x7U
-#define SYS_IOMUX_GPI_U0_SSP_SPI_SSPCLKIN_CFG_SHIFT        0x10U
-#define SYS_IOMUX_GPI_U0_SSP_SPI_SSPCLKIN_CFG_MASK         0x7F0000U
-#define SYS_IOMUX_GPI_U0_SSP_SPI_SSPFSSIN_CFG_WIDTH        0x7U
-#define SYS_IOMUX_GPI_U0_SSP_SPI_SSPFSSIN_CFG_SHIFT        0x18U
-#define SYS_IOMUX_GPI_U0_SSP_SPI_SSPFSSIN_CFG_MASK         0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_39_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x9cU)
-#define SYS_IOMUX_GPI_U0_SSP_SPI_SSPRXD_CFG_WIDTH          0x7U
-#define SYS_IOMUX_GPI_U0_SSP_SPI_SSPRXD_CFG_SHIFT          0x0U
-#define SYS_IOMUX_GPI_U0_SSP_SPI_SSPRXD_CFG_MASK           0x7FU
-#define SYS_IOMUX_GPI_U0_SYS_CRG_CLK_JTAG_TCK_CFG_WIDTH    0x7U
-#define SYS_IOMUX_GPI_U0_SYS_CRG_CLK_JTAG_TCK_CFG_SHIFT    0x8U
-#define SYS_IOMUX_GPI_U0_SYS_CRG_CLK_JTAG_TCK_CFG_MASK     0x7F00U
-#define SYS_IOMUX_GPI_U0_SYS_CRG_EXT_MCLK_CFG_WIDTH        0x7U
-#define SYS_IOMUX_GPI_U0_SYS_CRG_EXT_MCLK_CFG_SHIFT        0x10U
-#define SYS_IOMUX_GPI_U0_SYS_CRG_EXT_MCLK_CFG_MASK         0x7F0000U
-#define SYS_IOMUX_GPI_U0_SYS_CRG_I2SRX_BCLK_SLV_CFG_WIDTH  0x7U
-#define SYS_IOMUX_GPI_U0_SYS_CRG_I2SRX_BCLK_SLV_CFG_SHIFT  0x18U
-#define SYS_IOMUX_GPI_U0_SYS_CRG_I2SRX_BCLK_SLV_CFG_MASK   0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_40_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xa0U)
-#define SYS_IOMUX_GPI_U0_SYS_CRG_I2SRX_LRCK_SLV_CFG_WIDTH  0x7U
-#define SYS_IOMUX_GPI_U0_SYS_CRG_I2SRX_LRCK_SLV_CFG_SHIFT  0x0U
-#define SYS_IOMUX_GPI_U0_SYS_CRG_I2SRX_LRCK_SLV_CFG_MASK   0x7FU
-#define SYS_IOMUX_GPI_U0_SYS_CRG_I2STX_BCLK_SLV_CFG_WIDTH  0x7U
-#define SYS_IOMUX_GPI_U0_SYS_CRG_I2STX_BCLK_SLV_CFG_SHIFT  0x8U
-#define SYS_IOMUX_GPI_U0_SYS_CRG_I2STX_BCLK_SLV_CFG_MASK   0x7F00U
-#define SYS_IOMUX_GPI_U0_SYS_CRG_I2STX_LRCK_SLV_CFG_WIDTH  0x7U
-#define SYS_IOMUX_GPI_U0_SYS_CRG_I2STX_LRCK_SLV_CFG_SHIFT  0x10U
-#define SYS_IOMUX_GPI_U0_SYS_CRG_I2STX_LRCK_SLV_CFG_MASK   0x7F0000U
-#define SYS_IOMUX_GPI_U0_SYS_CRG_TDM_CLK_SLV_CFG_WIDTH     0x7U
-#define SYS_IOMUX_GPI_U0_SYS_CRG_TDM_CLK_SLV_CFG_SHIFT     0x18U
-#define SYS_IOMUX_GPI_U0_SYS_CRG_TDM_CLK_SLV_CFG_MASK      0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_41_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xa4U)
-#define SYS_IOMUX_GPI_U0_TDM16SLOT_PCM_RXD_CFG_WIDTH       0x7U
-#define SYS_IOMUX_GPI_U0_TDM16SLOT_PCM_RXD_CFG_SHIFT       0x0U
-#define SYS_IOMUX_GPI_U0_TDM16SLOT_PCM_RXD_CFG_MASK        0x7FU
-#define SYS_IOMUX_GPI_U0_TDM16SLOT_PCM_SYNCIN_CFG_WIDTH    0x7U
-#define SYS_IOMUX_GPI_U0_TDM16SLOT_PCM_SYNCIN_CFG_SHIFT    0x8U
-#define SYS_IOMUX_GPI_U0_TDM16SLOT_PCM_SYNCIN_CFG_MASK     0x7F00U
-#define SYS_IOMUX_GPI_U1_CAN_CTRL_RXD_CFG_WIDTH            0x7U
-#define SYS_IOMUX_GPI_U1_CAN_CTRL_RXD_CFG_SHIFT            0x10U
-#define SYS_IOMUX_GPI_U1_CAN_CTRL_RXD_CFG_MASK             0x7F0000U
-#define SYS_IOMUX_GPI_U1_DW_I2C_IC_CLK_IN_A_CFG_WIDTH      0x7U
-#define SYS_IOMUX_GPI_U1_DW_I2C_IC_CLK_IN_A_CFG_SHIFT      0x18U
-#define SYS_IOMUX_GPI_U1_DW_I2C_IC_CLK_IN_A_CFG_MASK       0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_42_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xa8U)
-#define SYS_IOMUX_GPI_U1_DW_I2C_IC_DATA_IN_A_CFG_WIDTH     0x7U
-#define SYS_IOMUX_GPI_U1_DW_I2C_IC_DATA_IN_A_CFG_SHIFT     0x0U
-#define SYS_IOMUX_GPI_U1_DW_I2C_IC_DATA_IN_A_CFG_MASK      0x7FU
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CARD_DETECT_N_CFG_WIDTH   0x7U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CARD_DETECT_N_CFG_SHIFT   0x8U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CARD_DETECT_N_CFG_MASK    0x7F00U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CARD_INT_N_CFG_WIDTH      0x7U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CARD_INT_N_CFG_SHIFT      0x10U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CARD_INT_N_CFG_MASK       0x7F0000U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CARD_WRITE_PRT_CFG_WIDTH  0x7U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CARD_WRITE_PRT_CFG_SHIFT  0x18U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CARD_WRITE_PRT_CFG_MASK   0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_43_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xacU)
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CCMD_IN_CFG_WIDTH         0x7U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CCMD_IN_CFG_SHIFT         0x0U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CCMD_IN_CFG_MASK          0x7FU
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_0_CFG_WIDTH      0x7U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_0_CFG_SHIFT      0x8U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_0_CFG_MASK       0x7F00U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_1_CFG_WIDTH      0x7U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_1_CFG_SHIFT      0x10U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_1_CFG_MASK       0x7F0000U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_2_CFG_WIDTH      0x7U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_2_CFG_SHIFT      0x18U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_2_CFG_MASK       0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_44_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xb0U)
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_3_CFG_WIDTH      0x7U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_3_CFG_SHIFT      0x0U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_3_CFG_MASK       0x7FU
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_4_CFG_WIDTH      0x7U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_4_CFG_SHIFT      0x8U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_4_CFG_MASK       0x7F00U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_5_CFG_WIDTH      0x7U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_5_CFG_SHIFT      0x10U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_5_CFG_MASK       0x7F0000U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_6_CFG_WIDTH      0x7U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_6_CFG_SHIFT      0x18U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_6_CFG_MASK       0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_45_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xb4U)
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_7_CFG_WIDTH      0x7U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_7_CFG_SHIFT      0x0U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_7_CFG_MASK       0x7FU
-#define SYS_IOMUX_GPI_U1_DW_SDIO_DATA_STROBE_CFG_WIDTH     0x7U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_DATA_STROBE_CFG_SHIFT     0x8U
-#define SYS_IOMUX_GPI_U1_DW_SDIO_DATA_STROBE_CFG_MASK      0x7F00U
-#define SYS_IOMUX_GPI_U1_DW_UART_CTS_N_CFG_WIDTH           0x7U
-#define SYS_IOMUX_GPI_U1_DW_UART_CTS_N_CFG_SHIFT           0x10U
-#define SYS_IOMUX_GPI_U1_DW_UART_CTS_N_CFG_MASK            0x7F0000U
-#define SYS_IOMUX_GPI_U1_DW_UART_SIN_CFG_WIDTH             0x7U
-#define SYS_IOMUX_GPI_U1_DW_UART_SIN_CFG_SHIFT             0x18U
-#define SYS_IOMUX_GPI_U1_DW_UART_SIN_CFG_MASK              0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_46_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xb8U)
-#define SYS_IOMUX_GPI_U1_SSP_SPI_SSPCLKIN_CFG_WIDTH        0x7U
-#define SYS_IOMUX_GPI_U1_SSP_SPI_SSPCLKIN_CFG_SHIFT        0x0U
-#define SYS_IOMUX_GPI_U1_SSP_SPI_SSPCLKIN_CFG_MASK         0x7FU
-#define SYS_IOMUX_GPI_U1_SSP_SPI_SSPFSSIN_CFG_WIDTH        0x7U
-#define SYS_IOMUX_GPI_U1_SSP_SPI_SSPFSSIN_CFG_SHIFT        0x8U
-#define SYS_IOMUX_GPI_U1_SSP_SPI_SSPFSSIN_CFG_MASK         0x7F00U
-#define SYS_IOMUX_GPI_U1_SSP_SPI_SSPRXD_CFG_WIDTH          0x7U
-#define SYS_IOMUX_GPI_U1_SSP_SPI_SSPRXD_CFG_SHIFT          0x10U
-#define SYS_IOMUX_GPI_U1_SSP_SPI_SSPRXD_CFG_MASK           0x7F0000U
-#define SYS_IOMUX_GPI_U2_DW_I2C_IC_CLK_IN_A_CFG_WIDTH      0x7U
-#define SYS_IOMUX_GPI_U2_DW_I2C_IC_CLK_IN_A_CFG_SHIFT      0x18U
-#define SYS_IOMUX_GPI_U2_DW_I2C_IC_CLK_IN_A_CFG_MASK       0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_47_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xbcU)
-#define SYS_IOMUX_GPI_U2_DW_I2C_IC_DATA_IN_A_CFG_WIDTH     0x7U
-#define SYS_IOMUX_GPI_U2_DW_I2C_IC_DATA_IN_A_CFG_SHIFT     0x0U
-#define SYS_IOMUX_GPI_U2_DW_I2C_IC_DATA_IN_A_CFG_MASK      0x7FU
-#define SYS_IOMUX_GPI_U2_DW_UART_CTS_N_CFG_WIDTH           0x7U
-#define SYS_IOMUX_GPI_U2_DW_UART_CTS_N_CFG_SHIFT           0x8U
-#define SYS_IOMUX_GPI_U2_DW_UART_CTS_N_CFG_MASK            0x7F00U
-#define SYS_IOMUX_GPI_U2_DW_UART_SIN_CFG_WIDTH             0x7U
-#define SYS_IOMUX_GPI_U2_DW_UART_SIN_CFG_SHIFT             0x10U
-#define SYS_IOMUX_GPI_U2_DW_UART_SIN_CFG_MASK              0x7F0000U
-#define SYS_IOMUX_GPI_U2_SSP_SPI_SSPCLKIN_CFG_WIDTH        0x7U
-#define SYS_IOMUX_GPI_U2_SSP_SPI_SSPCLKIN_CFG_SHIFT        0x18U
-#define SYS_IOMUX_GPI_U2_SSP_SPI_SSPCLKIN_CFG_MASK         0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_48_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xc0U)
-#define SYS_IOMUX_GPI_U2_SSP_SPI_SSPFSSIN_CFG_WIDTH        0x7U
-#define SYS_IOMUX_GPI_U2_SSP_SPI_SSPFSSIN_CFG_SHIFT        0x0U
-#define SYS_IOMUX_GPI_U2_SSP_SPI_SSPFSSIN_CFG_MASK         0x7FU
-#define SYS_IOMUX_GPI_U2_SSP_SPI_SSPRXD_CFG_WIDTH          0x7U
-#define SYS_IOMUX_GPI_U2_SSP_SPI_SSPRXD_CFG_SHIFT          0x8U
-#define SYS_IOMUX_GPI_U2_SSP_SPI_SSPRXD_CFG_MASK           0x7F00U
-#define SYS_IOMUX_GPI_U3_DW_I2C_IC_CLK_IN_A_CFG_WIDTH      0x7U
-#define SYS_IOMUX_GPI_U3_DW_I2C_IC_CLK_IN_A_CFG_SHIFT      0x10U
-#define SYS_IOMUX_GPI_U3_DW_I2C_IC_CLK_IN_A_CFG_MASK       0x7F0000U
-#define SYS_IOMUX_GPI_U3_DW_I2C_IC_DATA_IN_A_CFG_WIDTH     0x7U
-#define SYS_IOMUX_GPI_U3_DW_I2C_IC_DATA_IN_A_CFG_SHIFT     0x18U
-#define SYS_IOMUX_GPI_U3_DW_I2C_IC_DATA_IN_A_CFG_MASK      0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_49_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xc4U)
-#define SYS_IOMUX_GPI_U3_DW_UART_SIN_CFG_WIDTH             0x7U
-#define SYS_IOMUX_GPI_U3_DW_UART_SIN_CFG_SHIFT             0x0U
-#define SYS_IOMUX_GPI_U3_DW_UART_SIN_CFG_MASK              0x7FU
-#define SYS_IOMUX_GPI_U3_SSP_SPI_SSPCLKIN_CFG_WIDTH        0x7U
-#define SYS_IOMUX_GPI_U3_SSP_SPI_SSPCLKIN_CFG_SHIFT        0x8U
-#define SYS_IOMUX_GPI_U3_SSP_SPI_SSPCLKIN_CFG_MASK         0x7F00U
-#define SYS_IOMUX_GPI_U3_SSP_SPI_SSPFSSIN_CFG_WIDTH        0x7U
-#define SYS_IOMUX_GPI_U3_SSP_SPI_SSPFSSIN_CFG_SHIFT        0x10U
-#define SYS_IOMUX_GPI_U3_SSP_SPI_SSPFSSIN_CFG_MASK         0x7F0000U
-#define SYS_IOMUX_GPI_U3_SSP_SPI_SSPRXD_CFG_WIDTH          0x7U
-#define SYS_IOMUX_GPI_U3_SSP_SPI_SSPRXD_CFG_SHIFT          0x18U
-#define SYS_IOMUX_GPI_U3_SSP_SPI_SSPRXD_CFG_MASK           0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_50_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xc8U)
-#define SYS_IOMUX_GPI_U4_DW_I2C_IC_CLK_IN_A_CFG_WIDTH      0x7U
-#define SYS_IOMUX_GPI_U4_DW_I2C_IC_CLK_IN_A_CFG_SHIFT      0x0U
-#define SYS_IOMUX_GPI_U4_DW_I2C_IC_CLK_IN_A_CFG_MASK       0x7FU
-#define SYS_IOMUX_GPI_U4_DW_I2C_IC_DATA_IN_A_CFG_WIDTH     0x7U
-#define SYS_IOMUX_GPI_U4_DW_I2C_IC_DATA_IN_A_CFG_SHIFT     0x8U
-#define SYS_IOMUX_GPI_U4_DW_I2C_IC_DATA_IN_A_CFG_MASK      0x7F00U
-#define SYS_IOMUX_GPI_U4_DW_UART_CTS_N_CFG_WIDTH           0x7U
-#define SYS_IOMUX_GPI_U4_DW_UART_CTS_N_CFG_SHIFT           0x10U
-#define SYS_IOMUX_GPI_U4_DW_UART_CTS_N_CFG_MASK            0x7F0000U
-#define SYS_IOMUX_GPI_U4_DW_UART_SIN_CFG_WIDTH             0x7U
-#define SYS_IOMUX_GPI_U4_DW_UART_SIN_CFG_SHIFT             0x18U
-#define SYS_IOMUX_GPI_U4_DW_UART_SIN_CFG_MASK              0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_51_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xccU)
-#define SYS_IOMUX_GPI_U4_SSP_SPI_SSPCLKIN_CFG_WIDTH        0x7U
-#define SYS_IOMUX_GPI_U4_SSP_SPI_SSPCLKIN_CFG_SHIFT        0x0U
-#define SYS_IOMUX_GPI_U4_SSP_SPI_SSPCLKIN_CFG_MASK         0x7FU
-#define SYS_IOMUX_GPI_U4_SSP_SPI_SSPFSSIN_CFG_WIDTH        0x7U
-#define SYS_IOMUX_GPI_U4_SSP_SPI_SSPFSSIN_CFG_SHIFT        0x8U
-#define SYS_IOMUX_GPI_U4_SSP_SPI_SSPFSSIN_CFG_MASK         0x7F00U
-#define SYS_IOMUX_GPI_U4_SSP_SPI_SSPRXD_CFG_WIDTH          0x7U
-#define SYS_IOMUX_GPI_U4_SSP_SPI_SSPRXD_CFG_SHIFT          0x10U
-#define SYS_IOMUX_GPI_U4_SSP_SPI_SSPRXD_CFG_MASK           0x7F0000U
-#define SYS_IOMUX_GPI_U5_DW_I2C_IC_CLK_IN_A_CFG_WIDTH      0x7U
-#define SYS_IOMUX_GPI_U5_DW_I2C_IC_CLK_IN_A_CFG_SHIFT      0x18U
-#define SYS_IOMUX_GPI_U5_DW_I2C_IC_CLK_IN_A_CFG_MASK       0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_52_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xd0U)
-#define SYS_IOMUX_GPI_U5_DW_I2C_IC_DATA_IN_A_CFG_WIDTH     0x7U
-#define SYS_IOMUX_GPI_U5_DW_I2C_IC_DATA_IN_A_CFG_SHIFT     0x0U
-#define SYS_IOMUX_GPI_U5_DW_I2C_IC_DATA_IN_A_CFG_MASK      0x7FU
-#define SYS_IOMUX_GPI_U5_DW_UART_CTS_N_CFG_WIDTH           0x7U
-#define SYS_IOMUX_GPI_U5_DW_UART_CTS_N_CFG_SHIFT           0x8U
-#define SYS_IOMUX_GPI_U5_DW_UART_CTS_N_CFG_MASK            0x7F00U
-#define SYS_IOMUX_GPI_U5_DW_UART_SIN_CFG_WIDTH             0x7U
-#define SYS_IOMUX_GPI_U5_DW_UART_SIN_CFG_SHIFT             0x10U
-#define SYS_IOMUX_GPI_U5_DW_UART_SIN_CFG_MASK              0x7F0000U
-#define SYS_IOMUX_GPI_U5_SSP_SPI_SSPCLKIN_CFG_WIDTH        0x7U
-#define SYS_IOMUX_GPI_U5_SSP_SPI_SSPCLKIN_CFG_SHIFT        0x18U
-#define SYS_IOMUX_GPI_U5_SSP_SPI_SSPCLKIN_CFG_MASK         0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_53_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xd4U)
-#define SYS_IOMUX_GPI_U5_SSP_SPI_SSPFSSIN_CFG_WIDTH        0x7U
-#define SYS_IOMUX_GPI_U5_SSP_SPI_SSPFSSIN_CFG_SHIFT        0x0U
-#define SYS_IOMUX_GPI_U5_SSP_SPI_SSPFSSIN_CFG_MASK         0x7FU
-#define SYS_IOMUX_GPI_U5_SSP_SPI_SSPRXD_CFG_WIDTH          0x7U
-#define SYS_IOMUX_GPI_U5_SSP_SPI_SSPRXD_CFG_SHIFT          0x8U
-#define SYS_IOMUX_GPI_U5_SSP_SPI_SSPRXD_CFG_MASK           0x7F00U
-#define SYS_IOMUX_GPI_U6_DW_I2C_IC_CLK_IN_A_CFG_WIDTH      0x7U
-#define SYS_IOMUX_GPI_U6_DW_I2C_IC_CLK_IN_A_CFG_SHIFT      0x10U
-#define SYS_IOMUX_GPI_U6_DW_I2C_IC_CLK_IN_A_CFG_MASK       0x7F0000U
-#define SYS_IOMUX_GPI_U6_DW_I2C_IC_DATA_IN_A_CFG_WIDTH     0x7U
-#define SYS_IOMUX_GPI_U6_DW_I2C_IC_DATA_IN_A_CFG_SHIFT     0x18U
-#define SYS_IOMUX_GPI_U6_DW_I2C_IC_DATA_IN_A_CFG_MASK      0x7F000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_54_ADDR             (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xd8U)
-#define SYS_IOMUX_GPI_U6_SSP_SPI_SSPCLKIN_CFG_WIDTH        0x7U
-#define SYS_IOMUX_GPI_U6_SSP_SPI_SSPCLKIN_CFG_SHIFT        0x0U
-#define SYS_IOMUX_GPI_U6_SSP_SPI_SSPCLKIN_CFG_MASK         0x7FU
-#define SYS_IOMUX_GPI_U6_SSP_SPI_SSPFSSIN_CFG_WIDTH        0x7U
-#define SYS_IOMUX_GPI_U6_SSP_SPI_SSPFSSIN_CFG_SHIFT        0x8U
-#define SYS_IOMUX_GPI_U6_SSP_SPI_SSPFSSIN_CFG_MASK         0x7F00U
-#define SYS_IOMUX_GPI_U6_SSP_SPI_SSPRXD_CFG_WIDTH          0x7U
-#define SYS_IOMUX_GPI_U6_SSP_SPI_SSPRXD_CFG_SHIFT          0x10U
-#define SYS_IOMUX_GPI_U6_SSP_SPI_SSPRXD_CFG_MASK           0x7F0000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_55_ADDR            (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xdcU)
-#define SYS_GPIOEN_0_REG_WIDTH                             0x1U
-#define SYS_GPIOEN_0_REG_SHIFT                             0x0U
-#define SYS_GPIOEN_0_REG_MASK                              0x1U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_56_ADDR            (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xe0U)
-#define SYS_GPIOIS_0_REG_WIDTH                             0x20U
-#define SYS_GPIOIS_0_REG_SHIFT                             0x0U
-#define SYS_GPIOIS_0_REG_MASK                              0xFFFFFFFFU
-#define SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_57_ADDR            (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xe4U)
-#define SYS_GPIOIS_1_REG_WIDTH                             0x20U
-#define SYS_GPIOIS_1_REG_SHIFT                             0x0U
-#define SYS_GPIOIS_1_REG_MASK                              0xFFFFFFFFU
-#define SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_58_ADDR            (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xe8U)
-#define SYS_GPIOIC_0_REG_WIDTH                             0x20U
-#define SYS_GPIOIC_0_REG_SHIFT                             0x0U
-#define SYS_GPIOIC_0_REG_MASK                              0xFFFFFFFFU
-#define SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_59_ADDR            (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xecU)
-#define SYS_GPIOIC_1_REG_WIDTH                             0x20U
-#define SYS_GPIOIC_1_REG_SHIFT                             0x0U
-#define SYS_GPIOIC_1_REG_MASK                              0xFFFFFFFFU
-#define SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_60_ADDR            (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xf0U)
-#define SYS_GPIOIBE_0_REG_WIDTH                            0x20U
-#define SYS_GPIOIBE_0_REG_SHIFT                            0x0U
-#define SYS_GPIOIBE_0_REG_MASK                             0xFFFFFFFFU
-#define SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_61_ADDR            (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xf4U)
-#define SYS_GPIOIBE_1_REG_WIDTH                            0x20U
-#define SYS_GPIOIBE_1_REG_SHIFT                            0x0U
-#define SYS_GPIOIBE_1_REG_MASK                             0xFFFFFFFFU
-#define SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_62_ADDR            (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xf8U)
-#define SYS_GPIOIEV_0_REG_WIDTH                            0x20U
-#define SYS_GPIOIEV_0_REG_SHIFT                            0x0U
-#define SYS_GPIOIEV_0_REG_MASK                             0xFFFFFFFFU
-#define SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_63_ADDR            (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0xfcU)
-#define SYS_GPIOIEV_1_REG_WIDTH                            0x20U
-#define SYS_GPIOIEV_1_REG_SHIFT                            0x0U
-#define SYS_GPIOIEV_1_REG_MASK                             0xFFFFFFFFU
-#define SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_64_ADDR            (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x100U)
-#define SYS_GPIOIE_0_REG_WIDTH                             0x20U
-#define SYS_GPIOIE_0_REG_SHIFT                             0x0U
-#define SYS_GPIOIE_0_REG_MASK                              0xFFFFFFFFU
-#define SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_65_ADDR            (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x104U)
-#define SYS_GPIOIE_1_REG_WIDTH                             0x20U
-#define SYS_GPIOIE_1_REG_SHIFT                             0x0U
-#define SYS_GPIOIE_1_REG_MASK                              0xFFFFFFFFU
-#define SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_66_ADDR            (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x108U)
-#define SYS_GPIORIS_0_REG_WIDTH                            0x20U
-#define SYS_GPIORIS_0_REG_SHIFT                            0x0U
-#define SYS_GPIORIS_0_REG_MASK                             0xFFFFFFFFU
-#define SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_67_ADDR            (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x10cU)
-#define SYS_GPIORIS_1_REG_WIDTH                            0x20U
-#define SYS_GPIORIS_1_REG_SHIFT                            0x0U
-#define SYS_GPIORIS_1_REG_MASK                             0xFFFFFFFFU
-#define SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_68_ADDR            (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x110U)
-#define SYS_GPIOMIS_0_REG_WIDTH                            0x20U
-#define SYS_GPIOMIS_0_REG_SHIFT                            0x0U
-#define SYS_GPIOMIS_0_REG_MASK                             0xFFFFFFFFU
-#define SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_69_ADDR            (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x114U)
-#define SYS_GPIOMIS_1_REG_WIDTH                            0x20U
-#define SYS_GPIOMIS_1_REG_SHIFT                            0x0U
-#define SYS_GPIOMIS_1_REG_MASK                             0xFFFFFFFFU
-#define SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_70_ADDR            (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x118U)
-#define SYS_GPIO_IN_SYNC2_0_REG_WIDTH                      0x20U
-#define SYS_GPIO_IN_SYNC2_0_REG_SHIFT                      0x0U
-#define SYS_GPIO_IN_SYNC2_0_REG_MASK                       0xFFFFFFFFU
-#define SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_71_ADDR            (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x11cU)
-#define SYS_GPIO_IN_SYNC2_1_REG_WIDTH                      0x20U
-#define SYS_GPIO_IN_SYNC2_1_REG_SHIFT                      0x0U
-#define SYS_GPIO_IN_SYNC2_1_REG_MASK                       0xFFFFFFFFU
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_288_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x120U)
-#define PADCFG_PAD_GPIO0_IE_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO0_IE_SHIFT                          0x0U
-#define PADCFG_PAD_GPIO0_IE_MASK                           0x1U
-#define PADCFG_PAD_GPIO0_DS_WIDTH                          0x2U
-#define PADCFG_PAD_GPIO0_DS_SHIFT                          0x1U
-#define PADCFG_PAD_GPIO0_DS_MASK                           0x6U
-#define PADCFG_PAD_GPIO0_PU_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO0_PU_SHIFT                          0x3U
-#define PADCFG_PAD_GPIO0_PU_MASK                           0x8U
-#define PADCFG_PAD_GPIO0_PD_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO0_PD_SHIFT                          0x4U
-#define PADCFG_PAD_GPIO0_PD_MASK                           0x10U
-#define PADCFG_PAD_GPIO0_SLEW_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO0_SLEW_SHIFT                        0x5U
-#define PADCFG_PAD_GPIO0_SLEW_MASK                         0x20U
-#define PADCFG_PAD_GPIO0_SMT_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO0_SMT_SHIFT                         0x6U
-#define PADCFG_PAD_GPIO0_SMT_MASK                          0x40U
-#define PADCFG_PAD_GPIO0_POS_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO0_POS_SHIFT                         0x7U
-#define PADCFG_PAD_GPIO0_POS_MASK                          0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_292_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x124U)
-#define PADCFG_PAD_GPIO1_IE_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO1_IE_SHIFT                          0x0U
-#define PADCFG_PAD_GPIO1_IE_MASK                           0x1U
-#define PADCFG_PAD_GPIO1_DS_WIDTH                          0x2U
-#define PADCFG_PAD_GPIO1_DS_SHIFT                          0x1U
-#define PADCFG_PAD_GPIO1_DS_MASK                           0x6U
-#define PADCFG_PAD_GPIO1_PU_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO1_PU_SHIFT                          0x3U
-#define PADCFG_PAD_GPIO1_PU_MASK                           0x8U
-#define PADCFG_PAD_GPIO1_PD_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO1_PD_SHIFT                          0x4U
-#define PADCFG_PAD_GPIO1_PD_MASK                           0x10U
-#define PADCFG_PAD_GPIO1_SLEW_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO1_SLEW_SHIFT                        0x5U
-#define PADCFG_PAD_GPIO1_SLEW_MASK                         0x20U
-#define PADCFG_PAD_GPIO1_SMT_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO1_SMT_SHIFT                         0x6U
-#define PADCFG_PAD_GPIO1_SMT_MASK                          0x40U
-#define PADCFG_PAD_GPIO1_POS_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO1_POS_SHIFT                         0x7U
-#define PADCFG_PAD_GPIO1_POS_MASK                          0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_296_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x128U)
-#define PADCFG_PAD_GPIO2_IE_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO2_IE_SHIFT                          0x0U
-#define PADCFG_PAD_GPIO2_IE_MASK                           0x1U
-#define PADCFG_PAD_GPIO2_DS_WIDTH                          0x2U
-#define PADCFG_PAD_GPIO2_DS_SHIFT                          0x1U
-#define PADCFG_PAD_GPIO2_DS_MASK                           0x6U
-#define PADCFG_PAD_GPIO2_PU_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO2_PU_SHIFT                          0x3U
-#define PADCFG_PAD_GPIO2_PU_MASK                           0x8U
-#define PADCFG_PAD_GPIO2_PD_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO2_PD_SHIFT                          0x4U
-#define PADCFG_PAD_GPIO2_PD_MASK                           0x10U
-#define PADCFG_PAD_GPIO2_SLEW_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO2_SLEW_SHIFT                        0x5U
-#define PADCFG_PAD_GPIO2_SLEW_MASK                         0x20U
-#define PADCFG_PAD_GPIO2_SMT_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO2_SMT_SHIFT                         0x6U
-#define PADCFG_PAD_GPIO2_SMT_MASK                          0x40U
-#define PADCFG_PAD_GPIO2_POS_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO2_POS_SHIFT                         0x7U
-#define PADCFG_PAD_GPIO2_POS_MASK                          0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_300_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x12cU)
-#define PADCFG_PAD_GPIO3_IE_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO3_IE_SHIFT                          0x0U
-#define PADCFG_PAD_GPIO3_IE_MASK                           0x1U
-#define PADCFG_PAD_GPIO3_DS_WIDTH                          0x2U
-#define PADCFG_PAD_GPIO3_DS_SHIFT                          0x1U
-#define PADCFG_PAD_GPIO3_DS_MASK                           0x6U
-#define PADCFG_PAD_GPIO3_PU_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO3_PU_SHIFT                          0x3U
-#define PADCFG_PAD_GPIO3_PU_MASK                           0x8U
-#define PADCFG_PAD_GPIO3_PD_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO3_PD_SHIFT                          0x4U
-#define PADCFG_PAD_GPIO3_PD_MASK                           0x10U
-#define PADCFG_PAD_GPIO3_SLEW_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO3_SLEW_SHIFT                        0x5U
-#define PADCFG_PAD_GPIO3_SLEW_MASK                         0x20U
-#define PADCFG_PAD_GPIO3_SMT_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO3_SMT_SHIFT                         0x6U
-#define PADCFG_PAD_GPIO3_SMT_MASK                          0x40U
-#define PADCFG_PAD_GPIO3_POS_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO3_POS_SHIFT                         0x7U
-#define PADCFG_PAD_GPIO3_POS_MASK                          0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_304_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x130U)
-#define PADCFG_PAD_GPIO4_IE_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO4_IE_SHIFT                          0x0U
-#define PADCFG_PAD_GPIO4_IE_MASK                           0x1U
-#define PADCFG_PAD_GPIO4_DS_WIDTH                          0x2U
-#define PADCFG_PAD_GPIO4_DS_SHIFT                          0x1U
-#define PADCFG_PAD_GPIO4_DS_MASK                           0x6U
-#define PADCFG_PAD_GPIO4_PU_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO4_PU_SHIFT                          0x3U
-#define PADCFG_PAD_GPIO4_PU_MASK                           0x8U
-#define PADCFG_PAD_GPIO4_PD_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO4_PD_SHIFT                          0x4U
-#define PADCFG_PAD_GPIO4_PD_MASK                           0x10U
-#define PADCFG_PAD_GPIO4_SLEW_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO4_SLEW_SHIFT                        0x5U
-#define PADCFG_PAD_GPIO4_SLEW_MASK                         0x20U
-#define PADCFG_PAD_GPIO4_SMT_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO4_SMT_SHIFT                         0x6U
-#define PADCFG_PAD_GPIO4_SMT_MASK                          0x40U
-#define PADCFG_PAD_GPIO4_POS_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO4_POS_SHIFT                         0x7U
-#define PADCFG_PAD_GPIO4_POS_MASK                          0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_308_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x134U)
-#define PADCFG_PAD_GPIO5_IE_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO5_IE_SHIFT                          0x0U
-#define PADCFG_PAD_GPIO5_IE_MASK                           0x1U
-#define PADCFG_PAD_GPIO5_DS_WIDTH                          0x2U
-#define PADCFG_PAD_GPIO5_DS_SHIFT                          0x1U
-#define PADCFG_PAD_GPIO5_DS_MASK                           0x6U
-#define PADCFG_PAD_GPIO5_PU_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO5_PU_SHIFT                          0x3U
-#define PADCFG_PAD_GPIO5_PU_MASK                           0x8U
-#define PADCFG_PAD_GPIO5_PD_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO5_PD_SHIFT                          0x4U
-#define PADCFG_PAD_GPIO5_PD_MASK                           0x10U
-#define PADCFG_PAD_GPIO5_SLEW_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO5_SLEW_SHIFT                        0x5U
-#define PADCFG_PAD_GPIO5_SLEW_MASK                         0x20U
-#define PADCFG_PAD_GPIO5_SMT_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO5_SMT_SHIFT                         0x6U
-#define PADCFG_PAD_GPIO5_SMT_MASK                          0x40U
-#define PADCFG_PAD_GPIO5_POS_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO5_POS_SHIFT                         0x7U
-#define PADCFG_PAD_GPIO5_POS_MASK                          0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_312_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x138U)
-#define PADCFG_PAD_GPIO6_IE_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO6_IE_SHIFT                          0x0U
-#define PADCFG_PAD_GPIO6_IE_MASK                           0x1U
-#define PADCFG_PAD_GPIO6_DS_WIDTH                          0x2U
-#define PADCFG_PAD_GPIO6_DS_SHIFT                          0x1U
-#define PADCFG_PAD_GPIO6_DS_MASK                           0x6U
-#define PADCFG_PAD_GPIO6_PU_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO6_PU_SHIFT                          0x3U
-#define PADCFG_PAD_GPIO6_PU_MASK                           0x8U
-#define PADCFG_PAD_GPIO6_PD_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO6_PD_SHIFT                          0x4U
-#define PADCFG_PAD_GPIO6_PD_MASK                           0x10U
-#define PADCFG_PAD_GPIO6_SLEW_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO6_SLEW_SHIFT                        0x5U
-#define PADCFG_PAD_GPIO6_SLEW_MASK                         0x20U
-#define PADCFG_PAD_GPIO6_SMT_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO6_SMT_SHIFT                         0x6U
-#define PADCFG_PAD_GPIO6_SMT_MASK                          0x40U
-#define PADCFG_PAD_GPIO6_POS_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO6_POS_SHIFT                         0x7U
-#define PADCFG_PAD_GPIO6_POS_MASK                          0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_316_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x13cU)
-#define PADCFG_PAD_GPIO7_IE_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO7_IE_SHIFT                          0x0U
-#define PADCFG_PAD_GPIO7_IE_MASK                           0x1U
-#define PADCFG_PAD_GPIO7_DS_WIDTH                          0x2U
-#define PADCFG_PAD_GPIO7_DS_SHIFT                          0x1U
-#define PADCFG_PAD_GPIO7_DS_MASK                           0x6U
-#define PADCFG_PAD_GPIO7_PU_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO7_PU_SHIFT                          0x3U
-#define PADCFG_PAD_GPIO7_PU_MASK                           0x8U
-#define PADCFG_PAD_GPIO7_PD_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO7_PD_SHIFT                          0x4U
-#define PADCFG_PAD_GPIO7_PD_MASK                           0x10U
-#define PADCFG_PAD_GPIO7_SLEW_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO7_SLEW_SHIFT                        0x5U
-#define PADCFG_PAD_GPIO7_SLEW_MASK                         0x20U
-#define PADCFG_PAD_GPIO7_SMT_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO7_SMT_SHIFT                         0x6U
-#define PADCFG_PAD_GPIO7_SMT_MASK                          0x40U
-#define PADCFG_PAD_GPIO7_POS_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO7_POS_SHIFT                         0x7U
-#define PADCFG_PAD_GPIO7_POS_MASK                          0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_320_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x140U)
-#define PADCFG_PAD_GPIO8_IE_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO8_IE_SHIFT                          0x0U
-#define PADCFG_PAD_GPIO8_IE_MASK                           0x1U
-#define PADCFG_PAD_GPIO8_DS_WIDTH                          0x2U
-#define PADCFG_PAD_GPIO8_DS_SHIFT                          0x1U
-#define PADCFG_PAD_GPIO8_DS_MASK                           0x6U
-#define PADCFG_PAD_GPIO8_PU_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO8_PU_SHIFT                          0x3U
-#define PADCFG_PAD_GPIO8_PU_MASK                           0x8U
-#define PADCFG_PAD_GPIO8_PD_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO8_PD_SHIFT                          0x4U
-#define PADCFG_PAD_GPIO8_PD_MASK                           0x10U
-#define PADCFG_PAD_GPIO8_SLEW_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO8_SLEW_SHIFT                        0x5U
-#define PADCFG_PAD_GPIO8_SLEW_MASK                         0x20U
-#define PADCFG_PAD_GPIO8_SMT_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO8_SMT_SHIFT                         0x6U
-#define PADCFG_PAD_GPIO8_SMT_MASK                          0x40U
-#define PADCFG_PAD_GPIO8_POS_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO8_POS_SHIFT                         0x7U
-#define PADCFG_PAD_GPIO8_POS_MASK                          0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_324_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x144U)
-#define PADCFG_PAD_GPIO9_IE_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO9_IE_SHIFT                          0x0U
-#define PADCFG_PAD_GPIO9_IE_MASK                           0x1U
-#define PADCFG_PAD_GPIO9_DS_WIDTH                          0x2U
-#define PADCFG_PAD_GPIO9_DS_SHIFT                          0x1U
-#define PADCFG_PAD_GPIO9_DS_MASK                           0x6U
-#define PADCFG_PAD_GPIO9_PU_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO9_PU_SHIFT                          0x3U
-#define PADCFG_PAD_GPIO9_PU_MASK                           0x8U
-#define PADCFG_PAD_GPIO9_PD_WIDTH                          0x1U
-#define PADCFG_PAD_GPIO9_PD_SHIFT                          0x4U
-#define PADCFG_PAD_GPIO9_PD_MASK                           0x10U
-#define PADCFG_PAD_GPIO9_SLEW_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO9_SLEW_SHIFT                        0x5U
-#define PADCFG_PAD_GPIO9_SLEW_MASK                         0x20U
-#define PADCFG_PAD_GPIO9_SMT_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO9_SMT_SHIFT                         0x6U
-#define PADCFG_PAD_GPIO9_SMT_MASK                          0x40U
-#define PADCFG_PAD_GPIO9_POS_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO9_POS_SHIFT                         0x7U
-#define PADCFG_PAD_GPIO9_POS_MASK                          0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_328_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x148U)
-#define PADCFG_PAD_GPIO10_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO10_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO10_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO10_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO10_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO10_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO10_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO10_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO10_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO10_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO10_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO10_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO10_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO10_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO10_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO10_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO10_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO10_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO10_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO10_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO10_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_332_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x14cU)
-#define PADCFG_PAD_GPIO11_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO11_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO11_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO11_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO11_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO11_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO11_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO11_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO11_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO11_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO11_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO11_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO11_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO11_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO11_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO11_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO11_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO11_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO11_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO11_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO11_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_336_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x150U)
-#define PADCFG_PAD_GPIO12_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO12_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO12_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO12_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO12_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO12_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO12_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO12_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO12_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO12_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO12_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO12_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO12_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO12_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO12_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO12_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO12_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO12_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO12_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO12_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO12_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_340_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x154U)
-#define PADCFG_PAD_GPIO13_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO13_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO13_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO13_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO13_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO13_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO13_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO13_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO13_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO13_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO13_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO13_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO13_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO13_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO13_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO13_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO13_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO13_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO13_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO13_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO13_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_344_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x158U)
-#define PADCFG_PAD_GPIO14_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO14_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO14_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO14_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO14_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO14_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO14_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO14_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO14_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO14_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO14_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO14_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO14_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO14_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO14_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO14_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO14_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO14_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO14_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO14_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO14_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_348_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x15cU)
-#define PADCFG_PAD_GPIO15_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO15_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO15_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO15_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO15_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO15_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO15_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO15_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO15_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO15_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO15_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO15_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO15_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO15_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO15_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO15_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO15_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO15_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO15_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO15_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO15_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_352_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x160U)
-#define PADCFG_PAD_GPIO16_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO16_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO16_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO16_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO16_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO16_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO16_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO16_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO16_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO16_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO16_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO16_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO16_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO16_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO16_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO16_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO16_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO16_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO16_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO16_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO16_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_356_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x164U)
-#define PADCFG_PAD_GPIO17_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO17_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO17_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO17_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO17_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO17_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO17_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO17_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO17_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO17_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO17_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO17_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO17_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO17_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO17_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO17_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO17_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO17_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO17_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO17_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO17_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_360_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x168U)
-#define PADCFG_PAD_GPIO18_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO18_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO18_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO18_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO18_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO18_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO18_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO18_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO18_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO18_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO18_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO18_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO18_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO18_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO18_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO18_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO18_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO18_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO18_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO18_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO18_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_364_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x16cU)
-#define PADCFG_PAD_GPIO19_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO19_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO19_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO19_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO19_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO19_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO19_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO19_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO19_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO19_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO19_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO19_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO19_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO19_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO19_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO19_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO19_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO19_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO19_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO19_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO19_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_368_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x170U)
-#define PADCFG_PAD_GPIO20_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO20_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO20_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO20_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO20_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO20_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO20_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO20_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO20_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO20_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO20_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO20_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO20_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO20_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO20_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO20_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO20_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO20_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO20_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO20_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO20_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_372_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x174U)
-#define PADCFG_PAD_GPIO21_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO21_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO21_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO21_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO21_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO21_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO21_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO21_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO21_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO21_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO21_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO21_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO21_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO21_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO21_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO21_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO21_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO21_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO21_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO21_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO21_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_376_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x178U)
-#define PADCFG_PAD_GPIO22_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO22_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO22_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO22_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO22_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO22_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO22_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO22_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO22_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO22_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO22_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO22_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO22_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO22_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO22_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO22_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO22_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO22_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO22_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO22_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO22_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_380_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x17cU)
-#define PADCFG_PAD_GPIO23_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO23_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO23_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO23_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO23_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO23_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO23_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO23_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO23_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO23_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO23_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO23_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO23_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO23_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO23_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO23_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO23_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO23_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO23_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO23_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO23_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_384_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x180U)
-#define PADCFG_PAD_GPIO24_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO24_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO24_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO24_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO24_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO24_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO24_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO24_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO24_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO24_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO24_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO24_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO24_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO24_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO24_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO24_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO24_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO24_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO24_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO24_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO24_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_388_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x184U)
-#define PADCFG_PAD_GPIO25_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO25_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO25_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO25_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO25_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO25_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO25_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO25_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO25_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO25_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO25_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO25_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO25_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO25_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO25_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO25_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO25_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO25_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO25_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO25_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO25_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_392_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x188U)
-#define PADCFG_PAD_GPIO26_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO26_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO26_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO26_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO26_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO26_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO26_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO26_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO26_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO26_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO26_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO26_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO26_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO26_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO26_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO26_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO26_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO26_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO26_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO26_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO26_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_396_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x18cU)
-#define PADCFG_PAD_GPIO27_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO27_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO27_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO27_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO27_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO27_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO27_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO27_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO27_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO27_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO27_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO27_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO27_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO27_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO27_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO27_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO27_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO27_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO27_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO27_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO27_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_400_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x190U)
-#define PADCFG_PAD_GPIO28_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO28_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO28_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO28_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO28_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO28_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO28_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO28_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO28_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO28_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO28_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO28_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO28_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO28_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO28_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO28_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO28_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO28_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO28_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO28_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO28_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_404_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x194U)
-#define PADCFG_PAD_GPIO29_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO29_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO29_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO29_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO29_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO29_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO29_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO29_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO29_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO29_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO29_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO29_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO29_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO29_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO29_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO29_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO29_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO29_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO29_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO29_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO29_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_408_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x198U)
-#define PADCFG_PAD_GPIO30_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO30_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO30_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO30_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO30_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO30_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO30_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO30_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO30_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO30_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO30_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO30_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO30_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO30_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO30_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO30_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO30_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO30_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO30_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO30_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO30_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_412_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x19cU)
-#define PADCFG_PAD_GPIO31_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO31_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO31_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO31_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO31_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO31_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO31_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO31_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO31_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO31_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO31_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO31_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO31_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO31_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO31_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO31_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO31_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO31_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO31_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO31_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO31_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_416_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1a0U)
-#define PADCFG_PAD_GPIO32_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO32_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO32_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO32_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO32_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO32_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO32_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO32_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO32_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO32_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO32_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO32_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO32_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO32_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO32_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO32_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO32_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO32_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO32_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO32_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO32_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_420_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1a4U)
-#define PADCFG_PAD_GPIO33_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO33_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO33_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO33_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO33_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO33_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO33_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO33_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO33_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO33_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO33_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO33_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO33_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO33_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO33_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO33_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO33_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO33_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO33_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO33_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO33_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_424_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1a8U)
-#define PADCFG_PAD_GPIO34_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO34_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO34_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO34_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO34_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO34_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO34_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO34_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO34_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO34_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO34_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO34_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO34_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO34_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO34_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO34_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO34_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO34_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO34_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO34_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO34_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_428_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1acU)
-#define PADCFG_PAD_GPIO35_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO35_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO35_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO35_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO35_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO35_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO35_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO35_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO35_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO35_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO35_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO35_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO35_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO35_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO35_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO35_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO35_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO35_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO35_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO35_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO35_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_432_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1b0U)
-#define PADCFG_PAD_GPIO36_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO36_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO36_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO36_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO36_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO36_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO36_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO36_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO36_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO36_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO36_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO36_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO36_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO36_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO36_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO36_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO36_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO36_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO36_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO36_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO36_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_436_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1b4U)
-#define PADCFG_PAD_GPIO37_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO37_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO37_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO37_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO37_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO37_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO37_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO37_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO37_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO37_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO37_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO37_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO37_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO37_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO37_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO37_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO37_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO37_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO37_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO37_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO37_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_440_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1b8U)
-#define PADCFG_PAD_GPIO38_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO38_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO38_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO38_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO38_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO38_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO38_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO38_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO38_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO38_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO38_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO38_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO38_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO38_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO38_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO38_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO38_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO38_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO38_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO38_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO38_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_444_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1bcU)
-#define PADCFG_PAD_GPIO39_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO39_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO39_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO39_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO39_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO39_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO39_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO39_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO39_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO39_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO39_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO39_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO39_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO39_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO39_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO39_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO39_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO39_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO39_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO39_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO39_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_448_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1c0U)
-#define PADCFG_PAD_GPIO40_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO40_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO40_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO40_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO40_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO40_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO40_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO40_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO40_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO40_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO40_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO40_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO40_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO40_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO40_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO40_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO40_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO40_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO40_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO40_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO40_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_452_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1c4U)
-#define PADCFG_PAD_GPIO41_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO41_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO41_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO41_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO41_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO41_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO41_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO41_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO41_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO41_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO41_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO41_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO41_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO41_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO41_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO41_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO41_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO41_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO41_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO41_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO41_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_456_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1c8U)
-#define PADCFG_PAD_GPIO42_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO42_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO42_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO42_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO42_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO42_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO42_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO42_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO42_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO42_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO42_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO42_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO42_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO42_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO42_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO42_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO42_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO42_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO42_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO42_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO42_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_460_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1ccU)
-#define PADCFG_PAD_GPIO43_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO43_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO43_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO43_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO43_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO43_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO43_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO43_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO43_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO43_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO43_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO43_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO43_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO43_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO43_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO43_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO43_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO43_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO43_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO43_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO43_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_464_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1d0U)
-#define PADCFG_PAD_GPIO44_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO44_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO44_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO44_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO44_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO44_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO44_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO44_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO44_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO44_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO44_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO44_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO44_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO44_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO44_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO44_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO44_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO44_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO44_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO44_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO44_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_468_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1d4U)
-#define PADCFG_PAD_GPIO45_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO45_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO45_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO45_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO45_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO45_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO45_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO45_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO45_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO45_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO45_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO45_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO45_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO45_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO45_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO45_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO45_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO45_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO45_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO45_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO45_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_472_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1d8U)
-#define PADCFG_PAD_GPIO46_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO46_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO46_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO46_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO46_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO46_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO46_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO46_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO46_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO46_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO46_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO46_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO46_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO46_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO46_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO46_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO46_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO46_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO46_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO46_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO46_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_476_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1dcU)
-#define PADCFG_PAD_GPIO47_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO47_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO47_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO47_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO47_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO47_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO47_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO47_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO47_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO47_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO47_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO47_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO47_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO47_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO47_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO47_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO47_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO47_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO47_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO47_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO47_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_480_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1e0U)
-#define PADCFG_PAD_GPIO48_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO48_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO48_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO48_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO48_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO48_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO48_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO48_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO48_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO48_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO48_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO48_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO48_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO48_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO48_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO48_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO48_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO48_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO48_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO48_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO48_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_484_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1e4U)
-#define PADCFG_PAD_GPIO49_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO49_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO49_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO49_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO49_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO49_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO49_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO49_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO49_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO49_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO49_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO49_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO49_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO49_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO49_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO49_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO49_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO49_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO49_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO49_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO49_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_488_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1e8U)
-#define PADCFG_PAD_GPIO50_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO50_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO50_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO50_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO50_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO50_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO50_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO50_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO50_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO50_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO50_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO50_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO50_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO50_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO50_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO50_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO50_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO50_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO50_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO50_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO50_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_492_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1ecU)
-#define PADCFG_PAD_GPIO51_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO51_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO51_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO51_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO51_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO51_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO51_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO51_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO51_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO51_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO51_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO51_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO51_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO51_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO51_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO51_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO51_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO51_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO51_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO51_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO51_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_496_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1f0U)
-#define PADCFG_PAD_GPIO52_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO52_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO52_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO52_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO52_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO52_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO52_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO52_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO52_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO52_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO52_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO52_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO52_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO52_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO52_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO52_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO52_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO52_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO52_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO52_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO52_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_500_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1f4U)
-#define PADCFG_PAD_GPIO53_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO53_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO53_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO53_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO53_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO53_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO53_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO53_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO53_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO53_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO53_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO53_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO53_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO53_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO53_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO53_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO53_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO53_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO53_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO53_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO53_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_504_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1f8U)
-#define PADCFG_PAD_GPIO54_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO54_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO54_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO54_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO54_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO54_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO54_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO54_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO54_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO54_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO54_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO54_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO54_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO54_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO54_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO54_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO54_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO54_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO54_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO54_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO54_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_508_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x1fcU)
-#define PADCFG_PAD_GPIO55_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO55_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO55_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO55_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO55_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO55_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO55_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO55_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO55_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO55_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO55_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO55_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO55_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO55_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO55_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO55_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO55_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO55_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO55_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO55_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO55_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_512_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x200U)
-#define PADCFG_PAD_GPIO56_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO56_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO56_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO56_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO56_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO56_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO56_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO56_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO56_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO56_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO56_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO56_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO56_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO56_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO56_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO56_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO56_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO56_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO56_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO56_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO56_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_516_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x204U)
-#define PADCFG_PAD_GPIO57_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO57_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO57_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO57_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO57_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO57_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO57_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO57_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO57_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO57_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO57_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO57_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO57_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO57_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO57_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO57_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO57_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO57_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO57_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO57_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO57_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_520_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x208U)
-#define PADCFG_PAD_GPIO58_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO58_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO58_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO58_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO58_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO58_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO58_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO58_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO58_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO58_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO58_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO58_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO58_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO58_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO58_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO58_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO58_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO58_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO58_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO58_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO58_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_524_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x20cU)
-#define PADCFG_PAD_GPIO59_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO59_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO59_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO59_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO59_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO59_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO59_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO59_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO59_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO59_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO59_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO59_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO59_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO59_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO59_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO59_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO59_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO59_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO59_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO59_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO59_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_528_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x210U)
-#define PADCFG_PAD_GPIO60_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO60_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO60_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO60_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO60_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO60_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO60_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO60_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO60_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO60_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO60_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO60_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO60_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO60_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO60_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO60_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO60_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO60_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO60_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO60_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO60_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_532_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x214U)
-#define PADCFG_PAD_GPIO61_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO61_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO61_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO61_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO61_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO61_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO61_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO61_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO61_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO61_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO61_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO61_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO61_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO61_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO61_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO61_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO61_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO61_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO61_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO61_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO61_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_536_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x218U)
-#define PADCFG_PAD_GPIO62_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO62_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO62_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO62_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO62_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO62_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO62_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO62_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO62_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO62_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO62_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO62_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO62_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO62_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO62_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO62_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO62_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO62_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO62_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO62_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO62_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_540_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x21cU)
-#define PADCFG_PAD_GPIO63_IE_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO63_IE_SHIFT                         0x0U
-#define PADCFG_PAD_GPIO63_IE_MASK                          0x1U
-#define PADCFG_PAD_GPIO63_DS_WIDTH                         0x2U
-#define PADCFG_PAD_GPIO63_DS_SHIFT                         0x1U
-#define PADCFG_PAD_GPIO63_DS_MASK                          0x6U
-#define PADCFG_PAD_GPIO63_PU_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO63_PU_SHIFT                         0x3U
-#define PADCFG_PAD_GPIO63_PU_MASK                          0x8U
-#define PADCFG_PAD_GPIO63_PD_WIDTH                         0x1U
-#define PADCFG_PAD_GPIO63_PD_SHIFT                         0x4U
-#define PADCFG_PAD_GPIO63_PD_MASK                          0x10U
-#define PADCFG_PAD_GPIO63_SLEW_WIDTH                       0x1U
-#define PADCFG_PAD_GPIO63_SLEW_SHIFT                       0x5U
-#define PADCFG_PAD_GPIO63_SLEW_MASK                        0x20U
-#define PADCFG_PAD_GPIO63_SMT_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO63_SMT_SHIFT                        0x6U
-#define PADCFG_PAD_GPIO63_SMT_MASK                         0x40U
-#define PADCFG_PAD_GPIO63_POS_WIDTH                        0x1U
-#define PADCFG_PAD_GPIO63_POS_SHIFT                        0x7U
-#define PADCFG_PAD_GPIO63_POS_MASK                         0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_544_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x220U)
-#define PADCFG_PAD_SD0_CLK_IE_WIDTH                        0x1U
-#define PADCFG_PAD_SD0_CLK_IE_SHIFT                        0x0U
-#define PADCFG_PAD_SD0_CLK_IE_MASK                         0x1U
-#define PADCFG_PAD_SD0_CLK_DS_WIDTH                        0x2U
-#define PADCFG_PAD_SD0_CLK_DS_SHIFT                        0x1U
-#define PADCFG_PAD_SD0_CLK_DS_MASK                         0x6U
-#define PADCFG_PAD_SD0_CLK_PU_WIDTH                        0x1U
-#define PADCFG_PAD_SD0_CLK_PU_SHIFT                        0x3U
-#define PADCFG_PAD_SD0_CLK_PU_MASK                         0x8U
-#define PADCFG_PAD_SD0_CLK_PD_WIDTH                        0x1U
-#define PADCFG_PAD_SD0_CLK_PD_SHIFT                        0x4U
-#define PADCFG_PAD_SD0_CLK_PD_MASK                         0x10U
-#define PADCFG_PAD_SD0_CLK_SLEW_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_CLK_SLEW_SHIFT                      0x5U
-#define PADCFG_PAD_SD0_CLK_SLEW_MASK                       0x20U
-#define PADCFG_PAD_SD0_CLK_SMT_WIDTH                       0x1U
-#define PADCFG_PAD_SD0_CLK_SMT_SHIFT                       0x6U
-#define PADCFG_PAD_SD0_CLK_SMT_MASK                        0x40U
-#define PADCFG_PAD_SD0_CLK_POS_WIDTH                       0x1U
-#define PADCFG_PAD_SD0_CLK_POS_SHIFT                       0x7U
-#define PADCFG_PAD_SD0_CLK_POS_MASK                        0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_548_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x224U)
-#define PADCFG_PAD_SD0_CMD_IE_WIDTH                        0x1U
-#define PADCFG_PAD_SD0_CMD_IE_SHIFT                        0x0U
-#define PADCFG_PAD_SD0_CMD_IE_MASK                         0x1U
-#define PADCFG_PAD_SD0_CMD_DS_WIDTH                        0x2U
-#define PADCFG_PAD_SD0_CMD_DS_SHIFT                        0x1U
-#define PADCFG_PAD_SD0_CMD_DS_MASK                         0x6U
-#define PADCFG_PAD_SD0_CMD_PU_WIDTH                        0x1U
-#define PADCFG_PAD_SD0_CMD_PU_SHIFT                        0x3U
-#define PADCFG_PAD_SD0_CMD_PU_MASK                         0x8U
-#define PADCFG_PAD_SD0_CMD_PD_WIDTH                        0x1U
-#define PADCFG_PAD_SD0_CMD_PD_SHIFT                        0x4U
-#define PADCFG_PAD_SD0_CMD_PD_MASK                         0x10U
-#define PADCFG_PAD_SD0_CMD_SLEW_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_CMD_SLEW_SHIFT                      0x5U
-#define PADCFG_PAD_SD0_CMD_SLEW_MASK                       0x20U
-#define PADCFG_PAD_SD0_CMD_SMT_WIDTH                       0x1U
-#define PADCFG_PAD_SD0_CMD_SMT_SHIFT                       0x6U
-#define PADCFG_PAD_SD0_CMD_SMT_MASK                        0x40U
-#define PADCFG_PAD_SD0_CMD_POS_WIDTH                       0x1U
-#define PADCFG_PAD_SD0_CMD_POS_SHIFT                       0x7U
-#define PADCFG_PAD_SD0_CMD_POS_MASK                        0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_552_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x228U)
-#define PADCFG_PAD_SD0_DATA0_IE_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_DATA0_IE_SHIFT                      0x0U
-#define PADCFG_PAD_SD0_DATA0_IE_MASK                       0x1U
-#define PADCFG_PAD_SD0_DATA0_DS_WIDTH                      0x2U
-#define PADCFG_PAD_SD0_DATA0_DS_SHIFT                      0x1U
-#define PADCFG_PAD_SD0_DATA0_DS_MASK                       0x6U
-#define PADCFG_PAD_SD0_DATA0_PU_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_DATA0_PU_SHIFT                      0x3U
-#define PADCFG_PAD_SD0_DATA0_PU_MASK                       0x8U
-#define PADCFG_PAD_SD0_DATA0_PD_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_DATA0_PD_SHIFT                      0x4U
-#define PADCFG_PAD_SD0_DATA0_PD_MASK                       0x10U
-#define PADCFG_PAD_SD0_DATA0_SLEW_WIDTH                    0x1U
-#define PADCFG_PAD_SD0_DATA0_SLEW_SHIFT                    0x5U
-#define PADCFG_PAD_SD0_DATA0_SLEW_MASK                     0x20U
-#define PADCFG_PAD_SD0_DATA0_SMT_WIDTH                     0x1U
-#define PADCFG_PAD_SD0_DATA0_SMT_SHIFT                     0x6U
-#define PADCFG_PAD_SD0_DATA0_SMT_MASK                      0x40U
-#define PADCFG_PAD_SD0_DATA0_POS_WIDTH                     0x1U
-#define PADCFG_PAD_SD0_DATA0_POS_SHIFT                     0x7U
-#define PADCFG_PAD_SD0_DATA0_POS_MASK                      0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_556_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x22cU)
-#define PADCFG_PAD_SD0_DATA1_IE_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_DATA1_IE_SHIFT                      0x0U
-#define PADCFG_PAD_SD0_DATA1_IE_MASK                       0x1U
-#define PADCFG_PAD_SD0_DATA1_DS_WIDTH                      0x2U
-#define PADCFG_PAD_SD0_DATA1_DS_SHIFT                      0x1U
-#define PADCFG_PAD_SD0_DATA1_DS_MASK                       0x6U
-#define PADCFG_PAD_SD0_DATA1_PU_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_DATA1_PU_SHIFT                      0x3U
-#define PADCFG_PAD_SD0_DATA1_PU_MASK                       0x8U
-#define PADCFG_PAD_SD0_DATA1_PD_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_DATA1_PD_SHIFT                      0x4U
-#define PADCFG_PAD_SD0_DATA1_PD_MASK                       0x10U
-#define PADCFG_PAD_SD0_DATA1_SLEW_WIDTH                    0x1U
-#define PADCFG_PAD_SD0_DATA1_SLEW_SHIFT                    0x5U
-#define PADCFG_PAD_SD0_DATA1_SLEW_MASK                     0x20U
-#define PADCFG_PAD_SD0_DATA1_SMT_WIDTH                     0x1U
-#define PADCFG_PAD_SD0_DATA1_SMT_SHIFT                     0x6U
-#define PADCFG_PAD_SD0_DATA1_SMT_MASK                      0x40U
-#define PADCFG_PAD_SD0_DATA1_POS_WIDTH                     0x1U
-#define PADCFG_PAD_SD0_DATA1_POS_SHIFT                     0x7U
-#define PADCFG_PAD_SD0_DATA1_POS_MASK                      0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_560_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x230U)
-#define PADCFG_PAD_SD0_DATA2_IE_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_DATA2_IE_SHIFT                      0x0U
-#define PADCFG_PAD_SD0_DATA2_IE_MASK                       0x1U
-#define PADCFG_PAD_SD0_DATA2_DS_WIDTH                      0x2U
-#define PADCFG_PAD_SD0_DATA2_DS_SHIFT                      0x1U
-#define PADCFG_PAD_SD0_DATA2_DS_MASK                       0x6U
-#define PADCFG_PAD_SD0_DATA2_PU_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_DATA2_PU_SHIFT                      0x3U
-#define PADCFG_PAD_SD0_DATA2_PU_MASK                       0x8U
-#define PADCFG_PAD_SD0_DATA2_PD_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_DATA2_PD_SHIFT                      0x4U
-#define PADCFG_PAD_SD0_DATA2_PD_MASK                       0x10U
-#define PADCFG_PAD_SD0_DATA2_SLEW_WIDTH                    0x1U
-#define PADCFG_PAD_SD0_DATA2_SLEW_SHIFT                    0x5U
-#define PADCFG_PAD_SD0_DATA2_SLEW_MASK                     0x20U
-#define PADCFG_PAD_SD0_DATA2_SMT_WIDTH                     0x1U
-#define PADCFG_PAD_SD0_DATA2_SMT_SHIFT                     0x6U
-#define PADCFG_PAD_SD0_DATA2_SMT_MASK                      0x40U
-#define PADCFG_PAD_SD0_DATA2_POS_WIDTH                     0x1U
-#define PADCFG_PAD_SD0_DATA2_POS_SHIFT                     0x7U
-#define PADCFG_PAD_SD0_DATA2_POS_MASK                      0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_564_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x234U)
-#define PADCFG_PAD_SD0_DATA3_IE_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_DATA3_IE_SHIFT                      0x0U
-#define PADCFG_PAD_SD0_DATA3_IE_MASK                       0x1U
-#define PADCFG_PAD_SD0_DATA3_DS_WIDTH                      0x2U
-#define PADCFG_PAD_SD0_DATA3_DS_SHIFT                      0x1U
-#define PADCFG_PAD_SD0_DATA3_DS_MASK                       0x6U
-#define PADCFG_PAD_SD0_DATA3_PU_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_DATA3_PU_SHIFT                      0x3U
-#define PADCFG_PAD_SD0_DATA3_PU_MASK                       0x8U
-#define PADCFG_PAD_SD0_DATA3_PD_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_DATA3_PD_SHIFT                      0x4U
-#define PADCFG_PAD_SD0_DATA3_PD_MASK                       0x10U
-#define PADCFG_PAD_SD0_DATA3_SLEW_WIDTH                    0x1U
-#define PADCFG_PAD_SD0_DATA3_SLEW_SHIFT                    0x5U
-#define PADCFG_PAD_SD0_DATA3_SLEW_MASK                     0x20U
-#define PADCFG_PAD_SD0_DATA3_SMT_WIDTH                     0x1U
-#define PADCFG_PAD_SD0_DATA3_SMT_SHIFT                     0x6U
-#define PADCFG_PAD_SD0_DATA3_SMT_MASK                      0x40U
-#define PADCFG_PAD_SD0_DATA3_POS_WIDTH                     0x1U
-#define PADCFG_PAD_SD0_DATA3_POS_SHIFT                     0x7U
-#define PADCFG_PAD_SD0_DATA3_POS_MASK                      0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_568_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x238U)
-#define PADCFG_PAD_SD0_DATA4_IE_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_DATA4_IE_SHIFT                      0x0U
-#define PADCFG_PAD_SD0_DATA4_IE_MASK                       0x1U
-#define PADCFG_PAD_SD0_DATA4_DS_WIDTH                      0x2U
-#define PADCFG_PAD_SD0_DATA4_DS_SHIFT                      0x1U
-#define PADCFG_PAD_SD0_DATA4_DS_MASK                       0x6U
-#define PADCFG_PAD_SD0_DATA4_PU_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_DATA4_PU_SHIFT                      0x3U
-#define PADCFG_PAD_SD0_DATA4_PU_MASK                       0x8U
-#define PADCFG_PAD_SD0_DATA4_PD_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_DATA4_PD_SHIFT                      0x4U
-#define PADCFG_PAD_SD0_DATA4_PD_MASK                       0x10U
-#define PADCFG_PAD_SD0_DATA4_SLEW_WIDTH                    0x1U
-#define PADCFG_PAD_SD0_DATA4_SLEW_SHIFT                    0x5U
-#define PADCFG_PAD_SD0_DATA4_SLEW_MASK                     0x20U
-#define PADCFG_PAD_SD0_DATA4_SMT_WIDTH                     0x1U
-#define PADCFG_PAD_SD0_DATA4_SMT_SHIFT                     0x6U
-#define PADCFG_PAD_SD0_DATA4_SMT_MASK                      0x40U
-#define PADCFG_PAD_SD0_DATA4_POS_WIDTH                     0x1U
-#define PADCFG_PAD_SD0_DATA4_POS_SHIFT                     0x7U
-#define PADCFG_PAD_SD0_DATA4_POS_MASK                      0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_572_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x23cU)
-#define PADCFG_PAD_SD0_DATA5_IE_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_DATA5_IE_SHIFT                      0x0U
-#define PADCFG_PAD_SD0_DATA5_IE_MASK                       0x1U
-#define PADCFG_PAD_SD0_DATA5_DS_WIDTH                      0x2U
-#define PADCFG_PAD_SD0_DATA5_DS_SHIFT                      0x1U
-#define PADCFG_PAD_SD0_DATA5_DS_MASK                       0x6U
-#define PADCFG_PAD_SD0_DATA5_PU_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_DATA5_PU_SHIFT                      0x3U
-#define PADCFG_PAD_SD0_DATA5_PU_MASK                       0x8U
-#define PADCFG_PAD_SD0_DATA5_PD_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_DATA5_PD_SHIFT                      0x4U
-#define PADCFG_PAD_SD0_DATA5_PD_MASK                       0x10U
-#define PADCFG_PAD_SD0_DATA5_SLEW_WIDTH                    0x1U
-#define PADCFG_PAD_SD0_DATA5_SLEW_SHIFT                    0x5U
-#define PADCFG_PAD_SD0_DATA5_SLEW_MASK                     0x20U
-#define PADCFG_PAD_SD0_DATA5_SMT_WIDTH                     0x1U
-#define PADCFG_PAD_SD0_DATA5_SMT_SHIFT                     0x6U
-#define PADCFG_PAD_SD0_DATA5_SMT_MASK                      0x40U
-#define PADCFG_PAD_SD0_DATA5_POS_WIDTH                     0x1U
-#define PADCFG_PAD_SD0_DATA5_POS_SHIFT                     0x7U
-#define PADCFG_PAD_SD0_DATA5_POS_MASK                      0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_576_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x240U)
-#define PADCFG_PAD_SD0_DATA6_IE_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_DATA6_IE_SHIFT                      0x0U
-#define PADCFG_PAD_SD0_DATA6_IE_MASK                       0x1U
-#define PADCFG_PAD_SD0_DATA6_DS_WIDTH                      0x2U
-#define PADCFG_PAD_SD0_DATA6_DS_SHIFT                      0x1U
-#define PADCFG_PAD_SD0_DATA6_DS_MASK                       0x6U
-#define PADCFG_PAD_SD0_DATA6_PU_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_DATA6_PU_SHIFT                      0x3U
-#define PADCFG_PAD_SD0_DATA6_PU_MASK                       0x8U
-#define PADCFG_PAD_SD0_DATA6_PD_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_DATA6_PD_SHIFT                      0x4U
-#define PADCFG_PAD_SD0_DATA6_PD_MASK                       0x10U
-#define PADCFG_PAD_SD0_DATA6_SLEW_WIDTH                    0x1U
-#define PADCFG_PAD_SD0_DATA6_SLEW_SHIFT                    0x5U
-#define PADCFG_PAD_SD0_DATA6_SLEW_MASK                     0x20U
-#define PADCFG_PAD_SD0_DATA6_SMT_WIDTH                     0x1U
-#define PADCFG_PAD_SD0_DATA6_SMT_SHIFT                     0x6U
-#define PADCFG_PAD_SD0_DATA6_SMT_MASK                      0x40U
-#define PADCFG_PAD_SD0_DATA6_POS_WIDTH                     0x1U
-#define PADCFG_PAD_SD0_DATA6_POS_SHIFT                     0x7U
-#define PADCFG_PAD_SD0_DATA6_POS_MASK                      0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_580_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x244U)
-#define PADCFG_PAD_SD0_DATA7_IE_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_DATA7_IE_SHIFT                      0x0U
-#define PADCFG_PAD_SD0_DATA7_IE_MASK                       0x1U
-#define PADCFG_PAD_SD0_DATA7_DS_WIDTH                      0x2U
-#define PADCFG_PAD_SD0_DATA7_DS_SHIFT                      0x1U
-#define PADCFG_PAD_SD0_DATA7_DS_MASK                       0x6U
-#define PADCFG_PAD_SD0_DATA7_PU_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_DATA7_PU_SHIFT                      0x3U
-#define PADCFG_PAD_SD0_DATA7_PU_MASK                       0x8U
-#define PADCFG_PAD_SD0_DATA7_PD_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_DATA7_PD_SHIFT                      0x4U
-#define PADCFG_PAD_SD0_DATA7_PD_MASK                       0x10U
-#define PADCFG_PAD_SD0_DATA7_SLEW_WIDTH                    0x1U
-#define PADCFG_PAD_SD0_DATA7_SLEW_SHIFT                    0x5U
-#define PADCFG_PAD_SD0_DATA7_SLEW_MASK                     0x20U
-#define PADCFG_PAD_SD0_DATA7_SMT_WIDTH                     0x1U
-#define PADCFG_PAD_SD0_DATA7_SMT_SHIFT                     0x6U
-#define PADCFG_PAD_SD0_DATA7_SMT_MASK                      0x40U
-#define PADCFG_PAD_SD0_DATA7_POS_WIDTH                     0x1U
-#define PADCFG_PAD_SD0_DATA7_POS_SHIFT                     0x7U
-#define PADCFG_PAD_SD0_DATA7_POS_MASK                      0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_584_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x248U)
-#define PADCFG_PAD_SD0_STRB_IE_WIDTH                       0x1U
-#define PADCFG_PAD_SD0_STRB_IE_SHIFT                       0x0U
-#define PADCFG_PAD_SD0_STRB_IE_MASK                        0x1U
-#define PADCFG_PAD_SD0_STRB_DS_WIDTH                       0x2U
-#define PADCFG_PAD_SD0_STRB_DS_SHIFT                       0x1U
-#define PADCFG_PAD_SD0_STRB_DS_MASK                        0x6U
-#define PADCFG_PAD_SD0_STRB_PU_WIDTH                       0x1U
-#define PADCFG_PAD_SD0_STRB_PU_SHIFT                       0x3U
-#define PADCFG_PAD_SD0_STRB_PU_MASK                        0x8U
-#define PADCFG_PAD_SD0_STRB_PD_WIDTH                       0x1U
-#define PADCFG_PAD_SD0_STRB_PD_SHIFT                       0x4U
-#define PADCFG_PAD_SD0_STRB_PD_MASK                        0x10U
-#define PADCFG_PAD_SD0_STRB_SLEW_WIDTH                     0x1U
-#define PADCFG_PAD_SD0_STRB_SLEW_SHIFT                     0x5U
-#define PADCFG_PAD_SD0_STRB_SLEW_MASK                      0x20U
-#define PADCFG_PAD_SD0_STRB_SMT_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_STRB_SMT_SHIFT                      0x6U
-#define PADCFG_PAD_SD0_STRB_SMT_MASK                       0x40U
-#define PADCFG_PAD_SD0_STRB_POS_WIDTH                      0x1U
-#define PADCFG_PAD_SD0_STRB_POS_SHIFT                      0x7U
-#define PADCFG_PAD_SD0_STRB_POS_MASK                       0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_588_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x24cU)
-#define PADCFG_PAD_GMAC1_MDC_SYSCON_WIDTH                  0x2U
-#define PADCFG_PAD_GMAC1_MDC_SYSCON_SHIFT                  0x0U
-#define PADCFG_PAD_GMAC1_MDC_SYSCON_MASK                   0x3U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_592_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x250U)
-#define PADCFG_PAD_GMAC1_MDIO_SYSCON_WIDTH                 0x2U
-#define PADCFG_PAD_GMAC1_MDIO_SYSCON_SHIFT                 0x0U
-#define PADCFG_PAD_GMAC1_MDIO_SYSCON_MASK                  0x3U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_596_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x254U)
-#define PADCFG_PAD_GMAC1_RXD0_SYSCON_WIDTH                 0x2U
-#define PADCFG_PAD_GMAC1_RXD0_SYSCON_SHIFT                 0x0U
-#define PADCFG_PAD_GMAC1_RXD0_SYSCON_MASK                  0x3U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_600_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x258U)
-#define PADCFG_PAD_GMAC1_RXD1_SYSCON_WIDTH                 0x2U
-#define PADCFG_PAD_GMAC1_RXD1_SYSCON_SHIFT                 0x0U
-#define PADCFG_PAD_GMAC1_RXD1_SYSCON_MASK                  0x3U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_604_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x25cU)
-#define PADCFG_PAD_GMAC1_RXD2_SYSCON_WIDTH                 0x2U
-#define PADCFG_PAD_GMAC1_RXD2_SYSCON_SHIFT                 0x0U
-#define PADCFG_PAD_GMAC1_RXD2_SYSCON_MASK                  0x3U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_608_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x260U)
-#define PADCFG_PAD_GMAC1_RXD3_SYSCON_WIDTH                 0x2U
-#define PADCFG_PAD_GMAC1_RXD3_SYSCON_SHIFT                 0x0U
-#define PADCFG_PAD_GMAC1_RXD3_SYSCON_MASK                  0x3U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_612_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x264U)
-#define PADCFG_PAD_GMAC1_RXDV_SYSCON_WIDTH                 0x2U
-#define PADCFG_PAD_GMAC1_RXDV_SYSCON_SHIFT                 0x0U
-#define PADCFG_PAD_GMAC1_RXDV_SYSCON_MASK                  0x3U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_616_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x268U)
-#define PADCFG_PAD_GMAC1_RXC_SYSCON_WIDTH                  0x2U
-#define PADCFG_PAD_GMAC1_RXC_SYSCON_SHIFT                  0x0U
-#define PADCFG_PAD_GMAC1_RXC_SYSCON_MASK                   0x3U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_620_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x26cU)
-#define PADCFG_PAD_GMAC1_TXD0_SYSCON_WIDTH                 0x2U
-#define PADCFG_PAD_GMAC1_TXD0_SYSCON_SHIFT                 0x0U
-#define PADCFG_PAD_GMAC1_TXD0_SYSCON_MASK                  0x3U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_624_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x270U)
-#define PADCFG_PAD_GMAC1_TXD1_SYSCON_WIDTH                 0x2U
-#define PADCFG_PAD_GMAC1_TXD1_SYSCON_SHIFT                 0x0U
-#define PADCFG_PAD_GMAC1_TXD1_SYSCON_MASK                  0x3U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_628_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x274U)
-#define PADCFG_PAD_GMAC1_TXD2_SYSCON_WIDTH                 0x2U
-#define PADCFG_PAD_GMAC1_TXD2_SYSCON_SHIFT                 0x0U
-#define PADCFG_PAD_GMAC1_TXD2_SYSCON_MASK                  0x3U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_632_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x278U)
-#define PADCFG_PAD_GMAC1_TXD3_SYSCON_WIDTH                 0x2U
-#define PADCFG_PAD_GMAC1_TXD3_SYSCON_SHIFT                 0x0U
-#define PADCFG_PAD_GMAC1_TXD3_SYSCON_MASK                  0x3U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_636_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x27cU)
-#define PADCFG_PAD_GMAC1_TXEN_SYSCON_WIDTH                 0x2U
-#define PADCFG_PAD_GMAC1_TXEN_SYSCON_SHIFT                 0x0U
-#define PADCFG_PAD_GMAC1_TXEN_SYSCON_MASK                  0x3U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_640_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x280U)
-#define PADCFG_PAD_GMAC1_TXC_SYSCON_WIDTH                  0x2U
-#define PADCFG_PAD_GMAC1_TXC_SYSCON_SHIFT                  0x0U
-#define PADCFG_PAD_GMAC1_TXC_SYSCON_MASK                   0x3U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_644_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x284U)
-#define PADCFG_PAD_QSPI_SCLK_IE_WIDTH                      0x1U
-#define PADCFG_PAD_QSPI_SCLK_IE_SHIFT                      0x0U
-#define PADCFG_PAD_QSPI_SCLK_IE_MASK                       0x1U
-#define PADCFG_PAD_QSPI_SCLK_DS_WIDTH                      0x2U
-#define PADCFG_PAD_QSPI_SCLK_DS_SHIFT                      0x1U
-#define PADCFG_PAD_QSPI_SCLK_DS_MASK                       0x6U
-#define PADCFG_PAD_QSPI_SCLK_PU_WIDTH                      0x1U
-#define PADCFG_PAD_QSPI_SCLK_PU_SHIFT                      0x3U
-#define PADCFG_PAD_QSPI_SCLK_PU_MASK                       0x8U
-#define PADCFG_PAD_QSPI_SCLK_PD_WIDTH                      0x1U
-#define PADCFG_PAD_QSPI_SCLK_PD_SHIFT                      0x4U
-#define PADCFG_PAD_QSPI_SCLK_PD_MASK                       0x10U
-#define PADCFG_PAD_QSPI_SCLK_SLEW_WIDTH                    0x1U
-#define PADCFG_PAD_QSPI_SCLK_SLEW_SHIFT                    0x5U
-#define PADCFG_PAD_QSPI_SCLK_SLEW_MASK                     0x20U
-#define PADCFG_PAD_QSPI_SCLK_SMT_WIDTH                     0x1U
-#define PADCFG_PAD_QSPI_SCLK_SMT_SHIFT                     0x6U
-#define PADCFG_PAD_QSPI_SCLK_SMT_MASK                      0x40U
-#define PADCFG_PAD_QSPI_SCLK_POS_WIDTH                     0x1U
-#define PADCFG_PAD_QSPI_SCLK_POS_SHIFT                     0x7U
-#define PADCFG_PAD_QSPI_SCLK_POS_MASK                      0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_648_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x288U)
-#define PADCFG_PAD_QSPI_CSN0_IE_WIDTH                      0x1U
-#define PADCFG_PAD_QSPI_CSN0_IE_SHIFT                      0x0U
-#define PADCFG_PAD_QSPI_CSN0_IE_MASK                       0x1U
-#define PADCFG_PAD_QSPI_CSN0_DS_WIDTH                      0x2U
-#define PADCFG_PAD_QSPI_CSN0_DS_SHIFT                      0x1U
-#define PADCFG_PAD_QSPI_CSN0_DS_MASK                       0x6U
-#define PADCFG_PAD_QSPI_CSN0_PU_WIDTH                      0x1U
-#define PADCFG_PAD_QSPI_CSN0_PU_SHIFT                      0x3U
-#define PADCFG_PAD_QSPI_CSN0_PU_MASK                       0x8U
-#define PADCFG_PAD_QSPI_CSN0_PD_WIDTH                      0x1U
-#define PADCFG_PAD_QSPI_CSN0_PD_SHIFT                      0x4U
-#define PADCFG_PAD_QSPI_CSN0_PD_MASK                       0x10U
-#define PADCFG_PAD_QSPI_CSN0_SLEW_WIDTH                    0x1U
-#define PADCFG_PAD_QSPI_CSN0_SLEW_SHIFT                    0x5U
-#define PADCFG_PAD_QSPI_CSN0_SLEW_MASK                     0x20U
-#define PADCFG_PAD_QSPI_CSN0_SMT_WIDTH                     0x1U
-#define PADCFG_PAD_QSPI_CSN0_SMT_SHIFT                     0x6U
-#define PADCFG_PAD_QSPI_CSN0_SMT_MASK                      0x40U
-#define PADCFG_PAD_QSPI_CSN0_POS_WIDTH                     0x1U
-#define PADCFG_PAD_QSPI_CSN0_POS_SHIFT                     0x7U
-#define PADCFG_PAD_QSPI_CSN0_POS_MASK                      0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_652_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x28cU)
-#define PADCFG_PAD_QSPI_DATA0_IE_WIDTH                     0x1U
-#define PADCFG_PAD_QSPI_DATA0_IE_SHIFT                     0x0U
-#define PADCFG_PAD_QSPI_DATA0_IE_MASK                      0x1U
-#define PADCFG_PAD_QSPI_DATA0_DS_WIDTH                     0x2U
-#define PADCFG_PAD_QSPI_DATA0_DS_SHIFT                     0x1U
-#define PADCFG_PAD_QSPI_DATA0_DS_MASK                      0x6U
-#define PADCFG_PAD_QSPI_DATA0_PU_WIDTH                     0x1U
-#define PADCFG_PAD_QSPI_DATA0_PU_SHIFT                     0x3U
-#define PADCFG_PAD_QSPI_DATA0_PU_MASK                      0x8U
-#define PADCFG_PAD_QSPI_DATA0_PD_WIDTH                     0x1U
-#define PADCFG_PAD_QSPI_DATA0_PD_SHIFT                     0x4U
-#define PADCFG_PAD_QSPI_DATA0_PD_MASK                      0x10U
-#define PADCFG_PAD_QSPI_DATA0_SLEW_WIDTH                   0x1U
-#define PADCFG_PAD_QSPI_DATA0_SLEW_SHIFT                   0x5U
-#define PADCFG_PAD_QSPI_DATA0_SLEW_MASK                    0x20U
-#define PADCFG_PAD_QSPI_DATA0_SMT_WIDTH                    0x1U
-#define PADCFG_PAD_QSPI_DATA0_SMT_SHIFT                    0x6U
-#define PADCFG_PAD_QSPI_DATA0_SMT_MASK                     0x40U
-#define PADCFG_PAD_QSPI_DATA0_POS_WIDTH                    0x1U
-#define PADCFG_PAD_QSPI_DATA0_POS_SHIFT                    0x7U
-#define PADCFG_PAD_QSPI_DATA0_POS_MASK                     0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_656_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x290U)
-#define PADCFG_PAD_QSPI_DATA1_IE_WIDTH                     0x1U
-#define PADCFG_PAD_QSPI_DATA1_IE_SHIFT                     0x0U
-#define PADCFG_PAD_QSPI_DATA1_IE_MASK                      0x1U
-#define PADCFG_PAD_QSPI_DATA1_DS_WIDTH                     0x2U
-#define PADCFG_PAD_QSPI_DATA1_DS_SHIFT                     0x1U
-#define PADCFG_PAD_QSPI_DATA1_DS_MASK                      0x6U
-#define PADCFG_PAD_QSPI_DATA1_PU_WIDTH                     0x1U
-#define PADCFG_PAD_QSPI_DATA1_PU_SHIFT                     0x3U
-#define PADCFG_PAD_QSPI_DATA1_PU_MASK                      0x8U
-#define PADCFG_PAD_QSPI_DATA1_PD_WIDTH                     0x1U
-#define PADCFG_PAD_QSPI_DATA1_PD_SHIFT                     0x4U
-#define PADCFG_PAD_QSPI_DATA1_PD_MASK                      0x10U
-#define PADCFG_PAD_QSPI_DATA1_SLEW_WIDTH                   0x1U
-#define PADCFG_PAD_QSPI_DATA1_SLEW_SHIFT                   0x5U
-#define PADCFG_PAD_QSPI_DATA1_SLEW_MASK                    0x20U
-#define PADCFG_PAD_QSPI_DATA1_SMT_WIDTH                    0x1U
-#define PADCFG_PAD_QSPI_DATA1_SMT_SHIFT                    0x6U
-#define PADCFG_PAD_QSPI_DATA1_SMT_MASK                     0x40U
-#define PADCFG_PAD_QSPI_DATA1_POS_WIDTH                    0x1U
-#define PADCFG_PAD_QSPI_DATA1_POS_SHIFT                    0x7U
-#define PADCFG_PAD_QSPI_DATA1_POS_MASK                     0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_660_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x294U)
-#define PADCFG_PAD_QSPI_DATA2_IE_WIDTH                     0x1U
-#define PADCFG_PAD_QSPI_DATA2_IE_SHIFT                     0x0U
-#define PADCFG_PAD_QSPI_DATA2_IE_MASK                      0x1U
-#define PADCFG_PAD_QSPI_DATA2_DS_WIDTH                     0x2U
-#define PADCFG_PAD_QSPI_DATA2_DS_SHIFT                     0x1U
-#define PADCFG_PAD_QSPI_DATA2_DS_MASK                      0x6U
-#define PADCFG_PAD_QSPI_DATA2_PU_WIDTH                     0x1U
-#define PADCFG_PAD_QSPI_DATA2_PU_SHIFT                     0x3U
-#define PADCFG_PAD_QSPI_DATA2_PU_MASK                      0x8U
-#define PADCFG_PAD_QSPI_DATA2_PD_WIDTH                     0x1U
-#define PADCFG_PAD_QSPI_DATA2_PD_SHIFT                     0x4U
-#define PADCFG_PAD_QSPI_DATA2_PD_MASK                      0x10U
-#define PADCFG_PAD_QSPI_DATA2_SLEW_WIDTH                   0x1U
-#define PADCFG_PAD_QSPI_DATA2_SLEW_SHIFT                   0x5U
-#define PADCFG_PAD_QSPI_DATA2_SLEW_MASK                    0x20U
-#define PADCFG_PAD_QSPI_DATA2_SMT_WIDTH                    0x1U
-#define PADCFG_PAD_QSPI_DATA2_SMT_SHIFT                    0x6U
-#define PADCFG_PAD_QSPI_DATA2_SMT_MASK                     0x40U
-#define PADCFG_PAD_QSPI_DATA2_POS_WIDTH                    0x1U
-#define PADCFG_PAD_QSPI_DATA2_POS_SHIFT                    0x7U
-#define PADCFG_PAD_QSPI_DATA2_POS_MASK                     0x80U
-#define SYS_IOMUX_CFG__SAIF__SYSCFG_664_ADDR               (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x298U)
-#define PADCFG_PAD_QSPI_DATA3_IE_WIDTH                     0x1U
-#define PADCFG_PAD_QSPI_DATA3_IE_SHIFT                     0x0U
-#define PADCFG_PAD_QSPI_DATA3_IE_MASK                      0x1U
-#define PADCFG_PAD_QSPI_DATA3_DS_WIDTH                     0x2U
-#define PADCFG_PAD_QSPI_DATA3_DS_SHIFT                     0x1U
-#define PADCFG_PAD_QSPI_DATA3_DS_MASK                      0x6U
-#define PADCFG_PAD_QSPI_DATA3_PU_WIDTH                     0x1U
-#define PADCFG_PAD_QSPI_DATA3_PU_SHIFT                     0x3U
-#define PADCFG_PAD_QSPI_DATA3_PU_MASK                      0x8U
-#define PADCFG_PAD_QSPI_DATA3_PD_WIDTH                     0x1U
-#define PADCFG_PAD_QSPI_DATA3_PD_SHIFT                     0x4U
-#define PADCFG_PAD_QSPI_DATA3_PD_MASK                      0x10U
-#define PADCFG_PAD_QSPI_DATA3_SLEW_WIDTH                   0x1U
-#define PADCFG_PAD_QSPI_DATA3_SLEW_SHIFT                   0x5U
-#define PADCFG_PAD_QSPI_DATA3_SLEW_MASK                    0x20U
-#define PADCFG_PAD_QSPI_DATA3_SMT_WIDTH                    0x1U
-#define PADCFG_PAD_QSPI_DATA3_SMT_SHIFT                    0x6U
-#define PADCFG_PAD_QSPI_DATA3_SMT_MASK                     0x40U
-#define PADCFG_PAD_QSPI_DATA3_POS_WIDTH                    0x1U
-#define PADCFG_PAD_QSPI_DATA3_POS_SHIFT                    0x7U
-#define PADCFG_PAD_QSPI_DATA3_POS_MASK                     0x80U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_668_ADDR                 (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x29cU)
-#define PAD_GMAC1_RXC_FUNC_SEL_WIDTH                       0x2U
-#define PAD_GMAC1_RXC_FUNC_SEL_SHIFT                       0x0U
-#define PAD_GMAC1_RXC_FUNC_SEL_MASK                        0x3U
-#define PAD_GPIO10_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO10_FUNC_SEL_SHIFT                          0x2U
-#define PAD_GPIO10_FUNC_SEL_MASK                           0x1CU
-#define PAD_GPIO11_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO11_FUNC_SEL_SHIFT                          0x5U
-#define PAD_GPIO11_FUNC_SEL_MASK                           0xE0U
-#define PAD_GPIO12_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO12_FUNC_SEL_SHIFT                          0x8U
-#define PAD_GPIO12_FUNC_SEL_MASK                           0x700U
-#define PAD_GPIO13_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO13_FUNC_SEL_SHIFT                          0xBU
-#define PAD_GPIO13_FUNC_SEL_MASK                           0x3800U
-#define PAD_GPIO14_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO14_FUNC_SEL_SHIFT                          0xEU
-#define PAD_GPIO14_FUNC_SEL_MASK                           0x1C000U
-#define PAD_GPIO15_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO15_FUNC_SEL_SHIFT                          0x11U
-#define PAD_GPIO15_FUNC_SEL_MASK                           0xE0000U
-#define PAD_GPIO16_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO16_FUNC_SEL_SHIFT                          0x14U
-#define PAD_GPIO16_FUNC_SEL_MASK                           0x700000U
-#define PAD_GPIO17_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO17_FUNC_SEL_SHIFT                          0x17U
-#define PAD_GPIO17_FUNC_SEL_MASK                           0x3800000U
-#define PAD_GPIO18_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO18_FUNC_SEL_SHIFT                          0x1AU
-#define PAD_GPIO18_FUNC_SEL_MASK                           0x1C000000U
-#define PAD_GPIO19_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO19_FUNC_SEL_SHIFT                          0x1DU
-#define PAD_GPIO19_FUNC_SEL_MASK                           0xE0000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_672_ADDR                 (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x2a0U)
-#define PAD_GPIO20_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO20_FUNC_SEL_SHIFT                          0x0U
-#define PAD_GPIO20_FUNC_SEL_MASK                           0x7U
-#define PAD_GPIO21_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO21_FUNC_SEL_SHIFT                          0x3U
-#define PAD_GPIO21_FUNC_SEL_MASK                           0x38U
-#define PAD_GPIO22_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO22_FUNC_SEL_SHIFT                          0x6U
-#define PAD_GPIO22_FUNC_SEL_MASK                           0x1C0U
-#define PAD_GPIO23_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO23_FUNC_SEL_SHIFT                          0x9U
-#define PAD_GPIO23_FUNC_SEL_MASK                           0xE00U
-#define PAD_GPIO24_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO24_FUNC_SEL_SHIFT                          0xCU
-#define PAD_GPIO24_FUNC_SEL_MASK                           0x7000U
-#define PAD_GPIO25_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO25_FUNC_SEL_SHIFT                          0xFU
-#define PAD_GPIO25_FUNC_SEL_MASK                           0x38000U
-#define PAD_GPIO26_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO26_FUNC_SEL_SHIFT                          0x12U
-#define PAD_GPIO26_FUNC_SEL_MASK                           0x1C0000U
-#define PAD_GPIO27_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO27_FUNC_SEL_SHIFT                          0x15U
-#define PAD_GPIO27_FUNC_SEL_MASK                           0xE00000U
-#define PAD_GPIO28_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO28_FUNC_SEL_SHIFT                          0x18U
-#define PAD_GPIO28_FUNC_SEL_MASK                           0x7000000U
-#define PAD_GPIO29_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO29_FUNC_SEL_SHIFT                          0x1BU
-#define PAD_GPIO29_FUNC_SEL_MASK                           0x38000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_676_ADDR                 (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x2a4U)
-#define PAD_GPIO30_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO30_FUNC_SEL_SHIFT                          0x0U
-#define PAD_GPIO30_FUNC_SEL_MASK                           0x7U
-#define PAD_GPIO31_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO31_FUNC_SEL_SHIFT                          0x3U
-#define PAD_GPIO31_FUNC_SEL_MASK                           0x38U
-#define PAD_GPIO32_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO32_FUNC_SEL_SHIFT                          0x6U
-#define PAD_GPIO32_FUNC_SEL_MASK                           0x1C0U
-#define PAD_GPIO33_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO33_FUNC_SEL_SHIFT                          0x9U
-#define PAD_GPIO33_FUNC_SEL_MASK                           0xE00U
-#define PAD_GPIO34_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO34_FUNC_SEL_SHIFT                          0xCU
-#define PAD_GPIO34_FUNC_SEL_MASK                           0x7000U
-#define PAD_GPIO35_FUNC_SEL_WIDTH                          0x2U
-#define PAD_GPIO35_FUNC_SEL_SHIFT                          0xFU
-#define PAD_GPIO35_FUNC_SEL_MASK                           0x18000U
-#define PAD_GPIO36_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO36_FUNC_SEL_SHIFT                          0x11U
-#define PAD_GPIO36_FUNC_SEL_MASK                           0xE0000U
-#define PAD_GPIO37_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO37_FUNC_SEL_SHIFT                          0x14U
-#define PAD_GPIO37_FUNC_SEL_MASK                           0x700000U
-#define PAD_GPIO38_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO38_FUNC_SEL_SHIFT                          0x17U
-#define PAD_GPIO38_FUNC_SEL_MASK                           0x3800000U
-#define PAD_GPIO39_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO39_FUNC_SEL_SHIFT                          0x1AU
-#define PAD_GPIO39_FUNC_SEL_MASK                           0x1C000000U
-#define PAD_GPIO40_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO40_FUNC_SEL_SHIFT                          0x1DU
-#define PAD_GPIO40_FUNC_SEL_MASK                           0xE0000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_680_ADDR                 (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x2a8U)
-#define PAD_GPIO41_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO41_FUNC_SEL_SHIFT                          0x0U
-#define PAD_GPIO41_FUNC_SEL_MASK                           0x7U
-#define PAD_GPIO42_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO42_FUNC_SEL_SHIFT                          0x3U
-#define PAD_GPIO42_FUNC_SEL_MASK                           0x38U
-#define PAD_GPIO43_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO43_FUNC_SEL_SHIFT                          0x6U
-#define PAD_GPIO43_FUNC_SEL_MASK                           0x1C0U
-#define PAD_GPIO44_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO44_FUNC_SEL_SHIFT                          0x9U
-#define PAD_GPIO44_FUNC_SEL_MASK                           0xE00U
-#define PAD_GPIO45_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO45_FUNC_SEL_SHIFT                          0xCU
-#define PAD_GPIO45_FUNC_SEL_MASK                           0x7000U
-#define PAD_GPIO46_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO46_FUNC_SEL_SHIFT                          0xFU
-#define PAD_GPIO46_FUNC_SEL_MASK                           0x38000U
-#define PAD_GPIO47_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO47_FUNC_SEL_SHIFT                          0x12U
-#define PAD_GPIO47_FUNC_SEL_MASK                           0x1C0000U
-#define PAD_GPIO48_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO48_FUNC_SEL_SHIFT                          0x15U
-#define PAD_GPIO48_FUNC_SEL_MASK                           0xE00000U
-#define PAD_GPIO49_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO49_FUNC_SEL_SHIFT                          0x18U
-#define PAD_GPIO49_FUNC_SEL_MASK                           0x7000000U
-#define PAD_GPIO50_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO50_FUNC_SEL_SHIFT                          0x1BU
-#define PAD_GPIO50_FUNC_SEL_MASK                           0x38000000U
-#define PAD_GPIO51_FUNC_SEL_WIDTH                          0x2U
-#define PAD_GPIO51_FUNC_SEL_SHIFT                          0x1EU
-#define PAD_GPIO51_FUNC_SEL_MASK                           0xC0000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR                 (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x2acU)
-#define PAD_GPIO52_FUNC_SEL_WIDTH                          0x2U
-#define PAD_GPIO52_FUNC_SEL_SHIFT                          0x0U
-#define PAD_GPIO52_FUNC_SEL_MASK                           0x3U
-#define PAD_GPIO53_FUNC_SEL_WIDTH                          0x2U
-#define PAD_GPIO53_FUNC_SEL_SHIFT                          0x2U
-#define PAD_GPIO53_FUNC_SEL_MASK                           0xCU
-#define PAD_GPIO54_FUNC_SEL_WIDTH                          0x2U
-#define PAD_GPIO54_FUNC_SEL_SHIFT                          0x4U
-#define PAD_GPIO54_FUNC_SEL_MASK                           0x30U
-#define PAD_GPIO55_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO55_FUNC_SEL_SHIFT                          0x6U
-#define PAD_GPIO55_FUNC_SEL_MASK                           0x1C0U
-#define PAD_GPIO56_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO56_FUNC_SEL_SHIFT                          0x9U
-#define PAD_GPIO56_FUNC_SEL_MASK                           0xE00U
-#define PAD_GPIO57_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO57_FUNC_SEL_SHIFT                          0xCU
-#define PAD_GPIO57_FUNC_SEL_MASK                           0x7000U
-#define PAD_GPIO58_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO58_FUNC_SEL_SHIFT                          0xFU
-#define PAD_GPIO58_FUNC_SEL_MASK                           0x38000U
-#define PAD_GPIO59_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO59_FUNC_SEL_SHIFT                          0x12U
-#define PAD_GPIO59_FUNC_SEL_MASK                           0x1C0000U
-#define PAD_GPIO60_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO60_FUNC_SEL_SHIFT                          0x15U
-#define PAD_GPIO60_FUNC_SEL_MASK                           0xE00000U
-#define PAD_GPIO61_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO61_FUNC_SEL_SHIFT                          0x18U
-#define PAD_GPIO61_FUNC_SEL_MASK                           0x7000000U
-#define PAD_GPIO62_FUNC_SEL_WIDTH                          0x3U
-#define PAD_GPIO62_FUNC_SEL_SHIFT                          0x1BU
-#define PAD_GPIO62_FUNC_SEL_MASK                           0x38000000U
-#define PAD_GPIO63_FUNC_SEL_WIDTH                          0x2U
-#define PAD_GPIO63_FUNC_SEL_SHIFT                          0x1EU
-#define PAD_GPIO63_FUNC_SEL_MASK                           0xC0000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_688_ADDR                 (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x2b0U)
-#define PAD_GPIO6_FUNC_SEL_WIDTH                           0x2U
-#define PAD_GPIO6_FUNC_SEL_SHIFT                           0x0U
-#define PAD_GPIO6_FUNC_SEL_MASK                            0x3U
-#define PAD_GPIO7_FUNC_SEL_WIDTH                           0x3U
-#define PAD_GPIO7_FUNC_SEL_SHIFT                           0x2U
-#define PAD_GPIO7_FUNC_SEL_MASK                            0x1CU
-#define PAD_GPIO8_FUNC_SEL_WIDTH                           0x3U
-#define PAD_GPIO8_FUNC_SEL_SHIFT                           0x5U
-#define PAD_GPIO8_FUNC_SEL_MASK                            0xE0U
-#define PAD_GPIO9_FUNC_SEL_WIDTH                           0x3U
-#define PAD_GPIO9_FUNC_SEL_SHIFT                           0x8U
-#define PAD_GPIO9_FUNC_SEL_MASK                            0x700U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C0_FUNC_SEL_WIDTH   0x3U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C0_FUNC_SEL_SHIFT   0xBU
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C0_FUNC_SEL_MASK    0x3800U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C10_FUNC_SEL_WIDTH  0x3U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C10_FUNC_SEL_SHIFT  0xEU
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C10_FUNC_SEL_MASK   0x1C000U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C11_FUNC_SEL_WIDTH  0x3U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C11_FUNC_SEL_SHIFT  0x11U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C11_FUNC_SEL_MASK   0xE0000U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C1_FUNC_SEL_WIDTH   0x3U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C1_FUNC_SEL_SHIFT   0x14U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C1_FUNC_SEL_MASK    0x700000U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C2_FUNC_SEL_WIDTH   0x3U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C2_FUNC_SEL_SHIFT   0x17U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C2_FUNC_SEL_MASK    0x3800000U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C3_FUNC_SEL_WIDTH   0x3U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C3_FUNC_SEL_SHIFT   0x1AU
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C3_FUNC_SEL_MASK    0x1C000000U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C4_FUNC_SEL_WIDTH   0x3U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C4_FUNC_SEL_SHIFT   0x1DU
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C4_FUNC_SEL_MASK    0xE0000000U
-#define SYS_IOMUX_CFGSAIF__SYSCFG_692_ADDR                 (U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR + 0x2b4U)
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C5_FUNC_SEL_WIDTH   0x3U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C5_FUNC_SEL_SHIFT   0x0U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C5_FUNC_SEL_MASK    0x7U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C6_FUNC_SEL_WIDTH   0x3U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C6_FUNC_SEL_SHIFT   0x3U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C6_FUNC_SEL_MASK    0x38U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C7_FUNC_SEL_WIDTH   0x3U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C7_FUNC_SEL_SHIFT   0x6U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C7_FUNC_SEL_MASK    0x1C0U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C8_FUNC_SEL_WIDTH   0x3U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C8_FUNC_SEL_SHIFT   0x9U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C8_FUNC_SEL_MASK    0xE00U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C9_FUNC_SEL_WIDTH   0x3U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C9_FUNC_SEL_SHIFT   0xCU
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C9_FUNC_SEL_MASK    0x7000U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_HVALID_C_FUNC_SEL_WIDTH  0x3U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_HVALID_C_FUNC_SEL_SHIFT  0xFU
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_HVALID_C_FUNC_SEL_MASK   0x38000U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_VVALID_C_FUNC_SEL_WIDTH  0x3U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_VVALID_C_FUNC_SEL_SHIFT  0x12U
-#define U0_DOM_ISP_TOP_U0_VIN_DVP_VVALID_C_FUNC_SEL_MASK   0x1C0000U
-#define U0_SYS_CRG_DVP_CLK_FUNC_SEL_WIDTH                  0x3U
-#define U0_SYS_CRG_DVP_CLK_FUNC_SEL_SHIFT                  0x15U
-#define U0_SYS_CRG_DVP_CLK_FUNC_SEL_MASK                   0xE00000U
-#define GET_SYS_IOMUX_GPO0_DOEN_CFG                        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_0_ADDR,SYS_IOMUX_GPO0_DOEN_CFG_SHIFT,SYS_IOMUX_GPO0_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO0_DOEN_CFG(data)                  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_0_ADDR,data,SYS_IOMUX_GPO0_DOEN_CFG_SHIFT,SYS_IOMUX_GPO0_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO1_DOEN_CFG                        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_0_ADDR,SYS_IOMUX_GPO1_DOEN_CFG_SHIFT,SYS_IOMUX_GPO1_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO1_DOEN_CFG(data)                  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_0_ADDR,data,SYS_IOMUX_GPO1_DOEN_CFG_SHIFT,SYS_IOMUX_GPO1_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO2_DOEN_CFG                        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_0_ADDR,SYS_IOMUX_GPO2_DOEN_CFG_SHIFT,SYS_IOMUX_GPO2_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO2_DOEN_CFG(data)                  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_0_ADDR,data,SYS_IOMUX_GPO2_DOEN_CFG_SHIFT,SYS_IOMUX_GPO2_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO3_DOEN_CFG                        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_0_ADDR,SYS_IOMUX_GPO3_DOEN_CFG_SHIFT,SYS_IOMUX_GPO3_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO3_DOEN_CFG(data)                  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_0_ADDR,data,SYS_IOMUX_GPO3_DOEN_CFG_SHIFT,SYS_IOMUX_GPO3_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO4_DOEN_CFG                        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_1_ADDR,SYS_IOMUX_GPO4_DOEN_CFG_SHIFT,SYS_IOMUX_GPO4_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO4_DOEN_CFG(data)                  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_1_ADDR,data,SYS_IOMUX_GPO4_DOEN_CFG_SHIFT,SYS_IOMUX_GPO4_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO5_DOEN_CFG                        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_1_ADDR,SYS_IOMUX_GPO5_DOEN_CFG_SHIFT,SYS_IOMUX_GPO5_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO5_DOEN_CFG(data)                  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_1_ADDR,data,SYS_IOMUX_GPO5_DOEN_CFG_SHIFT,SYS_IOMUX_GPO5_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO6_DOEN_CFG                        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_1_ADDR,SYS_IOMUX_GPO6_DOEN_CFG_SHIFT,SYS_IOMUX_GPO6_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO6_DOEN_CFG(data)                  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_1_ADDR,data,SYS_IOMUX_GPO6_DOEN_CFG_SHIFT,SYS_IOMUX_GPO6_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO7_DOEN_CFG                        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_1_ADDR,SYS_IOMUX_GPO7_DOEN_CFG_SHIFT,SYS_IOMUX_GPO7_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO7_DOEN_CFG(data)                  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_1_ADDR,data,SYS_IOMUX_GPO7_DOEN_CFG_SHIFT,SYS_IOMUX_GPO7_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO8_DOEN_CFG                        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_2_ADDR,SYS_IOMUX_GPO8_DOEN_CFG_SHIFT,SYS_IOMUX_GPO8_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO8_DOEN_CFG(data)                  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_2_ADDR,data,SYS_IOMUX_GPO8_DOEN_CFG_SHIFT,SYS_IOMUX_GPO8_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO9_DOEN_CFG                        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_2_ADDR,SYS_IOMUX_GPO9_DOEN_CFG_SHIFT,SYS_IOMUX_GPO9_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO9_DOEN_CFG(data)                  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_2_ADDR,data,SYS_IOMUX_GPO9_DOEN_CFG_SHIFT,SYS_IOMUX_GPO9_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO10_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_2_ADDR,SYS_IOMUX_GPO10_DOEN_CFG_SHIFT,SYS_IOMUX_GPO10_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO10_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_2_ADDR,data,SYS_IOMUX_GPO10_DOEN_CFG_SHIFT,SYS_IOMUX_GPO10_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO11_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_2_ADDR,SYS_IOMUX_GPO11_DOEN_CFG_SHIFT,SYS_IOMUX_GPO11_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO11_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_2_ADDR,data,SYS_IOMUX_GPO11_DOEN_CFG_SHIFT,SYS_IOMUX_GPO11_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO12_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_3_ADDR,SYS_IOMUX_GPO12_DOEN_CFG_SHIFT,SYS_IOMUX_GPO12_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO12_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_3_ADDR,data,SYS_IOMUX_GPO12_DOEN_CFG_SHIFT,SYS_IOMUX_GPO12_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO13_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_3_ADDR,SYS_IOMUX_GPO13_DOEN_CFG_SHIFT,SYS_IOMUX_GPO13_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO13_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_3_ADDR,data,SYS_IOMUX_GPO13_DOEN_CFG_SHIFT,SYS_IOMUX_GPO13_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO14_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_3_ADDR,SYS_IOMUX_GPO14_DOEN_CFG_SHIFT,SYS_IOMUX_GPO14_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO14_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_3_ADDR,data,SYS_IOMUX_GPO14_DOEN_CFG_SHIFT,SYS_IOMUX_GPO14_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO15_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_3_ADDR,SYS_IOMUX_GPO15_DOEN_CFG_SHIFT,SYS_IOMUX_GPO15_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO15_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_3_ADDR,data,SYS_IOMUX_GPO15_DOEN_CFG_SHIFT,SYS_IOMUX_GPO15_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO16_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_4_ADDR,SYS_IOMUX_GPO16_DOEN_CFG_SHIFT,SYS_IOMUX_GPO16_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO16_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_4_ADDR,data,SYS_IOMUX_GPO16_DOEN_CFG_SHIFT,SYS_IOMUX_GPO16_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO17_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_4_ADDR,SYS_IOMUX_GPO17_DOEN_CFG_SHIFT,SYS_IOMUX_GPO17_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO17_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_4_ADDR,data,SYS_IOMUX_GPO17_DOEN_CFG_SHIFT,SYS_IOMUX_GPO17_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO18_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_4_ADDR,SYS_IOMUX_GPO18_DOEN_CFG_SHIFT,SYS_IOMUX_GPO18_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO18_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_4_ADDR,data,SYS_IOMUX_GPO18_DOEN_CFG_SHIFT,SYS_IOMUX_GPO18_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO19_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_4_ADDR,SYS_IOMUX_GPO19_DOEN_CFG_SHIFT,SYS_IOMUX_GPO19_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO19_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_4_ADDR,data,SYS_IOMUX_GPO19_DOEN_CFG_SHIFT,SYS_IOMUX_GPO19_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO20_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_5_ADDR,SYS_IOMUX_GPO20_DOEN_CFG_SHIFT,SYS_IOMUX_GPO20_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO20_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_5_ADDR,data,SYS_IOMUX_GPO20_DOEN_CFG_SHIFT,SYS_IOMUX_GPO20_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO21_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_5_ADDR,SYS_IOMUX_GPO21_DOEN_CFG_SHIFT,SYS_IOMUX_GPO21_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO21_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_5_ADDR,data,SYS_IOMUX_GPO21_DOEN_CFG_SHIFT,SYS_IOMUX_GPO21_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO22_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_5_ADDR,SYS_IOMUX_GPO22_DOEN_CFG_SHIFT,SYS_IOMUX_GPO22_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO22_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_5_ADDR,data,SYS_IOMUX_GPO22_DOEN_CFG_SHIFT,SYS_IOMUX_GPO22_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO23_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_5_ADDR,SYS_IOMUX_GPO23_DOEN_CFG_SHIFT,SYS_IOMUX_GPO23_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO23_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_5_ADDR,data,SYS_IOMUX_GPO23_DOEN_CFG_SHIFT,SYS_IOMUX_GPO23_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO24_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_6_ADDR,SYS_IOMUX_GPO24_DOEN_CFG_SHIFT,SYS_IOMUX_GPO24_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO24_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_6_ADDR,data,SYS_IOMUX_GPO24_DOEN_CFG_SHIFT,SYS_IOMUX_GPO24_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO25_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_6_ADDR,SYS_IOMUX_GPO25_DOEN_CFG_SHIFT,SYS_IOMUX_GPO25_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO25_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_6_ADDR,data,SYS_IOMUX_GPO25_DOEN_CFG_SHIFT,SYS_IOMUX_GPO25_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO26_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_6_ADDR,SYS_IOMUX_GPO26_DOEN_CFG_SHIFT,SYS_IOMUX_GPO26_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO26_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_6_ADDR,data,SYS_IOMUX_GPO26_DOEN_CFG_SHIFT,SYS_IOMUX_GPO26_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO27_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_6_ADDR,SYS_IOMUX_GPO27_DOEN_CFG_SHIFT,SYS_IOMUX_GPO27_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO27_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_6_ADDR,data,SYS_IOMUX_GPO27_DOEN_CFG_SHIFT,SYS_IOMUX_GPO27_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO28_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_7_ADDR,SYS_IOMUX_GPO28_DOEN_CFG_SHIFT,SYS_IOMUX_GPO28_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO28_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_7_ADDR,data,SYS_IOMUX_GPO28_DOEN_CFG_SHIFT,SYS_IOMUX_GPO28_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO29_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_7_ADDR,SYS_IOMUX_GPO29_DOEN_CFG_SHIFT,SYS_IOMUX_GPO29_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO29_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_7_ADDR,data,SYS_IOMUX_GPO29_DOEN_CFG_SHIFT,SYS_IOMUX_GPO29_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO30_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_7_ADDR,SYS_IOMUX_GPO30_DOEN_CFG_SHIFT,SYS_IOMUX_GPO30_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO30_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_7_ADDR,data,SYS_IOMUX_GPO30_DOEN_CFG_SHIFT,SYS_IOMUX_GPO30_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO31_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_7_ADDR,SYS_IOMUX_GPO31_DOEN_CFG_SHIFT,SYS_IOMUX_GPO31_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO31_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_7_ADDR,data,SYS_IOMUX_GPO31_DOEN_CFG_SHIFT,SYS_IOMUX_GPO31_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO32_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_8_ADDR,SYS_IOMUX_GPO32_DOEN_CFG_SHIFT,SYS_IOMUX_GPO32_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO32_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_8_ADDR,data,SYS_IOMUX_GPO32_DOEN_CFG_SHIFT,SYS_IOMUX_GPO32_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO33_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_8_ADDR,SYS_IOMUX_GPO33_DOEN_CFG_SHIFT,SYS_IOMUX_GPO33_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO33_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_8_ADDR,data,SYS_IOMUX_GPO33_DOEN_CFG_SHIFT,SYS_IOMUX_GPO33_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO34_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_8_ADDR,SYS_IOMUX_GPO34_DOEN_CFG_SHIFT,SYS_IOMUX_GPO34_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO34_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_8_ADDR,data,SYS_IOMUX_GPO34_DOEN_CFG_SHIFT,SYS_IOMUX_GPO34_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO35_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_8_ADDR,SYS_IOMUX_GPO35_DOEN_CFG_SHIFT,SYS_IOMUX_GPO35_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO35_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_8_ADDR,data,SYS_IOMUX_GPO35_DOEN_CFG_SHIFT,SYS_IOMUX_GPO35_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO36_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_9_ADDR,SYS_IOMUX_GPO36_DOEN_CFG_SHIFT,SYS_IOMUX_GPO36_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO36_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_9_ADDR,data,SYS_IOMUX_GPO36_DOEN_CFG_SHIFT,SYS_IOMUX_GPO36_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO37_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_9_ADDR,SYS_IOMUX_GPO37_DOEN_CFG_SHIFT,SYS_IOMUX_GPO37_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO37_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_9_ADDR,data,SYS_IOMUX_GPO37_DOEN_CFG_SHIFT,SYS_IOMUX_GPO37_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO38_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_9_ADDR,SYS_IOMUX_GPO38_DOEN_CFG_SHIFT,SYS_IOMUX_GPO38_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO38_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_9_ADDR,data,SYS_IOMUX_GPO38_DOEN_CFG_SHIFT,SYS_IOMUX_GPO38_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO39_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_9_ADDR,SYS_IOMUX_GPO39_DOEN_CFG_SHIFT,SYS_IOMUX_GPO39_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO39_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_9_ADDR,data,SYS_IOMUX_GPO39_DOEN_CFG_SHIFT,SYS_IOMUX_GPO39_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO40_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_10_ADDR,SYS_IOMUX_GPO40_DOEN_CFG_SHIFT,SYS_IOMUX_GPO40_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO40_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_10_ADDR,data,SYS_IOMUX_GPO40_DOEN_CFG_SHIFT,SYS_IOMUX_GPO40_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO41_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_10_ADDR,SYS_IOMUX_GPO41_DOEN_CFG_SHIFT,SYS_IOMUX_GPO41_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO41_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_10_ADDR,data,SYS_IOMUX_GPO41_DOEN_CFG_SHIFT,SYS_IOMUX_GPO41_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO42_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_10_ADDR,SYS_IOMUX_GPO42_DOEN_CFG_SHIFT,SYS_IOMUX_GPO42_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO42_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_10_ADDR,data,SYS_IOMUX_GPO42_DOEN_CFG_SHIFT,SYS_IOMUX_GPO42_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO43_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_10_ADDR,SYS_IOMUX_GPO43_DOEN_CFG_SHIFT,SYS_IOMUX_GPO43_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO43_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_10_ADDR,data,SYS_IOMUX_GPO43_DOEN_CFG_SHIFT,SYS_IOMUX_GPO43_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO44_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_11_ADDR,SYS_IOMUX_GPO44_DOEN_CFG_SHIFT,SYS_IOMUX_GPO44_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO44_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_11_ADDR,data,SYS_IOMUX_GPO44_DOEN_CFG_SHIFT,SYS_IOMUX_GPO44_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO45_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_11_ADDR,SYS_IOMUX_GPO45_DOEN_CFG_SHIFT,SYS_IOMUX_GPO45_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO45_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_11_ADDR,data,SYS_IOMUX_GPO45_DOEN_CFG_SHIFT,SYS_IOMUX_GPO45_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO46_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_11_ADDR,SYS_IOMUX_GPO46_DOEN_CFG_SHIFT,SYS_IOMUX_GPO46_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO46_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_11_ADDR,data,SYS_IOMUX_GPO46_DOEN_CFG_SHIFT,SYS_IOMUX_GPO46_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO47_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_11_ADDR,SYS_IOMUX_GPO47_DOEN_CFG_SHIFT,SYS_IOMUX_GPO47_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO47_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_11_ADDR,data,SYS_IOMUX_GPO47_DOEN_CFG_SHIFT,SYS_IOMUX_GPO47_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO48_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_12_ADDR,SYS_IOMUX_GPO48_DOEN_CFG_SHIFT,SYS_IOMUX_GPO48_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO48_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_12_ADDR,data,SYS_IOMUX_GPO48_DOEN_CFG_SHIFT,SYS_IOMUX_GPO48_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO49_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_12_ADDR,SYS_IOMUX_GPO49_DOEN_CFG_SHIFT,SYS_IOMUX_GPO49_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO49_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_12_ADDR,data,SYS_IOMUX_GPO49_DOEN_CFG_SHIFT,SYS_IOMUX_GPO49_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO50_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_12_ADDR,SYS_IOMUX_GPO50_DOEN_CFG_SHIFT,SYS_IOMUX_GPO50_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO50_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_12_ADDR,data,SYS_IOMUX_GPO50_DOEN_CFG_SHIFT,SYS_IOMUX_GPO50_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO51_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_12_ADDR,SYS_IOMUX_GPO51_DOEN_CFG_SHIFT,SYS_IOMUX_GPO51_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO51_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_12_ADDR,data,SYS_IOMUX_GPO51_DOEN_CFG_SHIFT,SYS_IOMUX_GPO51_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO52_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_13_ADDR,SYS_IOMUX_GPO52_DOEN_CFG_SHIFT,SYS_IOMUX_GPO52_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO52_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_13_ADDR,data,SYS_IOMUX_GPO52_DOEN_CFG_SHIFT,SYS_IOMUX_GPO52_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO53_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_13_ADDR,SYS_IOMUX_GPO53_DOEN_CFG_SHIFT,SYS_IOMUX_GPO53_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO53_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_13_ADDR,data,SYS_IOMUX_GPO53_DOEN_CFG_SHIFT,SYS_IOMUX_GPO53_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO54_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_13_ADDR,SYS_IOMUX_GPO54_DOEN_CFG_SHIFT,SYS_IOMUX_GPO54_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO54_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_13_ADDR,data,SYS_IOMUX_GPO54_DOEN_CFG_SHIFT,SYS_IOMUX_GPO54_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO55_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_13_ADDR,SYS_IOMUX_GPO55_DOEN_CFG_SHIFT,SYS_IOMUX_GPO55_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO55_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_13_ADDR,data,SYS_IOMUX_GPO55_DOEN_CFG_SHIFT,SYS_IOMUX_GPO55_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO56_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_14_ADDR,SYS_IOMUX_GPO56_DOEN_CFG_SHIFT,SYS_IOMUX_GPO56_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO56_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_14_ADDR,data,SYS_IOMUX_GPO56_DOEN_CFG_SHIFT,SYS_IOMUX_GPO56_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO57_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_14_ADDR,SYS_IOMUX_GPO57_DOEN_CFG_SHIFT,SYS_IOMUX_GPO57_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO57_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_14_ADDR,data,SYS_IOMUX_GPO57_DOEN_CFG_SHIFT,SYS_IOMUX_GPO57_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO58_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_14_ADDR,SYS_IOMUX_GPO58_DOEN_CFG_SHIFT,SYS_IOMUX_GPO58_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO58_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_14_ADDR,data,SYS_IOMUX_GPO58_DOEN_CFG_SHIFT,SYS_IOMUX_GPO58_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO59_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_14_ADDR,SYS_IOMUX_GPO59_DOEN_CFG_SHIFT,SYS_IOMUX_GPO59_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO59_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_14_ADDR,data,SYS_IOMUX_GPO59_DOEN_CFG_SHIFT,SYS_IOMUX_GPO59_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO60_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_15_ADDR,SYS_IOMUX_GPO60_DOEN_CFG_SHIFT,SYS_IOMUX_GPO60_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO60_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_15_ADDR,data,SYS_IOMUX_GPO60_DOEN_CFG_SHIFT,SYS_IOMUX_GPO60_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO61_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_15_ADDR,SYS_IOMUX_GPO61_DOEN_CFG_SHIFT,SYS_IOMUX_GPO61_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO61_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_15_ADDR,data,SYS_IOMUX_GPO61_DOEN_CFG_SHIFT,SYS_IOMUX_GPO61_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO62_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_15_ADDR,SYS_IOMUX_GPO62_DOEN_CFG_SHIFT,SYS_IOMUX_GPO62_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO62_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_15_ADDR,data,SYS_IOMUX_GPO62_DOEN_CFG_SHIFT,SYS_IOMUX_GPO62_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO63_DOEN_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_15_ADDR,SYS_IOMUX_GPO63_DOEN_CFG_SHIFT,SYS_IOMUX_GPO63_DOEN_CFG_MASK)
-#define SET_SYS_IOMUX_GPO63_DOEN_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_15_ADDR,data,SYS_IOMUX_GPO63_DOEN_CFG_SHIFT,SYS_IOMUX_GPO63_DOEN_CFG_MASK)
-#define GET_SYS_IOMUX_GPO0_DOUT_CFG                        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_16_ADDR,SYS_IOMUX_GPO0_DOUT_CFG_SHIFT,SYS_IOMUX_GPO0_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO0_DOUT_CFG(data)                  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_16_ADDR,data,SYS_IOMUX_GPO0_DOUT_CFG_SHIFT,SYS_IOMUX_GPO0_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO1_DOUT_CFG                        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_16_ADDR,SYS_IOMUX_GPO1_DOUT_CFG_SHIFT,SYS_IOMUX_GPO1_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO1_DOUT_CFG(data)                  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_16_ADDR,data,SYS_IOMUX_GPO1_DOUT_CFG_SHIFT,SYS_IOMUX_GPO1_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO2_DOUT_CFG                        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_16_ADDR,SYS_IOMUX_GPO2_DOUT_CFG_SHIFT,SYS_IOMUX_GPO2_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO2_DOUT_CFG(data)                  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_16_ADDR,data,SYS_IOMUX_GPO2_DOUT_CFG_SHIFT,SYS_IOMUX_GPO2_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO3_DOUT_CFG                        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_16_ADDR,SYS_IOMUX_GPO3_DOUT_CFG_SHIFT,SYS_IOMUX_GPO3_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO3_DOUT_CFG(data)                  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_16_ADDR,data,SYS_IOMUX_GPO3_DOUT_CFG_SHIFT,SYS_IOMUX_GPO3_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO4_DOUT_CFG                        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_17_ADDR,SYS_IOMUX_GPO4_DOUT_CFG_SHIFT,SYS_IOMUX_GPO4_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO4_DOUT_CFG(data)                  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_17_ADDR,data,SYS_IOMUX_GPO4_DOUT_CFG_SHIFT,SYS_IOMUX_GPO4_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO5_DOUT_CFG                        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_17_ADDR,SYS_IOMUX_GPO5_DOUT_CFG_SHIFT,SYS_IOMUX_GPO5_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO5_DOUT_CFG(data)                  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_17_ADDR,data,SYS_IOMUX_GPO5_DOUT_CFG_SHIFT,SYS_IOMUX_GPO5_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO6_DOUT_CFG                        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_17_ADDR,SYS_IOMUX_GPO6_DOUT_CFG_SHIFT,SYS_IOMUX_GPO6_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO6_DOUT_CFG(data)                  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_17_ADDR,data,SYS_IOMUX_GPO6_DOUT_CFG_SHIFT,SYS_IOMUX_GPO6_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO7_DOUT_CFG                        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_17_ADDR,SYS_IOMUX_GPO7_DOUT_CFG_SHIFT,SYS_IOMUX_GPO7_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO7_DOUT_CFG(data)                  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_17_ADDR,data,SYS_IOMUX_GPO7_DOUT_CFG_SHIFT,SYS_IOMUX_GPO7_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO8_DOUT_CFG                        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_18_ADDR,SYS_IOMUX_GPO8_DOUT_CFG_SHIFT,SYS_IOMUX_GPO8_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO8_DOUT_CFG(data)                  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_18_ADDR,data,SYS_IOMUX_GPO8_DOUT_CFG_SHIFT,SYS_IOMUX_GPO8_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO9_DOUT_CFG                        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_18_ADDR,SYS_IOMUX_GPO9_DOUT_CFG_SHIFT,SYS_IOMUX_GPO9_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO9_DOUT_CFG(data)                  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_18_ADDR,data,SYS_IOMUX_GPO9_DOUT_CFG_SHIFT,SYS_IOMUX_GPO9_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO10_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_18_ADDR,SYS_IOMUX_GPO10_DOUT_CFG_SHIFT,SYS_IOMUX_GPO10_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO10_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_18_ADDR,data,SYS_IOMUX_GPO10_DOUT_CFG_SHIFT,SYS_IOMUX_GPO10_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO11_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_18_ADDR,SYS_IOMUX_GPO11_DOUT_CFG_SHIFT,SYS_IOMUX_GPO11_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO11_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_18_ADDR,data,SYS_IOMUX_GPO11_DOUT_CFG_SHIFT,SYS_IOMUX_GPO11_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO12_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_19_ADDR,SYS_IOMUX_GPO12_DOUT_CFG_SHIFT,SYS_IOMUX_GPO12_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO12_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_19_ADDR,data,SYS_IOMUX_GPO12_DOUT_CFG_SHIFT,SYS_IOMUX_GPO12_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO13_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_19_ADDR,SYS_IOMUX_GPO13_DOUT_CFG_SHIFT,SYS_IOMUX_GPO13_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO13_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_19_ADDR,data,SYS_IOMUX_GPO13_DOUT_CFG_SHIFT,SYS_IOMUX_GPO13_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO14_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_19_ADDR,SYS_IOMUX_GPO14_DOUT_CFG_SHIFT,SYS_IOMUX_GPO14_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO14_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_19_ADDR,data,SYS_IOMUX_GPO14_DOUT_CFG_SHIFT,SYS_IOMUX_GPO14_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO15_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_19_ADDR,SYS_IOMUX_GPO15_DOUT_CFG_SHIFT,SYS_IOMUX_GPO15_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO15_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_19_ADDR,data,SYS_IOMUX_GPO15_DOUT_CFG_SHIFT,SYS_IOMUX_GPO15_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO16_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_20_ADDR,SYS_IOMUX_GPO16_DOUT_CFG_SHIFT,SYS_IOMUX_GPO16_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO16_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_20_ADDR,data,SYS_IOMUX_GPO16_DOUT_CFG_SHIFT,SYS_IOMUX_GPO16_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO17_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_20_ADDR,SYS_IOMUX_GPO17_DOUT_CFG_SHIFT,SYS_IOMUX_GPO17_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO17_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_20_ADDR,data,SYS_IOMUX_GPO17_DOUT_CFG_SHIFT,SYS_IOMUX_GPO17_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO18_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_20_ADDR,SYS_IOMUX_GPO18_DOUT_CFG_SHIFT,SYS_IOMUX_GPO18_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO18_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_20_ADDR,data,SYS_IOMUX_GPO18_DOUT_CFG_SHIFT,SYS_IOMUX_GPO18_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO19_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_20_ADDR,SYS_IOMUX_GPO19_DOUT_CFG_SHIFT,SYS_IOMUX_GPO19_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO19_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_20_ADDR,data,SYS_IOMUX_GPO19_DOUT_CFG_SHIFT,SYS_IOMUX_GPO19_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO20_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_21_ADDR,SYS_IOMUX_GPO20_DOUT_CFG_SHIFT,SYS_IOMUX_GPO20_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO20_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_21_ADDR,data,SYS_IOMUX_GPO20_DOUT_CFG_SHIFT,SYS_IOMUX_GPO20_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO21_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_21_ADDR,SYS_IOMUX_GPO21_DOUT_CFG_SHIFT,SYS_IOMUX_GPO21_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO21_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_21_ADDR,data,SYS_IOMUX_GPO21_DOUT_CFG_SHIFT,SYS_IOMUX_GPO21_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO22_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_21_ADDR,SYS_IOMUX_GPO22_DOUT_CFG_SHIFT,SYS_IOMUX_GPO22_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO22_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_21_ADDR,data,SYS_IOMUX_GPO22_DOUT_CFG_SHIFT,SYS_IOMUX_GPO22_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO23_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_21_ADDR,SYS_IOMUX_GPO23_DOUT_CFG_SHIFT,SYS_IOMUX_GPO23_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO23_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_21_ADDR,data,SYS_IOMUX_GPO23_DOUT_CFG_SHIFT,SYS_IOMUX_GPO23_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO24_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_22_ADDR,SYS_IOMUX_GPO24_DOUT_CFG_SHIFT,SYS_IOMUX_GPO24_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO24_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_22_ADDR,data,SYS_IOMUX_GPO24_DOUT_CFG_SHIFT,SYS_IOMUX_GPO24_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO25_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_22_ADDR,SYS_IOMUX_GPO25_DOUT_CFG_SHIFT,SYS_IOMUX_GPO25_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO25_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_22_ADDR,data,SYS_IOMUX_GPO25_DOUT_CFG_SHIFT,SYS_IOMUX_GPO25_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO26_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_22_ADDR,SYS_IOMUX_GPO26_DOUT_CFG_SHIFT,SYS_IOMUX_GPO26_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO26_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_22_ADDR,data,SYS_IOMUX_GPO26_DOUT_CFG_SHIFT,SYS_IOMUX_GPO26_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO27_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_22_ADDR,SYS_IOMUX_GPO27_DOUT_CFG_SHIFT,SYS_IOMUX_GPO27_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO27_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_22_ADDR,data,SYS_IOMUX_GPO27_DOUT_CFG_SHIFT,SYS_IOMUX_GPO27_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO28_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_23_ADDR,SYS_IOMUX_GPO28_DOUT_CFG_SHIFT,SYS_IOMUX_GPO28_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO28_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_23_ADDR,data,SYS_IOMUX_GPO28_DOUT_CFG_SHIFT,SYS_IOMUX_GPO28_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO29_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_23_ADDR,SYS_IOMUX_GPO29_DOUT_CFG_SHIFT,SYS_IOMUX_GPO29_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO29_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_23_ADDR,data,SYS_IOMUX_GPO29_DOUT_CFG_SHIFT,SYS_IOMUX_GPO29_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO30_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_23_ADDR,SYS_IOMUX_GPO30_DOUT_CFG_SHIFT,SYS_IOMUX_GPO30_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO30_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_23_ADDR,data,SYS_IOMUX_GPO30_DOUT_CFG_SHIFT,SYS_IOMUX_GPO30_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO31_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_23_ADDR,SYS_IOMUX_GPO31_DOUT_CFG_SHIFT,SYS_IOMUX_GPO31_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO31_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_23_ADDR,data,SYS_IOMUX_GPO31_DOUT_CFG_SHIFT,SYS_IOMUX_GPO31_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO32_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_24_ADDR,SYS_IOMUX_GPO32_DOUT_CFG_SHIFT,SYS_IOMUX_GPO32_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO32_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_24_ADDR,data,SYS_IOMUX_GPO32_DOUT_CFG_SHIFT,SYS_IOMUX_GPO32_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO33_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_24_ADDR,SYS_IOMUX_GPO33_DOUT_CFG_SHIFT,SYS_IOMUX_GPO33_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO33_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_24_ADDR,data,SYS_IOMUX_GPO33_DOUT_CFG_SHIFT,SYS_IOMUX_GPO33_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO34_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_24_ADDR,SYS_IOMUX_GPO34_DOUT_CFG_SHIFT,SYS_IOMUX_GPO34_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO34_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_24_ADDR,data,SYS_IOMUX_GPO34_DOUT_CFG_SHIFT,SYS_IOMUX_GPO34_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO35_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_24_ADDR,SYS_IOMUX_GPO35_DOUT_CFG_SHIFT,SYS_IOMUX_GPO35_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO35_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_24_ADDR,data,SYS_IOMUX_GPO35_DOUT_CFG_SHIFT,SYS_IOMUX_GPO35_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO36_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_25_ADDR,SYS_IOMUX_GPO36_DOUT_CFG_SHIFT,SYS_IOMUX_GPO36_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO36_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_25_ADDR,data,SYS_IOMUX_GPO36_DOUT_CFG_SHIFT,SYS_IOMUX_GPO36_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO37_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_25_ADDR,SYS_IOMUX_GPO37_DOUT_CFG_SHIFT,SYS_IOMUX_GPO37_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO37_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_25_ADDR,data,SYS_IOMUX_GPO37_DOUT_CFG_SHIFT,SYS_IOMUX_GPO37_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO38_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_25_ADDR,SYS_IOMUX_GPO38_DOUT_CFG_SHIFT,SYS_IOMUX_GPO38_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO38_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_25_ADDR,data,SYS_IOMUX_GPO38_DOUT_CFG_SHIFT,SYS_IOMUX_GPO38_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO39_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_25_ADDR,SYS_IOMUX_GPO39_DOUT_CFG_SHIFT,SYS_IOMUX_GPO39_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO39_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_25_ADDR,data,SYS_IOMUX_GPO39_DOUT_CFG_SHIFT,SYS_IOMUX_GPO39_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO40_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_26_ADDR,SYS_IOMUX_GPO40_DOUT_CFG_SHIFT,SYS_IOMUX_GPO40_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO40_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_26_ADDR,data,SYS_IOMUX_GPO40_DOUT_CFG_SHIFT,SYS_IOMUX_GPO40_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO41_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_26_ADDR,SYS_IOMUX_GPO41_DOUT_CFG_SHIFT,SYS_IOMUX_GPO41_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO41_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_26_ADDR,data,SYS_IOMUX_GPO41_DOUT_CFG_SHIFT,SYS_IOMUX_GPO41_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO42_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_26_ADDR,SYS_IOMUX_GPO42_DOUT_CFG_SHIFT,SYS_IOMUX_GPO42_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO42_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_26_ADDR,data,SYS_IOMUX_GPO42_DOUT_CFG_SHIFT,SYS_IOMUX_GPO42_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO43_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_26_ADDR,SYS_IOMUX_GPO43_DOUT_CFG_SHIFT,SYS_IOMUX_GPO43_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO43_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_26_ADDR,data,SYS_IOMUX_GPO43_DOUT_CFG_SHIFT,SYS_IOMUX_GPO43_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO44_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_27_ADDR,SYS_IOMUX_GPO44_DOUT_CFG_SHIFT,SYS_IOMUX_GPO44_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO44_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_27_ADDR,data,SYS_IOMUX_GPO44_DOUT_CFG_SHIFT,SYS_IOMUX_GPO44_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO45_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_27_ADDR,SYS_IOMUX_GPO45_DOUT_CFG_SHIFT,SYS_IOMUX_GPO45_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO45_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_27_ADDR,data,SYS_IOMUX_GPO45_DOUT_CFG_SHIFT,SYS_IOMUX_GPO45_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO46_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_27_ADDR,SYS_IOMUX_GPO46_DOUT_CFG_SHIFT,SYS_IOMUX_GPO46_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO46_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_27_ADDR,data,SYS_IOMUX_GPO46_DOUT_CFG_SHIFT,SYS_IOMUX_GPO46_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO47_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_27_ADDR,SYS_IOMUX_GPO47_DOUT_CFG_SHIFT,SYS_IOMUX_GPO47_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO47_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_27_ADDR,data,SYS_IOMUX_GPO47_DOUT_CFG_SHIFT,SYS_IOMUX_GPO47_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO48_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_28_ADDR,SYS_IOMUX_GPO48_DOUT_CFG_SHIFT,SYS_IOMUX_GPO48_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO48_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_28_ADDR,data,SYS_IOMUX_GPO48_DOUT_CFG_SHIFT,SYS_IOMUX_GPO48_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO49_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_28_ADDR,SYS_IOMUX_GPO49_DOUT_CFG_SHIFT,SYS_IOMUX_GPO49_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO49_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_28_ADDR,data,SYS_IOMUX_GPO49_DOUT_CFG_SHIFT,SYS_IOMUX_GPO49_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO50_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_28_ADDR,SYS_IOMUX_GPO50_DOUT_CFG_SHIFT,SYS_IOMUX_GPO50_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO50_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_28_ADDR,data,SYS_IOMUX_GPO50_DOUT_CFG_SHIFT,SYS_IOMUX_GPO50_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO51_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_28_ADDR,SYS_IOMUX_GPO51_DOUT_CFG_SHIFT,SYS_IOMUX_GPO51_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO51_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_28_ADDR,data,SYS_IOMUX_GPO51_DOUT_CFG_SHIFT,SYS_IOMUX_GPO51_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO52_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_29_ADDR,SYS_IOMUX_GPO52_DOUT_CFG_SHIFT,SYS_IOMUX_GPO52_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO52_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_29_ADDR,data,SYS_IOMUX_GPO52_DOUT_CFG_SHIFT,SYS_IOMUX_GPO52_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO53_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_29_ADDR,SYS_IOMUX_GPO53_DOUT_CFG_SHIFT,SYS_IOMUX_GPO53_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO53_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_29_ADDR,data,SYS_IOMUX_GPO53_DOUT_CFG_SHIFT,SYS_IOMUX_GPO53_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO54_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_29_ADDR,SYS_IOMUX_GPO54_DOUT_CFG_SHIFT,SYS_IOMUX_GPO54_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO54_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_29_ADDR,data,SYS_IOMUX_GPO54_DOUT_CFG_SHIFT,SYS_IOMUX_GPO54_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO55_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_29_ADDR,SYS_IOMUX_GPO55_DOUT_CFG_SHIFT,SYS_IOMUX_GPO55_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO55_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_29_ADDR,data,SYS_IOMUX_GPO55_DOUT_CFG_SHIFT,SYS_IOMUX_GPO55_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO56_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_30_ADDR,SYS_IOMUX_GPO56_DOUT_CFG_SHIFT,SYS_IOMUX_GPO56_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO56_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_30_ADDR,data,SYS_IOMUX_GPO56_DOUT_CFG_SHIFT,SYS_IOMUX_GPO56_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO57_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_30_ADDR,SYS_IOMUX_GPO57_DOUT_CFG_SHIFT,SYS_IOMUX_GPO57_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO57_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_30_ADDR,data,SYS_IOMUX_GPO57_DOUT_CFG_SHIFT,SYS_IOMUX_GPO57_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO58_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_30_ADDR,SYS_IOMUX_GPO58_DOUT_CFG_SHIFT,SYS_IOMUX_GPO58_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO58_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_30_ADDR,data,SYS_IOMUX_GPO58_DOUT_CFG_SHIFT,SYS_IOMUX_GPO58_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO59_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_30_ADDR,SYS_IOMUX_GPO59_DOUT_CFG_SHIFT,SYS_IOMUX_GPO59_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO59_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_30_ADDR,data,SYS_IOMUX_GPO59_DOUT_CFG_SHIFT,SYS_IOMUX_GPO59_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO60_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_31_ADDR,SYS_IOMUX_GPO60_DOUT_CFG_SHIFT,SYS_IOMUX_GPO60_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO60_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_31_ADDR,data,SYS_IOMUX_GPO60_DOUT_CFG_SHIFT,SYS_IOMUX_GPO60_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO61_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_31_ADDR,SYS_IOMUX_GPO61_DOUT_CFG_SHIFT,SYS_IOMUX_GPO61_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO61_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_31_ADDR,data,SYS_IOMUX_GPO61_DOUT_CFG_SHIFT,SYS_IOMUX_GPO61_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO62_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_31_ADDR,SYS_IOMUX_GPO62_DOUT_CFG_SHIFT,SYS_IOMUX_GPO62_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO62_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_31_ADDR,data,SYS_IOMUX_GPO62_DOUT_CFG_SHIFT,SYS_IOMUX_GPO62_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPO63_DOUT_CFG                       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_31_ADDR,SYS_IOMUX_GPO63_DOUT_CFG_SHIFT,SYS_IOMUX_GPO63_DOUT_CFG_MASK)
-#define SET_SYS_IOMUX_GPO63_DOUT_CFG(data)                 saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_31_ADDR,data,SYS_IOMUX_GPO63_DOUT_CFG_SHIFT,SYS_IOMUX_GPO63_DOUT_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_WAVE511_I_UART_RXSIN_CFG      saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_32_ADDR,SYS_IOMUX_GPI_U0_WAVE511_I_UART_RXSIN_CFG_SHIFT,SYS_IOMUX_GPI_U0_WAVE511_I_UART_RXSIN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_WAVE511_I_UART_RXSIN_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_32_ADDR,data,SYS_IOMUX_GPI_U0_WAVE511_I_UART_RXSIN_CFG_SHIFT,SYS_IOMUX_GPI_U0_WAVE511_I_UART_RXSIN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_CAN_CTRL_RXD_CFG              saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_32_ADDR,SYS_IOMUX_GPI_U0_CAN_CTRL_RXD_CFG_SHIFT,SYS_IOMUX_GPI_U0_CAN_CTRL_RXD_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_CAN_CTRL_RXD_CFG(data)        saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_32_ADDR,data,SYS_IOMUX_GPI_U0_CAN_CTRL_RXD_CFG_SHIFT,SYS_IOMUX_GPI_U0_CAN_CTRL_RXD_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_CDN_USB_OVERCURRENT_N_IO_CFG  saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_32_ADDR,SYS_IOMUX_GPI_U0_CDN_USB_OVERCURRENT_N_IO_CFG_SHIFT,SYS_IOMUX_GPI_U0_CDN_USB_OVERCURRENT_N_IO_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_CDN_USB_OVERCURRENT_N_IO_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_32_ADDR,data,SYS_IOMUX_GPI_U0_CDN_USB_OVERCURRENT_N_IO_CFG_SHIFT,SYS_IOMUX_GPI_U0_CDN_USB_OVERCURRENT_N_IO_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_CDNS_SPDIF_SPDIFI_CFG         saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_32_ADDR,SYS_IOMUX_GPI_U0_CDNS_SPDIF_SPDIFI_CFG_SHIFT,SYS_IOMUX_GPI_U0_CDNS_SPDIF_SPDIFI_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_CDNS_SPDIF_SPDIFI_CFG(data)   saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_32_ADDR,data,SYS_IOMUX_GPI_U0_CDNS_SPDIF_SPDIFI_CFG_SHIFT,SYS_IOMUX_GPI_U0_CDNS_SPDIF_SPDIFI_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_CLKRST_SRC_BYPASS_JTAG_TRSTN_CFG saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_33_ADDR,SYS_IOMUX_GPI_U0_CLKRST_SRC_BYPASS_JTAG_TRSTN_CFG_SHIFT,SYS_IOMUX_GPI_U0_CLKRST_SRC_BYPASS_JTAG_TRSTN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_CLKRST_SRC_BYPASS_JTAG_TRSTN_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_33_ADDR,data,SYS_IOMUX_GPI_U0_CLKRST_SRC_BYPASS_JTAG_TRSTN_CFG_SHIFT,SYS_IOMUX_GPI_U0_CLKRST_SRC_BYPASS_JTAG_TRSTN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_CEC_SDA_IN_CFG saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_33_ADDR,SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_CEC_SDA_IN_CFG_SHIFT,SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_CEC_SDA_IN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_CEC_SDA_IN_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_33_ADDR,data,SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_CEC_SDA_IN_CFG_SHIFT,SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_CEC_SDA_IN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_DDC_SCL_IN_CFG saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_33_ADDR,SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_DDC_SCL_IN_CFG_SHIFT,SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_DDC_SCL_IN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_DDC_SCL_IN_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_33_ADDR,data,SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_DDC_SCL_IN_CFG_SHIFT,SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_DDC_SCL_IN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_DDC_SDA_IN_CFG saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_33_ADDR,SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_DDC_SDA_IN_CFG_SHIFT,SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_DDC_SDA_IN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_DDC_SDA_IN_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_33_ADDR,data,SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_DDC_SDA_IN_CFG_SHIFT,SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_DDC_SDA_IN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_HPD_CFG saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_34_ADDR,SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_HPD_CFG_SHIFT,SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_HPD_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_HPD_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_34_ADDR,data,SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_HPD_CFG_SHIFT,SYS_IOMUX_GPI_U0_DOM_VOUT_TOP_U0_HDMI_TX_PIN_HPD_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_DW_I2C_IC_CLK_IN_A_CFG        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_34_ADDR,SYS_IOMUX_GPI_U0_DW_I2C_IC_CLK_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U0_DW_I2C_IC_CLK_IN_A_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_DW_I2C_IC_CLK_IN_A_CFG(data)  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_34_ADDR,data,SYS_IOMUX_GPI_U0_DW_I2C_IC_CLK_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U0_DW_I2C_IC_CLK_IN_A_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_DW_I2C_IC_DATA_IN_A_CFG       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_34_ADDR,SYS_IOMUX_GPI_U0_DW_I2C_IC_DATA_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U0_DW_I2C_IC_DATA_IN_A_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_DW_I2C_IC_DATA_IN_A_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_34_ADDR,data,SYS_IOMUX_GPI_U0_DW_I2C_IC_DATA_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U0_DW_I2C_IC_DATA_IN_A_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_DW_SDIO_CARD_DETECT_N_CFG     saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_34_ADDR,SYS_IOMUX_GPI_U0_DW_SDIO_CARD_DETECT_N_CFG_SHIFT,SYS_IOMUX_GPI_U0_DW_SDIO_CARD_DETECT_N_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_DW_SDIO_CARD_DETECT_N_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_34_ADDR,data,SYS_IOMUX_GPI_U0_DW_SDIO_CARD_DETECT_N_CFG_SHIFT,SYS_IOMUX_GPI_U0_DW_SDIO_CARD_DETECT_N_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_DW_SDIO_CARD_INT_N_CFG        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_35_ADDR,SYS_IOMUX_GPI_U0_DW_SDIO_CARD_INT_N_CFG_SHIFT,SYS_IOMUX_GPI_U0_DW_SDIO_CARD_INT_N_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_DW_SDIO_CARD_INT_N_CFG(data)  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_35_ADDR,data,SYS_IOMUX_GPI_U0_DW_SDIO_CARD_INT_N_CFG_SHIFT,SYS_IOMUX_GPI_U0_DW_SDIO_CARD_INT_N_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_DW_SDIO_CARD_WRITE_PRT_CFG    saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_35_ADDR,SYS_IOMUX_GPI_U0_DW_SDIO_CARD_WRITE_PRT_CFG_SHIFT,SYS_IOMUX_GPI_U0_DW_SDIO_CARD_WRITE_PRT_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_DW_SDIO_CARD_WRITE_PRT_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_35_ADDR,data,SYS_IOMUX_GPI_U0_DW_SDIO_CARD_WRITE_PRT_CFG_SHIFT,SYS_IOMUX_GPI_U0_DW_SDIO_CARD_WRITE_PRT_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_DW_UART_SIN_CFG               saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_35_ADDR,SYS_IOMUX_GPI_U0_DW_UART_SIN_CFG_SHIFT,SYS_IOMUX_GPI_U0_DW_UART_SIN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_DW_UART_SIN_CFG(data)         saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_35_ADDR,data,SYS_IOMUX_GPI_U0_DW_UART_SIN_CFG_SHIFT,SYS_IOMUX_GPI_U0_DW_UART_SIN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_HIFI4_JTCK_CFG                saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_35_ADDR,SYS_IOMUX_GPI_U0_HIFI4_JTCK_CFG_SHIFT,SYS_IOMUX_GPI_U0_HIFI4_JTCK_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_HIFI4_JTCK_CFG(data)          saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_35_ADDR,data,SYS_IOMUX_GPI_U0_HIFI4_JTCK_CFG_SHIFT,SYS_IOMUX_GPI_U0_HIFI4_JTCK_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_HIFI4_JTDI_CFG                saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_36_ADDR,SYS_IOMUX_GPI_U0_HIFI4_JTDI_CFG_SHIFT,SYS_IOMUX_GPI_U0_HIFI4_JTDI_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_HIFI4_JTDI_CFG(data)          saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_36_ADDR,data,SYS_IOMUX_GPI_U0_HIFI4_JTDI_CFG_SHIFT,SYS_IOMUX_GPI_U0_HIFI4_JTDI_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_HIFI4_JTMS_CFG                saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_36_ADDR,SYS_IOMUX_GPI_U0_HIFI4_JTMS_CFG_SHIFT,SYS_IOMUX_GPI_U0_HIFI4_JTMS_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_HIFI4_JTMS_CFG(data)          saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_36_ADDR,data,SYS_IOMUX_GPI_U0_HIFI4_JTMS_CFG_SHIFT,SYS_IOMUX_GPI_U0_HIFI4_JTMS_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_HIFI4_JTRSTN_CFG              saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_36_ADDR,SYS_IOMUX_GPI_U0_HIFI4_JTRSTN_CFG_SHIFT,SYS_IOMUX_GPI_U0_HIFI4_JTRSTN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_HIFI4_JTRSTN_CFG(data)        saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_36_ADDR,data,SYS_IOMUX_GPI_U0_HIFI4_JTRSTN_CFG_SHIFT,SYS_IOMUX_GPI_U0_HIFI4_JTRSTN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_JTAG_CERTIFICATION_TDI_CFG    saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_36_ADDR,SYS_IOMUX_GPI_U0_JTAG_CERTIFICATION_TDI_CFG_SHIFT,SYS_IOMUX_GPI_U0_JTAG_CERTIFICATION_TDI_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_JTAG_CERTIFICATION_TDI_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_36_ADDR,data,SYS_IOMUX_GPI_U0_JTAG_CERTIFICATION_TDI_CFG_SHIFT,SYS_IOMUX_GPI_U0_JTAG_CERTIFICATION_TDI_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_JTAG_CERTIFICATION_TMS_CFG    saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_37_ADDR,SYS_IOMUX_GPI_U0_JTAG_CERTIFICATION_TMS_CFG_SHIFT,SYS_IOMUX_GPI_U0_JTAG_CERTIFICATION_TMS_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_JTAG_CERTIFICATION_TMS_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_37_ADDR,data,SYS_IOMUX_GPI_U0_JTAG_CERTIFICATION_TMS_CFG_SHIFT,SYS_IOMUX_GPI_U0_JTAG_CERTIFICATION_TMS_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_PDM_4MIC_DMIC0_DIN_CFG        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_37_ADDR,SYS_IOMUX_GPI_U0_PDM_4MIC_DMIC0_DIN_CFG_SHIFT,SYS_IOMUX_GPI_U0_PDM_4MIC_DMIC0_DIN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_PDM_4MIC_DMIC0_DIN_CFG(data)  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_37_ADDR,data,SYS_IOMUX_GPI_U0_PDM_4MIC_DMIC0_DIN_CFG_SHIFT,SYS_IOMUX_GPI_U0_PDM_4MIC_DMIC0_DIN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_PDM_4MIC_DMIC1_DIN_CFG        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_37_ADDR,SYS_IOMUX_GPI_U0_PDM_4MIC_DMIC1_DIN_CFG_SHIFT,SYS_IOMUX_GPI_U0_PDM_4MIC_DMIC1_DIN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_PDM_4MIC_DMIC1_DIN_CFG(data)  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_37_ADDR,data,SYS_IOMUX_GPI_U0_PDM_4MIC_DMIC1_DIN_CFG_SHIFT,SYS_IOMUX_GPI_U0_PDM_4MIC_DMIC1_DIN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN0_CFG saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_37_ADDR,SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN0_CFG_SHIFT,SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN0_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN0_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_37_ADDR,data,SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN0_CFG_SHIFT,SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN0_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN1_CFG saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_38_ADDR,SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN1_CFG_SHIFT,SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN1_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN1_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_38_ADDR,data,SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN1_CFG_SHIFT,SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN1_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN2_CFG saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_38_ADDR,SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN2_CFG_SHIFT,SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN2_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN2_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_38_ADDR,data,SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN2_CFG_SHIFT,SYS_IOMUX_GPI_U0_SAIF_AUDIO_SDIN_MUX_I2SRX_EXT_SDIN2_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_SSP_SPI_SSPCLKIN_CFG          saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_38_ADDR,SYS_IOMUX_GPI_U0_SSP_SPI_SSPCLKIN_CFG_SHIFT,SYS_IOMUX_GPI_U0_SSP_SPI_SSPCLKIN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_SSP_SPI_SSPCLKIN_CFG(data)    saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_38_ADDR,data,SYS_IOMUX_GPI_U0_SSP_SPI_SSPCLKIN_CFG_SHIFT,SYS_IOMUX_GPI_U0_SSP_SPI_SSPCLKIN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_SSP_SPI_SSPFSSIN_CFG          saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_38_ADDR,SYS_IOMUX_GPI_U0_SSP_SPI_SSPFSSIN_CFG_SHIFT,SYS_IOMUX_GPI_U0_SSP_SPI_SSPFSSIN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_SSP_SPI_SSPFSSIN_CFG(data)    saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_38_ADDR,data,SYS_IOMUX_GPI_U0_SSP_SPI_SSPFSSIN_CFG_SHIFT,SYS_IOMUX_GPI_U0_SSP_SPI_SSPFSSIN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_SSP_SPI_SSPRXD_CFG            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_39_ADDR,SYS_IOMUX_GPI_U0_SSP_SPI_SSPRXD_CFG_SHIFT,SYS_IOMUX_GPI_U0_SSP_SPI_SSPRXD_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_SSP_SPI_SSPRXD_CFG(data)      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_39_ADDR,data,SYS_IOMUX_GPI_U0_SSP_SPI_SSPRXD_CFG_SHIFT,SYS_IOMUX_GPI_U0_SSP_SPI_SSPRXD_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_SYS_CRG_CLK_JTAG_TCK_CFG      saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_39_ADDR,SYS_IOMUX_GPI_U0_SYS_CRG_CLK_JTAG_TCK_CFG_SHIFT,SYS_IOMUX_GPI_U0_SYS_CRG_CLK_JTAG_TCK_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_SYS_CRG_CLK_JTAG_TCK_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_39_ADDR,data,SYS_IOMUX_GPI_U0_SYS_CRG_CLK_JTAG_TCK_CFG_SHIFT,SYS_IOMUX_GPI_U0_SYS_CRG_CLK_JTAG_TCK_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_SYS_CRG_EXT_MCLK_CFG          saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_39_ADDR,SYS_IOMUX_GPI_U0_SYS_CRG_EXT_MCLK_CFG_SHIFT,SYS_IOMUX_GPI_U0_SYS_CRG_EXT_MCLK_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_SYS_CRG_EXT_MCLK_CFG(data)    saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_39_ADDR,data,SYS_IOMUX_GPI_U0_SYS_CRG_EXT_MCLK_CFG_SHIFT,SYS_IOMUX_GPI_U0_SYS_CRG_EXT_MCLK_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_SYS_CRG_I2SRX_BCLK_SLV_CFG    saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_39_ADDR,SYS_IOMUX_GPI_U0_SYS_CRG_I2SRX_BCLK_SLV_CFG_SHIFT,SYS_IOMUX_GPI_U0_SYS_CRG_I2SRX_BCLK_SLV_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_SYS_CRG_I2SRX_BCLK_SLV_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_39_ADDR,data,SYS_IOMUX_GPI_U0_SYS_CRG_I2SRX_BCLK_SLV_CFG_SHIFT,SYS_IOMUX_GPI_U0_SYS_CRG_I2SRX_BCLK_SLV_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_SYS_CRG_I2SRX_LRCK_SLV_CFG    saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_40_ADDR,SYS_IOMUX_GPI_U0_SYS_CRG_I2SRX_LRCK_SLV_CFG_SHIFT,SYS_IOMUX_GPI_U0_SYS_CRG_I2SRX_LRCK_SLV_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_SYS_CRG_I2SRX_LRCK_SLV_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_40_ADDR,data,SYS_IOMUX_GPI_U0_SYS_CRG_I2SRX_LRCK_SLV_CFG_SHIFT,SYS_IOMUX_GPI_U0_SYS_CRG_I2SRX_LRCK_SLV_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_SYS_CRG_I2STX_BCLK_SLV_CFG    saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_40_ADDR,SYS_IOMUX_GPI_U0_SYS_CRG_I2STX_BCLK_SLV_CFG_SHIFT,SYS_IOMUX_GPI_U0_SYS_CRG_I2STX_BCLK_SLV_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_SYS_CRG_I2STX_BCLK_SLV_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_40_ADDR,data,SYS_IOMUX_GPI_U0_SYS_CRG_I2STX_BCLK_SLV_CFG_SHIFT,SYS_IOMUX_GPI_U0_SYS_CRG_I2STX_BCLK_SLV_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_SYS_CRG_I2STX_LRCK_SLV_CFG    saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_40_ADDR,SYS_IOMUX_GPI_U0_SYS_CRG_I2STX_LRCK_SLV_CFG_SHIFT,SYS_IOMUX_GPI_U0_SYS_CRG_I2STX_LRCK_SLV_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_SYS_CRG_I2STX_LRCK_SLV_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_40_ADDR,data,SYS_IOMUX_GPI_U0_SYS_CRG_I2STX_LRCK_SLV_CFG_SHIFT,SYS_IOMUX_GPI_U0_SYS_CRG_I2STX_LRCK_SLV_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_SYS_CRG_TDM_CLK_SLV_CFG       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_40_ADDR,SYS_IOMUX_GPI_U0_SYS_CRG_TDM_CLK_SLV_CFG_SHIFT,SYS_IOMUX_GPI_U0_SYS_CRG_TDM_CLK_SLV_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_SYS_CRG_TDM_CLK_SLV_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_40_ADDR,data,SYS_IOMUX_GPI_U0_SYS_CRG_TDM_CLK_SLV_CFG_SHIFT,SYS_IOMUX_GPI_U0_SYS_CRG_TDM_CLK_SLV_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_TDM16SLOT_PCM_RXD_CFG         saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_41_ADDR,SYS_IOMUX_GPI_U0_TDM16SLOT_PCM_RXD_CFG_SHIFT,SYS_IOMUX_GPI_U0_TDM16SLOT_PCM_RXD_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_TDM16SLOT_PCM_RXD_CFG(data)   saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_41_ADDR,data,SYS_IOMUX_GPI_U0_TDM16SLOT_PCM_RXD_CFG_SHIFT,SYS_IOMUX_GPI_U0_TDM16SLOT_PCM_RXD_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U0_TDM16SLOT_PCM_SYNCIN_CFG      saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_41_ADDR,SYS_IOMUX_GPI_U0_TDM16SLOT_PCM_SYNCIN_CFG_SHIFT,SYS_IOMUX_GPI_U0_TDM16SLOT_PCM_SYNCIN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U0_TDM16SLOT_PCM_SYNCIN_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_41_ADDR,data,SYS_IOMUX_GPI_U0_TDM16SLOT_PCM_SYNCIN_CFG_SHIFT,SYS_IOMUX_GPI_U0_TDM16SLOT_PCM_SYNCIN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U1_CAN_CTRL_RXD_CFG              saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_41_ADDR,SYS_IOMUX_GPI_U1_CAN_CTRL_RXD_CFG_SHIFT,SYS_IOMUX_GPI_U1_CAN_CTRL_RXD_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U1_CAN_CTRL_RXD_CFG(data)        saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_41_ADDR,data,SYS_IOMUX_GPI_U1_CAN_CTRL_RXD_CFG_SHIFT,SYS_IOMUX_GPI_U1_CAN_CTRL_RXD_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U1_DW_I2C_IC_CLK_IN_A_CFG        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_41_ADDR,SYS_IOMUX_GPI_U1_DW_I2C_IC_CLK_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_I2C_IC_CLK_IN_A_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U1_DW_I2C_IC_CLK_IN_A_CFG(data)  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_41_ADDR,data,SYS_IOMUX_GPI_U1_DW_I2C_IC_CLK_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_I2C_IC_CLK_IN_A_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U1_DW_I2C_IC_DATA_IN_A_CFG       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_42_ADDR,SYS_IOMUX_GPI_U1_DW_I2C_IC_DATA_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_I2C_IC_DATA_IN_A_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U1_DW_I2C_IC_DATA_IN_A_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_42_ADDR,data,SYS_IOMUX_GPI_U1_DW_I2C_IC_DATA_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_I2C_IC_DATA_IN_A_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U1_DW_SDIO_CARD_DETECT_N_CFG     saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_42_ADDR,SYS_IOMUX_GPI_U1_DW_SDIO_CARD_DETECT_N_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_CARD_DETECT_N_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U1_DW_SDIO_CARD_DETECT_N_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_42_ADDR,data,SYS_IOMUX_GPI_U1_DW_SDIO_CARD_DETECT_N_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_CARD_DETECT_N_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U1_DW_SDIO_CARD_INT_N_CFG        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_42_ADDR,SYS_IOMUX_GPI_U1_DW_SDIO_CARD_INT_N_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_CARD_INT_N_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U1_DW_SDIO_CARD_INT_N_CFG(data)  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_42_ADDR,data,SYS_IOMUX_GPI_U1_DW_SDIO_CARD_INT_N_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_CARD_INT_N_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U1_DW_SDIO_CARD_WRITE_PRT_CFG    saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_42_ADDR,SYS_IOMUX_GPI_U1_DW_SDIO_CARD_WRITE_PRT_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_CARD_WRITE_PRT_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U1_DW_SDIO_CARD_WRITE_PRT_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_42_ADDR,data,SYS_IOMUX_GPI_U1_DW_SDIO_CARD_WRITE_PRT_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_CARD_WRITE_PRT_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U1_DW_SDIO_CCMD_IN_CFG           saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_43_ADDR,SYS_IOMUX_GPI_U1_DW_SDIO_CCMD_IN_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_CCMD_IN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U1_DW_SDIO_CCMD_IN_CFG(data)     saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_43_ADDR,data,SYS_IOMUX_GPI_U1_DW_SDIO_CCMD_IN_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_CCMD_IN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_0_CFG        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_43_ADDR,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_0_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_0_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_0_CFG(data)  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_43_ADDR,data,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_0_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_0_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_1_CFG        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_43_ADDR,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_1_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_1_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_1_CFG(data)  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_43_ADDR,data,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_1_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_1_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_2_CFG        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_43_ADDR,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_2_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_2_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_2_CFG(data)  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_43_ADDR,data,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_2_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_2_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_3_CFG        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_44_ADDR,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_3_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_3_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_3_CFG(data)  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_44_ADDR,data,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_3_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_3_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_4_CFG        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_44_ADDR,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_4_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_4_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_4_CFG(data)  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_44_ADDR,data,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_4_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_4_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_5_CFG        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_44_ADDR,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_5_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_5_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_5_CFG(data)  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_44_ADDR,data,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_5_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_5_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_6_CFG        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_44_ADDR,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_6_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_6_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_6_CFG(data)  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_44_ADDR,data,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_6_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_6_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_7_CFG        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_45_ADDR,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_7_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_7_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_7_CFG(data)  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_45_ADDR,data,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_7_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_CDATA_IN_7_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U1_DW_SDIO_DATA_STROBE_CFG       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_45_ADDR,SYS_IOMUX_GPI_U1_DW_SDIO_DATA_STROBE_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_DATA_STROBE_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U1_DW_SDIO_DATA_STROBE_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_45_ADDR,data,SYS_IOMUX_GPI_U1_DW_SDIO_DATA_STROBE_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_SDIO_DATA_STROBE_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U1_DW_UART_CTS_N_CFG             saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_45_ADDR,SYS_IOMUX_GPI_U1_DW_UART_CTS_N_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_UART_CTS_N_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U1_DW_UART_CTS_N_CFG(data)       saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_45_ADDR,data,SYS_IOMUX_GPI_U1_DW_UART_CTS_N_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_UART_CTS_N_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U1_DW_UART_SIN_CFG               saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_45_ADDR,SYS_IOMUX_GPI_U1_DW_UART_SIN_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_UART_SIN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U1_DW_UART_SIN_CFG(data)         saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_45_ADDR,data,SYS_IOMUX_GPI_U1_DW_UART_SIN_CFG_SHIFT,SYS_IOMUX_GPI_U1_DW_UART_SIN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U1_SSP_SPI_SSPCLKIN_CFG          saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_46_ADDR,SYS_IOMUX_GPI_U1_SSP_SPI_SSPCLKIN_CFG_SHIFT,SYS_IOMUX_GPI_U1_SSP_SPI_SSPCLKIN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U1_SSP_SPI_SSPCLKIN_CFG(data)    saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_46_ADDR,data,SYS_IOMUX_GPI_U1_SSP_SPI_SSPCLKIN_CFG_SHIFT,SYS_IOMUX_GPI_U1_SSP_SPI_SSPCLKIN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U1_SSP_SPI_SSPFSSIN_CFG          saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_46_ADDR,SYS_IOMUX_GPI_U1_SSP_SPI_SSPFSSIN_CFG_SHIFT,SYS_IOMUX_GPI_U1_SSP_SPI_SSPFSSIN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U1_SSP_SPI_SSPFSSIN_CFG(data)    saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_46_ADDR,data,SYS_IOMUX_GPI_U1_SSP_SPI_SSPFSSIN_CFG_SHIFT,SYS_IOMUX_GPI_U1_SSP_SPI_SSPFSSIN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U1_SSP_SPI_SSPRXD_CFG            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_46_ADDR,SYS_IOMUX_GPI_U1_SSP_SPI_SSPRXD_CFG_SHIFT,SYS_IOMUX_GPI_U1_SSP_SPI_SSPRXD_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U1_SSP_SPI_SSPRXD_CFG(data)      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_46_ADDR,data,SYS_IOMUX_GPI_U1_SSP_SPI_SSPRXD_CFG_SHIFT,SYS_IOMUX_GPI_U1_SSP_SPI_SSPRXD_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U2_DW_I2C_IC_CLK_IN_A_CFG        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_46_ADDR,SYS_IOMUX_GPI_U2_DW_I2C_IC_CLK_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U2_DW_I2C_IC_CLK_IN_A_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U2_DW_I2C_IC_CLK_IN_A_CFG(data)  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_46_ADDR,data,SYS_IOMUX_GPI_U2_DW_I2C_IC_CLK_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U2_DW_I2C_IC_CLK_IN_A_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U2_DW_I2C_IC_DATA_IN_A_CFG       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_47_ADDR,SYS_IOMUX_GPI_U2_DW_I2C_IC_DATA_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U2_DW_I2C_IC_DATA_IN_A_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U2_DW_I2C_IC_DATA_IN_A_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_47_ADDR,data,SYS_IOMUX_GPI_U2_DW_I2C_IC_DATA_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U2_DW_I2C_IC_DATA_IN_A_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U2_DW_UART_CTS_N_CFG             saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_47_ADDR,SYS_IOMUX_GPI_U2_DW_UART_CTS_N_CFG_SHIFT,SYS_IOMUX_GPI_U2_DW_UART_CTS_N_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U2_DW_UART_CTS_N_CFG(data)       saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_47_ADDR,data,SYS_IOMUX_GPI_U2_DW_UART_CTS_N_CFG_SHIFT,SYS_IOMUX_GPI_U2_DW_UART_CTS_N_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U2_DW_UART_SIN_CFG               saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_47_ADDR,SYS_IOMUX_GPI_U2_DW_UART_SIN_CFG_SHIFT,SYS_IOMUX_GPI_U2_DW_UART_SIN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U2_DW_UART_SIN_CFG(data)         saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_47_ADDR,data,SYS_IOMUX_GPI_U2_DW_UART_SIN_CFG_SHIFT,SYS_IOMUX_GPI_U2_DW_UART_SIN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U2_SSP_SPI_SSPCLKIN_CFG          saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_47_ADDR,SYS_IOMUX_GPI_U2_SSP_SPI_SSPCLKIN_CFG_SHIFT,SYS_IOMUX_GPI_U2_SSP_SPI_SSPCLKIN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U2_SSP_SPI_SSPCLKIN_CFG(data)    saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_47_ADDR,data,SYS_IOMUX_GPI_U2_SSP_SPI_SSPCLKIN_CFG_SHIFT,SYS_IOMUX_GPI_U2_SSP_SPI_SSPCLKIN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U2_SSP_SPI_SSPFSSIN_CFG          saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_48_ADDR,SYS_IOMUX_GPI_U2_SSP_SPI_SSPFSSIN_CFG_SHIFT,SYS_IOMUX_GPI_U2_SSP_SPI_SSPFSSIN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U2_SSP_SPI_SSPFSSIN_CFG(data)    saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_48_ADDR,data,SYS_IOMUX_GPI_U2_SSP_SPI_SSPFSSIN_CFG_SHIFT,SYS_IOMUX_GPI_U2_SSP_SPI_SSPFSSIN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U2_SSP_SPI_SSPRXD_CFG            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_48_ADDR,SYS_IOMUX_GPI_U2_SSP_SPI_SSPRXD_CFG_SHIFT,SYS_IOMUX_GPI_U2_SSP_SPI_SSPRXD_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U2_SSP_SPI_SSPRXD_CFG(data)      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_48_ADDR,data,SYS_IOMUX_GPI_U2_SSP_SPI_SSPRXD_CFG_SHIFT,SYS_IOMUX_GPI_U2_SSP_SPI_SSPRXD_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U3_DW_I2C_IC_CLK_IN_A_CFG        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_48_ADDR,SYS_IOMUX_GPI_U3_DW_I2C_IC_CLK_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U3_DW_I2C_IC_CLK_IN_A_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U3_DW_I2C_IC_CLK_IN_A_CFG(data)  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_48_ADDR,data,SYS_IOMUX_GPI_U3_DW_I2C_IC_CLK_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U3_DW_I2C_IC_CLK_IN_A_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U3_DW_I2C_IC_DATA_IN_A_CFG       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_48_ADDR,SYS_IOMUX_GPI_U3_DW_I2C_IC_DATA_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U3_DW_I2C_IC_DATA_IN_A_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U3_DW_I2C_IC_DATA_IN_A_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_48_ADDR,data,SYS_IOMUX_GPI_U3_DW_I2C_IC_DATA_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U3_DW_I2C_IC_DATA_IN_A_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U3_DW_UART_SIN_CFG               saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_49_ADDR,SYS_IOMUX_GPI_U3_DW_UART_SIN_CFG_SHIFT,SYS_IOMUX_GPI_U3_DW_UART_SIN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U3_DW_UART_SIN_CFG(data)         saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_49_ADDR,data,SYS_IOMUX_GPI_U3_DW_UART_SIN_CFG_SHIFT,SYS_IOMUX_GPI_U3_DW_UART_SIN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U3_SSP_SPI_SSPCLKIN_CFG          saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_49_ADDR,SYS_IOMUX_GPI_U3_SSP_SPI_SSPCLKIN_CFG_SHIFT,SYS_IOMUX_GPI_U3_SSP_SPI_SSPCLKIN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U3_SSP_SPI_SSPCLKIN_CFG(data)    saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_49_ADDR,data,SYS_IOMUX_GPI_U3_SSP_SPI_SSPCLKIN_CFG_SHIFT,SYS_IOMUX_GPI_U3_SSP_SPI_SSPCLKIN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U3_SSP_SPI_SSPFSSIN_CFG          saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_49_ADDR,SYS_IOMUX_GPI_U3_SSP_SPI_SSPFSSIN_CFG_SHIFT,SYS_IOMUX_GPI_U3_SSP_SPI_SSPFSSIN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U3_SSP_SPI_SSPFSSIN_CFG(data)    saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_49_ADDR,data,SYS_IOMUX_GPI_U3_SSP_SPI_SSPFSSIN_CFG_SHIFT,SYS_IOMUX_GPI_U3_SSP_SPI_SSPFSSIN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U3_SSP_SPI_SSPRXD_CFG            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_49_ADDR,SYS_IOMUX_GPI_U3_SSP_SPI_SSPRXD_CFG_SHIFT,SYS_IOMUX_GPI_U3_SSP_SPI_SSPRXD_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U3_SSP_SPI_SSPRXD_CFG(data)      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_49_ADDR,data,SYS_IOMUX_GPI_U3_SSP_SPI_SSPRXD_CFG_SHIFT,SYS_IOMUX_GPI_U3_SSP_SPI_SSPRXD_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U4_DW_I2C_IC_CLK_IN_A_CFG        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_50_ADDR,SYS_IOMUX_GPI_U4_DW_I2C_IC_CLK_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U4_DW_I2C_IC_CLK_IN_A_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U4_DW_I2C_IC_CLK_IN_A_CFG(data)  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_50_ADDR,data,SYS_IOMUX_GPI_U4_DW_I2C_IC_CLK_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U4_DW_I2C_IC_CLK_IN_A_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U4_DW_I2C_IC_DATA_IN_A_CFG       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_50_ADDR,SYS_IOMUX_GPI_U4_DW_I2C_IC_DATA_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U4_DW_I2C_IC_DATA_IN_A_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U4_DW_I2C_IC_DATA_IN_A_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_50_ADDR,data,SYS_IOMUX_GPI_U4_DW_I2C_IC_DATA_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U4_DW_I2C_IC_DATA_IN_A_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U4_DW_UART_CTS_N_CFG             saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_50_ADDR,SYS_IOMUX_GPI_U4_DW_UART_CTS_N_CFG_SHIFT,SYS_IOMUX_GPI_U4_DW_UART_CTS_N_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U4_DW_UART_CTS_N_CFG(data)       saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_50_ADDR,data,SYS_IOMUX_GPI_U4_DW_UART_CTS_N_CFG_SHIFT,SYS_IOMUX_GPI_U4_DW_UART_CTS_N_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U4_DW_UART_SIN_CFG               saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_50_ADDR,SYS_IOMUX_GPI_U4_DW_UART_SIN_CFG_SHIFT,SYS_IOMUX_GPI_U4_DW_UART_SIN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U4_DW_UART_SIN_CFG(data)         saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_50_ADDR,data,SYS_IOMUX_GPI_U4_DW_UART_SIN_CFG_SHIFT,SYS_IOMUX_GPI_U4_DW_UART_SIN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U4_SSP_SPI_SSPCLKIN_CFG          saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_51_ADDR,SYS_IOMUX_GPI_U4_SSP_SPI_SSPCLKIN_CFG_SHIFT,SYS_IOMUX_GPI_U4_SSP_SPI_SSPCLKIN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U4_SSP_SPI_SSPCLKIN_CFG(data)    saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_51_ADDR,data,SYS_IOMUX_GPI_U4_SSP_SPI_SSPCLKIN_CFG_SHIFT,SYS_IOMUX_GPI_U4_SSP_SPI_SSPCLKIN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U4_SSP_SPI_SSPFSSIN_CFG          saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_51_ADDR,SYS_IOMUX_GPI_U4_SSP_SPI_SSPFSSIN_CFG_SHIFT,SYS_IOMUX_GPI_U4_SSP_SPI_SSPFSSIN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U4_SSP_SPI_SSPFSSIN_CFG(data)    saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_51_ADDR,data,SYS_IOMUX_GPI_U4_SSP_SPI_SSPFSSIN_CFG_SHIFT,SYS_IOMUX_GPI_U4_SSP_SPI_SSPFSSIN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U4_SSP_SPI_SSPRXD_CFG            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_51_ADDR,SYS_IOMUX_GPI_U4_SSP_SPI_SSPRXD_CFG_SHIFT,SYS_IOMUX_GPI_U4_SSP_SPI_SSPRXD_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U4_SSP_SPI_SSPRXD_CFG(data)      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_51_ADDR,data,SYS_IOMUX_GPI_U4_SSP_SPI_SSPRXD_CFG_SHIFT,SYS_IOMUX_GPI_U4_SSP_SPI_SSPRXD_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U5_DW_I2C_IC_CLK_IN_A_CFG        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_51_ADDR,SYS_IOMUX_GPI_U5_DW_I2C_IC_CLK_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U5_DW_I2C_IC_CLK_IN_A_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U5_DW_I2C_IC_CLK_IN_A_CFG(data)  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_51_ADDR,data,SYS_IOMUX_GPI_U5_DW_I2C_IC_CLK_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U5_DW_I2C_IC_CLK_IN_A_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U5_DW_I2C_IC_DATA_IN_A_CFG       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_52_ADDR,SYS_IOMUX_GPI_U5_DW_I2C_IC_DATA_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U5_DW_I2C_IC_DATA_IN_A_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U5_DW_I2C_IC_DATA_IN_A_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_52_ADDR,data,SYS_IOMUX_GPI_U5_DW_I2C_IC_DATA_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U5_DW_I2C_IC_DATA_IN_A_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U5_DW_UART_CTS_N_CFG             saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_52_ADDR,SYS_IOMUX_GPI_U5_DW_UART_CTS_N_CFG_SHIFT,SYS_IOMUX_GPI_U5_DW_UART_CTS_N_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U5_DW_UART_CTS_N_CFG(data)       saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_52_ADDR,data,SYS_IOMUX_GPI_U5_DW_UART_CTS_N_CFG_SHIFT,SYS_IOMUX_GPI_U5_DW_UART_CTS_N_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U5_DW_UART_SIN_CFG               saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_52_ADDR,SYS_IOMUX_GPI_U5_DW_UART_SIN_CFG_SHIFT,SYS_IOMUX_GPI_U5_DW_UART_SIN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U5_DW_UART_SIN_CFG(data)         saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_52_ADDR,data,SYS_IOMUX_GPI_U5_DW_UART_SIN_CFG_SHIFT,SYS_IOMUX_GPI_U5_DW_UART_SIN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U5_SSP_SPI_SSPCLKIN_CFG          saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_52_ADDR,SYS_IOMUX_GPI_U5_SSP_SPI_SSPCLKIN_CFG_SHIFT,SYS_IOMUX_GPI_U5_SSP_SPI_SSPCLKIN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U5_SSP_SPI_SSPCLKIN_CFG(data)    saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_52_ADDR,data,SYS_IOMUX_GPI_U5_SSP_SPI_SSPCLKIN_CFG_SHIFT,SYS_IOMUX_GPI_U5_SSP_SPI_SSPCLKIN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U5_SSP_SPI_SSPFSSIN_CFG          saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_53_ADDR,SYS_IOMUX_GPI_U5_SSP_SPI_SSPFSSIN_CFG_SHIFT,SYS_IOMUX_GPI_U5_SSP_SPI_SSPFSSIN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U5_SSP_SPI_SSPFSSIN_CFG(data)    saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_53_ADDR,data,SYS_IOMUX_GPI_U5_SSP_SPI_SSPFSSIN_CFG_SHIFT,SYS_IOMUX_GPI_U5_SSP_SPI_SSPFSSIN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U5_SSP_SPI_SSPRXD_CFG            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_53_ADDR,SYS_IOMUX_GPI_U5_SSP_SPI_SSPRXD_CFG_SHIFT,SYS_IOMUX_GPI_U5_SSP_SPI_SSPRXD_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U5_SSP_SPI_SSPRXD_CFG(data)      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_53_ADDR,data,SYS_IOMUX_GPI_U5_SSP_SPI_SSPRXD_CFG_SHIFT,SYS_IOMUX_GPI_U5_SSP_SPI_SSPRXD_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U6_DW_I2C_IC_CLK_IN_A_CFG        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_53_ADDR,SYS_IOMUX_GPI_U6_DW_I2C_IC_CLK_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U6_DW_I2C_IC_CLK_IN_A_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U6_DW_I2C_IC_CLK_IN_A_CFG(data)  saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_53_ADDR,data,SYS_IOMUX_GPI_U6_DW_I2C_IC_CLK_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U6_DW_I2C_IC_CLK_IN_A_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U6_DW_I2C_IC_DATA_IN_A_CFG       saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_53_ADDR,SYS_IOMUX_GPI_U6_DW_I2C_IC_DATA_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U6_DW_I2C_IC_DATA_IN_A_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U6_DW_I2C_IC_DATA_IN_A_CFG(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_53_ADDR,data,SYS_IOMUX_GPI_U6_DW_I2C_IC_DATA_IN_A_CFG_SHIFT,SYS_IOMUX_GPI_U6_DW_I2C_IC_DATA_IN_A_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U6_SSP_SPI_SSPCLKIN_CFG          saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_54_ADDR,SYS_IOMUX_GPI_U6_SSP_SPI_SSPCLKIN_CFG_SHIFT,SYS_IOMUX_GPI_U6_SSP_SPI_SSPCLKIN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U6_SSP_SPI_SSPCLKIN_CFG(data)    saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_54_ADDR,data,SYS_IOMUX_GPI_U6_SSP_SPI_SSPCLKIN_CFG_SHIFT,SYS_IOMUX_GPI_U6_SSP_SPI_SSPCLKIN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U6_SSP_SPI_SSPFSSIN_CFG          saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_54_ADDR,SYS_IOMUX_GPI_U6_SSP_SPI_SSPFSSIN_CFG_SHIFT,SYS_IOMUX_GPI_U6_SSP_SPI_SSPFSSIN_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U6_SSP_SPI_SSPFSSIN_CFG(data)    saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_54_ADDR,data,SYS_IOMUX_GPI_U6_SSP_SPI_SSPFSSIN_CFG_SHIFT,SYS_IOMUX_GPI_U6_SSP_SPI_SSPFSSIN_CFG_MASK)
-#define GET_SYS_IOMUX_GPI_U6_SSP_SPI_SSPRXD_CFG            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_54_ADDR,SYS_IOMUX_GPI_U6_SSP_SPI_SSPRXD_CFG_SHIFT,SYS_IOMUX_GPI_U6_SSP_SPI_SSPRXD_CFG_MASK)
-#define SET_SYS_IOMUX_GPI_U6_SSP_SPI_SSPRXD_CFG(data)      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_FMUX_54_ADDR,data,SYS_IOMUX_GPI_U6_SSP_SPI_SSPRXD_CFG_SHIFT,SYS_IOMUX_GPI_U6_SSP_SPI_SSPRXD_CFG_MASK)
-#define GET_SYS_GPIOEN_0_REG                               saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_55_ADDR,SYS_GPIOEN_0_REG_SHIFT,SYS_GPIOEN_0_REG_MASK)
-#define SET_SYS_GPIOEN_0_REG(data)                         saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_55_ADDR,data,SYS_GPIOEN_0_REG_SHIFT,SYS_GPIOEN_0_REG_MASK)
-#define GET_SYS_GPIOIS_0_REG                               saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_56_ADDR,SYS_GPIOIS_0_REG_SHIFT,SYS_GPIOIS_0_REG_MASK)
-#define SET_SYS_GPIOIS_0_REG(data)                         saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_56_ADDR,data,SYS_GPIOIS_0_REG_SHIFT,SYS_GPIOIS_0_REG_MASK)
-#define GET_SYS_GPIOIS_1_REG                               saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_57_ADDR,SYS_GPIOIS_1_REG_SHIFT,SYS_GPIOIS_1_REG_MASK)
-#define SET_SYS_GPIOIS_1_REG(data)                         saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_57_ADDR,data,SYS_GPIOIS_1_REG_SHIFT,SYS_GPIOIS_1_REG_MASK)
-#define GET_SYS_GPIOIC_0_REG                               saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_58_ADDR,SYS_GPIOIC_0_REG_SHIFT,SYS_GPIOIC_0_REG_MASK)
-#define SET_SYS_GPIOIC_0_REG(data)                         saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_58_ADDR,data,SYS_GPIOIC_0_REG_SHIFT,SYS_GPIOIC_0_REG_MASK)
-#define GET_SYS_GPIOIC_1_REG                               saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_59_ADDR,SYS_GPIOIC_1_REG_SHIFT,SYS_GPIOIC_1_REG_MASK)
-#define SET_SYS_GPIOIC_1_REG(data)                         saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_59_ADDR,data,SYS_GPIOIC_1_REG_SHIFT,SYS_GPIOIC_1_REG_MASK)
-#define GET_SYS_GPIOIBE_0_REG                              saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_60_ADDR,SYS_GPIOIBE_0_REG_SHIFT,SYS_GPIOIBE_0_REG_MASK)
-#define SET_SYS_GPIOIBE_0_REG(data)                        saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_60_ADDR,data,SYS_GPIOIBE_0_REG_SHIFT,SYS_GPIOIBE_0_REG_MASK)
-#define GET_SYS_GPIOIBE_1_REG                              saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_61_ADDR,SYS_GPIOIBE_1_REG_SHIFT,SYS_GPIOIBE_1_REG_MASK)
-#define SET_SYS_GPIOIBE_1_REG(data)                        saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_61_ADDR,data,SYS_GPIOIBE_1_REG_SHIFT,SYS_GPIOIBE_1_REG_MASK)
-#define GET_SYS_GPIOIEV_0_REG                              saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_62_ADDR,SYS_GPIOIEV_0_REG_SHIFT,SYS_GPIOIEV_0_REG_MASK)
-#define SET_SYS_GPIOIEV_0_REG(data)                        saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_62_ADDR,data,SYS_GPIOIEV_0_REG_SHIFT,SYS_GPIOIEV_0_REG_MASK)
-#define GET_SYS_GPIOIEV_1_REG                              saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_63_ADDR,SYS_GPIOIEV_1_REG_SHIFT,SYS_GPIOIEV_1_REG_MASK)
-#define SET_SYS_GPIOIEV_1_REG(data)                        saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_63_ADDR,data,SYS_GPIOIEV_1_REG_SHIFT,SYS_GPIOIEV_1_REG_MASK)
-#define GET_SYS_GPIOIE_0_REG                               saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_64_ADDR,SYS_GPIOIE_0_REG_SHIFT,SYS_GPIOIE_0_REG_MASK)
-#define SET_SYS_GPIOIE_0_REG(data)                         saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_64_ADDR,data,SYS_GPIOIE_0_REG_SHIFT,SYS_GPIOIE_0_REG_MASK)
-#define GET_SYS_GPIOIE_1_REG                               saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_65_ADDR,SYS_GPIOIE_1_REG_SHIFT,SYS_GPIOIE_1_REG_MASK)
-#define SET_SYS_GPIOIE_1_REG(data)                         saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_65_ADDR,data,SYS_GPIOIE_1_REG_SHIFT,SYS_GPIOIE_1_REG_MASK)
-#define GET_SYS_GPIORIS_0_REG                              saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_66_ADDR,SYS_GPIORIS_0_REG_SHIFT,SYS_GPIORIS_0_REG_MASK)
-#define GET_SYS_GPIORIS_1_REG                              saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_67_ADDR,SYS_GPIORIS_1_REG_SHIFT,SYS_GPIORIS_1_REG_MASK)
-#define GET_SYS_GPIOMIS_0_REG                              saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_68_ADDR,SYS_GPIOMIS_0_REG_SHIFT,SYS_GPIOMIS_0_REG_MASK)
-#define GET_SYS_GPIOMIS_1_REG                              saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_69_ADDR,SYS_GPIOMIS_1_REG_SHIFT,SYS_GPIOMIS_1_REG_MASK)
-#define GET_SYS_GPIO_IN_SYNC2_0_REG                        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_70_ADDR,SYS_GPIO_IN_SYNC2_0_REG_SHIFT,SYS_GPIO_IN_SYNC2_0_REG_MASK)
-#define GET_SYS_GPIO_IN_SYNC2_1_REG                        saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_IOIRQ_71_ADDR,SYS_GPIO_IN_SYNC2_1_REG_SHIFT,SYS_GPIO_IN_SYNC2_1_REG_MASK)
-#define GET_PADCFG_PAD_GPIO0_IE                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_288_ADDR,PADCFG_PAD_GPIO0_IE_SHIFT,PADCFG_PAD_GPIO0_IE_MASK)
-#define SET_PADCFG_PAD_GPIO0_IE(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_288_ADDR,data,PADCFG_PAD_GPIO0_IE_SHIFT,PADCFG_PAD_GPIO0_IE_MASK)
-#define GET_PADCFG_PAD_GPIO0_DS                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_288_ADDR,PADCFG_PAD_GPIO0_DS_SHIFT,PADCFG_PAD_GPIO0_DS_MASK)
-#define SET_PADCFG_PAD_GPIO0_DS(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_288_ADDR,data,PADCFG_PAD_GPIO0_DS_SHIFT,PADCFG_PAD_GPIO0_DS_MASK)
-#define GET_PADCFG_PAD_GPIO0_PU                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_288_ADDR,PADCFG_PAD_GPIO0_PU_SHIFT,PADCFG_PAD_GPIO0_PU_MASK)
-#define SET_PADCFG_PAD_GPIO0_PU(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_288_ADDR,data,PADCFG_PAD_GPIO0_PU_SHIFT,PADCFG_PAD_GPIO0_PU_MASK)
-#define GET_PADCFG_PAD_GPIO0_PD                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_288_ADDR,PADCFG_PAD_GPIO0_PD_SHIFT,PADCFG_PAD_GPIO0_PD_MASK)
-#define SET_PADCFG_PAD_GPIO0_PD(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_288_ADDR,data,PADCFG_PAD_GPIO0_PD_SHIFT,PADCFG_PAD_GPIO0_PD_MASK)
-#define GET_PADCFG_PAD_GPIO0_SLEW                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_288_ADDR,PADCFG_PAD_GPIO0_SLEW_SHIFT,PADCFG_PAD_GPIO0_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO0_SLEW(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_288_ADDR,data,PADCFG_PAD_GPIO0_SLEW_SHIFT,PADCFG_PAD_GPIO0_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO0_SMT                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_288_ADDR,PADCFG_PAD_GPIO0_SMT_SHIFT,PADCFG_PAD_GPIO0_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO0_SMT(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_288_ADDR,data,PADCFG_PAD_GPIO0_SMT_SHIFT,PADCFG_PAD_GPIO0_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO0_POS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_288_ADDR,PADCFG_PAD_GPIO0_POS_SHIFT,PADCFG_PAD_GPIO0_POS_MASK)
-#define SET_PADCFG_PAD_GPIO0_POS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_288_ADDR,data,PADCFG_PAD_GPIO0_POS_SHIFT,PADCFG_PAD_GPIO0_POS_MASK)
-#define GET_PADCFG_PAD_GPIO1_IE                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_292_ADDR,PADCFG_PAD_GPIO1_IE_SHIFT,PADCFG_PAD_GPIO1_IE_MASK)
-#define SET_PADCFG_PAD_GPIO1_IE(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_292_ADDR,data,PADCFG_PAD_GPIO1_IE_SHIFT,PADCFG_PAD_GPIO1_IE_MASK)
-#define GET_PADCFG_PAD_GPIO1_DS                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_292_ADDR,PADCFG_PAD_GPIO1_DS_SHIFT,PADCFG_PAD_GPIO1_DS_MASK)
-#define SET_PADCFG_PAD_GPIO1_DS(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_292_ADDR,data,PADCFG_PAD_GPIO1_DS_SHIFT,PADCFG_PAD_GPIO1_DS_MASK)
-#define GET_PADCFG_PAD_GPIO1_PU                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_292_ADDR,PADCFG_PAD_GPIO1_PU_SHIFT,PADCFG_PAD_GPIO1_PU_MASK)
-#define SET_PADCFG_PAD_GPIO1_PU(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_292_ADDR,data,PADCFG_PAD_GPIO1_PU_SHIFT,PADCFG_PAD_GPIO1_PU_MASK)
-#define GET_PADCFG_PAD_GPIO1_PD                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_292_ADDR,PADCFG_PAD_GPIO1_PD_SHIFT,PADCFG_PAD_GPIO1_PD_MASK)
-#define SET_PADCFG_PAD_GPIO1_PD(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_292_ADDR,data,PADCFG_PAD_GPIO1_PD_SHIFT,PADCFG_PAD_GPIO1_PD_MASK)
-#define GET_PADCFG_PAD_GPIO1_SLEW                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_292_ADDR,PADCFG_PAD_GPIO1_SLEW_SHIFT,PADCFG_PAD_GPIO1_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO1_SLEW(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_292_ADDR,data,PADCFG_PAD_GPIO1_SLEW_SHIFT,PADCFG_PAD_GPIO1_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO1_SMT                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_292_ADDR,PADCFG_PAD_GPIO1_SMT_SHIFT,PADCFG_PAD_GPIO1_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO1_SMT(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_292_ADDR,data,PADCFG_PAD_GPIO1_SMT_SHIFT,PADCFG_PAD_GPIO1_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO1_POS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_292_ADDR,PADCFG_PAD_GPIO1_POS_SHIFT,PADCFG_PAD_GPIO1_POS_MASK)
-#define SET_PADCFG_PAD_GPIO1_POS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_292_ADDR,data,PADCFG_PAD_GPIO1_POS_SHIFT,PADCFG_PAD_GPIO1_POS_MASK)
-#define GET_PADCFG_PAD_GPIO2_IE                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_296_ADDR,PADCFG_PAD_GPIO2_IE_SHIFT,PADCFG_PAD_GPIO2_IE_MASK)
-#define SET_PADCFG_PAD_GPIO2_IE(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_296_ADDR,data,PADCFG_PAD_GPIO2_IE_SHIFT,PADCFG_PAD_GPIO2_IE_MASK)
-#define GET_PADCFG_PAD_GPIO2_DS                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_296_ADDR,PADCFG_PAD_GPIO2_DS_SHIFT,PADCFG_PAD_GPIO2_DS_MASK)
-#define SET_PADCFG_PAD_GPIO2_DS(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_296_ADDR,data,PADCFG_PAD_GPIO2_DS_SHIFT,PADCFG_PAD_GPIO2_DS_MASK)
-#define GET_PADCFG_PAD_GPIO2_PU                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_296_ADDR,PADCFG_PAD_GPIO2_PU_SHIFT,PADCFG_PAD_GPIO2_PU_MASK)
-#define SET_PADCFG_PAD_GPIO2_PU(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_296_ADDR,data,PADCFG_PAD_GPIO2_PU_SHIFT,PADCFG_PAD_GPIO2_PU_MASK)
-#define GET_PADCFG_PAD_GPIO2_PD                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_296_ADDR,PADCFG_PAD_GPIO2_PD_SHIFT,PADCFG_PAD_GPIO2_PD_MASK)
-#define SET_PADCFG_PAD_GPIO2_PD(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_296_ADDR,data,PADCFG_PAD_GPIO2_PD_SHIFT,PADCFG_PAD_GPIO2_PD_MASK)
-#define GET_PADCFG_PAD_GPIO2_SLEW                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_296_ADDR,PADCFG_PAD_GPIO2_SLEW_SHIFT,PADCFG_PAD_GPIO2_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO2_SLEW(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_296_ADDR,data,PADCFG_PAD_GPIO2_SLEW_SHIFT,PADCFG_PAD_GPIO2_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO2_SMT                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_296_ADDR,PADCFG_PAD_GPIO2_SMT_SHIFT,PADCFG_PAD_GPIO2_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO2_SMT(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_296_ADDR,data,PADCFG_PAD_GPIO2_SMT_SHIFT,PADCFG_PAD_GPIO2_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO2_POS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_296_ADDR,PADCFG_PAD_GPIO2_POS_SHIFT,PADCFG_PAD_GPIO2_POS_MASK)
-#define SET_PADCFG_PAD_GPIO2_POS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_296_ADDR,data,PADCFG_PAD_GPIO2_POS_SHIFT,PADCFG_PAD_GPIO2_POS_MASK)
-#define GET_PADCFG_PAD_GPIO3_IE                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_300_ADDR,PADCFG_PAD_GPIO3_IE_SHIFT,PADCFG_PAD_GPIO3_IE_MASK)
-#define SET_PADCFG_PAD_GPIO3_IE(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_300_ADDR,data,PADCFG_PAD_GPIO3_IE_SHIFT,PADCFG_PAD_GPIO3_IE_MASK)
-#define GET_PADCFG_PAD_GPIO3_DS                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_300_ADDR,PADCFG_PAD_GPIO3_DS_SHIFT,PADCFG_PAD_GPIO3_DS_MASK)
-#define SET_PADCFG_PAD_GPIO3_DS(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_300_ADDR,data,PADCFG_PAD_GPIO3_DS_SHIFT,PADCFG_PAD_GPIO3_DS_MASK)
-#define GET_PADCFG_PAD_GPIO3_PU                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_300_ADDR,PADCFG_PAD_GPIO3_PU_SHIFT,PADCFG_PAD_GPIO3_PU_MASK)
-#define SET_PADCFG_PAD_GPIO3_PU(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_300_ADDR,data,PADCFG_PAD_GPIO3_PU_SHIFT,PADCFG_PAD_GPIO3_PU_MASK)
-#define GET_PADCFG_PAD_GPIO3_PD                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_300_ADDR,PADCFG_PAD_GPIO3_PD_SHIFT,PADCFG_PAD_GPIO3_PD_MASK)
-#define SET_PADCFG_PAD_GPIO3_PD(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_300_ADDR,data,PADCFG_PAD_GPIO3_PD_SHIFT,PADCFG_PAD_GPIO3_PD_MASK)
-#define GET_PADCFG_PAD_GPIO3_SLEW                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_300_ADDR,PADCFG_PAD_GPIO3_SLEW_SHIFT,PADCFG_PAD_GPIO3_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO3_SLEW(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_300_ADDR,data,PADCFG_PAD_GPIO3_SLEW_SHIFT,PADCFG_PAD_GPIO3_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO3_SMT                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_300_ADDR,PADCFG_PAD_GPIO3_SMT_SHIFT,PADCFG_PAD_GPIO3_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO3_SMT(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_300_ADDR,data,PADCFG_PAD_GPIO3_SMT_SHIFT,PADCFG_PAD_GPIO3_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO3_POS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_300_ADDR,PADCFG_PAD_GPIO3_POS_SHIFT,PADCFG_PAD_GPIO3_POS_MASK)
-#define SET_PADCFG_PAD_GPIO3_POS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_300_ADDR,data,PADCFG_PAD_GPIO3_POS_SHIFT,PADCFG_PAD_GPIO3_POS_MASK)
-#define GET_PADCFG_PAD_GPIO4_IE                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_304_ADDR,PADCFG_PAD_GPIO4_IE_SHIFT,PADCFG_PAD_GPIO4_IE_MASK)
-#define SET_PADCFG_PAD_GPIO4_IE(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_304_ADDR,data,PADCFG_PAD_GPIO4_IE_SHIFT,PADCFG_PAD_GPIO4_IE_MASK)
-#define GET_PADCFG_PAD_GPIO4_DS                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_304_ADDR,PADCFG_PAD_GPIO4_DS_SHIFT,PADCFG_PAD_GPIO4_DS_MASK)
-#define SET_PADCFG_PAD_GPIO4_DS(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_304_ADDR,data,PADCFG_PAD_GPIO4_DS_SHIFT,PADCFG_PAD_GPIO4_DS_MASK)
-#define GET_PADCFG_PAD_GPIO4_PU                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_304_ADDR,PADCFG_PAD_GPIO4_PU_SHIFT,PADCFG_PAD_GPIO4_PU_MASK)
-#define SET_PADCFG_PAD_GPIO4_PU(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_304_ADDR,data,PADCFG_PAD_GPIO4_PU_SHIFT,PADCFG_PAD_GPIO4_PU_MASK)
-#define GET_PADCFG_PAD_GPIO4_PD                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_304_ADDR,PADCFG_PAD_GPIO4_PD_SHIFT,PADCFG_PAD_GPIO4_PD_MASK)
-#define SET_PADCFG_PAD_GPIO4_PD(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_304_ADDR,data,PADCFG_PAD_GPIO4_PD_SHIFT,PADCFG_PAD_GPIO4_PD_MASK)
-#define GET_PADCFG_PAD_GPIO4_SLEW                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_304_ADDR,PADCFG_PAD_GPIO4_SLEW_SHIFT,PADCFG_PAD_GPIO4_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO4_SLEW(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_304_ADDR,data,PADCFG_PAD_GPIO4_SLEW_SHIFT,PADCFG_PAD_GPIO4_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO4_SMT                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_304_ADDR,PADCFG_PAD_GPIO4_SMT_SHIFT,PADCFG_PAD_GPIO4_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO4_SMT(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_304_ADDR,data,PADCFG_PAD_GPIO4_SMT_SHIFT,PADCFG_PAD_GPIO4_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO4_POS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_304_ADDR,PADCFG_PAD_GPIO4_POS_SHIFT,PADCFG_PAD_GPIO4_POS_MASK)
-#define SET_PADCFG_PAD_GPIO4_POS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_304_ADDR,data,PADCFG_PAD_GPIO4_POS_SHIFT,PADCFG_PAD_GPIO4_POS_MASK)
-#define GET_PADCFG_PAD_GPIO5_IE                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_308_ADDR,PADCFG_PAD_GPIO5_IE_SHIFT,PADCFG_PAD_GPIO5_IE_MASK)
-#define SET_PADCFG_PAD_GPIO5_IE(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_308_ADDR,data,PADCFG_PAD_GPIO5_IE_SHIFT,PADCFG_PAD_GPIO5_IE_MASK)
-#define GET_PADCFG_PAD_GPIO5_DS                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_308_ADDR,PADCFG_PAD_GPIO5_DS_SHIFT,PADCFG_PAD_GPIO5_DS_MASK)
-#define SET_PADCFG_PAD_GPIO5_DS(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_308_ADDR,data,PADCFG_PAD_GPIO5_DS_SHIFT,PADCFG_PAD_GPIO5_DS_MASK)
-#define GET_PADCFG_PAD_GPIO5_PU                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_308_ADDR,PADCFG_PAD_GPIO5_PU_SHIFT,PADCFG_PAD_GPIO5_PU_MASK)
-#define SET_PADCFG_PAD_GPIO5_PU(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_308_ADDR,data,PADCFG_PAD_GPIO5_PU_SHIFT,PADCFG_PAD_GPIO5_PU_MASK)
-#define GET_PADCFG_PAD_GPIO5_PD                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_308_ADDR,PADCFG_PAD_GPIO5_PD_SHIFT,PADCFG_PAD_GPIO5_PD_MASK)
-#define SET_PADCFG_PAD_GPIO5_PD(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_308_ADDR,data,PADCFG_PAD_GPIO5_PD_SHIFT,PADCFG_PAD_GPIO5_PD_MASK)
-#define GET_PADCFG_PAD_GPIO5_SLEW                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_308_ADDR,PADCFG_PAD_GPIO5_SLEW_SHIFT,PADCFG_PAD_GPIO5_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO5_SLEW(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_308_ADDR,data,PADCFG_PAD_GPIO5_SLEW_SHIFT,PADCFG_PAD_GPIO5_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO5_SMT                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_308_ADDR,PADCFG_PAD_GPIO5_SMT_SHIFT,PADCFG_PAD_GPIO5_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO5_SMT(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_308_ADDR,data,PADCFG_PAD_GPIO5_SMT_SHIFT,PADCFG_PAD_GPIO5_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO5_POS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_308_ADDR,PADCFG_PAD_GPIO5_POS_SHIFT,PADCFG_PAD_GPIO5_POS_MASK)
-#define SET_PADCFG_PAD_GPIO5_POS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_308_ADDR,data,PADCFG_PAD_GPIO5_POS_SHIFT,PADCFG_PAD_GPIO5_POS_MASK)
-#define GET_PADCFG_PAD_GPIO6_IE                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_312_ADDR,PADCFG_PAD_GPIO6_IE_SHIFT,PADCFG_PAD_GPIO6_IE_MASK)
-#define SET_PADCFG_PAD_GPIO6_IE(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_312_ADDR,data,PADCFG_PAD_GPIO6_IE_SHIFT,PADCFG_PAD_GPIO6_IE_MASK)
-#define GET_PADCFG_PAD_GPIO6_DS                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_312_ADDR,PADCFG_PAD_GPIO6_DS_SHIFT,PADCFG_PAD_GPIO6_DS_MASK)
-#define SET_PADCFG_PAD_GPIO6_DS(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_312_ADDR,data,PADCFG_PAD_GPIO6_DS_SHIFT,PADCFG_PAD_GPIO6_DS_MASK)
-#define GET_PADCFG_PAD_GPIO6_PU                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_312_ADDR,PADCFG_PAD_GPIO6_PU_SHIFT,PADCFG_PAD_GPIO6_PU_MASK)
-#define SET_PADCFG_PAD_GPIO6_PU(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_312_ADDR,data,PADCFG_PAD_GPIO6_PU_SHIFT,PADCFG_PAD_GPIO6_PU_MASK)
-#define GET_PADCFG_PAD_GPIO6_PD                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_312_ADDR,PADCFG_PAD_GPIO6_PD_SHIFT,PADCFG_PAD_GPIO6_PD_MASK)
-#define SET_PADCFG_PAD_GPIO6_PD(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_312_ADDR,data,PADCFG_PAD_GPIO6_PD_SHIFT,PADCFG_PAD_GPIO6_PD_MASK)
-#define GET_PADCFG_PAD_GPIO6_SLEW                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_312_ADDR,PADCFG_PAD_GPIO6_SLEW_SHIFT,PADCFG_PAD_GPIO6_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO6_SLEW(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_312_ADDR,data,PADCFG_PAD_GPIO6_SLEW_SHIFT,PADCFG_PAD_GPIO6_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO6_SMT                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_312_ADDR,PADCFG_PAD_GPIO6_SMT_SHIFT,PADCFG_PAD_GPIO6_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO6_SMT(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_312_ADDR,data,PADCFG_PAD_GPIO6_SMT_SHIFT,PADCFG_PAD_GPIO6_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO6_POS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_312_ADDR,PADCFG_PAD_GPIO6_POS_SHIFT,PADCFG_PAD_GPIO6_POS_MASK)
-#define SET_PADCFG_PAD_GPIO6_POS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_312_ADDR,data,PADCFG_PAD_GPIO6_POS_SHIFT,PADCFG_PAD_GPIO6_POS_MASK)
-#define GET_PADCFG_PAD_GPIO7_IE                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_316_ADDR,PADCFG_PAD_GPIO7_IE_SHIFT,PADCFG_PAD_GPIO7_IE_MASK)
-#define SET_PADCFG_PAD_GPIO7_IE(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_316_ADDR,data,PADCFG_PAD_GPIO7_IE_SHIFT,PADCFG_PAD_GPIO7_IE_MASK)
-#define GET_PADCFG_PAD_GPIO7_DS                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_316_ADDR,PADCFG_PAD_GPIO7_DS_SHIFT,PADCFG_PAD_GPIO7_DS_MASK)
-#define SET_PADCFG_PAD_GPIO7_DS(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_316_ADDR,data,PADCFG_PAD_GPIO7_DS_SHIFT,PADCFG_PAD_GPIO7_DS_MASK)
-#define GET_PADCFG_PAD_GPIO7_PU                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_316_ADDR,PADCFG_PAD_GPIO7_PU_SHIFT,PADCFG_PAD_GPIO7_PU_MASK)
-#define SET_PADCFG_PAD_GPIO7_PU(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_316_ADDR,data,PADCFG_PAD_GPIO7_PU_SHIFT,PADCFG_PAD_GPIO7_PU_MASK)
-#define GET_PADCFG_PAD_GPIO7_PD                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_316_ADDR,PADCFG_PAD_GPIO7_PD_SHIFT,PADCFG_PAD_GPIO7_PD_MASK)
-#define SET_PADCFG_PAD_GPIO7_PD(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_316_ADDR,data,PADCFG_PAD_GPIO7_PD_SHIFT,PADCFG_PAD_GPIO7_PD_MASK)
-#define GET_PADCFG_PAD_GPIO7_SLEW                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_316_ADDR,PADCFG_PAD_GPIO7_SLEW_SHIFT,PADCFG_PAD_GPIO7_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO7_SLEW(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_316_ADDR,data,PADCFG_PAD_GPIO7_SLEW_SHIFT,PADCFG_PAD_GPIO7_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO7_SMT                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_316_ADDR,PADCFG_PAD_GPIO7_SMT_SHIFT,PADCFG_PAD_GPIO7_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO7_SMT(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_316_ADDR,data,PADCFG_PAD_GPIO7_SMT_SHIFT,PADCFG_PAD_GPIO7_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO7_POS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_316_ADDR,PADCFG_PAD_GPIO7_POS_SHIFT,PADCFG_PAD_GPIO7_POS_MASK)
-#define SET_PADCFG_PAD_GPIO7_POS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_316_ADDR,data,PADCFG_PAD_GPIO7_POS_SHIFT,PADCFG_PAD_GPIO7_POS_MASK)
-#define GET_PADCFG_PAD_GPIO8_IE                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_320_ADDR,PADCFG_PAD_GPIO8_IE_SHIFT,PADCFG_PAD_GPIO8_IE_MASK)
-#define SET_PADCFG_PAD_GPIO8_IE(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_320_ADDR,data,PADCFG_PAD_GPIO8_IE_SHIFT,PADCFG_PAD_GPIO8_IE_MASK)
-#define GET_PADCFG_PAD_GPIO8_DS                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_320_ADDR,PADCFG_PAD_GPIO8_DS_SHIFT,PADCFG_PAD_GPIO8_DS_MASK)
-#define SET_PADCFG_PAD_GPIO8_DS(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_320_ADDR,data,PADCFG_PAD_GPIO8_DS_SHIFT,PADCFG_PAD_GPIO8_DS_MASK)
-#define GET_PADCFG_PAD_GPIO8_PU                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_320_ADDR,PADCFG_PAD_GPIO8_PU_SHIFT,PADCFG_PAD_GPIO8_PU_MASK)
-#define SET_PADCFG_PAD_GPIO8_PU(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_320_ADDR,data,PADCFG_PAD_GPIO8_PU_SHIFT,PADCFG_PAD_GPIO8_PU_MASK)
-#define GET_PADCFG_PAD_GPIO8_PD                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_320_ADDR,PADCFG_PAD_GPIO8_PD_SHIFT,PADCFG_PAD_GPIO8_PD_MASK)
-#define SET_PADCFG_PAD_GPIO8_PD(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_320_ADDR,data,PADCFG_PAD_GPIO8_PD_SHIFT,PADCFG_PAD_GPIO8_PD_MASK)
-#define GET_PADCFG_PAD_GPIO8_SLEW                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_320_ADDR,PADCFG_PAD_GPIO8_SLEW_SHIFT,PADCFG_PAD_GPIO8_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO8_SLEW(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_320_ADDR,data,PADCFG_PAD_GPIO8_SLEW_SHIFT,PADCFG_PAD_GPIO8_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO8_SMT                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_320_ADDR,PADCFG_PAD_GPIO8_SMT_SHIFT,PADCFG_PAD_GPIO8_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO8_SMT(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_320_ADDR,data,PADCFG_PAD_GPIO8_SMT_SHIFT,PADCFG_PAD_GPIO8_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO8_POS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_320_ADDR,PADCFG_PAD_GPIO8_POS_SHIFT,PADCFG_PAD_GPIO8_POS_MASK)
-#define SET_PADCFG_PAD_GPIO8_POS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_320_ADDR,data,PADCFG_PAD_GPIO8_POS_SHIFT,PADCFG_PAD_GPIO8_POS_MASK)
-#define GET_PADCFG_PAD_GPIO9_IE                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_324_ADDR,PADCFG_PAD_GPIO9_IE_SHIFT,PADCFG_PAD_GPIO9_IE_MASK)
-#define SET_PADCFG_PAD_GPIO9_IE(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_324_ADDR,data,PADCFG_PAD_GPIO9_IE_SHIFT,PADCFG_PAD_GPIO9_IE_MASK)
-#define GET_PADCFG_PAD_GPIO9_DS                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_324_ADDR,PADCFG_PAD_GPIO9_DS_SHIFT,PADCFG_PAD_GPIO9_DS_MASK)
-#define SET_PADCFG_PAD_GPIO9_DS(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_324_ADDR,data,PADCFG_PAD_GPIO9_DS_SHIFT,PADCFG_PAD_GPIO9_DS_MASK)
-#define GET_PADCFG_PAD_GPIO9_PU                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_324_ADDR,PADCFG_PAD_GPIO9_PU_SHIFT,PADCFG_PAD_GPIO9_PU_MASK)
-#define SET_PADCFG_PAD_GPIO9_PU(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_324_ADDR,data,PADCFG_PAD_GPIO9_PU_SHIFT,PADCFG_PAD_GPIO9_PU_MASK)
-#define GET_PADCFG_PAD_GPIO9_PD                            saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_324_ADDR,PADCFG_PAD_GPIO9_PD_SHIFT,PADCFG_PAD_GPIO9_PD_MASK)
-#define SET_PADCFG_PAD_GPIO9_PD(data)                      saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_324_ADDR,data,PADCFG_PAD_GPIO9_PD_SHIFT,PADCFG_PAD_GPIO9_PD_MASK)
-#define GET_PADCFG_PAD_GPIO9_SLEW                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_324_ADDR,PADCFG_PAD_GPIO9_SLEW_SHIFT,PADCFG_PAD_GPIO9_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO9_SLEW(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_324_ADDR,data,PADCFG_PAD_GPIO9_SLEW_SHIFT,PADCFG_PAD_GPIO9_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO9_SMT                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_324_ADDR,PADCFG_PAD_GPIO9_SMT_SHIFT,PADCFG_PAD_GPIO9_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO9_SMT(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_324_ADDR,data,PADCFG_PAD_GPIO9_SMT_SHIFT,PADCFG_PAD_GPIO9_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO9_POS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_324_ADDR,PADCFG_PAD_GPIO9_POS_SHIFT,PADCFG_PAD_GPIO9_POS_MASK)
-#define SET_PADCFG_PAD_GPIO9_POS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_324_ADDR,data,PADCFG_PAD_GPIO9_POS_SHIFT,PADCFG_PAD_GPIO9_POS_MASK)
-#define GET_PADCFG_PAD_GPIO10_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_328_ADDR,PADCFG_PAD_GPIO10_IE_SHIFT,PADCFG_PAD_GPIO10_IE_MASK)
-#define SET_PADCFG_PAD_GPIO10_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_328_ADDR,data,PADCFG_PAD_GPIO10_IE_SHIFT,PADCFG_PAD_GPIO10_IE_MASK)
-#define GET_PADCFG_PAD_GPIO10_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_328_ADDR,PADCFG_PAD_GPIO10_DS_SHIFT,PADCFG_PAD_GPIO10_DS_MASK)
-#define SET_PADCFG_PAD_GPIO10_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_328_ADDR,data,PADCFG_PAD_GPIO10_DS_SHIFT,PADCFG_PAD_GPIO10_DS_MASK)
-#define GET_PADCFG_PAD_GPIO10_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_328_ADDR,PADCFG_PAD_GPIO10_PU_SHIFT,PADCFG_PAD_GPIO10_PU_MASK)
-#define SET_PADCFG_PAD_GPIO10_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_328_ADDR,data,PADCFG_PAD_GPIO10_PU_SHIFT,PADCFG_PAD_GPIO10_PU_MASK)
-#define GET_PADCFG_PAD_GPIO10_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_328_ADDR,PADCFG_PAD_GPIO10_PD_SHIFT,PADCFG_PAD_GPIO10_PD_MASK)
-#define SET_PADCFG_PAD_GPIO10_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_328_ADDR,data,PADCFG_PAD_GPIO10_PD_SHIFT,PADCFG_PAD_GPIO10_PD_MASK)
-#define GET_PADCFG_PAD_GPIO10_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_328_ADDR,PADCFG_PAD_GPIO10_SLEW_SHIFT,PADCFG_PAD_GPIO10_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO10_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_328_ADDR,data,PADCFG_PAD_GPIO10_SLEW_SHIFT,PADCFG_PAD_GPIO10_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO10_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_328_ADDR,PADCFG_PAD_GPIO10_SMT_SHIFT,PADCFG_PAD_GPIO10_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO10_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_328_ADDR,data,PADCFG_PAD_GPIO10_SMT_SHIFT,PADCFG_PAD_GPIO10_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO10_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_328_ADDR,PADCFG_PAD_GPIO10_POS_SHIFT,PADCFG_PAD_GPIO10_POS_MASK)
-#define SET_PADCFG_PAD_GPIO10_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_328_ADDR,data,PADCFG_PAD_GPIO10_POS_SHIFT,PADCFG_PAD_GPIO10_POS_MASK)
-#define GET_PADCFG_PAD_GPIO11_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_332_ADDR,PADCFG_PAD_GPIO11_IE_SHIFT,PADCFG_PAD_GPIO11_IE_MASK)
-#define SET_PADCFG_PAD_GPIO11_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_332_ADDR,data,PADCFG_PAD_GPIO11_IE_SHIFT,PADCFG_PAD_GPIO11_IE_MASK)
-#define GET_PADCFG_PAD_GPIO11_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_332_ADDR,PADCFG_PAD_GPIO11_DS_SHIFT,PADCFG_PAD_GPIO11_DS_MASK)
-#define SET_PADCFG_PAD_GPIO11_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_332_ADDR,data,PADCFG_PAD_GPIO11_DS_SHIFT,PADCFG_PAD_GPIO11_DS_MASK)
-#define GET_PADCFG_PAD_GPIO11_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_332_ADDR,PADCFG_PAD_GPIO11_PU_SHIFT,PADCFG_PAD_GPIO11_PU_MASK)
-#define SET_PADCFG_PAD_GPIO11_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_332_ADDR,data,PADCFG_PAD_GPIO11_PU_SHIFT,PADCFG_PAD_GPIO11_PU_MASK)
-#define GET_PADCFG_PAD_GPIO11_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_332_ADDR,PADCFG_PAD_GPIO11_PD_SHIFT,PADCFG_PAD_GPIO11_PD_MASK)
-#define SET_PADCFG_PAD_GPIO11_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_332_ADDR,data,PADCFG_PAD_GPIO11_PD_SHIFT,PADCFG_PAD_GPIO11_PD_MASK)
-#define GET_PADCFG_PAD_GPIO11_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_332_ADDR,PADCFG_PAD_GPIO11_SLEW_SHIFT,PADCFG_PAD_GPIO11_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO11_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_332_ADDR,data,PADCFG_PAD_GPIO11_SLEW_SHIFT,PADCFG_PAD_GPIO11_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO11_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_332_ADDR,PADCFG_PAD_GPIO11_SMT_SHIFT,PADCFG_PAD_GPIO11_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO11_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_332_ADDR,data,PADCFG_PAD_GPIO11_SMT_SHIFT,PADCFG_PAD_GPIO11_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO11_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_332_ADDR,PADCFG_PAD_GPIO11_POS_SHIFT,PADCFG_PAD_GPIO11_POS_MASK)
-#define SET_PADCFG_PAD_GPIO11_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_332_ADDR,data,PADCFG_PAD_GPIO11_POS_SHIFT,PADCFG_PAD_GPIO11_POS_MASK)
-#define GET_PADCFG_PAD_GPIO12_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_336_ADDR,PADCFG_PAD_GPIO12_IE_SHIFT,PADCFG_PAD_GPIO12_IE_MASK)
-#define SET_PADCFG_PAD_GPIO12_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_336_ADDR,data,PADCFG_PAD_GPIO12_IE_SHIFT,PADCFG_PAD_GPIO12_IE_MASK)
-#define GET_PADCFG_PAD_GPIO12_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_336_ADDR,PADCFG_PAD_GPIO12_DS_SHIFT,PADCFG_PAD_GPIO12_DS_MASK)
-#define SET_PADCFG_PAD_GPIO12_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_336_ADDR,data,PADCFG_PAD_GPIO12_DS_SHIFT,PADCFG_PAD_GPIO12_DS_MASK)
-#define GET_PADCFG_PAD_GPIO12_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_336_ADDR,PADCFG_PAD_GPIO12_PU_SHIFT,PADCFG_PAD_GPIO12_PU_MASK)
-#define SET_PADCFG_PAD_GPIO12_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_336_ADDR,data,PADCFG_PAD_GPIO12_PU_SHIFT,PADCFG_PAD_GPIO12_PU_MASK)
-#define GET_PADCFG_PAD_GPIO12_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_336_ADDR,PADCFG_PAD_GPIO12_PD_SHIFT,PADCFG_PAD_GPIO12_PD_MASK)
-#define SET_PADCFG_PAD_GPIO12_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_336_ADDR,data,PADCFG_PAD_GPIO12_PD_SHIFT,PADCFG_PAD_GPIO12_PD_MASK)
-#define GET_PADCFG_PAD_GPIO12_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_336_ADDR,PADCFG_PAD_GPIO12_SLEW_SHIFT,PADCFG_PAD_GPIO12_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO12_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_336_ADDR,data,PADCFG_PAD_GPIO12_SLEW_SHIFT,PADCFG_PAD_GPIO12_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO12_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_336_ADDR,PADCFG_PAD_GPIO12_SMT_SHIFT,PADCFG_PAD_GPIO12_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO12_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_336_ADDR,data,PADCFG_PAD_GPIO12_SMT_SHIFT,PADCFG_PAD_GPIO12_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO12_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_336_ADDR,PADCFG_PAD_GPIO12_POS_SHIFT,PADCFG_PAD_GPIO12_POS_MASK)
-#define SET_PADCFG_PAD_GPIO12_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_336_ADDR,data,PADCFG_PAD_GPIO12_POS_SHIFT,PADCFG_PAD_GPIO12_POS_MASK)
-#define GET_PADCFG_PAD_GPIO13_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_340_ADDR,PADCFG_PAD_GPIO13_IE_SHIFT,PADCFG_PAD_GPIO13_IE_MASK)
-#define SET_PADCFG_PAD_GPIO13_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_340_ADDR,data,PADCFG_PAD_GPIO13_IE_SHIFT,PADCFG_PAD_GPIO13_IE_MASK)
-#define GET_PADCFG_PAD_GPIO13_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_340_ADDR,PADCFG_PAD_GPIO13_DS_SHIFT,PADCFG_PAD_GPIO13_DS_MASK)
-#define SET_PADCFG_PAD_GPIO13_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_340_ADDR,data,PADCFG_PAD_GPIO13_DS_SHIFT,PADCFG_PAD_GPIO13_DS_MASK)
-#define GET_PADCFG_PAD_GPIO13_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_340_ADDR,PADCFG_PAD_GPIO13_PU_SHIFT,PADCFG_PAD_GPIO13_PU_MASK)
-#define SET_PADCFG_PAD_GPIO13_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_340_ADDR,data,PADCFG_PAD_GPIO13_PU_SHIFT,PADCFG_PAD_GPIO13_PU_MASK)
-#define GET_PADCFG_PAD_GPIO13_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_340_ADDR,PADCFG_PAD_GPIO13_PD_SHIFT,PADCFG_PAD_GPIO13_PD_MASK)
-#define SET_PADCFG_PAD_GPIO13_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_340_ADDR,data,PADCFG_PAD_GPIO13_PD_SHIFT,PADCFG_PAD_GPIO13_PD_MASK)
-#define GET_PADCFG_PAD_GPIO13_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_340_ADDR,PADCFG_PAD_GPIO13_SLEW_SHIFT,PADCFG_PAD_GPIO13_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO13_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_340_ADDR,data,PADCFG_PAD_GPIO13_SLEW_SHIFT,PADCFG_PAD_GPIO13_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO13_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_340_ADDR,PADCFG_PAD_GPIO13_SMT_SHIFT,PADCFG_PAD_GPIO13_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO13_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_340_ADDR,data,PADCFG_PAD_GPIO13_SMT_SHIFT,PADCFG_PAD_GPIO13_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO13_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_340_ADDR,PADCFG_PAD_GPIO13_POS_SHIFT,PADCFG_PAD_GPIO13_POS_MASK)
-#define SET_PADCFG_PAD_GPIO13_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_340_ADDR,data,PADCFG_PAD_GPIO13_POS_SHIFT,PADCFG_PAD_GPIO13_POS_MASK)
-#define GET_PADCFG_PAD_GPIO14_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_344_ADDR,PADCFG_PAD_GPIO14_IE_SHIFT,PADCFG_PAD_GPIO14_IE_MASK)
-#define SET_PADCFG_PAD_GPIO14_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_344_ADDR,data,PADCFG_PAD_GPIO14_IE_SHIFT,PADCFG_PAD_GPIO14_IE_MASK)
-#define GET_PADCFG_PAD_GPIO14_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_344_ADDR,PADCFG_PAD_GPIO14_DS_SHIFT,PADCFG_PAD_GPIO14_DS_MASK)
-#define SET_PADCFG_PAD_GPIO14_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_344_ADDR,data,PADCFG_PAD_GPIO14_DS_SHIFT,PADCFG_PAD_GPIO14_DS_MASK)
-#define GET_PADCFG_PAD_GPIO14_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_344_ADDR,PADCFG_PAD_GPIO14_PU_SHIFT,PADCFG_PAD_GPIO14_PU_MASK)
-#define SET_PADCFG_PAD_GPIO14_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_344_ADDR,data,PADCFG_PAD_GPIO14_PU_SHIFT,PADCFG_PAD_GPIO14_PU_MASK)
-#define GET_PADCFG_PAD_GPIO14_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_344_ADDR,PADCFG_PAD_GPIO14_PD_SHIFT,PADCFG_PAD_GPIO14_PD_MASK)
-#define SET_PADCFG_PAD_GPIO14_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_344_ADDR,data,PADCFG_PAD_GPIO14_PD_SHIFT,PADCFG_PAD_GPIO14_PD_MASK)
-#define GET_PADCFG_PAD_GPIO14_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_344_ADDR,PADCFG_PAD_GPIO14_SLEW_SHIFT,PADCFG_PAD_GPIO14_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO14_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_344_ADDR,data,PADCFG_PAD_GPIO14_SLEW_SHIFT,PADCFG_PAD_GPIO14_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO14_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_344_ADDR,PADCFG_PAD_GPIO14_SMT_SHIFT,PADCFG_PAD_GPIO14_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO14_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_344_ADDR,data,PADCFG_PAD_GPIO14_SMT_SHIFT,PADCFG_PAD_GPIO14_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO14_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_344_ADDR,PADCFG_PAD_GPIO14_POS_SHIFT,PADCFG_PAD_GPIO14_POS_MASK)
-#define SET_PADCFG_PAD_GPIO14_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_344_ADDR,data,PADCFG_PAD_GPIO14_POS_SHIFT,PADCFG_PAD_GPIO14_POS_MASK)
-#define GET_PADCFG_PAD_GPIO15_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_348_ADDR,PADCFG_PAD_GPIO15_IE_SHIFT,PADCFG_PAD_GPIO15_IE_MASK)
-#define SET_PADCFG_PAD_GPIO15_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_348_ADDR,data,PADCFG_PAD_GPIO15_IE_SHIFT,PADCFG_PAD_GPIO15_IE_MASK)
-#define GET_PADCFG_PAD_GPIO15_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_348_ADDR,PADCFG_PAD_GPIO15_DS_SHIFT,PADCFG_PAD_GPIO15_DS_MASK)
-#define SET_PADCFG_PAD_GPIO15_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_348_ADDR,data,PADCFG_PAD_GPIO15_DS_SHIFT,PADCFG_PAD_GPIO15_DS_MASK)
-#define GET_PADCFG_PAD_GPIO15_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_348_ADDR,PADCFG_PAD_GPIO15_PU_SHIFT,PADCFG_PAD_GPIO15_PU_MASK)
-#define SET_PADCFG_PAD_GPIO15_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_348_ADDR,data,PADCFG_PAD_GPIO15_PU_SHIFT,PADCFG_PAD_GPIO15_PU_MASK)
-#define GET_PADCFG_PAD_GPIO15_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_348_ADDR,PADCFG_PAD_GPIO15_PD_SHIFT,PADCFG_PAD_GPIO15_PD_MASK)
-#define SET_PADCFG_PAD_GPIO15_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_348_ADDR,data,PADCFG_PAD_GPIO15_PD_SHIFT,PADCFG_PAD_GPIO15_PD_MASK)
-#define GET_PADCFG_PAD_GPIO15_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_348_ADDR,PADCFG_PAD_GPIO15_SLEW_SHIFT,PADCFG_PAD_GPIO15_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO15_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_348_ADDR,data,PADCFG_PAD_GPIO15_SLEW_SHIFT,PADCFG_PAD_GPIO15_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO15_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_348_ADDR,PADCFG_PAD_GPIO15_SMT_SHIFT,PADCFG_PAD_GPIO15_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO15_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_348_ADDR,data,PADCFG_PAD_GPIO15_SMT_SHIFT,PADCFG_PAD_GPIO15_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO15_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_348_ADDR,PADCFG_PAD_GPIO15_POS_SHIFT,PADCFG_PAD_GPIO15_POS_MASK)
-#define SET_PADCFG_PAD_GPIO15_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_348_ADDR,data,PADCFG_PAD_GPIO15_POS_SHIFT,PADCFG_PAD_GPIO15_POS_MASK)
-#define GET_PADCFG_PAD_GPIO16_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_352_ADDR,PADCFG_PAD_GPIO16_IE_SHIFT,PADCFG_PAD_GPIO16_IE_MASK)
-#define SET_PADCFG_PAD_GPIO16_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_352_ADDR,data,PADCFG_PAD_GPIO16_IE_SHIFT,PADCFG_PAD_GPIO16_IE_MASK)
-#define GET_PADCFG_PAD_GPIO16_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_352_ADDR,PADCFG_PAD_GPIO16_DS_SHIFT,PADCFG_PAD_GPIO16_DS_MASK)
-#define SET_PADCFG_PAD_GPIO16_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_352_ADDR,data,PADCFG_PAD_GPIO16_DS_SHIFT,PADCFG_PAD_GPIO16_DS_MASK)
-#define GET_PADCFG_PAD_GPIO16_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_352_ADDR,PADCFG_PAD_GPIO16_PU_SHIFT,PADCFG_PAD_GPIO16_PU_MASK)
-#define SET_PADCFG_PAD_GPIO16_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_352_ADDR,data,PADCFG_PAD_GPIO16_PU_SHIFT,PADCFG_PAD_GPIO16_PU_MASK)
-#define GET_PADCFG_PAD_GPIO16_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_352_ADDR,PADCFG_PAD_GPIO16_PD_SHIFT,PADCFG_PAD_GPIO16_PD_MASK)
-#define SET_PADCFG_PAD_GPIO16_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_352_ADDR,data,PADCFG_PAD_GPIO16_PD_SHIFT,PADCFG_PAD_GPIO16_PD_MASK)
-#define GET_PADCFG_PAD_GPIO16_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_352_ADDR,PADCFG_PAD_GPIO16_SLEW_SHIFT,PADCFG_PAD_GPIO16_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO16_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_352_ADDR,data,PADCFG_PAD_GPIO16_SLEW_SHIFT,PADCFG_PAD_GPIO16_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO16_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_352_ADDR,PADCFG_PAD_GPIO16_SMT_SHIFT,PADCFG_PAD_GPIO16_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO16_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_352_ADDR,data,PADCFG_PAD_GPIO16_SMT_SHIFT,PADCFG_PAD_GPIO16_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO16_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_352_ADDR,PADCFG_PAD_GPIO16_POS_SHIFT,PADCFG_PAD_GPIO16_POS_MASK)
-#define SET_PADCFG_PAD_GPIO16_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_352_ADDR,data,PADCFG_PAD_GPIO16_POS_SHIFT,PADCFG_PAD_GPIO16_POS_MASK)
-#define GET_PADCFG_PAD_GPIO17_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_356_ADDR,PADCFG_PAD_GPIO17_IE_SHIFT,PADCFG_PAD_GPIO17_IE_MASK)
-#define SET_PADCFG_PAD_GPIO17_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_356_ADDR,data,PADCFG_PAD_GPIO17_IE_SHIFT,PADCFG_PAD_GPIO17_IE_MASK)
-#define GET_PADCFG_PAD_GPIO17_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_356_ADDR,PADCFG_PAD_GPIO17_DS_SHIFT,PADCFG_PAD_GPIO17_DS_MASK)
-#define SET_PADCFG_PAD_GPIO17_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_356_ADDR,data,PADCFG_PAD_GPIO17_DS_SHIFT,PADCFG_PAD_GPIO17_DS_MASK)
-#define GET_PADCFG_PAD_GPIO17_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_356_ADDR,PADCFG_PAD_GPIO17_PU_SHIFT,PADCFG_PAD_GPIO17_PU_MASK)
-#define SET_PADCFG_PAD_GPIO17_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_356_ADDR,data,PADCFG_PAD_GPIO17_PU_SHIFT,PADCFG_PAD_GPIO17_PU_MASK)
-#define GET_PADCFG_PAD_GPIO17_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_356_ADDR,PADCFG_PAD_GPIO17_PD_SHIFT,PADCFG_PAD_GPIO17_PD_MASK)
-#define SET_PADCFG_PAD_GPIO17_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_356_ADDR,data,PADCFG_PAD_GPIO17_PD_SHIFT,PADCFG_PAD_GPIO17_PD_MASK)
-#define GET_PADCFG_PAD_GPIO17_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_356_ADDR,PADCFG_PAD_GPIO17_SLEW_SHIFT,PADCFG_PAD_GPIO17_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO17_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_356_ADDR,data,PADCFG_PAD_GPIO17_SLEW_SHIFT,PADCFG_PAD_GPIO17_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO17_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_356_ADDR,PADCFG_PAD_GPIO17_SMT_SHIFT,PADCFG_PAD_GPIO17_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO17_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_356_ADDR,data,PADCFG_PAD_GPIO17_SMT_SHIFT,PADCFG_PAD_GPIO17_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO17_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_356_ADDR,PADCFG_PAD_GPIO17_POS_SHIFT,PADCFG_PAD_GPIO17_POS_MASK)
-#define SET_PADCFG_PAD_GPIO17_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_356_ADDR,data,PADCFG_PAD_GPIO17_POS_SHIFT,PADCFG_PAD_GPIO17_POS_MASK)
-#define GET_PADCFG_PAD_GPIO18_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_360_ADDR,PADCFG_PAD_GPIO18_IE_SHIFT,PADCFG_PAD_GPIO18_IE_MASK)
-#define SET_PADCFG_PAD_GPIO18_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_360_ADDR,data,PADCFG_PAD_GPIO18_IE_SHIFT,PADCFG_PAD_GPIO18_IE_MASK)
-#define GET_PADCFG_PAD_GPIO18_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_360_ADDR,PADCFG_PAD_GPIO18_DS_SHIFT,PADCFG_PAD_GPIO18_DS_MASK)
-#define SET_PADCFG_PAD_GPIO18_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_360_ADDR,data,PADCFG_PAD_GPIO18_DS_SHIFT,PADCFG_PAD_GPIO18_DS_MASK)
-#define GET_PADCFG_PAD_GPIO18_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_360_ADDR,PADCFG_PAD_GPIO18_PU_SHIFT,PADCFG_PAD_GPIO18_PU_MASK)
-#define SET_PADCFG_PAD_GPIO18_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_360_ADDR,data,PADCFG_PAD_GPIO18_PU_SHIFT,PADCFG_PAD_GPIO18_PU_MASK)
-#define GET_PADCFG_PAD_GPIO18_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_360_ADDR,PADCFG_PAD_GPIO18_PD_SHIFT,PADCFG_PAD_GPIO18_PD_MASK)
-#define SET_PADCFG_PAD_GPIO18_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_360_ADDR,data,PADCFG_PAD_GPIO18_PD_SHIFT,PADCFG_PAD_GPIO18_PD_MASK)
-#define GET_PADCFG_PAD_GPIO18_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_360_ADDR,PADCFG_PAD_GPIO18_SLEW_SHIFT,PADCFG_PAD_GPIO18_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO18_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_360_ADDR,data,PADCFG_PAD_GPIO18_SLEW_SHIFT,PADCFG_PAD_GPIO18_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO18_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_360_ADDR,PADCFG_PAD_GPIO18_SMT_SHIFT,PADCFG_PAD_GPIO18_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO18_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_360_ADDR,data,PADCFG_PAD_GPIO18_SMT_SHIFT,PADCFG_PAD_GPIO18_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO18_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_360_ADDR,PADCFG_PAD_GPIO18_POS_SHIFT,PADCFG_PAD_GPIO18_POS_MASK)
-#define SET_PADCFG_PAD_GPIO18_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_360_ADDR,data,PADCFG_PAD_GPIO18_POS_SHIFT,PADCFG_PAD_GPIO18_POS_MASK)
-#define GET_PADCFG_PAD_GPIO19_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_364_ADDR,PADCFG_PAD_GPIO19_IE_SHIFT,PADCFG_PAD_GPIO19_IE_MASK)
-#define SET_PADCFG_PAD_GPIO19_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_364_ADDR,data,PADCFG_PAD_GPIO19_IE_SHIFT,PADCFG_PAD_GPIO19_IE_MASK)
-#define GET_PADCFG_PAD_GPIO19_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_364_ADDR,PADCFG_PAD_GPIO19_DS_SHIFT,PADCFG_PAD_GPIO19_DS_MASK)
-#define SET_PADCFG_PAD_GPIO19_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_364_ADDR,data,PADCFG_PAD_GPIO19_DS_SHIFT,PADCFG_PAD_GPIO19_DS_MASK)
-#define GET_PADCFG_PAD_GPIO19_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_364_ADDR,PADCFG_PAD_GPIO19_PU_SHIFT,PADCFG_PAD_GPIO19_PU_MASK)
-#define SET_PADCFG_PAD_GPIO19_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_364_ADDR,data,PADCFG_PAD_GPIO19_PU_SHIFT,PADCFG_PAD_GPIO19_PU_MASK)
-#define GET_PADCFG_PAD_GPIO19_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_364_ADDR,PADCFG_PAD_GPIO19_PD_SHIFT,PADCFG_PAD_GPIO19_PD_MASK)
-#define SET_PADCFG_PAD_GPIO19_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_364_ADDR,data,PADCFG_PAD_GPIO19_PD_SHIFT,PADCFG_PAD_GPIO19_PD_MASK)
-#define GET_PADCFG_PAD_GPIO19_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_364_ADDR,PADCFG_PAD_GPIO19_SLEW_SHIFT,PADCFG_PAD_GPIO19_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO19_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_364_ADDR,data,PADCFG_PAD_GPIO19_SLEW_SHIFT,PADCFG_PAD_GPIO19_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO19_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_364_ADDR,PADCFG_PAD_GPIO19_SMT_SHIFT,PADCFG_PAD_GPIO19_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO19_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_364_ADDR,data,PADCFG_PAD_GPIO19_SMT_SHIFT,PADCFG_PAD_GPIO19_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO19_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_364_ADDR,PADCFG_PAD_GPIO19_POS_SHIFT,PADCFG_PAD_GPIO19_POS_MASK)
-#define SET_PADCFG_PAD_GPIO19_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_364_ADDR,data,PADCFG_PAD_GPIO19_POS_SHIFT,PADCFG_PAD_GPIO19_POS_MASK)
-#define GET_PADCFG_PAD_GPIO20_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_368_ADDR,PADCFG_PAD_GPIO20_IE_SHIFT,PADCFG_PAD_GPIO20_IE_MASK)
-#define SET_PADCFG_PAD_GPIO20_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_368_ADDR,data,PADCFG_PAD_GPIO20_IE_SHIFT,PADCFG_PAD_GPIO20_IE_MASK)
-#define GET_PADCFG_PAD_GPIO20_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_368_ADDR,PADCFG_PAD_GPIO20_DS_SHIFT,PADCFG_PAD_GPIO20_DS_MASK)
-#define SET_PADCFG_PAD_GPIO20_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_368_ADDR,data,PADCFG_PAD_GPIO20_DS_SHIFT,PADCFG_PAD_GPIO20_DS_MASK)
-#define GET_PADCFG_PAD_GPIO20_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_368_ADDR,PADCFG_PAD_GPIO20_PU_SHIFT,PADCFG_PAD_GPIO20_PU_MASK)
-#define SET_PADCFG_PAD_GPIO20_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_368_ADDR,data,PADCFG_PAD_GPIO20_PU_SHIFT,PADCFG_PAD_GPIO20_PU_MASK)
-#define GET_PADCFG_PAD_GPIO20_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_368_ADDR,PADCFG_PAD_GPIO20_PD_SHIFT,PADCFG_PAD_GPIO20_PD_MASK)
-#define SET_PADCFG_PAD_GPIO20_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_368_ADDR,data,PADCFG_PAD_GPIO20_PD_SHIFT,PADCFG_PAD_GPIO20_PD_MASK)
-#define GET_PADCFG_PAD_GPIO20_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_368_ADDR,PADCFG_PAD_GPIO20_SLEW_SHIFT,PADCFG_PAD_GPIO20_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO20_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_368_ADDR,data,PADCFG_PAD_GPIO20_SLEW_SHIFT,PADCFG_PAD_GPIO20_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO20_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_368_ADDR,PADCFG_PAD_GPIO20_SMT_SHIFT,PADCFG_PAD_GPIO20_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO20_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_368_ADDR,data,PADCFG_PAD_GPIO20_SMT_SHIFT,PADCFG_PAD_GPIO20_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO20_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_368_ADDR,PADCFG_PAD_GPIO20_POS_SHIFT,PADCFG_PAD_GPIO20_POS_MASK)
-#define SET_PADCFG_PAD_GPIO20_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_368_ADDR,data,PADCFG_PAD_GPIO20_POS_SHIFT,PADCFG_PAD_GPIO20_POS_MASK)
-#define GET_PADCFG_PAD_GPIO21_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_372_ADDR,PADCFG_PAD_GPIO21_IE_SHIFT,PADCFG_PAD_GPIO21_IE_MASK)
-#define SET_PADCFG_PAD_GPIO21_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_372_ADDR,data,PADCFG_PAD_GPIO21_IE_SHIFT,PADCFG_PAD_GPIO21_IE_MASK)
-#define GET_PADCFG_PAD_GPIO21_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_372_ADDR,PADCFG_PAD_GPIO21_DS_SHIFT,PADCFG_PAD_GPIO21_DS_MASK)
-#define SET_PADCFG_PAD_GPIO21_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_372_ADDR,data,PADCFG_PAD_GPIO21_DS_SHIFT,PADCFG_PAD_GPIO21_DS_MASK)
-#define GET_PADCFG_PAD_GPIO21_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_372_ADDR,PADCFG_PAD_GPIO21_PU_SHIFT,PADCFG_PAD_GPIO21_PU_MASK)
-#define SET_PADCFG_PAD_GPIO21_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_372_ADDR,data,PADCFG_PAD_GPIO21_PU_SHIFT,PADCFG_PAD_GPIO21_PU_MASK)
-#define GET_PADCFG_PAD_GPIO21_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_372_ADDR,PADCFG_PAD_GPIO21_PD_SHIFT,PADCFG_PAD_GPIO21_PD_MASK)
-#define SET_PADCFG_PAD_GPIO21_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_372_ADDR,data,PADCFG_PAD_GPIO21_PD_SHIFT,PADCFG_PAD_GPIO21_PD_MASK)
-#define GET_PADCFG_PAD_GPIO21_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_372_ADDR,PADCFG_PAD_GPIO21_SLEW_SHIFT,PADCFG_PAD_GPIO21_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO21_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_372_ADDR,data,PADCFG_PAD_GPIO21_SLEW_SHIFT,PADCFG_PAD_GPIO21_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO21_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_372_ADDR,PADCFG_PAD_GPIO21_SMT_SHIFT,PADCFG_PAD_GPIO21_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO21_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_372_ADDR,data,PADCFG_PAD_GPIO21_SMT_SHIFT,PADCFG_PAD_GPIO21_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO21_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_372_ADDR,PADCFG_PAD_GPIO21_POS_SHIFT,PADCFG_PAD_GPIO21_POS_MASK)
-#define SET_PADCFG_PAD_GPIO21_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_372_ADDR,data,PADCFG_PAD_GPIO21_POS_SHIFT,PADCFG_PAD_GPIO21_POS_MASK)
-#define GET_PADCFG_PAD_GPIO22_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_376_ADDR,PADCFG_PAD_GPIO22_IE_SHIFT,PADCFG_PAD_GPIO22_IE_MASK)
-#define SET_PADCFG_PAD_GPIO22_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_376_ADDR,data,PADCFG_PAD_GPIO22_IE_SHIFT,PADCFG_PAD_GPIO22_IE_MASK)
-#define GET_PADCFG_PAD_GPIO22_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_376_ADDR,PADCFG_PAD_GPIO22_DS_SHIFT,PADCFG_PAD_GPIO22_DS_MASK)
-#define SET_PADCFG_PAD_GPIO22_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_376_ADDR,data,PADCFG_PAD_GPIO22_DS_SHIFT,PADCFG_PAD_GPIO22_DS_MASK)
-#define GET_PADCFG_PAD_GPIO22_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_376_ADDR,PADCFG_PAD_GPIO22_PU_SHIFT,PADCFG_PAD_GPIO22_PU_MASK)
-#define SET_PADCFG_PAD_GPIO22_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_376_ADDR,data,PADCFG_PAD_GPIO22_PU_SHIFT,PADCFG_PAD_GPIO22_PU_MASK)
-#define GET_PADCFG_PAD_GPIO22_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_376_ADDR,PADCFG_PAD_GPIO22_PD_SHIFT,PADCFG_PAD_GPIO22_PD_MASK)
-#define SET_PADCFG_PAD_GPIO22_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_376_ADDR,data,PADCFG_PAD_GPIO22_PD_SHIFT,PADCFG_PAD_GPIO22_PD_MASK)
-#define GET_PADCFG_PAD_GPIO22_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_376_ADDR,PADCFG_PAD_GPIO22_SLEW_SHIFT,PADCFG_PAD_GPIO22_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO22_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_376_ADDR,data,PADCFG_PAD_GPIO22_SLEW_SHIFT,PADCFG_PAD_GPIO22_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO22_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_376_ADDR,PADCFG_PAD_GPIO22_SMT_SHIFT,PADCFG_PAD_GPIO22_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO22_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_376_ADDR,data,PADCFG_PAD_GPIO22_SMT_SHIFT,PADCFG_PAD_GPIO22_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO22_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_376_ADDR,PADCFG_PAD_GPIO22_POS_SHIFT,PADCFG_PAD_GPIO22_POS_MASK)
-#define SET_PADCFG_PAD_GPIO22_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_376_ADDR,data,PADCFG_PAD_GPIO22_POS_SHIFT,PADCFG_PAD_GPIO22_POS_MASK)
-#define GET_PADCFG_PAD_GPIO23_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_380_ADDR,PADCFG_PAD_GPIO23_IE_SHIFT,PADCFG_PAD_GPIO23_IE_MASK)
-#define SET_PADCFG_PAD_GPIO23_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_380_ADDR,data,PADCFG_PAD_GPIO23_IE_SHIFT,PADCFG_PAD_GPIO23_IE_MASK)
-#define GET_PADCFG_PAD_GPIO23_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_380_ADDR,PADCFG_PAD_GPIO23_DS_SHIFT,PADCFG_PAD_GPIO23_DS_MASK)
-#define SET_PADCFG_PAD_GPIO23_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_380_ADDR,data,PADCFG_PAD_GPIO23_DS_SHIFT,PADCFG_PAD_GPIO23_DS_MASK)
-#define GET_PADCFG_PAD_GPIO23_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_380_ADDR,PADCFG_PAD_GPIO23_PU_SHIFT,PADCFG_PAD_GPIO23_PU_MASK)
-#define SET_PADCFG_PAD_GPIO23_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_380_ADDR,data,PADCFG_PAD_GPIO23_PU_SHIFT,PADCFG_PAD_GPIO23_PU_MASK)
-#define GET_PADCFG_PAD_GPIO23_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_380_ADDR,PADCFG_PAD_GPIO23_PD_SHIFT,PADCFG_PAD_GPIO23_PD_MASK)
-#define SET_PADCFG_PAD_GPIO23_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_380_ADDR,data,PADCFG_PAD_GPIO23_PD_SHIFT,PADCFG_PAD_GPIO23_PD_MASK)
-#define GET_PADCFG_PAD_GPIO23_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_380_ADDR,PADCFG_PAD_GPIO23_SLEW_SHIFT,PADCFG_PAD_GPIO23_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO23_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_380_ADDR,data,PADCFG_PAD_GPIO23_SLEW_SHIFT,PADCFG_PAD_GPIO23_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO23_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_380_ADDR,PADCFG_PAD_GPIO23_SMT_SHIFT,PADCFG_PAD_GPIO23_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO23_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_380_ADDR,data,PADCFG_PAD_GPIO23_SMT_SHIFT,PADCFG_PAD_GPIO23_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO23_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_380_ADDR,PADCFG_PAD_GPIO23_POS_SHIFT,PADCFG_PAD_GPIO23_POS_MASK)
-#define SET_PADCFG_PAD_GPIO23_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_380_ADDR,data,PADCFG_PAD_GPIO23_POS_SHIFT,PADCFG_PAD_GPIO23_POS_MASK)
-#define GET_PADCFG_PAD_GPIO24_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_384_ADDR,PADCFG_PAD_GPIO24_IE_SHIFT,PADCFG_PAD_GPIO24_IE_MASK)
-#define SET_PADCFG_PAD_GPIO24_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_384_ADDR,data,PADCFG_PAD_GPIO24_IE_SHIFT,PADCFG_PAD_GPIO24_IE_MASK)
-#define GET_PADCFG_PAD_GPIO24_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_384_ADDR,PADCFG_PAD_GPIO24_DS_SHIFT,PADCFG_PAD_GPIO24_DS_MASK)
-#define SET_PADCFG_PAD_GPIO24_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_384_ADDR,data,PADCFG_PAD_GPIO24_DS_SHIFT,PADCFG_PAD_GPIO24_DS_MASK)
-#define GET_PADCFG_PAD_GPIO24_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_384_ADDR,PADCFG_PAD_GPIO24_PU_SHIFT,PADCFG_PAD_GPIO24_PU_MASK)
-#define SET_PADCFG_PAD_GPIO24_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_384_ADDR,data,PADCFG_PAD_GPIO24_PU_SHIFT,PADCFG_PAD_GPIO24_PU_MASK)
-#define GET_PADCFG_PAD_GPIO24_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_384_ADDR,PADCFG_PAD_GPIO24_PD_SHIFT,PADCFG_PAD_GPIO24_PD_MASK)
-#define SET_PADCFG_PAD_GPIO24_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_384_ADDR,data,PADCFG_PAD_GPIO24_PD_SHIFT,PADCFG_PAD_GPIO24_PD_MASK)
-#define GET_PADCFG_PAD_GPIO24_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_384_ADDR,PADCFG_PAD_GPIO24_SLEW_SHIFT,PADCFG_PAD_GPIO24_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO24_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_384_ADDR,data,PADCFG_PAD_GPIO24_SLEW_SHIFT,PADCFG_PAD_GPIO24_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO24_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_384_ADDR,PADCFG_PAD_GPIO24_SMT_SHIFT,PADCFG_PAD_GPIO24_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO24_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_384_ADDR,data,PADCFG_PAD_GPIO24_SMT_SHIFT,PADCFG_PAD_GPIO24_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO24_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_384_ADDR,PADCFG_PAD_GPIO24_POS_SHIFT,PADCFG_PAD_GPIO24_POS_MASK)
-#define SET_PADCFG_PAD_GPIO24_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_384_ADDR,data,PADCFG_PAD_GPIO24_POS_SHIFT,PADCFG_PAD_GPIO24_POS_MASK)
-#define GET_PADCFG_PAD_GPIO25_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_388_ADDR,PADCFG_PAD_GPIO25_IE_SHIFT,PADCFG_PAD_GPIO25_IE_MASK)
-#define SET_PADCFG_PAD_GPIO25_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_388_ADDR,data,PADCFG_PAD_GPIO25_IE_SHIFT,PADCFG_PAD_GPIO25_IE_MASK)
-#define GET_PADCFG_PAD_GPIO25_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_388_ADDR,PADCFG_PAD_GPIO25_DS_SHIFT,PADCFG_PAD_GPIO25_DS_MASK)
-#define SET_PADCFG_PAD_GPIO25_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_388_ADDR,data,PADCFG_PAD_GPIO25_DS_SHIFT,PADCFG_PAD_GPIO25_DS_MASK)
-#define GET_PADCFG_PAD_GPIO25_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_388_ADDR,PADCFG_PAD_GPIO25_PU_SHIFT,PADCFG_PAD_GPIO25_PU_MASK)
-#define SET_PADCFG_PAD_GPIO25_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_388_ADDR,data,PADCFG_PAD_GPIO25_PU_SHIFT,PADCFG_PAD_GPIO25_PU_MASK)
-#define GET_PADCFG_PAD_GPIO25_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_388_ADDR,PADCFG_PAD_GPIO25_PD_SHIFT,PADCFG_PAD_GPIO25_PD_MASK)
-#define SET_PADCFG_PAD_GPIO25_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_388_ADDR,data,PADCFG_PAD_GPIO25_PD_SHIFT,PADCFG_PAD_GPIO25_PD_MASK)
-#define GET_PADCFG_PAD_GPIO25_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_388_ADDR,PADCFG_PAD_GPIO25_SLEW_SHIFT,PADCFG_PAD_GPIO25_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO25_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_388_ADDR,data,PADCFG_PAD_GPIO25_SLEW_SHIFT,PADCFG_PAD_GPIO25_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO25_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_388_ADDR,PADCFG_PAD_GPIO25_SMT_SHIFT,PADCFG_PAD_GPIO25_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO25_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_388_ADDR,data,PADCFG_PAD_GPIO25_SMT_SHIFT,PADCFG_PAD_GPIO25_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO25_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_388_ADDR,PADCFG_PAD_GPIO25_POS_SHIFT,PADCFG_PAD_GPIO25_POS_MASK)
-#define SET_PADCFG_PAD_GPIO25_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_388_ADDR,data,PADCFG_PAD_GPIO25_POS_SHIFT,PADCFG_PAD_GPIO25_POS_MASK)
-#define GET_PADCFG_PAD_GPIO26_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_392_ADDR,PADCFG_PAD_GPIO26_IE_SHIFT,PADCFG_PAD_GPIO26_IE_MASK)
-#define SET_PADCFG_PAD_GPIO26_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_392_ADDR,data,PADCFG_PAD_GPIO26_IE_SHIFT,PADCFG_PAD_GPIO26_IE_MASK)
-#define GET_PADCFG_PAD_GPIO26_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_392_ADDR,PADCFG_PAD_GPIO26_DS_SHIFT,PADCFG_PAD_GPIO26_DS_MASK)
-#define SET_PADCFG_PAD_GPIO26_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_392_ADDR,data,PADCFG_PAD_GPIO26_DS_SHIFT,PADCFG_PAD_GPIO26_DS_MASK)
-#define GET_PADCFG_PAD_GPIO26_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_392_ADDR,PADCFG_PAD_GPIO26_PU_SHIFT,PADCFG_PAD_GPIO26_PU_MASK)
-#define SET_PADCFG_PAD_GPIO26_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_392_ADDR,data,PADCFG_PAD_GPIO26_PU_SHIFT,PADCFG_PAD_GPIO26_PU_MASK)
-#define GET_PADCFG_PAD_GPIO26_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_392_ADDR,PADCFG_PAD_GPIO26_PD_SHIFT,PADCFG_PAD_GPIO26_PD_MASK)
-#define SET_PADCFG_PAD_GPIO26_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_392_ADDR,data,PADCFG_PAD_GPIO26_PD_SHIFT,PADCFG_PAD_GPIO26_PD_MASK)
-#define GET_PADCFG_PAD_GPIO26_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_392_ADDR,PADCFG_PAD_GPIO26_SLEW_SHIFT,PADCFG_PAD_GPIO26_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO26_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_392_ADDR,data,PADCFG_PAD_GPIO26_SLEW_SHIFT,PADCFG_PAD_GPIO26_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO26_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_392_ADDR,PADCFG_PAD_GPIO26_SMT_SHIFT,PADCFG_PAD_GPIO26_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO26_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_392_ADDR,data,PADCFG_PAD_GPIO26_SMT_SHIFT,PADCFG_PAD_GPIO26_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO26_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_392_ADDR,PADCFG_PAD_GPIO26_POS_SHIFT,PADCFG_PAD_GPIO26_POS_MASK)
-#define SET_PADCFG_PAD_GPIO26_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_392_ADDR,data,PADCFG_PAD_GPIO26_POS_SHIFT,PADCFG_PAD_GPIO26_POS_MASK)
-#define GET_PADCFG_PAD_GPIO27_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_396_ADDR,PADCFG_PAD_GPIO27_IE_SHIFT,PADCFG_PAD_GPIO27_IE_MASK)
-#define SET_PADCFG_PAD_GPIO27_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_396_ADDR,data,PADCFG_PAD_GPIO27_IE_SHIFT,PADCFG_PAD_GPIO27_IE_MASK)
-#define GET_PADCFG_PAD_GPIO27_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_396_ADDR,PADCFG_PAD_GPIO27_DS_SHIFT,PADCFG_PAD_GPIO27_DS_MASK)
-#define SET_PADCFG_PAD_GPIO27_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_396_ADDR,data,PADCFG_PAD_GPIO27_DS_SHIFT,PADCFG_PAD_GPIO27_DS_MASK)
-#define GET_PADCFG_PAD_GPIO27_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_396_ADDR,PADCFG_PAD_GPIO27_PU_SHIFT,PADCFG_PAD_GPIO27_PU_MASK)
-#define SET_PADCFG_PAD_GPIO27_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_396_ADDR,data,PADCFG_PAD_GPIO27_PU_SHIFT,PADCFG_PAD_GPIO27_PU_MASK)
-#define GET_PADCFG_PAD_GPIO27_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_396_ADDR,PADCFG_PAD_GPIO27_PD_SHIFT,PADCFG_PAD_GPIO27_PD_MASK)
-#define SET_PADCFG_PAD_GPIO27_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_396_ADDR,data,PADCFG_PAD_GPIO27_PD_SHIFT,PADCFG_PAD_GPIO27_PD_MASK)
-#define GET_PADCFG_PAD_GPIO27_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_396_ADDR,PADCFG_PAD_GPIO27_SLEW_SHIFT,PADCFG_PAD_GPIO27_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO27_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_396_ADDR,data,PADCFG_PAD_GPIO27_SLEW_SHIFT,PADCFG_PAD_GPIO27_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO27_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_396_ADDR,PADCFG_PAD_GPIO27_SMT_SHIFT,PADCFG_PAD_GPIO27_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO27_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_396_ADDR,data,PADCFG_PAD_GPIO27_SMT_SHIFT,PADCFG_PAD_GPIO27_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO27_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_396_ADDR,PADCFG_PAD_GPIO27_POS_SHIFT,PADCFG_PAD_GPIO27_POS_MASK)
-#define SET_PADCFG_PAD_GPIO27_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_396_ADDR,data,PADCFG_PAD_GPIO27_POS_SHIFT,PADCFG_PAD_GPIO27_POS_MASK)
-#define GET_PADCFG_PAD_GPIO28_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_400_ADDR,PADCFG_PAD_GPIO28_IE_SHIFT,PADCFG_PAD_GPIO28_IE_MASK)
-#define SET_PADCFG_PAD_GPIO28_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_400_ADDR,data,PADCFG_PAD_GPIO28_IE_SHIFT,PADCFG_PAD_GPIO28_IE_MASK)
-#define GET_PADCFG_PAD_GPIO28_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_400_ADDR,PADCFG_PAD_GPIO28_DS_SHIFT,PADCFG_PAD_GPIO28_DS_MASK)
-#define SET_PADCFG_PAD_GPIO28_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_400_ADDR,data,PADCFG_PAD_GPIO28_DS_SHIFT,PADCFG_PAD_GPIO28_DS_MASK)
-#define GET_PADCFG_PAD_GPIO28_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_400_ADDR,PADCFG_PAD_GPIO28_PU_SHIFT,PADCFG_PAD_GPIO28_PU_MASK)
-#define SET_PADCFG_PAD_GPIO28_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_400_ADDR,data,PADCFG_PAD_GPIO28_PU_SHIFT,PADCFG_PAD_GPIO28_PU_MASK)
-#define GET_PADCFG_PAD_GPIO28_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_400_ADDR,PADCFG_PAD_GPIO28_PD_SHIFT,PADCFG_PAD_GPIO28_PD_MASK)
-#define SET_PADCFG_PAD_GPIO28_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_400_ADDR,data,PADCFG_PAD_GPIO28_PD_SHIFT,PADCFG_PAD_GPIO28_PD_MASK)
-#define GET_PADCFG_PAD_GPIO28_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_400_ADDR,PADCFG_PAD_GPIO28_SLEW_SHIFT,PADCFG_PAD_GPIO28_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO28_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_400_ADDR,data,PADCFG_PAD_GPIO28_SLEW_SHIFT,PADCFG_PAD_GPIO28_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO28_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_400_ADDR,PADCFG_PAD_GPIO28_SMT_SHIFT,PADCFG_PAD_GPIO28_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO28_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_400_ADDR,data,PADCFG_PAD_GPIO28_SMT_SHIFT,PADCFG_PAD_GPIO28_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO28_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_400_ADDR,PADCFG_PAD_GPIO28_POS_SHIFT,PADCFG_PAD_GPIO28_POS_MASK)
-#define SET_PADCFG_PAD_GPIO28_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_400_ADDR,data,PADCFG_PAD_GPIO28_POS_SHIFT,PADCFG_PAD_GPIO28_POS_MASK)
-#define GET_PADCFG_PAD_GPIO29_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_404_ADDR,PADCFG_PAD_GPIO29_IE_SHIFT,PADCFG_PAD_GPIO29_IE_MASK)
-#define SET_PADCFG_PAD_GPIO29_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_404_ADDR,data,PADCFG_PAD_GPIO29_IE_SHIFT,PADCFG_PAD_GPIO29_IE_MASK)
-#define GET_PADCFG_PAD_GPIO29_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_404_ADDR,PADCFG_PAD_GPIO29_DS_SHIFT,PADCFG_PAD_GPIO29_DS_MASK)
-#define SET_PADCFG_PAD_GPIO29_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_404_ADDR,data,PADCFG_PAD_GPIO29_DS_SHIFT,PADCFG_PAD_GPIO29_DS_MASK)
-#define GET_PADCFG_PAD_GPIO29_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_404_ADDR,PADCFG_PAD_GPIO29_PU_SHIFT,PADCFG_PAD_GPIO29_PU_MASK)
-#define SET_PADCFG_PAD_GPIO29_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_404_ADDR,data,PADCFG_PAD_GPIO29_PU_SHIFT,PADCFG_PAD_GPIO29_PU_MASK)
-#define GET_PADCFG_PAD_GPIO29_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_404_ADDR,PADCFG_PAD_GPIO29_PD_SHIFT,PADCFG_PAD_GPIO29_PD_MASK)
-#define SET_PADCFG_PAD_GPIO29_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_404_ADDR,data,PADCFG_PAD_GPIO29_PD_SHIFT,PADCFG_PAD_GPIO29_PD_MASK)
-#define GET_PADCFG_PAD_GPIO29_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_404_ADDR,PADCFG_PAD_GPIO29_SLEW_SHIFT,PADCFG_PAD_GPIO29_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO29_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_404_ADDR,data,PADCFG_PAD_GPIO29_SLEW_SHIFT,PADCFG_PAD_GPIO29_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO29_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_404_ADDR,PADCFG_PAD_GPIO29_SMT_SHIFT,PADCFG_PAD_GPIO29_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO29_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_404_ADDR,data,PADCFG_PAD_GPIO29_SMT_SHIFT,PADCFG_PAD_GPIO29_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO29_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_404_ADDR,PADCFG_PAD_GPIO29_POS_SHIFT,PADCFG_PAD_GPIO29_POS_MASK)
-#define SET_PADCFG_PAD_GPIO29_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_404_ADDR,data,PADCFG_PAD_GPIO29_POS_SHIFT,PADCFG_PAD_GPIO29_POS_MASK)
-#define GET_PADCFG_PAD_GPIO30_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_408_ADDR,PADCFG_PAD_GPIO30_IE_SHIFT,PADCFG_PAD_GPIO30_IE_MASK)
-#define SET_PADCFG_PAD_GPIO30_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_408_ADDR,data,PADCFG_PAD_GPIO30_IE_SHIFT,PADCFG_PAD_GPIO30_IE_MASK)
-#define GET_PADCFG_PAD_GPIO30_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_408_ADDR,PADCFG_PAD_GPIO30_DS_SHIFT,PADCFG_PAD_GPIO30_DS_MASK)
-#define SET_PADCFG_PAD_GPIO30_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_408_ADDR,data,PADCFG_PAD_GPIO30_DS_SHIFT,PADCFG_PAD_GPIO30_DS_MASK)
-#define GET_PADCFG_PAD_GPIO30_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_408_ADDR,PADCFG_PAD_GPIO30_PU_SHIFT,PADCFG_PAD_GPIO30_PU_MASK)
-#define SET_PADCFG_PAD_GPIO30_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_408_ADDR,data,PADCFG_PAD_GPIO30_PU_SHIFT,PADCFG_PAD_GPIO30_PU_MASK)
-#define GET_PADCFG_PAD_GPIO30_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_408_ADDR,PADCFG_PAD_GPIO30_PD_SHIFT,PADCFG_PAD_GPIO30_PD_MASK)
-#define SET_PADCFG_PAD_GPIO30_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_408_ADDR,data,PADCFG_PAD_GPIO30_PD_SHIFT,PADCFG_PAD_GPIO30_PD_MASK)
-#define GET_PADCFG_PAD_GPIO30_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_408_ADDR,PADCFG_PAD_GPIO30_SLEW_SHIFT,PADCFG_PAD_GPIO30_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO30_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_408_ADDR,data,PADCFG_PAD_GPIO30_SLEW_SHIFT,PADCFG_PAD_GPIO30_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO30_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_408_ADDR,PADCFG_PAD_GPIO30_SMT_SHIFT,PADCFG_PAD_GPIO30_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO30_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_408_ADDR,data,PADCFG_PAD_GPIO30_SMT_SHIFT,PADCFG_PAD_GPIO30_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO30_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_408_ADDR,PADCFG_PAD_GPIO30_POS_SHIFT,PADCFG_PAD_GPIO30_POS_MASK)
-#define SET_PADCFG_PAD_GPIO30_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_408_ADDR,data,PADCFG_PAD_GPIO30_POS_SHIFT,PADCFG_PAD_GPIO30_POS_MASK)
-#define GET_PADCFG_PAD_GPIO31_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_412_ADDR,PADCFG_PAD_GPIO31_IE_SHIFT,PADCFG_PAD_GPIO31_IE_MASK)
-#define SET_PADCFG_PAD_GPIO31_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_412_ADDR,data,PADCFG_PAD_GPIO31_IE_SHIFT,PADCFG_PAD_GPIO31_IE_MASK)
-#define GET_PADCFG_PAD_GPIO31_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_412_ADDR,PADCFG_PAD_GPIO31_DS_SHIFT,PADCFG_PAD_GPIO31_DS_MASK)
-#define SET_PADCFG_PAD_GPIO31_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_412_ADDR,data,PADCFG_PAD_GPIO31_DS_SHIFT,PADCFG_PAD_GPIO31_DS_MASK)
-#define GET_PADCFG_PAD_GPIO31_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_412_ADDR,PADCFG_PAD_GPIO31_PU_SHIFT,PADCFG_PAD_GPIO31_PU_MASK)
-#define SET_PADCFG_PAD_GPIO31_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_412_ADDR,data,PADCFG_PAD_GPIO31_PU_SHIFT,PADCFG_PAD_GPIO31_PU_MASK)
-#define GET_PADCFG_PAD_GPIO31_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_412_ADDR,PADCFG_PAD_GPIO31_PD_SHIFT,PADCFG_PAD_GPIO31_PD_MASK)
-#define SET_PADCFG_PAD_GPIO31_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_412_ADDR,data,PADCFG_PAD_GPIO31_PD_SHIFT,PADCFG_PAD_GPIO31_PD_MASK)
-#define GET_PADCFG_PAD_GPIO31_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_412_ADDR,PADCFG_PAD_GPIO31_SLEW_SHIFT,PADCFG_PAD_GPIO31_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO31_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_412_ADDR,data,PADCFG_PAD_GPIO31_SLEW_SHIFT,PADCFG_PAD_GPIO31_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO31_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_412_ADDR,PADCFG_PAD_GPIO31_SMT_SHIFT,PADCFG_PAD_GPIO31_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO31_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_412_ADDR,data,PADCFG_PAD_GPIO31_SMT_SHIFT,PADCFG_PAD_GPIO31_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO31_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_412_ADDR,PADCFG_PAD_GPIO31_POS_SHIFT,PADCFG_PAD_GPIO31_POS_MASK)
-#define SET_PADCFG_PAD_GPIO31_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_412_ADDR,data,PADCFG_PAD_GPIO31_POS_SHIFT,PADCFG_PAD_GPIO31_POS_MASK)
-#define GET_PADCFG_PAD_GPIO32_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_416_ADDR,PADCFG_PAD_GPIO32_IE_SHIFT,PADCFG_PAD_GPIO32_IE_MASK)
-#define SET_PADCFG_PAD_GPIO32_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_416_ADDR,data,PADCFG_PAD_GPIO32_IE_SHIFT,PADCFG_PAD_GPIO32_IE_MASK)
-#define GET_PADCFG_PAD_GPIO32_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_416_ADDR,PADCFG_PAD_GPIO32_DS_SHIFT,PADCFG_PAD_GPIO32_DS_MASK)
-#define SET_PADCFG_PAD_GPIO32_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_416_ADDR,data,PADCFG_PAD_GPIO32_DS_SHIFT,PADCFG_PAD_GPIO32_DS_MASK)
-#define GET_PADCFG_PAD_GPIO32_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_416_ADDR,PADCFG_PAD_GPIO32_PU_SHIFT,PADCFG_PAD_GPIO32_PU_MASK)
-#define SET_PADCFG_PAD_GPIO32_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_416_ADDR,data,PADCFG_PAD_GPIO32_PU_SHIFT,PADCFG_PAD_GPIO32_PU_MASK)
-#define GET_PADCFG_PAD_GPIO32_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_416_ADDR,PADCFG_PAD_GPIO32_PD_SHIFT,PADCFG_PAD_GPIO32_PD_MASK)
-#define SET_PADCFG_PAD_GPIO32_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_416_ADDR,data,PADCFG_PAD_GPIO32_PD_SHIFT,PADCFG_PAD_GPIO32_PD_MASK)
-#define GET_PADCFG_PAD_GPIO32_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_416_ADDR,PADCFG_PAD_GPIO32_SLEW_SHIFT,PADCFG_PAD_GPIO32_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO32_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_416_ADDR,data,PADCFG_PAD_GPIO32_SLEW_SHIFT,PADCFG_PAD_GPIO32_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO32_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_416_ADDR,PADCFG_PAD_GPIO32_SMT_SHIFT,PADCFG_PAD_GPIO32_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO32_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_416_ADDR,data,PADCFG_PAD_GPIO32_SMT_SHIFT,PADCFG_PAD_GPIO32_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO32_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_416_ADDR,PADCFG_PAD_GPIO32_POS_SHIFT,PADCFG_PAD_GPIO32_POS_MASK)
-#define SET_PADCFG_PAD_GPIO32_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_416_ADDR,data,PADCFG_PAD_GPIO32_POS_SHIFT,PADCFG_PAD_GPIO32_POS_MASK)
-#define GET_PADCFG_PAD_GPIO33_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_420_ADDR,PADCFG_PAD_GPIO33_IE_SHIFT,PADCFG_PAD_GPIO33_IE_MASK)
-#define SET_PADCFG_PAD_GPIO33_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_420_ADDR,data,PADCFG_PAD_GPIO33_IE_SHIFT,PADCFG_PAD_GPIO33_IE_MASK)
-#define GET_PADCFG_PAD_GPIO33_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_420_ADDR,PADCFG_PAD_GPIO33_DS_SHIFT,PADCFG_PAD_GPIO33_DS_MASK)
-#define SET_PADCFG_PAD_GPIO33_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_420_ADDR,data,PADCFG_PAD_GPIO33_DS_SHIFT,PADCFG_PAD_GPIO33_DS_MASK)
-#define GET_PADCFG_PAD_GPIO33_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_420_ADDR,PADCFG_PAD_GPIO33_PU_SHIFT,PADCFG_PAD_GPIO33_PU_MASK)
-#define SET_PADCFG_PAD_GPIO33_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_420_ADDR,data,PADCFG_PAD_GPIO33_PU_SHIFT,PADCFG_PAD_GPIO33_PU_MASK)
-#define GET_PADCFG_PAD_GPIO33_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_420_ADDR,PADCFG_PAD_GPIO33_PD_SHIFT,PADCFG_PAD_GPIO33_PD_MASK)
-#define SET_PADCFG_PAD_GPIO33_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_420_ADDR,data,PADCFG_PAD_GPIO33_PD_SHIFT,PADCFG_PAD_GPIO33_PD_MASK)
-#define GET_PADCFG_PAD_GPIO33_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_420_ADDR,PADCFG_PAD_GPIO33_SLEW_SHIFT,PADCFG_PAD_GPIO33_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO33_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_420_ADDR,data,PADCFG_PAD_GPIO33_SLEW_SHIFT,PADCFG_PAD_GPIO33_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO33_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_420_ADDR,PADCFG_PAD_GPIO33_SMT_SHIFT,PADCFG_PAD_GPIO33_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO33_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_420_ADDR,data,PADCFG_PAD_GPIO33_SMT_SHIFT,PADCFG_PAD_GPIO33_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO33_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_420_ADDR,PADCFG_PAD_GPIO33_POS_SHIFT,PADCFG_PAD_GPIO33_POS_MASK)
-#define SET_PADCFG_PAD_GPIO33_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_420_ADDR,data,PADCFG_PAD_GPIO33_POS_SHIFT,PADCFG_PAD_GPIO33_POS_MASK)
-#define GET_PADCFG_PAD_GPIO34_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_424_ADDR,PADCFG_PAD_GPIO34_IE_SHIFT,PADCFG_PAD_GPIO34_IE_MASK)
-#define SET_PADCFG_PAD_GPIO34_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_424_ADDR,data,PADCFG_PAD_GPIO34_IE_SHIFT,PADCFG_PAD_GPIO34_IE_MASK)
-#define GET_PADCFG_PAD_GPIO34_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_424_ADDR,PADCFG_PAD_GPIO34_DS_SHIFT,PADCFG_PAD_GPIO34_DS_MASK)
-#define SET_PADCFG_PAD_GPIO34_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_424_ADDR,data,PADCFG_PAD_GPIO34_DS_SHIFT,PADCFG_PAD_GPIO34_DS_MASK)
-#define GET_PADCFG_PAD_GPIO34_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_424_ADDR,PADCFG_PAD_GPIO34_PU_SHIFT,PADCFG_PAD_GPIO34_PU_MASK)
-#define SET_PADCFG_PAD_GPIO34_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_424_ADDR,data,PADCFG_PAD_GPIO34_PU_SHIFT,PADCFG_PAD_GPIO34_PU_MASK)
-#define GET_PADCFG_PAD_GPIO34_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_424_ADDR,PADCFG_PAD_GPIO34_PD_SHIFT,PADCFG_PAD_GPIO34_PD_MASK)
-#define SET_PADCFG_PAD_GPIO34_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_424_ADDR,data,PADCFG_PAD_GPIO34_PD_SHIFT,PADCFG_PAD_GPIO34_PD_MASK)
-#define GET_PADCFG_PAD_GPIO34_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_424_ADDR,PADCFG_PAD_GPIO34_SLEW_SHIFT,PADCFG_PAD_GPIO34_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO34_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_424_ADDR,data,PADCFG_PAD_GPIO34_SLEW_SHIFT,PADCFG_PAD_GPIO34_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO34_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_424_ADDR,PADCFG_PAD_GPIO34_SMT_SHIFT,PADCFG_PAD_GPIO34_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO34_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_424_ADDR,data,PADCFG_PAD_GPIO34_SMT_SHIFT,PADCFG_PAD_GPIO34_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO34_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_424_ADDR,PADCFG_PAD_GPIO34_POS_SHIFT,PADCFG_PAD_GPIO34_POS_MASK)
-#define SET_PADCFG_PAD_GPIO34_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_424_ADDR,data,PADCFG_PAD_GPIO34_POS_SHIFT,PADCFG_PAD_GPIO34_POS_MASK)
-#define GET_PADCFG_PAD_GPIO35_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_428_ADDR,PADCFG_PAD_GPIO35_IE_SHIFT,PADCFG_PAD_GPIO35_IE_MASK)
-#define SET_PADCFG_PAD_GPIO35_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_428_ADDR,data,PADCFG_PAD_GPIO35_IE_SHIFT,PADCFG_PAD_GPIO35_IE_MASK)
-#define GET_PADCFG_PAD_GPIO35_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_428_ADDR,PADCFG_PAD_GPIO35_DS_SHIFT,PADCFG_PAD_GPIO35_DS_MASK)
-#define SET_PADCFG_PAD_GPIO35_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_428_ADDR,data,PADCFG_PAD_GPIO35_DS_SHIFT,PADCFG_PAD_GPIO35_DS_MASK)
-#define GET_PADCFG_PAD_GPIO35_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_428_ADDR,PADCFG_PAD_GPIO35_PU_SHIFT,PADCFG_PAD_GPIO35_PU_MASK)
-#define SET_PADCFG_PAD_GPIO35_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_428_ADDR,data,PADCFG_PAD_GPIO35_PU_SHIFT,PADCFG_PAD_GPIO35_PU_MASK)
-#define GET_PADCFG_PAD_GPIO35_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_428_ADDR,PADCFG_PAD_GPIO35_PD_SHIFT,PADCFG_PAD_GPIO35_PD_MASK)
-#define SET_PADCFG_PAD_GPIO35_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_428_ADDR,data,PADCFG_PAD_GPIO35_PD_SHIFT,PADCFG_PAD_GPIO35_PD_MASK)
-#define GET_PADCFG_PAD_GPIO35_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_428_ADDR,PADCFG_PAD_GPIO35_SLEW_SHIFT,PADCFG_PAD_GPIO35_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO35_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_428_ADDR,data,PADCFG_PAD_GPIO35_SLEW_SHIFT,PADCFG_PAD_GPIO35_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO35_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_428_ADDR,PADCFG_PAD_GPIO35_SMT_SHIFT,PADCFG_PAD_GPIO35_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO35_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_428_ADDR,data,PADCFG_PAD_GPIO35_SMT_SHIFT,PADCFG_PAD_GPIO35_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO35_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_428_ADDR,PADCFG_PAD_GPIO35_POS_SHIFT,PADCFG_PAD_GPIO35_POS_MASK)
-#define SET_PADCFG_PAD_GPIO35_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_428_ADDR,data,PADCFG_PAD_GPIO35_POS_SHIFT,PADCFG_PAD_GPIO35_POS_MASK)
-#define GET_PADCFG_PAD_GPIO36_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_432_ADDR,PADCFG_PAD_GPIO36_IE_SHIFT,PADCFG_PAD_GPIO36_IE_MASK)
-#define SET_PADCFG_PAD_GPIO36_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_432_ADDR,data,PADCFG_PAD_GPIO36_IE_SHIFT,PADCFG_PAD_GPIO36_IE_MASK)
-#define GET_PADCFG_PAD_GPIO36_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_432_ADDR,PADCFG_PAD_GPIO36_DS_SHIFT,PADCFG_PAD_GPIO36_DS_MASK)
-#define SET_PADCFG_PAD_GPIO36_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_432_ADDR,data,PADCFG_PAD_GPIO36_DS_SHIFT,PADCFG_PAD_GPIO36_DS_MASK)
-#define GET_PADCFG_PAD_GPIO36_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_432_ADDR,PADCFG_PAD_GPIO36_PU_SHIFT,PADCFG_PAD_GPIO36_PU_MASK)
-#define SET_PADCFG_PAD_GPIO36_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_432_ADDR,data,PADCFG_PAD_GPIO36_PU_SHIFT,PADCFG_PAD_GPIO36_PU_MASK)
-#define GET_PADCFG_PAD_GPIO36_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_432_ADDR,PADCFG_PAD_GPIO36_PD_SHIFT,PADCFG_PAD_GPIO36_PD_MASK)
-#define SET_PADCFG_PAD_GPIO36_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_432_ADDR,data,PADCFG_PAD_GPIO36_PD_SHIFT,PADCFG_PAD_GPIO36_PD_MASK)
-#define GET_PADCFG_PAD_GPIO36_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_432_ADDR,PADCFG_PAD_GPIO36_SLEW_SHIFT,PADCFG_PAD_GPIO36_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO36_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_432_ADDR,data,PADCFG_PAD_GPIO36_SLEW_SHIFT,PADCFG_PAD_GPIO36_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO36_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_432_ADDR,PADCFG_PAD_GPIO36_SMT_SHIFT,PADCFG_PAD_GPIO36_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO36_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_432_ADDR,data,PADCFG_PAD_GPIO36_SMT_SHIFT,PADCFG_PAD_GPIO36_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO36_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_432_ADDR,PADCFG_PAD_GPIO36_POS_SHIFT,PADCFG_PAD_GPIO36_POS_MASK)
-#define SET_PADCFG_PAD_GPIO36_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_432_ADDR,data,PADCFG_PAD_GPIO36_POS_SHIFT,PADCFG_PAD_GPIO36_POS_MASK)
-#define GET_PADCFG_PAD_GPIO37_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_436_ADDR,PADCFG_PAD_GPIO37_IE_SHIFT,PADCFG_PAD_GPIO37_IE_MASK)
-#define SET_PADCFG_PAD_GPIO37_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_436_ADDR,data,PADCFG_PAD_GPIO37_IE_SHIFT,PADCFG_PAD_GPIO37_IE_MASK)
-#define GET_PADCFG_PAD_GPIO37_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_436_ADDR,PADCFG_PAD_GPIO37_DS_SHIFT,PADCFG_PAD_GPIO37_DS_MASK)
-#define SET_PADCFG_PAD_GPIO37_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_436_ADDR,data,PADCFG_PAD_GPIO37_DS_SHIFT,PADCFG_PAD_GPIO37_DS_MASK)
-#define GET_PADCFG_PAD_GPIO37_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_436_ADDR,PADCFG_PAD_GPIO37_PU_SHIFT,PADCFG_PAD_GPIO37_PU_MASK)
-#define SET_PADCFG_PAD_GPIO37_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_436_ADDR,data,PADCFG_PAD_GPIO37_PU_SHIFT,PADCFG_PAD_GPIO37_PU_MASK)
-#define GET_PADCFG_PAD_GPIO37_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_436_ADDR,PADCFG_PAD_GPIO37_PD_SHIFT,PADCFG_PAD_GPIO37_PD_MASK)
-#define SET_PADCFG_PAD_GPIO37_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_436_ADDR,data,PADCFG_PAD_GPIO37_PD_SHIFT,PADCFG_PAD_GPIO37_PD_MASK)
-#define GET_PADCFG_PAD_GPIO37_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_436_ADDR,PADCFG_PAD_GPIO37_SLEW_SHIFT,PADCFG_PAD_GPIO37_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO37_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_436_ADDR,data,PADCFG_PAD_GPIO37_SLEW_SHIFT,PADCFG_PAD_GPIO37_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO37_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_436_ADDR,PADCFG_PAD_GPIO37_SMT_SHIFT,PADCFG_PAD_GPIO37_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO37_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_436_ADDR,data,PADCFG_PAD_GPIO37_SMT_SHIFT,PADCFG_PAD_GPIO37_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO37_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_436_ADDR,PADCFG_PAD_GPIO37_POS_SHIFT,PADCFG_PAD_GPIO37_POS_MASK)
-#define SET_PADCFG_PAD_GPIO37_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_436_ADDR,data,PADCFG_PAD_GPIO37_POS_SHIFT,PADCFG_PAD_GPIO37_POS_MASK)
-#define GET_PADCFG_PAD_GPIO38_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_440_ADDR,PADCFG_PAD_GPIO38_IE_SHIFT,PADCFG_PAD_GPIO38_IE_MASK)
-#define SET_PADCFG_PAD_GPIO38_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_440_ADDR,data,PADCFG_PAD_GPIO38_IE_SHIFT,PADCFG_PAD_GPIO38_IE_MASK)
-#define GET_PADCFG_PAD_GPIO38_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_440_ADDR,PADCFG_PAD_GPIO38_DS_SHIFT,PADCFG_PAD_GPIO38_DS_MASK)
-#define SET_PADCFG_PAD_GPIO38_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_440_ADDR,data,PADCFG_PAD_GPIO38_DS_SHIFT,PADCFG_PAD_GPIO38_DS_MASK)
-#define GET_PADCFG_PAD_GPIO38_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_440_ADDR,PADCFG_PAD_GPIO38_PU_SHIFT,PADCFG_PAD_GPIO38_PU_MASK)
-#define SET_PADCFG_PAD_GPIO38_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_440_ADDR,data,PADCFG_PAD_GPIO38_PU_SHIFT,PADCFG_PAD_GPIO38_PU_MASK)
-#define GET_PADCFG_PAD_GPIO38_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_440_ADDR,PADCFG_PAD_GPIO38_PD_SHIFT,PADCFG_PAD_GPIO38_PD_MASK)
-#define SET_PADCFG_PAD_GPIO38_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_440_ADDR,data,PADCFG_PAD_GPIO38_PD_SHIFT,PADCFG_PAD_GPIO38_PD_MASK)
-#define GET_PADCFG_PAD_GPIO38_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_440_ADDR,PADCFG_PAD_GPIO38_SLEW_SHIFT,PADCFG_PAD_GPIO38_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO38_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_440_ADDR,data,PADCFG_PAD_GPIO38_SLEW_SHIFT,PADCFG_PAD_GPIO38_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO38_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_440_ADDR,PADCFG_PAD_GPIO38_SMT_SHIFT,PADCFG_PAD_GPIO38_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO38_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_440_ADDR,data,PADCFG_PAD_GPIO38_SMT_SHIFT,PADCFG_PAD_GPIO38_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO38_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_440_ADDR,PADCFG_PAD_GPIO38_POS_SHIFT,PADCFG_PAD_GPIO38_POS_MASK)
-#define SET_PADCFG_PAD_GPIO38_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_440_ADDR,data,PADCFG_PAD_GPIO38_POS_SHIFT,PADCFG_PAD_GPIO38_POS_MASK)
-#define GET_PADCFG_PAD_GPIO39_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_444_ADDR,PADCFG_PAD_GPIO39_IE_SHIFT,PADCFG_PAD_GPIO39_IE_MASK)
-#define SET_PADCFG_PAD_GPIO39_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_444_ADDR,data,PADCFG_PAD_GPIO39_IE_SHIFT,PADCFG_PAD_GPIO39_IE_MASK)
-#define GET_PADCFG_PAD_GPIO39_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_444_ADDR,PADCFG_PAD_GPIO39_DS_SHIFT,PADCFG_PAD_GPIO39_DS_MASK)
-#define SET_PADCFG_PAD_GPIO39_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_444_ADDR,data,PADCFG_PAD_GPIO39_DS_SHIFT,PADCFG_PAD_GPIO39_DS_MASK)
-#define GET_PADCFG_PAD_GPIO39_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_444_ADDR,PADCFG_PAD_GPIO39_PU_SHIFT,PADCFG_PAD_GPIO39_PU_MASK)
-#define SET_PADCFG_PAD_GPIO39_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_444_ADDR,data,PADCFG_PAD_GPIO39_PU_SHIFT,PADCFG_PAD_GPIO39_PU_MASK)
-#define GET_PADCFG_PAD_GPIO39_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_444_ADDR,PADCFG_PAD_GPIO39_PD_SHIFT,PADCFG_PAD_GPIO39_PD_MASK)
-#define SET_PADCFG_PAD_GPIO39_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_444_ADDR,data,PADCFG_PAD_GPIO39_PD_SHIFT,PADCFG_PAD_GPIO39_PD_MASK)
-#define GET_PADCFG_PAD_GPIO39_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_444_ADDR,PADCFG_PAD_GPIO39_SLEW_SHIFT,PADCFG_PAD_GPIO39_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO39_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_444_ADDR,data,PADCFG_PAD_GPIO39_SLEW_SHIFT,PADCFG_PAD_GPIO39_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO39_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_444_ADDR,PADCFG_PAD_GPIO39_SMT_SHIFT,PADCFG_PAD_GPIO39_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO39_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_444_ADDR,data,PADCFG_PAD_GPIO39_SMT_SHIFT,PADCFG_PAD_GPIO39_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO39_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_444_ADDR,PADCFG_PAD_GPIO39_POS_SHIFT,PADCFG_PAD_GPIO39_POS_MASK)
-#define SET_PADCFG_PAD_GPIO39_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_444_ADDR,data,PADCFG_PAD_GPIO39_POS_SHIFT,PADCFG_PAD_GPIO39_POS_MASK)
-#define GET_PADCFG_PAD_GPIO40_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_448_ADDR,PADCFG_PAD_GPIO40_IE_SHIFT,PADCFG_PAD_GPIO40_IE_MASK)
-#define SET_PADCFG_PAD_GPIO40_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_448_ADDR,data,PADCFG_PAD_GPIO40_IE_SHIFT,PADCFG_PAD_GPIO40_IE_MASK)
-#define GET_PADCFG_PAD_GPIO40_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_448_ADDR,PADCFG_PAD_GPIO40_DS_SHIFT,PADCFG_PAD_GPIO40_DS_MASK)
-#define SET_PADCFG_PAD_GPIO40_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_448_ADDR,data,PADCFG_PAD_GPIO40_DS_SHIFT,PADCFG_PAD_GPIO40_DS_MASK)
-#define GET_PADCFG_PAD_GPIO40_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_448_ADDR,PADCFG_PAD_GPIO40_PU_SHIFT,PADCFG_PAD_GPIO40_PU_MASK)
-#define SET_PADCFG_PAD_GPIO40_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_448_ADDR,data,PADCFG_PAD_GPIO40_PU_SHIFT,PADCFG_PAD_GPIO40_PU_MASK)
-#define GET_PADCFG_PAD_GPIO40_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_448_ADDR,PADCFG_PAD_GPIO40_PD_SHIFT,PADCFG_PAD_GPIO40_PD_MASK)
-#define SET_PADCFG_PAD_GPIO40_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_448_ADDR,data,PADCFG_PAD_GPIO40_PD_SHIFT,PADCFG_PAD_GPIO40_PD_MASK)
-#define GET_PADCFG_PAD_GPIO40_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_448_ADDR,PADCFG_PAD_GPIO40_SLEW_SHIFT,PADCFG_PAD_GPIO40_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO40_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_448_ADDR,data,PADCFG_PAD_GPIO40_SLEW_SHIFT,PADCFG_PAD_GPIO40_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO40_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_448_ADDR,PADCFG_PAD_GPIO40_SMT_SHIFT,PADCFG_PAD_GPIO40_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO40_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_448_ADDR,data,PADCFG_PAD_GPIO40_SMT_SHIFT,PADCFG_PAD_GPIO40_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO40_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_448_ADDR,PADCFG_PAD_GPIO40_POS_SHIFT,PADCFG_PAD_GPIO40_POS_MASK)
-#define SET_PADCFG_PAD_GPIO40_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_448_ADDR,data,PADCFG_PAD_GPIO40_POS_SHIFT,PADCFG_PAD_GPIO40_POS_MASK)
-#define GET_PADCFG_PAD_GPIO41_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_452_ADDR,PADCFG_PAD_GPIO41_IE_SHIFT,PADCFG_PAD_GPIO41_IE_MASK)
-#define SET_PADCFG_PAD_GPIO41_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_452_ADDR,data,PADCFG_PAD_GPIO41_IE_SHIFT,PADCFG_PAD_GPIO41_IE_MASK)
-#define GET_PADCFG_PAD_GPIO41_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_452_ADDR,PADCFG_PAD_GPIO41_DS_SHIFT,PADCFG_PAD_GPIO41_DS_MASK)
-#define SET_PADCFG_PAD_GPIO41_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_452_ADDR,data,PADCFG_PAD_GPIO41_DS_SHIFT,PADCFG_PAD_GPIO41_DS_MASK)
-#define GET_PADCFG_PAD_GPIO41_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_452_ADDR,PADCFG_PAD_GPIO41_PU_SHIFT,PADCFG_PAD_GPIO41_PU_MASK)
-#define SET_PADCFG_PAD_GPIO41_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_452_ADDR,data,PADCFG_PAD_GPIO41_PU_SHIFT,PADCFG_PAD_GPIO41_PU_MASK)
-#define GET_PADCFG_PAD_GPIO41_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_452_ADDR,PADCFG_PAD_GPIO41_PD_SHIFT,PADCFG_PAD_GPIO41_PD_MASK)
-#define SET_PADCFG_PAD_GPIO41_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_452_ADDR,data,PADCFG_PAD_GPIO41_PD_SHIFT,PADCFG_PAD_GPIO41_PD_MASK)
-#define GET_PADCFG_PAD_GPIO41_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_452_ADDR,PADCFG_PAD_GPIO41_SLEW_SHIFT,PADCFG_PAD_GPIO41_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO41_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_452_ADDR,data,PADCFG_PAD_GPIO41_SLEW_SHIFT,PADCFG_PAD_GPIO41_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO41_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_452_ADDR,PADCFG_PAD_GPIO41_SMT_SHIFT,PADCFG_PAD_GPIO41_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO41_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_452_ADDR,data,PADCFG_PAD_GPIO41_SMT_SHIFT,PADCFG_PAD_GPIO41_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO41_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_452_ADDR,PADCFG_PAD_GPIO41_POS_SHIFT,PADCFG_PAD_GPIO41_POS_MASK)
-#define SET_PADCFG_PAD_GPIO41_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_452_ADDR,data,PADCFG_PAD_GPIO41_POS_SHIFT,PADCFG_PAD_GPIO41_POS_MASK)
-#define GET_PADCFG_PAD_GPIO42_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_456_ADDR,PADCFG_PAD_GPIO42_IE_SHIFT,PADCFG_PAD_GPIO42_IE_MASK)
-#define SET_PADCFG_PAD_GPIO42_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_456_ADDR,data,PADCFG_PAD_GPIO42_IE_SHIFT,PADCFG_PAD_GPIO42_IE_MASK)
-#define GET_PADCFG_PAD_GPIO42_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_456_ADDR,PADCFG_PAD_GPIO42_DS_SHIFT,PADCFG_PAD_GPIO42_DS_MASK)
-#define SET_PADCFG_PAD_GPIO42_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_456_ADDR,data,PADCFG_PAD_GPIO42_DS_SHIFT,PADCFG_PAD_GPIO42_DS_MASK)
-#define GET_PADCFG_PAD_GPIO42_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_456_ADDR,PADCFG_PAD_GPIO42_PU_SHIFT,PADCFG_PAD_GPIO42_PU_MASK)
-#define SET_PADCFG_PAD_GPIO42_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_456_ADDR,data,PADCFG_PAD_GPIO42_PU_SHIFT,PADCFG_PAD_GPIO42_PU_MASK)
-#define GET_PADCFG_PAD_GPIO42_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_456_ADDR,PADCFG_PAD_GPIO42_PD_SHIFT,PADCFG_PAD_GPIO42_PD_MASK)
-#define SET_PADCFG_PAD_GPIO42_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_456_ADDR,data,PADCFG_PAD_GPIO42_PD_SHIFT,PADCFG_PAD_GPIO42_PD_MASK)
-#define GET_PADCFG_PAD_GPIO42_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_456_ADDR,PADCFG_PAD_GPIO42_SLEW_SHIFT,PADCFG_PAD_GPIO42_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO42_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_456_ADDR,data,PADCFG_PAD_GPIO42_SLEW_SHIFT,PADCFG_PAD_GPIO42_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO42_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_456_ADDR,PADCFG_PAD_GPIO42_SMT_SHIFT,PADCFG_PAD_GPIO42_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO42_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_456_ADDR,data,PADCFG_PAD_GPIO42_SMT_SHIFT,PADCFG_PAD_GPIO42_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO42_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_456_ADDR,PADCFG_PAD_GPIO42_POS_SHIFT,PADCFG_PAD_GPIO42_POS_MASK)
-#define SET_PADCFG_PAD_GPIO42_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_456_ADDR,data,PADCFG_PAD_GPIO42_POS_SHIFT,PADCFG_PAD_GPIO42_POS_MASK)
-#define GET_PADCFG_PAD_GPIO43_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_460_ADDR,PADCFG_PAD_GPIO43_IE_SHIFT,PADCFG_PAD_GPIO43_IE_MASK)
-#define SET_PADCFG_PAD_GPIO43_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_460_ADDR,data,PADCFG_PAD_GPIO43_IE_SHIFT,PADCFG_PAD_GPIO43_IE_MASK)
-#define GET_PADCFG_PAD_GPIO43_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_460_ADDR,PADCFG_PAD_GPIO43_DS_SHIFT,PADCFG_PAD_GPIO43_DS_MASK)
-#define SET_PADCFG_PAD_GPIO43_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_460_ADDR,data,PADCFG_PAD_GPIO43_DS_SHIFT,PADCFG_PAD_GPIO43_DS_MASK)
-#define GET_PADCFG_PAD_GPIO43_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_460_ADDR,PADCFG_PAD_GPIO43_PU_SHIFT,PADCFG_PAD_GPIO43_PU_MASK)
-#define SET_PADCFG_PAD_GPIO43_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_460_ADDR,data,PADCFG_PAD_GPIO43_PU_SHIFT,PADCFG_PAD_GPIO43_PU_MASK)
-#define GET_PADCFG_PAD_GPIO43_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_460_ADDR,PADCFG_PAD_GPIO43_PD_SHIFT,PADCFG_PAD_GPIO43_PD_MASK)
-#define SET_PADCFG_PAD_GPIO43_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_460_ADDR,data,PADCFG_PAD_GPIO43_PD_SHIFT,PADCFG_PAD_GPIO43_PD_MASK)
-#define GET_PADCFG_PAD_GPIO43_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_460_ADDR,PADCFG_PAD_GPIO43_SLEW_SHIFT,PADCFG_PAD_GPIO43_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO43_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_460_ADDR,data,PADCFG_PAD_GPIO43_SLEW_SHIFT,PADCFG_PAD_GPIO43_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO43_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_460_ADDR,PADCFG_PAD_GPIO43_SMT_SHIFT,PADCFG_PAD_GPIO43_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO43_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_460_ADDR,data,PADCFG_PAD_GPIO43_SMT_SHIFT,PADCFG_PAD_GPIO43_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO43_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_460_ADDR,PADCFG_PAD_GPIO43_POS_SHIFT,PADCFG_PAD_GPIO43_POS_MASK)
-#define SET_PADCFG_PAD_GPIO43_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_460_ADDR,data,PADCFG_PAD_GPIO43_POS_SHIFT,PADCFG_PAD_GPIO43_POS_MASK)
-#define GET_PADCFG_PAD_GPIO44_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_464_ADDR,PADCFG_PAD_GPIO44_IE_SHIFT,PADCFG_PAD_GPIO44_IE_MASK)
-#define SET_PADCFG_PAD_GPIO44_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_464_ADDR,data,PADCFG_PAD_GPIO44_IE_SHIFT,PADCFG_PAD_GPIO44_IE_MASK)
-#define GET_PADCFG_PAD_GPIO44_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_464_ADDR,PADCFG_PAD_GPIO44_DS_SHIFT,PADCFG_PAD_GPIO44_DS_MASK)
-#define SET_PADCFG_PAD_GPIO44_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_464_ADDR,data,PADCFG_PAD_GPIO44_DS_SHIFT,PADCFG_PAD_GPIO44_DS_MASK)
-#define GET_PADCFG_PAD_GPIO44_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_464_ADDR,PADCFG_PAD_GPIO44_PU_SHIFT,PADCFG_PAD_GPIO44_PU_MASK)
-#define SET_PADCFG_PAD_GPIO44_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_464_ADDR,data,PADCFG_PAD_GPIO44_PU_SHIFT,PADCFG_PAD_GPIO44_PU_MASK)
-#define GET_PADCFG_PAD_GPIO44_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_464_ADDR,PADCFG_PAD_GPIO44_PD_SHIFT,PADCFG_PAD_GPIO44_PD_MASK)
-#define SET_PADCFG_PAD_GPIO44_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_464_ADDR,data,PADCFG_PAD_GPIO44_PD_SHIFT,PADCFG_PAD_GPIO44_PD_MASK)
-#define GET_PADCFG_PAD_GPIO44_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_464_ADDR,PADCFG_PAD_GPIO44_SLEW_SHIFT,PADCFG_PAD_GPIO44_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO44_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_464_ADDR,data,PADCFG_PAD_GPIO44_SLEW_SHIFT,PADCFG_PAD_GPIO44_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO44_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_464_ADDR,PADCFG_PAD_GPIO44_SMT_SHIFT,PADCFG_PAD_GPIO44_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO44_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_464_ADDR,data,PADCFG_PAD_GPIO44_SMT_SHIFT,PADCFG_PAD_GPIO44_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO44_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_464_ADDR,PADCFG_PAD_GPIO44_POS_SHIFT,PADCFG_PAD_GPIO44_POS_MASK)
-#define SET_PADCFG_PAD_GPIO44_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_464_ADDR,data,PADCFG_PAD_GPIO44_POS_SHIFT,PADCFG_PAD_GPIO44_POS_MASK)
-#define GET_PADCFG_PAD_GPIO45_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_468_ADDR,PADCFG_PAD_GPIO45_IE_SHIFT,PADCFG_PAD_GPIO45_IE_MASK)
-#define SET_PADCFG_PAD_GPIO45_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_468_ADDR,data,PADCFG_PAD_GPIO45_IE_SHIFT,PADCFG_PAD_GPIO45_IE_MASK)
-#define GET_PADCFG_PAD_GPIO45_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_468_ADDR,PADCFG_PAD_GPIO45_DS_SHIFT,PADCFG_PAD_GPIO45_DS_MASK)
-#define SET_PADCFG_PAD_GPIO45_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_468_ADDR,data,PADCFG_PAD_GPIO45_DS_SHIFT,PADCFG_PAD_GPIO45_DS_MASK)
-#define GET_PADCFG_PAD_GPIO45_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_468_ADDR,PADCFG_PAD_GPIO45_PU_SHIFT,PADCFG_PAD_GPIO45_PU_MASK)
-#define SET_PADCFG_PAD_GPIO45_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_468_ADDR,data,PADCFG_PAD_GPIO45_PU_SHIFT,PADCFG_PAD_GPIO45_PU_MASK)
-#define GET_PADCFG_PAD_GPIO45_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_468_ADDR,PADCFG_PAD_GPIO45_PD_SHIFT,PADCFG_PAD_GPIO45_PD_MASK)
-#define SET_PADCFG_PAD_GPIO45_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_468_ADDR,data,PADCFG_PAD_GPIO45_PD_SHIFT,PADCFG_PAD_GPIO45_PD_MASK)
-#define GET_PADCFG_PAD_GPIO45_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_468_ADDR,PADCFG_PAD_GPIO45_SLEW_SHIFT,PADCFG_PAD_GPIO45_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO45_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_468_ADDR,data,PADCFG_PAD_GPIO45_SLEW_SHIFT,PADCFG_PAD_GPIO45_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO45_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_468_ADDR,PADCFG_PAD_GPIO45_SMT_SHIFT,PADCFG_PAD_GPIO45_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO45_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_468_ADDR,data,PADCFG_PAD_GPIO45_SMT_SHIFT,PADCFG_PAD_GPIO45_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO45_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_468_ADDR,PADCFG_PAD_GPIO45_POS_SHIFT,PADCFG_PAD_GPIO45_POS_MASK)
-#define SET_PADCFG_PAD_GPIO45_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_468_ADDR,data,PADCFG_PAD_GPIO45_POS_SHIFT,PADCFG_PAD_GPIO45_POS_MASK)
-#define GET_PADCFG_PAD_GPIO46_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_472_ADDR,PADCFG_PAD_GPIO46_IE_SHIFT,PADCFG_PAD_GPIO46_IE_MASK)
-#define SET_PADCFG_PAD_GPIO46_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_472_ADDR,data,PADCFG_PAD_GPIO46_IE_SHIFT,PADCFG_PAD_GPIO46_IE_MASK)
-#define GET_PADCFG_PAD_GPIO46_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_472_ADDR,PADCFG_PAD_GPIO46_DS_SHIFT,PADCFG_PAD_GPIO46_DS_MASK)
-#define SET_PADCFG_PAD_GPIO46_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_472_ADDR,data,PADCFG_PAD_GPIO46_DS_SHIFT,PADCFG_PAD_GPIO46_DS_MASK)
-#define GET_PADCFG_PAD_GPIO46_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_472_ADDR,PADCFG_PAD_GPIO46_PU_SHIFT,PADCFG_PAD_GPIO46_PU_MASK)
-#define SET_PADCFG_PAD_GPIO46_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_472_ADDR,data,PADCFG_PAD_GPIO46_PU_SHIFT,PADCFG_PAD_GPIO46_PU_MASK)
-#define GET_PADCFG_PAD_GPIO46_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_472_ADDR,PADCFG_PAD_GPIO46_PD_SHIFT,PADCFG_PAD_GPIO46_PD_MASK)
-#define SET_PADCFG_PAD_GPIO46_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_472_ADDR,data,PADCFG_PAD_GPIO46_PD_SHIFT,PADCFG_PAD_GPIO46_PD_MASK)
-#define GET_PADCFG_PAD_GPIO46_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_472_ADDR,PADCFG_PAD_GPIO46_SLEW_SHIFT,PADCFG_PAD_GPIO46_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO46_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_472_ADDR,data,PADCFG_PAD_GPIO46_SLEW_SHIFT,PADCFG_PAD_GPIO46_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO46_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_472_ADDR,PADCFG_PAD_GPIO46_SMT_SHIFT,PADCFG_PAD_GPIO46_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO46_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_472_ADDR,data,PADCFG_PAD_GPIO46_SMT_SHIFT,PADCFG_PAD_GPIO46_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO46_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_472_ADDR,PADCFG_PAD_GPIO46_POS_SHIFT,PADCFG_PAD_GPIO46_POS_MASK)
-#define SET_PADCFG_PAD_GPIO46_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_472_ADDR,data,PADCFG_PAD_GPIO46_POS_SHIFT,PADCFG_PAD_GPIO46_POS_MASK)
-#define GET_PADCFG_PAD_GPIO47_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_476_ADDR,PADCFG_PAD_GPIO47_IE_SHIFT,PADCFG_PAD_GPIO47_IE_MASK)
-#define SET_PADCFG_PAD_GPIO47_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_476_ADDR,data,PADCFG_PAD_GPIO47_IE_SHIFT,PADCFG_PAD_GPIO47_IE_MASK)
-#define GET_PADCFG_PAD_GPIO47_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_476_ADDR,PADCFG_PAD_GPIO47_DS_SHIFT,PADCFG_PAD_GPIO47_DS_MASK)
-#define SET_PADCFG_PAD_GPIO47_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_476_ADDR,data,PADCFG_PAD_GPIO47_DS_SHIFT,PADCFG_PAD_GPIO47_DS_MASK)
-#define GET_PADCFG_PAD_GPIO47_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_476_ADDR,PADCFG_PAD_GPIO47_PU_SHIFT,PADCFG_PAD_GPIO47_PU_MASK)
-#define SET_PADCFG_PAD_GPIO47_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_476_ADDR,data,PADCFG_PAD_GPIO47_PU_SHIFT,PADCFG_PAD_GPIO47_PU_MASK)
-#define GET_PADCFG_PAD_GPIO47_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_476_ADDR,PADCFG_PAD_GPIO47_PD_SHIFT,PADCFG_PAD_GPIO47_PD_MASK)
-#define SET_PADCFG_PAD_GPIO47_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_476_ADDR,data,PADCFG_PAD_GPIO47_PD_SHIFT,PADCFG_PAD_GPIO47_PD_MASK)
-#define GET_PADCFG_PAD_GPIO47_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_476_ADDR,PADCFG_PAD_GPIO47_SLEW_SHIFT,PADCFG_PAD_GPIO47_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO47_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_476_ADDR,data,PADCFG_PAD_GPIO47_SLEW_SHIFT,PADCFG_PAD_GPIO47_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO47_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_476_ADDR,PADCFG_PAD_GPIO47_SMT_SHIFT,PADCFG_PAD_GPIO47_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO47_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_476_ADDR,data,PADCFG_PAD_GPIO47_SMT_SHIFT,PADCFG_PAD_GPIO47_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO47_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_476_ADDR,PADCFG_PAD_GPIO47_POS_SHIFT,PADCFG_PAD_GPIO47_POS_MASK)
-#define SET_PADCFG_PAD_GPIO47_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_476_ADDR,data,PADCFG_PAD_GPIO47_POS_SHIFT,PADCFG_PAD_GPIO47_POS_MASK)
-#define GET_PADCFG_PAD_GPIO48_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_480_ADDR,PADCFG_PAD_GPIO48_IE_SHIFT,PADCFG_PAD_GPIO48_IE_MASK)
-#define SET_PADCFG_PAD_GPIO48_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_480_ADDR,data,PADCFG_PAD_GPIO48_IE_SHIFT,PADCFG_PAD_GPIO48_IE_MASK)
-#define GET_PADCFG_PAD_GPIO48_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_480_ADDR,PADCFG_PAD_GPIO48_DS_SHIFT,PADCFG_PAD_GPIO48_DS_MASK)
-#define SET_PADCFG_PAD_GPIO48_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_480_ADDR,data,PADCFG_PAD_GPIO48_DS_SHIFT,PADCFG_PAD_GPIO48_DS_MASK)
-#define GET_PADCFG_PAD_GPIO48_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_480_ADDR,PADCFG_PAD_GPIO48_PU_SHIFT,PADCFG_PAD_GPIO48_PU_MASK)
-#define SET_PADCFG_PAD_GPIO48_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_480_ADDR,data,PADCFG_PAD_GPIO48_PU_SHIFT,PADCFG_PAD_GPIO48_PU_MASK)
-#define GET_PADCFG_PAD_GPIO48_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_480_ADDR,PADCFG_PAD_GPIO48_PD_SHIFT,PADCFG_PAD_GPIO48_PD_MASK)
-#define SET_PADCFG_PAD_GPIO48_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_480_ADDR,data,PADCFG_PAD_GPIO48_PD_SHIFT,PADCFG_PAD_GPIO48_PD_MASK)
-#define GET_PADCFG_PAD_GPIO48_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_480_ADDR,PADCFG_PAD_GPIO48_SLEW_SHIFT,PADCFG_PAD_GPIO48_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO48_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_480_ADDR,data,PADCFG_PAD_GPIO48_SLEW_SHIFT,PADCFG_PAD_GPIO48_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO48_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_480_ADDR,PADCFG_PAD_GPIO48_SMT_SHIFT,PADCFG_PAD_GPIO48_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO48_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_480_ADDR,data,PADCFG_PAD_GPIO48_SMT_SHIFT,PADCFG_PAD_GPIO48_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO48_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_480_ADDR,PADCFG_PAD_GPIO48_POS_SHIFT,PADCFG_PAD_GPIO48_POS_MASK)
-#define SET_PADCFG_PAD_GPIO48_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_480_ADDR,data,PADCFG_PAD_GPIO48_POS_SHIFT,PADCFG_PAD_GPIO48_POS_MASK)
-#define GET_PADCFG_PAD_GPIO49_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_484_ADDR,PADCFG_PAD_GPIO49_IE_SHIFT,PADCFG_PAD_GPIO49_IE_MASK)
-#define SET_PADCFG_PAD_GPIO49_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_484_ADDR,data,PADCFG_PAD_GPIO49_IE_SHIFT,PADCFG_PAD_GPIO49_IE_MASK)
-#define GET_PADCFG_PAD_GPIO49_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_484_ADDR,PADCFG_PAD_GPIO49_DS_SHIFT,PADCFG_PAD_GPIO49_DS_MASK)
-#define SET_PADCFG_PAD_GPIO49_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_484_ADDR,data,PADCFG_PAD_GPIO49_DS_SHIFT,PADCFG_PAD_GPIO49_DS_MASK)
-#define GET_PADCFG_PAD_GPIO49_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_484_ADDR,PADCFG_PAD_GPIO49_PU_SHIFT,PADCFG_PAD_GPIO49_PU_MASK)
-#define SET_PADCFG_PAD_GPIO49_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_484_ADDR,data,PADCFG_PAD_GPIO49_PU_SHIFT,PADCFG_PAD_GPIO49_PU_MASK)
-#define GET_PADCFG_PAD_GPIO49_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_484_ADDR,PADCFG_PAD_GPIO49_PD_SHIFT,PADCFG_PAD_GPIO49_PD_MASK)
-#define SET_PADCFG_PAD_GPIO49_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_484_ADDR,data,PADCFG_PAD_GPIO49_PD_SHIFT,PADCFG_PAD_GPIO49_PD_MASK)
-#define GET_PADCFG_PAD_GPIO49_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_484_ADDR,PADCFG_PAD_GPIO49_SLEW_SHIFT,PADCFG_PAD_GPIO49_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO49_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_484_ADDR,data,PADCFG_PAD_GPIO49_SLEW_SHIFT,PADCFG_PAD_GPIO49_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO49_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_484_ADDR,PADCFG_PAD_GPIO49_SMT_SHIFT,PADCFG_PAD_GPIO49_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO49_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_484_ADDR,data,PADCFG_PAD_GPIO49_SMT_SHIFT,PADCFG_PAD_GPIO49_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO49_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_484_ADDR,PADCFG_PAD_GPIO49_POS_SHIFT,PADCFG_PAD_GPIO49_POS_MASK)
-#define SET_PADCFG_PAD_GPIO49_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_484_ADDR,data,PADCFG_PAD_GPIO49_POS_SHIFT,PADCFG_PAD_GPIO49_POS_MASK)
-#define GET_PADCFG_PAD_GPIO50_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_488_ADDR,PADCFG_PAD_GPIO50_IE_SHIFT,PADCFG_PAD_GPIO50_IE_MASK)
-#define SET_PADCFG_PAD_GPIO50_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_488_ADDR,data,PADCFG_PAD_GPIO50_IE_SHIFT,PADCFG_PAD_GPIO50_IE_MASK)
-#define GET_PADCFG_PAD_GPIO50_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_488_ADDR,PADCFG_PAD_GPIO50_DS_SHIFT,PADCFG_PAD_GPIO50_DS_MASK)
-#define SET_PADCFG_PAD_GPIO50_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_488_ADDR,data,PADCFG_PAD_GPIO50_DS_SHIFT,PADCFG_PAD_GPIO50_DS_MASK)
-#define GET_PADCFG_PAD_GPIO50_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_488_ADDR,PADCFG_PAD_GPIO50_PU_SHIFT,PADCFG_PAD_GPIO50_PU_MASK)
-#define SET_PADCFG_PAD_GPIO50_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_488_ADDR,data,PADCFG_PAD_GPIO50_PU_SHIFT,PADCFG_PAD_GPIO50_PU_MASK)
-#define GET_PADCFG_PAD_GPIO50_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_488_ADDR,PADCFG_PAD_GPIO50_PD_SHIFT,PADCFG_PAD_GPIO50_PD_MASK)
-#define SET_PADCFG_PAD_GPIO50_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_488_ADDR,data,PADCFG_PAD_GPIO50_PD_SHIFT,PADCFG_PAD_GPIO50_PD_MASK)
-#define GET_PADCFG_PAD_GPIO50_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_488_ADDR,PADCFG_PAD_GPIO50_SLEW_SHIFT,PADCFG_PAD_GPIO50_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO50_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_488_ADDR,data,PADCFG_PAD_GPIO50_SLEW_SHIFT,PADCFG_PAD_GPIO50_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO50_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_488_ADDR,PADCFG_PAD_GPIO50_SMT_SHIFT,PADCFG_PAD_GPIO50_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO50_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_488_ADDR,data,PADCFG_PAD_GPIO50_SMT_SHIFT,PADCFG_PAD_GPIO50_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO50_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_488_ADDR,PADCFG_PAD_GPIO50_POS_SHIFT,PADCFG_PAD_GPIO50_POS_MASK)
-#define SET_PADCFG_PAD_GPIO50_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_488_ADDR,data,PADCFG_PAD_GPIO50_POS_SHIFT,PADCFG_PAD_GPIO50_POS_MASK)
-#define GET_PADCFG_PAD_GPIO51_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_492_ADDR,PADCFG_PAD_GPIO51_IE_SHIFT,PADCFG_PAD_GPIO51_IE_MASK)
-#define SET_PADCFG_PAD_GPIO51_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_492_ADDR,data,PADCFG_PAD_GPIO51_IE_SHIFT,PADCFG_PAD_GPIO51_IE_MASK)
-#define GET_PADCFG_PAD_GPIO51_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_492_ADDR,PADCFG_PAD_GPIO51_DS_SHIFT,PADCFG_PAD_GPIO51_DS_MASK)
-#define SET_PADCFG_PAD_GPIO51_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_492_ADDR,data,PADCFG_PAD_GPIO51_DS_SHIFT,PADCFG_PAD_GPIO51_DS_MASK)
-#define GET_PADCFG_PAD_GPIO51_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_492_ADDR,PADCFG_PAD_GPIO51_PU_SHIFT,PADCFG_PAD_GPIO51_PU_MASK)
-#define SET_PADCFG_PAD_GPIO51_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_492_ADDR,data,PADCFG_PAD_GPIO51_PU_SHIFT,PADCFG_PAD_GPIO51_PU_MASK)
-#define GET_PADCFG_PAD_GPIO51_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_492_ADDR,PADCFG_PAD_GPIO51_PD_SHIFT,PADCFG_PAD_GPIO51_PD_MASK)
-#define SET_PADCFG_PAD_GPIO51_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_492_ADDR,data,PADCFG_PAD_GPIO51_PD_SHIFT,PADCFG_PAD_GPIO51_PD_MASK)
-#define GET_PADCFG_PAD_GPIO51_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_492_ADDR,PADCFG_PAD_GPIO51_SLEW_SHIFT,PADCFG_PAD_GPIO51_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO51_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_492_ADDR,data,PADCFG_PAD_GPIO51_SLEW_SHIFT,PADCFG_PAD_GPIO51_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO51_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_492_ADDR,PADCFG_PAD_GPIO51_SMT_SHIFT,PADCFG_PAD_GPIO51_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO51_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_492_ADDR,data,PADCFG_PAD_GPIO51_SMT_SHIFT,PADCFG_PAD_GPIO51_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO51_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_492_ADDR,PADCFG_PAD_GPIO51_POS_SHIFT,PADCFG_PAD_GPIO51_POS_MASK)
-#define SET_PADCFG_PAD_GPIO51_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_492_ADDR,data,PADCFG_PAD_GPIO51_POS_SHIFT,PADCFG_PAD_GPIO51_POS_MASK)
-#define GET_PADCFG_PAD_GPIO52_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_496_ADDR,PADCFG_PAD_GPIO52_IE_SHIFT,PADCFG_PAD_GPIO52_IE_MASK)
-#define SET_PADCFG_PAD_GPIO52_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_496_ADDR,data,PADCFG_PAD_GPIO52_IE_SHIFT,PADCFG_PAD_GPIO52_IE_MASK)
-#define GET_PADCFG_PAD_GPIO52_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_496_ADDR,PADCFG_PAD_GPIO52_DS_SHIFT,PADCFG_PAD_GPIO52_DS_MASK)
-#define SET_PADCFG_PAD_GPIO52_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_496_ADDR,data,PADCFG_PAD_GPIO52_DS_SHIFT,PADCFG_PAD_GPIO52_DS_MASK)
-#define GET_PADCFG_PAD_GPIO52_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_496_ADDR,PADCFG_PAD_GPIO52_PU_SHIFT,PADCFG_PAD_GPIO52_PU_MASK)
-#define SET_PADCFG_PAD_GPIO52_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_496_ADDR,data,PADCFG_PAD_GPIO52_PU_SHIFT,PADCFG_PAD_GPIO52_PU_MASK)
-#define GET_PADCFG_PAD_GPIO52_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_496_ADDR,PADCFG_PAD_GPIO52_PD_SHIFT,PADCFG_PAD_GPIO52_PD_MASK)
-#define SET_PADCFG_PAD_GPIO52_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_496_ADDR,data,PADCFG_PAD_GPIO52_PD_SHIFT,PADCFG_PAD_GPIO52_PD_MASK)
-#define GET_PADCFG_PAD_GPIO52_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_496_ADDR,PADCFG_PAD_GPIO52_SLEW_SHIFT,PADCFG_PAD_GPIO52_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO52_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_496_ADDR,data,PADCFG_PAD_GPIO52_SLEW_SHIFT,PADCFG_PAD_GPIO52_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO52_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_496_ADDR,PADCFG_PAD_GPIO52_SMT_SHIFT,PADCFG_PAD_GPIO52_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO52_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_496_ADDR,data,PADCFG_PAD_GPIO52_SMT_SHIFT,PADCFG_PAD_GPIO52_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO52_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_496_ADDR,PADCFG_PAD_GPIO52_POS_SHIFT,PADCFG_PAD_GPIO52_POS_MASK)
-#define SET_PADCFG_PAD_GPIO52_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_496_ADDR,data,PADCFG_PAD_GPIO52_POS_SHIFT,PADCFG_PAD_GPIO52_POS_MASK)
-#define GET_PADCFG_PAD_GPIO53_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_500_ADDR,PADCFG_PAD_GPIO53_IE_SHIFT,PADCFG_PAD_GPIO53_IE_MASK)
-#define SET_PADCFG_PAD_GPIO53_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_500_ADDR,data,PADCFG_PAD_GPIO53_IE_SHIFT,PADCFG_PAD_GPIO53_IE_MASK)
-#define GET_PADCFG_PAD_GPIO53_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_500_ADDR,PADCFG_PAD_GPIO53_DS_SHIFT,PADCFG_PAD_GPIO53_DS_MASK)
-#define SET_PADCFG_PAD_GPIO53_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_500_ADDR,data,PADCFG_PAD_GPIO53_DS_SHIFT,PADCFG_PAD_GPIO53_DS_MASK)
-#define GET_PADCFG_PAD_GPIO53_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_500_ADDR,PADCFG_PAD_GPIO53_PU_SHIFT,PADCFG_PAD_GPIO53_PU_MASK)
-#define SET_PADCFG_PAD_GPIO53_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_500_ADDR,data,PADCFG_PAD_GPIO53_PU_SHIFT,PADCFG_PAD_GPIO53_PU_MASK)
-#define GET_PADCFG_PAD_GPIO53_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_500_ADDR,PADCFG_PAD_GPIO53_PD_SHIFT,PADCFG_PAD_GPIO53_PD_MASK)
-#define SET_PADCFG_PAD_GPIO53_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_500_ADDR,data,PADCFG_PAD_GPIO53_PD_SHIFT,PADCFG_PAD_GPIO53_PD_MASK)
-#define GET_PADCFG_PAD_GPIO53_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_500_ADDR,PADCFG_PAD_GPIO53_SLEW_SHIFT,PADCFG_PAD_GPIO53_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO53_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_500_ADDR,data,PADCFG_PAD_GPIO53_SLEW_SHIFT,PADCFG_PAD_GPIO53_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO53_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_500_ADDR,PADCFG_PAD_GPIO53_SMT_SHIFT,PADCFG_PAD_GPIO53_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO53_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_500_ADDR,data,PADCFG_PAD_GPIO53_SMT_SHIFT,PADCFG_PAD_GPIO53_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO53_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_500_ADDR,PADCFG_PAD_GPIO53_POS_SHIFT,PADCFG_PAD_GPIO53_POS_MASK)
-#define SET_PADCFG_PAD_GPIO53_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_500_ADDR,data,PADCFG_PAD_GPIO53_POS_SHIFT,PADCFG_PAD_GPIO53_POS_MASK)
-#define GET_PADCFG_PAD_GPIO54_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_504_ADDR,PADCFG_PAD_GPIO54_IE_SHIFT,PADCFG_PAD_GPIO54_IE_MASK)
-#define SET_PADCFG_PAD_GPIO54_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_504_ADDR,data,PADCFG_PAD_GPIO54_IE_SHIFT,PADCFG_PAD_GPIO54_IE_MASK)
-#define GET_PADCFG_PAD_GPIO54_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_504_ADDR,PADCFG_PAD_GPIO54_DS_SHIFT,PADCFG_PAD_GPIO54_DS_MASK)
-#define SET_PADCFG_PAD_GPIO54_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_504_ADDR,data,PADCFG_PAD_GPIO54_DS_SHIFT,PADCFG_PAD_GPIO54_DS_MASK)
-#define GET_PADCFG_PAD_GPIO54_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_504_ADDR,PADCFG_PAD_GPIO54_PU_SHIFT,PADCFG_PAD_GPIO54_PU_MASK)
-#define SET_PADCFG_PAD_GPIO54_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_504_ADDR,data,PADCFG_PAD_GPIO54_PU_SHIFT,PADCFG_PAD_GPIO54_PU_MASK)
-#define GET_PADCFG_PAD_GPIO54_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_504_ADDR,PADCFG_PAD_GPIO54_PD_SHIFT,PADCFG_PAD_GPIO54_PD_MASK)
-#define SET_PADCFG_PAD_GPIO54_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_504_ADDR,data,PADCFG_PAD_GPIO54_PD_SHIFT,PADCFG_PAD_GPIO54_PD_MASK)
-#define GET_PADCFG_PAD_GPIO54_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_504_ADDR,PADCFG_PAD_GPIO54_SLEW_SHIFT,PADCFG_PAD_GPIO54_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO54_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_504_ADDR,data,PADCFG_PAD_GPIO54_SLEW_SHIFT,PADCFG_PAD_GPIO54_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO54_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_504_ADDR,PADCFG_PAD_GPIO54_SMT_SHIFT,PADCFG_PAD_GPIO54_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO54_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_504_ADDR,data,PADCFG_PAD_GPIO54_SMT_SHIFT,PADCFG_PAD_GPIO54_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO54_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_504_ADDR,PADCFG_PAD_GPIO54_POS_SHIFT,PADCFG_PAD_GPIO54_POS_MASK)
-#define SET_PADCFG_PAD_GPIO54_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_504_ADDR,data,PADCFG_PAD_GPIO54_POS_SHIFT,PADCFG_PAD_GPIO54_POS_MASK)
-#define GET_PADCFG_PAD_GPIO55_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_508_ADDR,PADCFG_PAD_GPIO55_IE_SHIFT,PADCFG_PAD_GPIO55_IE_MASK)
-#define SET_PADCFG_PAD_GPIO55_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_508_ADDR,data,PADCFG_PAD_GPIO55_IE_SHIFT,PADCFG_PAD_GPIO55_IE_MASK)
-#define GET_PADCFG_PAD_GPIO55_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_508_ADDR,PADCFG_PAD_GPIO55_DS_SHIFT,PADCFG_PAD_GPIO55_DS_MASK)
-#define SET_PADCFG_PAD_GPIO55_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_508_ADDR,data,PADCFG_PAD_GPIO55_DS_SHIFT,PADCFG_PAD_GPIO55_DS_MASK)
-#define GET_PADCFG_PAD_GPIO55_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_508_ADDR,PADCFG_PAD_GPIO55_PU_SHIFT,PADCFG_PAD_GPIO55_PU_MASK)
-#define SET_PADCFG_PAD_GPIO55_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_508_ADDR,data,PADCFG_PAD_GPIO55_PU_SHIFT,PADCFG_PAD_GPIO55_PU_MASK)
-#define GET_PADCFG_PAD_GPIO55_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_508_ADDR,PADCFG_PAD_GPIO55_PD_SHIFT,PADCFG_PAD_GPIO55_PD_MASK)
-#define SET_PADCFG_PAD_GPIO55_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_508_ADDR,data,PADCFG_PAD_GPIO55_PD_SHIFT,PADCFG_PAD_GPIO55_PD_MASK)
-#define GET_PADCFG_PAD_GPIO55_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_508_ADDR,PADCFG_PAD_GPIO55_SLEW_SHIFT,PADCFG_PAD_GPIO55_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO55_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_508_ADDR,data,PADCFG_PAD_GPIO55_SLEW_SHIFT,PADCFG_PAD_GPIO55_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO55_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_508_ADDR,PADCFG_PAD_GPIO55_SMT_SHIFT,PADCFG_PAD_GPIO55_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO55_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_508_ADDR,data,PADCFG_PAD_GPIO55_SMT_SHIFT,PADCFG_PAD_GPIO55_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO55_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_508_ADDR,PADCFG_PAD_GPIO55_POS_SHIFT,PADCFG_PAD_GPIO55_POS_MASK)
-#define SET_PADCFG_PAD_GPIO55_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_508_ADDR,data,PADCFG_PAD_GPIO55_POS_SHIFT,PADCFG_PAD_GPIO55_POS_MASK)
-#define GET_PADCFG_PAD_GPIO56_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_512_ADDR,PADCFG_PAD_GPIO56_IE_SHIFT,PADCFG_PAD_GPIO56_IE_MASK)
-#define SET_PADCFG_PAD_GPIO56_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_512_ADDR,data,PADCFG_PAD_GPIO56_IE_SHIFT,PADCFG_PAD_GPIO56_IE_MASK)
-#define GET_PADCFG_PAD_GPIO56_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_512_ADDR,PADCFG_PAD_GPIO56_DS_SHIFT,PADCFG_PAD_GPIO56_DS_MASK)
-#define SET_PADCFG_PAD_GPIO56_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_512_ADDR,data,PADCFG_PAD_GPIO56_DS_SHIFT,PADCFG_PAD_GPIO56_DS_MASK)
-#define GET_PADCFG_PAD_GPIO56_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_512_ADDR,PADCFG_PAD_GPIO56_PU_SHIFT,PADCFG_PAD_GPIO56_PU_MASK)
-#define SET_PADCFG_PAD_GPIO56_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_512_ADDR,data,PADCFG_PAD_GPIO56_PU_SHIFT,PADCFG_PAD_GPIO56_PU_MASK)
-#define GET_PADCFG_PAD_GPIO56_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_512_ADDR,PADCFG_PAD_GPIO56_PD_SHIFT,PADCFG_PAD_GPIO56_PD_MASK)
-#define SET_PADCFG_PAD_GPIO56_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_512_ADDR,data,PADCFG_PAD_GPIO56_PD_SHIFT,PADCFG_PAD_GPIO56_PD_MASK)
-#define GET_PADCFG_PAD_GPIO56_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_512_ADDR,PADCFG_PAD_GPIO56_SLEW_SHIFT,PADCFG_PAD_GPIO56_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO56_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_512_ADDR,data,PADCFG_PAD_GPIO56_SLEW_SHIFT,PADCFG_PAD_GPIO56_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO56_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_512_ADDR,PADCFG_PAD_GPIO56_SMT_SHIFT,PADCFG_PAD_GPIO56_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO56_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_512_ADDR,data,PADCFG_PAD_GPIO56_SMT_SHIFT,PADCFG_PAD_GPIO56_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO56_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_512_ADDR,PADCFG_PAD_GPIO56_POS_SHIFT,PADCFG_PAD_GPIO56_POS_MASK)
-#define SET_PADCFG_PAD_GPIO56_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_512_ADDR,data,PADCFG_PAD_GPIO56_POS_SHIFT,PADCFG_PAD_GPIO56_POS_MASK)
-#define GET_PADCFG_PAD_GPIO57_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_516_ADDR,PADCFG_PAD_GPIO57_IE_SHIFT,PADCFG_PAD_GPIO57_IE_MASK)
-#define SET_PADCFG_PAD_GPIO57_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_516_ADDR,data,PADCFG_PAD_GPIO57_IE_SHIFT,PADCFG_PAD_GPIO57_IE_MASK)
-#define GET_PADCFG_PAD_GPIO57_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_516_ADDR,PADCFG_PAD_GPIO57_DS_SHIFT,PADCFG_PAD_GPIO57_DS_MASK)
-#define SET_PADCFG_PAD_GPIO57_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_516_ADDR,data,PADCFG_PAD_GPIO57_DS_SHIFT,PADCFG_PAD_GPIO57_DS_MASK)
-#define GET_PADCFG_PAD_GPIO57_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_516_ADDR,PADCFG_PAD_GPIO57_PU_SHIFT,PADCFG_PAD_GPIO57_PU_MASK)
-#define SET_PADCFG_PAD_GPIO57_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_516_ADDR,data,PADCFG_PAD_GPIO57_PU_SHIFT,PADCFG_PAD_GPIO57_PU_MASK)
-#define GET_PADCFG_PAD_GPIO57_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_516_ADDR,PADCFG_PAD_GPIO57_PD_SHIFT,PADCFG_PAD_GPIO57_PD_MASK)
-#define SET_PADCFG_PAD_GPIO57_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_516_ADDR,data,PADCFG_PAD_GPIO57_PD_SHIFT,PADCFG_PAD_GPIO57_PD_MASK)
-#define GET_PADCFG_PAD_GPIO57_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_516_ADDR,PADCFG_PAD_GPIO57_SLEW_SHIFT,PADCFG_PAD_GPIO57_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO57_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_516_ADDR,data,PADCFG_PAD_GPIO57_SLEW_SHIFT,PADCFG_PAD_GPIO57_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO57_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_516_ADDR,PADCFG_PAD_GPIO57_SMT_SHIFT,PADCFG_PAD_GPIO57_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO57_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_516_ADDR,data,PADCFG_PAD_GPIO57_SMT_SHIFT,PADCFG_PAD_GPIO57_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO57_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_516_ADDR,PADCFG_PAD_GPIO57_POS_SHIFT,PADCFG_PAD_GPIO57_POS_MASK)
-#define SET_PADCFG_PAD_GPIO57_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_516_ADDR,data,PADCFG_PAD_GPIO57_POS_SHIFT,PADCFG_PAD_GPIO57_POS_MASK)
-#define GET_PADCFG_PAD_GPIO58_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_520_ADDR,PADCFG_PAD_GPIO58_IE_SHIFT,PADCFG_PAD_GPIO58_IE_MASK)
-#define SET_PADCFG_PAD_GPIO58_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_520_ADDR,data,PADCFG_PAD_GPIO58_IE_SHIFT,PADCFG_PAD_GPIO58_IE_MASK)
-#define GET_PADCFG_PAD_GPIO58_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_520_ADDR,PADCFG_PAD_GPIO58_DS_SHIFT,PADCFG_PAD_GPIO58_DS_MASK)
-#define SET_PADCFG_PAD_GPIO58_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_520_ADDR,data,PADCFG_PAD_GPIO58_DS_SHIFT,PADCFG_PAD_GPIO58_DS_MASK)
-#define GET_PADCFG_PAD_GPIO58_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_520_ADDR,PADCFG_PAD_GPIO58_PU_SHIFT,PADCFG_PAD_GPIO58_PU_MASK)
-#define SET_PADCFG_PAD_GPIO58_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_520_ADDR,data,PADCFG_PAD_GPIO58_PU_SHIFT,PADCFG_PAD_GPIO58_PU_MASK)
-#define GET_PADCFG_PAD_GPIO58_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_520_ADDR,PADCFG_PAD_GPIO58_PD_SHIFT,PADCFG_PAD_GPIO58_PD_MASK)
-#define SET_PADCFG_PAD_GPIO58_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_520_ADDR,data,PADCFG_PAD_GPIO58_PD_SHIFT,PADCFG_PAD_GPIO58_PD_MASK)
-#define GET_PADCFG_PAD_GPIO58_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_520_ADDR,PADCFG_PAD_GPIO58_SLEW_SHIFT,PADCFG_PAD_GPIO58_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO58_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_520_ADDR,data,PADCFG_PAD_GPIO58_SLEW_SHIFT,PADCFG_PAD_GPIO58_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO58_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_520_ADDR,PADCFG_PAD_GPIO58_SMT_SHIFT,PADCFG_PAD_GPIO58_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO58_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_520_ADDR,data,PADCFG_PAD_GPIO58_SMT_SHIFT,PADCFG_PAD_GPIO58_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO58_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_520_ADDR,PADCFG_PAD_GPIO58_POS_SHIFT,PADCFG_PAD_GPIO58_POS_MASK)
-#define SET_PADCFG_PAD_GPIO58_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_520_ADDR,data,PADCFG_PAD_GPIO58_POS_SHIFT,PADCFG_PAD_GPIO58_POS_MASK)
-#define GET_PADCFG_PAD_GPIO59_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_524_ADDR,PADCFG_PAD_GPIO59_IE_SHIFT,PADCFG_PAD_GPIO59_IE_MASK)
-#define SET_PADCFG_PAD_GPIO59_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_524_ADDR,data,PADCFG_PAD_GPIO59_IE_SHIFT,PADCFG_PAD_GPIO59_IE_MASK)
-#define GET_PADCFG_PAD_GPIO59_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_524_ADDR,PADCFG_PAD_GPIO59_DS_SHIFT,PADCFG_PAD_GPIO59_DS_MASK)
-#define SET_PADCFG_PAD_GPIO59_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_524_ADDR,data,PADCFG_PAD_GPIO59_DS_SHIFT,PADCFG_PAD_GPIO59_DS_MASK)
-#define GET_PADCFG_PAD_GPIO59_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_524_ADDR,PADCFG_PAD_GPIO59_PU_SHIFT,PADCFG_PAD_GPIO59_PU_MASK)
-#define SET_PADCFG_PAD_GPIO59_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_524_ADDR,data,PADCFG_PAD_GPIO59_PU_SHIFT,PADCFG_PAD_GPIO59_PU_MASK)
-#define GET_PADCFG_PAD_GPIO59_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_524_ADDR,PADCFG_PAD_GPIO59_PD_SHIFT,PADCFG_PAD_GPIO59_PD_MASK)
-#define SET_PADCFG_PAD_GPIO59_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_524_ADDR,data,PADCFG_PAD_GPIO59_PD_SHIFT,PADCFG_PAD_GPIO59_PD_MASK)
-#define GET_PADCFG_PAD_GPIO59_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_524_ADDR,PADCFG_PAD_GPIO59_SLEW_SHIFT,PADCFG_PAD_GPIO59_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO59_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_524_ADDR,data,PADCFG_PAD_GPIO59_SLEW_SHIFT,PADCFG_PAD_GPIO59_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO59_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_524_ADDR,PADCFG_PAD_GPIO59_SMT_SHIFT,PADCFG_PAD_GPIO59_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO59_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_524_ADDR,data,PADCFG_PAD_GPIO59_SMT_SHIFT,PADCFG_PAD_GPIO59_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO59_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_524_ADDR,PADCFG_PAD_GPIO59_POS_SHIFT,PADCFG_PAD_GPIO59_POS_MASK)
-#define SET_PADCFG_PAD_GPIO59_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_524_ADDR,data,PADCFG_PAD_GPIO59_POS_SHIFT,PADCFG_PAD_GPIO59_POS_MASK)
-#define GET_PADCFG_PAD_GPIO60_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_528_ADDR,PADCFG_PAD_GPIO60_IE_SHIFT,PADCFG_PAD_GPIO60_IE_MASK)
-#define SET_PADCFG_PAD_GPIO60_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_528_ADDR,data,PADCFG_PAD_GPIO60_IE_SHIFT,PADCFG_PAD_GPIO60_IE_MASK)
-#define GET_PADCFG_PAD_GPIO60_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_528_ADDR,PADCFG_PAD_GPIO60_DS_SHIFT,PADCFG_PAD_GPIO60_DS_MASK)
-#define SET_PADCFG_PAD_GPIO60_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_528_ADDR,data,PADCFG_PAD_GPIO60_DS_SHIFT,PADCFG_PAD_GPIO60_DS_MASK)
-#define GET_PADCFG_PAD_GPIO60_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_528_ADDR,PADCFG_PAD_GPIO60_PU_SHIFT,PADCFG_PAD_GPIO60_PU_MASK)
-#define SET_PADCFG_PAD_GPIO60_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_528_ADDR,data,PADCFG_PAD_GPIO60_PU_SHIFT,PADCFG_PAD_GPIO60_PU_MASK)
-#define GET_PADCFG_PAD_GPIO60_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_528_ADDR,PADCFG_PAD_GPIO60_PD_SHIFT,PADCFG_PAD_GPIO60_PD_MASK)
-#define SET_PADCFG_PAD_GPIO60_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_528_ADDR,data,PADCFG_PAD_GPIO60_PD_SHIFT,PADCFG_PAD_GPIO60_PD_MASK)
-#define GET_PADCFG_PAD_GPIO60_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_528_ADDR,PADCFG_PAD_GPIO60_SLEW_SHIFT,PADCFG_PAD_GPIO60_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO60_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_528_ADDR,data,PADCFG_PAD_GPIO60_SLEW_SHIFT,PADCFG_PAD_GPIO60_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO60_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_528_ADDR,PADCFG_PAD_GPIO60_SMT_SHIFT,PADCFG_PAD_GPIO60_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO60_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_528_ADDR,data,PADCFG_PAD_GPIO60_SMT_SHIFT,PADCFG_PAD_GPIO60_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO60_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_528_ADDR,PADCFG_PAD_GPIO60_POS_SHIFT,PADCFG_PAD_GPIO60_POS_MASK)
-#define SET_PADCFG_PAD_GPIO60_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_528_ADDR,data,PADCFG_PAD_GPIO60_POS_SHIFT,PADCFG_PAD_GPIO60_POS_MASK)
-#define GET_PADCFG_PAD_GPIO61_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_532_ADDR,PADCFG_PAD_GPIO61_IE_SHIFT,PADCFG_PAD_GPIO61_IE_MASK)
-#define SET_PADCFG_PAD_GPIO61_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_532_ADDR,data,PADCFG_PAD_GPIO61_IE_SHIFT,PADCFG_PAD_GPIO61_IE_MASK)
-#define GET_PADCFG_PAD_GPIO61_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_532_ADDR,PADCFG_PAD_GPIO61_DS_SHIFT,PADCFG_PAD_GPIO61_DS_MASK)
-#define SET_PADCFG_PAD_GPIO61_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_532_ADDR,data,PADCFG_PAD_GPIO61_DS_SHIFT,PADCFG_PAD_GPIO61_DS_MASK)
-#define GET_PADCFG_PAD_GPIO61_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_532_ADDR,PADCFG_PAD_GPIO61_PU_SHIFT,PADCFG_PAD_GPIO61_PU_MASK)
-#define SET_PADCFG_PAD_GPIO61_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_532_ADDR,data,PADCFG_PAD_GPIO61_PU_SHIFT,PADCFG_PAD_GPIO61_PU_MASK)
-#define GET_PADCFG_PAD_GPIO61_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_532_ADDR,PADCFG_PAD_GPIO61_PD_SHIFT,PADCFG_PAD_GPIO61_PD_MASK)
-#define SET_PADCFG_PAD_GPIO61_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_532_ADDR,data,PADCFG_PAD_GPIO61_PD_SHIFT,PADCFG_PAD_GPIO61_PD_MASK)
-#define GET_PADCFG_PAD_GPIO61_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_532_ADDR,PADCFG_PAD_GPIO61_SLEW_SHIFT,PADCFG_PAD_GPIO61_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO61_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_532_ADDR,data,PADCFG_PAD_GPIO61_SLEW_SHIFT,PADCFG_PAD_GPIO61_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO61_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_532_ADDR,PADCFG_PAD_GPIO61_SMT_SHIFT,PADCFG_PAD_GPIO61_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO61_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_532_ADDR,data,PADCFG_PAD_GPIO61_SMT_SHIFT,PADCFG_PAD_GPIO61_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO61_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_532_ADDR,PADCFG_PAD_GPIO61_POS_SHIFT,PADCFG_PAD_GPIO61_POS_MASK)
-#define SET_PADCFG_PAD_GPIO61_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_532_ADDR,data,PADCFG_PAD_GPIO61_POS_SHIFT,PADCFG_PAD_GPIO61_POS_MASK)
-#define GET_PADCFG_PAD_GPIO62_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_536_ADDR,PADCFG_PAD_GPIO62_IE_SHIFT,PADCFG_PAD_GPIO62_IE_MASK)
-#define SET_PADCFG_PAD_GPIO62_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_536_ADDR,data,PADCFG_PAD_GPIO62_IE_SHIFT,PADCFG_PAD_GPIO62_IE_MASK)
-#define GET_PADCFG_PAD_GPIO62_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_536_ADDR,PADCFG_PAD_GPIO62_DS_SHIFT,PADCFG_PAD_GPIO62_DS_MASK)
-#define SET_PADCFG_PAD_GPIO62_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_536_ADDR,data,PADCFG_PAD_GPIO62_DS_SHIFT,PADCFG_PAD_GPIO62_DS_MASK)
-#define GET_PADCFG_PAD_GPIO62_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_536_ADDR,PADCFG_PAD_GPIO62_PU_SHIFT,PADCFG_PAD_GPIO62_PU_MASK)
-#define SET_PADCFG_PAD_GPIO62_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_536_ADDR,data,PADCFG_PAD_GPIO62_PU_SHIFT,PADCFG_PAD_GPIO62_PU_MASK)
-#define GET_PADCFG_PAD_GPIO62_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_536_ADDR,PADCFG_PAD_GPIO62_PD_SHIFT,PADCFG_PAD_GPIO62_PD_MASK)
-#define SET_PADCFG_PAD_GPIO62_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_536_ADDR,data,PADCFG_PAD_GPIO62_PD_SHIFT,PADCFG_PAD_GPIO62_PD_MASK)
-#define GET_PADCFG_PAD_GPIO62_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_536_ADDR,PADCFG_PAD_GPIO62_SLEW_SHIFT,PADCFG_PAD_GPIO62_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO62_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_536_ADDR,data,PADCFG_PAD_GPIO62_SLEW_SHIFT,PADCFG_PAD_GPIO62_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO62_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_536_ADDR,PADCFG_PAD_GPIO62_SMT_SHIFT,PADCFG_PAD_GPIO62_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO62_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_536_ADDR,data,PADCFG_PAD_GPIO62_SMT_SHIFT,PADCFG_PAD_GPIO62_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO62_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_536_ADDR,PADCFG_PAD_GPIO62_POS_SHIFT,PADCFG_PAD_GPIO62_POS_MASK)
-#define SET_PADCFG_PAD_GPIO62_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_536_ADDR,data,PADCFG_PAD_GPIO62_POS_SHIFT,PADCFG_PAD_GPIO62_POS_MASK)
-#define GET_PADCFG_PAD_GPIO63_IE                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_540_ADDR,PADCFG_PAD_GPIO63_IE_SHIFT,PADCFG_PAD_GPIO63_IE_MASK)
-#define SET_PADCFG_PAD_GPIO63_IE(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_540_ADDR,data,PADCFG_PAD_GPIO63_IE_SHIFT,PADCFG_PAD_GPIO63_IE_MASK)
-#define GET_PADCFG_PAD_GPIO63_DS                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_540_ADDR,PADCFG_PAD_GPIO63_DS_SHIFT,PADCFG_PAD_GPIO63_DS_MASK)
-#define SET_PADCFG_PAD_GPIO63_DS(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_540_ADDR,data,PADCFG_PAD_GPIO63_DS_SHIFT,PADCFG_PAD_GPIO63_DS_MASK)
-#define GET_PADCFG_PAD_GPIO63_PU                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_540_ADDR,PADCFG_PAD_GPIO63_PU_SHIFT,PADCFG_PAD_GPIO63_PU_MASK)
-#define SET_PADCFG_PAD_GPIO63_PU(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_540_ADDR,data,PADCFG_PAD_GPIO63_PU_SHIFT,PADCFG_PAD_GPIO63_PU_MASK)
-#define GET_PADCFG_PAD_GPIO63_PD                           saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_540_ADDR,PADCFG_PAD_GPIO63_PD_SHIFT,PADCFG_PAD_GPIO63_PD_MASK)
-#define SET_PADCFG_PAD_GPIO63_PD(data)                     saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_540_ADDR,data,PADCFG_PAD_GPIO63_PD_SHIFT,PADCFG_PAD_GPIO63_PD_MASK)
-#define GET_PADCFG_PAD_GPIO63_SLEW                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_540_ADDR,PADCFG_PAD_GPIO63_SLEW_SHIFT,PADCFG_PAD_GPIO63_SLEW_MASK)
-#define SET_PADCFG_PAD_GPIO63_SLEW(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_540_ADDR,data,PADCFG_PAD_GPIO63_SLEW_SHIFT,PADCFG_PAD_GPIO63_SLEW_MASK)
-#define GET_PADCFG_PAD_GPIO63_SMT                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_540_ADDR,PADCFG_PAD_GPIO63_SMT_SHIFT,PADCFG_PAD_GPIO63_SMT_MASK)
-#define SET_PADCFG_PAD_GPIO63_SMT(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_540_ADDR,data,PADCFG_PAD_GPIO63_SMT_SHIFT,PADCFG_PAD_GPIO63_SMT_MASK)
-#define GET_PADCFG_PAD_GPIO63_POS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_540_ADDR,PADCFG_PAD_GPIO63_POS_SHIFT,PADCFG_PAD_GPIO63_POS_MASK)
-#define SET_PADCFG_PAD_GPIO63_POS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_540_ADDR,data,PADCFG_PAD_GPIO63_POS_SHIFT,PADCFG_PAD_GPIO63_POS_MASK)
-#define GET_PADCFG_PAD_SD0_CLK_IE                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_544_ADDR,PADCFG_PAD_SD0_CLK_IE_SHIFT,PADCFG_PAD_SD0_CLK_IE_MASK)
-#define SET_PADCFG_PAD_SD0_CLK_IE(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_544_ADDR,data,PADCFG_PAD_SD0_CLK_IE_SHIFT,PADCFG_PAD_SD0_CLK_IE_MASK)
-#define GET_PADCFG_PAD_SD0_CLK_DS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_544_ADDR,PADCFG_PAD_SD0_CLK_DS_SHIFT,PADCFG_PAD_SD0_CLK_DS_MASK)
-#define SET_PADCFG_PAD_SD0_CLK_DS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_544_ADDR,data,PADCFG_PAD_SD0_CLK_DS_SHIFT,PADCFG_PAD_SD0_CLK_DS_MASK)
-#define GET_PADCFG_PAD_SD0_CLK_PU                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_544_ADDR,PADCFG_PAD_SD0_CLK_PU_SHIFT,PADCFG_PAD_SD0_CLK_PU_MASK)
-#define SET_PADCFG_PAD_SD0_CLK_PU(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_544_ADDR,data,PADCFG_PAD_SD0_CLK_PU_SHIFT,PADCFG_PAD_SD0_CLK_PU_MASK)
-#define GET_PADCFG_PAD_SD0_CLK_PD                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_544_ADDR,PADCFG_PAD_SD0_CLK_PD_SHIFT,PADCFG_PAD_SD0_CLK_PD_MASK)
-#define SET_PADCFG_PAD_SD0_CLK_PD(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_544_ADDR,data,PADCFG_PAD_SD0_CLK_PD_SHIFT,PADCFG_PAD_SD0_CLK_PD_MASK)
-#define GET_PADCFG_PAD_SD0_CLK_SLEW                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_544_ADDR,PADCFG_PAD_SD0_CLK_SLEW_SHIFT,PADCFG_PAD_SD0_CLK_SLEW_MASK)
-#define SET_PADCFG_PAD_SD0_CLK_SLEW(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_544_ADDR,data,PADCFG_PAD_SD0_CLK_SLEW_SHIFT,PADCFG_PAD_SD0_CLK_SLEW_MASK)
-#define GET_PADCFG_PAD_SD0_CLK_SMT                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_544_ADDR,PADCFG_PAD_SD0_CLK_SMT_SHIFT,PADCFG_PAD_SD0_CLK_SMT_MASK)
-#define SET_PADCFG_PAD_SD0_CLK_SMT(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_544_ADDR,data,PADCFG_PAD_SD0_CLK_SMT_SHIFT,PADCFG_PAD_SD0_CLK_SMT_MASK)
-#define GET_PADCFG_PAD_SD0_CLK_POS                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_544_ADDR,PADCFG_PAD_SD0_CLK_POS_SHIFT,PADCFG_PAD_SD0_CLK_POS_MASK)
-#define SET_PADCFG_PAD_SD0_CLK_POS(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_544_ADDR,data,PADCFG_PAD_SD0_CLK_POS_SHIFT,PADCFG_PAD_SD0_CLK_POS_MASK)
-#define GET_PADCFG_PAD_SD0_CMD_IE                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_548_ADDR,PADCFG_PAD_SD0_CMD_IE_SHIFT,PADCFG_PAD_SD0_CMD_IE_MASK)
-#define SET_PADCFG_PAD_SD0_CMD_IE(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_548_ADDR,data,PADCFG_PAD_SD0_CMD_IE_SHIFT,PADCFG_PAD_SD0_CMD_IE_MASK)
-#define GET_PADCFG_PAD_SD0_CMD_DS                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_548_ADDR,PADCFG_PAD_SD0_CMD_DS_SHIFT,PADCFG_PAD_SD0_CMD_DS_MASK)
-#define SET_PADCFG_PAD_SD0_CMD_DS(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_548_ADDR,data,PADCFG_PAD_SD0_CMD_DS_SHIFT,PADCFG_PAD_SD0_CMD_DS_MASK)
-#define GET_PADCFG_PAD_SD0_CMD_PU                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_548_ADDR,PADCFG_PAD_SD0_CMD_PU_SHIFT,PADCFG_PAD_SD0_CMD_PU_MASK)
-#define SET_PADCFG_PAD_SD0_CMD_PU(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_548_ADDR,data,PADCFG_PAD_SD0_CMD_PU_SHIFT,PADCFG_PAD_SD0_CMD_PU_MASK)
-#define GET_PADCFG_PAD_SD0_CMD_PD                          saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_548_ADDR,PADCFG_PAD_SD0_CMD_PD_SHIFT,PADCFG_PAD_SD0_CMD_PD_MASK)
-#define SET_PADCFG_PAD_SD0_CMD_PD(data)                    saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_548_ADDR,data,PADCFG_PAD_SD0_CMD_PD_SHIFT,PADCFG_PAD_SD0_CMD_PD_MASK)
-#define GET_PADCFG_PAD_SD0_CMD_SLEW                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_548_ADDR,PADCFG_PAD_SD0_CMD_SLEW_SHIFT,PADCFG_PAD_SD0_CMD_SLEW_MASK)
-#define SET_PADCFG_PAD_SD0_CMD_SLEW(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_548_ADDR,data,PADCFG_PAD_SD0_CMD_SLEW_SHIFT,PADCFG_PAD_SD0_CMD_SLEW_MASK)
-#define GET_PADCFG_PAD_SD0_CMD_SMT                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_548_ADDR,PADCFG_PAD_SD0_CMD_SMT_SHIFT,PADCFG_PAD_SD0_CMD_SMT_MASK)
-#define SET_PADCFG_PAD_SD0_CMD_SMT(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_548_ADDR,data,PADCFG_PAD_SD0_CMD_SMT_SHIFT,PADCFG_PAD_SD0_CMD_SMT_MASK)
-#define GET_PADCFG_PAD_SD0_CMD_POS                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_548_ADDR,PADCFG_PAD_SD0_CMD_POS_SHIFT,PADCFG_PAD_SD0_CMD_POS_MASK)
-#define SET_PADCFG_PAD_SD0_CMD_POS(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_548_ADDR,data,PADCFG_PAD_SD0_CMD_POS_SHIFT,PADCFG_PAD_SD0_CMD_POS_MASK)
-#define GET_PADCFG_PAD_SD0_DATA0_IE                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_552_ADDR,PADCFG_PAD_SD0_DATA0_IE_SHIFT,PADCFG_PAD_SD0_DATA0_IE_MASK)
-#define SET_PADCFG_PAD_SD0_DATA0_IE(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_552_ADDR,data,PADCFG_PAD_SD0_DATA0_IE_SHIFT,PADCFG_PAD_SD0_DATA0_IE_MASK)
-#define GET_PADCFG_PAD_SD0_DATA0_DS                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_552_ADDR,PADCFG_PAD_SD0_DATA0_DS_SHIFT,PADCFG_PAD_SD0_DATA0_DS_MASK)
-#define SET_PADCFG_PAD_SD0_DATA0_DS(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_552_ADDR,data,PADCFG_PAD_SD0_DATA0_DS_SHIFT,PADCFG_PAD_SD0_DATA0_DS_MASK)
-#define GET_PADCFG_PAD_SD0_DATA0_PU                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_552_ADDR,PADCFG_PAD_SD0_DATA0_PU_SHIFT,PADCFG_PAD_SD0_DATA0_PU_MASK)
-#define SET_PADCFG_PAD_SD0_DATA0_PU(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_552_ADDR,data,PADCFG_PAD_SD0_DATA0_PU_SHIFT,PADCFG_PAD_SD0_DATA0_PU_MASK)
-#define GET_PADCFG_PAD_SD0_DATA0_PD                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_552_ADDR,PADCFG_PAD_SD0_DATA0_PD_SHIFT,PADCFG_PAD_SD0_DATA0_PD_MASK)
-#define SET_PADCFG_PAD_SD0_DATA0_PD(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_552_ADDR,data,PADCFG_PAD_SD0_DATA0_PD_SHIFT,PADCFG_PAD_SD0_DATA0_PD_MASK)
-#define GET_PADCFG_PAD_SD0_DATA0_SLEW                      saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_552_ADDR,PADCFG_PAD_SD0_DATA0_SLEW_SHIFT,PADCFG_PAD_SD0_DATA0_SLEW_MASK)
-#define SET_PADCFG_PAD_SD0_DATA0_SLEW(data)                saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_552_ADDR,data,PADCFG_PAD_SD0_DATA0_SLEW_SHIFT,PADCFG_PAD_SD0_DATA0_SLEW_MASK)
-#define GET_PADCFG_PAD_SD0_DATA0_SMT                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_552_ADDR,PADCFG_PAD_SD0_DATA0_SMT_SHIFT,PADCFG_PAD_SD0_DATA0_SMT_MASK)
-#define SET_PADCFG_PAD_SD0_DATA0_SMT(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_552_ADDR,data,PADCFG_PAD_SD0_DATA0_SMT_SHIFT,PADCFG_PAD_SD0_DATA0_SMT_MASK)
-#define GET_PADCFG_PAD_SD0_DATA0_POS                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_552_ADDR,PADCFG_PAD_SD0_DATA0_POS_SHIFT,PADCFG_PAD_SD0_DATA0_POS_MASK)
-#define SET_PADCFG_PAD_SD0_DATA0_POS(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_552_ADDR,data,PADCFG_PAD_SD0_DATA0_POS_SHIFT,PADCFG_PAD_SD0_DATA0_POS_MASK)
-#define GET_PADCFG_PAD_SD0_DATA1_IE                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_556_ADDR,PADCFG_PAD_SD0_DATA1_IE_SHIFT,PADCFG_PAD_SD0_DATA1_IE_MASK)
-#define SET_PADCFG_PAD_SD0_DATA1_IE(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_556_ADDR,data,PADCFG_PAD_SD0_DATA1_IE_SHIFT,PADCFG_PAD_SD0_DATA1_IE_MASK)
-#define GET_PADCFG_PAD_SD0_DATA1_DS                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_556_ADDR,PADCFG_PAD_SD0_DATA1_DS_SHIFT,PADCFG_PAD_SD0_DATA1_DS_MASK)
-#define SET_PADCFG_PAD_SD0_DATA1_DS(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_556_ADDR,data,PADCFG_PAD_SD0_DATA1_DS_SHIFT,PADCFG_PAD_SD0_DATA1_DS_MASK)
-#define GET_PADCFG_PAD_SD0_DATA1_PU                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_556_ADDR,PADCFG_PAD_SD0_DATA1_PU_SHIFT,PADCFG_PAD_SD0_DATA1_PU_MASK)
-#define SET_PADCFG_PAD_SD0_DATA1_PU(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_556_ADDR,data,PADCFG_PAD_SD0_DATA1_PU_SHIFT,PADCFG_PAD_SD0_DATA1_PU_MASK)
-#define GET_PADCFG_PAD_SD0_DATA1_PD                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_556_ADDR,PADCFG_PAD_SD0_DATA1_PD_SHIFT,PADCFG_PAD_SD0_DATA1_PD_MASK)
-#define SET_PADCFG_PAD_SD0_DATA1_PD(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_556_ADDR,data,PADCFG_PAD_SD0_DATA1_PD_SHIFT,PADCFG_PAD_SD0_DATA1_PD_MASK)
-#define GET_PADCFG_PAD_SD0_DATA1_SLEW                      saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_556_ADDR,PADCFG_PAD_SD0_DATA1_SLEW_SHIFT,PADCFG_PAD_SD0_DATA1_SLEW_MASK)
-#define SET_PADCFG_PAD_SD0_DATA1_SLEW(data)                saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_556_ADDR,data,PADCFG_PAD_SD0_DATA1_SLEW_SHIFT,PADCFG_PAD_SD0_DATA1_SLEW_MASK)
-#define GET_PADCFG_PAD_SD0_DATA1_SMT                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_556_ADDR,PADCFG_PAD_SD0_DATA1_SMT_SHIFT,PADCFG_PAD_SD0_DATA1_SMT_MASK)
-#define SET_PADCFG_PAD_SD0_DATA1_SMT(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_556_ADDR,data,PADCFG_PAD_SD0_DATA1_SMT_SHIFT,PADCFG_PAD_SD0_DATA1_SMT_MASK)
-#define GET_PADCFG_PAD_SD0_DATA1_POS                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_556_ADDR,PADCFG_PAD_SD0_DATA1_POS_SHIFT,PADCFG_PAD_SD0_DATA1_POS_MASK)
-#define SET_PADCFG_PAD_SD0_DATA1_POS(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_556_ADDR,data,PADCFG_PAD_SD0_DATA1_POS_SHIFT,PADCFG_PAD_SD0_DATA1_POS_MASK)
-#define GET_PADCFG_PAD_SD0_DATA2_IE                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_560_ADDR,PADCFG_PAD_SD0_DATA2_IE_SHIFT,PADCFG_PAD_SD0_DATA2_IE_MASK)
-#define SET_PADCFG_PAD_SD0_DATA2_IE(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_560_ADDR,data,PADCFG_PAD_SD0_DATA2_IE_SHIFT,PADCFG_PAD_SD0_DATA2_IE_MASK)
-#define GET_PADCFG_PAD_SD0_DATA2_DS                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_560_ADDR,PADCFG_PAD_SD0_DATA2_DS_SHIFT,PADCFG_PAD_SD0_DATA2_DS_MASK)
-#define SET_PADCFG_PAD_SD0_DATA2_DS(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_560_ADDR,data,PADCFG_PAD_SD0_DATA2_DS_SHIFT,PADCFG_PAD_SD0_DATA2_DS_MASK)
-#define GET_PADCFG_PAD_SD0_DATA2_PU                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_560_ADDR,PADCFG_PAD_SD0_DATA2_PU_SHIFT,PADCFG_PAD_SD0_DATA2_PU_MASK)
-#define SET_PADCFG_PAD_SD0_DATA2_PU(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_560_ADDR,data,PADCFG_PAD_SD0_DATA2_PU_SHIFT,PADCFG_PAD_SD0_DATA2_PU_MASK)
-#define GET_PADCFG_PAD_SD0_DATA2_PD                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_560_ADDR,PADCFG_PAD_SD0_DATA2_PD_SHIFT,PADCFG_PAD_SD0_DATA2_PD_MASK)
-#define SET_PADCFG_PAD_SD0_DATA2_PD(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_560_ADDR,data,PADCFG_PAD_SD0_DATA2_PD_SHIFT,PADCFG_PAD_SD0_DATA2_PD_MASK)
-#define GET_PADCFG_PAD_SD0_DATA2_SLEW                      saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_560_ADDR,PADCFG_PAD_SD0_DATA2_SLEW_SHIFT,PADCFG_PAD_SD0_DATA2_SLEW_MASK)
-#define SET_PADCFG_PAD_SD0_DATA2_SLEW(data)                saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_560_ADDR,data,PADCFG_PAD_SD0_DATA2_SLEW_SHIFT,PADCFG_PAD_SD0_DATA2_SLEW_MASK)
-#define GET_PADCFG_PAD_SD0_DATA2_SMT                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_560_ADDR,PADCFG_PAD_SD0_DATA2_SMT_SHIFT,PADCFG_PAD_SD0_DATA2_SMT_MASK)
-#define SET_PADCFG_PAD_SD0_DATA2_SMT(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_560_ADDR,data,PADCFG_PAD_SD0_DATA2_SMT_SHIFT,PADCFG_PAD_SD0_DATA2_SMT_MASK)
-#define GET_PADCFG_PAD_SD0_DATA2_POS                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_560_ADDR,PADCFG_PAD_SD0_DATA2_POS_SHIFT,PADCFG_PAD_SD0_DATA2_POS_MASK)
-#define SET_PADCFG_PAD_SD0_DATA2_POS(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_560_ADDR,data,PADCFG_PAD_SD0_DATA2_POS_SHIFT,PADCFG_PAD_SD0_DATA2_POS_MASK)
-#define GET_PADCFG_PAD_SD0_DATA3_IE                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_564_ADDR,PADCFG_PAD_SD0_DATA3_IE_SHIFT,PADCFG_PAD_SD0_DATA3_IE_MASK)
-#define SET_PADCFG_PAD_SD0_DATA3_IE(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_564_ADDR,data,PADCFG_PAD_SD0_DATA3_IE_SHIFT,PADCFG_PAD_SD0_DATA3_IE_MASK)
-#define GET_PADCFG_PAD_SD0_DATA3_DS                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_564_ADDR,PADCFG_PAD_SD0_DATA3_DS_SHIFT,PADCFG_PAD_SD0_DATA3_DS_MASK)
-#define SET_PADCFG_PAD_SD0_DATA3_DS(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_564_ADDR,data,PADCFG_PAD_SD0_DATA3_DS_SHIFT,PADCFG_PAD_SD0_DATA3_DS_MASK)
-#define GET_PADCFG_PAD_SD0_DATA3_PU                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_564_ADDR,PADCFG_PAD_SD0_DATA3_PU_SHIFT,PADCFG_PAD_SD0_DATA3_PU_MASK)
-#define SET_PADCFG_PAD_SD0_DATA3_PU(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_564_ADDR,data,PADCFG_PAD_SD0_DATA3_PU_SHIFT,PADCFG_PAD_SD0_DATA3_PU_MASK)
-#define GET_PADCFG_PAD_SD0_DATA3_PD                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_564_ADDR,PADCFG_PAD_SD0_DATA3_PD_SHIFT,PADCFG_PAD_SD0_DATA3_PD_MASK)
-#define SET_PADCFG_PAD_SD0_DATA3_PD(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_564_ADDR,data,PADCFG_PAD_SD0_DATA3_PD_SHIFT,PADCFG_PAD_SD0_DATA3_PD_MASK)
-#define GET_PADCFG_PAD_SD0_DATA3_SLEW                      saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_564_ADDR,PADCFG_PAD_SD0_DATA3_SLEW_SHIFT,PADCFG_PAD_SD0_DATA3_SLEW_MASK)
-#define SET_PADCFG_PAD_SD0_DATA3_SLEW(data)                saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_564_ADDR,data,PADCFG_PAD_SD0_DATA3_SLEW_SHIFT,PADCFG_PAD_SD0_DATA3_SLEW_MASK)
-#define GET_PADCFG_PAD_SD0_DATA3_SMT                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_564_ADDR,PADCFG_PAD_SD0_DATA3_SMT_SHIFT,PADCFG_PAD_SD0_DATA3_SMT_MASK)
-#define SET_PADCFG_PAD_SD0_DATA3_SMT(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_564_ADDR,data,PADCFG_PAD_SD0_DATA3_SMT_SHIFT,PADCFG_PAD_SD0_DATA3_SMT_MASK)
-#define GET_PADCFG_PAD_SD0_DATA3_POS                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_564_ADDR,PADCFG_PAD_SD0_DATA3_POS_SHIFT,PADCFG_PAD_SD0_DATA3_POS_MASK)
-#define SET_PADCFG_PAD_SD0_DATA3_POS(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_564_ADDR,data,PADCFG_PAD_SD0_DATA3_POS_SHIFT,PADCFG_PAD_SD0_DATA3_POS_MASK)
-#define GET_PADCFG_PAD_SD0_DATA4_IE                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_568_ADDR,PADCFG_PAD_SD0_DATA4_IE_SHIFT,PADCFG_PAD_SD0_DATA4_IE_MASK)
-#define SET_PADCFG_PAD_SD0_DATA4_IE(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_568_ADDR,data,PADCFG_PAD_SD0_DATA4_IE_SHIFT,PADCFG_PAD_SD0_DATA4_IE_MASK)
-#define GET_PADCFG_PAD_SD0_DATA4_DS                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_568_ADDR,PADCFG_PAD_SD0_DATA4_DS_SHIFT,PADCFG_PAD_SD0_DATA4_DS_MASK)
-#define SET_PADCFG_PAD_SD0_DATA4_DS(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_568_ADDR,data,PADCFG_PAD_SD0_DATA4_DS_SHIFT,PADCFG_PAD_SD0_DATA4_DS_MASK)
-#define GET_PADCFG_PAD_SD0_DATA4_PU                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_568_ADDR,PADCFG_PAD_SD0_DATA4_PU_SHIFT,PADCFG_PAD_SD0_DATA4_PU_MASK)
-#define SET_PADCFG_PAD_SD0_DATA4_PU(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_568_ADDR,data,PADCFG_PAD_SD0_DATA4_PU_SHIFT,PADCFG_PAD_SD0_DATA4_PU_MASK)
-#define GET_PADCFG_PAD_SD0_DATA4_PD                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_568_ADDR,PADCFG_PAD_SD0_DATA4_PD_SHIFT,PADCFG_PAD_SD0_DATA4_PD_MASK)
-#define SET_PADCFG_PAD_SD0_DATA4_PD(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_568_ADDR,data,PADCFG_PAD_SD0_DATA4_PD_SHIFT,PADCFG_PAD_SD0_DATA4_PD_MASK)
-#define GET_PADCFG_PAD_SD0_DATA4_SLEW                      saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_568_ADDR,PADCFG_PAD_SD0_DATA4_SLEW_SHIFT,PADCFG_PAD_SD0_DATA4_SLEW_MASK)
-#define SET_PADCFG_PAD_SD0_DATA4_SLEW(data)                saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_568_ADDR,data,PADCFG_PAD_SD0_DATA4_SLEW_SHIFT,PADCFG_PAD_SD0_DATA4_SLEW_MASK)
-#define GET_PADCFG_PAD_SD0_DATA4_SMT                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_568_ADDR,PADCFG_PAD_SD0_DATA4_SMT_SHIFT,PADCFG_PAD_SD0_DATA4_SMT_MASK)
-#define SET_PADCFG_PAD_SD0_DATA4_SMT(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_568_ADDR,data,PADCFG_PAD_SD0_DATA4_SMT_SHIFT,PADCFG_PAD_SD0_DATA4_SMT_MASK)
-#define GET_PADCFG_PAD_SD0_DATA4_POS                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_568_ADDR,PADCFG_PAD_SD0_DATA4_POS_SHIFT,PADCFG_PAD_SD0_DATA4_POS_MASK)
-#define SET_PADCFG_PAD_SD0_DATA4_POS(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_568_ADDR,data,PADCFG_PAD_SD0_DATA4_POS_SHIFT,PADCFG_PAD_SD0_DATA4_POS_MASK)
-#define GET_PADCFG_PAD_SD0_DATA5_IE                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_572_ADDR,PADCFG_PAD_SD0_DATA5_IE_SHIFT,PADCFG_PAD_SD0_DATA5_IE_MASK)
-#define SET_PADCFG_PAD_SD0_DATA5_IE(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_572_ADDR,data,PADCFG_PAD_SD0_DATA5_IE_SHIFT,PADCFG_PAD_SD0_DATA5_IE_MASK)
-#define GET_PADCFG_PAD_SD0_DATA5_DS                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_572_ADDR,PADCFG_PAD_SD0_DATA5_DS_SHIFT,PADCFG_PAD_SD0_DATA5_DS_MASK)
-#define SET_PADCFG_PAD_SD0_DATA5_DS(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_572_ADDR,data,PADCFG_PAD_SD0_DATA5_DS_SHIFT,PADCFG_PAD_SD0_DATA5_DS_MASK)
-#define GET_PADCFG_PAD_SD0_DATA5_PU                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_572_ADDR,PADCFG_PAD_SD0_DATA5_PU_SHIFT,PADCFG_PAD_SD0_DATA5_PU_MASK)
-#define SET_PADCFG_PAD_SD0_DATA5_PU(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_572_ADDR,data,PADCFG_PAD_SD0_DATA5_PU_SHIFT,PADCFG_PAD_SD0_DATA5_PU_MASK)
-#define GET_PADCFG_PAD_SD0_DATA5_PD                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_572_ADDR,PADCFG_PAD_SD0_DATA5_PD_SHIFT,PADCFG_PAD_SD0_DATA5_PD_MASK)
-#define SET_PADCFG_PAD_SD0_DATA5_PD(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_572_ADDR,data,PADCFG_PAD_SD0_DATA5_PD_SHIFT,PADCFG_PAD_SD0_DATA5_PD_MASK)
-#define GET_PADCFG_PAD_SD0_DATA5_SLEW                      saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_572_ADDR,PADCFG_PAD_SD0_DATA5_SLEW_SHIFT,PADCFG_PAD_SD0_DATA5_SLEW_MASK)
-#define SET_PADCFG_PAD_SD0_DATA5_SLEW(data)                saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_572_ADDR,data,PADCFG_PAD_SD0_DATA5_SLEW_SHIFT,PADCFG_PAD_SD0_DATA5_SLEW_MASK)
-#define GET_PADCFG_PAD_SD0_DATA5_SMT                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_572_ADDR,PADCFG_PAD_SD0_DATA5_SMT_SHIFT,PADCFG_PAD_SD0_DATA5_SMT_MASK)
-#define SET_PADCFG_PAD_SD0_DATA5_SMT(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_572_ADDR,data,PADCFG_PAD_SD0_DATA5_SMT_SHIFT,PADCFG_PAD_SD0_DATA5_SMT_MASK)
-#define GET_PADCFG_PAD_SD0_DATA5_POS                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_572_ADDR,PADCFG_PAD_SD0_DATA5_POS_SHIFT,PADCFG_PAD_SD0_DATA5_POS_MASK)
-#define SET_PADCFG_PAD_SD0_DATA5_POS(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_572_ADDR,data,PADCFG_PAD_SD0_DATA5_POS_SHIFT,PADCFG_PAD_SD0_DATA5_POS_MASK)
-#define GET_PADCFG_PAD_SD0_DATA6_IE                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_576_ADDR,PADCFG_PAD_SD0_DATA6_IE_SHIFT,PADCFG_PAD_SD0_DATA6_IE_MASK)
-#define SET_PADCFG_PAD_SD0_DATA6_IE(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_576_ADDR,data,PADCFG_PAD_SD0_DATA6_IE_SHIFT,PADCFG_PAD_SD0_DATA6_IE_MASK)
-#define GET_PADCFG_PAD_SD0_DATA6_DS                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_576_ADDR,PADCFG_PAD_SD0_DATA6_DS_SHIFT,PADCFG_PAD_SD0_DATA6_DS_MASK)
-#define SET_PADCFG_PAD_SD0_DATA6_DS(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_576_ADDR,data,PADCFG_PAD_SD0_DATA6_DS_SHIFT,PADCFG_PAD_SD0_DATA6_DS_MASK)
-#define GET_PADCFG_PAD_SD0_DATA6_PU                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_576_ADDR,PADCFG_PAD_SD0_DATA6_PU_SHIFT,PADCFG_PAD_SD0_DATA6_PU_MASK)
-#define SET_PADCFG_PAD_SD0_DATA6_PU(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_576_ADDR,data,PADCFG_PAD_SD0_DATA6_PU_SHIFT,PADCFG_PAD_SD0_DATA6_PU_MASK)
-#define GET_PADCFG_PAD_SD0_DATA6_PD                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_576_ADDR,PADCFG_PAD_SD0_DATA6_PD_SHIFT,PADCFG_PAD_SD0_DATA6_PD_MASK)
-#define SET_PADCFG_PAD_SD0_DATA6_PD(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_576_ADDR,data,PADCFG_PAD_SD0_DATA6_PD_SHIFT,PADCFG_PAD_SD0_DATA6_PD_MASK)
-#define GET_PADCFG_PAD_SD0_DATA6_SLEW                      saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_576_ADDR,PADCFG_PAD_SD0_DATA6_SLEW_SHIFT,PADCFG_PAD_SD0_DATA6_SLEW_MASK)
-#define SET_PADCFG_PAD_SD0_DATA6_SLEW(data)                saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_576_ADDR,data,PADCFG_PAD_SD0_DATA6_SLEW_SHIFT,PADCFG_PAD_SD0_DATA6_SLEW_MASK)
-#define GET_PADCFG_PAD_SD0_DATA6_SMT                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_576_ADDR,PADCFG_PAD_SD0_DATA6_SMT_SHIFT,PADCFG_PAD_SD0_DATA6_SMT_MASK)
-#define SET_PADCFG_PAD_SD0_DATA6_SMT(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_576_ADDR,data,PADCFG_PAD_SD0_DATA6_SMT_SHIFT,PADCFG_PAD_SD0_DATA6_SMT_MASK)
-#define GET_PADCFG_PAD_SD0_DATA6_POS                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_576_ADDR,PADCFG_PAD_SD0_DATA6_POS_SHIFT,PADCFG_PAD_SD0_DATA6_POS_MASK)
-#define SET_PADCFG_PAD_SD0_DATA6_POS(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_576_ADDR,data,PADCFG_PAD_SD0_DATA6_POS_SHIFT,PADCFG_PAD_SD0_DATA6_POS_MASK)
-#define GET_PADCFG_PAD_SD0_DATA7_IE                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_580_ADDR,PADCFG_PAD_SD0_DATA7_IE_SHIFT,PADCFG_PAD_SD0_DATA7_IE_MASK)
-#define SET_PADCFG_PAD_SD0_DATA7_IE(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_580_ADDR,data,PADCFG_PAD_SD0_DATA7_IE_SHIFT,PADCFG_PAD_SD0_DATA7_IE_MASK)
-#define GET_PADCFG_PAD_SD0_DATA7_DS                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_580_ADDR,PADCFG_PAD_SD0_DATA7_DS_SHIFT,PADCFG_PAD_SD0_DATA7_DS_MASK)
-#define SET_PADCFG_PAD_SD0_DATA7_DS(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_580_ADDR,data,PADCFG_PAD_SD0_DATA7_DS_SHIFT,PADCFG_PAD_SD0_DATA7_DS_MASK)
-#define GET_PADCFG_PAD_SD0_DATA7_PU                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_580_ADDR,PADCFG_PAD_SD0_DATA7_PU_SHIFT,PADCFG_PAD_SD0_DATA7_PU_MASK)
-#define SET_PADCFG_PAD_SD0_DATA7_PU(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_580_ADDR,data,PADCFG_PAD_SD0_DATA7_PU_SHIFT,PADCFG_PAD_SD0_DATA7_PU_MASK)
-#define GET_PADCFG_PAD_SD0_DATA7_PD                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_580_ADDR,PADCFG_PAD_SD0_DATA7_PD_SHIFT,PADCFG_PAD_SD0_DATA7_PD_MASK)
-#define SET_PADCFG_PAD_SD0_DATA7_PD(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_580_ADDR,data,PADCFG_PAD_SD0_DATA7_PD_SHIFT,PADCFG_PAD_SD0_DATA7_PD_MASK)
-#define GET_PADCFG_PAD_SD0_DATA7_SLEW                      saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_580_ADDR,PADCFG_PAD_SD0_DATA7_SLEW_SHIFT,PADCFG_PAD_SD0_DATA7_SLEW_MASK)
-#define SET_PADCFG_PAD_SD0_DATA7_SLEW(data)                saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_580_ADDR,data,PADCFG_PAD_SD0_DATA7_SLEW_SHIFT,PADCFG_PAD_SD0_DATA7_SLEW_MASK)
-#define GET_PADCFG_PAD_SD0_DATA7_SMT                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_580_ADDR,PADCFG_PAD_SD0_DATA7_SMT_SHIFT,PADCFG_PAD_SD0_DATA7_SMT_MASK)
-#define SET_PADCFG_PAD_SD0_DATA7_SMT(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_580_ADDR,data,PADCFG_PAD_SD0_DATA7_SMT_SHIFT,PADCFG_PAD_SD0_DATA7_SMT_MASK)
-#define GET_PADCFG_PAD_SD0_DATA7_POS                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_580_ADDR,PADCFG_PAD_SD0_DATA7_POS_SHIFT,PADCFG_PAD_SD0_DATA7_POS_MASK)
-#define SET_PADCFG_PAD_SD0_DATA7_POS(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_580_ADDR,data,PADCFG_PAD_SD0_DATA7_POS_SHIFT,PADCFG_PAD_SD0_DATA7_POS_MASK)
-#define GET_PADCFG_PAD_SD0_STRB_IE                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_584_ADDR,PADCFG_PAD_SD0_STRB_IE_SHIFT,PADCFG_PAD_SD0_STRB_IE_MASK)
-#define SET_PADCFG_PAD_SD0_STRB_IE(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_584_ADDR,data,PADCFG_PAD_SD0_STRB_IE_SHIFT,PADCFG_PAD_SD0_STRB_IE_MASK)
-#define GET_PADCFG_PAD_SD0_STRB_DS                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_584_ADDR,PADCFG_PAD_SD0_STRB_DS_SHIFT,PADCFG_PAD_SD0_STRB_DS_MASK)
-#define SET_PADCFG_PAD_SD0_STRB_DS(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_584_ADDR,data,PADCFG_PAD_SD0_STRB_DS_SHIFT,PADCFG_PAD_SD0_STRB_DS_MASK)
-#define GET_PADCFG_PAD_SD0_STRB_PU                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_584_ADDR,PADCFG_PAD_SD0_STRB_PU_SHIFT,PADCFG_PAD_SD0_STRB_PU_MASK)
-#define SET_PADCFG_PAD_SD0_STRB_PU(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_584_ADDR,data,PADCFG_PAD_SD0_STRB_PU_SHIFT,PADCFG_PAD_SD0_STRB_PU_MASK)
-#define GET_PADCFG_PAD_SD0_STRB_PD                         saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_584_ADDR,PADCFG_PAD_SD0_STRB_PD_SHIFT,PADCFG_PAD_SD0_STRB_PD_MASK)
-#define SET_PADCFG_PAD_SD0_STRB_PD(data)                   saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_584_ADDR,data,PADCFG_PAD_SD0_STRB_PD_SHIFT,PADCFG_PAD_SD0_STRB_PD_MASK)
-#define GET_PADCFG_PAD_SD0_STRB_SLEW                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_584_ADDR,PADCFG_PAD_SD0_STRB_SLEW_SHIFT,PADCFG_PAD_SD0_STRB_SLEW_MASK)
-#define SET_PADCFG_PAD_SD0_STRB_SLEW(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_584_ADDR,data,PADCFG_PAD_SD0_STRB_SLEW_SHIFT,PADCFG_PAD_SD0_STRB_SLEW_MASK)
-#define GET_PADCFG_PAD_SD0_STRB_SMT                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_584_ADDR,PADCFG_PAD_SD0_STRB_SMT_SHIFT,PADCFG_PAD_SD0_STRB_SMT_MASK)
-#define SET_PADCFG_PAD_SD0_STRB_SMT(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_584_ADDR,data,PADCFG_PAD_SD0_STRB_SMT_SHIFT,PADCFG_PAD_SD0_STRB_SMT_MASK)
-#define GET_PADCFG_PAD_SD0_STRB_POS                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_584_ADDR,PADCFG_PAD_SD0_STRB_POS_SHIFT,PADCFG_PAD_SD0_STRB_POS_MASK)
-#define SET_PADCFG_PAD_SD0_STRB_POS(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_584_ADDR,data,PADCFG_PAD_SD0_STRB_POS_SHIFT,PADCFG_PAD_SD0_STRB_POS_MASK)
-#define GET_PADCFG_PAD_GMAC1_MDC_SYSCON                    saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_588_ADDR,PADCFG_PAD_GMAC1_MDC_SYSCON_SHIFT,PADCFG_PAD_GMAC1_MDC_SYSCON_MASK)
-#define SET_PADCFG_PAD_GMAC1_MDC_SYSCON(data)              saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_588_ADDR,data,PADCFG_PAD_GMAC1_MDC_SYSCON_SHIFT,PADCFG_PAD_GMAC1_MDC_SYSCON_MASK)
-#define GET_PADCFG_PAD_GMAC1_MDIO_SYSCON                   saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_592_ADDR,PADCFG_PAD_GMAC1_MDIO_SYSCON_SHIFT,PADCFG_PAD_GMAC1_MDIO_SYSCON_MASK)
-#define SET_PADCFG_PAD_GMAC1_MDIO_SYSCON(data)             saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_592_ADDR,data,PADCFG_PAD_GMAC1_MDIO_SYSCON_SHIFT,PADCFG_PAD_GMAC1_MDIO_SYSCON_MASK)
-#define GET_PADCFG_PAD_GMAC1_RXD0_SYSCON                   saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_596_ADDR,PADCFG_PAD_GMAC1_RXD0_SYSCON_SHIFT,PADCFG_PAD_GMAC1_RXD0_SYSCON_MASK)
-#define SET_PADCFG_PAD_GMAC1_RXD0_SYSCON(data)             saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_596_ADDR,data,PADCFG_PAD_GMAC1_RXD0_SYSCON_SHIFT,PADCFG_PAD_GMAC1_RXD0_SYSCON_MASK)
-#define GET_PADCFG_PAD_GMAC1_RXD1_SYSCON                   saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_600_ADDR,PADCFG_PAD_GMAC1_RXD1_SYSCON_SHIFT,PADCFG_PAD_GMAC1_RXD1_SYSCON_MASK)
-#define SET_PADCFG_PAD_GMAC1_RXD1_SYSCON(data)             saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_600_ADDR,data,PADCFG_PAD_GMAC1_RXD1_SYSCON_SHIFT,PADCFG_PAD_GMAC1_RXD1_SYSCON_MASK)
-#define GET_PADCFG_PAD_GMAC1_RXD2_SYSCON                   saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_604_ADDR,PADCFG_PAD_GMAC1_RXD2_SYSCON_SHIFT,PADCFG_PAD_GMAC1_RXD2_SYSCON_MASK)
-#define SET_PADCFG_PAD_GMAC1_RXD2_SYSCON(data)             saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_604_ADDR,data,PADCFG_PAD_GMAC1_RXD2_SYSCON_SHIFT,PADCFG_PAD_GMAC1_RXD2_SYSCON_MASK)
-#define GET_PADCFG_PAD_GMAC1_RXD3_SYSCON                   saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_608_ADDR,PADCFG_PAD_GMAC1_RXD3_SYSCON_SHIFT,PADCFG_PAD_GMAC1_RXD3_SYSCON_MASK)
-#define SET_PADCFG_PAD_GMAC1_RXD3_SYSCON(data)             saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_608_ADDR,data,PADCFG_PAD_GMAC1_RXD3_SYSCON_SHIFT,PADCFG_PAD_GMAC1_RXD3_SYSCON_MASK)
-#define GET_PADCFG_PAD_GMAC1_RXDV_SYSCON                   saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_612_ADDR,PADCFG_PAD_GMAC1_RXDV_SYSCON_SHIFT,PADCFG_PAD_GMAC1_RXDV_SYSCON_MASK)
-#define SET_PADCFG_PAD_GMAC1_RXDV_SYSCON(data)             saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_612_ADDR,data,PADCFG_PAD_GMAC1_RXDV_SYSCON_SHIFT,PADCFG_PAD_GMAC1_RXDV_SYSCON_MASK)
-#define GET_PADCFG_PAD_GMAC1_RXC_SYSCON                    saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_616_ADDR,PADCFG_PAD_GMAC1_RXC_SYSCON_SHIFT,PADCFG_PAD_GMAC1_RXC_SYSCON_MASK)
-#define SET_PADCFG_PAD_GMAC1_RXC_SYSCON(data)              saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_616_ADDR,data,PADCFG_PAD_GMAC1_RXC_SYSCON_SHIFT,PADCFG_PAD_GMAC1_RXC_SYSCON_MASK)
-#define GET_PADCFG_PAD_GMAC1_TXD0_SYSCON                   saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_620_ADDR,PADCFG_PAD_GMAC1_TXD0_SYSCON_SHIFT,PADCFG_PAD_GMAC1_TXD0_SYSCON_MASK)
-#define SET_PADCFG_PAD_GMAC1_TXD0_SYSCON(data)             saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_620_ADDR,data,PADCFG_PAD_GMAC1_TXD0_SYSCON_SHIFT,PADCFG_PAD_GMAC1_TXD0_SYSCON_MASK)
-#define GET_PADCFG_PAD_GMAC1_TXD1_SYSCON                   saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_624_ADDR,PADCFG_PAD_GMAC1_TXD1_SYSCON_SHIFT,PADCFG_PAD_GMAC1_TXD1_SYSCON_MASK)
-#define SET_PADCFG_PAD_GMAC1_TXD1_SYSCON(data)             saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_624_ADDR,data,PADCFG_PAD_GMAC1_TXD1_SYSCON_SHIFT,PADCFG_PAD_GMAC1_TXD1_SYSCON_MASK)
-#define GET_PADCFG_PAD_GMAC1_TXD2_SYSCON                   saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_628_ADDR,PADCFG_PAD_GMAC1_TXD2_SYSCON_SHIFT,PADCFG_PAD_GMAC1_TXD2_SYSCON_MASK)
-#define SET_PADCFG_PAD_GMAC1_TXD2_SYSCON(data)             saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_628_ADDR,data,PADCFG_PAD_GMAC1_TXD2_SYSCON_SHIFT,PADCFG_PAD_GMAC1_TXD2_SYSCON_MASK)
-#define GET_PADCFG_PAD_GMAC1_TXD3_SYSCON                   saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_632_ADDR,PADCFG_PAD_GMAC1_TXD3_SYSCON_SHIFT,PADCFG_PAD_GMAC1_TXD3_SYSCON_MASK)
-#define SET_PADCFG_PAD_GMAC1_TXD3_SYSCON(data)             saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_632_ADDR,data,PADCFG_PAD_GMAC1_TXD3_SYSCON_SHIFT,PADCFG_PAD_GMAC1_TXD3_SYSCON_MASK)
-#define GET_PADCFG_PAD_GMAC1_TXEN_SYSCON                   saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_636_ADDR,PADCFG_PAD_GMAC1_TXEN_SYSCON_SHIFT,PADCFG_PAD_GMAC1_TXEN_SYSCON_MASK)
-#define SET_PADCFG_PAD_GMAC1_TXEN_SYSCON(data)             saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_636_ADDR,data,PADCFG_PAD_GMAC1_TXEN_SYSCON_SHIFT,PADCFG_PAD_GMAC1_TXEN_SYSCON_MASK)
-#define GET_PADCFG_PAD_GMAC1_TXC_SYSCON                    saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_640_ADDR,PADCFG_PAD_GMAC1_TXC_SYSCON_SHIFT,PADCFG_PAD_GMAC1_TXC_SYSCON_MASK)
-#define SET_PADCFG_PAD_GMAC1_TXC_SYSCON(data)              saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_640_ADDR,data,PADCFG_PAD_GMAC1_TXC_SYSCON_SHIFT,PADCFG_PAD_GMAC1_TXC_SYSCON_MASK)
-#define GET_PADCFG_PAD_QSPI_SCLK_IE                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_644_ADDR,PADCFG_PAD_QSPI_SCLK_IE_SHIFT,PADCFG_PAD_QSPI_SCLK_IE_MASK)
-#define SET_PADCFG_PAD_QSPI_SCLK_IE(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_644_ADDR,data,PADCFG_PAD_QSPI_SCLK_IE_SHIFT,PADCFG_PAD_QSPI_SCLK_IE_MASK)
-#define GET_PADCFG_PAD_QSPI_SCLK_DS                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_644_ADDR,PADCFG_PAD_QSPI_SCLK_DS_SHIFT,PADCFG_PAD_QSPI_SCLK_DS_MASK)
-#define SET_PADCFG_PAD_QSPI_SCLK_DS(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_644_ADDR,data,PADCFG_PAD_QSPI_SCLK_DS_SHIFT,PADCFG_PAD_QSPI_SCLK_DS_MASK)
-#define GET_PADCFG_PAD_QSPI_SCLK_PU                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_644_ADDR,PADCFG_PAD_QSPI_SCLK_PU_SHIFT,PADCFG_PAD_QSPI_SCLK_PU_MASK)
-#define SET_PADCFG_PAD_QSPI_SCLK_PU(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_644_ADDR,data,PADCFG_PAD_QSPI_SCLK_PU_SHIFT,PADCFG_PAD_QSPI_SCLK_PU_MASK)
-#define GET_PADCFG_PAD_QSPI_SCLK_PD                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_644_ADDR,PADCFG_PAD_QSPI_SCLK_PD_SHIFT,PADCFG_PAD_QSPI_SCLK_PD_MASK)
-#define SET_PADCFG_PAD_QSPI_SCLK_PD(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_644_ADDR,data,PADCFG_PAD_QSPI_SCLK_PD_SHIFT,PADCFG_PAD_QSPI_SCLK_PD_MASK)
-#define GET_PADCFG_PAD_QSPI_SCLK_SLEW                      saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_644_ADDR,PADCFG_PAD_QSPI_SCLK_SLEW_SHIFT,PADCFG_PAD_QSPI_SCLK_SLEW_MASK)
-#define SET_PADCFG_PAD_QSPI_SCLK_SLEW(data)                saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_644_ADDR,data,PADCFG_PAD_QSPI_SCLK_SLEW_SHIFT,PADCFG_PAD_QSPI_SCLK_SLEW_MASK)
-#define GET_PADCFG_PAD_QSPI_SCLK_SMT                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_644_ADDR,PADCFG_PAD_QSPI_SCLK_SMT_SHIFT,PADCFG_PAD_QSPI_SCLK_SMT_MASK)
-#define SET_PADCFG_PAD_QSPI_SCLK_SMT(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_644_ADDR,data,PADCFG_PAD_QSPI_SCLK_SMT_SHIFT,PADCFG_PAD_QSPI_SCLK_SMT_MASK)
-#define GET_PADCFG_PAD_QSPI_SCLK_POS                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_644_ADDR,PADCFG_PAD_QSPI_SCLK_POS_SHIFT,PADCFG_PAD_QSPI_SCLK_POS_MASK)
-#define SET_PADCFG_PAD_QSPI_SCLK_POS(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_644_ADDR,data,PADCFG_PAD_QSPI_SCLK_POS_SHIFT,PADCFG_PAD_QSPI_SCLK_POS_MASK)
-#define GET_PADCFG_PAD_QSPI_CSN0_IE                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_648_ADDR,PADCFG_PAD_QSPI_CSN0_IE_SHIFT,PADCFG_PAD_QSPI_CSN0_IE_MASK)
-#define SET_PADCFG_PAD_QSPI_CSN0_IE(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_648_ADDR,data,PADCFG_PAD_QSPI_CSN0_IE_SHIFT,PADCFG_PAD_QSPI_CSN0_IE_MASK)
-#define GET_PADCFG_PAD_QSPI_CSN0_DS                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_648_ADDR,PADCFG_PAD_QSPI_CSN0_DS_SHIFT,PADCFG_PAD_QSPI_CSN0_DS_MASK)
-#define SET_PADCFG_PAD_QSPI_CSN0_DS(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_648_ADDR,data,PADCFG_PAD_QSPI_CSN0_DS_SHIFT,PADCFG_PAD_QSPI_CSN0_DS_MASK)
-#define GET_PADCFG_PAD_QSPI_CSN0_PU                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_648_ADDR,PADCFG_PAD_QSPI_CSN0_PU_SHIFT,PADCFG_PAD_QSPI_CSN0_PU_MASK)
-#define SET_PADCFG_PAD_QSPI_CSN0_PU(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_648_ADDR,data,PADCFG_PAD_QSPI_CSN0_PU_SHIFT,PADCFG_PAD_QSPI_CSN0_PU_MASK)
-#define GET_PADCFG_PAD_QSPI_CSN0_PD                        saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_648_ADDR,PADCFG_PAD_QSPI_CSN0_PD_SHIFT,PADCFG_PAD_QSPI_CSN0_PD_MASK)
-#define SET_PADCFG_PAD_QSPI_CSN0_PD(data)                  saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_648_ADDR,data,PADCFG_PAD_QSPI_CSN0_PD_SHIFT,PADCFG_PAD_QSPI_CSN0_PD_MASK)
-#define GET_PADCFG_PAD_QSPI_CSN0_SLEW                      saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_648_ADDR,PADCFG_PAD_QSPI_CSN0_SLEW_SHIFT,PADCFG_PAD_QSPI_CSN0_SLEW_MASK)
-#define SET_PADCFG_PAD_QSPI_CSN0_SLEW(data)                saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_648_ADDR,data,PADCFG_PAD_QSPI_CSN0_SLEW_SHIFT,PADCFG_PAD_QSPI_CSN0_SLEW_MASK)
-#define GET_PADCFG_PAD_QSPI_CSN0_SMT                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_648_ADDR,PADCFG_PAD_QSPI_CSN0_SMT_SHIFT,PADCFG_PAD_QSPI_CSN0_SMT_MASK)
-#define SET_PADCFG_PAD_QSPI_CSN0_SMT(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_648_ADDR,data,PADCFG_PAD_QSPI_CSN0_SMT_SHIFT,PADCFG_PAD_QSPI_CSN0_SMT_MASK)
-#define GET_PADCFG_PAD_QSPI_CSN0_POS                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_648_ADDR,PADCFG_PAD_QSPI_CSN0_POS_SHIFT,PADCFG_PAD_QSPI_CSN0_POS_MASK)
-#define SET_PADCFG_PAD_QSPI_CSN0_POS(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_648_ADDR,data,PADCFG_PAD_QSPI_CSN0_POS_SHIFT,PADCFG_PAD_QSPI_CSN0_POS_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA0_IE                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_652_ADDR,PADCFG_PAD_QSPI_DATA0_IE_SHIFT,PADCFG_PAD_QSPI_DATA0_IE_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA0_IE(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_652_ADDR,data,PADCFG_PAD_QSPI_DATA0_IE_SHIFT,PADCFG_PAD_QSPI_DATA0_IE_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA0_DS                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_652_ADDR,PADCFG_PAD_QSPI_DATA0_DS_SHIFT,PADCFG_PAD_QSPI_DATA0_DS_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA0_DS(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_652_ADDR,data,PADCFG_PAD_QSPI_DATA0_DS_SHIFT,PADCFG_PAD_QSPI_DATA0_DS_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA0_PU                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_652_ADDR,PADCFG_PAD_QSPI_DATA0_PU_SHIFT,PADCFG_PAD_QSPI_DATA0_PU_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA0_PU(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_652_ADDR,data,PADCFG_PAD_QSPI_DATA0_PU_SHIFT,PADCFG_PAD_QSPI_DATA0_PU_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA0_PD                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_652_ADDR,PADCFG_PAD_QSPI_DATA0_PD_SHIFT,PADCFG_PAD_QSPI_DATA0_PD_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA0_PD(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_652_ADDR,data,PADCFG_PAD_QSPI_DATA0_PD_SHIFT,PADCFG_PAD_QSPI_DATA0_PD_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA0_SLEW                     saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_652_ADDR,PADCFG_PAD_QSPI_DATA0_SLEW_SHIFT,PADCFG_PAD_QSPI_DATA0_SLEW_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA0_SLEW(data)               saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_652_ADDR,data,PADCFG_PAD_QSPI_DATA0_SLEW_SHIFT,PADCFG_PAD_QSPI_DATA0_SLEW_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA0_SMT                      saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_652_ADDR,PADCFG_PAD_QSPI_DATA0_SMT_SHIFT,PADCFG_PAD_QSPI_DATA0_SMT_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA0_SMT(data)                saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_652_ADDR,data,PADCFG_PAD_QSPI_DATA0_SMT_SHIFT,PADCFG_PAD_QSPI_DATA0_SMT_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA0_POS                      saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_652_ADDR,PADCFG_PAD_QSPI_DATA0_POS_SHIFT,PADCFG_PAD_QSPI_DATA0_POS_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA0_POS(data)                saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_652_ADDR,data,PADCFG_PAD_QSPI_DATA0_POS_SHIFT,PADCFG_PAD_QSPI_DATA0_POS_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA1_IE                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_656_ADDR,PADCFG_PAD_QSPI_DATA1_IE_SHIFT,PADCFG_PAD_QSPI_DATA1_IE_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA1_IE(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_656_ADDR,data,PADCFG_PAD_QSPI_DATA1_IE_SHIFT,PADCFG_PAD_QSPI_DATA1_IE_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA1_DS                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_656_ADDR,PADCFG_PAD_QSPI_DATA1_DS_SHIFT,PADCFG_PAD_QSPI_DATA1_DS_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA1_DS(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_656_ADDR,data,PADCFG_PAD_QSPI_DATA1_DS_SHIFT,PADCFG_PAD_QSPI_DATA1_DS_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA1_PU                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_656_ADDR,PADCFG_PAD_QSPI_DATA1_PU_SHIFT,PADCFG_PAD_QSPI_DATA1_PU_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA1_PU(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_656_ADDR,data,PADCFG_PAD_QSPI_DATA1_PU_SHIFT,PADCFG_PAD_QSPI_DATA1_PU_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA1_PD                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_656_ADDR,PADCFG_PAD_QSPI_DATA1_PD_SHIFT,PADCFG_PAD_QSPI_DATA1_PD_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA1_PD(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_656_ADDR,data,PADCFG_PAD_QSPI_DATA1_PD_SHIFT,PADCFG_PAD_QSPI_DATA1_PD_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA1_SLEW                     saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_656_ADDR,PADCFG_PAD_QSPI_DATA1_SLEW_SHIFT,PADCFG_PAD_QSPI_DATA1_SLEW_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA1_SLEW(data)               saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_656_ADDR,data,PADCFG_PAD_QSPI_DATA1_SLEW_SHIFT,PADCFG_PAD_QSPI_DATA1_SLEW_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA1_SMT                      saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_656_ADDR,PADCFG_PAD_QSPI_DATA1_SMT_SHIFT,PADCFG_PAD_QSPI_DATA1_SMT_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA1_SMT(data)                saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_656_ADDR,data,PADCFG_PAD_QSPI_DATA1_SMT_SHIFT,PADCFG_PAD_QSPI_DATA1_SMT_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA1_POS                      saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_656_ADDR,PADCFG_PAD_QSPI_DATA1_POS_SHIFT,PADCFG_PAD_QSPI_DATA1_POS_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA1_POS(data)                saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_656_ADDR,data,PADCFG_PAD_QSPI_DATA1_POS_SHIFT,PADCFG_PAD_QSPI_DATA1_POS_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA2_IE                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_660_ADDR,PADCFG_PAD_QSPI_DATA2_IE_SHIFT,PADCFG_PAD_QSPI_DATA2_IE_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA2_IE(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_660_ADDR,data,PADCFG_PAD_QSPI_DATA2_IE_SHIFT,PADCFG_PAD_QSPI_DATA2_IE_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA2_DS                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_660_ADDR,PADCFG_PAD_QSPI_DATA2_DS_SHIFT,PADCFG_PAD_QSPI_DATA2_DS_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA2_DS(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_660_ADDR,data,PADCFG_PAD_QSPI_DATA2_DS_SHIFT,PADCFG_PAD_QSPI_DATA2_DS_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA2_PU                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_660_ADDR,PADCFG_PAD_QSPI_DATA2_PU_SHIFT,PADCFG_PAD_QSPI_DATA2_PU_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA2_PU(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_660_ADDR,data,PADCFG_PAD_QSPI_DATA2_PU_SHIFT,PADCFG_PAD_QSPI_DATA2_PU_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA2_PD                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_660_ADDR,PADCFG_PAD_QSPI_DATA2_PD_SHIFT,PADCFG_PAD_QSPI_DATA2_PD_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA2_PD(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_660_ADDR,data,PADCFG_PAD_QSPI_DATA2_PD_SHIFT,PADCFG_PAD_QSPI_DATA2_PD_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA2_SLEW                     saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_660_ADDR,PADCFG_PAD_QSPI_DATA2_SLEW_SHIFT,PADCFG_PAD_QSPI_DATA2_SLEW_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA2_SLEW(data)               saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_660_ADDR,data,PADCFG_PAD_QSPI_DATA2_SLEW_SHIFT,PADCFG_PAD_QSPI_DATA2_SLEW_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA2_SMT                      saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_660_ADDR,PADCFG_PAD_QSPI_DATA2_SMT_SHIFT,PADCFG_PAD_QSPI_DATA2_SMT_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA2_SMT(data)                saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_660_ADDR,data,PADCFG_PAD_QSPI_DATA2_SMT_SHIFT,PADCFG_PAD_QSPI_DATA2_SMT_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA2_POS                      saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_660_ADDR,PADCFG_PAD_QSPI_DATA2_POS_SHIFT,PADCFG_PAD_QSPI_DATA2_POS_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA2_POS(data)                saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_660_ADDR,data,PADCFG_PAD_QSPI_DATA2_POS_SHIFT,PADCFG_PAD_QSPI_DATA2_POS_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA3_IE                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_664_ADDR,PADCFG_PAD_QSPI_DATA3_IE_SHIFT,PADCFG_PAD_QSPI_DATA3_IE_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA3_IE(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_664_ADDR,data,PADCFG_PAD_QSPI_DATA3_IE_SHIFT,PADCFG_PAD_QSPI_DATA3_IE_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA3_DS                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_664_ADDR,PADCFG_PAD_QSPI_DATA3_DS_SHIFT,PADCFG_PAD_QSPI_DATA3_DS_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA3_DS(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_664_ADDR,data,PADCFG_PAD_QSPI_DATA3_DS_SHIFT,PADCFG_PAD_QSPI_DATA3_DS_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA3_PU                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_664_ADDR,PADCFG_PAD_QSPI_DATA3_PU_SHIFT,PADCFG_PAD_QSPI_DATA3_PU_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA3_PU(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_664_ADDR,data,PADCFG_PAD_QSPI_DATA3_PU_SHIFT,PADCFG_PAD_QSPI_DATA3_PU_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA3_PD                       saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_664_ADDR,PADCFG_PAD_QSPI_DATA3_PD_SHIFT,PADCFG_PAD_QSPI_DATA3_PD_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA3_PD(data)                 saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_664_ADDR,data,PADCFG_PAD_QSPI_DATA3_PD_SHIFT,PADCFG_PAD_QSPI_DATA3_PD_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA3_SLEW                     saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_664_ADDR,PADCFG_PAD_QSPI_DATA3_SLEW_SHIFT,PADCFG_PAD_QSPI_DATA3_SLEW_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA3_SLEW(data)               saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_664_ADDR,data,PADCFG_PAD_QSPI_DATA3_SLEW_SHIFT,PADCFG_PAD_QSPI_DATA3_SLEW_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA3_SMT                      saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_664_ADDR,PADCFG_PAD_QSPI_DATA3_SMT_SHIFT,PADCFG_PAD_QSPI_DATA3_SMT_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA3_SMT(data)                saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_664_ADDR,data,PADCFG_PAD_QSPI_DATA3_SMT_SHIFT,PADCFG_PAD_QSPI_DATA3_SMT_MASK)
-#define GET_PADCFG_PAD_QSPI_DATA3_POS                      saif_get_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_664_ADDR,PADCFG_PAD_QSPI_DATA3_POS_SHIFT,PADCFG_PAD_QSPI_DATA3_POS_MASK)
-#define SET_PADCFG_PAD_QSPI_DATA3_POS(data)                saif_set_reg(SYS_IOMUX_CFG__SAIF__SYSCFG_664_ADDR,data,PADCFG_PAD_QSPI_DATA3_POS_SHIFT,PADCFG_PAD_QSPI_DATA3_POS_MASK)
-#define GET_PAD_GMAC1_RXC_FUNC_SEL                         saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_668_ADDR,PAD_GMAC1_RXC_FUNC_SEL_SHIFT,PAD_GMAC1_RXC_FUNC_SEL_MASK)
-#define SET_PAD_GMAC1_RXC_FUNC_SEL(data)                   saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_668_ADDR,data,PAD_GMAC1_RXC_FUNC_SEL_SHIFT,PAD_GMAC1_RXC_FUNC_SEL_MASK)
-#define GET_PAD_GPIO10_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_668_ADDR,PAD_GPIO10_FUNC_SEL_SHIFT,PAD_GPIO10_FUNC_SEL_MASK)
-#define SET_PAD_GPIO10_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_668_ADDR,data,PAD_GPIO10_FUNC_SEL_SHIFT,PAD_GPIO10_FUNC_SEL_MASK)
-#define GET_PAD_GPIO11_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_668_ADDR,PAD_GPIO11_FUNC_SEL_SHIFT,PAD_GPIO11_FUNC_SEL_MASK)
-#define SET_PAD_GPIO11_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_668_ADDR,data,PAD_GPIO11_FUNC_SEL_SHIFT,PAD_GPIO11_FUNC_SEL_MASK)
-#define GET_PAD_GPIO12_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_668_ADDR,PAD_GPIO12_FUNC_SEL_SHIFT,PAD_GPIO12_FUNC_SEL_MASK)
-#define SET_PAD_GPIO12_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_668_ADDR,data,PAD_GPIO12_FUNC_SEL_SHIFT,PAD_GPIO12_FUNC_SEL_MASK)
-#define GET_PAD_GPIO13_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_668_ADDR,PAD_GPIO13_FUNC_SEL_SHIFT,PAD_GPIO13_FUNC_SEL_MASK)
-#define SET_PAD_GPIO13_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_668_ADDR,data,PAD_GPIO13_FUNC_SEL_SHIFT,PAD_GPIO13_FUNC_SEL_MASK)
-#define GET_PAD_GPIO14_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_668_ADDR,PAD_GPIO14_FUNC_SEL_SHIFT,PAD_GPIO14_FUNC_SEL_MASK)
-#define SET_PAD_GPIO14_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_668_ADDR,data,PAD_GPIO14_FUNC_SEL_SHIFT,PAD_GPIO14_FUNC_SEL_MASK)
-#define GET_PAD_GPIO15_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_668_ADDR,PAD_GPIO15_FUNC_SEL_SHIFT,PAD_GPIO15_FUNC_SEL_MASK)
-#define SET_PAD_GPIO15_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_668_ADDR,data,PAD_GPIO15_FUNC_SEL_SHIFT,PAD_GPIO15_FUNC_SEL_MASK)
-#define GET_PAD_GPIO16_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_668_ADDR,PAD_GPIO16_FUNC_SEL_SHIFT,PAD_GPIO16_FUNC_SEL_MASK)
-#define SET_PAD_GPIO16_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_668_ADDR,data,PAD_GPIO16_FUNC_SEL_SHIFT,PAD_GPIO16_FUNC_SEL_MASK)
-#define GET_PAD_GPIO17_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_668_ADDR,PAD_GPIO17_FUNC_SEL_SHIFT,PAD_GPIO17_FUNC_SEL_MASK)
-#define SET_PAD_GPIO17_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_668_ADDR,data,PAD_GPIO17_FUNC_SEL_SHIFT,PAD_GPIO17_FUNC_SEL_MASK)
-#define GET_PAD_GPIO18_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_668_ADDR,PAD_GPIO18_FUNC_SEL_SHIFT,PAD_GPIO18_FUNC_SEL_MASK)
-#define SET_PAD_GPIO18_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_668_ADDR,data,PAD_GPIO18_FUNC_SEL_SHIFT,PAD_GPIO18_FUNC_SEL_MASK)
-#define GET_PAD_GPIO19_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_668_ADDR,PAD_GPIO19_FUNC_SEL_SHIFT,PAD_GPIO19_FUNC_SEL_MASK)
-#define SET_PAD_GPIO19_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_668_ADDR,data,PAD_GPIO19_FUNC_SEL_SHIFT,PAD_GPIO19_FUNC_SEL_MASK)
-#define GET_PAD_GPIO20_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_672_ADDR,PAD_GPIO20_FUNC_SEL_SHIFT,PAD_GPIO20_FUNC_SEL_MASK)
-#define SET_PAD_GPIO20_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_672_ADDR,data,PAD_GPIO20_FUNC_SEL_SHIFT,PAD_GPIO20_FUNC_SEL_MASK)
-#define GET_PAD_GPIO21_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_672_ADDR,PAD_GPIO21_FUNC_SEL_SHIFT,PAD_GPIO21_FUNC_SEL_MASK)
-#define SET_PAD_GPIO21_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_672_ADDR,data,PAD_GPIO21_FUNC_SEL_SHIFT,PAD_GPIO21_FUNC_SEL_MASK)
-#define GET_PAD_GPIO22_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_672_ADDR,PAD_GPIO22_FUNC_SEL_SHIFT,PAD_GPIO22_FUNC_SEL_MASK)
-#define SET_PAD_GPIO22_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_672_ADDR,data,PAD_GPIO22_FUNC_SEL_SHIFT,PAD_GPIO22_FUNC_SEL_MASK)
-#define GET_PAD_GPIO23_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_672_ADDR,PAD_GPIO23_FUNC_SEL_SHIFT,PAD_GPIO23_FUNC_SEL_MASK)
-#define SET_PAD_GPIO23_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_672_ADDR,data,PAD_GPIO23_FUNC_SEL_SHIFT,PAD_GPIO23_FUNC_SEL_MASK)
-#define GET_PAD_GPIO24_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_672_ADDR,PAD_GPIO24_FUNC_SEL_SHIFT,PAD_GPIO24_FUNC_SEL_MASK)
-#define SET_PAD_GPIO24_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_672_ADDR,data,PAD_GPIO24_FUNC_SEL_SHIFT,PAD_GPIO24_FUNC_SEL_MASK)
-#define GET_PAD_GPIO25_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_672_ADDR,PAD_GPIO25_FUNC_SEL_SHIFT,PAD_GPIO25_FUNC_SEL_MASK)
-#define SET_PAD_GPIO25_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_672_ADDR,data,PAD_GPIO25_FUNC_SEL_SHIFT,PAD_GPIO25_FUNC_SEL_MASK)
-#define GET_PAD_GPIO26_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_672_ADDR,PAD_GPIO26_FUNC_SEL_SHIFT,PAD_GPIO26_FUNC_SEL_MASK)
-#define SET_PAD_GPIO26_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_672_ADDR,data,PAD_GPIO26_FUNC_SEL_SHIFT,PAD_GPIO26_FUNC_SEL_MASK)
-#define GET_PAD_GPIO27_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_672_ADDR,PAD_GPIO27_FUNC_SEL_SHIFT,PAD_GPIO27_FUNC_SEL_MASK)
-#define SET_PAD_GPIO27_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_672_ADDR,data,PAD_GPIO27_FUNC_SEL_SHIFT,PAD_GPIO27_FUNC_SEL_MASK)
-#define GET_PAD_GPIO28_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_672_ADDR,PAD_GPIO28_FUNC_SEL_SHIFT,PAD_GPIO28_FUNC_SEL_MASK)
-#define SET_PAD_GPIO28_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_672_ADDR,data,PAD_GPIO28_FUNC_SEL_SHIFT,PAD_GPIO28_FUNC_SEL_MASK)
-#define GET_PAD_GPIO29_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_672_ADDR,PAD_GPIO29_FUNC_SEL_SHIFT,PAD_GPIO29_FUNC_SEL_MASK)
-#define SET_PAD_GPIO29_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_672_ADDR,data,PAD_GPIO29_FUNC_SEL_SHIFT,PAD_GPIO29_FUNC_SEL_MASK)
-#define GET_PAD_GPIO30_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_676_ADDR,PAD_GPIO30_FUNC_SEL_SHIFT,PAD_GPIO30_FUNC_SEL_MASK)
-#define SET_PAD_GPIO30_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_676_ADDR,data,PAD_GPIO30_FUNC_SEL_SHIFT,PAD_GPIO30_FUNC_SEL_MASK)
-#define GET_PAD_GPIO31_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_676_ADDR,PAD_GPIO31_FUNC_SEL_SHIFT,PAD_GPIO31_FUNC_SEL_MASK)
-#define SET_PAD_GPIO31_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_676_ADDR,data,PAD_GPIO31_FUNC_SEL_SHIFT,PAD_GPIO31_FUNC_SEL_MASK)
-#define GET_PAD_GPIO32_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_676_ADDR,PAD_GPIO32_FUNC_SEL_SHIFT,PAD_GPIO32_FUNC_SEL_MASK)
-#define SET_PAD_GPIO32_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_676_ADDR,data,PAD_GPIO32_FUNC_SEL_SHIFT,PAD_GPIO32_FUNC_SEL_MASK)
-#define GET_PAD_GPIO33_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_676_ADDR,PAD_GPIO33_FUNC_SEL_SHIFT,PAD_GPIO33_FUNC_SEL_MASK)
-#define SET_PAD_GPIO33_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_676_ADDR,data,PAD_GPIO33_FUNC_SEL_SHIFT,PAD_GPIO33_FUNC_SEL_MASK)
-#define GET_PAD_GPIO34_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_676_ADDR,PAD_GPIO34_FUNC_SEL_SHIFT,PAD_GPIO34_FUNC_SEL_MASK)
-#define SET_PAD_GPIO34_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_676_ADDR,data,PAD_GPIO34_FUNC_SEL_SHIFT,PAD_GPIO34_FUNC_SEL_MASK)
-#define GET_PAD_GPIO35_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_676_ADDR,PAD_GPIO35_FUNC_SEL_SHIFT,PAD_GPIO35_FUNC_SEL_MASK)
-#define SET_PAD_GPIO35_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_676_ADDR,data,PAD_GPIO35_FUNC_SEL_SHIFT,PAD_GPIO35_FUNC_SEL_MASK)
-#define GET_PAD_GPIO36_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_676_ADDR,PAD_GPIO36_FUNC_SEL_SHIFT,PAD_GPIO36_FUNC_SEL_MASK)
-#define SET_PAD_GPIO36_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_676_ADDR,data,PAD_GPIO36_FUNC_SEL_SHIFT,PAD_GPIO36_FUNC_SEL_MASK)
-#define GET_PAD_GPIO37_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_676_ADDR,PAD_GPIO37_FUNC_SEL_SHIFT,PAD_GPIO37_FUNC_SEL_MASK)
-#define SET_PAD_GPIO37_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_676_ADDR,data,PAD_GPIO37_FUNC_SEL_SHIFT,PAD_GPIO37_FUNC_SEL_MASK)
-#define GET_PAD_GPIO38_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_676_ADDR,PAD_GPIO38_FUNC_SEL_SHIFT,PAD_GPIO38_FUNC_SEL_MASK)
-#define SET_PAD_GPIO38_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_676_ADDR,data,PAD_GPIO38_FUNC_SEL_SHIFT,PAD_GPIO38_FUNC_SEL_MASK)
-#define GET_PAD_GPIO39_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_676_ADDR,PAD_GPIO39_FUNC_SEL_SHIFT,PAD_GPIO39_FUNC_SEL_MASK)
-#define SET_PAD_GPIO39_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_676_ADDR,data,PAD_GPIO39_FUNC_SEL_SHIFT,PAD_GPIO39_FUNC_SEL_MASK)
-#define GET_PAD_GPIO40_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_676_ADDR,PAD_GPIO40_FUNC_SEL_SHIFT,PAD_GPIO40_FUNC_SEL_MASK)
-#define SET_PAD_GPIO40_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_676_ADDR,data,PAD_GPIO40_FUNC_SEL_SHIFT,PAD_GPIO40_FUNC_SEL_MASK)
-#define GET_PAD_GPIO41_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_680_ADDR,PAD_GPIO41_FUNC_SEL_SHIFT,PAD_GPIO41_FUNC_SEL_MASK)
-#define SET_PAD_GPIO41_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_680_ADDR,data,PAD_GPIO41_FUNC_SEL_SHIFT,PAD_GPIO41_FUNC_SEL_MASK)
-#define GET_PAD_GPIO42_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_680_ADDR,PAD_GPIO42_FUNC_SEL_SHIFT,PAD_GPIO42_FUNC_SEL_MASK)
-#define SET_PAD_GPIO42_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_680_ADDR,data,PAD_GPIO42_FUNC_SEL_SHIFT,PAD_GPIO42_FUNC_SEL_MASK)
-#define GET_PAD_GPIO43_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_680_ADDR,PAD_GPIO43_FUNC_SEL_SHIFT,PAD_GPIO43_FUNC_SEL_MASK)
-#define SET_PAD_GPIO43_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_680_ADDR,data,PAD_GPIO43_FUNC_SEL_SHIFT,PAD_GPIO43_FUNC_SEL_MASK)
-#define GET_PAD_GPIO44_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_680_ADDR,PAD_GPIO44_FUNC_SEL_SHIFT,PAD_GPIO44_FUNC_SEL_MASK)
-#define SET_PAD_GPIO44_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_680_ADDR,data,PAD_GPIO44_FUNC_SEL_SHIFT,PAD_GPIO44_FUNC_SEL_MASK)
-#define GET_PAD_GPIO45_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_680_ADDR,PAD_GPIO45_FUNC_SEL_SHIFT,PAD_GPIO45_FUNC_SEL_MASK)
-#define SET_PAD_GPIO45_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_680_ADDR,data,PAD_GPIO45_FUNC_SEL_SHIFT,PAD_GPIO45_FUNC_SEL_MASK)
-#define GET_PAD_GPIO46_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_680_ADDR,PAD_GPIO46_FUNC_SEL_SHIFT,PAD_GPIO46_FUNC_SEL_MASK)
-#define SET_PAD_GPIO46_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_680_ADDR,data,PAD_GPIO46_FUNC_SEL_SHIFT,PAD_GPIO46_FUNC_SEL_MASK)
-#define GET_PAD_GPIO47_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_680_ADDR,PAD_GPIO47_FUNC_SEL_SHIFT,PAD_GPIO47_FUNC_SEL_MASK)
-#define SET_PAD_GPIO47_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_680_ADDR,data,PAD_GPIO47_FUNC_SEL_SHIFT,PAD_GPIO47_FUNC_SEL_MASK)
-#define GET_PAD_GPIO48_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_680_ADDR,PAD_GPIO48_FUNC_SEL_SHIFT,PAD_GPIO48_FUNC_SEL_MASK)
-#define SET_PAD_GPIO48_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_680_ADDR,data,PAD_GPIO48_FUNC_SEL_SHIFT,PAD_GPIO48_FUNC_SEL_MASK)
-#define GET_PAD_GPIO49_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_680_ADDR,PAD_GPIO49_FUNC_SEL_SHIFT,PAD_GPIO49_FUNC_SEL_MASK)
-#define SET_PAD_GPIO49_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_680_ADDR,data,PAD_GPIO49_FUNC_SEL_SHIFT,PAD_GPIO49_FUNC_SEL_MASK)
-#define GET_PAD_GPIO50_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_680_ADDR,PAD_GPIO50_FUNC_SEL_SHIFT,PAD_GPIO50_FUNC_SEL_MASK)
-#define SET_PAD_GPIO50_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_680_ADDR,data,PAD_GPIO50_FUNC_SEL_SHIFT,PAD_GPIO50_FUNC_SEL_MASK)
-#define GET_PAD_GPIO51_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_680_ADDR,PAD_GPIO51_FUNC_SEL_SHIFT,PAD_GPIO51_FUNC_SEL_MASK)
-#define SET_PAD_GPIO51_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_680_ADDR,data,PAD_GPIO51_FUNC_SEL_SHIFT,PAD_GPIO51_FUNC_SEL_MASK)
-#define GET_PAD_GPIO52_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR,PAD_GPIO52_FUNC_SEL_SHIFT,PAD_GPIO52_FUNC_SEL_MASK)
-#define SET_PAD_GPIO52_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR,data,PAD_GPIO52_FUNC_SEL_SHIFT,PAD_GPIO52_FUNC_SEL_MASK)
-#define GET_PAD_GPIO53_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR,PAD_GPIO53_FUNC_SEL_SHIFT,PAD_GPIO53_FUNC_SEL_MASK)
-#define SET_PAD_GPIO53_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR,data,PAD_GPIO53_FUNC_SEL_SHIFT,PAD_GPIO53_FUNC_SEL_MASK)
-#define GET_PAD_GPIO54_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR,PAD_GPIO54_FUNC_SEL_SHIFT,PAD_GPIO54_FUNC_SEL_MASK)
-#define SET_PAD_GPIO54_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR,data,PAD_GPIO54_FUNC_SEL_SHIFT,PAD_GPIO54_FUNC_SEL_MASK)
-#define GET_PAD_GPIO55_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR,PAD_GPIO55_FUNC_SEL_SHIFT,PAD_GPIO55_FUNC_SEL_MASK)
-#define SET_PAD_GPIO55_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR,data,PAD_GPIO55_FUNC_SEL_SHIFT,PAD_GPIO55_FUNC_SEL_MASK)
-#define GET_PAD_GPIO56_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR,PAD_GPIO56_FUNC_SEL_SHIFT,PAD_GPIO56_FUNC_SEL_MASK)
-#define SET_PAD_GPIO56_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR,data,PAD_GPIO56_FUNC_SEL_SHIFT,PAD_GPIO56_FUNC_SEL_MASK)
-#define GET_PAD_GPIO57_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR,PAD_GPIO57_FUNC_SEL_SHIFT,PAD_GPIO57_FUNC_SEL_MASK)
-#define SET_PAD_GPIO57_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR,data,PAD_GPIO57_FUNC_SEL_SHIFT,PAD_GPIO57_FUNC_SEL_MASK)
-#define GET_PAD_GPIO58_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR,PAD_GPIO58_FUNC_SEL_SHIFT,PAD_GPIO58_FUNC_SEL_MASK)
-#define SET_PAD_GPIO58_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR,data,PAD_GPIO58_FUNC_SEL_SHIFT,PAD_GPIO58_FUNC_SEL_MASK)
-#define GET_PAD_GPIO59_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR,PAD_GPIO59_FUNC_SEL_SHIFT,PAD_GPIO59_FUNC_SEL_MASK)
-#define SET_PAD_GPIO59_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR,data,PAD_GPIO59_FUNC_SEL_SHIFT,PAD_GPIO59_FUNC_SEL_MASK)
-#define GET_PAD_GPIO60_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR,PAD_GPIO60_FUNC_SEL_SHIFT,PAD_GPIO60_FUNC_SEL_MASK)
-#define SET_PAD_GPIO60_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR,data,PAD_GPIO60_FUNC_SEL_SHIFT,PAD_GPIO60_FUNC_SEL_MASK)
-#define GET_PAD_GPIO61_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR,PAD_GPIO61_FUNC_SEL_SHIFT,PAD_GPIO61_FUNC_SEL_MASK)
-#define SET_PAD_GPIO61_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR,data,PAD_GPIO61_FUNC_SEL_SHIFT,PAD_GPIO61_FUNC_SEL_MASK)
-#define GET_PAD_GPIO62_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR,PAD_GPIO62_FUNC_SEL_SHIFT,PAD_GPIO62_FUNC_SEL_MASK)
-#define SET_PAD_GPIO62_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR,data,PAD_GPIO62_FUNC_SEL_SHIFT,PAD_GPIO62_FUNC_SEL_MASK)
-#define GET_PAD_GPIO63_FUNC_SEL                            saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR,PAD_GPIO63_FUNC_SEL_SHIFT,PAD_GPIO63_FUNC_SEL_MASK)
-#define SET_PAD_GPIO63_FUNC_SEL(data)                      saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_684_ADDR,data,PAD_GPIO63_FUNC_SEL_SHIFT,PAD_GPIO63_FUNC_SEL_MASK)
-#define GET_PAD_GPIO6_FUNC_SEL                             saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_688_ADDR,PAD_GPIO6_FUNC_SEL_SHIFT,PAD_GPIO6_FUNC_SEL_MASK)
-#define SET_PAD_GPIO6_FUNC_SEL(data)                       saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_688_ADDR,data,PAD_GPIO6_FUNC_SEL_SHIFT,PAD_GPIO6_FUNC_SEL_MASK)
-#define GET_PAD_GPIO7_FUNC_SEL                             saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_688_ADDR,PAD_GPIO7_FUNC_SEL_SHIFT,PAD_GPIO7_FUNC_SEL_MASK)
-#define SET_PAD_GPIO7_FUNC_SEL(data)                       saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_688_ADDR,data,PAD_GPIO7_FUNC_SEL_SHIFT,PAD_GPIO7_FUNC_SEL_MASK)
-#define GET_PAD_GPIO8_FUNC_SEL                             saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_688_ADDR,PAD_GPIO8_FUNC_SEL_SHIFT,PAD_GPIO8_FUNC_SEL_MASK)
-#define SET_PAD_GPIO8_FUNC_SEL(data)                       saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_688_ADDR,data,PAD_GPIO8_FUNC_SEL_SHIFT,PAD_GPIO8_FUNC_SEL_MASK)
-#define GET_PAD_GPIO9_FUNC_SEL                             saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_688_ADDR,PAD_GPIO9_FUNC_SEL_SHIFT,PAD_GPIO9_FUNC_SEL_MASK)
-#define SET_PAD_GPIO9_FUNC_SEL(data)                       saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_688_ADDR,data,PAD_GPIO9_FUNC_SEL_SHIFT,PAD_GPIO9_FUNC_SEL_MASK)
-#define GET_U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C0_FUNC_SEL     saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_688_ADDR,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C0_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C0_FUNC_SEL_MASK)
-#define SET_U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C0_FUNC_SEL(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_688_ADDR,data,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C0_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C0_FUNC_SEL_MASK)
-#define GET_U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C10_FUNC_SEL    saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_688_ADDR,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C10_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C10_FUNC_SEL_MASK)
-#define SET_U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C10_FUNC_SEL(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_688_ADDR,data,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C10_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C10_FUNC_SEL_MASK)
-#define GET_U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C11_FUNC_SEL    saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_688_ADDR,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C11_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C11_FUNC_SEL_MASK)
-#define SET_U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C11_FUNC_SEL(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_688_ADDR,data,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C11_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C11_FUNC_SEL_MASK)
-#define GET_U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C1_FUNC_SEL     saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_688_ADDR,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C1_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C1_FUNC_SEL_MASK)
-#define SET_U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C1_FUNC_SEL(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_688_ADDR,data,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C1_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C1_FUNC_SEL_MASK)
-#define GET_U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C2_FUNC_SEL     saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_688_ADDR,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C2_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C2_FUNC_SEL_MASK)
-#define SET_U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C2_FUNC_SEL(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_688_ADDR,data,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C2_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C2_FUNC_SEL_MASK)
-#define GET_U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C3_FUNC_SEL     saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_688_ADDR,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C3_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C3_FUNC_SEL_MASK)
-#define SET_U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C3_FUNC_SEL(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_688_ADDR,data,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C3_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C3_FUNC_SEL_MASK)
-#define GET_U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C4_FUNC_SEL     saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_688_ADDR,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C4_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C4_FUNC_SEL_MASK)
-#define SET_U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C4_FUNC_SEL(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_688_ADDR,data,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C4_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C4_FUNC_SEL_MASK)
-#define GET_U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C5_FUNC_SEL     saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_692_ADDR,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C5_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C5_FUNC_SEL_MASK)
-#define SET_U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C5_FUNC_SEL(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_692_ADDR,data,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C5_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C5_FUNC_SEL_MASK)
-#define GET_U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C6_FUNC_SEL     saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_692_ADDR,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C6_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C6_FUNC_SEL_MASK)
-#define SET_U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C6_FUNC_SEL(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_692_ADDR,data,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C6_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C6_FUNC_SEL_MASK)
-#define GET_U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C7_FUNC_SEL     saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_692_ADDR,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C7_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C7_FUNC_SEL_MASK)
-#define SET_U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C7_FUNC_SEL(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_692_ADDR,data,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C7_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C7_FUNC_SEL_MASK)
-#define GET_U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C8_FUNC_SEL     saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_692_ADDR,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C8_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C8_FUNC_SEL_MASK)
-#define SET_U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C8_FUNC_SEL(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_692_ADDR,data,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C8_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C8_FUNC_SEL_MASK)
-#define GET_U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C9_FUNC_SEL     saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_692_ADDR,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C9_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C9_FUNC_SEL_MASK)
-#define SET_U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C9_FUNC_SEL(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_692_ADDR,data,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C9_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_DATA_C9_FUNC_SEL_MASK)
-#define GET_U0_DOM_ISP_TOP_U0_VIN_DVP_HVALID_C_FUNC_SEL    saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_692_ADDR,U0_DOM_ISP_TOP_U0_VIN_DVP_HVALID_C_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_HVALID_C_FUNC_SEL_MASK)
-#define SET_U0_DOM_ISP_TOP_U0_VIN_DVP_HVALID_C_FUNC_SEL(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_692_ADDR,data,U0_DOM_ISP_TOP_U0_VIN_DVP_HVALID_C_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_HVALID_C_FUNC_SEL_MASK)
-#define GET_U0_DOM_ISP_TOP_U0_VIN_DVP_VVALID_C_FUNC_SEL    saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_692_ADDR,U0_DOM_ISP_TOP_U0_VIN_DVP_VVALID_C_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_VVALID_C_FUNC_SEL_MASK)
-#define SET_U0_DOM_ISP_TOP_U0_VIN_DVP_VVALID_C_FUNC_SEL(data) saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_692_ADDR,data,U0_DOM_ISP_TOP_U0_VIN_DVP_VVALID_C_FUNC_SEL_SHIFT,U0_DOM_ISP_TOP_U0_VIN_DVP_VVALID_C_FUNC_SEL_MASK)
-#define GET_U0_SYS_CRG_DVP_CLK_FUNC_SEL                    saif_get_reg(SYS_IOMUX_CFGSAIF__SYSCFG_692_ADDR,U0_SYS_CRG_DVP_CLK_FUNC_SEL_SHIFT,U0_SYS_CRG_DVP_CLK_FUNC_SEL_MASK)
-#define SET_U0_SYS_CRG_DVP_CLK_FUNC_SEL(data)              saif_set_reg(SYS_IOMUX_CFGSAIF__SYSCFG_692_ADDR,data,U0_SYS_CRG_DVP_CLK_FUNC_SEL_SHIFT,U0_SYS_CRG_DVP_CLK_FUNC_SEL_MASK)
diff --git a/drivers/gpu/drm/verisilicon/voutpmic.h b/drivers/gpu/drm/verisilicon/voutpmic.h

deleted file mode 100644 (file)

index c0159b1..0000000
--- a/drivers/gpu/drm/verisilicon/voutpmic.h
+++ /dev/null
@@ -1,83 +0,0 @@
-//define power management i2c\r
-//#define PMIC_JH7110_51MCU_I2C_SLAVE_ADDRESS                       (0x50)\r
-#define PMIC_JH7110_51MCU_I2C_SLAVE_REG_BASE                       0x80\r
-#define PMIC_JH7110_51MCU_I2C_SLAVE_REG_END                        0x90\r
-//#define PMIC_JH7110_51MCU_I2C_SLAVE_REG_NUM                        (PMIC_JH7110_51MCU_I2C_SLAVE_REG_END-PMIC_JH7110_51MCU_I2C_SLAVE_REG_BASE+1)\r
-\r
-// #define PMIC_JH7110_51MCU_I2C_SLAVE_REG_TO_REG(x)                  ((x) > (PMIC_JH7110_51MCU_I2C_SLAVE_REG_END) ? \\r
-//     (PMIC_JH7110_51MCU_I2C_SLAVE_REG_END-PMIC_JH7110_51MCU_I2C_SLAVE_REG_BASE) : (((x) < PMIC_JH7110_51MCU_I2C_SLAVE_REG_BASE) ? 0 : (x-PMIC_JH7110_51MCU_I2C_SLAVE_REG_BASE)))\r
-\r
-\r
-//define power management i2c cmd(reg+data) \r
-#define POWER_SW_0_REG                           (0x00+PMIC_JH7110_51MCU_I2C_SLAVE_REG_BASE)\r
-#define POWER_SW_0_VDD18_HDMI                    0\r
-#define POWER_SW_0_VDD18_MIPITX                  1\r
-#define POWER_SW_0_VDD18_MIPIRX                  2\r
-#define POWER_SW_0_VDD09_HDMI                    3\r
-#define POWER_SW_0_VDD09_MIPITX                  4\r
-#define POWER_SW_0_VDD09_MIPIRX                  5\r
-\r
-#define POWER_SW_1_REG                           (0x01+PMIC_JH7110_51MCU_I2C_SLAVE_REG_BASE)\r
-#define POWER_SW_1_VDD1833_SD0_18                0\r
-\r
-\r
-\r
-#define BIT(x)              (1UL<<(x))\r
-typedef enum {\r
-    PMU_DOMAIN_SYSTOP                   = BIT(0),\r
-    PMU_DOMAIN_CPU                      = BIT(1),\r
-    PMU_DOMAIN_GPUA                     = BIT(2),\r
-    PMU_DOMAIN_VDEC                     = BIT(3),\r
-    PMU_DOMAIN_VOUT                     = BIT(4),\r
-    PMU_DOMAIN_ISP                      = BIT(5),\r
-    PMU_DOMAIN_VENC                     = BIT(6),\r
-    PMU_DOMAIN_ALL                      = (PMU_DOMAIN_SYSTOP|PMU_DOMAIN_CPU|PMU_DOMAIN_GPUA|PMU_DOMAIN_VDEC \\r
-                                              |PMU_DOMAIN_VOUT|PMU_DOMAIN_ISP|PMU_DOMAIN_VENC),\r
-    PMU_DOMAIN_PMIC_VDD18_HDMI          = BIT(16),\r
-    PMU_DOMAIN_PMIC_VDD18_MIPITX        = BIT(17),\r
-    PMU_DOMAIN_PMIC_VDD18_MIPIRX        = BIT(18),\r
-    PMU_DOMAIN_PMIC_VDD09_HDMI          = BIT(19),\r
-    PMU_DOMAIN_PMIC_VDD09_MIPITX        = BIT(20),\r
-    PMU_DOMAIN_PMIC_VDD09_MIPIRX        = BIT(21),\r
-    PMU_DOMAIN_PMIC_VDD1833_SD0_18      = BIT(22),\r
-    PMU_DOMAIN_PMIC_ALL                 = (PMU_DOMAIN_PMIC_VDD18_HDMI|PMU_DOMAIN_PMIC_VDD18_MIPITX|PMU_DOMAIN_PMIC_VDD18_MIPIRX \\r
-                                            |PMU_DOMAIN_PMIC_VDD09_HDMI|PMU_DOMAIN_PMIC_VDD09_MIPITX|PMU_DOMAIN_PMIC_VDD09_MIPIRX \\r
-                                            |PMU_DOMAIN_PMIC_VDD1833_SD0_18),\r
-} sys_pmu_domain_t;\r
-\r
-enum pmic_domain {\r
-    PMIC_DOMAIN_0       = 0,\r
-    PMIC_DOMAIN_1       = 1,\r
-    PMIC_DOMAIN_2       = 2,\r
-    PMIC_DOMAIN_3       = 3,\r
-    PMIC_DOMAIN_4       = 4,\r
-    PMIC_DOMAIN_5       = 5,\r
-    PMIC_DOMAIN_6       = 6,\r
-    PMIC_DOMAIN_7       = 7,\r
-    PMIC_DOMAIN_8       = 8,\r
-    PMIC_DOMAIN_9       = 9,\r
-    PMIC_DOMAIN_10      = 10,\r
-    PMIC_DOMAIN_11      = 11,\r
-    PMIC_DOMAIN_12      = 12,\r
-    PMIC_DOMAIN_13      = 13,\r
-    PMIC_DOMAIN_14      = 14,\r
-    PMIC_DOMAIN_15      = 15,\r
-};\r
-\r
-static struct {\r
-    int pmu_dom;\r
-    int pmic_dom;\r
-} pmu_pmic_table[] = {\r
-    { PMU_DOMAIN_PMIC_VDD18_HDMI,        PMIC_DOMAIN_0 },\r
-    { PMU_DOMAIN_PMIC_VDD18_MIPITX,      PMIC_DOMAIN_1 },\r
-    { PMU_DOMAIN_PMIC_VDD18_MIPIRX,      PMIC_DOMAIN_2 },\r
-    { PMU_DOMAIN_PMIC_VDD09_HDMI,        PMIC_DOMAIN_3 },\r
-    { PMU_DOMAIN_PMIC_VDD09_MIPITX,      PMIC_DOMAIN_4 },\r
-    { PMU_DOMAIN_PMIC_VDD09_MIPIRX,      PMIC_DOMAIN_5 },\r
-    { PMU_DOMAIN_PMIC_VDD1833_SD0_18,    PMIC_DOMAIN_6 },\r
-};\r
-\r
-enum pmic_switch {\r
-    PMIC_SWITCH_OFF,\r
-    PMIC_SWITCH_ON,\r
-};
-\ No newline at end of file
diff --git a/drivers/gpu/drm/verisilicon/vs_clock.h b/drivers/gpu/drm/verisilicon/vs_clock.h

deleted file mode 100644 (file)

index 5298d51..0000000
--- a/drivers/gpu/drm/verisilicon/vs_clock.h
+++ /dev/null
@@ -1,3213 +0,0 @@
-/* SPDX-License-Identifier: GPL-2.0 */
-/*
- * Copyright (C) 2020 VeriSilicon Holdings Co., Ltd.
- */
-
-
-#ifndef __VS_CLOCK_H_
-#define __VS_CLOCK_H_
-
-static inline u32 saif_get_reg(u32 addr,u32 shift,u32 mask)
-{
-       void __iomem *io_addr = ioremap(addr, 0x10000);
-    u32 tmp;
-    tmp = readl(io_addr);
-    tmp = (tmp & mask) >> shift;
-    return tmp;
-}
-
-static inline void saif_set_reg(u32 addr,u32 data,u32 shift,u32 mask)
-{
-       void __iomem *io_addr = ioremap(addr, 0x10000);
-
-    u32 tmp;
-    tmp = readl(io_addr);
-    tmp &= ~mask;
-    tmp |= (data<<shift) & mask;
-    writel(tmp,io_addr);
-}
-
-static inline void saif_assert_rst(u32 addr,u32 addr_status,u32 mask)
-{
-       void __iomem *io_addr = ioremap(addr, 0x4);
-       
-       void __iomem *io_addr_status = ioremap(addr_status, 0x4);
-
-    u32 tmp;
-    tmp = readl(io_addr);
-    tmp |= mask;
-    writel(tmp,io_addr);
-    do{
-        tmp = readl(io_addr_status);
-    }while((tmp&mask)!=0);
-}
-
-static inline void saif_clear_rst (u32 addr,u32 addr_status,u32 mask)
-{
-       void __iomem *io_addr = ioremap(addr, 0x4);
-       
-       void __iomem *io_addr_status = ioremap(addr_status, 0x4);
-
-    u32 tmp;
-    tmp = readl(io_addr);
-    tmp &= ~mask;
-    writel(tmp,io_addr);
-    do{
-        tmp = readl(io_addr_status);
-    }while((tmp&mask)!=mask);
-}
-
-#define  U0_DW_UART__SAIF_BD_APB__BASE_ADDR                                                                   0x0010000000 
-#define  U1_DW_UART__SAIF_BD_APB__BASE_ADDR                                                                   0x0010010000 
-#define  U2_DW_UART__SAIF_BD_APB__BASE_ADDR                                                                   0x0010020000 
-#define  U0_DW_I2C__SAIF_BD_APB__BASE_ADDR                                                                    0x0010030000 
-#define  U1_DW_I2C__SAIF_BD_APB__BASE_ADDR                                                                    0x0010040000 
-#define  U2_DW_I2C__SAIF_BD_APB__BASE_ADDR                                                                    0x0010050000 
-#define  U0_SSP_SPI__SAIF_BD_APB__BASE_ADDR                                                                   0x0010060000 
-#define  U1_SSP_SPI__SAIF_BD_APB__BASE_ADDR                                                                   0x0010070000 
-#define  U2_SSP_SPI__SAIF_BD_APB__BASE_ADDR                                                                   0x0010080000 
-#define  U0_TDM16SLOT__SAIF_BD_APB__BASE_ADDR                                                                 0x0010090000 
-#define  U0_CDNS_SPDIF__SAIF_BD_APB__BASE_ADDR                                                                0x00100A0000 
-#define  U0_PWMDAC__SAIF_BD_APB__BASE_ADDR                                                                    0x00100B0000 
-#define  U0_PDM_4MIC__SAIF_BD_APB__BASE_ADDR                                                                  0x00100D0000 
-#define  U0_I2SRX_3CH__SAIF_BD_APB__BASE_ADDR                                                                 0x00100E0000 
-#define  U0_CDN_USB__SAIF_BD_APB__BASE_ADDR                                                                   0x0010100000 
-#define  U0_CDN_USB__SAIF_BD_APBUTMI__BASE_ADDR                                                               0x0010200000 
-#define  U0_PLDA_PCIE__SAIF_BD_APB__BASE_ADDR                                                                 0x0010210000 
-#define  U1_PLDA_PCIE__SAIF_BD_APB__BASE_ADDR                                                                 0x0010220000 
-#define  U0_STG_CRG__SAIF_BD_APBS__BASE_ADDR                                                                  0x0010230000
-#define  U0_STG_SYSCON__SAIF_BD_APBS__BASE_ADDR                                                               0x0010240000
-#define  U3_DW_UART__SAIF_BD_APB__BASE_ADDR                                                                   0x0012000000 
-#define  U4_DW_UART__SAIF_BD_APB__BASE_ADDR                                                                   0x0012010000 
-#define  U5_DW_UART__SAIF_BD_APB__BASE_ADDR                                                                   0x0012020000 
-#define  U3_DW_I2C__SAIF_BD_APB__BASE_ADDR                                                                    0x0012030000 
-#define  U4_DW_I2C__SAIF_BD_APB__BASE_ADDR                                                                    0x0012040000 
-#define  U5_DW_I2C__SAIF_BD_APB__BASE_ADDR                                                                    0x0012050000 
-#define  U6_DW_I2C__SAIF_BD_APB__BASE_ADDR                                                                    0x0012060000 
-#define  U3_SSP_SPI__SAIF_BD_APB__BASE_ADDR                                                                   0x0012070000 
-#define  U4_SSP_SPI__SAIF_BD_APB__BASE_ADDR                                                                   0x0012080000 
-#define  U5_SSP_SPI__SAIF_BD_APB__BASE_ADDR                                                                   0x0012090000 
-#define  U6_SSP_SPI__SAIF_BD_APB__BASE_ADDR                                                                   0x00120A0000 
-#define  U0_I2STX_4CH__SAIF_BD_APB__BASE_ADDR                                                                 0x00120B0000 
-#define  U1_I2STX_4CH__SAIF_BD_APB__BASE_ADDR                                                                 0x00120C0000 
-#define  U0_PWM_8CH__SAIF_BD_APB__BASE_ADDR                                                                   0x00120D0000 
-#define  U0_TEMP_SENSOR__SAIF_BD_APB__BASE_ADDR                                                               0x00120E0000 
-#define  U0_DDR_SFT7110__SAIF_BD_APB_PHY__BASE_ADDR                                                           0x0013000000 
-#define  U0_CDNS_QSPI__SAIF_BD_APB__BASE_ADDR                                                                 0x0013010000 
-#define  U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR                                                                  0x0013020000 
-#define  U0_SYS_SYSCON__SAIF_BD_APBS__BASE_ADDR                                                               0x0013030000 
-#define  U0_SYS_IOMUX__SAIF_BD_APBS__BASE_ADDR                                                                0x0013040000 
-#define  U0_SI5_TIMER__SAIF_BD_APB__BASE_ADDR                                                                 0x0013050000 
-#define  U0_MAILBOX__SAIF_BD_APB__BASE_ADDR                                                                   0x0013060000 
-#define  U0_DSKIT_WDT__SAIF_BD_APB__BASE_ADDR                                                                 0x0013070000 
-#define  U0_INT_CTRL__SAIF_BD_APB__BASE_ADDR                                                                  0x0013080000 
-#define  U0_CODAJ12__SAIF_BD_APB__BASE_ADDR                                                                   0x0013090000 
-#define  U0_WAVE511__SAIF_BD_APB__BASE_ADDR                                                                   0x00130A0000 
-#define  U0_WAVE420L__SAIF_BD_APB__BASE_ADDR                                                                  0x00130B0000 
-#define  U0_IMG_GPU__SAIF_BD_APB__BASE_ADDR                                                                   0x00130C0000 
-#define  U0_CAN_CTRL__SAIF_BD_APB__BASE_ADDR                                                                  0x00130D0000 
-#define  U1_CAN_CTRL__SAIF_BD_APB__BASE_ADDR                                                                  0x00130E0000 
-#define  U0_SFT7110_NOC_BUS__SAIF_BD_AXI_CPUPER__BASE_ADDR                                                    0x0015000000 
-#define  U0_DDR_SFT7110__SAIF_BD_APB__BASE_ADDR                                                               0x0015700000 
-#define  U0_SEC_TOP__SAIF_BD_AHB__BASE_ADDR                                                                   0x0016000000 
-#define  U0_SEC_TOP__SAIF_BD_AHB_ALG__BASE_ADDR                                                               0x0016000000 
-#define  U0_SEC_TOP__SAIF_BD_AHB_DMA__BASE_ADDR                                                               0x0016008000 
-#define  U0_SEC_TOP__SAIF_BD_AHB_TRNG__BASE_ADDR                                                              0x001600C000 
-#define  U0_DW_SDIO__SAIF_BD_AHB__BASE_ADDR                                                                   0x0016010000 
-#define  U1_DW_SDIO__SAIF_BD_AHB__BASE_ADDR                                                                   0x0016020000 
-#define  U0_DW_GMAC5_AXI64__SAIF_BD_AHB__BASE_ADDR                                                            0x0016030000 
-#define  U1_DW_GMAC5_AXI64__SAIF_BD_AHB__BASE_ADDR                                                            0x0016040000 
-#define  U0_DW_DMA1P_8CH_56HS__SAIF_BD_AHB__BASE_ADDR                                                         0x0016050000 
-#define  U0_AON_CRG__SAIF_BD_APBS__BASE_ADDR                                                                  0x0017000000 
-#define  U0_AON_SYSCON__SAIF_BD_APBS__BASE_ADDR                                                               0x0017010000 
-#define  U0_AON_IOMUX__SAIF_BD_APBS__BASE_ADDR                                                                0x0017020000 
-#define  U0_PMU__SAIF_BD_APB__BASE_ADDR                                                                       0x0017030000 
-#define  U0_RTC_HMS__SAIF_BD_APB__BASE_ADDR                                                                   0x0017040000 
-#define  U0_OTPC__SAIF_BD_APB__BASE_ADDR                                                                      0x0017050000 
-#define  U0_TDM16SLOT__SAIF_BD_AHB__BASE_ADDR                                                                 0x00170C0000 
-#define  U0_IMG_GPU__SAIF_BD_SOCIF__BASE_ADDR                                                                 0x0018000000 
-#define  U0_VIN__SAIF_BD_CSI0_APB__BASE_ADDR                                                                  0x0019800000 
-#define  U0_CRG__SAIF_BD_APB__BASE_ADDR                                                                       0x0019810000 
-#define  U0_M31DPHY_APBCFG__SAIF_BD_APB__BASE_ADDR                                                            0x0019820000 
-#define  U0_SYSCON__SAIF_BD_APB__BASE_ADDR                                                                    0x0019840000 
-#define  U0_DOM_ISP_TOP__SAIF_BD_AXIS_ISP_AXI4S0__BASE_ADDR                                                   0x0019870000 
-#define  U0_HIFI4__SAIF_BD_AXI_DSP_S_DRAM1__BASE_ADDR                                                         0x0020008000
-#define  U0_HIFI4__SAIF_BD_AXI_DSP_S_DRAM0__BASE_ADDR                                                         0x0020010000
-#define  U0_HIFI4__SAIF_BD_AXI_DSP_S_IRAM0__BASE_ADDR                                                         0x0020020000
-#define  U0_HIFI4__SAIF_BD_AXI_DSP_S_IRAM1__BASE_ADDR                                                         0x0020030000
-#define  U0_CDNS_QSPI__SAIF_BD_AHB__BASE_ADDR                                                                 0x0021000000
-#define  U0_DC8200__SAIF_BD_AHB_S0__BASE_ADDR                                                                 0x0029400000
-#define  U0_DC8200__SAIF_BD_AHB_S1__BASE_ADDR                                                                 0x0029480000
-#define  U0_HDMI_TX__SAIF_BD_APBS__BASE_ADDR                                                                  0x0029590000
-#define  U0_DOM_VOUT_SYSCON__SAIF_BD_APBS__BASE_ADDR                                                          0x00295B0000
-#define  U0_DOM_VOUT_CRG__SAIF_BD_APBS__BASE_ADDR                                                             0x00295C0000
-#define  U0_CDNS_DSITX__SAIF_BD_APBS__BASE_ADDR                                                               0x00295D0000
-#define  U0_MIPITX_APBIF__SAIF_BD_APBS__BASE_ADDR                                                             0x00295E0000
-#define  U0_INTMEM_ROM_SRAM__SAIF_BD_SPSRAM_SYS__BASE_ADDR                                                    0x002A000000
-#define  U0_PLDA_PCIE__SAIF_BD_AHB_CSR__BASE_ADDR                                                             0x002B000000
-#define  U1_PLDA_PCIE__SAIF_BD_AHB_CSR__BASE_ADDR                                                             0x002C000000
-#define  U0_PLDA_PCIE__SAIF_BD_AXI_SLV0_MEM32B__BASE_ADDR                                                     0x0030000000
-#define  U1_PLDA_PCIE__SAIF_BD_AXI_SLV0_MEM32B__BASE_ADDR                                                     0x0038000000
-#define  U0_DDR_SFT7110__SAIF_BD_AXI_MEM_PORT__BASE_ADDR                                                      0x0040000000
-#define  U0_DDR_SFT7110__SAIF_BD_AXI_SYS_PORT__BASE_ADDR                                                      0x0440000000
-#define  U0_PLDA_PCIE__SAIF_BD_AXI_SLV0_CONFIG__BASE_ADDR                                                     0x0900000000
-#define  U0_PLDA_PCIE__SAIF_BD_AXI_SLV0_MEM64B__BASE_ADDR                                                     0x0940000000
-#define  U1_PLDA_PCIE__SAIF_BD_AXI_SLV0_CONFIG__BASE_ADDR                                                     0x0980000000
-#define  U1_PLDA_PCIE__SAIF_BD_AXI_SLV0_MEM64B__BASE_ADDR                                                     0x09C0000000
-
-//#define SYS_CRG_BASE_ADDR 0x0
-#define CLK_CPU_ROOT_CTRL_REG_ADDR                                   (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x0U)
-#define CLK_CPU_CORE_CTRL_REG_ADDR                                   (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x4U)
-#define CLK_CPU_BUS_CTRL_REG_ADDR                                    (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x8U)
-#define CLK_GPU_ROOT_CTRL_REG_ADDR                                   (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xCU)
-#define CLK_PERH_ROOT_CTRL_REG_ADDR                                  (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x10U)
-#define CLK_BUS_ROOT_CTRL_REG_ADDR                                   (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x14U)
-#define CLK_NOCSTG_BUS_CTRL_REG_ADDR                                 (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x18U)
-#define CLK_AXI_CFG0_CTRL_REG_ADDR                                   (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1CU)
-#define CLK_STG_AXIAHB_CTRL_REG_ADDR                                 (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x20U)
-#define CLK_AHB0_CTRL_REG_ADDR                                       (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x24U)
-#define CLK_AHB1_CTRL_REG_ADDR                                       (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x28U)
-#define CLK_APB_BUS_FUNC_CTRL_REG_ADDR                               (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2CU)
-#define CLK_APB0_CTRL_REG_ADDR                                       (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x30U)
-#define CLK_PLL0_DIV2_CTRL_REG_ADDR                                  (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x34U)
-#define CLK_PLL1_DIV2_CTRL_REG_ADDR                                  (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x38U)
-#define CLK_PLL2_DIV2_CTRL_REG_ADDR                                  (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x3CU)
-#define CLK_AUDIO_ROOT_CTRL_REG_ADDR                                 (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x40U)
-#define CLK_MCLK_INNER_CTRL_REG_ADDR                                 (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x44U)
-#define CLK_MCLK_CTRL_REG_ADDR                                       (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x48U)
-#define MCLK_OUT_CTRL_REG_ADDR                                       (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x4CU)
-#define CLK_ISP_2X_CTRL_REG_ADDR                                     (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x50U)
-#define CLK_ISP_AXI_CTRL_REG_ADDR                                    (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x54U)
-#define CLK_GCLK0_CTRL_REG_ADDR                                      (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x58U)
-#define CLK_GCLK1_CTRL_REG_ADDR                                      (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x5CU)
-#define CLK_GCLK2_CTRL_REG_ADDR                                      (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x60U)
-#define CLK_U0_U7MC_SFT7110_CORE_CLK_CTRL_REG_ADDR                   (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x64U)
-#define CLK_U0_U7MC_SFT7110_CORE_CLK1_CTRL_REG_ADDR                  (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x68U)
-#define CLK_U0_U7MC_SFT7110_CORE_CLK2_CTRL_REG_ADDR                  (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x6CU)
-#define CLK_U0_U7MC_SFT7110_CORE_CLK3_CTRL_REG_ADDR                  (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x70U)
-#define CLK_U0_U7MC_SFT7110_CORE_CLK4_CTRL_REG_ADDR                  (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x74U)
-#define CLK_U0_U7MC_SFT7110_DEBUG_CLK_CTRL_REG_ADDR                  (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x78U)
-#define CLK_U0_U7MC_SFT7110_RTC_TOGGLE_CTRL_REG_ADDR                 (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x7CU)
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK0_CTRL_REG_ADDR                 (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x80U)
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK1_CTRL_REG_ADDR                 (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x84U)
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK2_CTRL_REG_ADDR                 (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x88U)
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK3_CTRL_REG_ADDR                 (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x8CU)
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK4_CTRL_REG_ADDR                 (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x90U)
-#define CLK_U0_U7MC_SFT7110_TRACE_COM_CLK_CTRL_REG_ADDR              (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x94U)
-#define CLK_U0_SFT7110_NOC_BUS_CLK_CPU_AXI_CTRL_REG_ADDR             (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x98U)
-#define CLK_U0_SFT7110_NOC_BUS_CLK_AXICFG0_AXI_CTRL_REG_ADDR         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x9CU)
-#define CLK_OSC_DIV2_CTRL_REG_ADDR                                   (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xA0U)
-#define CLK_PLL1_DIV4_CTRL_REG_ADDR                                  (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xA4U)
-#define CLK_PLL1_DIV8_CTRL_REG_ADDR                                  (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xA8U)
-#define CLK_DDR_BUS_CTRL_REG_ADDR                                    (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xACU)
-#define CLK_U0_DDR_SFT7110_CLK_AXI_CTRL_REG_ADDR                     (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xB0U)
-#define CLK_GPU_CORE_CTRL_REG_ADDR                                   (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xB4U)
-#define CLK_U0_IMG_GPU_CORE_CLK_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xB8U)
-#define CLK_U0_IMG_GPU_SYS_CLK_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xBCU)
-#define CLK_U0_IMG_GPU_CLK_APB_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xC0U)
-#define CLK_U0_IMG_GPU_RTC_TOGGLE_CTRL_REG_ADDR                      (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xC4U)
-#define CLK_U0_SFT7110_NOC_BUS_CLK_GPU_AXI_CTRL_REG_ADDR             (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xC8U)
-#define CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISPCORE_2X_CTRL_REG_ADDR (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xCCU)
-#define CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISP_AXI_CTRL_REG_ADDR (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xD0U)
-#define CLK_U0_SFT7110_NOC_BUS_CLK_ISP_AXI_CTRL_REG_ADDR             (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xD4U)
-#define CLK_HIFI4_CORE_CTRL_REG_ADDR                                 (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xD8U)
-#define CLK_HIFI4_AXI_CTRL_REG_ADDR                                  (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xDCU)
-#define CLK_U0_AXI_CFG1_DEC_CLK_MAIN_CTRL_REG_ADDR                   (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xE0U)
-#define CLK_U0_AXI_CFG1_DEC_CLK_AHB_CTRL_REG_ADDR                    (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xE4U)
-#define CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_SRC_CTRL_REG_ADDR (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xE8U)
-#define CLK_VOUT_AXI_CTRL_REG_ADDR                                   (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xECU)
-#define CLK_U0_SFT7110_NOC_BUS_CLK_DISP_AXI_CTRL_REG_ADDR            (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xF0U)
-#define CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AHB_CTRL_REG_ADDR (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xF4U)
-#define CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AXI_CTRL_REG_ADDR (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xF8U)
-#define CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_HDMITX0_MCLK_CTRL_REG_ADDR (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0xFCU)
-#define CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_MIPIPHY_REF_CTRL_REG_ADDR (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x100U)
-#define CLK_JPEGC_AXI_CTRL_REG_ADDR                                  (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x104U)
-#define CLK_U0_CODAJ12_CLK_AXI_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x108U)
-#define CLK_U0_CODAJ12_CLK_CORE_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x10CU)
-#define CLK_U0_CODAJ12_CLK_APB_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x110U)
-#define CLK_VDEC_AXI_CTRL_REG_ADDR                                   (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x114U)
-#define CLK_U0_WAVE511_CLK_AXI_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x118U)
-#define CLK_U0_WAVE511_CLK_BPU_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x11CU)
-#define CLK_U0_WAVE511_CLK_VCE_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x120U)
-#define CLK_U0_WAVE511_CLK_APB_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x124U)
-#define CLK_U0_VDEC_JPG_ARB_JPGCLK_CTRL_REG_ADDR                     (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x128U)
-#define CLK_U0_VDEC_JPG_ARB_MAINCLK_CTRL_REG_ADDR                    (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x12CU)
-#define CLK_U0_SFT7110_NOC_BUS_CLK_VDEC_AXI_CTRL_REG_ADDR            (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x130U)
-#define CLK_VENC_AXI_CTRL_REG_ADDR                                   (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x134U)
-#define CLK_U0_WAVE420L_CLK_AXI_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x138U)
-#define CLK_U0_WAVE420L_CLK_BPU_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x13CU)
-#define CLK_U0_WAVE420L_CLK_VCE_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x140U)
-#define CLK_U0_WAVE420L_CLK_APB_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x144U)
-#define CLK_U0_SFT7110_NOC_BUS_CLK_VENC_AXI_CTRL_REG_ADDR            (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x148U)
-#define CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DIV_CTRL_REG_ADDR               (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x14CU)
-#define CLK_U0_AXI_CFG0_DEC_CLK_MAIN_CTRL_REG_ADDR                   (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x150U)
-#define CLK_U0_AXI_CFG0_DEC_CLK_HIFI4_CTRL_REG_ADDR                  (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x154U)
-#define CLK_U2_AXIMEM_128B_CLK_AXI_CTRL_REG_ADDR                     (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x158U)
-#define CLK_U0_CDNS_QSPI_CLK_AHB_CTRL_REG_ADDR                       (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x15CU)
-#define CLK_U0_CDNS_QSPI_CLK_APB_CTRL_REG_ADDR                       (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x160U)
-#define CLK_QSPI_REF_SRC_CTRL_REG_ADDR                               (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x164U)
-#define CLK_U0_CDNS_QSPI_CLK_REF_CTRL_REG_ADDR                       (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x168U)
-#define CLK_U0_DW_SDIO_CLK_AHB_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x16CU)
-#define CLK_U1_DW_SDIO_CLK_AHB_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x170U)
-#define CLK_U0_DW_SDIO_CLK_SDCARD_CTRL_REG_ADDR                      (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x174U)
-#define CLK_U1_DW_SDIO_CLK_SDCARD_CTRL_REG_ADDR                      (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x178U)
-#define CLK_USB_125M_CTRL_REG_ADDR                                   (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x17CU)
-#define CLK_U0_SFT7110_NOC_BUS_CLK_STG_AXI_CTRL_REG_ADDR             (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x180U)
-#define CLK_U1_DW_GMAC5_AXI64_CLK_AHB_CTRL_REG_ADDR                  (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x184U)
-#define CLK_U1_DW_GMAC5_AXI64_CLK_AXI_CTRL_REG_ADDR                  (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x188U)
-#define CLK_GMAC_SRC_CTRL_REG_ADDR                                   (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x18CU)
-#define CLK_GMAC1_GTXCLK_CTRL_REG_ADDR                               (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x190U)
-#define CLK_GMAC1_RMII_RTX_CTRL_REG_ADDR                             (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x194U)
-#define CLK_U1_DW_GMAC5_AXI64_CLK_PTP_CTRL_REG_ADDR                  (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x198U)
-#define CLK_U1_DW_GMAC5_AXI64_CLK_RX_CTRL_REG_ADDR                   (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x19CU)
-#define CLK_U1_DW_GMAC5_AXI64_CLK_RX_INV_CTRL_REG_ADDR               (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1A0U)
-#define CLK_U1_DW_GMAC5_AXI64_CLK_TX_CTRL_REG_ADDR                   (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1A4U)
-#define CLK_U1_DW_GMAC5_AXI64_CLK_TX_INV_CTRL_REG_ADDR               (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1A8U)
-#define CLK_GMAC1_GTXC_CTRL_REG_ADDR                                 (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1ACU)
-#define CLK_GMAC0_GTXCLK_CTRL_REG_ADDR                               (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1B0U)
-#define CLK_GMAC0_PTP_CTRL_REG_ADDR                                  (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1B4U)
-#define CLK_GMAC_PHY_CTRL_REG_ADDR                                   (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1B8U)
-#define CLK_GMAC0_GTXC_CTRL_REG_ADDR                                 (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1BCU)
-#define CLK_U0_SYS_IOMUX_PCLK_CTRL_REG_ADDR                          (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1C0U)
-#define CLK_U0_MAILBOX_CLK_APB_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1C4U)
-#define CLK_U0_INT_CTRL_CLK_APB_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1C8U)
-#define CLK_U0_CAN_CTRL_CLK_APB_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1CCU)
-#define CLK_U0_CAN_CTRL_CLK_TIMER_CTRL_REG_ADDR                      (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1D0U)
-#define CLK_U0_CAN_CTRL_CLK_CAN_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1D4U)
-#define CLK_U1_CAN_CTRL_CLK_APB_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1D8U)
-#define CLK_U1_CAN_CTRL_CLK_TIMER_CTRL_REG_ADDR                      (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1DCU)
-#define CLK_U1_CAN_CTRL_CLK_CAN_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1E0U)
-#define CLK_U0_PWM_8CH_CLK_APB_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1E4U)
-#define CLK_U0_DSKIT_WDT_CLK_APB_CTRL_REG_ADDR                       (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1E8U)
-#define CLK_U0_DSKIT_WDT_CLK_WDT_CTRL_REG_ADDR                       (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1ECU)
-#define CLK_U0_SI5_TIMER_CLK_APB_CTRL_REG_ADDR                       (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1F0U)
-#define CLK_U0_SI5_TIMER_CLK_TIMER0_CTRL_REG_ADDR                    (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1F4U)
-#define CLK_U0_SI5_TIMER_CLK_TIMER1_CTRL_REG_ADDR                    (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1F8U)
-#define CLK_U0_SI5_TIMER_CLK_TIMER2_CTRL_REG_ADDR                    (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1FCU)
-#define CLK_U0_SI5_TIMER_CLK_TIMER3_CTRL_REG_ADDR                    (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x200U)
-#define CLK_U0_TEMP_SENSOR_CLK_APB_CTRL_REG_ADDR                     (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x204U)
-#define CLK_U0_TEMP_SENSOR_CLK_TEMP_CTRL_REG_ADDR                    (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x208U)
-#define CLK_U0_SSP_SPI_CLK_APB_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x20CU)
-#define CLK_U1_SSP_SPI_CLK_APB_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x210U)
-#define CLK_U2_SSP_SPI_CLK_APB_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x214U)
-#define CLK_U3_SSP_SPI_CLK_APB_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x218U)
-#define CLK_U4_SSP_SPI_CLK_APB_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x21CU)
-#define CLK_U5_SSP_SPI_CLK_APB_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x220U)
-#define CLK_U6_SSP_SPI_CLK_APB_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x224U)
-#define CLK_U0_DW_I2C_CLK_APB_CTRL_REG_ADDR                          (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x228U)
-#define CLK_U1_DW_I2C_CLK_APB_CTRL_REG_ADDR                          (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x22CU)
-#define CLK_U2_DW_I2C_CLK_APB_CTRL_REG_ADDR                          (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x230U)
-#define CLK_U3_DW_I2C_CLK_APB_CTRL_REG_ADDR                          (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x234U)
-#define CLK_U4_DW_I2C_CLK_APB_CTRL_REG_ADDR                          (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x238U)
-#define CLK_U5_DW_I2C_CLK_APB_CTRL_REG_ADDR                          (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x23CU)
-#define CLK_U6_DW_I2C_CLK_APB_CTRL_REG_ADDR                          (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x240U)
-#define CLK_U0_DW_UART_CLK_APB_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x244U)
-#define CLK_U0_DW_UART_CLK_CORE_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x248U)
-#define CLK_U1_DW_UART_CLK_APB_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x24CU)
-#define CLK_U1_DW_UART_CLK_CORE_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x250U)
-#define CLK_U2_DW_UART_CLK_APB_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x254U)
-#define CLK_U2_DW_UART_CLK_CORE_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x258U)
-#define CLK_U3_DW_UART_CLK_APB_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x25CU)
-#define CLK_U3_DW_UART_CLK_CORE_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x260U)
-#define CLK_U4_DW_UART_CLK_APB_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x264U)
-#define CLK_U4_DW_UART_CLK_CORE_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x268U)
-#define CLK_U5_DW_UART_CLK_APB_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x26CU)
-#define CLK_U5_DW_UART_CLK_CORE_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x270U)
-#define CLK_U0_PWMDAC_CLK_APB_CTRL_REG_ADDR                          (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x274U)
-#define CLK_U0_PWMDAC_CLK_CORE_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x278U)
-#define CLK_U0_CDNS_SPDIF_CLK_APB_CTRL_REG_ADDR                      (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x27CU)
-#define CLK_U0_CDNS_SPDIF_CLK_CORE_CTRL_REG_ADDR                     (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x280U)
-#define CLK_U0_I2STX_4CH_CLK_APB_CTRL_REG_ADDR                       (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x284U)
-#define CLK_I2STX_4CH0_BCLK_MST_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x288U)
-#define CLK_I2STX_4CH0_BCLK_MST_INV_CTRL_REG_ADDR                    (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x28CU)
-#define CLK_I2STX_4CH0_LRCK_MST_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x290U)
-#define CLK_U0_I2STX_4CH_BCLK_CTRL_REG_ADDR                          (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x294U)
-#define CLK_U0_I2STX_4CH_BCLK_N_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x298U)
-#define CLK_U0_I2STX_4CH_LRCK_CTRL_REG_ADDR                          (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x29CU)
-#define CLK_U1_I2STX_4CH_CLK_APB_CTRL_REG_ADDR                       (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2A0U)
-#define CLK_I2STX_4CH1_BCLK_MST_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2A4U)
-#define CLK_I2STX_4CH1_BCLK_MST_INV_CTRL_REG_ADDR                    (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2A8U)
-#define CLK_I2STX_4CH1_LRCK_MST_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2ACU)
-#define CLK_U1_I2STX_4CH_BCLK_CTRL_REG_ADDR                          (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2B0U)
-#define CLK_U1_I2STX_4CH_BCLK_N_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2B4U)
-#define CLK_U1_I2STX_4CH_LRCK_CTRL_REG_ADDR                          (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2B8U)
-#define CLK_U0_I2SRX_3CH_CLK_APB_CTRL_REG_ADDR                       (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2BCU)
-#define CLK_I2SRX_3CH_BCLK_MST_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2C0U)
-#define CLK_I2SRX_3CH_BCLK_MST_INV_CTRL_REG_ADDR                     (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2C4U)
-#define CLK_I2SRX_3CH_LRCK_MST_CTRL_REG_ADDR                         (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2C8U)
-#define CLK_U0_I2SRX_3CH_BCLK_CTRL_REG_ADDR                          (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2CCU)
-#define CLK_U0_I2SRX_3CH_BCLK_N_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2D0U)
-#define CLK_U0_I2SRX_3CH_LRCK_CTRL_REG_ADDR                          (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2D4U)
-#define CLK_U0_PDM_4MIC_CLK_DMIC_CTRL_REG_ADDR                       (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2D8U)
-#define CLK_U0_PDM_4MIC_CLK_APB_CTRL_REG_ADDR                        (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2DCU)
-#define CLK_U0_TDM16SLOT_CLK_AHB_CTRL_REG_ADDR                       (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2E0U)
-#define CLK_U0_TDM16SLOT_CLK_APB_CTRL_REG_ADDR                       (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2E4U)
-#define CLK_TDM_INTERNAL_CTRL_REG_ADDR                               (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2E8U)
-#define CLK_U0_TDM16SLOT_CLK_TDM_CTRL_REG_ADDR                       (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2ECU)
-#define CLK_U0_TDM16SLOT_CLK_TDM_N_CTRL_REG_ADDR                     (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2F0U)
-#define CLK_U0_JTAG_CERTIFICATION_TRNG_CLK_CTRL_REG_ADDR             (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2F4U)
-
-
-#define SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR               (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2F8U)
-#define SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR               (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2FCU)
-#define SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR               (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x300U)
-#define SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR               (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x304U)
-
-#define SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR               (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x308U)
-#define SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR               (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x30CU)
-#define SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR               (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x310U)
-#define SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR               (U0_SYS_CRG__SAIF_BD_APBS__BASE_ADDR + 0x314U)
-
-
-#define CLK_CPU_ROOT_SW_SHIFT                                        24
-#define CLK_CPU_ROOT_SW_MASK                                         0x1000000U
-#define CLK_CPU_ROOT_SW_CLK_OSC_DATA                                 0
-#define CLK_CPU_ROOT_SW_CLK_PLL0_DATA                                1
-#define CLK_CPU_CORE_DIV_SHIFT                                       0
-#define CLK_CPU_CORE_DIV_MASK                                        0x7U
-#define CLK_CPU_BUS_DIV_SHIFT                                        0
-#define CLK_CPU_BUS_DIV_MASK                                         0x3U
-#define CLK_GPU_ROOT_SW_SHIFT                                        24
-#define CLK_GPU_ROOT_SW_MASK                                         0x1000000U
-#define CLK_GPU_ROOT_SW_CLK_PLL2_DATA                                0
-#define CLK_GPU_ROOT_SW_CLK_PLL1_DATA                                1
-#define CLK_PERH_ROOT_SW_SHIFT                                       24
-#define CLK_PERH_ROOT_SW_MASK                                        0x1000000U
-#define CLK_PERH_ROOT_SW_CLK_PLL0_DATA                               0
-#define CLK_PERH_ROOT_SW_CLK_PLL2_DATA                               1
-#define CLK_PERH_ROOT_DIV_SHIFT                                      0
-#define CLK_PERH_ROOT_DIV_MASK                                       0x3U
-#define CLK_BUS_ROOT_SW_SHIFT                                        24
-#define CLK_BUS_ROOT_SW_MASK                                         0x1000000U
-#define CLK_BUS_ROOT_SW_CLK_OSC_DATA                                 0
-#define CLK_BUS_ROOT_SW_CLK_PLL2_DATA                                1
-#define CLK_NOCSTG_BUS_DIV_SHIFT                                     0
-#define CLK_NOCSTG_BUS_DIV_MASK                                      0x3U
-#define CLK_AXI_CFG0_DIV_SHIFT                                       0
-#define CLK_AXI_CFG0_DIV_MASK                                        0x3U
-#define CLK_STG_AXIAHB_DIV_SHIFT                                     0
-#define CLK_STG_AXIAHB_DIV_MASK                                      0x3U
-#define CLK_AHB0_ENABLE_DATA                                         1
-#define CLK_AHB0_DISABLE_DATA                                        0
-#define CLK_AHB0_EN_SHIFT                                            31
-#define CLK_AHB0_EN_MASK                                             0x80000000U
-#define CLK_AHB1_ENABLE_DATA                                         1
-#define CLK_AHB1_DISABLE_DATA                                        0
-#define CLK_AHB1_EN_SHIFT                                            31
-#define CLK_AHB1_EN_MASK                                             0x80000000U
-#define CLK_APB_BUS_FUNC_DIV_SHIFT                                   0
-#define CLK_APB_BUS_FUNC_DIV_MASK                                    0xFU
-#define CLK_APB0_ENABLE_DATA                                         1
-#define CLK_APB0_DISABLE_DATA                                        0
-#define CLK_APB0_EN_SHIFT                                            31
-#define CLK_APB0_EN_MASK                                             0x80000000U
-#define CLK_PLL0_DIV2_DIV_SHIFT                                      0
-#define CLK_PLL0_DIV2_DIV_MASK                                       0x3U
-#define CLK_PLL1_DIV2_DIV_SHIFT                                      0
-#define CLK_PLL1_DIV2_DIV_MASK                                       0x3U
-#define CLK_PLL2_DIV2_DIV_SHIFT                                      0
-#define CLK_PLL2_DIV2_DIV_MASK                                       0x3U
-#define CLK_AUDIO_ROOT_DIV_SHIFT                                     0
-#define CLK_AUDIO_ROOT_DIV_MASK                                      0xFU
-#define CLK_MCLK_INNER_DIV_SHIFT                                     0
-#define CLK_MCLK_INNER_DIV_MASK                                      0x7FU
-#define CLK_MCLK_SW_SHIFT                                            24
-#define CLK_MCLK_SW_MASK                                             0x1000000U
-#define CLK_MCLK_SW_CLK_MCLK_INNER_DATA                              0
-#define CLK_MCLK_SW_CLK_MCLK_EXT_DATA                                1
-#define MCLK_OUT_ENABLE_DATA                                         1
-#define MCLK_OUT_DISABLE_DATA                                        0
-#define MCLK_OUT_EN_SHIFT                                            31
-#define MCLK_OUT_EN_MASK                                             0x80000000U
-#define CLK_ISP_2X_SW_SHIFT                                          24
-#define CLK_ISP_2X_SW_MASK                                           0x1000000U
-#define CLK_ISP_2X_SW_CLK_PLL2_DATA                                  0
-#define CLK_ISP_2X_SW_CLK_PLL1_DATA                                  1
-#define CLK_ISP_2X_DIV_SHIFT                                         0
-#define CLK_ISP_2X_DIV_MASK                                          0xFU
-#define CLK_ISP_AXI_DIV_SHIFT                                        0
-#define CLK_ISP_AXI_DIV_MASK                                         0x7U
-#define CLK_GCLK0_ENABLE_DATA                                        1
-#define CLK_GCLK0_DISABLE_DATA                                       0
-#define CLK_GCLK0_EN_SHIFT                                           31
-#define CLK_GCLK0_EN_MASK                                            0x80000000U
-#define CLK_GCLK0_DIV_SHIFT                                          0
-#define CLK_GCLK0_DIV_MASK                                           0x3FU
-#define CLK_GCLK1_ENABLE_DATA                                        1
-#define CLK_GCLK1_DISABLE_DATA                                       0
-#define CLK_GCLK1_EN_SHIFT                                           31
-#define CLK_GCLK1_EN_MASK                                            0x80000000U
-#define CLK_GCLK1_DIV_SHIFT                                          0
-#define CLK_GCLK1_DIV_MASK                                           0x3FU
-#define CLK_GCLK2_ENABLE_DATA                                        1
-#define CLK_GCLK2_DISABLE_DATA                                       0
-#define CLK_GCLK2_EN_SHIFT                                           31
-#define CLK_GCLK2_EN_MASK                                            0x80000000U
-#define CLK_GCLK2_DIV_SHIFT                                          0
-#define CLK_GCLK2_DIV_MASK                                           0x3FU
-#define CLK_U0_U7MC_SFT7110_CORE_CLK_ENABLE_DATA                     1
-#define CLK_U0_U7MC_SFT7110_CORE_CLK_DISABLE_DATA                    0
-#define CLK_U0_U7MC_SFT7110_CORE_CLK_EN_SHIFT                        31
-#define CLK_U0_U7MC_SFT7110_CORE_CLK_EN_MASK                         0x80000000U
-#define CLK_U0_U7MC_SFT7110_CORE_CLK1_ENABLE_DATA                    1
-#define CLK_U0_U7MC_SFT7110_CORE_CLK1_DISABLE_DATA                   0
-#define CLK_U0_U7MC_SFT7110_CORE_CLK1_EN_SHIFT                       31
-#define CLK_U0_U7MC_SFT7110_CORE_CLK1_EN_MASK                        0x80000000U
-#define CLK_U0_U7MC_SFT7110_CORE_CLK2_ENABLE_DATA                    1
-#define CLK_U0_U7MC_SFT7110_CORE_CLK2_DISABLE_DATA                   0
-#define CLK_U0_U7MC_SFT7110_CORE_CLK2_EN_SHIFT                       31
-#define CLK_U0_U7MC_SFT7110_CORE_CLK2_EN_MASK                        0x80000000U
-#define CLK_U0_U7MC_SFT7110_CORE_CLK3_ENABLE_DATA                    1
-#define CLK_U0_U7MC_SFT7110_CORE_CLK3_DISABLE_DATA                   0
-#define CLK_U0_U7MC_SFT7110_CORE_CLK3_EN_SHIFT                       31
-#define CLK_U0_U7MC_SFT7110_CORE_CLK3_EN_MASK                        0x80000000U
-#define CLK_U0_U7MC_SFT7110_CORE_CLK4_ENABLE_DATA                    1
-#define CLK_U0_U7MC_SFT7110_CORE_CLK4_DISABLE_DATA                   0
-#define CLK_U0_U7MC_SFT7110_CORE_CLK4_EN_SHIFT                       31
-#define CLK_U0_U7MC_SFT7110_CORE_CLK4_EN_MASK                        0x80000000U
-#define CLK_U0_U7MC_SFT7110_DEBUG_CLK_ENABLE_DATA                    1
-#define CLK_U0_U7MC_SFT7110_DEBUG_CLK_DISABLE_DATA                   0
-#define CLK_U0_U7MC_SFT7110_DEBUG_CLK_EN_SHIFT                       31
-#define CLK_U0_U7MC_SFT7110_DEBUG_CLK_EN_MASK                        0x80000000U
-#define CLK_U0_U7MC_SFT7110_RTC_TOGGLE_DIV_SHIFT                     0
-#define CLK_U0_U7MC_SFT7110_RTC_TOGGLE_DIV_MASK                      0x7U
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK0_ENABLE_DATA                   1
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK0_DISABLE_DATA                  0
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK0_EN_SHIFT                      31
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK0_EN_MASK                       0x80000000U
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK1_ENABLE_DATA                   1
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK1_DISABLE_DATA                  0
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK1_EN_SHIFT                      31
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK1_EN_MASK                       0x80000000U
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK2_ENABLE_DATA                   1
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK2_DISABLE_DATA                  0
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK2_EN_SHIFT                      31
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK2_EN_MASK                       0x80000000U
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK3_ENABLE_DATA                   1
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK3_DISABLE_DATA                  0
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK3_EN_SHIFT                      31
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK3_EN_MASK                       0x80000000U
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK4_ENABLE_DATA                   1
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK4_DISABLE_DATA                  0
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK4_EN_SHIFT                      31
-#define CLK_U0_U7MC_SFT7110_TRACE_CLK4_EN_MASK                       0x80000000U
-#define CLK_U0_U7MC_SFT7110_TRACE_COM_CLK_ENABLE_DATA                1
-#define CLK_U0_U7MC_SFT7110_TRACE_COM_CLK_DISABLE_DATA               0
-#define CLK_U0_U7MC_SFT7110_TRACE_COM_CLK_EN_SHIFT                   31
-#define CLK_U0_U7MC_SFT7110_TRACE_COM_CLK_EN_MASK                    0x80000000U
-#define CLK_U0_SFT7110_NOC_BUS_CLK_CPU_AXI_ENABLE_DATA               1
-#define CLK_U0_SFT7110_NOC_BUS_CLK_CPU_AXI_DISABLE_DATA              0
-#define CLK_U0_SFT7110_NOC_BUS_CLK_CPU_AXI_EN_SHIFT                  31
-#define CLK_U0_SFT7110_NOC_BUS_CLK_CPU_AXI_EN_MASK                   0x80000000U
-#define CLK_U0_SFT7110_NOC_BUS_CLK_AXICFG0_AXI_ENABLE_DATA           1
-#define CLK_U0_SFT7110_NOC_BUS_CLK_AXICFG0_AXI_DISABLE_DATA          0
-#define CLK_U0_SFT7110_NOC_BUS_CLK_AXICFG0_AXI_EN_SHIFT              31
-#define CLK_U0_SFT7110_NOC_BUS_CLK_AXICFG0_AXI_EN_MASK               0x80000000U
-#define CLK_OSC_DIV2_DIV_SHIFT                                       0
-#define CLK_OSC_DIV2_DIV_MASK                                        0x3U
-#define CLK_PLL1_DIV4_DIV_SHIFT                                      0
-#define CLK_PLL1_DIV4_DIV_MASK                                       0x3U
-#define CLK_PLL1_DIV8_DIV_SHIFT                                      0
-#define CLK_PLL1_DIV8_DIV_MASK                                       0x3U
-#define CLK_DDR_BUS_SW_SHIFT                                         24
-#define CLK_DDR_BUS_SW_MASK                                          0x3000000U
-#define CLK_DDR_BUS_SW_CLK_OSC_DIV2_DATA                             0
-#define CLK_DDR_BUS_SW_CLK_PLL1_DIV2_DATA                            1
-#define CLK_DDR_BUS_SW_CLK_PLL1_DIV4_DATA                            2
-#define CLK_DDR_BUS_SW_CLK_PLL1_DIV8_DATA                            3
-#define CLK_U0_DDR_SFT7110_CLK_AXI_ENABLE_DATA                       1
-#define CLK_U0_DDR_SFT7110_CLK_AXI_DISABLE_DATA                      0
-#define CLK_U0_DDR_SFT7110_CLK_AXI_EN_SHIFT                          31
-#define CLK_U0_DDR_SFT7110_CLK_AXI_EN_MASK                           0x80000000U
-#define CLK_GPU_CORE_DIV_SHIFT                                       0
-#define CLK_GPU_CORE_DIV_MASK                                        0x7U
-#define CLK_U0_IMG_GPU_CORE_CLK_ENABLE_DATA                          1
-#define CLK_U0_IMG_GPU_CORE_CLK_DISABLE_DATA                         0
-#define CLK_U0_IMG_GPU_CORE_CLK_EN_SHIFT                             31
-#define CLK_U0_IMG_GPU_CORE_CLK_EN_MASK                              0x80000000U
-#define CLK_U0_IMG_GPU_SYS_CLK_ENABLE_DATA                           1
-#define CLK_U0_IMG_GPU_SYS_CLK_DISABLE_DATA                          0
-#define CLK_U0_IMG_GPU_SYS_CLK_EN_SHIFT                              31
-#define CLK_U0_IMG_GPU_SYS_CLK_EN_MASK                               0x80000000U
-#define CLK_U0_IMG_GPU_CLK_APB_ENABLE_DATA                           1
-#define CLK_U0_IMG_GPU_CLK_APB_DISABLE_DATA                          0
-#define CLK_U0_IMG_GPU_CLK_APB_EN_SHIFT                              31
-#define CLK_U0_IMG_GPU_CLK_APB_EN_MASK                               0x80000000U
-#define CLK_U0_IMG_GPU_RTC_TOGGLE_ENABLE_DATA                        1
-#define CLK_U0_IMG_GPU_RTC_TOGGLE_DISABLE_DATA                       0
-#define CLK_U0_IMG_GPU_RTC_TOGGLE_EN_SHIFT                           31
-#define CLK_U0_IMG_GPU_RTC_TOGGLE_EN_MASK                            0x80000000U
-#define CLK_U0_IMG_GPU_RTC_TOGGLE_DIV_SHIFT                          0
-#define CLK_U0_IMG_GPU_RTC_TOGGLE_DIV_MASK                           0xFU
-#define CLK_U0_SFT7110_NOC_BUS_CLK_GPU_AXI_ENABLE_DATA               1
-#define CLK_U0_SFT7110_NOC_BUS_CLK_GPU_AXI_DISABLE_DATA              0
-#define CLK_U0_SFT7110_NOC_BUS_CLK_GPU_AXI_EN_SHIFT                  31
-#define CLK_U0_SFT7110_NOC_BUS_CLK_GPU_AXI_EN_MASK                   0x80000000U
-#define CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISPCORE_2X_ENABLE_DATA 1
-#define CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISPCORE_2X_DISABLE_DATA 0
-#define CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISPCORE_2X_EN_SHIFT   31
-#define CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISPCORE_2X_EN_MASK    0x80000000U
-#define CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISP_AXI_ENABLE_DATA   1
-#define CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISP_AXI_DISABLE_DATA  0
-#define CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISP_AXI_EN_SHIFT      31
-#define CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISP_AXI_EN_MASK       0x80000000U
-#define CLK_U0_SFT7110_NOC_BUS_CLK_ISP_AXI_ENABLE_DATA               1
-#define CLK_U0_SFT7110_NOC_BUS_CLK_ISP_AXI_DISABLE_DATA              0
-#define CLK_U0_SFT7110_NOC_BUS_CLK_ISP_AXI_EN_SHIFT                  31
-#define CLK_U0_SFT7110_NOC_BUS_CLK_ISP_AXI_EN_MASK                   0x80000000U
-#define CLK_HIFI4_CORE_DIV_SHIFT                                     0
-#define CLK_HIFI4_CORE_DIV_MASK                                      0xFU
-#define CLK_HIFI4_AXI_DIV_SHIFT                                      0
-#define CLK_HIFI4_AXI_DIV_MASK                                       0x3U
-#define CLK_U0_AXI_CFG1_DEC_CLK_MAIN_ENABLE_DATA                     1
-#define CLK_U0_AXI_CFG1_DEC_CLK_MAIN_DISABLE_DATA                    0
-#define CLK_U0_AXI_CFG1_DEC_CLK_MAIN_EN_SHIFT                        31
-#define CLK_U0_AXI_CFG1_DEC_CLK_MAIN_EN_MASK                         0x80000000U
-#define CLK_U0_AXI_CFG1_DEC_CLK_AHB_ENABLE_DATA                      1
-#define CLK_U0_AXI_CFG1_DEC_CLK_AHB_DISABLE_DATA                     0
-#define CLK_U0_AXI_CFG1_DEC_CLK_AHB_EN_SHIFT                         31
-#define CLK_U0_AXI_CFG1_DEC_CLK_AHB_EN_MASK                          0x80000000U
-#define CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_SRC_ENABLE_DATA 1
-#define CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_SRC_DISABLE_DATA 0
-#define CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_SRC_EN_SHIFT   31
-#define CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_SRC_EN_MASK    0x80000000U
-#define CLK_VOUT_AXI_DIV_SHIFT                                       0
-#define CLK_VOUT_AXI_DIV_MASK                                        0x7U
-#define CLK_U0_SFT7110_NOC_BUS_CLK_DISP_AXI_ENABLE_DATA              1
-#define CLK_U0_SFT7110_NOC_BUS_CLK_DISP_AXI_DISABLE_DATA             0
-#define CLK_U0_SFT7110_NOC_BUS_CLK_DISP_AXI_EN_SHIFT                 31
-#define CLK_U0_SFT7110_NOC_BUS_CLK_DISP_AXI_EN_MASK                  0x80000000U
-#define CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AHB_ENABLE_DATA 1
-#define CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AHB_DISABLE_DATA 0
-#define CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AHB_EN_SHIFT   31
-#define CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AHB_EN_MASK    0x80000000U
-#define CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AXI_ENABLE_DATA 1
-#define CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AXI_DISABLE_DATA 0
-#define CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AXI_EN_SHIFT   31
-#define CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AXI_EN_MASK    0x80000000U
-#define CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_HDMITX0_MCLK_ENABLE_DATA 1
-#define CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_HDMITX0_MCLK_DISABLE_DATA 0
-#define CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_HDMITX0_MCLK_EN_SHIFT 31
-#define CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_HDMITX0_MCLK_EN_MASK 0x80000000U
-#define CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_MIPIPHY_REF_DIV_SHIFT 0
-#define CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_MIPIPHY_REF_DIV_MASK 0x3U
-#define CLK_JPEGC_AXI_DIV_SHIFT                                      0
-#define CLK_JPEGC_AXI_DIV_MASK                                       0x1FU
-#define CLK_U0_CODAJ12_CLK_AXI_ENABLE_DATA                           1
-#define CLK_U0_CODAJ12_CLK_AXI_DISABLE_DATA                          0
-#define CLK_U0_CODAJ12_CLK_AXI_EN_SHIFT                              31
-#define CLK_U0_CODAJ12_CLK_AXI_EN_MASK                               0x80000000U
-#define CLK_U0_CODAJ12_CLK_CORE_ENABLE_DATA                          1
-#define CLK_U0_CODAJ12_CLK_CORE_DISABLE_DATA                         0
-#define CLK_U0_CODAJ12_CLK_CORE_EN_SHIFT                             31
-#define CLK_U0_CODAJ12_CLK_CORE_EN_MASK                              0x80000000U
-#define CLK_U0_CODAJ12_CLK_CORE_DIV_SHIFT                            0
-#define CLK_U0_CODAJ12_CLK_CORE_DIV_MASK                             0x1FU
-#define CLK_U0_CODAJ12_CLK_APB_ENABLE_DATA                           1
-#define CLK_U0_CODAJ12_CLK_APB_DISABLE_DATA                          0
-#define CLK_U0_CODAJ12_CLK_APB_EN_SHIFT                              31
-#define CLK_U0_CODAJ12_CLK_APB_EN_MASK                               0x80000000U
-#define CLK_VDEC_AXI_DIV_SHIFT                                       0
-#define CLK_VDEC_AXI_DIV_MASK                                        0x7U
-#define CLK_U0_WAVE511_CLK_AXI_ENABLE_DATA                           1
-#define CLK_U0_WAVE511_CLK_AXI_DISABLE_DATA                          0
-#define CLK_U0_WAVE511_CLK_AXI_EN_SHIFT                              31
-#define CLK_U0_WAVE511_CLK_AXI_EN_MASK                               0x80000000U
-#define CLK_U0_WAVE511_CLK_BPU_ENABLE_DATA                           1
-#define CLK_U0_WAVE511_CLK_BPU_DISABLE_DATA                          0
-#define CLK_U0_WAVE511_CLK_BPU_EN_SHIFT                              31
-#define CLK_U0_WAVE511_CLK_BPU_EN_MASK                               0x80000000U
-#define CLK_U0_WAVE511_CLK_BPU_DIV_SHIFT                             0
-#define CLK_U0_WAVE511_CLK_BPU_DIV_MASK                              0x7U
-#define CLK_U0_WAVE511_CLK_VCE_ENABLE_DATA                           1
-#define CLK_U0_WAVE511_CLK_VCE_DISABLE_DATA                          0
-#define CLK_U0_WAVE511_CLK_VCE_EN_SHIFT                              31
-#define CLK_U0_WAVE511_CLK_VCE_EN_MASK                               0x80000000U
-#define CLK_U0_WAVE511_CLK_VCE_DIV_SHIFT                             0
-#define CLK_U0_WAVE511_CLK_VCE_DIV_MASK                              0x7U
-#define CLK_U0_WAVE511_CLK_APB_ENABLE_DATA                           1
-#define CLK_U0_WAVE511_CLK_APB_DISABLE_DATA                          0
-#define CLK_U0_WAVE511_CLK_APB_EN_SHIFT                              31
-#define CLK_U0_WAVE511_CLK_APB_EN_MASK                               0x80000000U
-#define CLK_U0_VDEC_JPG_ARB_JPGCLK_ENABLE_DATA                       1
-#define CLK_U0_VDEC_JPG_ARB_JPGCLK_DISABLE_DATA                      0
-#define CLK_U0_VDEC_JPG_ARB_JPGCLK_EN_SHIFT                          31
-#define CLK_U0_VDEC_JPG_ARB_JPGCLK_EN_MASK                           0x80000000U
-#define CLK_U0_VDEC_JPG_ARB_MAINCLK_ENABLE_DATA                      1
-#define CLK_U0_VDEC_JPG_ARB_MAINCLK_DISABLE_DATA                     0
-#define CLK_U0_VDEC_JPG_ARB_MAINCLK_EN_SHIFT                         31
-#define CLK_U0_VDEC_JPG_ARB_MAINCLK_EN_MASK                          0x80000000U
-#define CLK_U0_SFT7110_NOC_BUS_CLK_VDEC_AXI_ENABLE_DATA              1
-#define CLK_U0_SFT7110_NOC_BUS_CLK_VDEC_AXI_DISABLE_DATA             0
-#define CLK_U0_SFT7110_NOC_BUS_CLK_VDEC_AXI_EN_SHIFT                 31
-#define CLK_U0_SFT7110_NOC_BUS_CLK_VDEC_AXI_EN_MASK                  0x80000000U
-#define CLK_VENC_AXI_DIV_SHIFT                                       0
-#define CLK_VENC_AXI_DIV_MASK                                        0xFU
-#define CLK_U0_WAVE420L_CLK_AXI_ENABLE_DATA                          1
-#define CLK_U0_WAVE420L_CLK_AXI_DISABLE_DATA                         0
-#define CLK_U0_WAVE420L_CLK_AXI_EN_SHIFT                             31
-#define CLK_U0_WAVE420L_CLK_AXI_EN_MASK                              0x80000000U
-#define CLK_U0_WAVE420L_CLK_BPU_ENABLE_DATA                          1
-#define CLK_U0_WAVE420L_CLK_BPU_DISABLE_DATA                         0
-#define CLK_U0_WAVE420L_CLK_BPU_EN_SHIFT                             31
-#define CLK_U0_WAVE420L_CLK_BPU_EN_MASK                              0x80000000U
-#define CLK_U0_WAVE420L_CLK_BPU_DIV_SHIFT                            0
-#define CLK_U0_WAVE420L_CLK_BPU_DIV_MASK                             0xFU
-#define CLK_U0_WAVE420L_CLK_VCE_ENABLE_DATA                          1
-#define CLK_U0_WAVE420L_CLK_VCE_DISABLE_DATA                         0
-#define CLK_U0_WAVE420L_CLK_VCE_EN_SHIFT                             31
-#define CLK_U0_WAVE420L_CLK_VCE_EN_MASK                              0x80000000U
-#define CLK_U0_WAVE420L_CLK_VCE_DIV_SHIFT                            0
-#define CLK_U0_WAVE420L_CLK_VCE_DIV_MASK                             0xFU
-#define CLK_U0_WAVE420L_CLK_APB_ENABLE_DATA                          1
-#define CLK_U0_WAVE420L_CLK_APB_DISABLE_DATA                         0
-#define CLK_U0_WAVE420L_CLK_APB_EN_SHIFT                             31
-#define CLK_U0_WAVE420L_CLK_APB_EN_MASK                              0x80000000U
-#define CLK_U0_SFT7110_NOC_BUS_CLK_VENC_AXI_ENABLE_DATA              1
-#define CLK_U0_SFT7110_NOC_BUS_CLK_VENC_AXI_DISABLE_DATA             0
-#define CLK_U0_SFT7110_NOC_BUS_CLK_VENC_AXI_EN_SHIFT                 31
-#define CLK_U0_SFT7110_NOC_BUS_CLK_VENC_AXI_EN_MASK                  0x80000000U
-#define CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DIV_ENABLE_DATA                 1
-#define CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DIV_DISABLE_DATA                0
-#define CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DIV_EN_SHIFT                    31
-#define CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DIV_EN_MASK                     0x80000000U
-#define CLK_U0_AXI_CFG0_DEC_CLK_MAIN_ENABLE_DATA                     1
-#define CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DISABLE_DATA                    0
-#define CLK_U0_AXI_CFG0_DEC_CLK_MAIN_EN_SHIFT                        31
-#define CLK_U0_AXI_CFG0_DEC_CLK_MAIN_EN_MASK                         0x80000000U
-#define CLK_U0_AXI_CFG0_DEC_CLK_HIFI4_ENABLE_DATA                    1
-#define CLK_U0_AXI_CFG0_DEC_CLK_HIFI4_DISABLE_DATA                   0
-#define CLK_U0_AXI_CFG0_DEC_CLK_HIFI4_EN_SHIFT                       31
-#define CLK_U0_AXI_CFG0_DEC_CLK_HIFI4_EN_MASK                        0x80000000U
-#define CLK_U2_AXIMEM_128B_CLK_AXI_ENABLE_DATA                       1
-#define CLK_U2_AXIMEM_128B_CLK_AXI_DISABLE_DATA                      0
-#define CLK_U2_AXIMEM_128B_CLK_AXI_EN_SHIFT                          31
-#define CLK_U2_AXIMEM_128B_CLK_AXI_EN_MASK                           0x80000000U
-#define CLK_U0_CDNS_QSPI_CLK_AHB_ENABLE_DATA                         1
-#define CLK_U0_CDNS_QSPI_CLK_AHB_DISABLE_DATA                        0
-#define CLK_U0_CDNS_QSPI_CLK_AHB_EN_SHIFT                            31
-#define CLK_U0_CDNS_QSPI_CLK_AHB_EN_MASK                             0x80000000U
-#define CLK_U0_CDNS_QSPI_CLK_APB_ENABLE_DATA                         1
-#define CLK_U0_CDNS_QSPI_CLK_APB_DISABLE_DATA                        0
-#define CLK_U0_CDNS_QSPI_CLK_APB_EN_SHIFT                            31
-#define CLK_U0_CDNS_QSPI_CLK_APB_EN_MASK                             0x80000000U
-#define CLK_QSPI_REF_SRC_DIV_SHIFT                                   0
-#define CLK_QSPI_REF_SRC_DIV_MASK                                    0x1FU
-#define CLK_U0_CDNS_QSPI_CLK_REF_ENABLE_DATA                         1
-#define CLK_U0_CDNS_QSPI_CLK_REF_DISABLE_DATA                        0
-#define CLK_U0_CDNS_QSPI_CLK_REF_EN_SHIFT                            31
-#define CLK_U0_CDNS_QSPI_CLK_REF_EN_MASK                             0x80000000U
-#define CLK_U0_CDNS_QSPI_CLK_REF_SW_SHIFT                            24
-#define CLK_U0_CDNS_QSPI_CLK_REF_SW_MASK                             0x1000000U
-#define CLK_U0_CDNS_QSPI_CLK_REF_SW_CLK_OSC_DATA                     0
-#define CLK_U0_CDNS_QSPI_CLK_REF_SW_CLK_QSPI_REF_SRC_DATA            1
-#define CLK_U0_DW_SDIO_CLK_AHB_ENABLE_DATA                           1
-#define CLK_U0_DW_SDIO_CLK_AHB_DISABLE_DATA                          0
-#define CLK_U0_DW_SDIO_CLK_AHB_EN_SHIFT                              31
-#define CLK_U0_DW_SDIO_CLK_AHB_EN_MASK                               0x80000000U
-#define CLK_U1_DW_SDIO_CLK_AHB_ENABLE_DATA                           1
-#define CLK_U1_DW_SDIO_CLK_AHB_DISABLE_DATA                          0
-#define CLK_U1_DW_SDIO_CLK_AHB_EN_SHIFT                              31
-#define CLK_U1_DW_SDIO_CLK_AHB_EN_MASK                               0x80000000U
-#define CLK_U0_DW_SDIO_CLK_SDCARD_ENABLE_DATA                        1
-#define CLK_U0_DW_SDIO_CLK_SDCARD_DISABLE_DATA                       0
-#define CLK_U0_DW_SDIO_CLK_SDCARD_EN_SHIFT                           31
-#define CLK_U0_DW_SDIO_CLK_SDCARD_EN_MASK                            0x80000000U
-#define CLK_U0_DW_SDIO_CLK_SDCARD_DIV_SHIFT                          0
-#define CLK_U0_DW_SDIO_CLK_SDCARD_DIV_MASK                           0xFU
-#define CLK_U1_DW_SDIO_CLK_SDCARD_ENABLE_DATA                        1
-#define CLK_U1_DW_SDIO_CLK_SDCARD_DISABLE_DATA                       0
-#define CLK_U1_DW_SDIO_CLK_SDCARD_EN_SHIFT                           31
-#define CLK_U1_DW_SDIO_CLK_SDCARD_EN_MASK                            0x80000000U
-#define CLK_U1_DW_SDIO_CLK_SDCARD_DIV_SHIFT                          0
-#define CLK_U1_DW_SDIO_CLK_SDCARD_DIV_MASK                           0xFU
-#define CLK_USB_125M_DIV_SHIFT                                       0
-#define CLK_USB_125M_DIV_MASK                                        0xFU
-#define CLK_U0_SFT7110_NOC_BUS_CLK_STG_AXI_ENABLE_DATA               1
-#define CLK_U0_SFT7110_NOC_BUS_CLK_STG_AXI_DISABLE_DATA              0
-#define CLK_U0_SFT7110_NOC_BUS_CLK_STG_AXI_EN_SHIFT                  31
-#define CLK_U0_SFT7110_NOC_BUS_CLK_STG_AXI_EN_MASK                   0x80000000U
-#define CLK_U1_DW_GMAC5_AXI64_CLK_AHB_ENABLE_DATA                    1
-#define CLK_U1_DW_GMAC5_AXI64_CLK_AHB_DISABLE_DATA                   0
-#define CLK_U1_DW_GMAC5_AXI64_CLK_AHB_EN_SHIFT                       31
-#define CLK_U1_DW_GMAC5_AXI64_CLK_AHB_EN_MASK                        0x80000000U
-#define CLK_U1_DW_GMAC5_AXI64_CLK_AXI_ENABLE_DATA                    1
-#define CLK_U1_DW_GMAC5_AXI64_CLK_AXI_DISABLE_DATA                   0
-#define CLK_U1_DW_GMAC5_AXI64_CLK_AXI_EN_SHIFT                       31
-#define CLK_U1_DW_GMAC5_AXI64_CLK_AXI_EN_MASK                        0x80000000U
-#define CLK_GMAC_SRC_DIV_SHIFT                                       0
-#define CLK_GMAC_SRC_DIV_MASK                                        0x7U
-#define CLK_GMAC1_GTXCLK_DIV_SHIFT                                   0
-#define CLK_GMAC1_GTXCLK_DIV_MASK                                    0xFU
-#define CLK_GMAC1_RMII_RTX_DIV_SHIFT                                 0
-#define CLK_GMAC1_RMII_RTX_DIV_MASK                                  0x1FU
-#define CLK_U1_DW_GMAC5_AXI64_CLK_PTP_ENABLE_DATA                    1
-#define CLK_U1_DW_GMAC5_AXI64_CLK_PTP_DISABLE_DATA                   0
-#define CLK_U1_DW_GMAC5_AXI64_CLK_PTP_EN_SHIFT                       31
-#define CLK_U1_DW_GMAC5_AXI64_CLK_PTP_EN_MASK                        0x80000000U
-#define CLK_U1_DW_GMAC5_AXI64_CLK_PTP_DIV_SHIFT                      0
-#define CLK_U1_DW_GMAC5_AXI64_CLK_PTP_DIV_MASK                       0x1FU
-#define CLK_U1_DW_GMAC5_AXI64_CLK_RX_SW_SHIFT                        24
-#define CLK_U1_DW_GMAC5_AXI64_CLK_RX_SW_MASK                         0x1000000U
-#define CLK_U1_DW_GMAC5_AXI64_CLK_RX_SW_CLK_GMAC1_RGMII_RXIN_DATA    0
-#define CLK_U1_DW_GMAC5_AXI64_CLK_RX_SW_CLK_GMAC1_RMII_RTX_DATA      1
-#define CLK_U1_DW_GMAC5_AXI64_CLK_RX_DLY_SHIFT                       0
-#define CLK_U1_DW_GMAC5_AXI64_CLK_RX_DLY_MASK                        0x3FU
-#define CLK_U1_DW_GMAC5_AXI64_CLK_RX_INV_POLARITY_DATA               1
-#define CLK_U1_DW_GMAC5_AXI64_CLK_RX_INV_UN_POLARITY_DATA            0
-#define CLK_U1_DW_GMAC5_AXI64_CLK_RX_INV_POLARITY_SHIFT              30
-#define CLK_U1_DW_GMAC5_AXI64_CLK_RX_INV_POLARITY_MASK               0x40000000U
-#define CLK_U1_DW_GMAC5_AXI64_CLK_TX_ENABLE_DATA                     1
-#define CLK_U1_DW_GMAC5_AXI64_CLK_TX_DISABLE_DATA                    0
-#define CLK_U1_DW_GMAC5_AXI64_CLK_TX_EN_SHIFT                        31
-#define CLK_U1_DW_GMAC5_AXI64_CLK_TX_EN_MASK                         0x80000000U
-#define CLK_U1_DW_GMAC5_AXI64_CLK_TX_SW_SHIFT                        24
-#define CLK_U1_DW_GMAC5_AXI64_CLK_TX_SW_MASK                         0x1000000U
-#define CLK_U1_DW_GMAC5_AXI64_CLK_TX_SW_CLK_GMAC1_GTXCLK_DATA        0
-#define CLK_U1_DW_GMAC5_AXI64_CLK_TX_SW_CLK_GMAC1_RMII_RTX_DATA      1
-#define CLK_U1_DW_GMAC5_AXI64_CLK_TX_INV_POLARITY_DATA               1
-#define CLK_U1_DW_GMAC5_AXI64_CLK_TX_INV_UN_POLARITY_DATA            0
-#define CLK_U1_DW_GMAC5_AXI64_CLK_TX_INV_POLARITY_SHIFT              30
-#define CLK_U1_DW_GMAC5_AXI64_CLK_TX_INV_POLARITY_MASK               0x40000000U
-#define CLK_GMAC1_GTXC_ENABLE_DATA                                   1
-#define CLK_GMAC1_GTXC_DISABLE_DATA                                  0
-#define CLK_GMAC1_GTXC_EN_SHIFT                                      31
-#define CLK_GMAC1_GTXC_EN_MASK                                       0x80000000U
-#define CLK_GMAC1_GTXC_DLY_SHIFT                                     0
-#define CLK_GMAC1_GTXC_DLY_MASK                                      0x3FU
-#define CLK_GMAC0_GTXCLK_ENABLE_DATA                                 1
-#define CLK_GMAC0_GTXCLK_DISABLE_DATA                                0
-#define CLK_GMAC0_GTXCLK_EN_SHIFT                                    31
-#define CLK_GMAC0_GTXCLK_EN_MASK                                     0x80000000U
-#define CLK_GMAC0_GTXCLK_DIV_SHIFT                                   0
-#define CLK_GMAC0_GTXCLK_DIV_MASK                                    0xFU
-#define CLK_GMAC0_PTP_ENABLE_DATA                                    1
-#define CLK_GMAC0_PTP_DISABLE_DATA                                   0
-#define CLK_GMAC0_PTP_EN_SHIFT                                       31
-#define CLK_GMAC0_PTP_EN_MASK                                        0x80000000U
-#define CLK_GMAC0_PTP_DIV_SHIFT                                      0
-#define CLK_GMAC0_PTP_DIV_MASK                                       0x1FU
-#define CLK_GMAC_PHY_ENABLE_DATA                                     1
-#define CLK_GMAC_PHY_DISABLE_DATA                                    0
-#define CLK_GMAC_PHY_EN_SHIFT                                        31
-#define CLK_GMAC_PHY_EN_MASK                                         0x80000000U
-#define CLK_GMAC_PHY_DIV_SHIFT                                       0
-#define CLK_GMAC_PHY_DIV_MASK                                        0x1FU
-#define CLK_GMAC0_GTXC_ENABLE_DATA                                   1
-#define CLK_GMAC0_GTXC_DISABLE_DATA                                  0
-#define CLK_GMAC0_GTXC_EN_SHIFT                                      31
-#define CLK_GMAC0_GTXC_EN_MASK                                       0x80000000U
-#define CLK_GMAC0_GTXC_DLY_SHIFT                                     0
-#define CLK_GMAC0_GTXC_DLY_MASK                                      0x3FU
-#define CLK_U0_SYS_IOMUX_PCLK_ENABLE_DATA                            1
-#define CLK_U0_SYS_IOMUX_PCLK_DISABLE_DATA                           0
-#define CLK_U0_SYS_IOMUX_PCLK_EN_SHIFT                               31
-#define CLK_U0_SYS_IOMUX_PCLK_EN_MASK                                0x80000000U
-#define CLK_U0_MAILBOX_CLK_APB_ENABLE_DATA                           1
-#define CLK_U0_MAILBOX_CLK_APB_DISABLE_DATA                          0
-#define CLK_U0_MAILBOX_CLK_APB_EN_SHIFT                              31
-#define CLK_U0_MAILBOX_CLK_APB_EN_MASK                               0x80000000U
-#define CLK_U0_INT_CTRL_CLK_APB_ENABLE_DATA                          1
-#define CLK_U0_INT_CTRL_CLK_APB_DISABLE_DATA                         0
-#define CLK_U0_INT_CTRL_CLK_APB_EN_SHIFT                             31
-#define CLK_U0_INT_CTRL_CLK_APB_EN_MASK                              0x80000000U
-#define CLK_U0_CAN_CTRL_CLK_APB_ENABLE_DATA                          1
-#define CLK_U0_CAN_CTRL_CLK_APB_DISABLE_DATA                         0
-#define CLK_U0_CAN_CTRL_CLK_APB_EN_SHIFT                             31
-#define CLK_U0_CAN_CTRL_CLK_APB_EN_MASK                              0x80000000U
-#define CLK_U0_CAN_CTRL_CLK_TIMER_ENABLE_DATA                        1
-#define CLK_U0_CAN_CTRL_CLK_TIMER_DISABLE_DATA                       0
-#define CLK_U0_CAN_CTRL_CLK_TIMER_EN_SHIFT                           31
-#define CLK_U0_CAN_CTRL_CLK_TIMER_EN_MASK                            0x80000000U
-#define CLK_U0_CAN_CTRL_CLK_TIMER_DIV_SHIFT                          0
-#define CLK_U0_CAN_CTRL_CLK_TIMER_DIV_MASK                           0x1FU
-#define CLK_U0_CAN_CTRL_CLK_CAN_ENABLE_DATA                          1
-#define CLK_U0_CAN_CTRL_CLK_CAN_DISABLE_DATA                         0
-#define CLK_U0_CAN_CTRL_CLK_CAN_EN_SHIFT                             31
-#define CLK_U0_CAN_CTRL_CLK_CAN_EN_MASK                              0x80000000U
-#define CLK_U0_CAN_CTRL_CLK_CAN_DIV_SHIFT                            0
-#define CLK_U0_CAN_CTRL_CLK_CAN_DIV_MASK                             0x3FU
-#define CLK_U1_CAN_CTRL_CLK_APB_ENABLE_DATA                          1
-#define CLK_U1_CAN_CTRL_CLK_APB_DISABLE_DATA                         0
-#define CLK_U1_CAN_CTRL_CLK_APB_EN_SHIFT                             31
-#define CLK_U1_CAN_CTRL_CLK_APB_EN_MASK                              0x80000000U
-#define CLK_U1_CAN_CTRL_CLK_TIMER_ENABLE_DATA                        1
-#define CLK_U1_CAN_CTRL_CLK_TIMER_DISABLE_DATA                       0
-#define CLK_U1_CAN_CTRL_CLK_TIMER_EN_SHIFT                           31
-#define CLK_U1_CAN_CTRL_CLK_TIMER_EN_MASK                            0x80000000U
-#define CLK_U1_CAN_CTRL_CLK_TIMER_DIV_SHIFT                          0
-#define CLK_U1_CAN_CTRL_CLK_TIMER_DIV_MASK                           0x1FU
-#define CLK_U1_CAN_CTRL_CLK_CAN_ENABLE_DATA                          1
-#define CLK_U1_CAN_CTRL_CLK_CAN_DISABLE_DATA                         0
-#define CLK_U1_CAN_CTRL_CLK_CAN_EN_SHIFT                             31
-#define CLK_U1_CAN_CTRL_CLK_CAN_EN_MASK                              0x80000000U
-#define CLK_U1_CAN_CTRL_CLK_CAN_DIV_SHIFT                            0
-#define CLK_U1_CAN_CTRL_CLK_CAN_DIV_MASK                             0x3FU
-#define CLK_U0_PWM_8CH_CLK_APB_ENABLE_DATA                           1
-#define CLK_U0_PWM_8CH_CLK_APB_DISABLE_DATA                          0
-#define CLK_U0_PWM_8CH_CLK_APB_EN_SHIFT                              31
-#define CLK_U0_PWM_8CH_CLK_APB_EN_MASK                               0x80000000U
-#define CLK_U0_DSKIT_WDT_CLK_APB_ENABLE_DATA                         1
-#define CLK_U0_DSKIT_WDT_CLK_APB_DISABLE_DATA                        0
-#define CLK_U0_DSKIT_WDT_CLK_APB_EN_SHIFT                            31
-#define CLK_U0_DSKIT_WDT_CLK_APB_EN_MASK                             0x80000000U
-#define CLK_U0_DSKIT_WDT_CLK_WDT_ENABLE_DATA                         1
-#define CLK_U0_DSKIT_WDT_CLK_WDT_DISABLE_DATA                        0
-#define CLK_U0_DSKIT_WDT_CLK_WDT_EN_SHIFT                            31
-#define CLK_U0_DSKIT_WDT_CLK_WDT_EN_MASK                             0x80000000U
-#define CLK_U0_SI5_TIMER_CLK_APB_ENABLE_DATA                         1
-#define CLK_U0_SI5_TIMER_CLK_APB_DISABLE_DATA                        0
-#define CLK_U0_SI5_TIMER_CLK_APB_EN_SHIFT                            31
-#define CLK_U0_SI5_TIMER_CLK_APB_EN_MASK                             0x80000000U
-#define CLK_U0_SI5_TIMER_CLK_TIMER0_ENABLE_DATA                      1
-#define CLK_U0_SI5_TIMER_CLK_TIMER0_DISABLE_DATA                     0
-#define CLK_U0_SI5_TIMER_CLK_TIMER0_EN_SHIFT                         31
-#define CLK_U0_SI5_TIMER_CLK_TIMER0_EN_MASK                          0x80000000U
-#define CLK_U0_SI5_TIMER_CLK_TIMER1_ENABLE_DATA                      1
-#define CLK_U0_SI5_TIMER_CLK_TIMER1_DISABLE_DATA                     0
-#define CLK_U0_SI5_TIMER_CLK_TIMER1_EN_SHIFT                         31
-#define CLK_U0_SI5_TIMER_CLK_TIMER1_EN_MASK                          0x80000000U
-#define CLK_U0_SI5_TIMER_CLK_TIMER2_ENABLE_DATA                      1
-#define CLK_U0_SI5_TIMER_CLK_TIMER2_DISABLE_DATA                     0
-#define CLK_U0_SI5_TIMER_CLK_TIMER2_EN_SHIFT                         31
-#define CLK_U0_SI5_TIMER_CLK_TIMER2_EN_MASK                          0x80000000U
-#define CLK_U0_SI5_TIMER_CLK_TIMER3_ENABLE_DATA                      1
-#define CLK_U0_SI5_TIMER_CLK_TIMER3_DISABLE_DATA                     0
-#define CLK_U0_SI5_TIMER_CLK_TIMER3_EN_SHIFT                         31
-#define CLK_U0_SI5_TIMER_CLK_TIMER3_EN_MASK                          0x80000000U
-#define CLK_U0_TEMP_SENSOR_CLK_APB_ENABLE_DATA                       1
-#define CLK_U0_TEMP_SENSOR_CLK_APB_DISABLE_DATA                      0
-#define CLK_U0_TEMP_SENSOR_CLK_APB_EN_SHIFT                          31
-#define CLK_U0_TEMP_SENSOR_CLK_APB_EN_MASK                           0x80000000U
-#define CLK_U0_TEMP_SENSOR_CLK_TEMP_ENABLE_DATA                      1
-#define CLK_U0_TEMP_SENSOR_CLK_TEMP_DISABLE_DATA                     0
-#define CLK_U0_TEMP_SENSOR_CLK_TEMP_EN_SHIFT                         31
-#define CLK_U0_TEMP_SENSOR_CLK_TEMP_EN_MASK                          0x80000000U
-#define CLK_U0_TEMP_SENSOR_CLK_TEMP_DIV_SHIFT                        0
-#define CLK_U0_TEMP_SENSOR_CLK_TEMP_DIV_MASK                         0x1FU
-#define CLK_U0_SSP_SPI_CLK_APB_ENABLE_DATA                           1
-#define CLK_U0_SSP_SPI_CLK_APB_DISABLE_DATA                          0
-#define CLK_U0_SSP_SPI_CLK_APB_EN_SHIFT                              31
-#define CLK_U0_SSP_SPI_CLK_APB_EN_MASK                               0x80000000U
-#define CLK_U1_SSP_SPI_CLK_APB_ENABLE_DATA                           1
-#define CLK_U1_SSP_SPI_CLK_APB_DISABLE_DATA                          0
-#define CLK_U1_SSP_SPI_CLK_APB_EN_SHIFT                              31
-#define CLK_U1_SSP_SPI_CLK_APB_EN_MASK                               0x80000000U
-#define CLK_U2_SSP_SPI_CLK_APB_ENABLE_DATA                           1
-#define CLK_U2_SSP_SPI_CLK_APB_DISABLE_DATA                          0
-#define CLK_U2_SSP_SPI_CLK_APB_EN_SHIFT                              31
-#define CLK_U2_SSP_SPI_CLK_APB_EN_MASK                               0x80000000U
-#define CLK_U3_SSP_SPI_CLK_APB_ENABLE_DATA                           1
-#define CLK_U3_SSP_SPI_CLK_APB_DISABLE_DATA                          0
-#define CLK_U3_SSP_SPI_CLK_APB_EN_SHIFT                              31
-#define CLK_U3_SSP_SPI_CLK_APB_EN_MASK                               0x80000000U
-#define CLK_U4_SSP_SPI_CLK_APB_ENABLE_DATA                           1
-#define CLK_U4_SSP_SPI_CLK_APB_DISABLE_DATA                          0
-#define CLK_U4_SSP_SPI_CLK_APB_EN_SHIFT                              31
-#define CLK_U4_SSP_SPI_CLK_APB_EN_MASK                               0x80000000U
-#define CLK_U5_SSP_SPI_CLK_APB_ENABLE_DATA                           1
-#define CLK_U5_SSP_SPI_CLK_APB_DISABLE_DATA                          0
-#define CLK_U5_SSP_SPI_CLK_APB_EN_SHIFT                              31
-#define CLK_U5_SSP_SPI_CLK_APB_EN_MASK                               0x80000000U
-#define CLK_U6_SSP_SPI_CLK_APB_ENABLE_DATA                           1
-#define CLK_U6_SSP_SPI_CLK_APB_DISABLE_DATA                          0
-#define CLK_U6_SSP_SPI_CLK_APB_EN_SHIFT                              31
-#define CLK_U6_SSP_SPI_CLK_APB_EN_MASK                               0x80000000U
-#define CLK_U0_DW_I2C_CLK_APB_ENABLE_DATA                            1
-#define CLK_U0_DW_I2C_CLK_APB_DISABLE_DATA                           0
-#define CLK_U0_DW_I2C_CLK_APB_EN_SHIFT                               31
-#define CLK_U0_DW_I2C_CLK_APB_EN_MASK                                0x80000000U
-#define CLK_U1_DW_I2C_CLK_APB_ENABLE_DATA                            1
-#define CLK_U1_DW_I2C_CLK_APB_DISABLE_DATA                           0
-#define CLK_U1_DW_I2C_CLK_APB_EN_SHIFT                               31
-#define CLK_U1_DW_I2C_CLK_APB_EN_MASK                                0x80000000U
-#define CLK_U2_DW_I2C_CLK_APB_ENABLE_DATA                            1
-#define CLK_U2_DW_I2C_CLK_APB_DISABLE_DATA                           0
-#define CLK_U2_DW_I2C_CLK_APB_EN_SHIFT                               31
-#define CLK_U2_DW_I2C_CLK_APB_EN_MASK                                0x80000000U
-#define CLK_U3_DW_I2C_CLK_APB_ENABLE_DATA                            1
-#define CLK_U3_DW_I2C_CLK_APB_DISABLE_DATA                           0
-#define CLK_U3_DW_I2C_CLK_APB_EN_SHIFT                               31
-#define CLK_U3_DW_I2C_CLK_APB_EN_MASK                                0x80000000U
-#define CLK_U4_DW_I2C_CLK_APB_ENABLE_DATA                            1
-#define CLK_U4_DW_I2C_CLK_APB_DISABLE_DATA                           0
-#define CLK_U4_DW_I2C_CLK_APB_EN_SHIFT                               31
-#define CLK_U4_DW_I2C_CLK_APB_EN_MASK                                0x80000000U
-#define CLK_U5_DW_I2C_CLK_APB_ENABLE_DATA                            1
-#define CLK_U5_DW_I2C_CLK_APB_DISABLE_DATA                           0
-#define CLK_U5_DW_I2C_CLK_APB_EN_SHIFT                               31
-#define CLK_U5_DW_I2C_CLK_APB_EN_MASK                                0x80000000U
-#define CLK_U6_DW_I2C_CLK_APB_ENABLE_DATA                            1
-#define CLK_U6_DW_I2C_CLK_APB_DISABLE_DATA                           0
-#define CLK_U6_DW_I2C_CLK_APB_EN_SHIFT                               31
-#define CLK_U6_DW_I2C_CLK_APB_EN_MASK                                0x80000000U
-#define CLK_U0_DW_UART_CLK_APB_ENABLE_DATA                           1
-#define CLK_U0_DW_UART_CLK_APB_DISABLE_DATA                          0
-#define CLK_U0_DW_UART_CLK_APB_EN_SHIFT                              31
-#define CLK_U0_DW_UART_CLK_APB_EN_MASK                               0x80000000U
-#define CLK_U0_DW_UART_CLK_CORE_ENABLE_DATA                          1
-#define CLK_U0_DW_UART_CLK_CORE_DISABLE_DATA                         0
-#define CLK_U0_DW_UART_CLK_CORE_EN_SHIFT                             31
-#define CLK_U0_DW_UART_CLK_CORE_EN_MASK                              0x80000000U
-#define CLK_U1_DW_UART_CLK_APB_ENABLE_DATA                           1
-#define CLK_U1_DW_UART_CLK_APB_DISABLE_DATA                          0
-#define CLK_U1_DW_UART_CLK_APB_EN_SHIFT                              31
-#define CLK_U1_DW_UART_CLK_APB_EN_MASK                               0x80000000U
-#define CLK_U1_DW_UART_CLK_CORE_ENABLE_DATA                          1
-#define CLK_U1_DW_UART_CLK_CORE_DISABLE_DATA                         0
-#define CLK_U1_DW_UART_CLK_CORE_EN_SHIFT                             31
-#define CLK_U1_DW_UART_CLK_CORE_EN_MASK                              0x80000000U
-#define CLK_U2_DW_UART_CLK_APB_ENABLE_DATA                           1
-#define CLK_U2_DW_UART_CLK_APB_DISABLE_DATA                          0
-#define CLK_U2_DW_UART_CLK_APB_EN_SHIFT                              31
-#define CLK_U2_DW_UART_CLK_APB_EN_MASK                               0x80000000U
-#define CLK_U2_DW_UART_CLK_CORE_ENABLE_DATA                          1
-#define CLK_U2_DW_UART_CLK_CORE_DISABLE_DATA                         0
-#define CLK_U2_DW_UART_CLK_CORE_EN_SHIFT                             31
-#define CLK_U2_DW_UART_CLK_CORE_EN_MASK                              0x80000000U
-#define CLK_U3_DW_UART_CLK_APB_ENABLE_DATA                           1
-#define CLK_U3_DW_UART_CLK_APB_DISABLE_DATA                          0
-#define CLK_U3_DW_UART_CLK_APB_EN_SHIFT                              31
-#define CLK_U3_DW_UART_CLK_APB_EN_MASK                               0x80000000U
-#define CLK_U3_DW_UART_CLK_CORE_ENABLE_DATA                          1
-#define CLK_U3_DW_UART_CLK_CORE_DISABLE_DATA                         0
-#define CLK_U3_DW_UART_CLK_CORE_EN_SHIFT                             31
-#define CLK_U3_DW_UART_CLK_CORE_EN_MASK                              0x80000000U
-#define CLK_U3_DW_UART_CLK_CORE_DIV_SHIFT                            0
-#define CLK_U3_DW_UART_CLK_CORE_DIV_MASK                             0x1FFFFU
-#define CLK_U4_DW_UART_CLK_APB_ENABLE_DATA                           1
-#define CLK_U4_DW_UART_CLK_APB_DISABLE_DATA                          0
-#define CLK_U4_DW_UART_CLK_APB_EN_SHIFT                              31
-#define CLK_U4_DW_UART_CLK_APB_EN_MASK                               0x80000000U
-#define CLK_U4_DW_UART_CLK_CORE_ENABLE_DATA                          1
-#define CLK_U4_DW_UART_CLK_CORE_DISABLE_DATA                         0
-#define CLK_U4_DW_UART_CLK_CORE_EN_SHIFT                             31
-#define CLK_U4_DW_UART_CLK_CORE_EN_MASK                              0x80000000U
-#define CLK_U4_DW_UART_CLK_CORE_DIV_SHIFT                            0
-#define CLK_U4_DW_UART_CLK_CORE_DIV_MASK                             0x1FFFFU
-#define CLK_U5_DW_UART_CLK_APB_ENABLE_DATA                           1
-#define CLK_U5_DW_UART_CLK_APB_DISABLE_DATA                          0
-#define CLK_U5_DW_UART_CLK_APB_EN_SHIFT                              31
-#define CLK_U5_DW_UART_CLK_APB_EN_MASK                               0x80000000U
-#define CLK_U5_DW_UART_CLK_CORE_ENABLE_DATA                          1
-#define CLK_U5_DW_UART_CLK_CORE_DISABLE_DATA                         0
-#define CLK_U5_DW_UART_CLK_CORE_EN_SHIFT                             31
-#define CLK_U5_DW_UART_CLK_CORE_EN_MASK                              0x80000000U
-#define CLK_U5_DW_UART_CLK_CORE_DIV_SHIFT                            0
-#define CLK_U5_DW_UART_CLK_CORE_DIV_MASK                             0x1FFFFU
-#define CLK_U0_PWMDAC_CLK_APB_ENABLE_DATA                            1
-#define CLK_U0_PWMDAC_CLK_APB_DISABLE_DATA                           0
-#define CLK_U0_PWMDAC_CLK_APB_EN_SHIFT                               31
-#define CLK_U0_PWMDAC_CLK_APB_EN_MASK                                0x80000000U
-#define CLK_U0_PWMDAC_CLK_CORE_ENABLE_DATA                           1
-#define CLK_U0_PWMDAC_CLK_CORE_DISABLE_DATA                          0
-#define CLK_U0_PWMDAC_CLK_CORE_EN_SHIFT                              31
-#define CLK_U0_PWMDAC_CLK_CORE_EN_MASK                               0x80000000U
-#define CLK_U0_PWMDAC_CLK_CORE_DIV_SHIFT                             0
-#define CLK_U0_PWMDAC_CLK_CORE_DIV_MASK                              0x1FFU
-#define CLK_U0_CDNS_SPDIF_CLK_APB_ENABLE_DATA                        1
-#define CLK_U0_CDNS_SPDIF_CLK_APB_DISABLE_DATA                       0
-#define CLK_U0_CDNS_SPDIF_CLK_APB_EN_SHIFT                           31
-#define CLK_U0_CDNS_SPDIF_CLK_APB_EN_MASK                            0x80000000U
-#define CLK_U0_CDNS_SPDIF_CLK_CORE_ENABLE_DATA                       1
-#define CLK_U0_CDNS_SPDIF_CLK_CORE_DISABLE_DATA                      0
-#define CLK_U0_CDNS_SPDIF_CLK_CORE_EN_SHIFT                          31
-#define CLK_U0_CDNS_SPDIF_CLK_CORE_EN_MASK                           0x80000000U
-#define CLK_U0_I2STX_4CH_CLK_APB_ENABLE_DATA                         1
-#define CLK_U0_I2STX_4CH_CLK_APB_DISABLE_DATA                        0
-#define CLK_U0_I2STX_4CH_CLK_APB_EN_SHIFT                            31
-#define CLK_U0_I2STX_4CH_CLK_APB_EN_MASK                             0x80000000U
-#define CLK_I2STX_4CH0_BCLK_MST_ENABLE_DATA                          1
-#define CLK_I2STX_4CH0_BCLK_MST_DISABLE_DATA                         0
-#define CLK_I2STX_4CH0_BCLK_MST_EN_SHIFT                             31
-#define CLK_I2STX_4CH0_BCLK_MST_EN_MASK                              0x80000000U
-#define CLK_I2STX_4CH0_BCLK_MST_DIV_SHIFT                            0
-#define CLK_I2STX_4CH0_BCLK_MST_DIV_MASK                             0x3FU
-#define CLK_I2STX_4CH0_BCLK_MST_INV_POLARITY_DATA                    1
-#define CLK_I2STX_4CH0_BCLK_MST_INV_UN_POLARITY_DATA                 0
-#define CLK_I2STX_4CH0_BCLK_MST_INV_POLARITY_SHIFT                   30
-#define CLK_I2STX_4CH0_BCLK_MST_INV_POLARITY_MASK                    0x40000000U
-#define CLK_I2STX_4CH0_LRCK_MST_SW_SHIFT                             24
-#define CLK_I2STX_4CH0_LRCK_MST_SW_MASK                              0x1000000U
-#define CLK_I2STX_4CH0_LRCK_MST_SW_CLK_I2STX_4CH0_BCLK_MST_INV_DATA  0
-#define CLK_I2STX_4CH0_LRCK_MST_SW_CLK_I2STX_4CH0_BCLK_MST_DATA      1
-#define CLK_I2STX_4CH0_LRCK_MST_DIV_SHIFT                            0
-#define CLK_I2STX_4CH0_LRCK_MST_DIV_MASK                             0x7FU
-#define CLK_U0_I2STX_4CH_BCLK_SW_SHIFT                               24
-#define CLK_U0_I2STX_4CH_BCLK_SW_MASK                                0x1000000U
-#define CLK_U0_I2STX_4CH_BCLK_SW_CLK_I2STX_4CH0_BCLK_MST_DATA        0
-#define CLK_U0_I2STX_4CH_BCLK_SW_CLK_I2STX_BCLK_EXT_DATA             1
-#define CLK_U0_I2STX_4CH_BCLK_N_POLARITY_DATA                        1
-#define CLK_U0_I2STX_4CH_BCLK_N_UN_POLARITY_DATA                     0
-#define CLK_U0_I2STX_4CH_BCLK_N_POLARITY_SHIFT                       30
-#define CLK_U0_I2STX_4CH_BCLK_N_POLARITY_MASK                        0x40000000U
-#define CLK_U0_I2STX_4CH_LRCK_SW_SHIFT                               24
-#define CLK_U0_I2STX_4CH_LRCK_SW_MASK                                0x1000000U
-#define CLK_U0_I2STX_4CH_LRCK_SW_CLK_I2STX_4CH0_LRCK_MST_DATA        0
-#define CLK_U0_I2STX_4CH_LRCK_SW_CLK_I2STX_LRCK_EXT_DATA             1
-#define CLK_U1_I2STX_4CH_CLK_APB_ENABLE_DATA                         1
-#define CLK_U1_I2STX_4CH_CLK_APB_DISABLE_DATA                        0
-#define CLK_U1_I2STX_4CH_CLK_APB_EN_SHIFT                            31
-#define CLK_U1_I2STX_4CH_CLK_APB_EN_MASK                             0x80000000U
-#define CLK_I2STX_4CH1_BCLK_MST_ENABLE_DATA                          1
-#define CLK_I2STX_4CH1_BCLK_MST_DISABLE_DATA                         0
-#define CLK_I2STX_4CH1_BCLK_MST_EN_SHIFT                             31
-#define CLK_I2STX_4CH1_BCLK_MST_EN_MASK                              0x80000000U
-#define CLK_I2STX_4CH1_BCLK_MST_DIV_SHIFT                            0
-#define CLK_I2STX_4CH1_BCLK_MST_DIV_MASK                             0x3FU
-#define CLK_I2STX_4CH1_BCLK_MST_INV_POLARITY_DATA                    1
-#define CLK_I2STX_4CH1_BCLK_MST_INV_UN_POLARITY_DATA                 0
-#define CLK_I2STX_4CH1_BCLK_MST_INV_POLARITY_SHIFT                   30
-#define CLK_I2STX_4CH1_BCLK_MST_INV_POLARITY_MASK                    0x40000000U
-#define CLK_I2STX_4CH1_LRCK_MST_SW_SHIFT                             24
-#define CLK_I2STX_4CH1_LRCK_MST_SW_MASK                              0x1000000U
-#define CLK_I2STX_4CH1_LRCK_MST_SW_CLK_I2STX_4CH1_BCLK_MST_INV_DATA  0
-#define CLK_I2STX_4CH1_LRCK_MST_SW_CLK_I2STX_4CH1_BCLK_MST_DATA      1
-#define CLK_I2STX_4CH1_LRCK_MST_DIV_SHIFT                            0
-#define CLK_I2STX_4CH1_LRCK_MST_DIV_MASK                             0x7FU
-#define CLK_U1_I2STX_4CH_BCLK_SW_SHIFT                               24
-#define CLK_U1_I2STX_4CH_BCLK_SW_MASK                                0x1000000U
-#define CLK_U1_I2STX_4CH_BCLK_SW_CLK_I2STX_4CH1_BCLK_MST_DATA        0
-#define CLK_U1_I2STX_4CH_BCLK_SW_CLK_I2STX_BCLK_EXT_DATA             1
-#define CLK_U1_I2STX_4CH_BCLK_N_POLARITY_DATA                        1
-#define CLK_U1_I2STX_4CH_BCLK_N_UN_POLARITY_DATA                     0
-#define CLK_U1_I2STX_4CH_BCLK_N_POLARITY_SHIFT                       30
-#define CLK_U1_I2STX_4CH_BCLK_N_POLARITY_MASK                        0x40000000U
-#define CLK_U1_I2STX_4CH_LRCK_SW_SHIFT                               24
-#define CLK_U1_I2STX_4CH_LRCK_SW_MASK                                0x1000000U
-#define CLK_U1_I2STX_4CH_LRCK_SW_CLK_I2STX_4CH1_LRCK_MST_DATA        0
-#define CLK_U1_I2STX_4CH_LRCK_SW_CLK_I2STX_LRCK_EXT_DATA             1
-#define CLK_U0_I2SRX_3CH_CLK_APB_ENABLE_DATA                         1
-#define CLK_U0_I2SRX_3CH_CLK_APB_DISABLE_DATA                        0
-#define CLK_U0_I2SRX_3CH_CLK_APB_EN_SHIFT                            31
-#define CLK_U0_I2SRX_3CH_CLK_APB_EN_MASK                             0x80000000U
-#define CLK_I2SRX_3CH_BCLK_MST_ENABLE_DATA                           1
-#define CLK_I2SRX_3CH_BCLK_MST_DISABLE_DATA                          0
-#define CLK_I2SRX_3CH_BCLK_MST_EN_SHIFT                              31
-#define CLK_I2SRX_3CH_BCLK_MST_EN_MASK                               0x80000000U
-#define CLK_I2SRX_3CH_BCLK_MST_DIV_SHIFT                             0
-#define CLK_I2SRX_3CH_BCLK_MST_DIV_MASK                              0x3FU
-#define CLK_I2SRX_3CH_BCLK_MST_INV_POLARITY_DATA                     1
-#define CLK_I2SRX_3CH_BCLK_MST_INV_UN_POLARITY_DATA                  0
-#define CLK_I2SRX_3CH_BCLK_MST_INV_POLARITY_SHIFT                    30
-#define CLK_I2SRX_3CH_BCLK_MST_INV_POLARITY_MASK                     0x40000000U
-#define CLK_I2SRX_3CH_LRCK_MST_SW_SHIFT                              24
-#define CLK_I2SRX_3CH_LRCK_MST_SW_MASK                               0x1000000U
-#define CLK_I2SRX_3CH_LRCK_MST_SW_CLK_I2SRX_3CH_BCLK_MST_INV_DATA    0
-#define CLK_I2SRX_3CH_LRCK_MST_SW_CLK_I2SRX_3CH_BCLK_MST_DATA        1
-#define CLK_I2SRX_3CH_LRCK_MST_DIV_SHIFT                             0
-#define CLK_I2SRX_3CH_LRCK_MST_DIV_MASK                              0x7FU
-#define CLK_U0_I2SRX_3CH_BCLK_SW_SHIFT                               24
-#define CLK_U0_I2SRX_3CH_BCLK_SW_MASK                                0x1000000U
-#define CLK_U0_I2SRX_3CH_BCLK_SW_CLK_I2SRX_3CH_BCLK_MST_DATA         0
-#define CLK_U0_I2SRX_3CH_BCLK_SW_CLK_I2SRX_BCLK_EXT_DATA             1
-#define CLK_U0_I2SRX_3CH_BCLK_N_POLARITY_DATA                        1
-#define CLK_U0_I2SRX_3CH_BCLK_N_UN_POLARITY_DATA                     0
-#define CLK_U0_I2SRX_3CH_BCLK_N_POLARITY_SHIFT                       30
-#define CLK_U0_I2SRX_3CH_BCLK_N_POLARITY_MASK                        0x40000000U
-#define CLK_U0_I2SRX_3CH_LRCK_SW_SHIFT                               24
-#define CLK_U0_I2SRX_3CH_LRCK_SW_MASK                                0x1000000U
-#define CLK_U0_I2SRX_3CH_LRCK_SW_CLK_I2SRX_3CH_LRCK_MST_DATA         0
-#define CLK_U0_I2SRX_3CH_LRCK_SW_CLK_I2SRX_LRCK_EXT_DATA             1
-#define CLK_U0_PDM_4MIC_CLK_DMIC_ENABLE_DATA                         1
-#define CLK_U0_PDM_4MIC_CLK_DMIC_DISABLE_DATA                        0
-#define CLK_U0_PDM_4MIC_CLK_DMIC_EN_SHIFT                            31
-#define CLK_U0_PDM_4MIC_CLK_DMIC_EN_MASK                             0x80000000U
-#define CLK_U0_PDM_4MIC_CLK_DMIC_DIV_SHIFT                           0
-#define CLK_U0_PDM_4MIC_CLK_DMIC_DIV_MASK                            0x7FU
-#define CLK_U0_PDM_4MIC_CLK_APB_ENABLE_DATA                          1
-#define CLK_U0_PDM_4MIC_CLK_APB_DISABLE_DATA                         0
-#define CLK_U0_PDM_4MIC_CLK_APB_EN_SHIFT                             31
-#define CLK_U0_PDM_4MIC_CLK_APB_EN_MASK                              0x80000000U
-#define CLK_U0_TDM16SLOT_CLK_AHB_ENABLE_DATA                         1
-#define CLK_U0_TDM16SLOT_CLK_AHB_DISABLE_DATA                        0
-#define CLK_U0_TDM16SLOT_CLK_AHB_EN_SHIFT                            31
-#define CLK_U0_TDM16SLOT_CLK_AHB_EN_MASK                             0x80000000U
-#define CLK_U0_TDM16SLOT_CLK_APB_ENABLE_DATA                         1
-#define CLK_U0_TDM16SLOT_CLK_APB_DISABLE_DATA                        0
-#define CLK_U0_TDM16SLOT_CLK_APB_EN_SHIFT                            31
-#define CLK_U0_TDM16SLOT_CLK_APB_EN_MASK                             0x80000000U
-#define CLK_TDM_INTERNAL_ENABLE_DATA                                 1
-#define CLK_TDM_INTERNAL_DISABLE_DATA                                0
-#define CLK_TDM_INTERNAL_EN_SHIFT                                    31
-#define CLK_TDM_INTERNAL_EN_MASK                                     0x80000000U
-#define CLK_TDM_INTERNAL_DIV_SHIFT                                   0
-#define CLK_TDM_INTERNAL_DIV_MASK                                    0x7FU
-#define CLK_U0_TDM16SLOT_CLK_TDM_SW_SHIFT                            24
-#define CLK_U0_TDM16SLOT_CLK_TDM_SW_MASK                             0x1000000U
-#define CLK_U0_TDM16SLOT_CLK_TDM_SW_CLK_TDM_INTERNAL_DATA            0
-#define CLK_U0_TDM16SLOT_CLK_TDM_SW_CLK_TDM_EXT_DATA                 1
-#define CLK_U0_TDM16SLOT_CLK_TDM_N_POLARITY_DATA                     1
-#define CLK_U0_TDM16SLOT_CLK_TDM_N_UN_POLARITY_DATA                  0
-#define CLK_U0_TDM16SLOT_CLK_TDM_N_POLARITY_SHIFT                    30
-#define CLK_U0_TDM16SLOT_CLK_TDM_N_POLARITY_MASK                     0x40000000U
-#define CLK_U0_JTAG_CERTIFICATION_TRNG_CLK_DIV_SHIFT                 0
-#define CLK_U0_JTAG_CERTIFICATION_TRNG_CLK_DIV_MASK                  0x7U
-
-
-
-#define RSTN_U0_JTAG2APB_PRESETN_SHIFT                               0
-#define RSTN_U0_JTAG2APB_PRESETN_MASK                                (0x1 << 0)
-#define RSTN_U0_JTAG2APB_PRESETN_ASSERT                              1
-#define RSTN_U0_JTAG2APB_PRESETN_CLEAR                               0
-#define RSTN_U0_SYS_SYSCON_PRESETN_SHIFT                             1
-#define RSTN_U0_SYS_SYSCON_PRESETN_MASK                              (0x1 << 1)
-#define RSTN_U0_SYS_SYSCON_PRESETN_ASSERT                            1
-#define RSTN_U0_SYS_SYSCON_PRESETN_CLEAR                             0
-#define RSTN_U0_SYS_IOMUX_PRESETN_SHIFT                              2
-#define RSTN_U0_SYS_IOMUX_PRESETN_MASK                               (0x1 << 2)
-#define RSTN_U0_SYS_IOMUX_PRESETN_ASSERT                             1
-#define RSTN_U0_SYS_IOMUX_PRESETN_CLEAR                              0
-#define RST_U0_U7MC_SFT7110_RST_BUS_SHIFT                            3
-#define RST_U0_U7MC_SFT7110_RST_BUS_MASK                             (0x1 << 3)
-#define RST_U0_U7MC_SFT7110_RST_BUS_ASSERT                           1
-#define RST_U0_U7MC_SFT7110_RST_BUS_CLEAR                            0
-#define RST_U0_U7MC_SFT7110_DEBUG_RESET_SHIFT                        4
-#define RST_U0_U7MC_SFT7110_DEBUG_RESET_MASK                         (0x1 << 4)
-#define RST_U0_U7MC_SFT7110_DEBUG_RESET_ASSERT                       1
-#define RST_U0_U7MC_SFT7110_DEBUG_RESET_CLEAR                        0
-#define RST_U0_U7MC_SFT7110_RST_CORE0_SHIFT                          5
-#define RST_U0_U7MC_SFT7110_RST_CORE0_MASK                           (0x1 << 5)
-#define RST_U0_U7MC_SFT7110_RST_CORE0_ASSERT                         1
-#define RST_U0_U7MC_SFT7110_RST_CORE0_CLEAR                          0
-#define RST_U0_U7MC_SFT7110_RST_CORE1_SHIFT                          6
-#define RST_U0_U7MC_SFT7110_RST_CORE1_MASK                           (0x1 << 6)
-#define RST_U0_U7MC_SFT7110_RST_CORE1_ASSERT                         1
-#define RST_U0_U7MC_SFT7110_RST_CORE1_CLEAR                          0
-#define RST_U0_U7MC_SFT7110_RST_CORE2_SHIFT                          7
-#define RST_U0_U7MC_SFT7110_RST_CORE2_MASK                           (0x1 << 7)
-#define RST_U0_U7MC_SFT7110_RST_CORE2_ASSERT                         1
-#define RST_U0_U7MC_SFT7110_RST_CORE2_CLEAR                          0
-#define RST_U0_U7MC_SFT7110_RST_CORE3_SHIFT                          8
-#define RST_U0_U7MC_SFT7110_RST_CORE3_MASK                           (0x1 << 8)
-#define RST_U0_U7MC_SFT7110_RST_CORE3_ASSERT                         1
-#define RST_U0_U7MC_SFT7110_RST_CORE3_CLEAR                          0
-#define RST_U0_U7MC_SFT7110_RST_CORE4_SHIFT                          9
-#define RST_U0_U7MC_SFT7110_RST_CORE4_MASK                           (0x1 << 9)
-#define RST_U0_U7MC_SFT7110_RST_CORE4_ASSERT                         1
-#define RST_U0_U7MC_SFT7110_RST_CORE4_CLEAR                          0
-#define RST_U0_U7MC_SFT7110_RST_CORE0_ST_SHIFT                       10
-#define RST_U0_U7MC_SFT7110_RST_CORE0_ST_MASK                        (0x1 << 10)
-#define RST_U0_U7MC_SFT7110_RST_CORE0_ST_ASSERT                      1
-#define RST_U0_U7MC_SFT7110_RST_CORE0_ST_CLEAR                       0
-#define RST_U0_U7MC_SFT7110_RST_CORE1_ST_SHIFT                       11
-#define RST_U0_U7MC_SFT7110_RST_CORE1_ST_MASK                        (0x1 << 11)
-#define RST_U0_U7MC_SFT7110_RST_CORE1_ST_ASSERT                      1
-#define RST_U0_U7MC_SFT7110_RST_CORE1_ST_CLEAR                       0
-#define RST_U0_U7MC_SFT7110_RST_CORE2_ST_SHIFT                       12
-#define RST_U0_U7MC_SFT7110_RST_CORE2_ST_MASK                        (0x1 << 12)
-#define RST_U0_U7MC_SFT7110_RST_CORE2_ST_ASSERT                      1
-#define RST_U0_U7MC_SFT7110_RST_CORE2_ST_CLEAR                       0
-#define RST_U0_U7MC_SFT7110_RST_CORE3_ST_SHIFT                       13
-#define RST_U0_U7MC_SFT7110_RST_CORE3_ST_MASK                        (0x1 << 13)
-#define RST_U0_U7MC_SFT7110_RST_CORE3_ST_ASSERT                      1
-#define RST_U0_U7MC_SFT7110_RST_CORE3_ST_CLEAR                       0
-#define RST_U0_U7MC_SFT7110_RST_CORE4_ST_SHIFT                       14
-#define RST_U0_U7MC_SFT7110_RST_CORE4_ST_MASK                        (0x1 << 14)
-#define RST_U0_U7MC_SFT7110_RST_CORE4_ST_ASSERT                      1
-#define RST_U0_U7MC_SFT7110_RST_CORE4_ST_CLEAR                       0
-#define RST_U0_U7MC_SFT7110_TRACE_RST0_SHIFT                         15
-#define RST_U0_U7MC_SFT7110_TRACE_RST0_MASK                          (0x1 << 15)
-#define RST_U0_U7MC_SFT7110_TRACE_RST0_ASSERT                        1
-#define RST_U0_U7MC_SFT7110_TRACE_RST0_CLEAR                         0
-#define RST_U0_U7MC_SFT7110_TRACE_RST1_SHIFT                         16
-#define RST_U0_U7MC_SFT7110_TRACE_RST1_MASK                          (0x1 << 16)
-#define RST_U0_U7MC_SFT7110_TRACE_RST1_ASSERT                        1
-#define RST_U0_U7MC_SFT7110_TRACE_RST1_CLEAR                         0
-#define RST_U0_U7MC_SFT7110_TRACE_RST2_SHIFT                         17
-#define RST_U0_U7MC_SFT7110_TRACE_RST2_MASK                          (0x1 << 17)
-#define RST_U0_U7MC_SFT7110_TRACE_RST2_ASSERT                        1
-#define RST_U0_U7MC_SFT7110_TRACE_RST2_CLEAR                         0
-#define RST_U0_U7MC_SFT7110_TRACE_RST3_SHIFT                         18
-#define RST_U0_U7MC_SFT7110_TRACE_RST3_MASK                          (0x1 << 18)
-#define RST_U0_U7MC_SFT7110_TRACE_RST3_ASSERT                        1
-#define RST_U0_U7MC_SFT7110_TRACE_RST3_CLEAR                         0
-#define RST_U0_U7MC_SFT7110_TRACE_RST4_SHIFT                         19
-#define RST_U0_U7MC_SFT7110_TRACE_RST4_MASK                          (0x1 << 19)
-#define RST_U0_U7MC_SFT7110_TRACE_RST4_ASSERT                        1
-#define RST_U0_U7MC_SFT7110_TRACE_RST4_CLEAR                         0
-#define RST_U0_U7MC_SFT7110_TRACE_COM_RST_SHIFT                      20
-#define RST_U0_U7MC_SFT7110_TRACE_COM_RST_MASK                       (0x1 << 20)
-#define RST_U0_U7MC_SFT7110_TRACE_COM_RST_ASSERT                     1
-#define RST_U0_U7MC_SFT7110_TRACE_COM_RST_CLEAR                      0
-#define RSTN_U0_IMG_GPU_RSTN_APB_SHIFT                               21
-#define RSTN_U0_IMG_GPU_RSTN_APB_MASK                                (0x1 << 21)
-#define RSTN_U0_IMG_GPU_RSTN_APB_ASSERT                              1
-#define RSTN_U0_IMG_GPU_RSTN_APB_CLEAR                               0
-#define RSTN_U0_IMG_GPU_RSTN_DOMA_SHIFT                              22
-#define RSTN_U0_IMG_GPU_RSTN_DOMA_MASK                               (0x1 << 22)
-#define RSTN_U0_IMG_GPU_RSTN_DOMA_ASSERT                             1
-#define RSTN_U0_IMG_GPU_RSTN_DOMA_CLEAR                              0
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_APB_BUS_N_SHIFT                23
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_APB_BUS_N_MASK                 (0x1 << 23)
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_APB_BUS_N_ASSERT               1
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_APB_BUS_N_CLEAR                0
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_AXICFG0_AXI_N_SHIFT            24
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_AXICFG0_AXI_N_MASK             (0x1 << 24)
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_AXICFG0_AXI_N_ASSERT           1
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_AXICFG0_AXI_N_CLEAR            0
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_CPU_AXI_N_SHIFT                25
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_CPU_AXI_N_MASK                 (0x1 << 25)
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_CPU_AXI_N_ASSERT               1
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_CPU_AXI_N_CLEAR                0
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_DISP_AXI_N_SHIFT               26
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_DISP_AXI_N_MASK                (0x1 << 26)
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_DISP_AXI_N_ASSERT              1
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_DISP_AXI_N_CLEAR               0
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_GPU_AXI_N_SHIFT                27
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_GPU_AXI_N_MASK                 (0x1 << 27)
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_GPU_AXI_N_ASSERT               1
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_GPU_AXI_N_CLEAR                0
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_ISP_AXI_N_SHIFT                28
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_ISP_AXI_N_MASK                 (0x1 << 28)
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_ISP_AXI_N_ASSERT               1
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_ISP_AXI_N_CLEAR                0
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_DDRC_N_SHIFT                   29
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_DDRC_N_MASK                    (0x1 << 29)
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_DDRC_N_ASSERT                  1
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_DDRC_N_CLEAR                   0
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_STG_AXI_N_SHIFT                30
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_STG_AXI_N_MASK                 (0x1 << 30)
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_STG_AXI_N_ASSERT               1
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_STG_AXI_N_CLEAR                0
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_VDEC_AXI_N_SHIFT               31
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_VDEC_AXI_N_MASK                (0x1 << 31)
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_VDEC_AXI_N_ASSERT              1
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_VDEC_AXI_N_CLEAR               0
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_VENC_AXI_N_SHIFT               0
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_VENC_AXI_N_MASK                (0x1 << 0)
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_VENC_AXI_N_ASSERT              1
-#define RSTN_U0_SFT7110_NOC_BUS_RESET_VENC_AXI_N_CLEAR               0
-#define RSTN_U0_AXI_CFG1_DEC_RSTN_AHB_SHIFT                          1
-#define RSTN_U0_AXI_CFG1_DEC_RSTN_AHB_MASK                           (0x1 << 1)
-#define RSTN_U0_AXI_CFG1_DEC_RSTN_AHB_ASSERT                         1
-#define RSTN_U0_AXI_CFG1_DEC_RSTN_AHB_CLEAR                          0
-#define RSTN_U0_AXI_CFG1_DEC_RSTN_MAIN_SHIFT                         2
-#define RSTN_U0_AXI_CFG1_DEC_RSTN_MAIN_MASK                          (0x1 << 2)
-#define RSTN_U0_AXI_CFG1_DEC_RSTN_MAIN_ASSERT                        1
-#define RSTN_U0_AXI_CFG1_DEC_RSTN_MAIN_CLEAR                         0
-#define RSTN_U0_AXI_CFG0_DEC_RSTN_MAIN_SHIFT                         3
-#define RSTN_U0_AXI_CFG0_DEC_RSTN_MAIN_MASK                          (0x1 << 3)
-#define RSTN_U0_AXI_CFG0_DEC_RSTN_MAIN_ASSERT                        1
-#define RSTN_U0_AXI_CFG0_DEC_RSTN_MAIN_CLEAR                         0
-#define RSTN_U0_AXI_CFG0_DEC_RSTN_MAIN_DIV_SHIFT                     4
-#define RSTN_U0_AXI_CFG0_DEC_RSTN_MAIN_DIV_MASK                      (0x1 << 4)
-#define RSTN_U0_AXI_CFG0_DEC_RSTN_MAIN_DIV_ASSERT                    1
-#define RSTN_U0_AXI_CFG0_DEC_RSTN_MAIN_DIV_CLEAR                     0
-#define RSTN_U0_AXI_CFG0_DEC_RSTN_HIFI4_SHIFT                        5
-#define RSTN_U0_AXI_CFG0_DEC_RSTN_HIFI4_MASK                         (0x1 << 5)
-#define RSTN_U0_AXI_CFG0_DEC_RSTN_HIFI4_ASSERT                       1
-#define RSTN_U0_AXI_CFG0_DEC_RSTN_HIFI4_CLEAR                        0
-#define RSTN_U0_DDR_SFT7110_RSTN_AXI_SHIFT                           6
-#define RSTN_U0_DDR_SFT7110_RSTN_AXI_MASK                            (0x1 << 6)
-#define RSTN_U0_DDR_SFT7110_RSTN_AXI_ASSERT                          1
-#define RSTN_U0_DDR_SFT7110_RSTN_AXI_CLEAR                           0
-#define RSTN_U0_DDR_SFT7110_RSTN_OSC_SHIFT                           7
-#define RSTN_U0_DDR_SFT7110_RSTN_OSC_MASK                            (0x1 << 7)
-#define RSTN_U0_DDR_SFT7110_RSTN_OSC_ASSERT                          1
-#define RSTN_U0_DDR_SFT7110_RSTN_OSC_CLEAR                           0
-#define RSTN_U0_DDR_SFT7110_RSTN_APB_SHIFT                           8
-#define RSTN_U0_DDR_SFT7110_RSTN_APB_MASK                            (0x1 << 8)
-#define RSTN_U0_DDR_SFT7110_RSTN_APB_ASSERT                          1
-#define RSTN_U0_DDR_SFT7110_RSTN_APB_CLEAR                           0
-#define RSTN_U0_DOM_ISP_TOP_RSTN_DOM_ISP_TOP_IP_TOP_RESET_N_SHIFT    9
-#define RSTN_U0_DOM_ISP_TOP_RSTN_DOM_ISP_TOP_IP_TOP_RESET_N_MASK     (0x1 << 9)
-#define RSTN_U0_DOM_ISP_TOP_RSTN_DOM_ISP_TOP_IP_TOP_RESET_N_ASSERT   1
-#define RSTN_U0_DOM_ISP_TOP_RSTN_DOM_ISP_TOP_IP_TOP_RESET_N_CLEAR    0
-#define RSTN_U0_DOM_ISP_TOP_RSTN_DOM_ISP_TOP_RSTN_ISP_AXI_SHIFT      10
-#define RSTN_U0_DOM_ISP_TOP_RSTN_DOM_ISP_TOP_RSTN_ISP_AXI_MASK       (0x1 << 10)
-#define RSTN_U0_DOM_ISP_TOP_RSTN_DOM_ISP_TOP_RSTN_ISP_AXI_ASSERT     1
-#define RSTN_U0_DOM_ISP_TOP_RSTN_DOM_ISP_TOP_RSTN_ISP_AXI_CLEAR      0
-#define RSTN_U0_DOM_VOUT_TOP_RSTN_DOM_VOUT_TOP_RSTN_VOUT_SRC_SHIFT   11
-#define RSTN_U0_DOM_VOUT_TOP_RSTN_DOM_VOUT_TOP_RSTN_VOUT_SRC_MASK    (0x1 << 11)
-#define RSTN_U0_DOM_VOUT_TOP_RSTN_DOM_VOUT_TOP_RSTN_VOUT_SRC_ASSERT  1
-#define RSTN_U0_DOM_VOUT_TOP_RSTN_DOM_VOUT_TOP_RSTN_VOUT_SRC_CLEAR   0
-#define RSTN_U0_CODAJ12_RSTN_AXI_SHIFT                               12
-#define RSTN_U0_CODAJ12_RSTN_AXI_MASK                                (0x1 << 12)
-#define RSTN_U0_CODAJ12_RSTN_AXI_ASSERT                              1
-#define RSTN_U0_CODAJ12_RSTN_AXI_CLEAR                               0
-#define RSTN_U0_CODAJ12_RSTN_CORE_SHIFT                              13
-#define RSTN_U0_CODAJ12_RSTN_CORE_MASK                               (0x1 << 13)
-#define RSTN_U0_CODAJ12_RSTN_CORE_ASSERT                             1
-#define RSTN_U0_CODAJ12_RSTN_CORE_CLEAR                              0
-#define RSTN_U0_CODAJ12_RSTN_APB_SHIFT                               14
-#define RSTN_U0_CODAJ12_RSTN_APB_MASK                                (0x1 << 14)
-#define RSTN_U0_CODAJ12_RSTN_APB_ASSERT                              1
-#define RSTN_U0_CODAJ12_RSTN_APB_CLEAR                               0
-#define RSTN_U0_WAVE511_RSTN_AXI_SHIFT                               15
-#define RSTN_U0_WAVE511_RSTN_AXI_MASK                                (0x1 << 15)
-#define RSTN_U0_WAVE511_RSTN_AXI_ASSERT                              1
-#define RSTN_U0_WAVE511_RSTN_AXI_CLEAR                               0
-#define RSTN_U0_WAVE511_RSTN_BPU_SHIFT                               16
-#define RSTN_U0_WAVE511_RSTN_BPU_MASK                                (0x1 << 16)
-#define RSTN_U0_WAVE511_RSTN_BPU_ASSERT                              1
-#define RSTN_U0_WAVE511_RSTN_BPU_CLEAR                               0
-#define RSTN_U0_WAVE511_RSTN_VCE_SHIFT                               17
-#define RSTN_U0_WAVE511_RSTN_VCE_MASK                                (0x1 << 17)
-#define RSTN_U0_WAVE511_RSTN_VCE_ASSERT                              1
-#define RSTN_U0_WAVE511_RSTN_VCE_CLEAR                               0
-#define RSTN_U0_WAVE511_RSTN_APB_SHIFT                               18
-#define RSTN_U0_WAVE511_RSTN_APB_MASK                                (0x1 << 18)
-#define RSTN_U0_WAVE511_RSTN_APB_ASSERT                              1
-#define RSTN_U0_WAVE511_RSTN_APB_CLEAR                               0
-#define RSTN_U0_VDEC_JPG_ARB_JPGRESETN_SHIFT                         19
-#define RSTN_U0_VDEC_JPG_ARB_JPGRESETN_MASK                          (0x1 << 19)
-#define RSTN_U0_VDEC_JPG_ARB_JPGRESETN_ASSERT                        1
-#define RSTN_U0_VDEC_JPG_ARB_JPGRESETN_CLEAR                         0
-#define RSTN_U0_VDEC_JPG_ARB_MAINRESETN_SHIFT                        20
-#define RSTN_U0_VDEC_JPG_ARB_MAINRESETN_MASK                         (0x1 << 20)
-#define RSTN_U0_VDEC_JPG_ARB_MAINRESETN_ASSERT                       1
-#define RSTN_U0_VDEC_JPG_ARB_MAINRESETN_CLEAR                        0
-#define RSTN_U0_AXIMEM_128B_RSTN_AXI_SHIFT                           21
-#define RSTN_U0_AXIMEM_128B_RSTN_AXI_MASK                            (0x1 << 21)
-#define RSTN_U0_AXIMEM_128B_RSTN_AXI_ASSERT                          1
-#define RSTN_U0_AXIMEM_128B_RSTN_AXI_CLEAR                           0
-#define RSTN_U0_WAVE420L_RSTN_AXI_SHIFT                              22
-#define RSTN_U0_WAVE420L_RSTN_AXI_MASK                               (0x1 << 22)
-#define RSTN_U0_WAVE420L_RSTN_AXI_ASSERT                             1
-#define RSTN_U0_WAVE420L_RSTN_AXI_CLEAR                              0
-#define RSTN_U0_WAVE420L_RSTN_BPU_SHIFT                              23
-#define RSTN_U0_WAVE420L_RSTN_BPU_MASK                               (0x1 << 23)
-#define RSTN_U0_WAVE420L_RSTN_BPU_ASSERT                             1
-#define RSTN_U0_WAVE420L_RSTN_BPU_CLEAR                              0
-#define RSTN_U0_WAVE420L_RSTN_VCE_SHIFT                              24
-#define RSTN_U0_WAVE420L_RSTN_VCE_MASK                               (0x1 << 24)
-#define RSTN_U0_WAVE420L_RSTN_VCE_ASSERT                             1
-#define RSTN_U0_WAVE420L_RSTN_VCE_CLEAR                              0
-#define RSTN_U0_WAVE420L_RSTN_APB_SHIFT                              25
-#define RSTN_U0_WAVE420L_RSTN_APB_MASK                               (0x1 << 25)
-#define RSTN_U0_WAVE420L_RSTN_APB_ASSERT                             1
-#define RSTN_U0_WAVE420L_RSTN_APB_CLEAR                              0
-#define RSTN_U1_AXIMEM_128B_RSTN_AXI_SHIFT                           26
-#define RSTN_U1_AXIMEM_128B_RSTN_AXI_MASK                            (0x1 << 26)
-#define RSTN_U1_AXIMEM_128B_RSTN_AXI_ASSERT                          1
-#define RSTN_U1_AXIMEM_128B_RSTN_AXI_CLEAR                           0
-#define RSTN_U2_AXIMEM_128B_RSTN_AXI_SHIFT                           27
-#define RSTN_U2_AXIMEM_128B_RSTN_AXI_MASK                            (0x1 << 27)
-#define RSTN_U2_AXIMEM_128B_RSTN_AXI_ASSERT                          1
-#define RSTN_U2_AXIMEM_128B_RSTN_AXI_CLEAR                           0
-#define RSTN_U0_INTMEM_ROM_SRAM_RSTN_ROM_SHIFT                       28
-#define RSTN_U0_INTMEM_ROM_SRAM_RSTN_ROM_MASK                        (0x1 << 28)
-#define RSTN_U0_INTMEM_ROM_SRAM_RSTN_ROM_ASSERT                      1
-#define RSTN_U0_INTMEM_ROM_SRAM_RSTN_ROM_CLEAR                       0
-#define RSTN_U0_CDNS_QSPI_RSTN_AHB_SHIFT                             29
-#define RSTN_U0_CDNS_QSPI_RSTN_AHB_MASK                              (0x1 << 29)
-#define RSTN_U0_CDNS_QSPI_RSTN_AHB_ASSERT                            1
-#define RSTN_U0_CDNS_QSPI_RSTN_AHB_CLEAR                             0
-#define RSTN_U0_CDNS_QSPI_RSTN_APB_SHIFT                             30
-#define RSTN_U0_CDNS_QSPI_RSTN_APB_MASK                              (0x1 << 30)
-#define RSTN_U0_CDNS_QSPI_RSTN_APB_ASSERT                            1
-#define RSTN_U0_CDNS_QSPI_RSTN_APB_CLEAR                             0
-#define RSTN_U0_CDNS_QSPI_RSTN_REF_SHIFT                             31
-#define RSTN_U0_CDNS_QSPI_RSTN_REF_MASK                              (0x1 << 31)
-#define RSTN_U0_CDNS_QSPI_RSTN_REF_ASSERT                            1
-#define RSTN_U0_CDNS_QSPI_RSTN_REF_CLEAR                             0
-#define RSTN_U0_DW_SDIO_RSTN_AHB_SHIFT                               0
-#define RSTN_U0_DW_SDIO_RSTN_AHB_MASK                                (0x1 << 0)
-#define RSTN_U0_DW_SDIO_RSTN_AHB_ASSERT                              1
-#define RSTN_U0_DW_SDIO_RSTN_AHB_CLEAR                               0
-#define RSTN_U1_DW_SDIO_RSTN_AHB_SHIFT                               1
-#define RSTN_U1_DW_SDIO_RSTN_AHB_MASK                                (0x1 << 1)
-#define RSTN_U1_DW_SDIO_RSTN_AHB_ASSERT                              1
-#define RSTN_U1_DW_SDIO_RSTN_AHB_CLEAR                               0
-#define RSTN_U1_DW_GMAC5_AXI64_ARESETN_I_SHIFT                       2
-#define RSTN_U1_DW_GMAC5_AXI64_ARESETN_I_MASK                        (0x1 << 2)
-#define RSTN_U1_DW_GMAC5_AXI64_ARESETN_I_ASSERT                      1
-#define RSTN_U1_DW_GMAC5_AXI64_ARESETN_I_CLEAR                       0
-#define RSTN_U1_DW_GMAC5_AXI64_HRESET_N_SHIFT                        3
-#define RSTN_U1_DW_GMAC5_AXI64_HRESET_N_MASK                         (0x1 << 3)
-#define RSTN_U1_DW_GMAC5_AXI64_HRESET_N_ASSERT                       1
-#define RSTN_U1_DW_GMAC5_AXI64_HRESET_N_CLEAR                        0
-#define RSTN_U0_MAILBOX_PRESETN_SHIFT                                4
-#define RSTN_U0_MAILBOX_PRESETN_MASK                                 (0x1 << 4)
-#define RSTN_U0_MAILBOX_PRESETN_ASSERT                               1
-#define RSTN_U0_MAILBOX_PRESETN_CLEAR                                0
-#define RSTN_U0_SSP_SPI_RSTN_APB_SHIFT                               5
-#define RSTN_U0_SSP_SPI_RSTN_APB_MASK                                (0x1 << 5)
-#define RSTN_U0_SSP_SPI_RSTN_APB_ASSERT                              1
-#define RSTN_U0_SSP_SPI_RSTN_APB_CLEAR                               0
-#define RSTN_U1_SSP_SPI_RSTN_APB_SHIFT                               6
-#define RSTN_U1_SSP_SPI_RSTN_APB_MASK                                (0x1 << 6)
-#define RSTN_U1_SSP_SPI_RSTN_APB_ASSERT                              1
-#define RSTN_U1_SSP_SPI_RSTN_APB_CLEAR                               0
-#define RSTN_U2_SSP_SPI_RSTN_APB_SHIFT                               7
-#define RSTN_U2_SSP_SPI_RSTN_APB_MASK                                (0x1 << 7)
-#define RSTN_U2_SSP_SPI_RSTN_APB_ASSERT                              1
-#define RSTN_U2_SSP_SPI_RSTN_APB_CLEAR                               0
-#define RSTN_U3_SSP_SPI_RSTN_APB_SHIFT                               8
-#define RSTN_U3_SSP_SPI_RSTN_APB_MASK                                (0x1 << 8)
-#define RSTN_U3_SSP_SPI_RSTN_APB_ASSERT                              1
-#define RSTN_U3_SSP_SPI_RSTN_APB_CLEAR                               0
-#define RSTN_U4_SSP_SPI_RSTN_APB_SHIFT                               9
-#define RSTN_U4_SSP_SPI_RSTN_APB_MASK                                (0x1 << 9)
-#define RSTN_U4_SSP_SPI_RSTN_APB_ASSERT                              1
-#define RSTN_U4_SSP_SPI_RSTN_APB_CLEAR                               0
-#define RSTN_U5_SSP_SPI_RSTN_APB_SHIFT                               10
-#define RSTN_U5_SSP_SPI_RSTN_APB_MASK                                (0x1 << 10)
-#define RSTN_U5_SSP_SPI_RSTN_APB_ASSERT                              1
-#define RSTN_U5_SSP_SPI_RSTN_APB_CLEAR                               0
-#define RSTN_U6_SSP_SPI_RSTN_APB_SHIFT                               11
-#define RSTN_U6_SSP_SPI_RSTN_APB_MASK                                (0x1 << 11)
-#define RSTN_U6_SSP_SPI_RSTN_APB_ASSERT                              1
-#define RSTN_U6_SSP_SPI_RSTN_APB_CLEAR                               0
-#define RSTN_U0_DW_I2C_RSTN_APB_SHIFT                                12
-#define RSTN_U0_DW_I2C_RSTN_APB_MASK                                 (0x1 << 12)
-#define RSTN_U0_DW_I2C_RSTN_APB_ASSERT                               1
-#define RSTN_U0_DW_I2C_RSTN_APB_CLEAR                                0
-#define RSTN_U1_DW_I2C_RSTN_APB_SHIFT                                13
-#define RSTN_U1_DW_I2C_RSTN_APB_MASK                                 (0x1 << 13)
-#define RSTN_U1_DW_I2C_RSTN_APB_ASSERT                               1
-#define RSTN_U1_DW_I2C_RSTN_APB_CLEAR                                0
-#define RSTN_U2_DW_I2C_RSTN_APB_SHIFT                                14
-#define RSTN_U2_DW_I2C_RSTN_APB_MASK                                 (0x1 << 14)
-#define RSTN_U2_DW_I2C_RSTN_APB_ASSERT                               1
-#define RSTN_U2_DW_I2C_RSTN_APB_CLEAR                                0
-#define RSTN_U3_DW_I2C_RSTN_APB_SHIFT                                15
-#define RSTN_U3_DW_I2C_RSTN_APB_MASK                                 (0x1 << 15)
-#define RSTN_U3_DW_I2C_RSTN_APB_ASSERT                               1
-#define RSTN_U3_DW_I2C_RSTN_APB_CLEAR                                0
-#define RSTN_U4_DW_I2C_RSTN_APB_SHIFT                                16
-#define RSTN_U4_DW_I2C_RSTN_APB_MASK                                 (0x1 << 16)
-#define RSTN_U4_DW_I2C_RSTN_APB_ASSERT                               1
-#define RSTN_U4_DW_I2C_RSTN_APB_CLEAR                                0
-#define RSTN_U5_DW_I2C_RSTN_APB_SHIFT                                17
-#define RSTN_U5_DW_I2C_RSTN_APB_MASK                                 (0x1 << 17)
-#define RSTN_U5_DW_I2C_RSTN_APB_ASSERT                               1
-#define RSTN_U5_DW_I2C_RSTN_APB_CLEAR                                0
-#define RSTN_U6_DW_I2C_RSTN_APB_SHIFT                                18
-#define RSTN_U6_DW_I2C_RSTN_APB_MASK                                 (0x1 << 18)
-#define RSTN_U6_DW_I2C_RSTN_APB_ASSERT                               1
-#define RSTN_U6_DW_I2C_RSTN_APB_CLEAR                                0
-#define RSTN_U0_DW_UART_RSTN_APB_SHIFT                               19
-#define RSTN_U0_DW_UART_RSTN_APB_MASK                                (0x1 << 19)
-#define RSTN_U0_DW_UART_RSTN_APB_ASSERT                              1
-#define RSTN_U0_DW_UART_RSTN_APB_CLEAR                               0
-#define RSTN_U0_DW_UART_RSTN_CORE_SHIFT                              20
-#define RSTN_U0_DW_UART_RSTN_CORE_MASK                               (0x1 << 20)
-#define RSTN_U0_DW_UART_RSTN_CORE_ASSERT                             1
-#define RSTN_U0_DW_UART_RSTN_CORE_CLEAR                              0
-#define RSTN_U1_DW_UART_RSTN_APB_SHIFT                               21
-#define RSTN_U1_DW_UART_RSTN_APB_MASK                                (0x1 << 21)
-#define RSTN_U1_DW_UART_RSTN_APB_ASSERT                              1
-#define RSTN_U1_DW_UART_RSTN_APB_CLEAR                               0
-#define RSTN_U1_DW_UART_RSTN_CORE_SHIFT                              22
-#define RSTN_U1_DW_UART_RSTN_CORE_MASK                               (0x1 << 22)
-#define RSTN_U1_DW_UART_RSTN_CORE_ASSERT                             1
-#define RSTN_U1_DW_UART_RSTN_CORE_CLEAR                              0
-#define RSTN_U2_DW_UART_RSTN_APB_SHIFT                               23
-#define RSTN_U2_DW_UART_RSTN_APB_MASK                                (0x1 << 23)
-#define RSTN_U2_DW_UART_RSTN_APB_ASSERT                              1
-#define RSTN_U2_DW_UART_RSTN_APB_CLEAR                               0
-#define RSTN_U2_DW_UART_RSTN_CORE_SHIFT                              24
-#define RSTN_U2_DW_UART_RSTN_CORE_MASK                               (0x1 << 24)
-#define RSTN_U2_DW_UART_RSTN_CORE_ASSERT                             1
-#define RSTN_U2_DW_UART_RSTN_CORE_CLEAR                              0
-#define RSTN_U3_DW_UART_RSTN_APB_SHIFT                               25
-#define RSTN_U3_DW_UART_RSTN_APB_MASK                                (0x1 << 25)
-#define RSTN_U3_DW_UART_RSTN_APB_ASSERT                              1
-#define RSTN_U3_DW_UART_RSTN_APB_CLEAR                               0
-#define RSTN_U3_DW_UART_RSTN_CORE_SHIFT                              26
-#define RSTN_U3_DW_UART_RSTN_CORE_MASK                               (0x1 << 26)
-#define RSTN_U3_DW_UART_RSTN_CORE_ASSERT                             1
-#define RSTN_U3_DW_UART_RSTN_CORE_CLEAR                              0
-#define RSTN_U4_DW_UART_RSTN_APB_SHIFT                               27
-#define RSTN_U4_DW_UART_RSTN_APB_MASK                                (0x1 << 27)
-#define RSTN_U4_DW_UART_RSTN_APB_ASSERT                              1
-#define RSTN_U4_DW_UART_RSTN_APB_CLEAR                               0
-#define RSTN_U4_DW_UART_RSTN_CORE_SHIFT                              28
-#define RSTN_U4_DW_UART_RSTN_CORE_MASK                               (0x1 << 28)
-#define RSTN_U4_DW_UART_RSTN_CORE_ASSERT                             1
-#define RSTN_U4_DW_UART_RSTN_CORE_CLEAR                              0
-#define RSTN_U5_DW_UART_RSTN_APB_SHIFT                               29
-#define RSTN_U5_DW_UART_RSTN_APB_MASK                                (0x1 << 29)
-#define RSTN_U5_DW_UART_RSTN_APB_ASSERT                              1
-#define RSTN_U5_DW_UART_RSTN_APB_CLEAR                               0
-#define RSTN_U5_DW_UART_RSTN_CORE_SHIFT                              30
-#define RSTN_U5_DW_UART_RSTN_CORE_MASK                               (0x1 << 30)
-#define RSTN_U5_DW_UART_RSTN_CORE_ASSERT                             1
-#define RSTN_U5_DW_UART_RSTN_CORE_CLEAR                              0
-#define RSTN_U0_CDNS_SPDIF_RSTN_APB_SHIFT                            31
-#define RSTN_U0_CDNS_SPDIF_RSTN_APB_MASK                             (0x1 << 31)
-#define RSTN_U0_CDNS_SPDIF_RSTN_APB_ASSERT                           1
-#define RSTN_U0_CDNS_SPDIF_RSTN_APB_CLEAR                            0
-#define RSTN_U0_PWMDAC_RSTN_APB_SHIFT                                0
-#define RSTN_U0_PWMDAC_RSTN_APB_MASK                                 (0x1 << 0)
-#define RSTN_U0_PWMDAC_RSTN_APB_ASSERT                               1
-#define RSTN_U0_PWMDAC_RSTN_APB_CLEAR                                0
-#define RSTN_U0_PDM_4MIC_RSTN_DMIC_SHIFT                             1
-#define RSTN_U0_PDM_4MIC_RSTN_DMIC_MASK                              (0x1 << 1)
-#define RSTN_U0_PDM_4MIC_RSTN_DMIC_ASSERT                            1
-#define RSTN_U0_PDM_4MIC_RSTN_DMIC_CLEAR                             0
-#define RSTN_U0_PDM_4MIC_RSTN_APB_SHIFT                              2
-#define RSTN_U0_PDM_4MIC_RSTN_APB_MASK                               (0x1 << 2)
-#define RSTN_U0_PDM_4MIC_RSTN_APB_ASSERT                             1
-#define RSTN_U0_PDM_4MIC_RSTN_APB_CLEAR                              0
-#define RSTN_U0_I2SRX_3CH_RSTN_APB_SHIFT                             3
-#define RSTN_U0_I2SRX_3CH_RSTN_APB_MASK                              (0x1 << 3)
-#define RSTN_U0_I2SRX_3CH_RSTN_APB_ASSERT                            1
-#define RSTN_U0_I2SRX_3CH_RSTN_APB_CLEAR                             0
-#define RSTN_U0_I2SRX_3CH_RSTN_BCLK_SHIFT                            4
-#define RSTN_U0_I2SRX_3CH_RSTN_BCLK_MASK                             (0x1 << 4)
-#define RSTN_U0_I2SRX_3CH_RSTN_BCLK_ASSERT                           1
-#define RSTN_U0_I2SRX_3CH_RSTN_BCLK_CLEAR                            0
-#define RSTN_U0_I2STX_4CH_RSTN_APB_SHIFT                             5
-#define RSTN_U0_I2STX_4CH_RSTN_APB_MASK                              (0x1 << 5)
-#define RSTN_U0_I2STX_4CH_RSTN_APB_ASSERT                            1
-#define RSTN_U0_I2STX_4CH_RSTN_APB_CLEAR                             0
-#define RSTN_U0_I2STX_4CH_RSTN_BCLK_SHIFT                            6
-#define RSTN_U0_I2STX_4CH_RSTN_BCLK_MASK                             (0x1 << 6)
-#define RSTN_U0_I2STX_4CH_RSTN_BCLK_ASSERT                           1
-#define RSTN_U0_I2STX_4CH_RSTN_BCLK_CLEAR                            0
-#define RSTN_U1_I2STX_4CH_RSTN_APB_SHIFT                             7
-#define RSTN_U1_I2STX_4CH_RSTN_APB_MASK                              (0x1 << 7)
-#define RSTN_U1_I2STX_4CH_RSTN_APB_ASSERT                            1
-#define RSTN_U1_I2STX_4CH_RSTN_APB_CLEAR                             0
-#define RSTN_U1_I2STX_4CH_RSTN_BCLK_SHIFT                            8
-#define RSTN_U1_I2STX_4CH_RSTN_BCLK_MASK                             (0x1 << 8)
-#define RSTN_U1_I2STX_4CH_RSTN_BCLK_ASSERT                           1
-#define RSTN_U1_I2STX_4CH_RSTN_BCLK_CLEAR                            0
-#define RSTN_U0_TDM16SLOT_RSTN_AHB_SHIFT                             9
-#define RSTN_U0_TDM16SLOT_RSTN_AHB_MASK                              (0x1 << 9)
-#define RSTN_U0_TDM16SLOT_RSTN_AHB_ASSERT                            1
-#define RSTN_U0_TDM16SLOT_RSTN_AHB_CLEAR                             0
-#define RSTN_U0_TDM16SLOT_RSTN_TDM_SHIFT                             10
-#define RSTN_U0_TDM16SLOT_RSTN_TDM_MASK                              (0x1 << 10)
-#define RSTN_U0_TDM16SLOT_RSTN_TDM_ASSERT                            1
-#define RSTN_U0_TDM16SLOT_RSTN_TDM_CLEAR                             0
-#define RSTN_U0_TDM16SLOT_RSTN_APB_SHIFT                             11
-#define RSTN_U0_TDM16SLOT_RSTN_APB_MASK                              (0x1 << 11)
-#define RSTN_U0_TDM16SLOT_RSTN_APB_ASSERT                            1
-#define RSTN_U0_TDM16SLOT_RSTN_APB_CLEAR                             0
-#define RSTN_U0_PWM_8CH_RSTN_APB_SHIFT                               12
-#define RSTN_U0_PWM_8CH_RSTN_APB_MASK                                (0x1 << 12)
-#define RSTN_U0_PWM_8CH_RSTN_APB_ASSERT                              1
-#define RSTN_U0_PWM_8CH_RSTN_APB_CLEAR                               0
-#define RSTN_U0_DSKIT_WDT_RSTN_APB_SHIFT                             13
-#define RSTN_U0_DSKIT_WDT_RSTN_APB_MASK                              (0x1 << 13)
-#define RSTN_U0_DSKIT_WDT_RSTN_APB_ASSERT                            1
-#define RSTN_U0_DSKIT_WDT_RSTN_APB_CLEAR                             0
-#define RSTN_U0_DSKIT_WDT_RSTN_WDT_SHIFT                             14
-#define RSTN_U0_DSKIT_WDT_RSTN_WDT_MASK                              (0x1 << 14)
-#define RSTN_U0_DSKIT_WDT_RSTN_WDT_ASSERT                            1
-#define RSTN_U0_DSKIT_WDT_RSTN_WDT_CLEAR                             0
-#define RSTN_U0_CAN_CTRL_RSTN_APB_SHIFT                              15
-#define RSTN_U0_CAN_CTRL_RSTN_APB_MASK                               (0x1 << 15)
-#define RSTN_U0_CAN_CTRL_RSTN_APB_ASSERT                             1
-#define RSTN_U0_CAN_CTRL_RSTN_APB_CLEAR                              0
-#define RSTN_U0_CAN_CTRL_RSTN_CAN_SHIFT                              16
-#define RSTN_U0_CAN_CTRL_RSTN_CAN_MASK                               (0x1 << 16)
-#define RSTN_U0_CAN_CTRL_RSTN_CAN_ASSERT                             1
-#define RSTN_U0_CAN_CTRL_RSTN_CAN_CLEAR                              0
-#define RSTN_U0_CAN_CTRL_RSTN_TIMER_SHIFT                            17
-#define RSTN_U0_CAN_CTRL_RSTN_TIMER_MASK                             (0x1 << 17)
-#define RSTN_U0_CAN_CTRL_RSTN_TIMER_ASSERT                           1
-#define RSTN_U0_CAN_CTRL_RSTN_TIMER_CLEAR                            0
-#define RSTN_U1_CAN_CTRL_RSTN_APB_SHIFT                              18
-#define RSTN_U1_CAN_CTRL_RSTN_APB_MASK                               (0x1 << 18)
-#define RSTN_U1_CAN_CTRL_RSTN_APB_ASSERT                             1
-#define RSTN_U1_CAN_CTRL_RSTN_APB_CLEAR                              0
-#define RSTN_U1_CAN_CTRL_RSTN_CAN_SHIFT                              19
-#define RSTN_U1_CAN_CTRL_RSTN_CAN_MASK                               (0x1 << 19)
-#define RSTN_U1_CAN_CTRL_RSTN_CAN_ASSERT                             1
-#define RSTN_U1_CAN_CTRL_RSTN_CAN_CLEAR                              0
-#define RSTN_U1_CAN_CTRL_RSTN_TIMER_SHIFT                            20
-#define RSTN_U1_CAN_CTRL_RSTN_TIMER_MASK                             (0x1 << 20)
-#define RSTN_U1_CAN_CTRL_RSTN_TIMER_ASSERT                           1
-#define RSTN_U1_CAN_CTRL_RSTN_TIMER_CLEAR                            0
-#define RSTN_U0_SI5_TIMER_RSTN_APB_SHIFT                             21
-#define RSTN_U0_SI5_TIMER_RSTN_APB_MASK                              (0x1 << 21)
-#define RSTN_U0_SI5_TIMER_RSTN_APB_ASSERT                            1
-#define RSTN_U0_SI5_TIMER_RSTN_APB_CLEAR                             0
-#define RSTN_U0_SI5_TIMER_RSTN_TIMER0_SHIFT                          22
-#define RSTN_U0_SI5_TIMER_RSTN_TIMER0_MASK                           (0x1 << 22)
-#define RSTN_U0_SI5_TIMER_RSTN_TIMER0_ASSERT                         1
-#define RSTN_U0_SI5_TIMER_RSTN_TIMER0_CLEAR                          0
-#define RSTN_U0_SI5_TIMER_RSTN_TIMER1_SHIFT                          23
-#define RSTN_U0_SI5_TIMER_RSTN_TIMER1_MASK                           (0x1 << 23)
-#define RSTN_U0_SI5_TIMER_RSTN_TIMER1_ASSERT                         1
-#define RSTN_U0_SI5_TIMER_RSTN_TIMER1_CLEAR                          0
-#define RSTN_U0_SI5_TIMER_RSTN_TIMER2_SHIFT                          24
-#define RSTN_U0_SI5_TIMER_RSTN_TIMER2_MASK                           (0x1 << 24)
-#define RSTN_U0_SI5_TIMER_RSTN_TIMER2_ASSERT                         1
-#define RSTN_U0_SI5_TIMER_RSTN_TIMER2_CLEAR                          0
-#define RSTN_U0_SI5_TIMER_RSTN_TIMER3_SHIFT                          25
-#define RSTN_U0_SI5_TIMER_RSTN_TIMER3_MASK                           (0x1 << 25)
-#define RSTN_U0_SI5_TIMER_RSTN_TIMER3_ASSERT                         1
-#define RSTN_U0_SI5_TIMER_RSTN_TIMER3_CLEAR                          0
-#define RSTN_U0_INT_CTRL_RSTN_APB_SHIFT                              26
-#define RSTN_U0_INT_CTRL_RSTN_APB_MASK                               (0x1 << 26)
-#define RSTN_U0_INT_CTRL_RSTN_APB_ASSERT                             1
-#define RSTN_U0_INT_CTRL_RSTN_APB_CLEAR                              0
-#define RSTN_U0_TEMP_SENSOR_RSTN_APB_SHIFT                           27
-#define RSTN_U0_TEMP_SENSOR_RSTN_APB_MASK                            (0x1 << 27)
-#define RSTN_U0_TEMP_SENSOR_RSTN_APB_ASSERT                          1
-#define RSTN_U0_TEMP_SENSOR_RSTN_APB_CLEAR                           0
-#define RSTN_U0_TEMP_SENSOR_RSTN_TEMP_SHIFT                          28
-#define RSTN_U0_TEMP_SENSOR_RSTN_TEMP_MASK                           (0x1 << 28)
-#define RSTN_U0_TEMP_SENSOR_RSTN_TEMP_ASSERT                         1
-#define RSTN_U0_TEMP_SENSOR_RSTN_TEMP_CLEAR                          0
-#define RSTN_U0_JTAG_CERTIFICATION_RST_N_SHIFT                       29
-#define RSTN_U0_JTAG_CERTIFICATION_RST_N_MASK                        (0x1 << 29)
-#define RSTN_U0_JTAG_CERTIFICATION_RST_N_ASSERT                      1
-#define RSTN_U0_JTAG_CERTIFICATION_RST_N_CLEAR                       0
-
-#define _SWITCH_CLOCK_CLK_CPU_ROOT_SOURCE_CLK_OSC_     saif_set_reg(CLK_CPU_ROOT_CTRL_REG_ADDR, CLK_CPU_ROOT_SW_CLK_OSC_DATA, CLK_CPU_ROOT_SW_SHIFT, CLK_CPU_ROOT_SW_MASK)
-#define _SWITCH_CLOCK_CLK_CPU_ROOT_SOURCE_CLK_PLL0_    saif_set_reg(CLK_CPU_ROOT_CTRL_REG_ADDR, CLK_CPU_ROOT_SW_CLK_PLL0_DATA, CLK_CPU_ROOT_SW_SHIFT, CLK_CPU_ROOT_SW_MASK)
-#define _GET_CLOCK_SOURCE_STATUS_CLK_CPU_ROOT_                 saif_get_reg(CLK_CPU_ROOT_CTRL_REG_ADDR, CLK_CPU_ROOT_SW_SHIFT, CLK_CPU_ROOT_SW_MASK)
-#define _SET_CLOCK_SOURCE_STATUS_CLK_CPU_ROOT_(x)              saif_set_reg(CLK_CPU_ROOT_CTRL_REG_ADDR, x, CLK_CPU_ROOT_SW_SHIFT, CLK_CPU_ROOT_SW_MASK)
-#define _DIVIDE_CLOCK_CLK_CPU_CORE_(div)                       saif_set_reg(CLK_CPU_CORE_CTRL_REG_ADDR, div, CLK_CPU_CORE_DIV_SHIFT, CLK_CPU_CORE_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_CPU_CORE_                 saif_get_reg(CLK_CPU_CORE_CTRL_REG_ADDR, CLK_CPU_CORE_DIV_SHIFT, CLK_CPU_CORE_DIV_MASK)
-#define _DIVIDE_CLOCK_CLK_CPU_BUS_(div)                        saif_set_reg(CLK_CPU_BUS_CTRL_REG_ADDR, div, CLK_CPU_BUS_DIV_SHIFT, CLK_CPU_BUS_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_CPU_BUS_          saif_get_reg(CLK_CPU_BUS_CTRL_REG_ADDR, CLK_CPU_BUS_DIV_SHIFT, CLK_CPU_BUS_DIV_MASK)
-#define _SWITCH_CLOCK_CLK_GPU_ROOT_SOURCE_CLK_PLL2_    saif_set_reg(CLK_GPU_ROOT_CTRL_REG_ADDR, CLK_GPU_ROOT_SW_CLK_PLL2_DATA, CLK_GPU_ROOT_SW_SHIFT, CLK_GPU_ROOT_SW_MASK)
-#define _SWITCH_CLOCK_CLK_GPU_ROOT_SOURCE_CLK_PLL1_    saif_set_reg(CLK_GPU_ROOT_CTRL_REG_ADDR, CLK_GPU_ROOT_SW_CLK_PLL1_DATA, CLK_GPU_ROOT_SW_SHIFT, CLK_GPU_ROOT_SW_MASK)
-#define _GET_CLOCK_SOURCE_STATUS_CLK_GPU_ROOT_                 saif_get_reg(CLK_GPU_ROOT_CTRL_REG_ADDR, CLK_GPU_ROOT_SW_SHIFT, CLK_GPU_ROOT_SW_MASK)
-#define _SET_CLOCK_SOURCE_STATUS_CLK_GPU_ROOT_(x)              saif_set_reg(CLK_GPU_ROOT_CTRL_REG_ADDR, x, CLK_GPU_ROOT_SW_SHIFT, CLK_GPU_ROOT_SW_MASK)
-#define _SWITCH_CLOCK_CLK_PERH_ROOT_SOURCE_CLK_PLL0_   saif_set_reg(CLK_PERH_ROOT_CTRL_REG_ADDR, CLK_PERH_ROOT_SW_CLK_PLL0_DATA, CLK_PERH_ROOT_SW_SHIFT, CLK_PERH_ROOT_SW_MASK)
-#define _SWITCH_CLOCK_CLK_PERH_ROOT_SOURCE_CLK_PLL2_   saif_set_reg(CLK_PERH_ROOT_CTRL_REG_ADDR, CLK_PERH_ROOT_SW_CLK_PLL2_DATA, CLK_PERH_ROOT_SW_SHIFT, CLK_PERH_ROOT_SW_MASK)
-#define _GET_CLOCK_SOURCE_STATUS_CLK_PERH_ROOT_                saif_get_reg(CLK_PERH_ROOT_CTRL_REG_ADDR, CLK_PERH_ROOT_SW_SHIFT, CLK_PERH_ROOT_SW_MASK)
-#define _SET_CLOCK_SOURCE_STATUS_CLK_PERH_ROOT_(x)             saif_set_reg(CLK_PERH_ROOT_CTRL_REG_ADDR, x, CLK_PERH_ROOT_SW_SHIFT, CLK_PERH_ROOT_SW_MASK)
-#define _DIVIDE_CLOCK_CLK_PERH_ROOT_(div)                      saif_set_reg(CLK_PERH_ROOT_CTRL_REG_ADDR, div, CLK_PERH_ROOT_DIV_SHIFT, CLK_PERH_ROOT_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_PERH_ROOT_                saif_get_reg(CLK_PERH_ROOT_CTRL_REG_ADDR, CLK_PERH_ROOT_DIV_SHIFT, CLK_PERH_ROOT_DIV_MASK)
-#define _SWITCH_CLOCK_CLK_BUS_ROOT_SOURCE_CLK_OSC_     saif_set_reg(CLK_BUS_ROOT_CTRL_REG_ADDR, CLK_BUS_ROOT_SW_CLK_OSC_DATA, CLK_BUS_ROOT_SW_SHIFT, CLK_BUS_ROOT_SW_MASK)
-#define _SWITCH_CLOCK_CLK_BUS_ROOT_SOURCE_CLK_PLL2_    saif_set_reg(CLK_BUS_ROOT_CTRL_REG_ADDR, CLK_BUS_ROOT_SW_CLK_PLL2_DATA, CLK_BUS_ROOT_SW_SHIFT, CLK_BUS_ROOT_SW_MASK)
-#define _GET_CLOCK_SOURCE_STATUS_CLK_BUS_ROOT_                 saif_get_reg(CLK_BUS_ROOT_CTRL_REG_ADDR, CLK_BUS_ROOT_SW_SHIFT, CLK_BUS_ROOT_SW_MASK)
-#define _SET_CLOCK_SOURCE_STATUS_CLK_BUS_ROOT_(x)              saif_set_reg(CLK_BUS_ROOT_CTRL_REG_ADDR, x, CLK_BUS_ROOT_SW_SHIFT, CLK_BUS_ROOT_SW_MASK)
-#define _DIVIDE_CLOCK_CLK_NOCSTG_BUS_(div)                     saif_set_reg(CLK_NOCSTG_BUS_CTRL_REG_ADDR, div, CLK_NOCSTG_BUS_DIV_SHIFT, CLK_NOCSTG_BUS_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_NOCSTG_BUS_               saif_get_reg(CLK_NOCSTG_BUS_CTRL_REG_ADDR, CLK_NOCSTG_BUS_DIV_SHIFT, CLK_NOCSTG_BUS_DIV_MASK)
-#define _DIVIDE_CLOCK_CLK_AXI_CFG0_(div)                       saif_set_reg(CLK_AXI_CFG0_CTRL_REG_ADDR, div, CLK_AXI_CFG0_DIV_SHIFT, CLK_AXI_CFG0_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_AXI_CFG0_                 saif_get_reg(CLK_AXI_CFG0_CTRL_REG_ADDR, CLK_AXI_CFG0_DIV_SHIFT, CLK_AXI_CFG0_DIV_MASK)
-#define _DIVIDE_CLOCK_CLK_STG_AXIAHB_(div)                     saif_set_reg(CLK_STG_AXIAHB_CTRL_REG_ADDR, div, CLK_STG_AXIAHB_DIV_SHIFT, CLK_STG_AXIAHB_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_STG_AXIAHB_               saif_get_reg(CLK_STG_AXIAHB_CTRL_REG_ADDR, CLK_STG_AXIAHB_DIV_SHIFT, CLK_STG_AXIAHB_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_AHB0_                        saif_set_reg(CLK_AHB0_CTRL_REG_ADDR, CLK_AHB0_ENABLE_DATA, CLK_AHB0_EN_SHIFT, CLK_AHB0_EN_MASK)
-#define _DISABLE_CLOCK_CLK_AHB0_                       saif_set_reg(CLK_AHB0_CTRL_REG_ADDR, CLK_AHB0_DISABLE_DATA, CLK_AHB0_EN_SHIFT, CLK_AHB0_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_AHB0_             saif_get_reg(CLK_AHB0_CTRL_REG_ADDR, CLK_AHB0_EN_SHIFT, CLK_AHB0_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_AHB0_(x)          saif_set_reg(CLK_AHB0_CTRL_REG_ADDR, x, CLK_AHB0_EN_SHIFT, CLK_AHB0_EN_MASK)
-#define _ENABLE_CLOCK_CLK_AHB1_                        saif_set_reg(CLK_AHB1_CTRL_REG_ADDR, CLK_AHB1_ENABLE_DATA, CLK_AHB1_EN_SHIFT, CLK_AHB1_EN_MASK)
-#define _DISABLE_CLOCK_CLK_AHB1_                       saif_set_reg(CLK_AHB1_CTRL_REG_ADDR, CLK_AHB1_DISABLE_DATA, CLK_AHB1_EN_SHIFT, CLK_AHB1_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_AHB1_             saif_get_reg(CLK_AHB1_CTRL_REG_ADDR, CLK_AHB1_EN_SHIFT, CLK_AHB1_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_AHB1_(x)          saif_set_reg(CLK_AHB1_CTRL_REG_ADDR, x, CLK_AHB1_EN_SHIFT, CLK_AHB1_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_APB_BUS_FUNC_(div)                   saif_set_reg(CLK_APB_BUS_FUNC_CTRL_REG_ADDR, div, CLK_APB_BUS_FUNC_DIV_SHIFT, CLK_APB_BUS_FUNC_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_APB_BUS_FUNC_             saif_get_reg(CLK_APB_BUS_FUNC_CTRL_REG_ADDR, CLK_APB_BUS_FUNC_DIV_SHIFT, CLK_APB_BUS_FUNC_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_APB0_                        saif_set_reg(CLK_APB0_CTRL_REG_ADDR, CLK_APB0_ENABLE_DATA, CLK_APB0_EN_SHIFT, CLK_APB0_EN_MASK)
-#define _DISABLE_CLOCK_CLK_APB0_                       saif_set_reg(CLK_APB0_CTRL_REG_ADDR, CLK_APB0_DISABLE_DATA, CLK_APB0_EN_SHIFT, CLK_APB0_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_APB0_             saif_get_reg(CLK_APB0_CTRL_REG_ADDR, CLK_APB0_EN_SHIFT, CLK_APB0_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_APB0_(x)          saif_set_reg(CLK_APB0_CTRL_REG_ADDR, x, CLK_APB0_EN_SHIFT, CLK_APB0_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_PLL0_DIV2_(div)                      saif_set_reg(CLK_PLL0_DIV2_CTRL_REG_ADDR, div, CLK_PLL0_DIV2_DIV_SHIFT, CLK_PLL0_DIV2_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_PLL0_DIV2_                saif_get_reg(CLK_PLL0_DIV2_CTRL_REG_ADDR, CLK_PLL0_DIV2_DIV_SHIFT, CLK_PLL0_DIV2_DIV_MASK)
-#define _DIVIDE_CLOCK_CLK_PLL1_DIV2_(div)                      saif_set_reg(CLK_PLL1_DIV2_CTRL_REG_ADDR, div, CLK_PLL1_DIV2_DIV_SHIFT, CLK_PLL1_DIV2_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_PLL1_DIV2_                saif_get_reg(CLK_PLL1_DIV2_CTRL_REG_ADDR, CLK_PLL1_DIV2_DIV_SHIFT, CLK_PLL1_DIV2_DIV_MASK)
-#define _DIVIDE_CLOCK_CLK_PLL2_DIV2_(div)                      saif_set_reg(CLK_PLL2_DIV2_CTRL_REG_ADDR, div, CLK_PLL2_DIV2_DIV_SHIFT, CLK_PLL2_DIV2_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_PLL2_DIV2_                saif_get_reg(CLK_PLL2_DIV2_CTRL_REG_ADDR, CLK_PLL2_DIV2_DIV_SHIFT, CLK_PLL2_DIV2_DIV_MASK)
-#define _DIVIDE_CLOCK_CLK_AUDIO_ROOT_(div)                     saif_set_reg(CLK_AUDIO_ROOT_CTRL_REG_ADDR, div, CLK_AUDIO_ROOT_DIV_SHIFT, CLK_AUDIO_ROOT_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_AUDIO_ROOT_               saif_get_reg(CLK_AUDIO_ROOT_CTRL_REG_ADDR, CLK_AUDIO_ROOT_DIV_SHIFT, CLK_AUDIO_ROOT_DIV_MASK)
-#define _DIVIDE_CLOCK_CLK_MCLK_INNER_(div)                     saif_set_reg(CLK_MCLK_INNER_CTRL_REG_ADDR, div, CLK_MCLK_INNER_DIV_SHIFT, CLK_MCLK_INNER_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_MCLK_INNER_               saif_get_reg(CLK_MCLK_INNER_CTRL_REG_ADDR, CLK_MCLK_INNER_DIV_SHIFT, CLK_MCLK_INNER_DIV_MASK)
-#define _SWITCH_CLOCK_CLK_MCLK_SOURCE_CLK_MCLK_INNER_  saif_set_reg(CLK_MCLK_CTRL_REG_ADDR, CLK_MCLK_SW_CLK_MCLK_INNER_DATA, CLK_MCLK_SW_SHIFT, CLK_MCLK_SW_MASK)
-#define _SWITCH_CLOCK_CLK_MCLK_SOURCE_CLK_MCLK_EXT_    saif_set_reg(CLK_MCLK_CTRL_REG_ADDR, CLK_MCLK_SW_CLK_MCLK_EXT_DATA, CLK_MCLK_SW_SHIFT, CLK_MCLK_SW_MASK)
-#define _GET_CLOCK_SOURCE_STATUS_CLK_MCLK_             saif_get_reg(CLK_MCLK_CTRL_REG_ADDR, CLK_MCLK_SW_SHIFT, CLK_MCLK_SW_MASK)
-#define _SET_CLOCK_SOURCE_STATUS_CLK_MCLK_(x)          saif_set_reg(CLK_MCLK_CTRL_REG_ADDR, x, CLK_MCLK_SW_SHIFT, CLK_MCLK_SW_MASK)
-#define _ENABLE_CLOCK_MCLK_OUT_                        saif_set_reg(MCLK_OUT_CTRL_REG_ADDR, MCLK_OUT_ENABLE_DATA, MCLK_OUT_EN_SHIFT, MCLK_OUT_EN_MASK)
-#define _DISABLE_CLOCK_MCLK_OUT_                       saif_set_reg(MCLK_OUT_CTRL_REG_ADDR, MCLK_OUT_DISABLE_DATA, MCLK_OUT_EN_SHIFT, MCLK_OUT_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_MCLK_OUT_             saif_get_reg(MCLK_OUT_CTRL_REG_ADDR, MCLK_OUT_EN_SHIFT, MCLK_OUT_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_MCLK_OUT_(x)          saif_set_reg(MCLK_OUT_CTRL_REG_ADDR, x, MCLK_OUT_EN_SHIFT, MCLK_OUT_EN_MASK)
-#define _SWITCH_CLOCK_CLK_ISP_2X_SOURCE_CLK_PLL2_      saif_set_reg(CLK_ISP_2X_CTRL_REG_ADDR, CLK_ISP_2X_SW_CLK_PLL2_DATA, CLK_ISP_2X_SW_SHIFT, CLK_ISP_2X_SW_MASK)
-#define _SWITCH_CLOCK_CLK_ISP_2X_SOURCE_CLK_PLL1_      saif_set_reg(CLK_ISP_2X_CTRL_REG_ADDR, CLK_ISP_2X_SW_CLK_PLL1_DATA, CLK_ISP_2X_SW_SHIFT, CLK_ISP_2X_SW_MASK)
-#define _GET_CLOCK_SOURCE_STATUS_CLK_ISP_2X_           saif_get_reg(CLK_ISP_2X_CTRL_REG_ADDR, CLK_ISP_2X_SW_SHIFT, CLK_ISP_2X_SW_MASK)
-#define _SET_CLOCK_SOURCE_STATUS_CLK_ISP_2X_(x)                saif_set_reg(CLK_ISP_2X_CTRL_REG_ADDR, x, CLK_ISP_2X_SW_SHIFT, CLK_ISP_2X_SW_MASK)
-#define _DIVIDE_CLOCK_CLK_ISP_2X_(div)                         saif_set_reg(CLK_ISP_2X_CTRL_REG_ADDR, div, CLK_ISP_2X_DIV_SHIFT, CLK_ISP_2X_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_ISP_2X_           saif_get_reg(CLK_ISP_2X_CTRL_REG_ADDR, CLK_ISP_2X_DIV_SHIFT, CLK_ISP_2X_DIV_MASK)
-#define _DIVIDE_CLOCK_CLK_ISP_AXI_(div)                        saif_set_reg(CLK_ISP_AXI_CTRL_REG_ADDR, div, CLK_ISP_AXI_DIV_SHIFT, CLK_ISP_AXI_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_ISP_AXI_          saif_get_reg(CLK_ISP_AXI_CTRL_REG_ADDR, CLK_ISP_AXI_DIV_SHIFT, CLK_ISP_AXI_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_GCLK0_                       saif_set_reg(CLK_GCLK0_CTRL_REG_ADDR, CLK_GCLK0_ENABLE_DATA, CLK_GCLK0_EN_SHIFT, CLK_GCLK0_EN_MASK)
-#define _DISABLE_CLOCK_CLK_GCLK0_                      saif_set_reg(CLK_GCLK0_CTRL_REG_ADDR, CLK_GCLK0_DISABLE_DATA, CLK_GCLK0_EN_SHIFT, CLK_GCLK0_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_GCLK0_            saif_get_reg(CLK_GCLK0_CTRL_REG_ADDR, CLK_GCLK0_EN_SHIFT, CLK_GCLK0_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_GCLK0_(x)                 saif_set_reg(CLK_GCLK0_CTRL_REG_ADDR, x, CLK_GCLK0_EN_SHIFT, CLK_GCLK0_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_GCLK0_(div)                  saif_set_reg(CLK_GCLK0_CTRL_REG_ADDR, div, CLK_GCLK0_DIV_SHIFT, CLK_GCLK0_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_GCLK0_            saif_get_reg(CLK_GCLK0_CTRL_REG_ADDR, CLK_GCLK0_DIV_SHIFT, CLK_GCLK0_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_GCLK1_                       saif_set_reg(CLK_GCLK1_CTRL_REG_ADDR, CLK_GCLK1_ENABLE_DATA, CLK_GCLK1_EN_SHIFT, CLK_GCLK1_EN_MASK)
-#define _DISABLE_CLOCK_CLK_GCLK1_                      saif_set_reg(CLK_GCLK1_CTRL_REG_ADDR, CLK_GCLK1_DISABLE_DATA, CLK_GCLK1_EN_SHIFT, CLK_GCLK1_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_GCLK1_            saif_get_reg(CLK_GCLK1_CTRL_REG_ADDR, CLK_GCLK1_EN_SHIFT, CLK_GCLK1_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_GCLK1_(x)                 saif_set_reg(CLK_GCLK1_CTRL_REG_ADDR, x, CLK_GCLK1_EN_SHIFT, CLK_GCLK1_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_GCLK1_(div)                  saif_set_reg(CLK_GCLK1_CTRL_REG_ADDR, div, CLK_GCLK1_DIV_SHIFT, CLK_GCLK1_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_GCLK1_            saif_get_reg(CLK_GCLK1_CTRL_REG_ADDR, CLK_GCLK1_DIV_SHIFT, CLK_GCLK1_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_GCLK2_                       saif_set_reg(CLK_GCLK2_CTRL_REG_ADDR, CLK_GCLK2_ENABLE_DATA, CLK_GCLK2_EN_SHIFT, CLK_GCLK2_EN_MASK)
-#define _DISABLE_CLOCK_CLK_GCLK2_                      saif_set_reg(CLK_GCLK2_CTRL_REG_ADDR, CLK_GCLK2_DISABLE_DATA, CLK_GCLK2_EN_SHIFT, CLK_GCLK2_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_GCLK2_            saif_get_reg(CLK_GCLK2_CTRL_REG_ADDR, CLK_GCLK2_EN_SHIFT, CLK_GCLK2_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_GCLK2_(x)                 saif_set_reg(CLK_GCLK2_CTRL_REG_ADDR, x, CLK_GCLK2_EN_SHIFT, CLK_GCLK2_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_GCLK2_(div)                  saif_set_reg(CLK_GCLK2_CTRL_REG_ADDR, div, CLK_GCLK2_DIV_SHIFT, CLK_GCLK2_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_GCLK2_            saif_get_reg(CLK_GCLK2_CTRL_REG_ADDR, CLK_GCLK2_DIV_SHIFT, CLK_GCLK2_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U0_U7MC_SFT7110_CORE_CLK_                    saif_set_reg(CLK_U0_U7MC_SFT7110_CORE_CLK_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_CORE_CLK_ENABLE_DATA, CLK_U0_U7MC_SFT7110_CORE_CLK_EN_SHIFT, CLK_U0_U7MC_SFT7110_CORE_CLK_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_U7MC_SFT7110_CORE_CLK_                   saif_set_reg(CLK_U0_U7MC_SFT7110_CORE_CLK_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_CORE_CLK_DISABLE_DATA, CLK_U0_U7MC_SFT7110_CORE_CLK_EN_SHIFT, CLK_U0_U7MC_SFT7110_CORE_CLK_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_U7MC_SFT7110_CORE_CLK_                 saif_get_reg(CLK_U0_U7MC_SFT7110_CORE_CLK_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_CORE_CLK_EN_SHIFT, CLK_U0_U7MC_SFT7110_CORE_CLK_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_U7MC_SFT7110_CORE_CLK_(x)              saif_set_reg(CLK_U0_U7MC_SFT7110_CORE_CLK_CTRL_REG_ADDR, x, CLK_U0_U7MC_SFT7110_CORE_CLK_EN_SHIFT, CLK_U0_U7MC_SFT7110_CORE_CLK_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_U7MC_SFT7110_CORE_CLK1_                   saif_set_reg(CLK_U0_U7MC_SFT7110_CORE_CLK1_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_CORE_CLK1_ENABLE_DATA, CLK_U0_U7MC_SFT7110_CORE_CLK1_EN_SHIFT, CLK_U0_U7MC_SFT7110_CORE_CLK1_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_U7MC_SFT7110_CORE_CLK1_                  saif_set_reg(CLK_U0_U7MC_SFT7110_CORE_CLK1_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_CORE_CLK1_DISABLE_DATA, CLK_U0_U7MC_SFT7110_CORE_CLK1_EN_SHIFT, CLK_U0_U7MC_SFT7110_CORE_CLK1_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_U7MC_SFT7110_CORE_CLK1_                saif_get_reg(CLK_U0_U7MC_SFT7110_CORE_CLK1_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_CORE_CLK1_EN_SHIFT, CLK_U0_U7MC_SFT7110_CORE_CLK1_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_U7MC_SFT7110_CORE_CLK1_(x)             saif_set_reg(CLK_U0_U7MC_SFT7110_CORE_CLK1_CTRL_REG_ADDR, x, CLK_U0_U7MC_SFT7110_CORE_CLK1_EN_SHIFT, CLK_U0_U7MC_SFT7110_CORE_CLK1_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_U7MC_SFT7110_CORE_CLK2_                   saif_set_reg(CLK_U0_U7MC_SFT7110_CORE_CLK2_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_CORE_CLK2_ENABLE_DATA, CLK_U0_U7MC_SFT7110_CORE_CLK2_EN_SHIFT, CLK_U0_U7MC_SFT7110_CORE_CLK2_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_U7MC_SFT7110_CORE_CLK2_                  saif_set_reg(CLK_U0_U7MC_SFT7110_CORE_CLK2_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_CORE_CLK2_DISABLE_DATA, CLK_U0_U7MC_SFT7110_CORE_CLK2_EN_SHIFT, CLK_U0_U7MC_SFT7110_CORE_CLK2_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_U7MC_SFT7110_CORE_CLK2_                saif_get_reg(CLK_U0_U7MC_SFT7110_CORE_CLK2_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_CORE_CLK2_EN_SHIFT, CLK_U0_U7MC_SFT7110_CORE_CLK2_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_U7MC_SFT7110_CORE_CLK2_(x)             saif_set_reg(CLK_U0_U7MC_SFT7110_CORE_CLK2_CTRL_REG_ADDR, x, CLK_U0_U7MC_SFT7110_CORE_CLK2_EN_SHIFT, CLK_U0_U7MC_SFT7110_CORE_CLK2_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_U7MC_SFT7110_CORE_CLK3_                   saif_set_reg(CLK_U0_U7MC_SFT7110_CORE_CLK3_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_CORE_CLK3_ENABLE_DATA, CLK_U0_U7MC_SFT7110_CORE_CLK3_EN_SHIFT, CLK_U0_U7MC_SFT7110_CORE_CLK3_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_U7MC_SFT7110_CORE_CLK3_                  saif_set_reg(CLK_U0_U7MC_SFT7110_CORE_CLK3_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_CORE_CLK3_DISABLE_DATA, CLK_U0_U7MC_SFT7110_CORE_CLK3_EN_SHIFT, CLK_U0_U7MC_SFT7110_CORE_CLK3_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_U7MC_SFT7110_CORE_CLK3_                saif_get_reg(CLK_U0_U7MC_SFT7110_CORE_CLK3_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_CORE_CLK3_EN_SHIFT, CLK_U0_U7MC_SFT7110_CORE_CLK3_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_U7MC_SFT7110_CORE_CLK3_(x)             saif_set_reg(CLK_U0_U7MC_SFT7110_CORE_CLK3_CTRL_REG_ADDR, x, CLK_U0_U7MC_SFT7110_CORE_CLK3_EN_SHIFT, CLK_U0_U7MC_SFT7110_CORE_CLK3_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_U7MC_SFT7110_CORE_CLK4_                   saif_set_reg(CLK_U0_U7MC_SFT7110_CORE_CLK4_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_CORE_CLK4_ENABLE_DATA, CLK_U0_U7MC_SFT7110_CORE_CLK4_EN_SHIFT, CLK_U0_U7MC_SFT7110_CORE_CLK4_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_U7MC_SFT7110_CORE_CLK4_                  saif_set_reg(CLK_U0_U7MC_SFT7110_CORE_CLK4_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_CORE_CLK4_DISABLE_DATA, CLK_U0_U7MC_SFT7110_CORE_CLK4_EN_SHIFT, CLK_U0_U7MC_SFT7110_CORE_CLK4_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_U7MC_SFT7110_CORE_CLK4_                saif_get_reg(CLK_U0_U7MC_SFT7110_CORE_CLK4_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_CORE_CLK4_EN_SHIFT, CLK_U0_U7MC_SFT7110_CORE_CLK4_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_U7MC_SFT7110_CORE_CLK4_(x)             saif_set_reg(CLK_U0_U7MC_SFT7110_CORE_CLK4_CTRL_REG_ADDR, x, CLK_U0_U7MC_SFT7110_CORE_CLK4_EN_SHIFT, CLK_U0_U7MC_SFT7110_CORE_CLK4_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_U7MC_SFT7110_DEBUG_CLK_                   saif_set_reg(CLK_U0_U7MC_SFT7110_DEBUG_CLK_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_DEBUG_CLK_ENABLE_DATA, CLK_U0_U7MC_SFT7110_DEBUG_CLK_EN_SHIFT, CLK_U0_U7MC_SFT7110_DEBUG_CLK_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_U7MC_SFT7110_DEBUG_CLK_                  saif_set_reg(CLK_U0_U7MC_SFT7110_DEBUG_CLK_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_DEBUG_CLK_DISABLE_DATA, CLK_U0_U7MC_SFT7110_DEBUG_CLK_EN_SHIFT, CLK_U0_U7MC_SFT7110_DEBUG_CLK_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_U7MC_SFT7110_DEBUG_CLK_                saif_get_reg(CLK_U0_U7MC_SFT7110_DEBUG_CLK_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_DEBUG_CLK_EN_SHIFT, CLK_U0_U7MC_SFT7110_DEBUG_CLK_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_U7MC_SFT7110_DEBUG_CLK_(x)             saif_set_reg(CLK_U0_U7MC_SFT7110_DEBUG_CLK_CTRL_REG_ADDR, x, CLK_U0_U7MC_SFT7110_DEBUG_CLK_EN_SHIFT, CLK_U0_U7MC_SFT7110_DEBUG_CLK_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_U0_U7MC_SFT7110_RTC_TOGGLE_(div)                     saif_set_reg(CLK_U0_U7MC_SFT7110_RTC_TOGGLE_CTRL_REG_ADDR, div, CLK_U0_U7MC_SFT7110_RTC_TOGGLE_DIV_SHIFT, CLK_U0_U7MC_SFT7110_RTC_TOGGLE_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_U0_U7MC_SFT7110_RTC_TOGGLE_               saif_get_reg(CLK_U0_U7MC_SFT7110_RTC_TOGGLE_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_RTC_TOGGLE_DIV_SHIFT, CLK_U0_U7MC_SFT7110_RTC_TOGGLE_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U0_U7MC_SFT7110_TRACE_CLK0_                  saif_set_reg(CLK_U0_U7MC_SFT7110_TRACE_CLK0_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_TRACE_CLK0_ENABLE_DATA, CLK_U0_U7MC_SFT7110_TRACE_CLK0_EN_SHIFT, CLK_U0_U7MC_SFT7110_TRACE_CLK0_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_U7MC_SFT7110_TRACE_CLK0_                         saif_set_reg(CLK_U0_U7MC_SFT7110_TRACE_CLK0_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_TRACE_CLK0_DISABLE_DATA, CLK_U0_U7MC_SFT7110_TRACE_CLK0_EN_SHIFT, CLK_U0_U7MC_SFT7110_TRACE_CLK0_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_U7MC_SFT7110_TRACE_CLK0_               saif_get_reg(CLK_U0_U7MC_SFT7110_TRACE_CLK0_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_TRACE_CLK0_EN_SHIFT, CLK_U0_U7MC_SFT7110_TRACE_CLK0_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_U7MC_SFT7110_TRACE_CLK0_(x)            saif_set_reg(CLK_U0_U7MC_SFT7110_TRACE_CLK0_CTRL_REG_ADDR, x, CLK_U0_U7MC_SFT7110_TRACE_CLK0_EN_SHIFT, CLK_U0_U7MC_SFT7110_TRACE_CLK0_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_U7MC_SFT7110_TRACE_CLK1_                  saif_set_reg(CLK_U0_U7MC_SFT7110_TRACE_CLK1_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_TRACE_CLK1_ENABLE_DATA, CLK_U0_U7MC_SFT7110_TRACE_CLK1_EN_SHIFT, CLK_U0_U7MC_SFT7110_TRACE_CLK1_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_U7MC_SFT7110_TRACE_CLK1_                         saif_set_reg(CLK_U0_U7MC_SFT7110_TRACE_CLK1_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_TRACE_CLK1_DISABLE_DATA, CLK_U0_U7MC_SFT7110_TRACE_CLK1_EN_SHIFT, CLK_U0_U7MC_SFT7110_TRACE_CLK1_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_U7MC_SFT7110_TRACE_CLK1_               saif_get_reg(CLK_U0_U7MC_SFT7110_TRACE_CLK1_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_TRACE_CLK1_EN_SHIFT, CLK_U0_U7MC_SFT7110_TRACE_CLK1_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_U7MC_SFT7110_TRACE_CLK1_(x)            saif_set_reg(CLK_U0_U7MC_SFT7110_TRACE_CLK1_CTRL_REG_ADDR, x, CLK_U0_U7MC_SFT7110_TRACE_CLK1_EN_SHIFT, CLK_U0_U7MC_SFT7110_TRACE_CLK1_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_U7MC_SFT7110_TRACE_CLK2_                  saif_set_reg(CLK_U0_U7MC_SFT7110_TRACE_CLK2_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_TRACE_CLK2_ENABLE_DATA, CLK_U0_U7MC_SFT7110_TRACE_CLK2_EN_SHIFT, CLK_U0_U7MC_SFT7110_TRACE_CLK2_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_U7MC_SFT7110_TRACE_CLK2_                         saif_set_reg(CLK_U0_U7MC_SFT7110_TRACE_CLK2_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_TRACE_CLK2_DISABLE_DATA, CLK_U0_U7MC_SFT7110_TRACE_CLK2_EN_SHIFT, CLK_U0_U7MC_SFT7110_TRACE_CLK2_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_U7MC_SFT7110_TRACE_CLK2_               saif_get_reg(CLK_U0_U7MC_SFT7110_TRACE_CLK2_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_TRACE_CLK2_EN_SHIFT, CLK_U0_U7MC_SFT7110_TRACE_CLK2_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_U7MC_SFT7110_TRACE_CLK2_(x)            saif_set_reg(CLK_U0_U7MC_SFT7110_TRACE_CLK2_CTRL_REG_ADDR, x, CLK_U0_U7MC_SFT7110_TRACE_CLK2_EN_SHIFT, CLK_U0_U7MC_SFT7110_TRACE_CLK2_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_U7MC_SFT7110_TRACE_CLK3_                  saif_set_reg(CLK_U0_U7MC_SFT7110_TRACE_CLK3_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_TRACE_CLK3_ENABLE_DATA, CLK_U0_U7MC_SFT7110_TRACE_CLK3_EN_SHIFT, CLK_U0_U7MC_SFT7110_TRACE_CLK3_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_U7MC_SFT7110_TRACE_CLK3_                         saif_set_reg(CLK_U0_U7MC_SFT7110_TRACE_CLK3_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_TRACE_CLK3_DISABLE_DATA, CLK_U0_U7MC_SFT7110_TRACE_CLK3_EN_SHIFT, CLK_U0_U7MC_SFT7110_TRACE_CLK3_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_U7MC_SFT7110_TRACE_CLK3_               saif_get_reg(CLK_U0_U7MC_SFT7110_TRACE_CLK3_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_TRACE_CLK3_EN_SHIFT, CLK_U0_U7MC_SFT7110_TRACE_CLK3_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_U7MC_SFT7110_TRACE_CLK3_(x)            saif_set_reg(CLK_U0_U7MC_SFT7110_TRACE_CLK3_CTRL_REG_ADDR, x, CLK_U0_U7MC_SFT7110_TRACE_CLK3_EN_SHIFT, CLK_U0_U7MC_SFT7110_TRACE_CLK3_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_U7MC_SFT7110_TRACE_CLK4_                  saif_set_reg(CLK_U0_U7MC_SFT7110_TRACE_CLK4_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_TRACE_CLK4_ENABLE_DATA, CLK_U0_U7MC_SFT7110_TRACE_CLK4_EN_SHIFT, CLK_U0_U7MC_SFT7110_TRACE_CLK4_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_U7MC_SFT7110_TRACE_CLK4_                         saif_set_reg(CLK_U0_U7MC_SFT7110_TRACE_CLK4_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_TRACE_CLK4_DISABLE_DATA, CLK_U0_U7MC_SFT7110_TRACE_CLK4_EN_SHIFT, CLK_U0_U7MC_SFT7110_TRACE_CLK4_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_U7MC_SFT7110_TRACE_CLK4_               saif_get_reg(CLK_U0_U7MC_SFT7110_TRACE_CLK4_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_TRACE_CLK4_EN_SHIFT, CLK_U0_U7MC_SFT7110_TRACE_CLK4_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_U7MC_SFT7110_TRACE_CLK4_(x)            saif_set_reg(CLK_U0_U7MC_SFT7110_TRACE_CLK4_CTRL_REG_ADDR, x, CLK_U0_U7MC_SFT7110_TRACE_CLK4_EN_SHIFT, CLK_U0_U7MC_SFT7110_TRACE_CLK4_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_U7MC_SFT7110_TRACE_COM_CLK_                       saif_set_reg(CLK_U0_U7MC_SFT7110_TRACE_COM_CLK_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_TRACE_COM_CLK_ENABLE_DATA, CLK_U0_U7MC_SFT7110_TRACE_COM_CLK_EN_SHIFT, CLK_U0_U7MC_SFT7110_TRACE_COM_CLK_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_U7MC_SFT7110_TRACE_COM_CLK_                      saif_set_reg(CLK_U0_U7MC_SFT7110_TRACE_COM_CLK_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_TRACE_COM_CLK_DISABLE_DATA, CLK_U0_U7MC_SFT7110_TRACE_COM_CLK_EN_SHIFT, CLK_U0_U7MC_SFT7110_TRACE_COM_CLK_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_U7MC_SFT7110_TRACE_COM_CLK_            saif_get_reg(CLK_U0_U7MC_SFT7110_TRACE_COM_CLK_CTRL_REG_ADDR, CLK_U0_U7MC_SFT7110_TRACE_COM_CLK_EN_SHIFT, CLK_U0_U7MC_SFT7110_TRACE_COM_CLK_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_U7MC_SFT7110_TRACE_COM_CLK_(x)                 saif_set_reg(CLK_U0_U7MC_SFT7110_TRACE_COM_CLK_CTRL_REG_ADDR, x, CLK_U0_U7MC_SFT7110_TRACE_COM_CLK_EN_SHIFT, CLK_U0_U7MC_SFT7110_TRACE_COM_CLK_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_SFT7110_NOC_BUS_CLK_CPU_AXI_                      saif_set_reg(CLK_U0_SFT7110_NOC_BUS_CLK_CPU_AXI_CTRL_REG_ADDR, CLK_U0_SFT7110_NOC_BUS_CLK_CPU_AXI_ENABLE_DATA, CLK_U0_SFT7110_NOC_BUS_CLK_CPU_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_CPU_AXI_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_SFT7110_NOC_BUS_CLK_CPU_AXI_                     saif_set_reg(CLK_U0_SFT7110_NOC_BUS_CLK_CPU_AXI_CTRL_REG_ADDR, CLK_U0_SFT7110_NOC_BUS_CLK_CPU_AXI_DISABLE_DATA, CLK_U0_SFT7110_NOC_BUS_CLK_CPU_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_CPU_AXI_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_SFT7110_NOC_BUS_CLK_CPU_AXI_           saif_get_reg(CLK_U0_SFT7110_NOC_BUS_CLK_CPU_AXI_CTRL_REG_ADDR, CLK_U0_SFT7110_NOC_BUS_CLK_CPU_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_CPU_AXI_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_SFT7110_NOC_BUS_CLK_CPU_AXI_(x)                saif_set_reg(CLK_U0_SFT7110_NOC_BUS_CLK_CPU_AXI_CTRL_REG_ADDR, x, CLK_U0_SFT7110_NOC_BUS_CLK_CPU_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_CPU_AXI_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_SFT7110_NOC_BUS_CLK_AXICFG0_AXI_                  saif_set_reg(CLK_U0_SFT7110_NOC_BUS_CLK_AXICFG0_AXI_CTRL_REG_ADDR, CLK_U0_SFT7110_NOC_BUS_CLK_AXICFG0_AXI_ENABLE_DATA, CLK_U0_SFT7110_NOC_BUS_CLK_AXICFG0_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_AXICFG0_AXI_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_SFT7110_NOC_BUS_CLK_AXICFG0_AXI_                         saif_set_reg(CLK_U0_SFT7110_NOC_BUS_CLK_AXICFG0_AXI_CTRL_REG_ADDR, CLK_U0_SFT7110_NOC_BUS_CLK_AXICFG0_AXI_DISABLE_DATA, CLK_U0_SFT7110_NOC_BUS_CLK_AXICFG0_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_AXICFG0_AXI_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_SFT7110_NOC_BUS_CLK_AXICFG0_AXI_               saif_get_reg(CLK_U0_SFT7110_NOC_BUS_CLK_AXICFG0_AXI_CTRL_REG_ADDR, CLK_U0_SFT7110_NOC_BUS_CLK_AXICFG0_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_AXICFG0_AXI_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_SFT7110_NOC_BUS_CLK_AXICFG0_AXI_(x)            saif_set_reg(CLK_U0_SFT7110_NOC_BUS_CLK_AXICFG0_AXI_CTRL_REG_ADDR, x, CLK_U0_SFT7110_NOC_BUS_CLK_AXICFG0_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_AXICFG0_AXI_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_OSC_DIV2_(div)                       saif_set_reg(CLK_OSC_DIV2_CTRL_REG_ADDR, div, CLK_OSC_DIV2_DIV_SHIFT, CLK_OSC_DIV2_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_OSC_DIV2_                 saif_get_reg(CLK_OSC_DIV2_CTRL_REG_ADDR, CLK_OSC_DIV2_DIV_SHIFT, CLK_OSC_DIV2_DIV_MASK)
-#define _DIVIDE_CLOCK_CLK_PLL1_DIV4_(div)                      saif_set_reg(CLK_PLL1_DIV4_CTRL_REG_ADDR, div, CLK_PLL1_DIV4_DIV_SHIFT, CLK_PLL1_DIV4_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_PLL1_DIV4_                saif_get_reg(CLK_PLL1_DIV4_CTRL_REG_ADDR, CLK_PLL1_DIV4_DIV_SHIFT, CLK_PLL1_DIV4_DIV_MASK)
-#define _DIVIDE_CLOCK_CLK_PLL1_DIV8_(div)                      saif_set_reg(CLK_PLL1_DIV8_CTRL_REG_ADDR, div, CLK_PLL1_DIV8_DIV_SHIFT, CLK_PLL1_DIV8_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_PLL1_DIV8_                saif_get_reg(CLK_PLL1_DIV8_CTRL_REG_ADDR, CLK_PLL1_DIV8_DIV_SHIFT, CLK_PLL1_DIV8_DIV_MASK)
-#define _SWITCH_CLOCK_CLK_DDR_BUS_SOURCE_CLK_OSC_DIV2_         saif_set_reg(CLK_DDR_BUS_CTRL_REG_ADDR, CLK_DDR_BUS_SW_CLK_OSC_DIV2_DATA, CLK_DDR_BUS_SW_SHIFT, CLK_DDR_BUS_SW_MASK)
-#define _SWITCH_CLOCK_CLK_DDR_BUS_SOURCE_CLK_PLL1_DIV2_        saif_set_reg(CLK_DDR_BUS_CTRL_REG_ADDR, CLK_DDR_BUS_SW_CLK_PLL1_DIV2_DATA, CLK_DDR_BUS_SW_SHIFT, CLK_DDR_BUS_SW_MASK)
-#define _SWITCH_CLOCK_CLK_DDR_BUS_SOURCE_CLK_PLL1_DIV4_        saif_set_reg(CLK_DDR_BUS_CTRL_REG_ADDR, CLK_DDR_BUS_SW_CLK_PLL1_DIV4_DATA, CLK_DDR_BUS_SW_SHIFT, CLK_DDR_BUS_SW_MASK)
-#define _SWITCH_CLOCK_CLK_DDR_BUS_SOURCE_CLK_PLL1_DIV8_        saif_set_reg(CLK_DDR_BUS_CTRL_REG_ADDR, CLK_DDR_BUS_SW_CLK_PLL1_DIV8_DATA, CLK_DDR_BUS_SW_SHIFT, CLK_DDR_BUS_SW_MASK)
-#define _GET_CLOCK_SOURCE_STATUS_CLK_DDR_BUS_          saif_get_reg(CLK_DDR_BUS_CTRL_REG_ADDR, CLK_DDR_BUS_SW_SHIFT, CLK_DDR_BUS_SW_MASK)
-#define _SET_CLOCK_SOURCE_STATUS_CLK_DDR_BUS_(x)               saif_set_reg(CLK_DDR_BUS_CTRL_REG_ADDR, x, CLK_DDR_BUS_SW_SHIFT, CLK_DDR_BUS_SW_MASK)
-#define _ENABLE_CLOCK_CLK_U0_DDR_SFT7110_CLK_AXI_                      saif_set_reg(CLK_U0_DDR_SFT7110_CLK_AXI_CTRL_REG_ADDR, CLK_U0_DDR_SFT7110_CLK_AXI_ENABLE_DATA, CLK_U0_DDR_SFT7110_CLK_AXI_EN_SHIFT, CLK_U0_DDR_SFT7110_CLK_AXI_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_DDR_SFT7110_CLK_AXI_                     saif_set_reg(CLK_U0_DDR_SFT7110_CLK_AXI_CTRL_REG_ADDR, CLK_U0_DDR_SFT7110_CLK_AXI_DISABLE_DATA, CLK_U0_DDR_SFT7110_CLK_AXI_EN_SHIFT, CLK_U0_DDR_SFT7110_CLK_AXI_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_DDR_SFT7110_CLK_AXI_           saif_get_reg(CLK_U0_DDR_SFT7110_CLK_AXI_CTRL_REG_ADDR, CLK_U0_DDR_SFT7110_CLK_AXI_EN_SHIFT, CLK_U0_DDR_SFT7110_CLK_AXI_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_DDR_SFT7110_CLK_AXI_(x)                saif_set_reg(CLK_U0_DDR_SFT7110_CLK_AXI_CTRL_REG_ADDR, x, CLK_U0_DDR_SFT7110_CLK_AXI_EN_SHIFT, CLK_U0_DDR_SFT7110_CLK_AXI_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_GPU_CORE_(div)                       saif_set_reg(CLK_GPU_CORE_CTRL_REG_ADDR, div, CLK_GPU_CORE_DIV_SHIFT, CLK_GPU_CORE_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_GPU_CORE_                 saif_get_reg(CLK_GPU_CORE_CTRL_REG_ADDR, CLK_GPU_CORE_DIV_SHIFT, CLK_GPU_CORE_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U0_IMG_GPU_CORE_CLK_                         saif_set_reg(CLK_U0_IMG_GPU_CORE_CLK_CTRL_REG_ADDR, CLK_U0_IMG_GPU_CORE_CLK_ENABLE_DATA, CLK_U0_IMG_GPU_CORE_CLK_EN_SHIFT, CLK_U0_IMG_GPU_CORE_CLK_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_IMG_GPU_CORE_CLK_                        saif_set_reg(CLK_U0_IMG_GPU_CORE_CLK_CTRL_REG_ADDR, CLK_U0_IMG_GPU_CORE_CLK_DISABLE_DATA, CLK_U0_IMG_GPU_CORE_CLK_EN_SHIFT, CLK_U0_IMG_GPU_CORE_CLK_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_IMG_GPU_CORE_CLK_              saif_get_reg(CLK_U0_IMG_GPU_CORE_CLK_CTRL_REG_ADDR, CLK_U0_IMG_GPU_CORE_CLK_EN_SHIFT, CLK_U0_IMG_GPU_CORE_CLK_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_IMG_GPU_CORE_CLK_(x)           saif_set_reg(CLK_U0_IMG_GPU_CORE_CLK_CTRL_REG_ADDR, x, CLK_U0_IMG_GPU_CORE_CLK_EN_SHIFT, CLK_U0_IMG_GPU_CORE_CLK_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_IMG_GPU_SYS_CLK_                  saif_set_reg(CLK_U0_IMG_GPU_SYS_CLK_CTRL_REG_ADDR, CLK_U0_IMG_GPU_SYS_CLK_ENABLE_DATA, CLK_U0_IMG_GPU_SYS_CLK_EN_SHIFT, CLK_U0_IMG_GPU_SYS_CLK_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_IMG_GPU_SYS_CLK_                         saif_set_reg(CLK_U0_IMG_GPU_SYS_CLK_CTRL_REG_ADDR, CLK_U0_IMG_GPU_SYS_CLK_DISABLE_DATA, CLK_U0_IMG_GPU_SYS_CLK_EN_SHIFT, CLK_U0_IMG_GPU_SYS_CLK_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_IMG_GPU_SYS_CLK_               saif_get_reg(CLK_U0_IMG_GPU_SYS_CLK_CTRL_REG_ADDR, CLK_U0_IMG_GPU_SYS_CLK_EN_SHIFT, CLK_U0_IMG_GPU_SYS_CLK_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_IMG_GPU_SYS_CLK_(x)            saif_set_reg(CLK_U0_IMG_GPU_SYS_CLK_CTRL_REG_ADDR, x, CLK_U0_IMG_GPU_SYS_CLK_EN_SHIFT, CLK_U0_IMG_GPU_SYS_CLK_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_IMG_GPU_CLK_APB_                  saif_set_reg(CLK_U0_IMG_GPU_CLK_APB_CTRL_REG_ADDR, CLK_U0_IMG_GPU_CLK_APB_ENABLE_DATA, CLK_U0_IMG_GPU_CLK_APB_EN_SHIFT, CLK_U0_IMG_GPU_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_IMG_GPU_CLK_APB_                         saif_set_reg(CLK_U0_IMG_GPU_CLK_APB_CTRL_REG_ADDR, CLK_U0_IMG_GPU_CLK_APB_DISABLE_DATA, CLK_U0_IMG_GPU_CLK_APB_EN_SHIFT, CLK_U0_IMG_GPU_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_IMG_GPU_CLK_APB_               saif_get_reg(CLK_U0_IMG_GPU_CLK_APB_CTRL_REG_ADDR, CLK_U0_IMG_GPU_CLK_APB_EN_SHIFT, CLK_U0_IMG_GPU_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_IMG_GPU_CLK_APB_(x)            saif_set_reg(CLK_U0_IMG_GPU_CLK_APB_CTRL_REG_ADDR, x, CLK_U0_IMG_GPU_CLK_APB_EN_SHIFT, CLK_U0_IMG_GPU_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_IMG_GPU_RTC_TOGGLE_                       saif_set_reg(CLK_U0_IMG_GPU_RTC_TOGGLE_CTRL_REG_ADDR, CLK_U0_IMG_GPU_RTC_TOGGLE_ENABLE_DATA, CLK_U0_IMG_GPU_RTC_TOGGLE_EN_SHIFT, CLK_U0_IMG_GPU_RTC_TOGGLE_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_IMG_GPU_RTC_TOGGLE_                      saif_set_reg(CLK_U0_IMG_GPU_RTC_TOGGLE_CTRL_REG_ADDR, CLK_U0_IMG_GPU_RTC_TOGGLE_DISABLE_DATA, CLK_U0_IMG_GPU_RTC_TOGGLE_EN_SHIFT, CLK_U0_IMG_GPU_RTC_TOGGLE_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_IMG_GPU_RTC_TOGGLE_            saif_get_reg(CLK_U0_IMG_GPU_RTC_TOGGLE_CTRL_REG_ADDR, CLK_U0_IMG_GPU_RTC_TOGGLE_EN_SHIFT, CLK_U0_IMG_GPU_RTC_TOGGLE_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_IMG_GPU_RTC_TOGGLE_(x)                 saif_set_reg(CLK_U0_IMG_GPU_RTC_TOGGLE_CTRL_REG_ADDR, x, CLK_U0_IMG_GPU_RTC_TOGGLE_EN_SHIFT, CLK_U0_IMG_GPU_RTC_TOGGLE_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_U0_IMG_GPU_RTC_TOGGLE_(div)                  saif_set_reg(CLK_U0_IMG_GPU_RTC_TOGGLE_CTRL_REG_ADDR, div, CLK_U0_IMG_GPU_RTC_TOGGLE_DIV_SHIFT, CLK_U0_IMG_GPU_RTC_TOGGLE_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_U0_IMG_GPU_RTC_TOGGLE_            saif_get_reg(CLK_U0_IMG_GPU_RTC_TOGGLE_CTRL_REG_ADDR, CLK_U0_IMG_GPU_RTC_TOGGLE_DIV_SHIFT, CLK_U0_IMG_GPU_RTC_TOGGLE_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U0_SFT7110_NOC_BUS_CLK_GPU_AXI_                      saif_set_reg(CLK_U0_SFT7110_NOC_BUS_CLK_GPU_AXI_CTRL_REG_ADDR, CLK_U0_SFT7110_NOC_BUS_CLK_GPU_AXI_ENABLE_DATA, CLK_U0_SFT7110_NOC_BUS_CLK_GPU_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_GPU_AXI_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_SFT7110_NOC_BUS_CLK_GPU_AXI_                     saif_set_reg(CLK_U0_SFT7110_NOC_BUS_CLK_GPU_AXI_CTRL_REG_ADDR, CLK_U0_SFT7110_NOC_BUS_CLK_GPU_AXI_DISABLE_DATA, CLK_U0_SFT7110_NOC_BUS_CLK_GPU_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_GPU_AXI_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_SFT7110_NOC_BUS_CLK_GPU_AXI_           saif_get_reg(CLK_U0_SFT7110_NOC_BUS_CLK_GPU_AXI_CTRL_REG_ADDR, CLK_U0_SFT7110_NOC_BUS_CLK_GPU_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_GPU_AXI_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_SFT7110_NOC_BUS_CLK_GPU_AXI_(x)                saif_set_reg(CLK_U0_SFT7110_NOC_BUS_CLK_GPU_AXI_CTRL_REG_ADDR, x, CLK_U0_SFT7110_NOC_BUS_CLK_GPU_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_GPU_AXI_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISPCORE_2X_                       saif_set_reg(CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISPCORE_2X_CTRL_REG_ADDR, CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISPCORE_2X_ENABLE_DATA, CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISPCORE_2X_EN_SHIFT, CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISPCORE_2X_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISPCORE_2X_                      saif_set_reg(CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISPCORE_2X_CTRL_REG_ADDR, CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISPCORE_2X_DISABLE_DATA, CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISPCORE_2X_EN_SHIFT, CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISPCORE_2X_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISPCORE_2X_            saif_get_reg(CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISPCORE_2X_CTRL_REG_ADDR, CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISPCORE_2X_EN_SHIFT, CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISPCORE_2X_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISPCORE_2X_(x)                 saif_set_reg(CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISPCORE_2X_CTRL_REG_ADDR, x, CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISPCORE_2X_EN_SHIFT, CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISPCORE_2X_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISP_AXI_                  saif_set_reg(CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISP_AXI_CTRL_REG_ADDR, CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISP_AXI_ENABLE_DATA, CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISP_AXI_EN_SHIFT, CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISP_AXI_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISP_AXI_                         saif_set_reg(CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISP_AXI_CTRL_REG_ADDR, CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISP_AXI_DISABLE_DATA, CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISP_AXI_EN_SHIFT, CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISP_AXI_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISP_AXI_               saif_get_reg(CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISP_AXI_CTRL_REG_ADDR, CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISP_AXI_EN_SHIFT, CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISP_AXI_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISP_AXI_(x)            saif_set_reg(CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISP_AXI_CTRL_REG_ADDR, x, CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISP_AXI_EN_SHIFT, CLK_U0_DOM_ISP_TOP_CLK_DOM_ISP_TOP_CLK_ISP_AXI_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_SFT7110_NOC_BUS_CLK_ISP_AXI_                      saif_set_reg(CLK_U0_SFT7110_NOC_BUS_CLK_ISP_AXI_CTRL_REG_ADDR, CLK_U0_SFT7110_NOC_BUS_CLK_ISP_AXI_ENABLE_DATA, CLK_U0_SFT7110_NOC_BUS_CLK_ISP_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_ISP_AXI_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_SFT7110_NOC_BUS_CLK_ISP_AXI_                     saif_set_reg(CLK_U0_SFT7110_NOC_BUS_CLK_ISP_AXI_CTRL_REG_ADDR, CLK_U0_SFT7110_NOC_BUS_CLK_ISP_AXI_DISABLE_DATA, CLK_U0_SFT7110_NOC_BUS_CLK_ISP_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_ISP_AXI_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_SFT7110_NOC_BUS_CLK_ISP_AXI_           saif_get_reg(CLK_U0_SFT7110_NOC_BUS_CLK_ISP_AXI_CTRL_REG_ADDR, CLK_U0_SFT7110_NOC_BUS_CLK_ISP_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_ISP_AXI_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_SFT7110_NOC_BUS_CLK_ISP_AXI_(x)                saif_set_reg(CLK_U0_SFT7110_NOC_BUS_CLK_ISP_AXI_CTRL_REG_ADDR, x, CLK_U0_SFT7110_NOC_BUS_CLK_ISP_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_ISP_AXI_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_HIFI4_CORE_(div)                     saif_set_reg(CLK_HIFI4_CORE_CTRL_REG_ADDR, div, CLK_HIFI4_CORE_DIV_SHIFT, CLK_HIFI4_CORE_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_HIFI4_CORE_               saif_get_reg(CLK_HIFI4_CORE_CTRL_REG_ADDR, CLK_HIFI4_CORE_DIV_SHIFT, CLK_HIFI4_CORE_DIV_MASK)
-#define _DIVIDE_CLOCK_CLK_HIFI4_AXI_(div)                      saif_set_reg(CLK_HIFI4_AXI_CTRL_REG_ADDR, div, CLK_HIFI4_AXI_DIV_SHIFT, CLK_HIFI4_AXI_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_HIFI4_AXI_                saif_get_reg(CLK_HIFI4_AXI_CTRL_REG_ADDR, CLK_HIFI4_AXI_DIV_SHIFT, CLK_HIFI4_AXI_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U0_AXI_CFG1_DEC_CLK_MAIN_                    saif_set_reg(CLK_U0_AXI_CFG1_DEC_CLK_MAIN_CTRL_REG_ADDR, CLK_U0_AXI_CFG1_DEC_CLK_MAIN_ENABLE_DATA, CLK_U0_AXI_CFG1_DEC_CLK_MAIN_EN_SHIFT, CLK_U0_AXI_CFG1_DEC_CLK_MAIN_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_AXI_CFG1_DEC_CLK_MAIN_                   saif_set_reg(CLK_U0_AXI_CFG1_DEC_CLK_MAIN_CTRL_REG_ADDR, CLK_U0_AXI_CFG1_DEC_CLK_MAIN_DISABLE_DATA, CLK_U0_AXI_CFG1_DEC_CLK_MAIN_EN_SHIFT, CLK_U0_AXI_CFG1_DEC_CLK_MAIN_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_AXI_CFG1_DEC_CLK_MAIN_                 saif_get_reg(CLK_U0_AXI_CFG1_DEC_CLK_MAIN_CTRL_REG_ADDR, CLK_U0_AXI_CFG1_DEC_CLK_MAIN_EN_SHIFT, CLK_U0_AXI_CFG1_DEC_CLK_MAIN_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_AXI_CFG1_DEC_CLK_MAIN_(x)              saif_set_reg(CLK_U0_AXI_CFG1_DEC_CLK_MAIN_CTRL_REG_ADDR, x, CLK_U0_AXI_CFG1_DEC_CLK_MAIN_EN_SHIFT, CLK_U0_AXI_CFG1_DEC_CLK_MAIN_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_AXI_CFG1_DEC_CLK_AHB_                     saif_set_reg(CLK_U0_AXI_CFG1_DEC_CLK_AHB_CTRL_REG_ADDR, CLK_U0_AXI_CFG1_DEC_CLK_AHB_ENABLE_DATA, CLK_U0_AXI_CFG1_DEC_CLK_AHB_EN_SHIFT, CLK_U0_AXI_CFG1_DEC_CLK_AHB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_AXI_CFG1_DEC_CLK_AHB_                    saif_set_reg(CLK_U0_AXI_CFG1_DEC_CLK_AHB_CTRL_REG_ADDR, CLK_U0_AXI_CFG1_DEC_CLK_AHB_DISABLE_DATA, CLK_U0_AXI_CFG1_DEC_CLK_AHB_EN_SHIFT, CLK_U0_AXI_CFG1_DEC_CLK_AHB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_AXI_CFG1_DEC_CLK_AHB_          saif_get_reg(CLK_U0_AXI_CFG1_DEC_CLK_AHB_CTRL_REG_ADDR, CLK_U0_AXI_CFG1_DEC_CLK_AHB_EN_SHIFT, CLK_U0_AXI_CFG1_DEC_CLK_AHB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_AXI_CFG1_DEC_CLK_AHB_(x)               saif_set_reg(CLK_U0_AXI_CFG1_DEC_CLK_AHB_CTRL_REG_ADDR, x, CLK_U0_AXI_CFG1_DEC_CLK_AHB_EN_SHIFT, CLK_U0_AXI_CFG1_DEC_CLK_AHB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_SRC_                       saif_set_reg(CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_SRC_CTRL_REG_ADDR, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_SRC_ENABLE_DATA, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_SRC_EN_SHIFT, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_SRC_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_SRC_                      saif_set_reg(CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_SRC_CTRL_REG_ADDR, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_SRC_DISABLE_DATA, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_SRC_EN_SHIFT, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_SRC_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_SRC_            saif_get_reg(CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_SRC_CTRL_REG_ADDR, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_SRC_EN_SHIFT, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_SRC_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_SRC_(x)                 saif_set_reg(CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_SRC_CTRL_REG_ADDR, x, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_SRC_EN_SHIFT, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_SRC_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_VOUT_AXI_(div)                       saif_set_reg(CLK_VOUT_AXI_CTRL_REG_ADDR, div, CLK_VOUT_AXI_DIV_SHIFT, CLK_VOUT_AXI_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_VOUT_AXI_                 saif_get_reg(CLK_VOUT_AXI_CTRL_REG_ADDR, CLK_VOUT_AXI_DIV_SHIFT, CLK_VOUT_AXI_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U0_SFT7110_NOC_BUS_CLK_DISP_AXI_                     saif_set_reg(CLK_U0_SFT7110_NOC_BUS_CLK_DISP_AXI_CTRL_REG_ADDR, CLK_U0_SFT7110_NOC_BUS_CLK_DISP_AXI_ENABLE_DATA, CLK_U0_SFT7110_NOC_BUS_CLK_DISP_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_DISP_AXI_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_SFT7110_NOC_BUS_CLK_DISP_AXI_                    saif_set_reg(CLK_U0_SFT7110_NOC_BUS_CLK_DISP_AXI_CTRL_REG_ADDR, CLK_U0_SFT7110_NOC_BUS_CLK_DISP_AXI_DISABLE_DATA, CLK_U0_SFT7110_NOC_BUS_CLK_DISP_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_DISP_AXI_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_SFT7110_NOC_BUS_CLK_DISP_AXI_          saif_get_reg(CLK_U0_SFT7110_NOC_BUS_CLK_DISP_AXI_CTRL_REG_ADDR, CLK_U0_SFT7110_NOC_BUS_CLK_DISP_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_DISP_AXI_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_SFT7110_NOC_BUS_CLK_DISP_AXI_(x)               saif_set_reg(CLK_U0_SFT7110_NOC_BUS_CLK_DISP_AXI_CTRL_REG_ADDR, x, CLK_U0_SFT7110_NOC_BUS_CLK_DISP_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_DISP_AXI_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AHB_                       saif_set_reg(CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AHB_CTRL_REG_ADDR, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AHB_ENABLE_DATA, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AHB_EN_SHIFT, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AHB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AHB_                      saif_set_reg(CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AHB_CTRL_REG_ADDR, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AHB_DISABLE_DATA, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AHB_EN_SHIFT, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AHB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AHB_            saif_get_reg(CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AHB_CTRL_REG_ADDR, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AHB_EN_SHIFT, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AHB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AHB_(x)                 saif_set_reg(CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AHB_CTRL_REG_ADDR, x, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AHB_EN_SHIFT, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AHB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AXI_                       saif_set_reg(CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AXI_CTRL_REG_ADDR, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AXI_ENABLE_DATA, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AXI_EN_SHIFT, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AXI_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AXI_                      saif_set_reg(CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AXI_CTRL_REG_ADDR, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AXI_DISABLE_DATA, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AXI_EN_SHIFT, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AXI_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AXI_            saif_get_reg(CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AXI_CTRL_REG_ADDR, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AXI_EN_SHIFT, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AXI_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AXI_(x)                 saif_set_reg(CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AXI_CTRL_REG_ADDR, x, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AXI_EN_SHIFT, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_VOUT_AXI_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_HDMITX0_MCLK_                   saif_set_reg(CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_HDMITX0_MCLK_CTRL_REG_ADDR, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_HDMITX0_MCLK_ENABLE_DATA, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_HDMITX0_MCLK_EN_SHIFT, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_HDMITX0_MCLK_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_HDMITX0_MCLK_                  saif_set_reg(CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_HDMITX0_MCLK_CTRL_REG_ADDR, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_HDMITX0_MCLK_DISABLE_DATA, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_HDMITX0_MCLK_EN_SHIFT, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_HDMITX0_MCLK_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_HDMITX0_MCLK_                saif_get_reg(CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_HDMITX0_MCLK_CTRL_REG_ADDR, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_HDMITX0_MCLK_EN_SHIFT, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_HDMITX0_MCLK_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_HDMITX0_MCLK_(x)             saif_set_reg(CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_HDMITX0_MCLK_CTRL_REG_ADDR, x, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_HDMITX0_MCLK_EN_SHIFT, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_HDMITX0_MCLK_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_MIPIPHY_REF_(div)                       saif_set_reg(CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_MIPIPHY_REF_CTRL_REG_ADDR, div, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_MIPIPHY_REF_DIV_SHIFT, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_MIPIPHY_REF_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_MIPIPHY_REF_                 saif_get_reg(CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_MIPIPHY_REF_CTRL_REG_ADDR, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_MIPIPHY_REF_DIV_SHIFT, CLK_U0_DOM_VOUT_TOP_CLK_DOM_VOUT_TOP_CLK_MIPIPHY_REF_DIV_MASK)
-#define _DIVIDE_CLOCK_CLK_JPEGC_AXI_(div)                      saif_set_reg(CLK_JPEGC_AXI_CTRL_REG_ADDR, div, CLK_JPEGC_AXI_DIV_SHIFT, CLK_JPEGC_AXI_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_JPEGC_AXI_                saif_get_reg(CLK_JPEGC_AXI_CTRL_REG_ADDR, CLK_JPEGC_AXI_DIV_SHIFT, CLK_JPEGC_AXI_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U0_CODAJ12_CLK_AXI_                  saif_set_reg(CLK_U0_CODAJ12_CLK_AXI_CTRL_REG_ADDR, CLK_U0_CODAJ12_CLK_AXI_ENABLE_DATA, CLK_U0_CODAJ12_CLK_AXI_EN_SHIFT, CLK_U0_CODAJ12_CLK_AXI_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_CODAJ12_CLK_AXI_                         saif_set_reg(CLK_U0_CODAJ12_CLK_AXI_CTRL_REG_ADDR, CLK_U0_CODAJ12_CLK_AXI_DISABLE_DATA, CLK_U0_CODAJ12_CLK_AXI_EN_SHIFT, CLK_U0_CODAJ12_CLK_AXI_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_CODAJ12_CLK_AXI_               saif_get_reg(CLK_U0_CODAJ12_CLK_AXI_CTRL_REG_ADDR, CLK_U0_CODAJ12_CLK_AXI_EN_SHIFT, CLK_U0_CODAJ12_CLK_AXI_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_CODAJ12_CLK_AXI_(x)            saif_set_reg(CLK_U0_CODAJ12_CLK_AXI_CTRL_REG_ADDR, x, CLK_U0_CODAJ12_CLK_AXI_EN_SHIFT, CLK_U0_CODAJ12_CLK_AXI_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_CODAJ12_CLK_CORE_                         saif_set_reg(CLK_U0_CODAJ12_CLK_CORE_CTRL_REG_ADDR, CLK_U0_CODAJ12_CLK_CORE_ENABLE_DATA, CLK_U0_CODAJ12_CLK_CORE_EN_SHIFT, CLK_U0_CODAJ12_CLK_CORE_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_CODAJ12_CLK_CORE_                        saif_set_reg(CLK_U0_CODAJ12_CLK_CORE_CTRL_REG_ADDR, CLK_U0_CODAJ12_CLK_CORE_DISABLE_DATA, CLK_U0_CODAJ12_CLK_CORE_EN_SHIFT, CLK_U0_CODAJ12_CLK_CORE_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_CODAJ12_CLK_CORE_              saif_get_reg(CLK_U0_CODAJ12_CLK_CORE_CTRL_REG_ADDR, CLK_U0_CODAJ12_CLK_CORE_EN_SHIFT, CLK_U0_CODAJ12_CLK_CORE_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_CODAJ12_CLK_CORE_(x)           saif_set_reg(CLK_U0_CODAJ12_CLK_CORE_CTRL_REG_ADDR, x, CLK_U0_CODAJ12_CLK_CORE_EN_SHIFT, CLK_U0_CODAJ12_CLK_CORE_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_U0_CODAJ12_CLK_CORE_(div)                    saif_set_reg(CLK_U0_CODAJ12_CLK_CORE_CTRL_REG_ADDR, div, CLK_U0_CODAJ12_CLK_CORE_DIV_SHIFT, CLK_U0_CODAJ12_CLK_CORE_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_U0_CODAJ12_CLK_CORE_              saif_get_reg(CLK_U0_CODAJ12_CLK_CORE_CTRL_REG_ADDR, CLK_U0_CODAJ12_CLK_CORE_DIV_SHIFT, CLK_U0_CODAJ12_CLK_CORE_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U0_CODAJ12_CLK_APB_                  saif_set_reg(CLK_U0_CODAJ12_CLK_APB_CTRL_REG_ADDR, CLK_U0_CODAJ12_CLK_APB_ENABLE_DATA, CLK_U0_CODAJ12_CLK_APB_EN_SHIFT, CLK_U0_CODAJ12_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_CODAJ12_CLK_APB_                         saif_set_reg(CLK_U0_CODAJ12_CLK_APB_CTRL_REG_ADDR, CLK_U0_CODAJ12_CLK_APB_DISABLE_DATA, CLK_U0_CODAJ12_CLK_APB_EN_SHIFT, CLK_U0_CODAJ12_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_CODAJ12_CLK_APB_               saif_get_reg(CLK_U0_CODAJ12_CLK_APB_CTRL_REG_ADDR, CLK_U0_CODAJ12_CLK_APB_EN_SHIFT, CLK_U0_CODAJ12_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_CODAJ12_CLK_APB_(x)            saif_set_reg(CLK_U0_CODAJ12_CLK_APB_CTRL_REG_ADDR, x, CLK_U0_CODAJ12_CLK_APB_EN_SHIFT, CLK_U0_CODAJ12_CLK_APB_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_VDEC_AXI_(div)                       saif_set_reg(CLK_VDEC_AXI_CTRL_REG_ADDR, div, CLK_VDEC_AXI_DIV_SHIFT, CLK_VDEC_AXI_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_VDEC_AXI_                 saif_get_reg(CLK_VDEC_AXI_CTRL_REG_ADDR, CLK_VDEC_AXI_DIV_SHIFT, CLK_VDEC_AXI_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U0_WAVE511_CLK_AXI_                  saif_set_reg(CLK_U0_WAVE511_CLK_AXI_CTRL_REG_ADDR, CLK_U0_WAVE511_CLK_AXI_ENABLE_DATA, CLK_U0_WAVE511_CLK_AXI_EN_SHIFT, CLK_U0_WAVE511_CLK_AXI_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_WAVE511_CLK_AXI_                         saif_set_reg(CLK_U0_WAVE511_CLK_AXI_CTRL_REG_ADDR, CLK_U0_WAVE511_CLK_AXI_DISABLE_DATA, CLK_U0_WAVE511_CLK_AXI_EN_SHIFT, CLK_U0_WAVE511_CLK_AXI_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_WAVE511_CLK_AXI_               saif_get_reg(CLK_U0_WAVE511_CLK_AXI_CTRL_REG_ADDR, CLK_U0_WAVE511_CLK_AXI_EN_SHIFT, CLK_U0_WAVE511_CLK_AXI_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_WAVE511_CLK_AXI_(x)            saif_set_reg(CLK_U0_WAVE511_CLK_AXI_CTRL_REG_ADDR, x, CLK_U0_WAVE511_CLK_AXI_EN_SHIFT, CLK_U0_WAVE511_CLK_AXI_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_WAVE511_CLK_BPU_                  saif_set_reg(CLK_U0_WAVE511_CLK_BPU_CTRL_REG_ADDR, CLK_U0_WAVE511_CLK_BPU_ENABLE_DATA, CLK_U0_WAVE511_CLK_BPU_EN_SHIFT, CLK_U0_WAVE511_CLK_BPU_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_WAVE511_CLK_BPU_                         saif_set_reg(CLK_U0_WAVE511_CLK_BPU_CTRL_REG_ADDR, CLK_U0_WAVE511_CLK_BPU_DISABLE_DATA, CLK_U0_WAVE511_CLK_BPU_EN_SHIFT, CLK_U0_WAVE511_CLK_BPU_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_WAVE511_CLK_BPU_               saif_get_reg(CLK_U0_WAVE511_CLK_BPU_CTRL_REG_ADDR, CLK_U0_WAVE511_CLK_BPU_EN_SHIFT, CLK_U0_WAVE511_CLK_BPU_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_WAVE511_CLK_BPU_(x)            saif_set_reg(CLK_U0_WAVE511_CLK_BPU_CTRL_REG_ADDR, x, CLK_U0_WAVE511_CLK_BPU_EN_SHIFT, CLK_U0_WAVE511_CLK_BPU_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_U0_WAVE511_CLK_BPU_(div)                     saif_set_reg(CLK_U0_WAVE511_CLK_BPU_CTRL_REG_ADDR, div, CLK_U0_WAVE511_CLK_BPU_DIV_SHIFT, CLK_U0_WAVE511_CLK_BPU_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_U0_WAVE511_CLK_BPU_               saif_get_reg(CLK_U0_WAVE511_CLK_BPU_CTRL_REG_ADDR, CLK_U0_WAVE511_CLK_BPU_DIV_SHIFT, CLK_U0_WAVE511_CLK_BPU_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U0_WAVE511_CLK_VCE_                  saif_set_reg(CLK_U0_WAVE511_CLK_VCE_CTRL_REG_ADDR, CLK_U0_WAVE511_CLK_VCE_ENABLE_DATA, CLK_U0_WAVE511_CLK_VCE_EN_SHIFT, CLK_U0_WAVE511_CLK_VCE_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_WAVE511_CLK_VCE_                         saif_set_reg(CLK_U0_WAVE511_CLK_VCE_CTRL_REG_ADDR, CLK_U0_WAVE511_CLK_VCE_DISABLE_DATA, CLK_U0_WAVE511_CLK_VCE_EN_SHIFT, CLK_U0_WAVE511_CLK_VCE_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_WAVE511_CLK_VCE_               saif_get_reg(CLK_U0_WAVE511_CLK_VCE_CTRL_REG_ADDR, CLK_U0_WAVE511_CLK_VCE_EN_SHIFT, CLK_U0_WAVE511_CLK_VCE_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_WAVE511_CLK_VCE_(x)            saif_set_reg(CLK_U0_WAVE511_CLK_VCE_CTRL_REG_ADDR, x, CLK_U0_WAVE511_CLK_VCE_EN_SHIFT, CLK_U0_WAVE511_CLK_VCE_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_U0_WAVE511_CLK_VCE_(div)                     saif_set_reg(CLK_U0_WAVE511_CLK_VCE_CTRL_REG_ADDR, div, CLK_U0_WAVE511_CLK_VCE_DIV_SHIFT, CLK_U0_WAVE511_CLK_VCE_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_U0_WAVE511_CLK_VCE_               saif_get_reg(CLK_U0_WAVE511_CLK_VCE_CTRL_REG_ADDR, CLK_U0_WAVE511_CLK_VCE_DIV_SHIFT, CLK_U0_WAVE511_CLK_VCE_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U0_WAVE511_CLK_APB_                  saif_set_reg(CLK_U0_WAVE511_CLK_APB_CTRL_REG_ADDR, CLK_U0_WAVE511_CLK_APB_ENABLE_DATA, CLK_U0_WAVE511_CLK_APB_EN_SHIFT, CLK_U0_WAVE511_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_WAVE511_CLK_APB_                         saif_set_reg(CLK_U0_WAVE511_CLK_APB_CTRL_REG_ADDR, CLK_U0_WAVE511_CLK_APB_DISABLE_DATA, CLK_U0_WAVE511_CLK_APB_EN_SHIFT, CLK_U0_WAVE511_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_WAVE511_CLK_APB_               saif_get_reg(CLK_U0_WAVE511_CLK_APB_CTRL_REG_ADDR, CLK_U0_WAVE511_CLK_APB_EN_SHIFT, CLK_U0_WAVE511_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_WAVE511_CLK_APB_(x)            saif_set_reg(CLK_U0_WAVE511_CLK_APB_CTRL_REG_ADDR, x, CLK_U0_WAVE511_CLK_APB_EN_SHIFT, CLK_U0_WAVE511_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_VDEC_JPG_ARB_JPGCLK_                      saif_set_reg(CLK_U0_VDEC_JPG_ARB_JPGCLK_CTRL_REG_ADDR, CLK_U0_VDEC_JPG_ARB_JPGCLK_ENABLE_DATA, CLK_U0_VDEC_JPG_ARB_JPGCLK_EN_SHIFT, CLK_U0_VDEC_JPG_ARB_JPGCLK_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_VDEC_JPG_ARB_JPGCLK_                     saif_set_reg(CLK_U0_VDEC_JPG_ARB_JPGCLK_CTRL_REG_ADDR, CLK_U0_VDEC_JPG_ARB_JPGCLK_DISABLE_DATA, CLK_U0_VDEC_JPG_ARB_JPGCLK_EN_SHIFT, CLK_U0_VDEC_JPG_ARB_JPGCLK_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_VDEC_JPG_ARB_JPGCLK_           saif_get_reg(CLK_U0_VDEC_JPG_ARB_JPGCLK_CTRL_REG_ADDR, CLK_U0_VDEC_JPG_ARB_JPGCLK_EN_SHIFT, CLK_U0_VDEC_JPG_ARB_JPGCLK_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_VDEC_JPG_ARB_JPGCLK_(x)                saif_set_reg(CLK_U0_VDEC_JPG_ARB_JPGCLK_CTRL_REG_ADDR, x, CLK_U0_VDEC_JPG_ARB_JPGCLK_EN_SHIFT, CLK_U0_VDEC_JPG_ARB_JPGCLK_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_VDEC_JPG_ARB_MAINCLK_                     saif_set_reg(CLK_U0_VDEC_JPG_ARB_MAINCLK_CTRL_REG_ADDR, CLK_U0_VDEC_JPG_ARB_MAINCLK_ENABLE_DATA, CLK_U0_VDEC_JPG_ARB_MAINCLK_EN_SHIFT, CLK_U0_VDEC_JPG_ARB_MAINCLK_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_VDEC_JPG_ARB_MAINCLK_                    saif_set_reg(CLK_U0_VDEC_JPG_ARB_MAINCLK_CTRL_REG_ADDR, CLK_U0_VDEC_JPG_ARB_MAINCLK_DISABLE_DATA, CLK_U0_VDEC_JPG_ARB_MAINCLK_EN_SHIFT, CLK_U0_VDEC_JPG_ARB_MAINCLK_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_VDEC_JPG_ARB_MAINCLK_          saif_get_reg(CLK_U0_VDEC_JPG_ARB_MAINCLK_CTRL_REG_ADDR, CLK_U0_VDEC_JPG_ARB_MAINCLK_EN_SHIFT, CLK_U0_VDEC_JPG_ARB_MAINCLK_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_VDEC_JPG_ARB_MAINCLK_(x)               saif_set_reg(CLK_U0_VDEC_JPG_ARB_MAINCLK_CTRL_REG_ADDR, x, CLK_U0_VDEC_JPG_ARB_MAINCLK_EN_SHIFT, CLK_U0_VDEC_JPG_ARB_MAINCLK_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_SFT7110_NOC_BUS_CLK_VDEC_AXI_                     saif_set_reg(CLK_U0_SFT7110_NOC_BUS_CLK_VDEC_AXI_CTRL_REG_ADDR, CLK_U0_SFT7110_NOC_BUS_CLK_VDEC_AXI_ENABLE_DATA, CLK_U0_SFT7110_NOC_BUS_CLK_VDEC_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_VDEC_AXI_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_SFT7110_NOC_BUS_CLK_VDEC_AXI_                    saif_set_reg(CLK_U0_SFT7110_NOC_BUS_CLK_VDEC_AXI_CTRL_REG_ADDR, CLK_U0_SFT7110_NOC_BUS_CLK_VDEC_AXI_DISABLE_DATA, CLK_U0_SFT7110_NOC_BUS_CLK_VDEC_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_VDEC_AXI_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_SFT7110_NOC_BUS_CLK_VDEC_AXI_          saif_get_reg(CLK_U0_SFT7110_NOC_BUS_CLK_VDEC_AXI_CTRL_REG_ADDR, CLK_U0_SFT7110_NOC_BUS_CLK_VDEC_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_VDEC_AXI_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_SFT7110_NOC_BUS_CLK_VDEC_AXI_(x)               saif_set_reg(CLK_U0_SFT7110_NOC_BUS_CLK_VDEC_AXI_CTRL_REG_ADDR, x, CLK_U0_SFT7110_NOC_BUS_CLK_VDEC_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_VDEC_AXI_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_VENC_AXI_(div)                       saif_set_reg(CLK_VENC_AXI_CTRL_REG_ADDR, div, CLK_VENC_AXI_DIV_SHIFT, CLK_VENC_AXI_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_VENC_AXI_                 saif_get_reg(CLK_VENC_AXI_CTRL_REG_ADDR, CLK_VENC_AXI_DIV_SHIFT, CLK_VENC_AXI_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U0_WAVE420L_CLK_AXI_                         saif_set_reg(CLK_U0_WAVE420L_CLK_AXI_CTRL_REG_ADDR, CLK_U0_WAVE420L_CLK_AXI_ENABLE_DATA, CLK_U0_WAVE420L_CLK_AXI_EN_SHIFT, CLK_U0_WAVE420L_CLK_AXI_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_WAVE420L_CLK_AXI_                        saif_set_reg(CLK_U0_WAVE420L_CLK_AXI_CTRL_REG_ADDR, CLK_U0_WAVE420L_CLK_AXI_DISABLE_DATA, CLK_U0_WAVE420L_CLK_AXI_EN_SHIFT, CLK_U0_WAVE420L_CLK_AXI_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_WAVE420L_CLK_AXI_              saif_get_reg(CLK_U0_WAVE420L_CLK_AXI_CTRL_REG_ADDR, CLK_U0_WAVE420L_CLK_AXI_EN_SHIFT, CLK_U0_WAVE420L_CLK_AXI_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_WAVE420L_CLK_AXI_(x)           saif_set_reg(CLK_U0_WAVE420L_CLK_AXI_CTRL_REG_ADDR, x, CLK_U0_WAVE420L_CLK_AXI_EN_SHIFT, CLK_U0_WAVE420L_CLK_AXI_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_WAVE420L_CLK_BPU_                         saif_set_reg(CLK_U0_WAVE420L_CLK_BPU_CTRL_REG_ADDR, CLK_U0_WAVE420L_CLK_BPU_ENABLE_DATA, CLK_U0_WAVE420L_CLK_BPU_EN_SHIFT, CLK_U0_WAVE420L_CLK_BPU_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_WAVE420L_CLK_BPU_                        saif_set_reg(CLK_U0_WAVE420L_CLK_BPU_CTRL_REG_ADDR, CLK_U0_WAVE420L_CLK_BPU_DISABLE_DATA, CLK_U0_WAVE420L_CLK_BPU_EN_SHIFT, CLK_U0_WAVE420L_CLK_BPU_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_WAVE420L_CLK_BPU_              saif_get_reg(CLK_U0_WAVE420L_CLK_BPU_CTRL_REG_ADDR, CLK_U0_WAVE420L_CLK_BPU_EN_SHIFT, CLK_U0_WAVE420L_CLK_BPU_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_WAVE420L_CLK_BPU_(x)           saif_set_reg(CLK_U0_WAVE420L_CLK_BPU_CTRL_REG_ADDR, x, CLK_U0_WAVE420L_CLK_BPU_EN_SHIFT, CLK_U0_WAVE420L_CLK_BPU_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_U0_WAVE420L_CLK_BPU_(div)                    saif_set_reg(CLK_U0_WAVE420L_CLK_BPU_CTRL_REG_ADDR, div, CLK_U0_WAVE420L_CLK_BPU_DIV_SHIFT, CLK_U0_WAVE420L_CLK_BPU_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_U0_WAVE420L_CLK_BPU_              saif_get_reg(CLK_U0_WAVE420L_CLK_BPU_CTRL_REG_ADDR, CLK_U0_WAVE420L_CLK_BPU_DIV_SHIFT, CLK_U0_WAVE420L_CLK_BPU_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U0_WAVE420L_CLK_VCE_                         saif_set_reg(CLK_U0_WAVE420L_CLK_VCE_CTRL_REG_ADDR, CLK_U0_WAVE420L_CLK_VCE_ENABLE_DATA, CLK_U0_WAVE420L_CLK_VCE_EN_SHIFT, CLK_U0_WAVE420L_CLK_VCE_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_WAVE420L_CLK_VCE_                        saif_set_reg(CLK_U0_WAVE420L_CLK_VCE_CTRL_REG_ADDR, CLK_U0_WAVE420L_CLK_VCE_DISABLE_DATA, CLK_U0_WAVE420L_CLK_VCE_EN_SHIFT, CLK_U0_WAVE420L_CLK_VCE_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_WAVE420L_CLK_VCE_              saif_get_reg(CLK_U0_WAVE420L_CLK_VCE_CTRL_REG_ADDR, CLK_U0_WAVE420L_CLK_VCE_EN_SHIFT, CLK_U0_WAVE420L_CLK_VCE_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_WAVE420L_CLK_VCE_(x)           saif_set_reg(CLK_U0_WAVE420L_CLK_VCE_CTRL_REG_ADDR, x, CLK_U0_WAVE420L_CLK_VCE_EN_SHIFT, CLK_U0_WAVE420L_CLK_VCE_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_U0_WAVE420L_CLK_VCE_(div)                    saif_set_reg(CLK_U0_WAVE420L_CLK_VCE_CTRL_REG_ADDR, div, CLK_U0_WAVE420L_CLK_VCE_DIV_SHIFT, CLK_U0_WAVE420L_CLK_VCE_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_U0_WAVE420L_CLK_VCE_              saif_get_reg(CLK_U0_WAVE420L_CLK_VCE_CTRL_REG_ADDR, CLK_U0_WAVE420L_CLK_VCE_DIV_SHIFT, CLK_U0_WAVE420L_CLK_VCE_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U0_WAVE420L_CLK_APB_                         saif_set_reg(CLK_U0_WAVE420L_CLK_APB_CTRL_REG_ADDR, CLK_U0_WAVE420L_CLK_APB_ENABLE_DATA, CLK_U0_WAVE420L_CLK_APB_EN_SHIFT, CLK_U0_WAVE420L_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_WAVE420L_CLK_APB_                        saif_set_reg(CLK_U0_WAVE420L_CLK_APB_CTRL_REG_ADDR, CLK_U0_WAVE420L_CLK_APB_DISABLE_DATA, CLK_U0_WAVE420L_CLK_APB_EN_SHIFT, CLK_U0_WAVE420L_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_WAVE420L_CLK_APB_              saif_get_reg(CLK_U0_WAVE420L_CLK_APB_CTRL_REG_ADDR, CLK_U0_WAVE420L_CLK_APB_EN_SHIFT, CLK_U0_WAVE420L_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_WAVE420L_CLK_APB_(x)           saif_set_reg(CLK_U0_WAVE420L_CLK_APB_CTRL_REG_ADDR, x, CLK_U0_WAVE420L_CLK_APB_EN_SHIFT, CLK_U0_WAVE420L_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_SFT7110_NOC_BUS_CLK_VENC_AXI_                     saif_set_reg(CLK_U0_SFT7110_NOC_BUS_CLK_VENC_AXI_CTRL_REG_ADDR, CLK_U0_SFT7110_NOC_BUS_CLK_VENC_AXI_ENABLE_DATA, CLK_U0_SFT7110_NOC_BUS_CLK_VENC_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_VENC_AXI_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_SFT7110_NOC_BUS_CLK_VENC_AXI_                    saif_set_reg(CLK_U0_SFT7110_NOC_BUS_CLK_VENC_AXI_CTRL_REG_ADDR, CLK_U0_SFT7110_NOC_BUS_CLK_VENC_AXI_DISABLE_DATA, CLK_U0_SFT7110_NOC_BUS_CLK_VENC_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_VENC_AXI_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_SFT7110_NOC_BUS_CLK_VENC_AXI_          saif_get_reg(CLK_U0_SFT7110_NOC_BUS_CLK_VENC_AXI_CTRL_REG_ADDR, CLK_U0_SFT7110_NOC_BUS_CLK_VENC_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_VENC_AXI_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_SFT7110_NOC_BUS_CLK_VENC_AXI_(x)               saif_set_reg(CLK_U0_SFT7110_NOC_BUS_CLK_VENC_AXI_CTRL_REG_ADDR, x, CLK_U0_SFT7110_NOC_BUS_CLK_VENC_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_VENC_AXI_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DIV_                        saif_set_reg(CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DIV_CTRL_REG_ADDR, CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DIV_ENABLE_DATA, CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DIV_EN_SHIFT, CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DIV_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DIV_                       saif_set_reg(CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DIV_CTRL_REG_ADDR, CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DIV_DISABLE_DATA, CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DIV_EN_SHIFT, CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DIV_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DIV_             saif_get_reg(CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DIV_CTRL_REG_ADDR, CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DIV_EN_SHIFT, CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DIV_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DIV_(x)          saif_set_reg(CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DIV_CTRL_REG_ADDR, x, CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DIV_EN_SHIFT, CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DIV_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_AXI_CFG0_DEC_CLK_MAIN_                    saif_set_reg(CLK_U0_AXI_CFG0_DEC_CLK_MAIN_CTRL_REG_ADDR, CLK_U0_AXI_CFG0_DEC_CLK_MAIN_ENABLE_DATA, CLK_U0_AXI_CFG0_DEC_CLK_MAIN_EN_SHIFT, CLK_U0_AXI_CFG0_DEC_CLK_MAIN_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_AXI_CFG0_DEC_CLK_MAIN_                   saif_set_reg(CLK_U0_AXI_CFG0_DEC_CLK_MAIN_CTRL_REG_ADDR, CLK_U0_AXI_CFG0_DEC_CLK_MAIN_DISABLE_DATA, CLK_U0_AXI_CFG0_DEC_CLK_MAIN_EN_SHIFT, CLK_U0_AXI_CFG0_DEC_CLK_MAIN_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_AXI_CFG0_DEC_CLK_MAIN_                 saif_get_reg(CLK_U0_AXI_CFG0_DEC_CLK_MAIN_CTRL_REG_ADDR, CLK_U0_AXI_CFG0_DEC_CLK_MAIN_EN_SHIFT, CLK_U0_AXI_CFG0_DEC_CLK_MAIN_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_AXI_CFG0_DEC_CLK_MAIN_(x)              saif_set_reg(CLK_U0_AXI_CFG0_DEC_CLK_MAIN_CTRL_REG_ADDR, x, CLK_U0_AXI_CFG0_DEC_CLK_MAIN_EN_SHIFT, CLK_U0_AXI_CFG0_DEC_CLK_MAIN_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_AXI_CFG0_DEC_CLK_HIFI4_                   saif_set_reg(CLK_U0_AXI_CFG0_DEC_CLK_HIFI4_CTRL_REG_ADDR, CLK_U0_AXI_CFG0_DEC_CLK_HIFI4_ENABLE_DATA, CLK_U0_AXI_CFG0_DEC_CLK_HIFI4_EN_SHIFT, CLK_U0_AXI_CFG0_DEC_CLK_HIFI4_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_AXI_CFG0_DEC_CLK_HIFI4_                  saif_set_reg(CLK_U0_AXI_CFG0_DEC_CLK_HIFI4_CTRL_REG_ADDR, CLK_U0_AXI_CFG0_DEC_CLK_HIFI4_DISABLE_DATA, CLK_U0_AXI_CFG0_DEC_CLK_HIFI4_EN_SHIFT, CLK_U0_AXI_CFG0_DEC_CLK_HIFI4_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_AXI_CFG0_DEC_CLK_HIFI4_                saif_get_reg(CLK_U0_AXI_CFG0_DEC_CLK_HIFI4_CTRL_REG_ADDR, CLK_U0_AXI_CFG0_DEC_CLK_HIFI4_EN_SHIFT, CLK_U0_AXI_CFG0_DEC_CLK_HIFI4_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_AXI_CFG0_DEC_CLK_HIFI4_(x)             saif_set_reg(CLK_U0_AXI_CFG0_DEC_CLK_HIFI4_CTRL_REG_ADDR, x, CLK_U0_AXI_CFG0_DEC_CLK_HIFI4_EN_SHIFT, CLK_U0_AXI_CFG0_DEC_CLK_HIFI4_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U2_AXIMEM_128B_CLK_AXI_                      saif_set_reg(CLK_U2_AXIMEM_128B_CLK_AXI_CTRL_REG_ADDR, CLK_U2_AXIMEM_128B_CLK_AXI_ENABLE_DATA, CLK_U2_AXIMEM_128B_CLK_AXI_EN_SHIFT, CLK_U2_AXIMEM_128B_CLK_AXI_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U2_AXIMEM_128B_CLK_AXI_                     saif_set_reg(CLK_U2_AXIMEM_128B_CLK_AXI_CTRL_REG_ADDR, CLK_U2_AXIMEM_128B_CLK_AXI_DISABLE_DATA, CLK_U2_AXIMEM_128B_CLK_AXI_EN_SHIFT, CLK_U2_AXIMEM_128B_CLK_AXI_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U2_AXIMEM_128B_CLK_AXI_           saif_get_reg(CLK_U2_AXIMEM_128B_CLK_AXI_CTRL_REG_ADDR, CLK_U2_AXIMEM_128B_CLK_AXI_EN_SHIFT, CLK_U2_AXIMEM_128B_CLK_AXI_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U2_AXIMEM_128B_CLK_AXI_(x)                saif_set_reg(CLK_U2_AXIMEM_128B_CLK_AXI_CTRL_REG_ADDR, x, CLK_U2_AXIMEM_128B_CLK_AXI_EN_SHIFT, CLK_U2_AXIMEM_128B_CLK_AXI_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_CDNS_QSPI_CLK_AHB_                        saif_set_reg(CLK_U0_CDNS_QSPI_CLK_AHB_CTRL_REG_ADDR, CLK_U0_CDNS_QSPI_CLK_AHB_ENABLE_DATA, CLK_U0_CDNS_QSPI_CLK_AHB_EN_SHIFT, CLK_U0_CDNS_QSPI_CLK_AHB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_CDNS_QSPI_CLK_AHB_                       saif_set_reg(CLK_U0_CDNS_QSPI_CLK_AHB_CTRL_REG_ADDR, CLK_U0_CDNS_QSPI_CLK_AHB_DISABLE_DATA, CLK_U0_CDNS_QSPI_CLK_AHB_EN_SHIFT, CLK_U0_CDNS_QSPI_CLK_AHB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_CDNS_QSPI_CLK_AHB_             saif_get_reg(CLK_U0_CDNS_QSPI_CLK_AHB_CTRL_REG_ADDR, CLK_U0_CDNS_QSPI_CLK_AHB_EN_SHIFT, CLK_U0_CDNS_QSPI_CLK_AHB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_CDNS_QSPI_CLK_AHB_(x)          saif_set_reg(CLK_U0_CDNS_QSPI_CLK_AHB_CTRL_REG_ADDR, x, CLK_U0_CDNS_QSPI_CLK_AHB_EN_SHIFT, CLK_U0_CDNS_QSPI_CLK_AHB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_CDNS_QSPI_CLK_APB_                        saif_set_reg(CLK_U0_CDNS_QSPI_CLK_APB_CTRL_REG_ADDR, CLK_U0_CDNS_QSPI_CLK_APB_ENABLE_DATA, CLK_U0_CDNS_QSPI_CLK_APB_EN_SHIFT, CLK_U0_CDNS_QSPI_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_CDNS_QSPI_CLK_APB_                       saif_set_reg(CLK_U0_CDNS_QSPI_CLK_APB_CTRL_REG_ADDR, CLK_U0_CDNS_QSPI_CLK_APB_DISABLE_DATA, CLK_U0_CDNS_QSPI_CLK_APB_EN_SHIFT, CLK_U0_CDNS_QSPI_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_CDNS_QSPI_CLK_APB_             saif_get_reg(CLK_U0_CDNS_QSPI_CLK_APB_CTRL_REG_ADDR, CLK_U0_CDNS_QSPI_CLK_APB_EN_SHIFT, CLK_U0_CDNS_QSPI_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_CDNS_QSPI_CLK_APB_(x)          saif_set_reg(CLK_U0_CDNS_QSPI_CLK_APB_CTRL_REG_ADDR, x, CLK_U0_CDNS_QSPI_CLK_APB_EN_SHIFT, CLK_U0_CDNS_QSPI_CLK_APB_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_QSPI_REF_SRC_(div)                   saif_set_reg(CLK_QSPI_REF_SRC_CTRL_REG_ADDR, div, CLK_QSPI_REF_SRC_DIV_SHIFT, CLK_QSPI_REF_SRC_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_QSPI_REF_SRC_             saif_get_reg(CLK_QSPI_REF_SRC_CTRL_REG_ADDR, CLK_QSPI_REF_SRC_DIV_SHIFT, CLK_QSPI_REF_SRC_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U0_CDNS_QSPI_CLK_REF_                        saif_set_reg(CLK_U0_CDNS_QSPI_CLK_REF_CTRL_REG_ADDR, CLK_U0_CDNS_QSPI_CLK_REF_ENABLE_DATA, CLK_U0_CDNS_QSPI_CLK_REF_EN_SHIFT, CLK_U0_CDNS_QSPI_CLK_REF_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_CDNS_QSPI_CLK_REF_                       saif_set_reg(CLK_U0_CDNS_QSPI_CLK_REF_CTRL_REG_ADDR, CLK_U0_CDNS_QSPI_CLK_REF_DISABLE_DATA, CLK_U0_CDNS_QSPI_CLK_REF_EN_SHIFT, CLK_U0_CDNS_QSPI_CLK_REF_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_CDNS_QSPI_CLK_REF_             saif_get_reg(CLK_U0_CDNS_QSPI_CLK_REF_CTRL_REG_ADDR, CLK_U0_CDNS_QSPI_CLK_REF_EN_SHIFT, CLK_U0_CDNS_QSPI_CLK_REF_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_CDNS_QSPI_CLK_REF_(x)          saif_set_reg(CLK_U0_CDNS_QSPI_CLK_REF_CTRL_REG_ADDR, x, CLK_U0_CDNS_QSPI_CLK_REF_EN_SHIFT, CLK_U0_CDNS_QSPI_CLK_REF_EN_MASK)
-#define _SWITCH_CLOCK_CLK_U0_CDNS_QSPI_CLK_REF_SOURCE_CLK_OSC_         saif_set_reg(CLK_U0_CDNS_QSPI_CLK_REF_CTRL_REG_ADDR, CLK_U0_CDNS_QSPI_CLK_REF_SW_CLK_OSC_DATA, CLK_U0_CDNS_QSPI_CLK_REF_SW_SHIFT, CLK_U0_CDNS_QSPI_CLK_REF_SW_MASK)
-#define _SWITCH_CLOCK_CLK_U0_CDNS_QSPI_CLK_REF_SOURCE_CLK_QSPI_REF_SRC_        saif_set_reg(CLK_U0_CDNS_QSPI_CLK_REF_CTRL_REG_ADDR, CLK_U0_CDNS_QSPI_CLK_REF_SW_CLK_QSPI_REF_SRC_DATA, CLK_U0_CDNS_QSPI_CLK_REF_SW_SHIFT, CLK_U0_CDNS_QSPI_CLK_REF_SW_MASK)
-#define _GET_CLOCK_SOURCE_STATUS_CLK_U0_CDNS_QSPI_CLK_REF_             saif_get_reg(CLK_U0_CDNS_QSPI_CLK_REF_CTRL_REG_ADDR, CLK_U0_CDNS_QSPI_CLK_REF_SW_SHIFT, CLK_U0_CDNS_QSPI_CLK_REF_SW_MASK)
-#define _SET_CLOCK_SOURCE_STATUS_CLK_U0_CDNS_QSPI_CLK_REF_(x)          saif_set_reg(CLK_U0_CDNS_QSPI_CLK_REF_CTRL_REG_ADDR, x, CLK_U0_CDNS_QSPI_CLK_REF_SW_SHIFT, CLK_U0_CDNS_QSPI_CLK_REF_SW_MASK)
-#define _ENABLE_CLOCK_CLK_U0_DW_SDIO_CLK_AHB_                  saif_set_reg(CLK_U0_DW_SDIO_CLK_AHB_CTRL_REG_ADDR, CLK_U0_DW_SDIO_CLK_AHB_ENABLE_DATA, CLK_U0_DW_SDIO_CLK_AHB_EN_SHIFT, CLK_U0_DW_SDIO_CLK_AHB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_DW_SDIO_CLK_AHB_                         saif_set_reg(CLK_U0_DW_SDIO_CLK_AHB_CTRL_REG_ADDR, CLK_U0_DW_SDIO_CLK_AHB_DISABLE_DATA, CLK_U0_DW_SDIO_CLK_AHB_EN_SHIFT, CLK_U0_DW_SDIO_CLK_AHB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_DW_SDIO_CLK_AHB_               saif_get_reg(CLK_U0_DW_SDIO_CLK_AHB_CTRL_REG_ADDR, CLK_U0_DW_SDIO_CLK_AHB_EN_SHIFT, CLK_U0_DW_SDIO_CLK_AHB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_DW_SDIO_CLK_AHB_(x)            saif_set_reg(CLK_U0_DW_SDIO_CLK_AHB_CTRL_REG_ADDR, x, CLK_U0_DW_SDIO_CLK_AHB_EN_SHIFT, CLK_U0_DW_SDIO_CLK_AHB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U1_DW_SDIO_CLK_AHB_                  saif_set_reg(CLK_U1_DW_SDIO_CLK_AHB_CTRL_REG_ADDR, CLK_U1_DW_SDIO_CLK_AHB_ENABLE_DATA, CLK_U1_DW_SDIO_CLK_AHB_EN_SHIFT, CLK_U1_DW_SDIO_CLK_AHB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U1_DW_SDIO_CLK_AHB_                         saif_set_reg(CLK_U1_DW_SDIO_CLK_AHB_CTRL_REG_ADDR, CLK_U1_DW_SDIO_CLK_AHB_DISABLE_DATA, CLK_U1_DW_SDIO_CLK_AHB_EN_SHIFT, CLK_U1_DW_SDIO_CLK_AHB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U1_DW_SDIO_CLK_AHB_               saif_get_reg(CLK_U1_DW_SDIO_CLK_AHB_CTRL_REG_ADDR, CLK_U1_DW_SDIO_CLK_AHB_EN_SHIFT, CLK_U1_DW_SDIO_CLK_AHB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U1_DW_SDIO_CLK_AHB_(x)            saif_set_reg(CLK_U1_DW_SDIO_CLK_AHB_CTRL_REG_ADDR, x, CLK_U1_DW_SDIO_CLK_AHB_EN_SHIFT, CLK_U1_DW_SDIO_CLK_AHB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_DW_SDIO_CLK_SDCARD_                       saif_set_reg(CLK_U0_DW_SDIO_CLK_SDCARD_CTRL_REG_ADDR, CLK_U0_DW_SDIO_CLK_SDCARD_ENABLE_DATA, CLK_U0_DW_SDIO_CLK_SDCARD_EN_SHIFT, CLK_U0_DW_SDIO_CLK_SDCARD_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_DW_SDIO_CLK_SDCARD_                      saif_set_reg(CLK_U0_DW_SDIO_CLK_SDCARD_CTRL_REG_ADDR, CLK_U0_DW_SDIO_CLK_SDCARD_DISABLE_DATA, CLK_U0_DW_SDIO_CLK_SDCARD_EN_SHIFT, CLK_U0_DW_SDIO_CLK_SDCARD_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_DW_SDIO_CLK_SDCARD_            saif_get_reg(CLK_U0_DW_SDIO_CLK_SDCARD_CTRL_REG_ADDR, CLK_U0_DW_SDIO_CLK_SDCARD_EN_SHIFT, CLK_U0_DW_SDIO_CLK_SDCARD_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_DW_SDIO_CLK_SDCARD_(x)                 saif_set_reg(CLK_U0_DW_SDIO_CLK_SDCARD_CTRL_REG_ADDR, x, CLK_U0_DW_SDIO_CLK_SDCARD_EN_SHIFT, CLK_U0_DW_SDIO_CLK_SDCARD_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_U0_DW_SDIO_CLK_SDCARD_(div)                  saif_set_reg(CLK_U0_DW_SDIO_CLK_SDCARD_CTRL_REG_ADDR, div, CLK_U0_DW_SDIO_CLK_SDCARD_DIV_SHIFT, CLK_U0_DW_SDIO_CLK_SDCARD_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_U0_DW_SDIO_CLK_SDCARD_            saif_get_reg(CLK_U0_DW_SDIO_CLK_SDCARD_CTRL_REG_ADDR, CLK_U0_DW_SDIO_CLK_SDCARD_DIV_SHIFT, CLK_U0_DW_SDIO_CLK_SDCARD_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U1_DW_SDIO_CLK_SDCARD_                       saif_set_reg(CLK_U1_DW_SDIO_CLK_SDCARD_CTRL_REG_ADDR, CLK_U1_DW_SDIO_CLK_SDCARD_ENABLE_DATA, CLK_U1_DW_SDIO_CLK_SDCARD_EN_SHIFT, CLK_U1_DW_SDIO_CLK_SDCARD_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U1_DW_SDIO_CLK_SDCARD_                      saif_set_reg(CLK_U1_DW_SDIO_CLK_SDCARD_CTRL_REG_ADDR, CLK_U1_DW_SDIO_CLK_SDCARD_DISABLE_DATA, CLK_U1_DW_SDIO_CLK_SDCARD_EN_SHIFT, CLK_U1_DW_SDIO_CLK_SDCARD_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U1_DW_SDIO_CLK_SDCARD_            saif_get_reg(CLK_U1_DW_SDIO_CLK_SDCARD_CTRL_REG_ADDR, CLK_U1_DW_SDIO_CLK_SDCARD_EN_SHIFT, CLK_U1_DW_SDIO_CLK_SDCARD_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U1_DW_SDIO_CLK_SDCARD_(x)                 saif_set_reg(CLK_U1_DW_SDIO_CLK_SDCARD_CTRL_REG_ADDR, x, CLK_U1_DW_SDIO_CLK_SDCARD_EN_SHIFT, CLK_U1_DW_SDIO_CLK_SDCARD_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_U1_DW_SDIO_CLK_SDCARD_(div)                  saif_set_reg(CLK_U1_DW_SDIO_CLK_SDCARD_CTRL_REG_ADDR, div, CLK_U1_DW_SDIO_CLK_SDCARD_DIV_SHIFT, CLK_U1_DW_SDIO_CLK_SDCARD_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_U1_DW_SDIO_CLK_SDCARD_            saif_get_reg(CLK_U1_DW_SDIO_CLK_SDCARD_CTRL_REG_ADDR, CLK_U1_DW_SDIO_CLK_SDCARD_DIV_SHIFT, CLK_U1_DW_SDIO_CLK_SDCARD_DIV_MASK)
-#define _DIVIDE_CLOCK_CLK_USB_125M_(div)                       saif_set_reg(CLK_USB_125M_CTRL_REG_ADDR, div, CLK_USB_125M_DIV_SHIFT, CLK_USB_125M_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_USB_125M_                 saif_get_reg(CLK_USB_125M_CTRL_REG_ADDR, CLK_USB_125M_DIV_SHIFT, CLK_USB_125M_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U0_SFT7110_NOC_BUS_CLK_STG_AXI_                      saif_set_reg(CLK_U0_SFT7110_NOC_BUS_CLK_STG_AXI_CTRL_REG_ADDR, CLK_U0_SFT7110_NOC_BUS_CLK_STG_AXI_ENABLE_DATA, CLK_U0_SFT7110_NOC_BUS_CLK_STG_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_STG_AXI_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_SFT7110_NOC_BUS_CLK_STG_AXI_                     saif_set_reg(CLK_U0_SFT7110_NOC_BUS_CLK_STG_AXI_CTRL_REG_ADDR, CLK_U0_SFT7110_NOC_BUS_CLK_STG_AXI_DISABLE_DATA, CLK_U0_SFT7110_NOC_BUS_CLK_STG_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_STG_AXI_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_SFT7110_NOC_BUS_CLK_STG_AXI_           saif_get_reg(CLK_U0_SFT7110_NOC_BUS_CLK_STG_AXI_CTRL_REG_ADDR, CLK_U0_SFT7110_NOC_BUS_CLK_STG_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_STG_AXI_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_SFT7110_NOC_BUS_CLK_STG_AXI_(x)                saif_set_reg(CLK_U0_SFT7110_NOC_BUS_CLK_STG_AXI_CTRL_REG_ADDR, x, CLK_U0_SFT7110_NOC_BUS_CLK_STG_AXI_EN_SHIFT, CLK_U0_SFT7110_NOC_BUS_CLK_STG_AXI_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U1_DW_GMAC5_AXI64_CLK_AHB_                   saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_AHB_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_AHB_ENABLE_DATA, CLK_U1_DW_GMAC5_AXI64_CLK_AHB_EN_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_AHB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U1_DW_GMAC5_AXI64_CLK_AHB_                  saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_AHB_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_AHB_DISABLE_DATA, CLK_U1_DW_GMAC5_AXI64_CLK_AHB_EN_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_AHB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U1_DW_GMAC5_AXI64_CLK_AHB_                saif_get_reg(CLK_U1_DW_GMAC5_AXI64_CLK_AHB_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_AHB_EN_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_AHB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U1_DW_GMAC5_AXI64_CLK_AHB_(x)             saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_AHB_CTRL_REG_ADDR, x, CLK_U1_DW_GMAC5_AXI64_CLK_AHB_EN_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_AHB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U1_DW_GMAC5_AXI64_CLK_AXI_                   saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_AXI_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_AXI_ENABLE_DATA, CLK_U1_DW_GMAC5_AXI64_CLK_AXI_EN_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_AXI_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U1_DW_GMAC5_AXI64_CLK_AXI_                  saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_AXI_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_AXI_DISABLE_DATA, CLK_U1_DW_GMAC5_AXI64_CLK_AXI_EN_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_AXI_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U1_DW_GMAC5_AXI64_CLK_AXI_                saif_get_reg(CLK_U1_DW_GMAC5_AXI64_CLK_AXI_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_AXI_EN_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_AXI_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U1_DW_GMAC5_AXI64_CLK_AXI_(x)             saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_AXI_CTRL_REG_ADDR, x, CLK_U1_DW_GMAC5_AXI64_CLK_AXI_EN_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_AXI_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_GMAC_SRC_(div)                       saif_set_reg(CLK_GMAC_SRC_CTRL_REG_ADDR, div, CLK_GMAC_SRC_DIV_SHIFT, CLK_GMAC_SRC_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_GMAC_SRC_                 saif_get_reg(CLK_GMAC_SRC_CTRL_REG_ADDR, CLK_GMAC_SRC_DIV_SHIFT, CLK_GMAC_SRC_DIV_MASK)
-#define _DIVIDE_CLOCK_CLK_GMAC1_GTXCLK_(div)                   saif_set_reg(CLK_GMAC1_GTXCLK_CTRL_REG_ADDR, div, CLK_GMAC1_GTXCLK_DIV_SHIFT, CLK_GMAC1_GTXCLK_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_GMAC1_GTXCLK_             saif_get_reg(CLK_GMAC1_GTXCLK_CTRL_REG_ADDR, CLK_GMAC1_GTXCLK_DIV_SHIFT, CLK_GMAC1_GTXCLK_DIV_MASK)
-#define _DIVIDE_CLOCK_CLK_GMAC1_RMII_RTX_(div)                         saif_set_reg(CLK_GMAC1_RMII_RTX_CTRL_REG_ADDR, div, CLK_GMAC1_RMII_RTX_DIV_SHIFT, CLK_GMAC1_RMII_RTX_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_GMAC1_RMII_RTX_           saif_get_reg(CLK_GMAC1_RMII_RTX_CTRL_REG_ADDR, CLK_GMAC1_RMII_RTX_DIV_SHIFT, CLK_GMAC1_RMII_RTX_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U1_DW_GMAC5_AXI64_CLK_PTP_                   saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_PTP_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_PTP_ENABLE_DATA, CLK_U1_DW_GMAC5_AXI64_CLK_PTP_EN_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_PTP_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U1_DW_GMAC5_AXI64_CLK_PTP_                  saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_PTP_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_PTP_DISABLE_DATA, CLK_U1_DW_GMAC5_AXI64_CLK_PTP_EN_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_PTP_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U1_DW_GMAC5_AXI64_CLK_PTP_                saif_get_reg(CLK_U1_DW_GMAC5_AXI64_CLK_PTP_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_PTP_EN_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_PTP_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U1_DW_GMAC5_AXI64_CLK_PTP_(x)             saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_PTP_CTRL_REG_ADDR, x, CLK_U1_DW_GMAC5_AXI64_CLK_PTP_EN_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_PTP_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_U1_DW_GMAC5_AXI64_CLK_PTP_(div)                      saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_PTP_CTRL_REG_ADDR, div, CLK_U1_DW_GMAC5_AXI64_CLK_PTP_DIV_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_PTP_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_U1_DW_GMAC5_AXI64_CLK_PTP_                saif_get_reg(CLK_U1_DW_GMAC5_AXI64_CLK_PTP_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_PTP_DIV_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_PTP_DIV_MASK)
-#define _SWITCH_CLOCK_CLK_U1_DW_GMAC5_AXI64_CLK_RX_SOURCE_CLK_GMAC1_RGMII_RXIN_        saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_RX_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_RX_SW_CLK_GMAC1_RGMII_RXIN_DATA, CLK_U1_DW_GMAC5_AXI64_CLK_RX_SW_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_RX_SW_MASK)
-#define _SWITCH_CLOCK_CLK_U1_DW_GMAC5_AXI64_CLK_RX_SOURCE_CLK_GMAC1_RMII_RTX_  saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_RX_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_RX_SW_CLK_GMAC1_RMII_RTX_DATA, CLK_U1_DW_GMAC5_AXI64_CLK_RX_SW_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_RX_SW_MASK)
-#define _GET_CLOCK_SOURCE_STATUS_CLK_U1_DW_GMAC5_AXI64_CLK_RX_                 saif_get_reg(CLK_U1_DW_GMAC5_AXI64_CLK_RX_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_RX_SW_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_RX_SW_MASK)
-#define _SET_CLOCK_SOURCE_STATUS_CLK_U1_DW_GMAC5_AXI64_CLK_RX_(x)              saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_RX_CTRL_REG_ADDR, x, CLK_U1_DW_GMAC5_AXI64_CLK_RX_SW_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_RX_SW_MASK)
-#define _SET_CLOCK_CLK_U1_DW_GMAC5_AXI64_CLK_RX_(dly)                  saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_RX_CTRL_REG_ADDR, dly, CLK_U1_DW_GMAC5_AXI64_CLK_RX_DLY_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_RX_DLY_MASK)
-#define _GET_CLOCK_DELAY_STATUS_CLK_U1_DW_GMAC5_AXI64_CLK_RX_          saif_get_reg(CLK_U1_DW_GMAC5_AXI64_CLK_RX_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_RX_DLY_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_RX_DLY_MASK)
-#define _SET_CLOCK_CLK_U1_DW_GMAC5_AXI64_CLK_RX_INV_POLARITY_          saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_RX_INV_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_RX_INV_POLARITY_DATA, CLK_U1_DW_GMAC5_AXI64_CLK_RX_INV_POLARITY_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_RX_INV_POLARITY_MASK)
-#define _UNSET_CLOCK_CLK_U1_DW_GMAC5_AXI64_CLK_RX_INV_POLARITY_                saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_RX_INV_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_RX_INV_UN_POLARITY_DATA, CLK_U1_DW_GMAC5_AXI64_CLK_RX_INV_POLARITY_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_RX_INV_POLARITY_MASK)
-#define _GET_CLOCK_POLARITY_STATUS_CLK_U1_DW_GMAC5_AXI64_CLK_RX_INV_           saif_get_reg(CLK_U1_DW_GMAC5_AXI64_CLK_RX_INV_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_RX_INV_POLARITY_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_RX_INV_POLARITY_MASK)
-#define _SET_CLOCK_POLARITY_STATUS_CLK_U1_DW_GMAC5_AXI64_CLK_RX_INV_(x)                saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_RX_INV_CTRL_REG_ADDR, x, CLK_U1_DW_GMAC5_AXI64_CLK_RX_INV_POLARITY_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_RX_INV_POLARITY_MASK)
-#define _ENABLE_CLOCK_CLK_U1_DW_GMAC5_AXI64_CLK_TX_                    saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_TX_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_TX_ENABLE_DATA, CLK_U1_DW_GMAC5_AXI64_CLK_TX_EN_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_TX_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U1_DW_GMAC5_AXI64_CLK_TX_                   saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_TX_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_TX_DISABLE_DATA, CLK_U1_DW_GMAC5_AXI64_CLK_TX_EN_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_TX_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U1_DW_GMAC5_AXI64_CLK_TX_                 saif_get_reg(CLK_U1_DW_GMAC5_AXI64_CLK_TX_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_TX_EN_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_TX_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U1_DW_GMAC5_AXI64_CLK_TX_(x)              saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_TX_CTRL_REG_ADDR, x, CLK_U1_DW_GMAC5_AXI64_CLK_TX_EN_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_TX_EN_MASK)
-#define _SWITCH_CLOCK_CLK_U1_DW_GMAC5_AXI64_CLK_TX_SOURCE_CLK_GMAC1_GTXCLK_    saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_TX_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_TX_SW_CLK_GMAC1_GTXCLK_DATA, CLK_U1_DW_GMAC5_AXI64_CLK_TX_SW_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_TX_SW_MASK)
-#define _SWITCH_CLOCK_CLK_U1_DW_GMAC5_AXI64_CLK_TX_SOURCE_CLK_GMAC1_RMII_RTX_  saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_TX_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_TX_SW_CLK_GMAC1_RMII_RTX_DATA, CLK_U1_DW_GMAC5_AXI64_CLK_TX_SW_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_TX_SW_MASK)
-#define _GET_CLOCK_SOURCE_STATUS_CLK_U1_DW_GMAC5_AXI64_CLK_TX_                 saif_get_reg(CLK_U1_DW_GMAC5_AXI64_CLK_TX_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_TX_SW_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_TX_SW_MASK)
-#define _SET_CLOCK_SOURCE_STATUS_CLK_U1_DW_GMAC5_AXI64_CLK_TX_(x)              saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_TX_CTRL_REG_ADDR, x, CLK_U1_DW_GMAC5_AXI64_CLK_TX_SW_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_TX_SW_MASK)
-#define _SET_CLOCK_CLK_U1_DW_GMAC5_AXI64_CLK_TX_INV_POLARITY_          saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_TX_INV_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_TX_INV_POLARITY_DATA, CLK_U1_DW_GMAC5_AXI64_CLK_TX_INV_POLARITY_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_TX_INV_POLARITY_MASK)
-#define _UNSET_CLOCK_CLK_U1_DW_GMAC5_AXI64_CLK_TX_INV_POLARITY_                saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_TX_INV_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_TX_INV_UN_POLARITY_DATA, CLK_U1_DW_GMAC5_AXI64_CLK_TX_INV_POLARITY_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_TX_INV_POLARITY_MASK)
-#define _GET_CLOCK_POLARITY_STATUS_CLK_U1_DW_GMAC5_AXI64_CLK_TX_INV_           saif_get_reg(CLK_U1_DW_GMAC5_AXI64_CLK_TX_INV_CTRL_REG_ADDR, CLK_U1_DW_GMAC5_AXI64_CLK_TX_INV_POLARITY_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_TX_INV_POLARITY_MASK)
-#define _SET_CLOCK_POLARITY_STATUS_CLK_U1_DW_GMAC5_AXI64_CLK_TX_INV_(x)                saif_set_reg(CLK_U1_DW_GMAC5_AXI64_CLK_TX_INV_CTRL_REG_ADDR, x, CLK_U1_DW_GMAC5_AXI64_CLK_TX_INV_POLARITY_SHIFT, CLK_U1_DW_GMAC5_AXI64_CLK_TX_INV_POLARITY_MASK)
-#define _ENABLE_CLOCK_CLK_GMAC1_GTXC_                  saif_set_reg(CLK_GMAC1_GTXC_CTRL_REG_ADDR, CLK_GMAC1_GTXC_ENABLE_DATA, CLK_GMAC1_GTXC_EN_SHIFT, CLK_GMAC1_GTXC_EN_MASK)
-#define _DISABLE_CLOCK_CLK_GMAC1_GTXC_                         saif_set_reg(CLK_GMAC1_GTXC_CTRL_REG_ADDR, CLK_GMAC1_GTXC_DISABLE_DATA, CLK_GMAC1_GTXC_EN_SHIFT, CLK_GMAC1_GTXC_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_GMAC1_GTXC_               saif_get_reg(CLK_GMAC1_GTXC_CTRL_REG_ADDR, CLK_GMAC1_GTXC_EN_SHIFT, CLK_GMAC1_GTXC_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_GMAC1_GTXC_(x)            saif_set_reg(CLK_GMAC1_GTXC_CTRL_REG_ADDR, x, CLK_GMAC1_GTXC_EN_SHIFT, CLK_GMAC1_GTXC_EN_MASK)
-#define _SET_CLOCK_CLK_GMAC1_GTXC_(dly)                        saif_set_reg(CLK_GMAC1_GTXC_CTRL_REG_ADDR, dly, CLK_GMAC1_GTXC_DLY_SHIFT, CLK_GMAC1_GTXC_DLY_MASK)
-#define _GET_CLOCK_DELAY_STATUS_CLK_GMAC1_GTXC_                saif_get_reg(CLK_GMAC1_GTXC_CTRL_REG_ADDR, CLK_GMAC1_GTXC_DLY_SHIFT, CLK_GMAC1_GTXC_DLY_MASK)
-#define _ENABLE_CLOCK_CLK_GMAC0_GTXCLK_                        saif_set_reg(CLK_GMAC0_GTXCLK_CTRL_REG_ADDR, CLK_GMAC0_GTXCLK_ENABLE_DATA, CLK_GMAC0_GTXCLK_EN_SHIFT, CLK_GMAC0_GTXCLK_EN_MASK)
-#define _DISABLE_CLOCK_CLK_GMAC0_GTXCLK_                       saif_set_reg(CLK_GMAC0_GTXCLK_CTRL_REG_ADDR, CLK_GMAC0_GTXCLK_DISABLE_DATA, CLK_GMAC0_GTXCLK_EN_SHIFT, CLK_GMAC0_GTXCLK_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_GMAC0_GTXCLK_             saif_get_reg(CLK_GMAC0_GTXCLK_CTRL_REG_ADDR, CLK_GMAC0_GTXCLK_EN_SHIFT, CLK_GMAC0_GTXCLK_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_GMAC0_GTXCLK_(x)          saif_set_reg(CLK_GMAC0_GTXCLK_CTRL_REG_ADDR, x, CLK_GMAC0_GTXCLK_EN_SHIFT, CLK_GMAC0_GTXCLK_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_GMAC0_GTXCLK_(div)                   saif_set_reg(CLK_GMAC0_GTXCLK_CTRL_REG_ADDR, div, CLK_GMAC0_GTXCLK_DIV_SHIFT, CLK_GMAC0_GTXCLK_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_GMAC0_GTXCLK_             saif_get_reg(CLK_GMAC0_GTXCLK_CTRL_REG_ADDR, CLK_GMAC0_GTXCLK_DIV_SHIFT, CLK_GMAC0_GTXCLK_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_GMAC0_PTP_                   saif_set_reg(CLK_GMAC0_PTP_CTRL_REG_ADDR, CLK_GMAC0_PTP_ENABLE_DATA, CLK_GMAC0_PTP_EN_SHIFT, CLK_GMAC0_PTP_EN_MASK)
-#define _DISABLE_CLOCK_CLK_GMAC0_PTP_                  saif_set_reg(CLK_GMAC0_PTP_CTRL_REG_ADDR, CLK_GMAC0_PTP_DISABLE_DATA, CLK_GMAC0_PTP_EN_SHIFT, CLK_GMAC0_PTP_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_GMAC0_PTP_                saif_get_reg(CLK_GMAC0_PTP_CTRL_REG_ADDR, CLK_GMAC0_PTP_EN_SHIFT, CLK_GMAC0_PTP_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_GMAC0_PTP_(x)             saif_set_reg(CLK_GMAC0_PTP_CTRL_REG_ADDR, x, CLK_GMAC0_PTP_EN_SHIFT, CLK_GMAC0_PTP_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_GMAC0_PTP_(div)                      saif_set_reg(CLK_GMAC0_PTP_CTRL_REG_ADDR, div, CLK_GMAC0_PTP_DIV_SHIFT, CLK_GMAC0_PTP_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_GMAC0_PTP_                saif_get_reg(CLK_GMAC0_PTP_CTRL_REG_ADDR, CLK_GMAC0_PTP_DIV_SHIFT, CLK_GMAC0_PTP_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_GMAC_PHY_                    saif_set_reg(CLK_GMAC_PHY_CTRL_REG_ADDR, CLK_GMAC_PHY_ENABLE_DATA, CLK_GMAC_PHY_EN_SHIFT, CLK_GMAC_PHY_EN_MASK)
-#define _DISABLE_CLOCK_CLK_GMAC_PHY_                   saif_set_reg(CLK_GMAC_PHY_CTRL_REG_ADDR, CLK_GMAC_PHY_DISABLE_DATA, CLK_GMAC_PHY_EN_SHIFT, CLK_GMAC_PHY_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_GMAC_PHY_                 saif_get_reg(CLK_GMAC_PHY_CTRL_REG_ADDR, CLK_GMAC_PHY_EN_SHIFT, CLK_GMAC_PHY_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_GMAC_PHY_(x)              saif_set_reg(CLK_GMAC_PHY_CTRL_REG_ADDR, x, CLK_GMAC_PHY_EN_SHIFT, CLK_GMAC_PHY_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_GMAC_PHY_(div)                       saif_set_reg(CLK_GMAC_PHY_CTRL_REG_ADDR, div, CLK_GMAC_PHY_DIV_SHIFT, CLK_GMAC_PHY_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_GMAC_PHY_                 saif_get_reg(CLK_GMAC_PHY_CTRL_REG_ADDR, CLK_GMAC_PHY_DIV_SHIFT, CLK_GMAC_PHY_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_GMAC0_GTXC_                  saif_set_reg(CLK_GMAC0_GTXC_CTRL_REG_ADDR, CLK_GMAC0_GTXC_ENABLE_DATA, CLK_GMAC0_GTXC_EN_SHIFT, CLK_GMAC0_GTXC_EN_MASK)
-#define _DISABLE_CLOCK_CLK_GMAC0_GTXC_                         saif_set_reg(CLK_GMAC0_GTXC_CTRL_REG_ADDR, CLK_GMAC0_GTXC_DISABLE_DATA, CLK_GMAC0_GTXC_EN_SHIFT, CLK_GMAC0_GTXC_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_GMAC0_GTXC_               saif_get_reg(CLK_GMAC0_GTXC_CTRL_REG_ADDR, CLK_GMAC0_GTXC_EN_SHIFT, CLK_GMAC0_GTXC_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_GMAC0_GTXC_(x)            saif_set_reg(CLK_GMAC0_GTXC_CTRL_REG_ADDR, x, CLK_GMAC0_GTXC_EN_SHIFT, CLK_GMAC0_GTXC_EN_MASK)
-#define _SET_CLOCK_CLK_GMAC0_GTXC_(dly)                        saif_set_reg(CLK_GMAC0_GTXC_CTRL_REG_ADDR, dly, CLK_GMAC0_GTXC_DLY_SHIFT, CLK_GMAC0_GTXC_DLY_MASK)
-#define _GET_CLOCK_DELAY_STATUS_CLK_GMAC0_GTXC_                saif_get_reg(CLK_GMAC0_GTXC_CTRL_REG_ADDR, CLK_GMAC0_GTXC_DLY_SHIFT, CLK_GMAC0_GTXC_DLY_MASK)
-#define _ENABLE_CLOCK_CLK_U0_SYS_IOMUX_PCLK_                   saif_set_reg(CLK_U0_SYS_IOMUX_PCLK_CTRL_REG_ADDR, CLK_U0_SYS_IOMUX_PCLK_ENABLE_DATA, CLK_U0_SYS_IOMUX_PCLK_EN_SHIFT, CLK_U0_SYS_IOMUX_PCLK_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_SYS_IOMUX_PCLK_                  saif_set_reg(CLK_U0_SYS_IOMUX_PCLK_CTRL_REG_ADDR, CLK_U0_SYS_IOMUX_PCLK_DISABLE_DATA, CLK_U0_SYS_IOMUX_PCLK_EN_SHIFT, CLK_U0_SYS_IOMUX_PCLK_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_SYS_IOMUX_PCLK_                saif_get_reg(CLK_U0_SYS_IOMUX_PCLK_CTRL_REG_ADDR, CLK_U0_SYS_IOMUX_PCLK_EN_SHIFT, CLK_U0_SYS_IOMUX_PCLK_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_SYS_IOMUX_PCLK_(x)             saif_set_reg(CLK_U0_SYS_IOMUX_PCLK_CTRL_REG_ADDR, x, CLK_U0_SYS_IOMUX_PCLK_EN_SHIFT, CLK_U0_SYS_IOMUX_PCLK_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_MAILBOX_CLK_APB_                  saif_set_reg(CLK_U0_MAILBOX_CLK_APB_CTRL_REG_ADDR, CLK_U0_MAILBOX_CLK_APB_ENABLE_DATA, CLK_U0_MAILBOX_CLK_APB_EN_SHIFT, CLK_U0_MAILBOX_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_MAILBOX_CLK_APB_                         saif_set_reg(CLK_U0_MAILBOX_CLK_APB_CTRL_REG_ADDR, CLK_U0_MAILBOX_CLK_APB_DISABLE_DATA, CLK_U0_MAILBOX_CLK_APB_EN_SHIFT, CLK_U0_MAILBOX_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_MAILBOX_CLK_APB_               saif_get_reg(CLK_U0_MAILBOX_CLK_APB_CTRL_REG_ADDR, CLK_U0_MAILBOX_CLK_APB_EN_SHIFT, CLK_U0_MAILBOX_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_MAILBOX_CLK_APB_(x)            saif_set_reg(CLK_U0_MAILBOX_CLK_APB_CTRL_REG_ADDR, x, CLK_U0_MAILBOX_CLK_APB_EN_SHIFT, CLK_U0_MAILBOX_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_INT_CTRL_CLK_APB_                         saif_set_reg(CLK_U0_INT_CTRL_CLK_APB_CTRL_REG_ADDR, CLK_U0_INT_CTRL_CLK_APB_ENABLE_DATA, CLK_U0_INT_CTRL_CLK_APB_EN_SHIFT, CLK_U0_INT_CTRL_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_INT_CTRL_CLK_APB_                        saif_set_reg(CLK_U0_INT_CTRL_CLK_APB_CTRL_REG_ADDR, CLK_U0_INT_CTRL_CLK_APB_DISABLE_DATA, CLK_U0_INT_CTRL_CLK_APB_EN_SHIFT, CLK_U0_INT_CTRL_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_INT_CTRL_CLK_APB_              saif_get_reg(CLK_U0_INT_CTRL_CLK_APB_CTRL_REG_ADDR, CLK_U0_INT_CTRL_CLK_APB_EN_SHIFT, CLK_U0_INT_CTRL_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_INT_CTRL_CLK_APB_(x)           saif_set_reg(CLK_U0_INT_CTRL_CLK_APB_CTRL_REG_ADDR, x, CLK_U0_INT_CTRL_CLK_APB_EN_SHIFT, CLK_U0_INT_CTRL_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_CAN_CTRL_CLK_APB_                         saif_set_reg(CLK_U0_CAN_CTRL_CLK_APB_CTRL_REG_ADDR, CLK_U0_CAN_CTRL_CLK_APB_ENABLE_DATA, CLK_U0_CAN_CTRL_CLK_APB_EN_SHIFT, CLK_U0_CAN_CTRL_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_CAN_CTRL_CLK_APB_                        saif_set_reg(CLK_U0_CAN_CTRL_CLK_APB_CTRL_REG_ADDR, CLK_U0_CAN_CTRL_CLK_APB_DISABLE_DATA, CLK_U0_CAN_CTRL_CLK_APB_EN_SHIFT, CLK_U0_CAN_CTRL_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_CAN_CTRL_CLK_APB_              saif_get_reg(CLK_U0_CAN_CTRL_CLK_APB_CTRL_REG_ADDR, CLK_U0_CAN_CTRL_CLK_APB_EN_SHIFT, CLK_U0_CAN_CTRL_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_CAN_CTRL_CLK_APB_(x)           saif_set_reg(CLK_U0_CAN_CTRL_CLK_APB_CTRL_REG_ADDR, x, CLK_U0_CAN_CTRL_CLK_APB_EN_SHIFT, CLK_U0_CAN_CTRL_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_CAN_CTRL_CLK_TIMER_                       saif_set_reg(CLK_U0_CAN_CTRL_CLK_TIMER_CTRL_REG_ADDR, CLK_U0_CAN_CTRL_CLK_TIMER_ENABLE_DATA, CLK_U0_CAN_CTRL_CLK_TIMER_EN_SHIFT, CLK_U0_CAN_CTRL_CLK_TIMER_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_CAN_CTRL_CLK_TIMER_                      saif_set_reg(CLK_U0_CAN_CTRL_CLK_TIMER_CTRL_REG_ADDR, CLK_U0_CAN_CTRL_CLK_TIMER_DISABLE_DATA, CLK_U0_CAN_CTRL_CLK_TIMER_EN_SHIFT, CLK_U0_CAN_CTRL_CLK_TIMER_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_CAN_CTRL_CLK_TIMER_            saif_get_reg(CLK_U0_CAN_CTRL_CLK_TIMER_CTRL_REG_ADDR, CLK_U0_CAN_CTRL_CLK_TIMER_EN_SHIFT, CLK_U0_CAN_CTRL_CLK_TIMER_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_CAN_CTRL_CLK_TIMER_(x)                 saif_set_reg(CLK_U0_CAN_CTRL_CLK_TIMER_CTRL_REG_ADDR, x, CLK_U0_CAN_CTRL_CLK_TIMER_EN_SHIFT, CLK_U0_CAN_CTRL_CLK_TIMER_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_U0_CAN_CTRL_CLK_TIMER_(div)                  saif_set_reg(CLK_U0_CAN_CTRL_CLK_TIMER_CTRL_REG_ADDR, div, CLK_U0_CAN_CTRL_CLK_TIMER_DIV_SHIFT, CLK_U0_CAN_CTRL_CLK_TIMER_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_U0_CAN_CTRL_CLK_TIMER_            saif_get_reg(CLK_U0_CAN_CTRL_CLK_TIMER_CTRL_REG_ADDR, CLK_U0_CAN_CTRL_CLK_TIMER_DIV_SHIFT, CLK_U0_CAN_CTRL_CLK_TIMER_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U0_CAN_CTRL_CLK_CAN_                         saif_set_reg(CLK_U0_CAN_CTRL_CLK_CAN_CTRL_REG_ADDR, CLK_U0_CAN_CTRL_CLK_CAN_ENABLE_DATA, CLK_U0_CAN_CTRL_CLK_CAN_EN_SHIFT, CLK_U0_CAN_CTRL_CLK_CAN_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_CAN_CTRL_CLK_CAN_                        saif_set_reg(CLK_U0_CAN_CTRL_CLK_CAN_CTRL_REG_ADDR, CLK_U0_CAN_CTRL_CLK_CAN_DISABLE_DATA, CLK_U0_CAN_CTRL_CLK_CAN_EN_SHIFT, CLK_U0_CAN_CTRL_CLK_CAN_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_CAN_CTRL_CLK_CAN_              saif_get_reg(CLK_U0_CAN_CTRL_CLK_CAN_CTRL_REG_ADDR, CLK_U0_CAN_CTRL_CLK_CAN_EN_SHIFT, CLK_U0_CAN_CTRL_CLK_CAN_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_CAN_CTRL_CLK_CAN_(x)           saif_set_reg(CLK_U0_CAN_CTRL_CLK_CAN_CTRL_REG_ADDR, x, CLK_U0_CAN_CTRL_CLK_CAN_EN_SHIFT, CLK_U0_CAN_CTRL_CLK_CAN_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_U0_CAN_CTRL_CLK_CAN_(div)                    saif_set_reg(CLK_U0_CAN_CTRL_CLK_CAN_CTRL_REG_ADDR, div, CLK_U0_CAN_CTRL_CLK_CAN_DIV_SHIFT, CLK_U0_CAN_CTRL_CLK_CAN_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_U0_CAN_CTRL_CLK_CAN_              saif_get_reg(CLK_U0_CAN_CTRL_CLK_CAN_CTRL_REG_ADDR, CLK_U0_CAN_CTRL_CLK_CAN_DIV_SHIFT, CLK_U0_CAN_CTRL_CLK_CAN_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U1_CAN_CTRL_CLK_APB_                         saif_set_reg(CLK_U1_CAN_CTRL_CLK_APB_CTRL_REG_ADDR, CLK_U1_CAN_CTRL_CLK_APB_ENABLE_DATA, CLK_U1_CAN_CTRL_CLK_APB_EN_SHIFT, CLK_U1_CAN_CTRL_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U1_CAN_CTRL_CLK_APB_                        saif_set_reg(CLK_U1_CAN_CTRL_CLK_APB_CTRL_REG_ADDR, CLK_U1_CAN_CTRL_CLK_APB_DISABLE_DATA, CLK_U1_CAN_CTRL_CLK_APB_EN_SHIFT, CLK_U1_CAN_CTRL_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U1_CAN_CTRL_CLK_APB_              saif_get_reg(CLK_U1_CAN_CTRL_CLK_APB_CTRL_REG_ADDR, CLK_U1_CAN_CTRL_CLK_APB_EN_SHIFT, CLK_U1_CAN_CTRL_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U1_CAN_CTRL_CLK_APB_(x)           saif_set_reg(CLK_U1_CAN_CTRL_CLK_APB_CTRL_REG_ADDR, x, CLK_U1_CAN_CTRL_CLK_APB_EN_SHIFT, CLK_U1_CAN_CTRL_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U1_CAN_CTRL_CLK_TIMER_                       saif_set_reg(CLK_U1_CAN_CTRL_CLK_TIMER_CTRL_REG_ADDR, CLK_U1_CAN_CTRL_CLK_TIMER_ENABLE_DATA, CLK_U1_CAN_CTRL_CLK_TIMER_EN_SHIFT, CLK_U1_CAN_CTRL_CLK_TIMER_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U1_CAN_CTRL_CLK_TIMER_                      saif_set_reg(CLK_U1_CAN_CTRL_CLK_TIMER_CTRL_REG_ADDR, CLK_U1_CAN_CTRL_CLK_TIMER_DISABLE_DATA, CLK_U1_CAN_CTRL_CLK_TIMER_EN_SHIFT, CLK_U1_CAN_CTRL_CLK_TIMER_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U1_CAN_CTRL_CLK_TIMER_            saif_get_reg(CLK_U1_CAN_CTRL_CLK_TIMER_CTRL_REG_ADDR, CLK_U1_CAN_CTRL_CLK_TIMER_EN_SHIFT, CLK_U1_CAN_CTRL_CLK_TIMER_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U1_CAN_CTRL_CLK_TIMER_(x)                 saif_set_reg(CLK_U1_CAN_CTRL_CLK_TIMER_CTRL_REG_ADDR, x, CLK_U1_CAN_CTRL_CLK_TIMER_EN_SHIFT, CLK_U1_CAN_CTRL_CLK_TIMER_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_U1_CAN_CTRL_CLK_TIMER_(div)                  saif_set_reg(CLK_U1_CAN_CTRL_CLK_TIMER_CTRL_REG_ADDR, div, CLK_U1_CAN_CTRL_CLK_TIMER_DIV_SHIFT, CLK_U1_CAN_CTRL_CLK_TIMER_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_U1_CAN_CTRL_CLK_TIMER_            saif_get_reg(CLK_U1_CAN_CTRL_CLK_TIMER_CTRL_REG_ADDR, CLK_U1_CAN_CTRL_CLK_TIMER_DIV_SHIFT, CLK_U1_CAN_CTRL_CLK_TIMER_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U1_CAN_CTRL_CLK_CAN_                         saif_set_reg(CLK_U1_CAN_CTRL_CLK_CAN_CTRL_REG_ADDR, CLK_U1_CAN_CTRL_CLK_CAN_ENABLE_DATA, CLK_U1_CAN_CTRL_CLK_CAN_EN_SHIFT, CLK_U1_CAN_CTRL_CLK_CAN_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U1_CAN_CTRL_CLK_CAN_                        saif_set_reg(CLK_U1_CAN_CTRL_CLK_CAN_CTRL_REG_ADDR, CLK_U1_CAN_CTRL_CLK_CAN_DISABLE_DATA, CLK_U1_CAN_CTRL_CLK_CAN_EN_SHIFT, CLK_U1_CAN_CTRL_CLK_CAN_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U1_CAN_CTRL_CLK_CAN_              saif_get_reg(CLK_U1_CAN_CTRL_CLK_CAN_CTRL_REG_ADDR, CLK_U1_CAN_CTRL_CLK_CAN_EN_SHIFT, CLK_U1_CAN_CTRL_CLK_CAN_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U1_CAN_CTRL_CLK_CAN_(x)           saif_set_reg(CLK_U1_CAN_CTRL_CLK_CAN_CTRL_REG_ADDR, x, CLK_U1_CAN_CTRL_CLK_CAN_EN_SHIFT, CLK_U1_CAN_CTRL_CLK_CAN_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_U1_CAN_CTRL_CLK_CAN_(div)                    saif_set_reg(CLK_U1_CAN_CTRL_CLK_CAN_CTRL_REG_ADDR, div, CLK_U1_CAN_CTRL_CLK_CAN_DIV_SHIFT, CLK_U1_CAN_CTRL_CLK_CAN_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_U1_CAN_CTRL_CLK_CAN_              saif_get_reg(CLK_U1_CAN_CTRL_CLK_CAN_CTRL_REG_ADDR, CLK_U1_CAN_CTRL_CLK_CAN_DIV_SHIFT, CLK_U1_CAN_CTRL_CLK_CAN_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U0_PWM_8CH_CLK_APB_                  saif_set_reg(CLK_U0_PWM_8CH_CLK_APB_CTRL_REG_ADDR, CLK_U0_PWM_8CH_CLK_APB_ENABLE_DATA, CLK_U0_PWM_8CH_CLK_APB_EN_SHIFT, CLK_U0_PWM_8CH_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_PWM_8CH_CLK_APB_                         saif_set_reg(CLK_U0_PWM_8CH_CLK_APB_CTRL_REG_ADDR, CLK_U0_PWM_8CH_CLK_APB_DISABLE_DATA, CLK_U0_PWM_8CH_CLK_APB_EN_SHIFT, CLK_U0_PWM_8CH_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_PWM_8CH_CLK_APB_               saif_get_reg(CLK_U0_PWM_8CH_CLK_APB_CTRL_REG_ADDR, CLK_U0_PWM_8CH_CLK_APB_EN_SHIFT, CLK_U0_PWM_8CH_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_PWM_8CH_CLK_APB_(x)            saif_set_reg(CLK_U0_PWM_8CH_CLK_APB_CTRL_REG_ADDR, x, CLK_U0_PWM_8CH_CLK_APB_EN_SHIFT, CLK_U0_PWM_8CH_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_DSKIT_WDT_CLK_APB_                        saif_set_reg(CLK_U0_DSKIT_WDT_CLK_APB_CTRL_REG_ADDR, CLK_U0_DSKIT_WDT_CLK_APB_ENABLE_DATA, CLK_U0_DSKIT_WDT_CLK_APB_EN_SHIFT, CLK_U0_DSKIT_WDT_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_DSKIT_WDT_CLK_APB_                       saif_set_reg(CLK_U0_DSKIT_WDT_CLK_APB_CTRL_REG_ADDR, CLK_U0_DSKIT_WDT_CLK_APB_DISABLE_DATA, CLK_U0_DSKIT_WDT_CLK_APB_EN_SHIFT, CLK_U0_DSKIT_WDT_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_DSKIT_WDT_CLK_APB_             saif_get_reg(CLK_U0_DSKIT_WDT_CLK_APB_CTRL_REG_ADDR, CLK_U0_DSKIT_WDT_CLK_APB_EN_SHIFT, CLK_U0_DSKIT_WDT_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_DSKIT_WDT_CLK_APB_(x)          saif_set_reg(CLK_U0_DSKIT_WDT_CLK_APB_CTRL_REG_ADDR, x, CLK_U0_DSKIT_WDT_CLK_APB_EN_SHIFT, CLK_U0_DSKIT_WDT_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_DSKIT_WDT_CLK_WDT_                        saif_set_reg(CLK_U0_DSKIT_WDT_CLK_WDT_CTRL_REG_ADDR, CLK_U0_DSKIT_WDT_CLK_WDT_ENABLE_DATA, CLK_U0_DSKIT_WDT_CLK_WDT_EN_SHIFT, CLK_U0_DSKIT_WDT_CLK_WDT_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_DSKIT_WDT_CLK_WDT_                       saif_set_reg(CLK_U0_DSKIT_WDT_CLK_WDT_CTRL_REG_ADDR, CLK_U0_DSKIT_WDT_CLK_WDT_DISABLE_DATA, CLK_U0_DSKIT_WDT_CLK_WDT_EN_SHIFT, CLK_U0_DSKIT_WDT_CLK_WDT_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_DSKIT_WDT_CLK_WDT_             saif_get_reg(CLK_U0_DSKIT_WDT_CLK_WDT_CTRL_REG_ADDR, CLK_U0_DSKIT_WDT_CLK_WDT_EN_SHIFT, CLK_U0_DSKIT_WDT_CLK_WDT_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_DSKIT_WDT_CLK_WDT_(x)          saif_set_reg(CLK_U0_DSKIT_WDT_CLK_WDT_CTRL_REG_ADDR, x, CLK_U0_DSKIT_WDT_CLK_WDT_EN_SHIFT, CLK_U0_DSKIT_WDT_CLK_WDT_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_SI5_TIMER_CLK_APB_                        saif_set_reg(CLK_U0_SI5_TIMER_CLK_APB_CTRL_REG_ADDR, CLK_U0_SI5_TIMER_CLK_APB_ENABLE_DATA, CLK_U0_SI5_TIMER_CLK_APB_EN_SHIFT, CLK_U0_SI5_TIMER_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_SI5_TIMER_CLK_APB_                       saif_set_reg(CLK_U0_SI5_TIMER_CLK_APB_CTRL_REG_ADDR, CLK_U0_SI5_TIMER_CLK_APB_DISABLE_DATA, CLK_U0_SI5_TIMER_CLK_APB_EN_SHIFT, CLK_U0_SI5_TIMER_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_SI5_TIMER_CLK_APB_             saif_get_reg(CLK_U0_SI5_TIMER_CLK_APB_CTRL_REG_ADDR, CLK_U0_SI5_TIMER_CLK_APB_EN_SHIFT, CLK_U0_SI5_TIMER_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_SI5_TIMER_CLK_APB_(x)          saif_set_reg(CLK_U0_SI5_TIMER_CLK_APB_CTRL_REG_ADDR, x, CLK_U0_SI5_TIMER_CLK_APB_EN_SHIFT, CLK_U0_SI5_TIMER_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_SI5_TIMER_CLK_TIMER0_                     saif_set_reg(CLK_U0_SI5_TIMER_CLK_TIMER0_CTRL_REG_ADDR, CLK_U0_SI5_TIMER_CLK_TIMER0_ENABLE_DATA, CLK_U0_SI5_TIMER_CLK_TIMER0_EN_SHIFT, CLK_U0_SI5_TIMER_CLK_TIMER0_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_SI5_TIMER_CLK_TIMER0_                    saif_set_reg(CLK_U0_SI5_TIMER_CLK_TIMER0_CTRL_REG_ADDR, CLK_U0_SI5_TIMER_CLK_TIMER0_DISABLE_DATA, CLK_U0_SI5_TIMER_CLK_TIMER0_EN_SHIFT, CLK_U0_SI5_TIMER_CLK_TIMER0_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_SI5_TIMER_CLK_TIMER0_          saif_get_reg(CLK_U0_SI5_TIMER_CLK_TIMER0_CTRL_REG_ADDR, CLK_U0_SI5_TIMER_CLK_TIMER0_EN_SHIFT, CLK_U0_SI5_TIMER_CLK_TIMER0_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_SI5_TIMER_CLK_TIMER0_(x)               saif_set_reg(CLK_U0_SI5_TIMER_CLK_TIMER0_CTRL_REG_ADDR, x, CLK_U0_SI5_TIMER_CLK_TIMER0_EN_SHIFT, CLK_U0_SI5_TIMER_CLK_TIMER0_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_SI5_TIMER_CLK_TIMER1_                     saif_set_reg(CLK_U0_SI5_TIMER_CLK_TIMER1_CTRL_REG_ADDR, CLK_U0_SI5_TIMER_CLK_TIMER1_ENABLE_DATA, CLK_U0_SI5_TIMER_CLK_TIMER1_EN_SHIFT, CLK_U0_SI5_TIMER_CLK_TIMER1_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_SI5_TIMER_CLK_TIMER1_                    saif_set_reg(CLK_U0_SI5_TIMER_CLK_TIMER1_CTRL_REG_ADDR, CLK_U0_SI5_TIMER_CLK_TIMER1_DISABLE_DATA, CLK_U0_SI5_TIMER_CLK_TIMER1_EN_SHIFT, CLK_U0_SI5_TIMER_CLK_TIMER1_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_SI5_TIMER_CLK_TIMER1_          saif_get_reg(CLK_U0_SI5_TIMER_CLK_TIMER1_CTRL_REG_ADDR, CLK_U0_SI5_TIMER_CLK_TIMER1_EN_SHIFT, CLK_U0_SI5_TIMER_CLK_TIMER1_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_SI5_TIMER_CLK_TIMER1_(x)               saif_set_reg(CLK_U0_SI5_TIMER_CLK_TIMER1_CTRL_REG_ADDR, x, CLK_U0_SI5_TIMER_CLK_TIMER1_EN_SHIFT, CLK_U0_SI5_TIMER_CLK_TIMER1_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_SI5_TIMER_CLK_TIMER2_                     saif_set_reg(CLK_U0_SI5_TIMER_CLK_TIMER2_CTRL_REG_ADDR, CLK_U0_SI5_TIMER_CLK_TIMER2_ENABLE_DATA, CLK_U0_SI5_TIMER_CLK_TIMER2_EN_SHIFT, CLK_U0_SI5_TIMER_CLK_TIMER2_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_SI5_TIMER_CLK_TIMER2_                    saif_set_reg(CLK_U0_SI5_TIMER_CLK_TIMER2_CTRL_REG_ADDR, CLK_U0_SI5_TIMER_CLK_TIMER2_DISABLE_DATA, CLK_U0_SI5_TIMER_CLK_TIMER2_EN_SHIFT, CLK_U0_SI5_TIMER_CLK_TIMER2_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_SI5_TIMER_CLK_TIMER2_          saif_get_reg(CLK_U0_SI5_TIMER_CLK_TIMER2_CTRL_REG_ADDR, CLK_U0_SI5_TIMER_CLK_TIMER2_EN_SHIFT, CLK_U0_SI5_TIMER_CLK_TIMER2_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_SI5_TIMER_CLK_TIMER2_(x)               saif_set_reg(CLK_U0_SI5_TIMER_CLK_TIMER2_CTRL_REG_ADDR, x, CLK_U0_SI5_TIMER_CLK_TIMER2_EN_SHIFT, CLK_U0_SI5_TIMER_CLK_TIMER2_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_SI5_TIMER_CLK_TIMER3_                     saif_set_reg(CLK_U0_SI5_TIMER_CLK_TIMER3_CTRL_REG_ADDR, CLK_U0_SI5_TIMER_CLK_TIMER3_ENABLE_DATA, CLK_U0_SI5_TIMER_CLK_TIMER3_EN_SHIFT, CLK_U0_SI5_TIMER_CLK_TIMER3_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_SI5_TIMER_CLK_TIMER3_                    saif_set_reg(CLK_U0_SI5_TIMER_CLK_TIMER3_CTRL_REG_ADDR, CLK_U0_SI5_TIMER_CLK_TIMER3_DISABLE_DATA, CLK_U0_SI5_TIMER_CLK_TIMER3_EN_SHIFT, CLK_U0_SI5_TIMER_CLK_TIMER3_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_SI5_TIMER_CLK_TIMER3_          saif_get_reg(CLK_U0_SI5_TIMER_CLK_TIMER3_CTRL_REG_ADDR, CLK_U0_SI5_TIMER_CLK_TIMER3_EN_SHIFT, CLK_U0_SI5_TIMER_CLK_TIMER3_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_SI5_TIMER_CLK_TIMER3_(x)               saif_set_reg(CLK_U0_SI5_TIMER_CLK_TIMER3_CTRL_REG_ADDR, x, CLK_U0_SI5_TIMER_CLK_TIMER3_EN_SHIFT, CLK_U0_SI5_TIMER_CLK_TIMER3_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_TEMP_SENSOR_CLK_APB_                      saif_set_reg(CLK_U0_TEMP_SENSOR_CLK_APB_CTRL_REG_ADDR, CLK_U0_TEMP_SENSOR_CLK_APB_ENABLE_DATA, CLK_U0_TEMP_SENSOR_CLK_APB_EN_SHIFT, CLK_U0_TEMP_SENSOR_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_TEMP_SENSOR_CLK_APB_                     saif_set_reg(CLK_U0_TEMP_SENSOR_CLK_APB_CTRL_REG_ADDR, CLK_U0_TEMP_SENSOR_CLK_APB_DISABLE_DATA, CLK_U0_TEMP_SENSOR_CLK_APB_EN_SHIFT, CLK_U0_TEMP_SENSOR_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_TEMP_SENSOR_CLK_APB_           saif_get_reg(CLK_U0_TEMP_SENSOR_CLK_APB_CTRL_REG_ADDR, CLK_U0_TEMP_SENSOR_CLK_APB_EN_SHIFT, CLK_U0_TEMP_SENSOR_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_TEMP_SENSOR_CLK_APB_(x)                saif_set_reg(CLK_U0_TEMP_SENSOR_CLK_APB_CTRL_REG_ADDR, x, CLK_U0_TEMP_SENSOR_CLK_APB_EN_SHIFT, CLK_U0_TEMP_SENSOR_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_TEMP_SENSOR_CLK_TEMP_                     saif_set_reg(CLK_U0_TEMP_SENSOR_CLK_TEMP_CTRL_REG_ADDR, CLK_U0_TEMP_SENSOR_CLK_TEMP_ENABLE_DATA, CLK_U0_TEMP_SENSOR_CLK_TEMP_EN_SHIFT, CLK_U0_TEMP_SENSOR_CLK_TEMP_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_TEMP_SENSOR_CLK_TEMP_                    saif_set_reg(CLK_U0_TEMP_SENSOR_CLK_TEMP_CTRL_REG_ADDR, CLK_U0_TEMP_SENSOR_CLK_TEMP_DISABLE_DATA, CLK_U0_TEMP_SENSOR_CLK_TEMP_EN_SHIFT, CLK_U0_TEMP_SENSOR_CLK_TEMP_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_TEMP_SENSOR_CLK_TEMP_          saif_get_reg(CLK_U0_TEMP_SENSOR_CLK_TEMP_CTRL_REG_ADDR, CLK_U0_TEMP_SENSOR_CLK_TEMP_EN_SHIFT, CLK_U0_TEMP_SENSOR_CLK_TEMP_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_TEMP_SENSOR_CLK_TEMP_(x)               saif_set_reg(CLK_U0_TEMP_SENSOR_CLK_TEMP_CTRL_REG_ADDR, x, CLK_U0_TEMP_SENSOR_CLK_TEMP_EN_SHIFT, CLK_U0_TEMP_SENSOR_CLK_TEMP_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_U0_TEMP_SENSOR_CLK_TEMP_(div)                        saif_set_reg(CLK_U0_TEMP_SENSOR_CLK_TEMP_CTRL_REG_ADDR, div, CLK_U0_TEMP_SENSOR_CLK_TEMP_DIV_SHIFT, CLK_U0_TEMP_SENSOR_CLK_TEMP_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_U0_TEMP_SENSOR_CLK_TEMP_          saif_get_reg(CLK_U0_TEMP_SENSOR_CLK_TEMP_CTRL_REG_ADDR, CLK_U0_TEMP_SENSOR_CLK_TEMP_DIV_SHIFT, CLK_U0_TEMP_SENSOR_CLK_TEMP_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U0_SSP_SPI_CLK_APB_                  saif_set_reg(CLK_U0_SSP_SPI_CLK_APB_CTRL_REG_ADDR, CLK_U0_SSP_SPI_CLK_APB_ENABLE_DATA, CLK_U0_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U0_SSP_SPI_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_SSP_SPI_CLK_APB_                         saif_set_reg(CLK_U0_SSP_SPI_CLK_APB_CTRL_REG_ADDR, CLK_U0_SSP_SPI_CLK_APB_DISABLE_DATA, CLK_U0_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U0_SSP_SPI_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_SSP_SPI_CLK_APB_               saif_get_reg(CLK_U0_SSP_SPI_CLK_APB_CTRL_REG_ADDR, CLK_U0_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U0_SSP_SPI_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_SSP_SPI_CLK_APB_(x)            saif_set_reg(CLK_U0_SSP_SPI_CLK_APB_CTRL_REG_ADDR, x, CLK_U0_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U0_SSP_SPI_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U1_SSP_SPI_CLK_APB_                  saif_set_reg(CLK_U1_SSP_SPI_CLK_APB_CTRL_REG_ADDR, CLK_U1_SSP_SPI_CLK_APB_ENABLE_DATA, CLK_U1_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U1_SSP_SPI_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U1_SSP_SPI_CLK_APB_                         saif_set_reg(CLK_U1_SSP_SPI_CLK_APB_CTRL_REG_ADDR, CLK_U1_SSP_SPI_CLK_APB_DISABLE_DATA, CLK_U1_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U1_SSP_SPI_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U1_SSP_SPI_CLK_APB_               saif_get_reg(CLK_U1_SSP_SPI_CLK_APB_CTRL_REG_ADDR, CLK_U1_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U1_SSP_SPI_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U1_SSP_SPI_CLK_APB_(x)            saif_set_reg(CLK_U1_SSP_SPI_CLK_APB_CTRL_REG_ADDR, x, CLK_U1_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U1_SSP_SPI_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U2_SSP_SPI_CLK_APB_                  saif_set_reg(CLK_U2_SSP_SPI_CLK_APB_CTRL_REG_ADDR, CLK_U2_SSP_SPI_CLK_APB_ENABLE_DATA, CLK_U2_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U2_SSP_SPI_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U2_SSP_SPI_CLK_APB_                         saif_set_reg(CLK_U2_SSP_SPI_CLK_APB_CTRL_REG_ADDR, CLK_U2_SSP_SPI_CLK_APB_DISABLE_DATA, CLK_U2_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U2_SSP_SPI_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U2_SSP_SPI_CLK_APB_               saif_get_reg(CLK_U2_SSP_SPI_CLK_APB_CTRL_REG_ADDR, CLK_U2_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U2_SSP_SPI_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U2_SSP_SPI_CLK_APB_(x)            saif_set_reg(CLK_U2_SSP_SPI_CLK_APB_CTRL_REG_ADDR, x, CLK_U2_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U2_SSP_SPI_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U3_SSP_SPI_CLK_APB_                  saif_set_reg(CLK_U3_SSP_SPI_CLK_APB_CTRL_REG_ADDR, CLK_U3_SSP_SPI_CLK_APB_ENABLE_DATA, CLK_U3_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U3_SSP_SPI_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U3_SSP_SPI_CLK_APB_                         saif_set_reg(CLK_U3_SSP_SPI_CLK_APB_CTRL_REG_ADDR, CLK_U3_SSP_SPI_CLK_APB_DISABLE_DATA, CLK_U3_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U3_SSP_SPI_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U3_SSP_SPI_CLK_APB_               saif_get_reg(CLK_U3_SSP_SPI_CLK_APB_CTRL_REG_ADDR, CLK_U3_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U3_SSP_SPI_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U3_SSP_SPI_CLK_APB_(x)            saif_set_reg(CLK_U3_SSP_SPI_CLK_APB_CTRL_REG_ADDR, x, CLK_U3_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U3_SSP_SPI_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U4_SSP_SPI_CLK_APB_                  saif_set_reg(CLK_U4_SSP_SPI_CLK_APB_CTRL_REG_ADDR, CLK_U4_SSP_SPI_CLK_APB_ENABLE_DATA, CLK_U4_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U4_SSP_SPI_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U4_SSP_SPI_CLK_APB_                         saif_set_reg(CLK_U4_SSP_SPI_CLK_APB_CTRL_REG_ADDR, CLK_U4_SSP_SPI_CLK_APB_DISABLE_DATA, CLK_U4_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U4_SSP_SPI_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U4_SSP_SPI_CLK_APB_               saif_get_reg(CLK_U4_SSP_SPI_CLK_APB_CTRL_REG_ADDR, CLK_U4_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U4_SSP_SPI_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U4_SSP_SPI_CLK_APB_(x)            saif_set_reg(CLK_U4_SSP_SPI_CLK_APB_CTRL_REG_ADDR, x, CLK_U4_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U4_SSP_SPI_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U5_SSP_SPI_CLK_APB_                  saif_set_reg(CLK_U5_SSP_SPI_CLK_APB_CTRL_REG_ADDR, CLK_U5_SSP_SPI_CLK_APB_ENABLE_DATA, CLK_U5_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U5_SSP_SPI_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U5_SSP_SPI_CLK_APB_                         saif_set_reg(CLK_U5_SSP_SPI_CLK_APB_CTRL_REG_ADDR, CLK_U5_SSP_SPI_CLK_APB_DISABLE_DATA, CLK_U5_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U5_SSP_SPI_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U5_SSP_SPI_CLK_APB_               saif_get_reg(CLK_U5_SSP_SPI_CLK_APB_CTRL_REG_ADDR, CLK_U5_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U5_SSP_SPI_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U5_SSP_SPI_CLK_APB_(x)            saif_set_reg(CLK_U5_SSP_SPI_CLK_APB_CTRL_REG_ADDR, x, CLK_U5_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U5_SSP_SPI_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U6_SSP_SPI_CLK_APB_                  saif_set_reg(CLK_U6_SSP_SPI_CLK_APB_CTRL_REG_ADDR, CLK_U6_SSP_SPI_CLK_APB_ENABLE_DATA, CLK_U6_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U6_SSP_SPI_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U6_SSP_SPI_CLK_APB_                         saif_set_reg(CLK_U6_SSP_SPI_CLK_APB_CTRL_REG_ADDR, CLK_U6_SSP_SPI_CLK_APB_DISABLE_DATA, CLK_U6_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U6_SSP_SPI_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U6_SSP_SPI_CLK_APB_               saif_get_reg(CLK_U6_SSP_SPI_CLK_APB_CTRL_REG_ADDR, CLK_U6_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U6_SSP_SPI_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U6_SSP_SPI_CLK_APB_(x)            saif_set_reg(CLK_U6_SSP_SPI_CLK_APB_CTRL_REG_ADDR, x, CLK_U6_SSP_SPI_CLK_APB_EN_SHIFT, CLK_U6_SSP_SPI_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_DW_I2C_CLK_APB_                   saif_set_reg(CLK_U0_DW_I2C_CLK_APB_CTRL_REG_ADDR, CLK_U0_DW_I2C_CLK_APB_ENABLE_DATA, CLK_U0_DW_I2C_CLK_APB_EN_SHIFT, CLK_U0_DW_I2C_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_DW_I2C_CLK_APB_                  saif_set_reg(CLK_U0_DW_I2C_CLK_APB_CTRL_REG_ADDR, CLK_U0_DW_I2C_CLK_APB_DISABLE_DATA, CLK_U0_DW_I2C_CLK_APB_EN_SHIFT, CLK_U0_DW_I2C_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_DW_I2C_CLK_APB_                saif_get_reg(CLK_U0_DW_I2C_CLK_APB_CTRL_REG_ADDR, CLK_U0_DW_I2C_CLK_APB_EN_SHIFT, CLK_U0_DW_I2C_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_DW_I2C_CLK_APB_(x)             saif_set_reg(CLK_U0_DW_I2C_CLK_APB_CTRL_REG_ADDR, x, CLK_U0_DW_I2C_CLK_APB_EN_SHIFT, CLK_U0_DW_I2C_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U1_DW_I2C_CLK_APB_                   saif_set_reg(CLK_U1_DW_I2C_CLK_APB_CTRL_REG_ADDR, CLK_U1_DW_I2C_CLK_APB_ENABLE_DATA, CLK_U1_DW_I2C_CLK_APB_EN_SHIFT, CLK_U1_DW_I2C_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U1_DW_I2C_CLK_APB_                  saif_set_reg(CLK_U1_DW_I2C_CLK_APB_CTRL_REG_ADDR, CLK_U1_DW_I2C_CLK_APB_DISABLE_DATA, CLK_U1_DW_I2C_CLK_APB_EN_SHIFT, CLK_U1_DW_I2C_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U1_DW_I2C_CLK_APB_                saif_get_reg(CLK_U1_DW_I2C_CLK_APB_CTRL_REG_ADDR, CLK_U1_DW_I2C_CLK_APB_EN_SHIFT, CLK_U1_DW_I2C_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U1_DW_I2C_CLK_APB_(x)             saif_set_reg(CLK_U1_DW_I2C_CLK_APB_CTRL_REG_ADDR, x, CLK_U1_DW_I2C_CLK_APB_EN_SHIFT, CLK_U1_DW_I2C_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U2_DW_I2C_CLK_APB_                   saif_set_reg(CLK_U2_DW_I2C_CLK_APB_CTRL_REG_ADDR, CLK_U2_DW_I2C_CLK_APB_ENABLE_DATA, CLK_U2_DW_I2C_CLK_APB_EN_SHIFT, CLK_U2_DW_I2C_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U2_DW_I2C_CLK_APB_                  saif_set_reg(CLK_U2_DW_I2C_CLK_APB_CTRL_REG_ADDR, CLK_U2_DW_I2C_CLK_APB_DISABLE_DATA, CLK_U2_DW_I2C_CLK_APB_EN_SHIFT, CLK_U2_DW_I2C_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U2_DW_I2C_CLK_APB_                saif_get_reg(CLK_U2_DW_I2C_CLK_APB_CTRL_REG_ADDR, CLK_U2_DW_I2C_CLK_APB_EN_SHIFT, CLK_U2_DW_I2C_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U2_DW_I2C_CLK_APB_(x)             saif_set_reg(CLK_U2_DW_I2C_CLK_APB_CTRL_REG_ADDR, x, CLK_U2_DW_I2C_CLK_APB_EN_SHIFT, CLK_U2_DW_I2C_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U3_DW_I2C_CLK_APB_                   saif_set_reg(CLK_U3_DW_I2C_CLK_APB_CTRL_REG_ADDR, CLK_U3_DW_I2C_CLK_APB_ENABLE_DATA, CLK_U3_DW_I2C_CLK_APB_EN_SHIFT, CLK_U3_DW_I2C_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U3_DW_I2C_CLK_APB_                  saif_set_reg(CLK_U3_DW_I2C_CLK_APB_CTRL_REG_ADDR, CLK_U3_DW_I2C_CLK_APB_DISABLE_DATA, CLK_U3_DW_I2C_CLK_APB_EN_SHIFT, CLK_U3_DW_I2C_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U3_DW_I2C_CLK_APB_                saif_get_reg(CLK_U3_DW_I2C_CLK_APB_CTRL_REG_ADDR, CLK_U3_DW_I2C_CLK_APB_EN_SHIFT, CLK_U3_DW_I2C_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U3_DW_I2C_CLK_APB_(x)             saif_set_reg(CLK_U3_DW_I2C_CLK_APB_CTRL_REG_ADDR, x, CLK_U3_DW_I2C_CLK_APB_EN_SHIFT, CLK_U3_DW_I2C_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U4_DW_I2C_CLK_APB_                   saif_set_reg(CLK_U4_DW_I2C_CLK_APB_CTRL_REG_ADDR, CLK_U4_DW_I2C_CLK_APB_ENABLE_DATA, CLK_U4_DW_I2C_CLK_APB_EN_SHIFT, CLK_U4_DW_I2C_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U4_DW_I2C_CLK_APB_                  saif_set_reg(CLK_U4_DW_I2C_CLK_APB_CTRL_REG_ADDR, CLK_U4_DW_I2C_CLK_APB_DISABLE_DATA, CLK_U4_DW_I2C_CLK_APB_EN_SHIFT, CLK_U4_DW_I2C_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U4_DW_I2C_CLK_APB_                saif_get_reg(CLK_U4_DW_I2C_CLK_APB_CTRL_REG_ADDR, CLK_U4_DW_I2C_CLK_APB_EN_SHIFT, CLK_U4_DW_I2C_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U4_DW_I2C_CLK_APB_(x)             saif_set_reg(CLK_U4_DW_I2C_CLK_APB_CTRL_REG_ADDR, x, CLK_U4_DW_I2C_CLK_APB_EN_SHIFT, CLK_U4_DW_I2C_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U5_DW_I2C_CLK_APB_                   saif_set_reg(CLK_U5_DW_I2C_CLK_APB_CTRL_REG_ADDR, CLK_U5_DW_I2C_CLK_APB_ENABLE_DATA, CLK_U5_DW_I2C_CLK_APB_EN_SHIFT, CLK_U5_DW_I2C_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U5_DW_I2C_CLK_APB_                  saif_set_reg(CLK_U5_DW_I2C_CLK_APB_CTRL_REG_ADDR, CLK_U5_DW_I2C_CLK_APB_DISABLE_DATA, CLK_U5_DW_I2C_CLK_APB_EN_SHIFT, CLK_U5_DW_I2C_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U5_DW_I2C_CLK_APB_                saif_get_reg(CLK_U5_DW_I2C_CLK_APB_CTRL_REG_ADDR, CLK_U5_DW_I2C_CLK_APB_EN_SHIFT, CLK_U5_DW_I2C_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U5_DW_I2C_CLK_APB_(x)             saif_set_reg(CLK_U5_DW_I2C_CLK_APB_CTRL_REG_ADDR, x, CLK_U5_DW_I2C_CLK_APB_EN_SHIFT, CLK_U5_DW_I2C_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U6_DW_I2C_CLK_APB_                   saif_set_reg(CLK_U6_DW_I2C_CLK_APB_CTRL_REG_ADDR, CLK_U6_DW_I2C_CLK_APB_ENABLE_DATA, CLK_U6_DW_I2C_CLK_APB_EN_SHIFT, CLK_U6_DW_I2C_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U6_DW_I2C_CLK_APB_                  saif_set_reg(CLK_U6_DW_I2C_CLK_APB_CTRL_REG_ADDR, CLK_U6_DW_I2C_CLK_APB_DISABLE_DATA, CLK_U6_DW_I2C_CLK_APB_EN_SHIFT, CLK_U6_DW_I2C_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U6_DW_I2C_CLK_APB_                saif_get_reg(CLK_U6_DW_I2C_CLK_APB_CTRL_REG_ADDR, CLK_U6_DW_I2C_CLK_APB_EN_SHIFT, CLK_U6_DW_I2C_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U6_DW_I2C_CLK_APB_(x)             saif_set_reg(CLK_U6_DW_I2C_CLK_APB_CTRL_REG_ADDR, x, CLK_U6_DW_I2C_CLK_APB_EN_SHIFT, CLK_U6_DW_I2C_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_DW_UART_CLK_APB_                  saif_set_reg(CLK_U0_DW_UART_CLK_APB_CTRL_REG_ADDR, CLK_U0_DW_UART_CLK_APB_ENABLE_DATA, CLK_U0_DW_UART_CLK_APB_EN_SHIFT, CLK_U0_DW_UART_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_DW_UART_CLK_APB_                         saif_set_reg(CLK_U0_DW_UART_CLK_APB_CTRL_REG_ADDR, CLK_U0_DW_UART_CLK_APB_DISABLE_DATA, CLK_U0_DW_UART_CLK_APB_EN_SHIFT, CLK_U0_DW_UART_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_DW_UART_CLK_APB_               saif_get_reg(CLK_U0_DW_UART_CLK_APB_CTRL_REG_ADDR, CLK_U0_DW_UART_CLK_APB_EN_SHIFT, CLK_U0_DW_UART_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_DW_UART_CLK_APB_(x)            saif_set_reg(CLK_U0_DW_UART_CLK_APB_CTRL_REG_ADDR, x, CLK_U0_DW_UART_CLK_APB_EN_SHIFT, CLK_U0_DW_UART_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_DW_UART_CLK_CORE_                         saif_set_reg(CLK_U0_DW_UART_CLK_CORE_CTRL_REG_ADDR, CLK_U0_DW_UART_CLK_CORE_ENABLE_DATA, CLK_U0_DW_UART_CLK_CORE_EN_SHIFT, CLK_U0_DW_UART_CLK_CORE_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_DW_UART_CLK_CORE_                        saif_set_reg(CLK_U0_DW_UART_CLK_CORE_CTRL_REG_ADDR, CLK_U0_DW_UART_CLK_CORE_DISABLE_DATA, CLK_U0_DW_UART_CLK_CORE_EN_SHIFT, CLK_U0_DW_UART_CLK_CORE_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_DW_UART_CLK_CORE_              saif_get_reg(CLK_U0_DW_UART_CLK_CORE_CTRL_REG_ADDR, CLK_U0_DW_UART_CLK_CORE_EN_SHIFT, CLK_U0_DW_UART_CLK_CORE_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_DW_UART_CLK_CORE_(x)           saif_set_reg(CLK_U0_DW_UART_CLK_CORE_CTRL_REG_ADDR, x, CLK_U0_DW_UART_CLK_CORE_EN_SHIFT, CLK_U0_DW_UART_CLK_CORE_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U1_DW_UART_CLK_APB_                  saif_set_reg(CLK_U1_DW_UART_CLK_APB_CTRL_REG_ADDR, CLK_U1_DW_UART_CLK_APB_ENABLE_DATA, CLK_U1_DW_UART_CLK_APB_EN_SHIFT, CLK_U1_DW_UART_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U1_DW_UART_CLK_APB_                         saif_set_reg(CLK_U1_DW_UART_CLK_APB_CTRL_REG_ADDR, CLK_U1_DW_UART_CLK_APB_DISABLE_DATA, CLK_U1_DW_UART_CLK_APB_EN_SHIFT, CLK_U1_DW_UART_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U1_DW_UART_CLK_APB_               saif_get_reg(CLK_U1_DW_UART_CLK_APB_CTRL_REG_ADDR, CLK_U1_DW_UART_CLK_APB_EN_SHIFT, CLK_U1_DW_UART_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U1_DW_UART_CLK_APB_(x)            saif_set_reg(CLK_U1_DW_UART_CLK_APB_CTRL_REG_ADDR, x, CLK_U1_DW_UART_CLK_APB_EN_SHIFT, CLK_U1_DW_UART_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U1_DW_UART_CLK_CORE_                         saif_set_reg(CLK_U1_DW_UART_CLK_CORE_CTRL_REG_ADDR, CLK_U1_DW_UART_CLK_CORE_ENABLE_DATA, CLK_U1_DW_UART_CLK_CORE_EN_SHIFT, CLK_U1_DW_UART_CLK_CORE_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U1_DW_UART_CLK_CORE_                        saif_set_reg(CLK_U1_DW_UART_CLK_CORE_CTRL_REG_ADDR, CLK_U1_DW_UART_CLK_CORE_DISABLE_DATA, CLK_U1_DW_UART_CLK_CORE_EN_SHIFT, CLK_U1_DW_UART_CLK_CORE_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U1_DW_UART_CLK_CORE_              saif_get_reg(CLK_U1_DW_UART_CLK_CORE_CTRL_REG_ADDR, CLK_U1_DW_UART_CLK_CORE_EN_SHIFT, CLK_U1_DW_UART_CLK_CORE_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U1_DW_UART_CLK_CORE_(x)           saif_set_reg(CLK_U1_DW_UART_CLK_CORE_CTRL_REG_ADDR, x, CLK_U1_DW_UART_CLK_CORE_EN_SHIFT, CLK_U1_DW_UART_CLK_CORE_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U2_DW_UART_CLK_APB_                  saif_set_reg(CLK_U2_DW_UART_CLK_APB_CTRL_REG_ADDR, CLK_U2_DW_UART_CLK_APB_ENABLE_DATA, CLK_U2_DW_UART_CLK_APB_EN_SHIFT, CLK_U2_DW_UART_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U2_DW_UART_CLK_APB_                         saif_set_reg(CLK_U2_DW_UART_CLK_APB_CTRL_REG_ADDR, CLK_U2_DW_UART_CLK_APB_DISABLE_DATA, CLK_U2_DW_UART_CLK_APB_EN_SHIFT, CLK_U2_DW_UART_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U2_DW_UART_CLK_APB_               saif_get_reg(CLK_U2_DW_UART_CLK_APB_CTRL_REG_ADDR, CLK_U2_DW_UART_CLK_APB_EN_SHIFT, CLK_U2_DW_UART_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U2_DW_UART_CLK_APB_(x)            saif_set_reg(CLK_U2_DW_UART_CLK_APB_CTRL_REG_ADDR, x, CLK_U2_DW_UART_CLK_APB_EN_SHIFT, CLK_U2_DW_UART_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U2_DW_UART_CLK_CORE_                         saif_set_reg(CLK_U2_DW_UART_CLK_CORE_CTRL_REG_ADDR, CLK_U2_DW_UART_CLK_CORE_ENABLE_DATA, CLK_U2_DW_UART_CLK_CORE_EN_SHIFT, CLK_U2_DW_UART_CLK_CORE_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U2_DW_UART_CLK_CORE_                        saif_set_reg(CLK_U2_DW_UART_CLK_CORE_CTRL_REG_ADDR, CLK_U2_DW_UART_CLK_CORE_DISABLE_DATA, CLK_U2_DW_UART_CLK_CORE_EN_SHIFT, CLK_U2_DW_UART_CLK_CORE_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U2_DW_UART_CLK_CORE_              saif_get_reg(CLK_U2_DW_UART_CLK_CORE_CTRL_REG_ADDR, CLK_U2_DW_UART_CLK_CORE_EN_SHIFT, CLK_U2_DW_UART_CLK_CORE_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U2_DW_UART_CLK_CORE_(x)           saif_set_reg(CLK_U2_DW_UART_CLK_CORE_CTRL_REG_ADDR, x, CLK_U2_DW_UART_CLK_CORE_EN_SHIFT, CLK_U2_DW_UART_CLK_CORE_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U3_DW_UART_CLK_APB_                  saif_set_reg(CLK_U3_DW_UART_CLK_APB_CTRL_REG_ADDR, CLK_U3_DW_UART_CLK_APB_ENABLE_DATA, CLK_U3_DW_UART_CLK_APB_EN_SHIFT, CLK_U3_DW_UART_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U3_DW_UART_CLK_APB_                         saif_set_reg(CLK_U3_DW_UART_CLK_APB_CTRL_REG_ADDR, CLK_U3_DW_UART_CLK_APB_DISABLE_DATA, CLK_U3_DW_UART_CLK_APB_EN_SHIFT, CLK_U3_DW_UART_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U3_DW_UART_CLK_APB_               saif_get_reg(CLK_U3_DW_UART_CLK_APB_CTRL_REG_ADDR, CLK_U3_DW_UART_CLK_APB_EN_SHIFT, CLK_U3_DW_UART_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U3_DW_UART_CLK_APB_(x)            saif_set_reg(CLK_U3_DW_UART_CLK_APB_CTRL_REG_ADDR, x, CLK_U3_DW_UART_CLK_APB_EN_SHIFT, CLK_U3_DW_UART_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U3_DW_UART_CLK_CORE_                         saif_set_reg(CLK_U3_DW_UART_CLK_CORE_CTRL_REG_ADDR, CLK_U3_DW_UART_CLK_CORE_ENABLE_DATA, CLK_U3_DW_UART_CLK_CORE_EN_SHIFT, CLK_U3_DW_UART_CLK_CORE_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U3_DW_UART_CLK_CORE_                        saif_set_reg(CLK_U3_DW_UART_CLK_CORE_CTRL_REG_ADDR, CLK_U3_DW_UART_CLK_CORE_DISABLE_DATA, CLK_U3_DW_UART_CLK_CORE_EN_SHIFT, CLK_U3_DW_UART_CLK_CORE_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U3_DW_UART_CLK_CORE_              saif_get_reg(CLK_U3_DW_UART_CLK_CORE_CTRL_REG_ADDR, CLK_U3_DW_UART_CLK_CORE_EN_SHIFT, CLK_U3_DW_UART_CLK_CORE_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U3_DW_UART_CLK_CORE_(x)           saif_set_reg(CLK_U3_DW_UART_CLK_CORE_CTRL_REG_ADDR, x, CLK_U3_DW_UART_CLK_CORE_EN_SHIFT, CLK_U3_DW_UART_CLK_CORE_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_U3_DW_UART_CLK_CORE_(div)                    saif_set_reg(CLK_U3_DW_UART_CLK_CORE_CTRL_REG_ADDR, div, CLK_U3_DW_UART_CLK_CORE_DIV_SHIFT, CLK_U3_DW_UART_CLK_CORE_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_U3_DW_UART_CLK_CORE_              saif_get_reg(CLK_U3_DW_UART_CLK_CORE_CTRL_REG_ADDR, CLK_U3_DW_UART_CLK_CORE_DIV_SHIFT, CLK_U3_DW_UART_CLK_CORE_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U4_DW_UART_CLK_APB_                  saif_set_reg(CLK_U4_DW_UART_CLK_APB_CTRL_REG_ADDR, CLK_U4_DW_UART_CLK_APB_ENABLE_DATA, CLK_U4_DW_UART_CLK_APB_EN_SHIFT, CLK_U4_DW_UART_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U4_DW_UART_CLK_APB_                         saif_set_reg(CLK_U4_DW_UART_CLK_APB_CTRL_REG_ADDR, CLK_U4_DW_UART_CLK_APB_DISABLE_DATA, CLK_U4_DW_UART_CLK_APB_EN_SHIFT, CLK_U4_DW_UART_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U4_DW_UART_CLK_APB_               saif_get_reg(CLK_U4_DW_UART_CLK_APB_CTRL_REG_ADDR, CLK_U4_DW_UART_CLK_APB_EN_SHIFT, CLK_U4_DW_UART_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U4_DW_UART_CLK_APB_(x)            saif_set_reg(CLK_U4_DW_UART_CLK_APB_CTRL_REG_ADDR, x, CLK_U4_DW_UART_CLK_APB_EN_SHIFT, CLK_U4_DW_UART_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U4_DW_UART_CLK_CORE_                         saif_set_reg(CLK_U4_DW_UART_CLK_CORE_CTRL_REG_ADDR, CLK_U4_DW_UART_CLK_CORE_ENABLE_DATA, CLK_U4_DW_UART_CLK_CORE_EN_SHIFT, CLK_U4_DW_UART_CLK_CORE_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U4_DW_UART_CLK_CORE_                        saif_set_reg(CLK_U4_DW_UART_CLK_CORE_CTRL_REG_ADDR, CLK_U4_DW_UART_CLK_CORE_DISABLE_DATA, CLK_U4_DW_UART_CLK_CORE_EN_SHIFT, CLK_U4_DW_UART_CLK_CORE_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U4_DW_UART_CLK_CORE_              saif_get_reg(CLK_U4_DW_UART_CLK_CORE_CTRL_REG_ADDR, CLK_U4_DW_UART_CLK_CORE_EN_SHIFT, CLK_U4_DW_UART_CLK_CORE_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U4_DW_UART_CLK_CORE_(x)           saif_set_reg(CLK_U4_DW_UART_CLK_CORE_CTRL_REG_ADDR, x, CLK_U4_DW_UART_CLK_CORE_EN_SHIFT, CLK_U4_DW_UART_CLK_CORE_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_U4_DW_UART_CLK_CORE_(div)                    saif_set_reg(CLK_U4_DW_UART_CLK_CORE_CTRL_REG_ADDR, div, CLK_U4_DW_UART_CLK_CORE_DIV_SHIFT, CLK_U4_DW_UART_CLK_CORE_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_U4_DW_UART_CLK_CORE_              saif_get_reg(CLK_U4_DW_UART_CLK_CORE_CTRL_REG_ADDR, CLK_U4_DW_UART_CLK_CORE_DIV_SHIFT, CLK_U4_DW_UART_CLK_CORE_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U5_DW_UART_CLK_APB_                  saif_set_reg(CLK_U5_DW_UART_CLK_APB_CTRL_REG_ADDR, CLK_U5_DW_UART_CLK_APB_ENABLE_DATA, CLK_U5_DW_UART_CLK_APB_EN_SHIFT, CLK_U5_DW_UART_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U5_DW_UART_CLK_APB_                         saif_set_reg(CLK_U5_DW_UART_CLK_APB_CTRL_REG_ADDR, CLK_U5_DW_UART_CLK_APB_DISABLE_DATA, CLK_U5_DW_UART_CLK_APB_EN_SHIFT, CLK_U5_DW_UART_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U5_DW_UART_CLK_APB_               saif_get_reg(CLK_U5_DW_UART_CLK_APB_CTRL_REG_ADDR, CLK_U5_DW_UART_CLK_APB_EN_SHIFT, CLK_U5_DW_UART_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U5_DW_UART_CLK_APB_(x)            saif_set_reg(CLK_U5_DW_UART_CLK_APB_CTRL_REG_ADDR, x, CLK_U5_DW_UART_CLK_APB_EN_SHIFT, CLK_U5_DW_UART_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U5_DW_UART_CLK_CORE_                         saif_set_reg(CLK_U5_DW_UART_CLK_CORE_CTRL_REG_ADDR, CLK_U5_DW_UART_CLK_CORE_ENABLE_DATA, CLK_U5_DW_UART_CLK_CORE_EN_SHIFT, CLK_U5_DW_UART_CLK_CORE_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U5_DW_UART_CLK_CORE_                        saif_set_reg(CLK_U5_DW_UART_CLK_CORE_CTRL_REG_ADDR, CLK_U5_DW_UART_CLK_CORE_DISABLE_DATA, CLK_U5_DW_UART_CLK_CORE_EN_SHIFT, CLK_U5_DW_UART_CLK_CORE_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U5_DW_UART_CLK_CORE_              saif_get_reg(CLK_U5_DW_UART_CLK_CORE_CTRL_REG_ADDR, CLK_U5_DW_UART_CLK_CORE_EN_SHIFT, CLK_U5_DW_UART_CLK_CORE_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U5_DW_UART_CLK_CORE_(x)           saif_set_reg(CLK_U5_DW_UART_CLK_CORE_CTRL_REG_ADDR, x, CLK_U5_DW_UART_CLK_CORE_EN_SHIFT, CLK_U5_DW_UART_CLK_CORE_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_U5_DW_UART_CLK_CORE_(div)                    saif_set_reg(CLK_U5_DW_UART_CLK_CORE_CTRL_REG_ADDR, div, CLK_U5_DW_UART_CLK_CORE_DIV_SHIFT, CLK_U5_DW_UART_CLK_CORE_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_U5_DW_UART_CLK_CORE_              saif_get_reg(CLK_U5_DW_UART_CLK_CORE_CTRL_REG_ADDR, CLK_U5_DW_UART_CLK_CORE_DIV_SHIFT, CLK_U5_DW_UART_CLK_CORE_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U0_PWMDAC_CLK_APB_                   saif_set_reg(CLK_U0_PWMDAC_CLK_APB_CTRL_REG_ADDR, CLK_U0_PWMDAC_CLK_APB_ENABLE_DATA, CLK_U0_PWMDAC_CLK_APB_EN_SHIFT, CLK_U0_PWMDAC_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_PWMDAC_CLK_APB_                  saif_set_reg(CLK_U0_PWMDAC_CLK_APB_CTRL_REG_ADDR, CLK_U0_PWMDAC_CLK_APB_DISABLE_DATA, CLK_U0_PWMDAC_CLK_APB_EN_SHIFT, CLK_U0_PWMDAC_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_PWMDAC_CLK_APB_                saif_get_reg(CLK_U0_PWMDAC_CLK_APB_CTRL_REG_ADDR, CLK_U0_PWMDAC_CLK_APB_EN_SHIFT, CLK_U0_PWMDAC_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_PWMDAC_CLK_APB_(x)             saif_set_reg(CLK_U0_PWMDAC_CLK_APB_CTRL_REG_ADDR, x, CLK_U0_PWMDAC_CLK_APB_EN_SHIFT, CLK_U0_PWMDAC_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_PWMDAC_CLK_CORE_                  saif_set_reg(CLK_U0_PWMDAC_CLK_CORE_CTRL_REG_ADDR, CLK_U0_PWMDAC_CLK_CORE_ENABLE_DATA, CLK_U0_PWMDAC_CLK_CORE_EN_SHIFT, CLK_U0_PWMDAC_CLK_CORE_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_PWMDAC_CLK_CORE_                         saif_set_reg(CLK_U0_PWMDAC_CLK_CORE_CTRL_REG_ADDR, CLK_U0_PWMDAC_CLK_CORE_DISABLE_DATA, CLK_U0_PWMDAC_CLK_CORE_EN_SHIFT, CLK_U0_PWMDAC_CLK_CORE_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_PWMDAC_CLK_CORE_               saif_get_reg(CLK_U0_PWMDAC_CLK_CORE_CTRL_REG_ADDR, CLK_U0_PWMDAC_CLK_CORE_EN_SHIFT, CLK_U0_PWMDAC_CLK_CORE_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_PWMDAC_CLK_CORE_(x)            saif_set_reg(CLK_U0_PWMDAC_CLK_CORE_CTRL_REG_ADDR, x, CLK_U0_PWMDAC_CLK_CORE_EN_SHIFT, CLK_U0_PWMDAC_CLK_CORE_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_U0_PWMDAC_CLK_CORE_(div)                     saif_set_reg(CLK_U0_PWMDAC_CLK_CORE_CTRL_REG_ADDR, div, CLK_U0_PWMDAC_CLK_CORE_DIV_SHIFT, CLK_U0_PWMDAC_CLK_CORE_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_U0_PWMDAC_CLK_CORE_               saif_get_reg(CLK_U0_PWMDAC_CLK_CORE_CTRL_REG_ADDR, CLK_U0_PWMDAC_CLK_CORE_DIV_SHIFT, CLK_U0_PWMDAC_CLK_CORE_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U0_CDNS_SPDIF_CLK_APB_                       saif_set_reg(CLK_U0_CDNS_SPDIF_CLK_APB_CTRL_REG_ADDR, CLK_U0_CDNS_SPDIF_CLK_APB_ENABLE_DATA, CLK_U0_CDNS_SPDIF_CLK_APB_EN_SHIFT, CLK_U0_CDNS_SPDIF_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_CDNS_SPDIF_CLK_APB_                      saif_set_reg(CLK_U0_CDNS_SPDIF_CLK_APB_CTRL_REG_ADDR, CLK_U0_CDNS_SPDIF_CLK_APB_DISABLE_DATA, CLK_U0_CDNS_SPDIF_CLK_APB_EN_SHIFT, CLK_U0_CDNS_SPDIF_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_CDNS_SPDIF_CLK_APB_            saif_get_reg(CLK_U0_CDNS_SPDIF_CLK_APB_CTRL_REG_ADDR, CLK_U0_CDNS_SPDIF_CLK_APB_EN_SHIFT, CLK_U0_CDNS_SPDIF_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_CDNS_SPDIF_CLK_APB_(x)                 saif_set_reg(CLK_U0_CDNS_SPDIF_CLK_APB_CTRL_REG_ADDR, x, CLK_U0_CDNS_SPDIF_CLK_APB_EN_SHIFT, CLK_U0_CDNS_SPDIF_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_CDNS_SPDIF_CLK_CORE_                      saif_set_reg(CLK_U0_CDNS_SPDIF_CLK_CORE_CTRL_REG_ADDR, CLK_U0_CDNS_SPDIF_CLK_CORE_ENABLE_DATA, CLK_U0_CDNS_SPDIF_CLK_CORE_EN_SHIFT, CLK_U0_CDNS_SPDIF_CLK_CORE_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_CDNS_SPDIF_CLK_CORE_                     saif_set_reg(CLK_U0_CDNS_SPDIF_CLK_CORE_CTRL_REG_ADDR, CLK_U0_CDNS_SPDIF_CLK_CORE_DISABLE_DATA, CLK_U0_CDNS_SPDIF_CLK_CORE_EN_SHIFT, CLK_U0_CDNS_SPDIF_CLK_CORE_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_CDNS_SPDIF_CLK_CORE_           saif_get_reg(CLK_U0_CDNS_SPDIF_CLK_CORE_CTRL_REG_ADDR, CLK_U0_CDNS_SPDIF_CLK_CORE_EN_SHIFT, CLK_U0_CDNS_SPDIF_CLK_CORE_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_CDNS_SPDIF_CLK_CORE_(x)                saif_set_reg(CLK_U0_CDNS_SPDIF_CLK_CORE_CTRL_REG_ADDR, x, CLK_U0_CDNS_SPDIF_CLK_CORE_EN_SHIFT, CLK_U0_CDNS_SPDIF_CLK_CORE_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_I2STX_4CH_CLK_APB_                        saif_set_reg(CLK_U0_I2STX_4CH_CLK_APB_CTRL_REG_ADDR, CLK_U0_I2STX_4CH_CLK_APB_ENABLE_DATA, CLK_U0_I2STX_4CH_CLK_APB_EN_SHIFT, CLK_U0_I2STX_4CH_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_I2STX_4CH_CLK_APB_                       saif_set_reg(CLK_U0_I2STX_4CH_CLK_APB_CTRL_REG_ADDR, CLK_U0_I2STX_4CH_CLK_APB_DISABLE_DATA, CLK_U0_I2STX_4CH_CLK_APB_EN_SHIFT, CLK_U0_I2STX_4CH_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_I2STX_4CH_CLK_APB_             saif_get_reg(CLK_U0_I2STX_4CH_CLK_APB_CTRL_REG_ADDR, CLK_U0_I2STX_4CH_CLK_APB_EN_SHIFT, CLK_U0_I2STX_4CH_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_I2STX_4CH_CLK_APB_(x)          saif_set_reg(CLK_U0_I2STX_4CH_CLK_APB_CTRL_REG_ADDR, x, CLK_U0_I2STX_4CH_CLK_APB_EN_SHIFT, CLK_U0_I2STX_4CH_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_I2STX_4CH0_BCLK_MST_                         saif_set_reg(CLK_I2STX_4CH0_BCLK_MST_CTRL_REG_ADDR, CLK_I2STX_4CH0_BCLK_MST_ENABLE_DATA, CLK_I2STX_4CH0_BCLK_MST_EN_SHIFT, CLK_I2STX_4CH0_BCLK_MST_EN_MASK)
-#define _DISABLE_CLOCK_CLK_I2STX_4CH0_BCLK_MST_                        saif_set_reg(CLK_I2STX_4CH0_BCLK_MST_CTRL_REG_ADDR, CLK_I2STX_4CH0_BCLK_MST_DISABLE_DATA, CLK_I2STX_4CH0_BCLK_MST_EN_SHIFT, CLK_I2STX_4CH0_BCLK_MST_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_I2STX_4CH0_BCLK_MST_              saif_get_reg(CLK_I2STX_4CH0_BCLK_MST_CTRL_REG_ADDR, CLK_I2STX_4CH0_BCLK_MST_EN_SHIFT, CLK_I2STX_4CH0_BCLK_MST_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_I2STX_4CH0_BCLK_MST_(x)           saif_set_reg(CLK_I2STX_4CH0_BCLK_MST_CTRL_REG_ADDR, x, CLK_I2STX_4CH0_BCLK_MST_EN_SHIFT, CLK_I2STX_4CH0_BCLK_MST_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_I2STX_4CH0_BCLK_MST_(div)                    saif_set_reg(CLK_I2STX_4CH0_BCLK_MST_CTRL_REG_ADDR, div, CLK_I2STX_4CH0_BCLK_MST_DIV_SHIFT, CLK_I2STX_4CH0_BCLK_MST_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_I2STX_4CH0_BCLK_MST_              saif_get_reg(CLK_I2STX_4CH0_BCLK_MST_CTRL_REG_ADDR, CLK_I2STX_4CH0_BCLK_MST_DIV_SHIFT, CLK_I2STX_4CH0_BCLK_MST_DIV_MASK)
-#define _SET_CLOCK_CLK_I2STX_4CH0_BCLK_MST_INV_POLARITY_               saif_set_reg(CLK_I2STX_4CH0_BCLK_MST_INV_CTRL_REG_ADDR, CLK_I2STX_4CH0_BCLK_MST_INV_POLARITY_DATA, CLK_I2STX_4CH0_BCLK_MST_INV_POLARITY_SHIFT, CLK_I2STX_4CH0_BCLK_MST_INV_POLARITY_MASK)
-#define _UNSET_CLOCK_CLK_I2STX_4CH0_BCLK_MST_INV_POLARITY_             saif_set_reg(CLK_I2STX_4CH0_BCLK_MST_INV_CTRL_REG_ADDR, CLK_I2STX_4CH0_BCLK_MST_INV_UN_POLARITY_DATA, CLK_I2STX_4CH0_BCLK_MST_INV_POLARITY_SHIFT, CLK_I2STX_4CH0_BCLK_MST_INV_POLARITY_MASK)
-#define _GET_CLOCK_POLARITY_STATUS_CLK_I2STX_4CH0_BCLK_MST_INV_                saif_get_reg(CLK_I2STX_4CH0_BCLK_MST_INV_CTRL_REG_ADDR, CLK_I2STX_4CH0_BCLK_MST_INV_POLARITY_SHIFT, CLK_I2STX_4CH0_BCLK_MST_INV_POLARITY_MASK)
-#define _SET_CLOCK_POLARITY_STATUS_CLK_I2STX_4CH0_BCLK_MST_INV_(x)             saif_set_reg(CLK_I2STX_4CH0_BCLK_MST_INV_CTRL_REG_ADDR, x, CLK_I2STX_4CH0_BCLK_MST_INV_POLARITY_SHIFT, CLK_I2STX_4CH0_BCLK_MST_INV_POLARITY_MASK)
-#define _SWITCH_CLOCK_CLK_I2STX_4CH0_LRCK_MST_SOURCE_CLK_I2STX_4CH0_BCLK_MST_INV_      saif_set_reg(CLK_I2STX_4CH0_LRCK_MST_CTRL_REG_ADDR, CLK_I2STX_4CH0_LRCK_MST_SW_CLK_I2STX_4CH0_BCLK_MST_INV_DATA, CLK_I2STX_4CH0_LRCK_MST_SW_SHIFT, CLK_I2STX_4CH0_LRCK_MST_SW_MASK)
-#define _SWITCH_CLOCK_CLK_I2STX_4CH0_LRCK_MST_SOURCE_CLK_I2STX_4CH0_BCLK_MST_  saif_set_reg(CLK_I2STX_4CH0_LRCK_MST_CTRL_REG_ADDR, CLK_I2STX_4CH0_LRCK_MST_SW_CLK_I2STX_4CH0_BCLK_MST_DATA, CLK_I2STX_4CH0_LRCK_MST_SW_SHIFT, CLK_I2STX_4CH0_LRCK_MST_SW_MASK)
-#define _GET_CLOCK_SOURCE_STATUS_CLK_I2STX_4CH0_LRCK_MST_              saif_get_reg(CLK_I2STX_4CH0_LRCK_MST_CTRL_REG_ADDR, CLK_I2STX_4CH0_LRCK_MST_SW_SHIFT, CLK_I2STX_4CH0_LRCK_MST_SW_MASK)
-#define _SET_CLOCK_SOURCE_STATUS_CLK_I2STX_4CH0_LRCK_MST_(x)           saif_set_reg(CLK_I2STX_4CH0_LRCK_MST_CTRL_REG_ADDR, x, CLK_I2STX_4CH0_LRCK_MST_SW_SHIFT, CLK_I2STX_4CH0_LRCK_MST_SW_MASK)
-#define _DIVIDE_CLOCK_CLK_I2STX_4CH0_LRCK_MST_(div)                    saif_set_reg(CLK_I2STX_4CH0_LRCK_MST_CTRL_REG_ADDR, div, CLK_I2STX_4CH0_LRCK_MST_DIV_SHIFT, CLK_I2STX_4CH0_LRCK_MST_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_I2STX_4CH0_LRCK_MST_              saif_get_reg(CLK_I2STX_4CH0_LRCK_MST_CTRL_REG_ADDR, CLK_I2STX_4CH0_LRCK_MST_DIV_SHIFT, CLK_I2STX_4CH0_LRCK_MST_DIV_MASK)
-#define _SWITCH_CLOCK_CLK_U0_I2STX_4CH_BCLK_SOURCE_CLK_I2STX_4CH0_BCLK_MST_    saif_set_reg(CLK_U0_I2STX_4CH_BCLK_CTRL_REG_ADDR, CLK_U0_I2STX_4CH_BCLK_SW_CLK_I2STX_4CH0_BCLK_MST_DATA, CLK_U0_I2STX_4CH_BCLK_SW_SHIFT, CLK_U0_I2STX_4CH_BCLK_SW_MASK)
-#define _SWITCH_CLOCK_CLK_U0_I2STX_4CH_BCLK_SOURCE_CLK_I2STX_BCLK_EXT_         saif_set_reg(CLK_U0_I2STX_4CH_BCLK_CTRL_REG_ADDR, CLK_U0_I2STX_4CH_BCLK_SW_CLK_I2STX_BCLK_EXT_DATA, CLK_U0_I2STX_4CH_BCLK_SW_SHIFT, CLK_U0_I2STX_4CH_BCLK_SW_MASK)
-#define _GET_CLOCK_SOURCE_STATUS_CLK_U0_I2STX_4CH_BCLK_                saif_get_reg(CLK_U0_I2STX_4CH_BCLK_CTRL_REG_ADDR, CLK_U0_I2STX_4CH_BCLK_SW_SHIFT, CLK_U0_I2STX_4CH_BCLK_SW_MASK)
-#define _SET_CLOCK_SOURCE_STATUS_CLK_U0_I2STX_4CH_BCLK_(x)             saif_set_reg(CLK_U0_I2STX_4CH_BCLK_CTRL_REG_ADDR, x, CLK_U0_I2STX_4CH_BCLK_SW_SHIFT, CLK_U0_I2STX_4CH_BCLK_SW_MASK)
-#define _SET_CLOCK_CLK_U0_I2STX_4CH_BCLK_N_POLARITY_           saif_set_reg(CLK_U0_I2STX_4CH_BCLK_N_CTRL_REG_ADDR, CLK_U0_I2STX_4CH_BCLK_N_POLARITY_DATA, CLK_U0_I2STX_4CH_BCLK_N_POLARITY_SHIFT, CLK_U0_I2STX_4CH_BCLK_N_POLARITY_MASK)
-#define _UNSET_CLOCK_CLK_U0_I2STX_4CH_BCLK_N_POLARITY_                 saif_set_reg(CLK_U0_I2STX_4CH_BCLK_N_CTRL_REG_ADDR, CLK_U0_I2STX_4CH_BCLK_N_UN_POLARITY_DATA, CLK_U0_I2STX_4CH_BCLK_N_POLARITY_SHIFT, CLK_U0_I2STX_4CH_BCLK_N_POLARITY_MASK)
-#define _GET_CLOCK_POLARITY_STATUS_CLK_U0_I2STX_4CH_BCLK_N_            saif_get_reg(CLK_U0_I2STX_4CH_BCLK_N_CTRL_REG_ADDR, CLK_U0_I2STX_4CH_BCLK_N_POLARITY_SHIFT, CLK_U0_I2STX_4CH_BCLK_N_POLARITY_MASK)
-#define _SET_CLOCK_POLARITY_STATUS_CLK_U0_I2STX_4CH_BCLK_N_(x)                 saif_set_reg(CLK_U0_I2STX_4CH_BCLK_N_CTRL_REG_ADDR, x, CLK_U0_I2STX_4CH_BCLK_N_POLARITY_SHIFT, CLK_U0_I2STX_4CH_BCLK_N_POLARITY_MASK)
-#define _SWITCH_CLOCK_CLK_U0_I2STX_4CH_LRCK_SOURCE_CLK_I2STX_4CH0_LRCK_MST_    saif_set_reg(CLK_U0_I2STX_4CH_LRCK_CTRL_REG_ADDR, CLK_U0_I2STX_4CH_LRCK_SW_CLK_I2STX_4CH0_LRCK_MST_DATA, CLK_U0_I2STX_4CH_LRCK_SW_SHIFT, CLK_U0_I2STX_4CH_LRCK_SW_MASK)
-#define _SWITCH_CLOCK_CLK_U0_I2STX_4CH_LRCK_SOURCE_CLK_I2STX_LRCK_EXT_         saif_set_reg(CLK_U0_I2STX_4CH_LRCK_CTRL_REG_ADDR, CLK_U0_I2STX_4CH_LRCK_SW_CLK_I2STX_LRCK_EXT_DATA, CLK_U0_I2STX_4CH_LRCK_SW_SHIFT, CLK_U0_I2STX_4CH_LRCK_SW_MASK)
-#define _GET_CLOCK_SOURCE_STATUS_CLK_U0_I2STX_4CH_LRCK_                saif_get_reg(CLK_U0_I2STX_4CH_LRCK_CTRL_REG_ADDR, CLK_U0_I2STX_4CH_LRCK_SW_SHIFT, CLK_U0_I2STX_4CH_LRCK_SW_MASK)
-#define _SET_CLOCK_SOURCE_STATUS_CLK_U0_I2STX_4CH_LRCK_(x)             saif_set_reg(CLK_U0_I2STX_4CH_LRCK_CTRL_REG_ADDR, x, CLK_U0_I2STX_4CH_LRCK_SW_SHIFT, CLK_U0_I2STX_4CH_LRCK_SW_MASK)
-#define _ENABLE_CLOCK_CLK_U1_I2STX_4CH_CLK_APB_                        saif_set_reg(CLK_U1_I2STX_4CH_CLK_APB_CTRL_REG_ADDR, CLK_U1_I2STX_4CH_CLK_APB_ENABLE_DATA, CLK_U1_I2STX_4CH_CLK_APB_EN_SHIFT, CLK_U1_I2STX_4CH_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U1_I2STX_4CH_CLK_APB_                       saif_set_reg(CLK_U1_I2STX_4CH_CLK_APB_CTRL_REG_ADDR, CLK_U1_I2STX_4CH_CLK_APB_DISABLE_DATA, CLK_U1_I2STX_4CH_CLK_APB_EN_SHIFT, CLK_U1_I2STX_4CH_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U1_I2STX_4CH_CLK_APB_             saif_get_reg(CLK_U1_I2STX_4CH_CLK_APB_CTRL_REG_ADDR, CLK_U1_I2STX_4CH_CLK_APB_EN_SHIFT, CLK_U1_I2STX_4CH_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U1_I2STX_4CH_CLK_APB_(x)          saif_set_reg(CLK_U1_I2STX_4CH_CLK_APB_CTRL_REG_ADDR, x, CLK_U1_I2STX_4CH_CLK_APB_EN_SHIFT, CLK_U1_I2STX_4CH_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_I2STX_4CH1_BCLK_MST_                         saif_set_reg(CLK_I2STX_4CH1_BCLK_MST_CTRL_REG_ADDR, CLK_I2STX_4CH1_BCLK_MST_ENABLE_DATA, CLK_I2STX_4CH1_BCLK_MST_EN_SHIFT, CLK_I2STX_4CH1_BCLK_MST_EN_MASK)
-#define _DISABLE_CLOCK_CLK_I2STX_4CH1_BCLK_MST_                        saif_set_reg(CLK_I2STX_4CH1_BCLK_MST_CTRL_REG_ADDR, CLK_I2STX_4CH1_BCLK_MST_DISABLE_DATA, CLK_I2STX_4CH1_BCLK_MST_EN_SHIFT, CLK_I2STX_4CH1_BCLK_MST_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_I2STX_4CH1_BCLK_MST_              saif_get_reg(CLK_I2STX_4CH1_BCLK_MST_CTRL_REG_ADDR, CLK_I2STX_4CH1_BCLK_MST_EN_SHIFT, CLK_I2STX_4CH1_BCLK_MST_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_I2STX_4CH1_BCLK_MST_(x)           saif_set_reg(CLK_I2STX_4CH1_BCLK_MST_CTRL_REG_ADDR, x, CLK_I2STX_4CH1_BCLK_MST_EN_SHIFT, CLK_I2STX_4CH1_BCLK_MST_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_I2STX_4CH1_BCLK_MST_(div)                    saif_set_reg(CLK_I2STX_4CH1_BCLK_MST_CTRL_REG_ADDR, div, CLK_I2STX_4CH1_BCLK_MST_DIV_SHIFT, CLK_I2STX_4CH1_BCLK_MST_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_I2STX_4CH1_BCLK_MST_              saif_get_reg(CLK_I2STX_4CH1_BCLK_MST_CTRL_REG_ADDR, CLK_I2STX_4CH1_BCLK_MST_DIV_SHIFT, CLK_I2STX_4CH1_BCLK_MST_DIV_MASK)
-#define _SET_CLOCK_CLK_I2STX_4CH1_BCLK_MST_INV_POLARITY_               saif_set_reg(CLK_I2STX_4CH1_BCLK_MST_INV_CTRL_REG_ADDR, CLK_I2STX_4CH1_BCLK_MST_INV_POLARITY_DATA, CLK_I2STX_4CH1_BCLK_MST_INV_POLARITY_SHIFT, CLK_I2STX_4CH1_BCLK_MST_INV_POLARITY_MASK)
-#define _UNSET_CLOCK_CLK_I2STX_4CH1_BCLK_MST_INV_POLARITY_             saif_set_reg(CLK_I2STX_4CH1_BCLK_MST_INV_CTRL_REG_ADDR, CLK_I2STX_4CH1_BCLK_MST_INV_UN_POLARITY_DATA, CLK_I2STX_4CH1_BCLK_MST_INV_POLARITY_SHIFT, CLK_I2STX_4CH1_BCLK_MST_INV_POLARITY_MASK)
-#define _GET_CLOCK_POLARITY_STATUS_CLK_I2STX_4CH1_BCLK_MST_INV_                saif_get_reg(CLK_I2STX_4CH1_BCLK_MST_INV_CTRL_REG_ADDR, CLK_I2STX_4CH1_BCLK_MST_INV_POLARITY_SHIFT, CLK_I2STX_4CH1_BCLK_MST_INV_POLARITY_MASK)
-#define _SET_CLOCK_POLARITY_STATUS_CLK_I2STX_4CH1_BCLK_MST_INV_(x)             saif_set_reg(CLK_I2STX_4CH1_BCLK_MST_INV_CTRL_REG_ADDR, x, CLK_I2STX_4CH1_BCLK_MST_INV_POLARITY_SHIFT, CLK_I2STX_4CH1_BCLK_MST_INV_POLARITY_MASK)
-#define _SWITCH_CLOCK_CLK_I2STX_4CH1_LRCK_MST_SOURCE_CLK_I2STX_4CH1_BCLK_MST_INV_      saif_set_reg(CLK_I2STX_4CH1_LRCK_MST_CTRL_REG_ADDR, CLK_I2STX_4CH1_LRCK_MST_SW_CLK_I2STX_4CH1_BCLK_MST_INV_DATA, CLK_I2STX_4CH1_LRCK_MST_SW_SHIFT, CLK_I2STX_4CH1_LRCK_MST_SW_MASK)
-#define _SWITCH_CLOCK_CLK_I2STX_4CH1_LRCK_MST_SOURCE_CLK_I2STX_4CH1_BCLK_MST_  saif_set_reg(CLK_I2STX_4CH1_LRCK_MST_CTRL_REG_ADDR, CLK_I2STX_4CH1_LRCK_MST_SW_CLK_I2STX_4CH1_BCLK_MST_DATA, CLK_I2STX_4CH1_LRCK_MST_SW_SHIFT, CLK_I2STX_4CH1_LRCK_MST_SW_MASK)
-#define _GET_CLOCK_SOURCE_STATUS_CLK_I2STX_4CH1_LRCK_MST_              saif_get_reg(CLK_I2STX_4CH1_LRCK_MST_CTRL_REG_ADDR, CLK_I2STX_4CH1_LRCK_MST_SW_SHIFT, CLK_I2STX_4CH1_LRCK_MST_SW_MASK)
-#define _SET_CLOCK_SOURCE_STATUS_CLK_I2STX_4CH1_LRCK_MST_(x)           saif_set_reg(CLK_I2STX_4CH1_LRCK_MST_CTRL_REG_ADDR, x, CLK_I2STX_4CH1_LRCK_MST_SW_SHIFT, CLK_I2STX_4CH1_LRCK_MST_SW_MASK)
-#define _DIVIDE_CLOCK_CLK_I2STX_4CH1_LRCK_MST_(div)                    saif_set_reg(CLK_I2STX_4CH1_LRCK_MST_CTRL_REG_ADDR, div, CLK_I2STX_4CH1_LRCK_MST_DIV_SHIFT, CLK_I2STX_4CH1_LRCK_MST_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_I2STX_4CH1_LRCK_MST_              saif_get_reg(CLK_I2STX_4CH1_LRCK_MST_CTRL_REG_ADDR, CLK_I2STX_4CH1_LRCK_MST_DIV_SHIFT, CLK_I2STX_4CH1_LRCK_MST_DIV_MASK)
-#define _SWITCH_CLOCK_CLK_U1_I2STX_4CH_BCLK_SOURCE_CLK_I2STX_4CH1_BCLK_MST_    saif_set_reg(CLK_U1_I2STX_4CH_BCLK_CTRL_REG_ADDR, CLK_U1_I2STX_4CH_BCLK_SW_CLK_I2STX_4CH1_BCLK_MST_DATA, CLK_U1_I2STX_4CH_BCLK_SW_SHIFT, CLK_U1_I2STX_4CH_BCLK_SW_MASK)
-#define _SWITCH_CLOCK_CLK_U1_I2STX_4CH_BCLK_SOURCE_CLK_I2STX_BCLK_EXT_         saif_set_reg(CLK_U1_I2STX_4CH_BCLK_CTRL_REG_ADDR, CLK_U1_I2STX_4CH_BCLK_SW_CLK_I2STX_BCLK_EXT_DATA, CLK_U1_I2STX_4CH_BCLK_SW_SHIFT, CLK_U1_I2STX_4CH_BCLK_SW_MASK)
-#define _GET_CLOCK_SOURCE_STATUS_CLK_U1_I2STX_4CH_BCLK_                saif_get_reg(CLK_U1_I2STX_4CH_BCLK_CTRL_REG_ADDR, CLK_U1_I2STX_4CH_BCLK_SW_SHIFT, CLK_U1_I2STX_4CH_BCLK_SW_MASK)
-#define _SET_CLOCK_SOURCE_STATUS_CLK_U1_I2STX_4CH_BCLK_(x)             saif_set_reg(CLK_U1_I2STX_4CH_BCLK_CTRL_REG_ADDR, x, CLK_U1_I2STX_4CH_BCLK_SW_SHIFT, CLK_U1_I2STX_4CH_BCLK_SW_MASK)
-#define _SET_CLOCK_CLK_U1_I2STX_4CH_BCLK_N_POLARITY_           saif_set_reg(CLK_U1_I2STX_4CH_BCLK_N_CTRL_REG_ADDR, CLK_U1_I2STX_4CH_BCLK_N_POLARITY_DATA, CLK_U1_I2STX_4CH_BCLK_N_POLARITY_SHIFT, CLK_U1_I2STX_4CH_BCLK_N_POLARITY_MASK)
-#define _UNSET_CLOCK_CLK_U1_I2STX_4CH_BCLK_N_POLARITY_                 saif_set_reg(CLK_U1_I2STX_4CH_BCLK_N_CTRL_REG_ADDR, CLK_U1_I2STX_4CH_BCLK_N_UN_POLARITY_DATA, CLK_U1_I2STX_4CH_BCLK_N_POLARITY_SHIFT, CLK_U1_I2STX_4CH_BCLK_N_POLARITY_MASK)
-#define _GET_CLOCK_POLARITY_STATUS_CLK_U1_I2STX_4CH_BCLK_N_            saif_get_reg(CLK_U1_I2STX_4CH_BCLK_N_CTRL_REG_ADDR, CLK_U1_I2STX_4CH_BCLK_N_POLARITY_SHIFT, CLK_U1_I2STX_4CH_BCLK_N_POLARITY_MASK)
-#define _SET_CLOCK_POLARITY_STATUS_CLK_U1_I2STX_4CH_BCLK_N_(x)                 saif_set_reg(CLK_U1_I2STX_4CH_BCLK_N_CTRL_REG_ADDR, x, CLK_U1_I2STX_4CH_BCLK_N_POLARITY_SHIFT, CLK_U1_I2STX_4CH_BCLK_N_POLARITY_MASK)
-#define _SWITCH_CLOCK_CLK_U1_I2STX_4CH_LRCK_SOURCE_CLK_I2STX_4CH1_LRCK_MST_    saif_set_reg(CLK_U1_I2STX_4CH_LRCK_CTRL_REG_ADDR, CLK_U1_I2STX_4CH_LRCK_SW_CLK_I2STX_4CH1_LRCK_MST_DATA, CLK_U1_I2STX_4CH_LRCK_SW_SHIFT, CLK_U1_I2STX_4CH_LRCK_SW_MASK)
-#define _SWITCH_CLOCK_CLK_U1_I2STX_4CH_LRCK_SOURCE_CLK_I2STX_LRCK_EXT_         saif_set_reg(CLK_U1_I2STX_4CH_LRCK_CTRL_REG_ADDR, CLK_U1_I2STX_4CH_LRCK_SW_CLK_I2STX_LRCK_EXT_DATA, CLK_U1_I2STX_4CH_LRCK_SW_SHIFT, CLK_U1_I2STX_4CH_LRCK_SW_MASK)
-#define _GET_CLOCK_SOURCE_STATUS_CLK_U1_I2STX_4CH_LRCK_                saif_get_reg(CLK_U1_I2STX_4CH_LRCK_CTRL_REG_ADDR, CLK_U1_I2STX_4CH_LRCK_SW_SHIFT, CLK_U1_I2STX_4CH_LRCK_SW_MASK)
-#define _SET_CLOCK_SOURCE_STATUS_CLK_U1_I2STX_4CH_LRCK_(x)             saif_set_reg(CLK_U1_I2STX_4CH_LRCK_CTRL_REG_ADDR, x, CLK_U1_I2STX_4CH_LRCK_SW_SHIFT, CLK_U1_I2STX_4CH_LRCK_SW_MASK)
-#define _ENABLE_CLOCK_CLK_U0_I2SRX_3CH_CLK_APB_                        saif_set_reg(CLK_U0_I2SRX_3CH_CLK_APB_CTRL_REG_ADDR, CLK_U0_I2SRX_3CH_CLK_APB_ENABLE_DATA, CLK_U0_I2SRX_3CH_CLK_APB_EN_SHIFT, CLK_U0_I2SRX_3CH_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_I2SRX_3CH_CLK_APB_                       saif_set_reg(CLK_U0_I2SRX_3CH_CLK_APB_CTRL_REG_ADDR, CLK_U0_I2SRX_3CH_CLK_APB_DISABLE_DATA, CLK_U0_I2SRX_3CH_CLK_APB_EN_SHIFT, CLK_U0_I2SRX_3CH_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_I2SRX_3CH_CLK_APB_             saif_get_reg(CLK_U0_I2SRX_3CH_CLK_APB_CTRL_REG_ADDR, CLK_U0_I2SRX_3CH_CLK_APB_EN_SHIFT, CLK_U0_I2SRX_3CH_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_I2SRX_3CH_CLK_APB_(x)          saif_set_reg(CLK_U0_I2SRX_3CH_CLK_APB_CTRL_REG_ADDR, x, CLK_U0_I2SRX_3CH_CLK_APB_EN_SHIFT, CLK_U0_I2SRX_3CH_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_I2SRX_3CH_BCLK_MST_                  saif_set_reg(CLK_I2SRX_3CH_BCLK_MST_CTRL_REG_ADDR, CLK_I2SRX_3CH_BCLK_MST_ENABLE_DATA, CLK_I2SRX_3CH_BCLK_MST_EN_SHIFT, CLK_I2SRX_3CH_BCLK_MST_EN_MASK)
-#define _DISABLE_CLOCK_CLK_I2SRX_3CH_BCLK_MST_                         saif_set_reg(CLK_I2SRX_3CH_BCLK_MST_CTRL_REG_ADDR, CLK_I2SRX_3CH_BCLK_MST_DISABLE_DATA, CLK_I2SRX_3CH_BCLK_MST_EN_SHIFT, CLK_I2SRX_3CH_BCLK_MST_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_I2SRX_3CH_BCLK_MST_               saif_get_reg(CLK_I2SRX_3CH_BCLK_MST_CTRL_REG_ADDR, CLK_I2SRX_3CH_BCLK_MST_EN_SHIFT, CLK_I2SRX_3CH_BCLK_MST_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_I2SRX_3CH_BCLK_MST_(x)            saif_set_reg(CLK_I2SRX_3CH_BCLK_MST_CTRL_REG_ADDR, x, CLK_I2SRX_3CH_BCLK_MST_EN_SHIFT, CLK_I2SRX_3CH_BCLK_MST_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_I2SRX_3CH_BCLK_MST_(div)                     saif_set_reg(CLK_I2SRX_3CH_BCLK_MST_CTRL_REG_ADDR, div, CLK_I2SRX_3CH_BCLK_MST_DIV_SHIFT, CLK_I2SRX_3CH_BCLK_MST_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_I2SRX_3CH_BCLK_MST_               saif_get_reg(CLK_I2SRX_3CH_BCLK_MST_CTRL_REG_ADDR, CLK_I2SRX_3CH_BCLK_MST_DIV_SHIFT, CLK_I2SRX_3CH_BCLK_MST_DIV_MASK)
-#define _SET_CLOCK_CLK_I2SRX_3CH_BCLK_MST_INV_POLARITY_                saif_set_reg(CLK_I2SRX_3CH_BCLK_MST_INV_CTRL_REG_ADDR, CLK_I2SRX_3CH_BCLK_MST_INV_POLARITY_DATA, CLK_I2SRX_3CH_BCLK_MST_INV_POLARITY_SHIFT, CLK_I2SRX_3CH_BCLK_MST_INV_POLARITY_MASK)
-#define _UNSET_CLOCK_CLK_I2SRX_3CH_BCLK_MST_INV_POLARITY_              saif_set_reg(CLK_I2SRX_3CH_BCLK_MST_INV_CTRL_REG_ADDR, CLK_I2SRX_3CH_BCLK_MST_INV_UN_POLARITY_DATA, CLK_I2SRX_3CH_BCLK_MST_INV_POLARITY_SHIFT, CLK_I2SRX_3CH_BCLK_MST_INV_POLARITY_MASK)
-#define _GET_CLOCK_POLARITY_STATUS_CLK_I2SRX_3CH_BCLK_MST_INV_                 saif_get_reg(CLK_I2SRX_3CH_BCLK_MST_INV_CTRL_REG_ADDR, CLK_I2SRX_3CH_BCLK_MST_INV_POLARITY_SHIFT, CLK_I2SRX_3CH_BCLK_MST_INV_POLARITY_MASK)
-#define _SET_CLOCK_POLARITY_STATUS_CLK_I2SRX_3CH_BCLK_MST_INV_(x)              saif_set_reg(CLK_I2SRX_3CH_BCLK_MST_INV_CTRL_REG_ADDR, x, CLK_I2SRX_3CH_BCLK_MST_INV_POLARITY_SHIFT, CLK_I2SRX_3CH_BCLK_MST_INV_POLARITY_MASK)
-#define _SWITCH_CLOCK_CLK_I2SRX_3CH_LRCK_MST_SOURCE_CLK_I2SRX_3CH_BCLK_MST_INV_        saif_set_reg(CLK_I2SRX_3CH_LRCK_MST_CTRL_REG_ADDR, CLK_I2SRX_3CH_LRCK_MST_SW_CLK_I2SRX_3CH_BCLK_MST_INV_DATA, CLK_I2SRX_3CH_LRCK_MST_SW_SHIFT, CLK_I2SRX_3CH_LRCK_MST_SW_MASK)
-#define _SWITCH_CLOCK_CLK_I2SRX_3CH_LRCK_MST_SOURCE_CLK_I2SRX_3CH_BCLK_MST_    saif_set_reg(CLK_I2SRX_3CH_LRCK_MST_CTRL_REG_ADDR, CLK_I2SRX_3CH_LRCK_MST_SW_CLK_I2SRX_3CH_BCLK_MST_DATA, CLK_I2SRX_3CH_LRCK_MST_SW_SHIFT, CLK_I2SRX_3CH_LRCK_MST_SW_MASK)
-#define _GET_CLOCK_SOURCE_STATUS_CLK_I2SRX_3CH_LRCK_MST_               saif_get_reg(CLK_I2SRX_3CH_LRCK_MST_CTRL_REG_ADDR, CLK_I2SRX_3CH_LRCK_MST_SW_SHIFT, CLK_I2SRX_3CH_LRCK_MST_SW_MASK)
-#define _SET_CLOCK_SOURCE_STATUS_CLK_I2SRX_3CH_LRCK_MST_(x)            saif_set_reg(CLK_I2SRX_3CH_LRCK_MST_CTRL_REG_ADDR, x, CLK_I2SRX_3CH_LRCK_MST_SW_SHIFT, CLK_I2SRX_3CH_LRCK_MST_SW_MASK)
-#define _DIVIDE_CLOCK_CLK_I2SRX_3CH_LRCK_MST_(div)                     saif_set_reg(CLK_I2SRX_3CH_LRCK_MST_CTRL_REG_ADDR, div, CLK_I2SRX_3CH_LRCK_MST_DIV_SHIFT, CLK_I2SRX_3CH_LRCK_MST_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_I2SRX_3CH_LRCK_MST_               saif_get_reg(CLK_I2SRX_3CH_LRCK_MST_CTRL_REG_ADDR, CLK_I2SRX_3CH_LRCK_MST_DIV_SHIFT, CLK_I2SRX_3CH_LRCK_MST_DIV_MASK)
-#define _SWITCH_CLOCK_CLK_U0_I2SRX_3CH_BCLK_SOURCE_CLK_I2SRX_3CH_BCLK_MST_     saif_set_reg(CLK_U0_I2SRX_3CH_BCLK_CTRL_REG_ADDR, CLK_U0_I2SRX_3CH_BCLK_SW_CLK_I2SRX_3CH_BCLK_MST_DATA, CLK_U0_I2SRX_3CH_BCLK_SW_SHIFT, CLK_U0_I2SRX_3CH_BCLK_SW_MASK)
-#define _SWITCH_CLOCK_CLK_U0_I2SRX_3CH_BCLK_SOURCE_CLK_I2SRX_BCLK_EXT_         saif_set_reg(CLK_U0_I2SRX_3CH_BCLK_CTRL_REG_ADDR, CLK_U0_I2SRX_3CH_BCLK_SW_CLK_I2SRX_BCLK_EXT_DATA, CLK_U0_I2SRX_3CH_BCLK_SW_SHIFT, CLK_U0_I2SRX_3CH_BCLK_SW_MASK)
-#define _GET_CLOCK_SOURCE_STATUS_CLK_U0_I2SRX_3CH_BCLK_                saif_get_reg(CLK_U0_I2SRX_3CH_BCLK_CTRL_REG_ADDR, CLK_U0_I2SRX_3CH_BCLK_SW_SHIFT, CLK_U0_I2SRX_3CH_BCLK_SW_MASK)
-#define _SET_CLOCK_SOURCE_STATUS_CLK_U0_I2SRX_3CH_BCLK_(x)             saif_set_reg(CLK_U0_I2SRX_3CH_BCLK_CTRL_REG_ADDR, x, CLK_U0_I2SRX_3CH_BCLK_SW_SHIFT, CLK_U0_I2SRX_3CH_BCLK_SW_MASK)
-#define _SET_CLOCK_CLK_U0_I2SRX_3CH_BCLK_N_POLARITY_           saif_set_reg(CLK_U0_I2SRX_3CH_BCLK_N_CTRL_REG_ADDR, CLK_U0_I2SRX_3CH_BCLK_N_POLARITY_DATA, CLK_U0_I2SRX_3CH_BCLK_N_POLARITY_SHIFT, CLK_U0_I2SRX_3CH_BCLK_N_POLARITY_MASK)
-#define _UNSET_CLOCK_CLK_U0_I2SRX_3CH_BCLK_N_POLARITY_                 saif_set_reg(CLK_U0_I2SRX_3CH_BCLK_N_CTRL_REG_ADDR, CLK_U0_I2SRX_3CH_BCLK_N_UN_POLARITY_DATA, CLK_U0_I2SRX_3CH_BCLK_N_POLARITY_SHIFT, CLK_U0_I2SRX_3CH_BCLK_N_POLARITY_MASK)
-#define _GET_CLOCK_POLARITY_STATUS_CLK_U0_I2SRX_3CH_BCLK_N_            saif_get_reg(CLK_U0_I2SRX_3CH_BCLK_N_CTRL_REG_ADDR, CLK_U0_I2SRX_3CH_BCLK_N_POLARITY_SHIFT, CLK_U0_I2SRX_3CH_BCLK_N_POLARITY_MASK)
-#define _SET_CLOCK_POLARITY_STATUS_CLK_U0_I2SRX_3CH_BCLK_N_(x)                 saif_set_reg(CLK_U0_I2SRX_3CH_BCLK_N_CTRL_REG_ADDR, x, CLK_U0_I2SRX_3CH_BCLK_N_POLARITY_SHIFT, CLK_U0_I2SRX_3CH_BCLK_N_POLARITY_MASK)
-#define _SWITCH_CLOCK_CLK_U0_I2SRX_3CH_LRCK_SOURCE_CLK_I2SRX_3CH_LRCK_MST_     saif_set_reg(CLK_U0_I2SRX_3CH_LRCK_CTRL_REG_ADDR, CLK_U0_I2SRX_3CH_LRCK_SW_CLK_I2SRX_3CH_LRCK_MST_DATA, CLK_U0_I2SRX_3CH_LRCK_SW_SHIFT, CLK_U0_I2SRX_3CH_LRCK_SW_MASK)
-#define _SWITCH_CLOCK_CLK_U0_I2SRX_3CH_LRCK_SOURCE_CLK_I2SRX_LRCK_EXT_         saif_set_reg(CLK_U0_I2SRX_3CH_LRCK_CTRL_REG_ADDR, CLK_U0_I2SRX_3CH_LRCK_SW_CLK_I2SRX_LRCK_EXT_DATA, CLK_U0_I2SRX_3CH_LRCK_SW_SHIFT, CLK_U0_I2SRX_3CH_LRCK_SW_MASK)
-#define _GET_CLOCK_SOURCE_STATUS_CLK_U0_I2SRX_3CH_LRCK_                saif_get_reg(CLK_U0_I2SRX_3CH_LRCK_CTRL_REG_ADDR, CLK_U0_I2SRX_3CH_LRCK_SW_SHIFT, CLK_U0_I2SRX_3CH_LRCK_SW_MASK)
-#define _SET_CLOCK_SOURCE_STATUS_CLK_U0_I2SRX_3CH_LRCK_(x)             saif_set_reg(CLK_U0_I2SRX_3CH_LRCK_CTRL_REG_ADDR, x, CLK_U0_I2SRX_3CH_LRCK_SW_SHIFT, CLK_U0_I2SRX_3CH_LRCK_SW_MASK)
-#define _ENABLE_CLOCK_CLK_U0_PDM_4MIC_CLK_DMIC_                        saif_set_reg(CLK_U0_PDM_4MIC_CLK_DMIC_CTRL_REG_ADDR, CLK_U0_PDM_4MIC_CLK_DMIC_ENABLE_DATA, CLK_U0_PDM_4MIC_CLK_DMIC_EN_SHIFT, CLK_U0_PDM_4MIC_CLK_DMIC_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_PDM_4MIC_CLK_DMIC_                       saif_set_reg(CLK_U0_PDM_4MIC_CLK_DMIC_CTRL_REG_ADDR, CLK_U0_PDM_4MIC_CLK_DMIC_DISABLE_DATA, CLK_U0_PDM_4MIC_CLK_DMIC_EN_SHIFT, CLK_U0_PDM_4MIC_CLK_DMIC_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_PDM_4MIC_CLK_DMIC_             saif_get_reg(CLK_U0_PDM_4MIC_CLK_DMIC_CTRL_REG_ADDR, CLK_U0_PDM_4MIC_CLK_DMIC_EN_SHIFT, CLK_U0_PDM_4MIC_CLK_DMIC_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_PDM_4MIC_CLK_DMIC_(x)          saif_set_reg(CLK_U0_PDM_4MIC_CLK_DMIC_CTRL_REG_ADDR, x, CLK_U0_PDM_4MIC_CLK_DMIC_EN_SHIFT, CLK_U0_PDM_4MIC_CLK_DMIC_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_U0_PDM_4MIC_CLK_DMIC_(div)                   saif_set_reg(CLK_U0_PDM_4MIC_CLK_DMIC_CTRL_REG_ADDR, div, CLK_U0_PDM_4MIC_CLK_DMIC_DIV_SHIFT, CLK_U0_PDM_4MIC_CLK_DMIC_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_U0_PDM_4MIC_CLK_DMIC_             saif_get_reg(CLK_U0_PDM_4MIC_CLK_DMIC_CTRL_REG_ADDR, CLK_U0_PDM_4MIC_CLK_DMIC_DIV_SHIFT, CLK_U0_PDM_4MIC_CLK_DMIC_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U0_PDM_4MIC_CLK_APB_                         saif_set_reg(CLK_U0_PDM_4MIC_CLK_APB_CTRL_REG_ADDR, CLK_U0_PDM_4MIC_CLK_APB_ENABLE_DATA, CLK_U0_PDM_4MIC_CLK_APB_EN_SHIFT, CLK_U0_PDM_4MIC_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_PDM_4MIC_CLK_APB_                        saif_set_reg(CLK_U0_PDM_4MIC_CLK_APB_CTRL_REG_ADDR, CLK_U0_PDM_4MIC_CLK_APB_DISABLE_DATA, CLK_U0_PDM_4MIC_CLK_APB_EN_SHIFT, CLK_U0_PDM_4MIC_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_PDM_4MIC_CLK_APB_              saif_get_reg(CLK_U0_PDM_4MIC_CLK_APB_CTRL_REG_ADDR, CLK_U0_PDM_4MIC_CLK_APB_EN_SHIFT, CLK_U0_PDM_4MIC_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_PDM_4MIC_CLK_APB_(x)           saif_set_reg(CLK_U0_PDM_4MIC_CLK_APB_CTRL_REG_ADDR, x, CLK_U0_PDM_4MIC_CLK_APB_EN_SHIFT, CLK_U0_PDM_4MIC_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_TDM16SLOT_CLK_AHB_                        saif_set_reg(CLK_U0_TDM16SLOT_CLK_AHB_CTRL_REG_ADDR, CLK_U0_TDM16SLOT_CLK_AHB_ENABLE_DATA, CLK_U0_TDM16SLOT_CLK_AHB_EN_SHIFT, CLK_U0_TDM16SLOT_CLK_AHB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_TDM16SLOT_CLK_AHB_                       saif_set_reg(CLK_U0_TDM16SLOT_CLK_AHB_CTRL_REG_ADDR, CLK_U0_TDM16SLOT_CLK_AHB_DISABLE_DATA, CLK_U0_TDM16SLOT_CLK_AHB_EN_SHIFT, CLK_U0_TDM16SLOT_CLK_AHB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_TDM16SLOT_CLK_AHB_             saif_get_reg(CLK_U0_TDM16SLOT_CLK_AHB_CTRL_REG_ADDR, CLK_U0_TDM16SLOT_CLK_AHB_EN_SHIFT, CLK_U0_TDM16SLOT_CLK_AHB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_TDM16SLOT_CLK_AHB_(x)          saif_set_reg(CLK_U0_TDM16SLOT_CLK_AHB_CTRL_REG_ADDR, x, CLK_U0_TDM16SLOT_CLK_AHB_EN_SHIFT, CLK_U0_TDM16SLOT_CLK_AHB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_TDM16SLOT_CLK_APB_                        saif_set_reg(CLK_U0_TDM16SLOT_CLK_APB_CTRL_REG_ADDR, CLK_U0_TDM16SLOT_CLK_APB_ENABLE_DATA, CLK_U0_TDM16SLOT_CLK_APB_EN_SHIFT, CLK_U0_TDM16SLOT_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_TDM16SLOT_CLK_APB_                       saif_set_reg(CLK_U0_TDM16SLOT_CLK_APB_CTRL_REG_ADDR, CLK_U0_TDM16SLOT_CLK_APB_DISABLE_DATA, CLK_U0_TDM16SLOT_CLK_APB_EN_SHIFT, CLK_U0_TDM16SLOT_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_TDM16SLOT_CLK_APB_             saif_get_reg(CLK_U0_TDM16SLOT_CLK_APB_CTRL_REG_ADDR, CLK_U0_TDM16SLOT_CLK_APB_EN_SHIFT, CLK_U0_TDM16SLOT_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_TDM16SLOT_CLK_APB_(x)          saif_set_reg(CLK_U0_TDM16SLOT_CLK_APB_CTRL_REG_ADDR, x, CLK_U0_TDM16SLOT_CLK_APB_EN_SHIFT, CLK_U0_TDM16SLOT_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_TDM_INTERNAL_                        saif_set_reg(CLK_TDM_INTERNAL_CTRL_REG_ADDR, CLK_TDM_INTERNAL_ENABLE_DATA, CLK_TDM_INTERNAL_EN_SHIFT, CLK_TDM_INTERNAL_EN_MASK)
-#define _DISABLE_CLOCK_CLK_TDM_INTERNAL_                       saif_set_reg(CLK_TDM_INTERNAL_CTRL_REG_ADDR, CLK_TDM_INTERNAL_DISABLE_DATA, CLK_TDM_INTERNAL_EN_SHIFT, CLK_TDM_INTERNAL_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_TDM_INTERNAL_             saif_get_reg(CLK_TDM_INTERNAL_CTRL_REG_ADDR, CLK_TDM_INTERNAL_EN_SHIFT, CLK_TDM_INTERNAL_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_TDM_INTERNAL_(x)          saif_set_reg(CLK_TDM_INTERNAL_CTRL_REG_ADDR, x, CLK_TDM_INTERNAL_EN_SHIFT, CLK_TDM_INTERNAL_EN_MASK)
-#define _DIVIDE_CLOCK_CLK_TDM_INTERNAL_(div)                   saif_set_reg(CLK_TDM_INTERNAL_CTRL_REG_ADDR, div, CLK_TDM_INTERNAL_DIV_SHIFT, CLK_TDM_INTERNAL_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_TDM_INTERNAL_             saif_get_reg(CLK_TDM_INTERNAL_CTRL_REG_ADDR, CLK_TDM_INTERNAL_DIV_SHIFT, CLK_TDM_INTERNAL_DIV_MASK)
-#define _SWITCH_CLOCK_CLK_U0_TDM16SLOT_CLK_TDM_SOURCE_CLK_TDM_INTERNAL_        saif_set_reg(CLK_U0_TDM16SLOT_CLK_TDM_CTRL_REG_ADDR, CLK_U0_TDM16SLOT_CLK_TDM_SW_CLK_TDM_INTERNAL_DATA, CLK_U0_TDM16SLOT_CLK_TDM_SW_SHIFT, CLK_U0_TDM16SLOT_CLK_TDM_SW_MASK)
-#define _SWITCH_CLOCK_CLK_U0_TDM16SLOT_CLK_TDM_SOURCE_CLK_TDM_EXT_     saif_set_reg(CLK_U0_TDM16SLOT_CLK_TDM_CTRL_REG_ADDR, CLK_U0_TDM16SLOT_CLK_TDM_SW_CLK_TDM_EXT_DATA, CLK_U0_TDM16SLOT_CLK_TDM_SW_SHIFT, CLK_U0_TDM16SLOT_CLK_TDM_SW_MASK)
-#define _GET_CLOCK_SOURCE_STATUS_CLK_U0_TDM16SLOT_CLK_TDM_             saif_get_reg(CLK_U0_TDM16SLOT_CLK_TDM_CTRL_REG_ADDR, CLK_U0_TDM16SLOT_CLK_TDM_SW_SHIFT, CLK_U0_TDM16SLOT_CLK_TDM_SW_MASK)
-#define _SET_CLOCK_SOURCE_STATUS_CLK_U0_TDM16SLOT_CLK_TDM_(x)          saif_set_reg(CLK_U0_TDM16SLOT_CLK_TDM_CTRL_REG_ADDR, x, CLK_U0_TDM16SLOT_CLK_TDM_SW_SHIFT, CLK_U0_TDM16SLOT_CLK_TDM_SW_MASK)
-#define _SET_CLOCK_CLK_U0_TDM16SLOT_CLK_TDM_N_POLARITY_                saif_set_reg(CLK_U0_TDM16SLOT_CLK_TDM_N_CTRL_REG_ADDR, CLK_U0_TDM16SLOT_CLK_TDM_N_POLARITY_DATA, CLK_U0_TDM16SLOT_CLK_TDM_N_POLARITY_SHIFT, CLK_U0_TDM16SLOT_CLK_TDM_N_POLARITY_MASK)
-#define _UNSET_CLOCK_CLK_U0_TDM16SLOT_CLK_TDM_N_POLARITY_              saif_set_reg(CLK_U0_TDM16SLOT_CLK_TDM_N_CTRL_REG_ADDR, CLK_U0_TDM16SLOT_CLK_TDM_N_UN_POLARITY_DATA, CLK_U0_TDM16SLOT_CLK_TDM_N_POLARITY_SHIFT, CLK_U0_TDM16SLOT_CLK_TDM_N_POLARITY_MASK)
-#define _GET_CLOCK_POLARITY_STATUS_CLK_U0_TDM16SLOT_CLK_TDM_N_                 saif_get_reg(CLK_U0_TDM16SLOT_CLK_TDM_N_CTRL_REG_ADDR, CLK_U0_TDM16SLOT_CLK_TDM_N_POLARITY_SHIFT, CLK_U0_TDM16SLOT_CLK_TDM_N_POLARITY_MASK)
-#define _SET_CLOCK_POLARITY_STATUS_CLK_U0_TDM16SLOT_CLK_TDM_N_(x)              saif_set_reg(CLK_U0_TDM16SLOT_CLK_TDM_N_CTRL_REG_ADDR, x, CLK_U0_TDM16SLOT_CLK_TDM_N_POLARITY_SHIFT, CLK_U0_TDM16SLOT_CLK_TDM_N_POLARITY_MASK)
-#define _DIVIDE_CLOCK_CLK_U0_JTAG_CERTIFICATION_TRNG_CLK_(div)                         saif_set_reg(CLK_U0_JTAG_CERTIFICATION_TRNG_CLK_CTRL_REG_ADDR, div, CLK_U0_JTAG_CERTIFICATION_TRNG_CLK_DIV_SHIFT, CLK_U0_JTAG_CERTIFICATION_TRNG_CLK_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_U0_JTAG_CERTIFICATION_TRNG_CLK_           saif_get_reg(CLK_U0_JTAG_CERTIFICATION_TRNG_CLK_CTRL_REG_ADDR, CLK_U0_JTAG_CERTIFICATION_TRNG_CLK_DIV_SHIFT, CLK_U0_JTAG_CERTIFICATION_TRNG_CLK_DIV_MASK)
-
-
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_JTAG2APB_PRESETN_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_JTAG2APB_PRESETN_SHIFT, RSTN_U0_JTAG2APB_PRESETN_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_JTAG2APB_PRESETN_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_JTAG2APB_PRESETN_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_JTAG2APB_PRESETN_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_JTAG2APB_PRESETN_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_SYS_SYSCON_PRESETN_  saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SYS_SYSCON_PRESETN_SHIFT, RSTN_U0_SYS_SYSCON_PRESETN_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_SYS_SYSCON_PRESETN_       saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SYS_SYSCON_PRESETN_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_SYS_SYSCON_PRESETN_        saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SYS_SYSCON_PRESETN_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_SYS_IOMUX_PRESETN_   saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SYS_IOMUX_PRESETN_SHIFT, RSTN_U0_SYS_IOMUX_PRESETN_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_SYS_IOMUX_PRESETN_        saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SYS_IOMUX_PRESETN_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_SYS_IOMUX_PRESETN_         saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SYS_IOMUX_PRESETN_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RST_U0_U7MC_SFT7110_RST_BUS_         saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_BUS_SHIFT, RST_U0_U7MC_SFT7110_RST_BUS_MASK)
-#define _ASSERT_RESET_RSTGEN_RST_U0_U7MC_SFT7110_RST_BUS_      saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_BUS_MASK)
-#define _CLEAR_RESET_RSTGEN_RST_U0_U7MC_SFT7110_RST_BUS_       saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_BUS_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RST_U0_U7MC_SFT7110_DEBUG_RESET_     saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_DEBUG_RESET_SHIFT, RST_U0_U7MC_SFT7110_DEBUG_RESET_MASK)
-#define _ASSERT_RESET_RSTGEN_RST_U0_U7MC_SFT7110_DEBUG_RESET_  saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_DEBUG_RESET_MASK)
-#define _CLEAR_RESET_RSTGEN_RST_U0_U7MC_SFT7110_DEBUG_RESET_   saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_DEBUG_RESET_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE0_       saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE0_SHIFT, RST_U0_U7MC_SFT7110_RST_CORE0_MASK)
-#define _ASSERT_RESET_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE0_    saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE0_MASK)
-#define _CLEAR_RESET_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE0_     saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE0_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE1_       saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE1_SHIFT, RST_U0_U7MC_SFT7110_RST_CORE1_MASK)
-#define _ASSERT_RESET_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE1_    saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE1_MASK)
-#define _CLEAR_RESET_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE1_     saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE1_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE2_       saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE2_SHIFT, RST_U0_U7MC_SFT7110_RST_CORE2_MASK)
-#define _ASSERT_RESET_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE2_    saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE2_MASK)
-#define _CLEAR_RESET_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE2_     saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE2_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE3_       saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE3_SHIFT, RST_U0_U7MC_SFT7110_RST_CORE3_MASK)
-#define _ASSERT_RESET_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE3_    saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE3_MASK)
-#define _CLEAR_RESET_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE3_     saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE3_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE4_       saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE4_SHIFT, RST_U0_U7MC_SFT7110_RST_CORE4_MASK)
-#define _ASSERT_RESET_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE4_    saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE4_MASK)
-#define _CLEAR_RESET_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE4_     saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE4_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE0_ST_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE0_ST_SHIFT, RST_U0_U7MC_SFT7110_RST_CORE0_ST_MASK)
-#define _ASSERT_RESET_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE0_ST_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE0_ST_MASK)
-#define _CLEAR_RESET_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE0_ST_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE0_ST_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE1_ST_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE1_ST_SHIFT, RST_U0_U7MC_SFT7110_RST_CORE1_ST_MASK)
-#define _ASSERT_RESET_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE1_ST_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE1_ST_MASK)
-#define _CLEAR_RESET_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE1_ST_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE1_ST_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE2_ST_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE2_ST_SHIFT, RST_U0_U7MC_SFT7110_RST_CORE2_ST_MASK)
-#define _ASSERT_RESET_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE2_ST_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE2_ST_MASK)
-#define _CLEAR_RESET_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE2_ST_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE2_ST_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE3_ST_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE3_ST_SHIFT, RST_U0_U7MC_SFT7110_RST_CORE3_ST_MASK)
-#define _ASSERT_RESET_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE3_ST_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE3_ST_MASK)
-#define _CLEAR_RESET_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE3_ST_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE3_ST_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE4_ST_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE4_ST_SHIFT, RST_U0_U7MC_SFT7110_RST_CORE4_ST_MASK)
-#define _ASSERT_RESET_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE4_ST_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE4_ST_MASK)
-#define _CLEAR_RESET_RSTGEN_RST_U0_U7MC_SFT7110_RST_CORE4_ST_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_RST_CORE4_ST_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RST_U0_U7MC_SFT7110_TRACE_RST0_      saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_TRACE_RST0_SHIFT, RST_U0_U7MC_SFT7110_TRACE_RST0_MASK)
-#define _ASSERT_RESET_RSTGEN_RST_U0_U7MC_SFT7110_TRACE_RST0_   saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_TRACE_RST0_MASK)
-#define _CLEAR_RESET_RSTGEN_RST_U0_U7MC_SFT7110_TRACE_RST0_    saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_TRACE_RST0_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RST_U0_U7MC_SFT7110_TRACE_RST1_      saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_TRACE_RST1_SHIFT, RST_U0_U7MC_SFT7110_TRACE_RST1_MASK)
-#define _ASSERT_RESET_RSTGEN_RST_U0_U7MC_SFT7110_TRACE_RST1_   saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_TRACE_RST1_MASK)
-#define _CLEAR_RESET_RSTGEN_RST_U0_U7MC_SFT7110_TRACE_RST1_    saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_TRACE_RST1_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RST_U0_U7MC_SFT7110_TRACE_RST2_      saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_TRACE_RST2_SHIFT, RST_U0_U7MC_SFT7110_TRACE_RST2_MASK)
-#define _ASSERT_RESET_RSTGEN_RST_U0_U7MC_SFT7110_TRACE_RST2_   saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_TRACE_RST2_MASK)
-#define _CLEAR_RESET_RSTGEN_RST_U0_U7MC_SFT7110_TRACE_RST2_    saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_TRACE_RST2_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RST_U0_U7MC_SFT7110_TRACE_RST3_      saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_TRACE_RST3_SHIFT, RST_U0_U7MC_SFT7110_TRACE_RST3_MASK)
-#define _ASSERT_RESET_RSTGEN_RST_U0_U7MC_SFT7110_TRACE_RST3_   saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_TRACE_RST3_MASK)
-#define _CLEAR_RESET_RSTGEN_RST_U0_U7MC_SFT7110_TRACE_RST3_    saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_TRACE_RST3_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RST_U0_U7MC_SFT7110_TRACE_RST4_      saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_TRACE_RST4_SHIFT, RST_U0_U7MC_SFT7110_TRACE_RST4_MASK)
-#define _ASSERT_RESET_RSTGEN_RST_U0_U7MC_SFT7110_TRACE_RST4_   saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_TRACE_RST4_MASK)
-#define _CLEAR_RESET_RSTGEN_RST_U0_U7MC_SFT7110_TRACE_RST4_    saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_TRACE_RST4_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RST_U0_U7MC_SFT7110_TRACE_COM_RST_   saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_TRACE_COM_RST_SHIFT, RST_U0_U7MC_SFT7110_TRACE_COM_RST_MASK)
-#define _ASSERT_RESET_RSTGEN_RST_U0_U7MC_SFT7110_TRACE_COM_RST_        saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_TRACE_COM_RST_MASK)
-#define _CLEAR_RESET_RSTGEN_RST_U0_U7MC_SFT7110_TRACE_COM_RST_         saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RST_U0_U7MC_SFT7110_TRACE_COM_RST_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_IMG_GPU_RSTN_APB_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_IMG_GPU_RSTN_APB_SHIFT, RSTN_U0_IMG_GPU_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_IMG_GPU_RSTN_APB_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_IMG_GPU_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_IMG_GPU_RSTN_APB_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_IMG_GPU_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_IMG_GPU_RSTN_DOMA_   saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_IMG_GPU_RSTN_DOMA_SHIFT, RSTN_U0_IMG_GPU_RSTN_DOMA_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_IMG_GPU_RSTN_DOMA_        saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_IMG_GPU_RSTN_DOMA_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_IMG_GPU_RSTN_DOMA_         saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_IMG_GPU_RSTN_DOMA_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_APB_BUS_N_     saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_APB_BUS_N_SHIFT, RSTN_U0_SFT7110_NOC_BUS_RESET_APB_BUS_N_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_APB_BUS_N_  saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_APB_BUS_N_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_APB_BUS_N_   saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_APB_BUS_N_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_AXICFG0_AXI_N_         saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_AXICFG0_AXI_N_SHIFT, RSTN_U0_SFT7110_NOC_BUS_RESET_AXICFG0_AXI_N_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_AXICFG0_AXI_N_      saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_AXICFG0_AXI_N_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_AXICFG0_AXI_N_       saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_AXICFG0_AXI_N_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_CPU_AXI_N_     saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_CPU_AXI_N_SHIFT, RSTN_U0_SFT7110_NOC_BUS_RESET_CPU_AXI_N_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_CPU_AXI_N_  saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_CPU_AXI_N_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_CPU_AXI_N_   saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_CPU_AXI_N_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_DISP_AXI_N_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_DISP_AXI_N_SHIFT, RSTN_U0_SFT7110_NOC_BUS_RESET_DISP_AXI_N_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_DISP_AXI_N_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_DISP_AXI_N_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_DISP_AXI_N_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_DISP_AXI_N_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_GPU_AXI_N_     saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_GPU_AXI_N_SHIFT, RSTN_U0_SFT7110_NOC_BUS_RESET_GPU_AXI_N_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_GPU_AXI_N_  saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_GPU_AXI_N_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_GPU_AXI_N_   saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_GPU_AXI_N_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_ISP_AXI_N_     saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_ISP_AXI_N_SHIFT, RSTN_U0_SFT7110_NOC_BUS_RESET_ISP_AXI_N_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_ISP_AXI_N_  saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_ISP_AXI_N_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_ISP_AXI_N_   saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_ISP_AXI_N_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_DDRC_N_        saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_DDRC_N_SHIFT, RSTN_U0_SFT7110_NOC_BUS_RESET_DDRC_N_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_DDRC_N_     saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_DDRC_N_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_DDRC_N_      saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_DDRC_N_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_STG_AXI_N_     saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_STG_AXI_N_SHIFT, RSTN_U0_SFT7110_NOC_BUS_RESET_STG_AXI_N_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_STG_AXI_N_  saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_STG_AXI_N_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_STG_AXI_N_   saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_STG_AXI_N_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_VDEC_AXI_N_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_VDEC_AXI_N_SHIFT, RSTN_U0_SFT7110_NOC_BUS_RESET_VDEC_AXI_N_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_VDEC_AXI_N_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_VDEC_AXI_N_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_VDEC_AXI_N_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_VDEC_AXI_N_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_VENC_AXI_N_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_VENC_AXI_N_SHIFT, RSTN_U0_SFT7110_NOC_BUS_RESET_VENC_AXI_N_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_VENC_AXI_N_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_VENC_AXI_N_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_SFT7110_NOC_BUS_RESET_VENC_AXI_N_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_SFT7110_NOC_BUS_RESET_VENC_AXI_N_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_AXI_CFG1_DEC_RSTN_AHB_       saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_AXI_CFG1_DEC_RSTN_AHB_SHIFT, RSTN_U0_AXI_CFG1_DEC_RSTN_AHB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_AXI_CFG1_DEC_RSTN_AHB_    saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_AXI_CFG1_DEC_RSTN_AHB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_AXI_CFG1_DEC_RSTN_AHB_     saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_AXI_CFG1_DEC_RSTN_AHB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_AXI_CFG1_DEC_RSTN_MAIN_      saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_AXI_CFG1_DEC_RSTN_MAIN_SHIFT, RSTN_U0_AXI_CFG1_DEC_RSTN_MAIN_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_AXI_CFG1_DEC_RSTN_MAIN_   saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_AXI_CFG1_DEC_RSTN_MAIN_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_AXI_CFG1_DEC_RSTN_MAIN_    saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_AXI_CFG1_DEC_RSTN_MAIN_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_AXI_CFG0_DEC_RSTN_MAIN_      saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_AXI_CFG0_DEC_RSTN_MAIN_SHIFT, RSTN_U0_AXI_CFG0_DEC_RSTN_MAIN_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_AXI_CFG0_DEC_RSTN_MAIN_   saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_AXI_CFG0_DEC_RSTN_MAIN_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_AXI_CFG0_DEC_RSTN_MAIN_    saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_AXI_CFG0_DEC_RSTN_MAIN_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_AXI_CFG0_DEC_RSTN_MAIN_DIV_  saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_AXI_CFG0_DEC_RSTN_MAIN_DIV_SHIFT, RSTN_U0_AXI_CFG0_DEC_RSTN_MAIN_DIV_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_AXI_CFG0_DEC_RSTN_MAIN_DIV_       saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_AXI_CFG0_DEC_RSTN_MAIN_DIV_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_AXI_CFG0_DEC_RSTN_MAIN_DIV_        saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_AXI_CFG0_DEC_RSTN_MAIN_DIV_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_AXI_CFG0_DEC_RSTN_HIFI4_     saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_AXI_CFG0_DEC_RSTN_HIFI4_SHIFT, RSTN_U0_AXI_CFG0_DEC_RSTN_HIFI4_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_AXI_CFG0_DEC_RSTN_HIFI4_  saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_AXI_CFG0_DEC_RSTN_HIFI4_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_AXI_CFG0_DEC_RSTN_HIFI4_   saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_AXI_CFG0_DEC_RSTN_HIFI4_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_DDR_SFT7110_RSTN_AXI_        saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_DDR_SFT7110_RSTN_AXI_SHIFT, RSTN_U0_DDR_SFT7110_RSTN_AXI_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_DDR_SFT7110_RSTN_AXI_     saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_DDR_SFT7110_RSTN_AXI_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_DDR_SFT7110_RSTN_AXI_      saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_DDR_SFT7110_RSTN_AXI_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_DDR_SFT7110_RSTN_OSC_        saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_DDR_SFT7110_RSTN_OSC_SHIFT, RSTN_U0_DDR_SFT7110_RSTN_OSC_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_DDR_SFT7110_RSTN_OSC_     saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_DDR_SFT7110_RSTN_OSC_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_DDR_SFT7110_RSTN_OSC_      saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_DDR_SFT7110_RSTN_OSC_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_DDR_SFT7110_RSTN_APB_        saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_DDR_SFT7110_RSTN_APB_SHIFT, RSTN_U0_DDR_SFT7110_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_DDR_SFT7110_RSTN_APB_     saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_DDR_SFT7110_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_DDR_SFT7110_RSTN_APB_      saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_DDR_SFT7110_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_DOM_ISP_TOP_RSTN_DOM_ISP_TOP_IP_TOP_RESET_N_         saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_DOM_ISP_TOP_RSTN_DOM_ISP_TOP_IP_TOP_RESET_N_SHIFT, RSTN_U0_DOM_ISP_TOP_RSTN_DOM_ISP_TOP_IP_TOP_RESET_N_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_DOM_ISP_TOP_RSTN_DOM_ISP_TOP_IP_TOP_RESET_N_      saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_DOM_ISP_TOP_RSTN_DOM_ISP_TOP_IP_TOP_RESET_N_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_DOM_ISP_TOP_RSTN_DOM_ISP_TOP_IP_TOP_RESET_N_       saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_DOM_ISP_TOP_RSTN_DOM_ISP_TOP_IP_TOP_RESET_N_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_DOM_ISP_TOP_RSTN_DOM_ISP_TOP_RSTN_ISP_AXI_   saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_DOM_ISP_TOP_RSTN_DOM_ISP_TOP_RSTN_ISP_AXI_SHIFT, RSTN_U0_DOM_ISP_TOP_RSTN_DOM_ISP_TOP_RSTN_ISP_AXI_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_DOM_ISP_TOP_RSTN_DOM_ISP_TOP_RSTN_ISP_AXI_        saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_DOM_ISP_TOP_RSTN_DOM_ISP_TOP_RSTN_ISP_AXI_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_DOM_ISP_TOP_RSTN_DOM_ISP_TOP_RSTN_ISP_AXI_         saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_DOM_ISP_TOP_RSTN_DOM_ISP_TOP_RSTN_ISP_AXI_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_DOM_VOUT_TOP_RSTN_DOM_VOUT_TOP_RSTN_VOUT_SRC_        saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_DOM_VOUT_TOP_RSTN_DOM_VOUT_TOP_RSTN_VOUT_SRC_SHIFT, RSTN_U0_DOM_VOUT_TOP_RSTN_DOM_VOUT_TOP_RSTN_VOUT_SRC_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_DOM_VOUT_TOP_RSTN_DOM_VOUT_TOP_RSTN_VOUT_SRC_     saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_DOM_VOUT_TOP_RSTN_DOM_VOUT_TOP_RSTN_VOUT_SRC_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_DOM_VOUT_TOP_RSTN_DOM_VOUT_TOP_RSTN_VOUT_SRC_      saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_DOM_VOUT_TOP_RSTN_DOM_VOUT_TOP_RSTN_VOUT_SRC_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_CODAJ12_RSTN_AXI_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_CODAJ12_RSTN_AXI_SHIFT, RSTN_U0_CODAJ12_RSTN_AXI_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_CODAJ12_RSTN_AXI_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_CODAJ12_RSTN_AXI_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_CODAJ12_RSTN_AXI_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_CODAJ12_RSTN_AXI_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_CODAJ12_RSTN_CORE_   saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_CODAJ12_RSTN_CORE_SHIFT, RSTN_U0_CODAJ12_RSTN_CORE_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_CODAJ12_RSTN_CORE_        saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_CODAJ12_RSTN_CORE_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_CODAJ12_RSTN_CORE_         saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_CODAJ12_RSTN_CORE_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_CODAJ12_RSTN_APB_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_CODAJ12_RSTN_APB_SHIFT, RSTN_U0_CODAJ12_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_CODAJ12_RSTN_APB_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_CODAJ12_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_CODAJ12_RSTN_APB_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_CODAJ12_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_WAVE511_RSTN_AXI_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_WAVE511_RSTN_AXI_SHIFT, RSTN_U0_WAVE511_RSTN_AXI_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_WAVE511_RSTN_AXI_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_WAVE511_RSTN_AXI_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_WAVE511_RSTN_AXI_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_WAVE511_RSTN_AXI_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_WAVE511_RSTN_BPU_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_WAVE511_RSTN_BPU_SHIFT, RSTN_U0_WAVE511_RSTN_BPU_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_WAVE511_RSTN_BPU_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_WAVE511_RSTN_BPU_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_WAVE511_RSTN_BPU_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_WAVE511_RSTN_BPU_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_WAVE511_RSTN_VCE_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_WAVE511_RSTN_VCE_SHIFT, RSTN_U0_WAVE511_RSTN_VCE_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_WAVE511_RSTN_VCE_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_WAVE511_RSTN_VCE_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_WAVE511_RSTN_VCE_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_WAVE511_RSTN_VCE_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_WAVE511_RSTN_APB_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_WAVE511_RSTN_APB_SHIFT, RSTN_U0_WAVE511_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_WAVE511_RSTN_APB_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_WAVE511_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_WAVE511_RSTN_APB_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_WAVE511_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_VDEC_JPG_ARB_JPGRESETN_      saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_VDEC_JPG_ARB_JPGRESETN_SHIFT, RSTN_U0_VDEC_JPG_ARB_JPGRESETN_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_VDEC_JPG_ARB_JPGRESETN_   saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_VDEC_JPG_ARB_JPGRESETN_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_VDEC_JPG_ARB_JPGRESETN_    saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_VDEC_JPG_ARB_JPGRESETN_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_VDEC_JPG_ARB_MAINRESETN_     saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_VDEC_JPG_ARB_MAINRESETN_SHIFT, RSTN_U0_VDEC_JPG_ARB_MAINRESETN_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_VDEC_JPG_ARB_MAINRESETN_  saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_VDEC_JPG_ARB_MAINRESETN_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_VDEC_JPG_ARB_MAINRESETN_   saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_VDEC_JPG_ARB_MAINRESETN_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_AXIMEM_128B_RSTN_AXI_        saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_AXIMEM_128B_RSTN_AXI_SHIFT, RSTN_U0_AXIMEM_128B_RSTN_AXI_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_AXIMEM_128B_RSTN_AXI_     saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_AXIMEM_128B_RSTN_AXI_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_AXIMEM_128B_RSTN_AXI_      saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_AXIMEM_128B_RSTN_AXI_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_WAVE420L_RSTN_AXI_   saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_WAVE420L_RSTN_AXI_SHIFT, RSTN_U0_WAVE420L_RSTN_AXI_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_WAVE420L_RSTN_AXI_        saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_WAVE420L_RSTN_AXI_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_WAVE420L_RSTN_AXI_         saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_WAVE420L_RSTN_AXI_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_WAVE420L_RSTN_BPU_   saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_WAVE420L_RSTN_BPU_SHIFT, RSTN_U0_WAVE420L_RSTN_BPU_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_WAVE420L_RSTN_BPU_        saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_WAVE420L_RSTN_BPU_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_WAVE420L_RSTN_BPU_         saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_WAVE420L_RSTN_BPU_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_WAVE420L_RSTN_VCE_   saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_WAVE420L_RSTN_VCE_SHIFT, RSTN_U0_WAVE420L_RSTN_VCE_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_WAVE420L_RSTN_VCE_        saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_WAVE420L_RSTN_VCE_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_WAVE420L_RSTN_VCE_         saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_WAVE420L_RSTN_VCE_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_WAVE420L_RSTN_APB_   saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_WAVE420L_RSTN_APB_SHIFT, RSTN_U0_WAVE420L_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_WAVE420L_RSTN_APB_        saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_WAVE420L_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_WAVE420L_RSTN_APB_         saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_WAVE420L_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U1_AXIMEM_128B_RSTN_AXI_        saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U1_AXIMEM_128B_RSTN_AXI_SHIFT, RSTN_U1_AXIMEM_128B_RSTN_AXI_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U1_AXIMEM_128B_RSTN_AXI_     saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U1_AXIMEM_128B_RSTN_AXI_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U1_AXIMEM_128B_RSTN_AXI_      saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U1_AXIMEM_128B_RSTN_AXI_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U2_AXIMEM_128B_RSTN_AXI_        saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U2_AXIMEM_128B_RSTN_AXI_SHIFT, RSTN_U2_AXIMEM_128B_RSTN_AXI_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U2_AXIMEM_128B_RSTN_AXI_     saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U2_AXIMEM_128B_RSTN_AXI_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U2_AXIMEM_128B_RSTN_AXI_      saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U2_AXIMEM_128B_RSTN_AXI_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_INTMEM_ROM_SRAM_RSTN_ROM_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_INTMEM_ROM_SRAM_RSTN_ROM_SHIFT, RSTN_U0_INTMEM_ROM_SRAM_RSTN_ROM_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_INTMEM_ROM_SRAM_RSTN_ROM_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_INTMEM_ROM_SRAM_RSTN_ROM_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_INTMEM_ROM_SRAM_RSTN_ROM_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_INTMEM_ROM_SRAM_RSTN_ROM_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_CDNS_QSPI_RSTN_AHB_  saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_CDNS_QSPI_RSTN_AHB_SHIFT, RSTN_U0_CDNS_QSPI_RSTN_AHB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_CDNS_QSPI_RSTN_AHB_       saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_CDNS_QSPI_RSTN_AHB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_CDNS_QSPI_RSTN_AHB_        saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_CDNS_QSPI_RSTN_AHB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_CDNS_QSPI_RSTN_APB_  saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_CDNS_QSPI_RSTN_APB_SHIFT, RSTN_U0_CDNS_QSPI_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_CDNS_QSPI_RSTN_APB_       saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_CDNS_QSPI_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_CDNS_QSPI_RSTN_APB_        saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_CDNS_QSPI_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_CDNS_QSPI_RSTN_REF_  saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_CDNS_QSPI_RSTN_REF_SHIFT, RSTN_U0_CDNS_QSPI_RSTN_REF_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_CDNS_QSPI_RSTN_REF_       saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_CDNS_QSPI_RSTN_REF_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_CDNS_QSPI_RSTN_REF_        saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT1_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS1_REG_ADDR, RSTN_U0_CDNS_QSPI_RSTN_REF_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_DW_SDIO_RSTN_AHB_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U0_DW_SDIO_RSTN_AHB_SHIFT, RSTN_U0_DW_SDIO_RSTN_AHB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_DW_SDIO_RSTN_AHB_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U0_DW_SDIO_RSTN_AHB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_DW_SDIO_RSTN_AHB_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U0_DW_SDIO_RSTN_AHB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U1_DW_SDIO_RSTN_AHB_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U1_DW_SDIO_RSTN_AHB_SHIFT, RSTN_U1_DW_SDIO_RSTN_AHB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U1_DW_SDIO_RSTN_AHB_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U1_DW_SDIO_RSTN_AHB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U1_DW_SDIO_RSTN_AHB_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U1_DW_SDIO_RSTN_AHB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U1_DW_GMAC5_AXI64_ARESETN_I_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U1_DW_GMAC5_AXI64_ARESETN_I_SHIFT, RSTN_U1_DW_GMAC5_AXI64_ARESETN_I_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U1_DW_GMAC5_AXI64_ARESETN_I_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U1_DW_GMAC5_AXI64_ARESETN_I_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U1_DW_GMAC5_AXI64_ARESETN_I_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U1_DW_GMAC5_AXI64_ARESETN_I_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U1_DW_GMAC5_AXI64_HRESET_N_     saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U1_DW_GMAC5_AXI64_HRESET_N_SHIFT, RSTN_U1_DW_GMAC5_AXI64_HRESET_N_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U1_DW_GMAC5_AXI64_HRESET_N_  saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U1_DW_GMAC5_AXI64_HRESET_N_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U1_DW_GMAC5_AXI64_HRESET_N_   saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U1_DW_GMAC5_AXI64_HRESET_N_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_MAILBOX_PRESETN_     saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U0_MAILBOX_PRESETN_SHIFT, RSTN_U0_MAILBOX_PRESETN_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_MAILBOX_PRESETN_  saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U0_MAILBOX_PRESETN_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_MAILBOX_PRESETN_   saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U0_MAILBOX_PRESETN_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_SSP_SPI_RSTN_APB_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U0_SSP_SPI_RSTN_APB_SHIFT, RSTN_U0_SSP_SPI_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_SSP_SPI_RSTN_APB_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U0_SSP_SPI_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_SSP_SPI_RSTN_APB_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U0_SSP_SPI_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U1_SSP_SPI_RSTN_APB_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U1_SSP_SPI_RSTN_APB_SHIFT, RSTN_U1_SSP_SPI_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U1_SSP_SPI_RSTN_APB_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U1_SSP_SPI_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U1_SSP_SPI_RSTN_APB_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U1_SSP_SPI_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U2_SSP_SPI_RSTN_APB_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U2_SSP_SPI_RSTN_APB_SHIFT, RSTN_U2_SSP_SPI_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U2_SSP_SPI_RSTN_APB_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U2_SSP_SPI_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U2_SSP_SPI_RSTN_APB_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U2_SSP_SPI_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U3_SSP_SPI_RSTN_APB_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U3_SSP_SPI_RSTN_APB_SHIFT, RSTN_U3_SSP_SPI_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U3_SSP_SPI_RSTN_APB_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U3_SSP_SPI_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U3_SSP_SPI_RSTN_APB_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U3_SSP_SPI_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U4_SSP_SPI_RSTN_APB_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U4_SSP_SPI_RSTN_APB_SHIFT, RSTN_U4_SSP_SPI_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U4_SSP_SPI_RSTN_APB_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U4_SSP_SPI_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U4_SSP_SPI_RSTN_APB_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U4_SSP_SPI_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U5_SSP_SPI_RSTN_APB_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U5_SSP_SPI_RSTN_APB_SHIFT, RSTN_U5_SSP_SPI_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U5_SSP_SPI_RSTN_APB_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U5_SSP_SPI_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U5_SSP_SPI_RSTN_APB_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U5_SSP_SPI_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U6_SSP_SPI_RSTN_APB_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U6_SSP_SPI_RSTN_APB_SHIFT, RSTN_U6_SSP_SPI_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U6_SSP_SPI_RSTN_APB_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U6_SSP_SPI_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U6_SSP_SPI_RSTN_APB_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U6_SSP_SPI_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_DW_I2C_RSTN_APB_     saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U0_DW_I2C_RSTN_APB_SHIFT, RSTN_U0_DW_I2C_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_DW_I2C_RSTN_APB_  saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U0_DW_I2C_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_DW_I2C_RSTN_APB_   saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U0_DW_I2C_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U1_DW_I2C_RSTN_APB_     saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U1_DW_I2C_RSTN_APB_SHIFT, RSTN_U1_DW_I2C_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U1_DW_I2C_RSTN_APB_  saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U1_DW_I2C_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U1_DW_I2C_RSTN_APB_   saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U1_DW_I2C_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U2_DW_I2C_RSTN_APB_     saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U2_DW_I2C_RSTN_APB_SHIFT, RSTN_U2_DW_I2C_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U2_DW_I2C_RSTN_APB_  saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U2_DW_I2C_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U2_DW_I2C_RSTN_APB_   saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U2_DW_I2C_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U3_DW_I2C_RSTN_APB_     saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U3_DW_I2C_RSTN_APB_SHIFT, RSTN_U3_DW_I2C_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U3_DW_I2C_RSTN_APB_  saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U3_DW_I2C_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U3_DW_I2C_RSTN_APB_   saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U3_DW_I2C_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U4_DW_I2C_RSTN_APB_     saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U4_DW_I2C_RSTN_APB_SHIFT, RSTN_U4_DW_I2C_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U4_DW_I2C_RSTN_APB_  saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U4_DW_I2C_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U4_DW_I2C_RSTN_APB_   saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U4_DW_I2C_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U5_DW_I2C_RSTN_APB_     saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U5_DW_I2C_RSTN_APB_SHIFT, RSTN_U5_DW_I2C_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U5_DW_I2C_RSTN_APB_  saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U5_DW_I2C_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U5_DW_I2C_RSTN_APB_   saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U5_DW_I2C_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U6_DW_I2C_RSTN_APB_     saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U6_DW_I2C_RSTN_APB_SHIFT, RSTN_U6_DW_I2C_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U6_DW_I2C_RSTN_APB_  saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U6_DW_I2C_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U6_DW_I2C_RSTN_APB_   saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U6_DW_I2C_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_DW_UART_RSTN_APB_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U0_DW_UART_RSTN_APB_SHIFT, RSTN_U0_DW_UART_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_DW_UART_RSTN_APB_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U0_DW_UART_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_DW_UART_RSTN_APB_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U0_DW_UART_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_DW_UART_RSTN_CORE_   saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U0_DW_UART_RSTN_CORE_SHIFT, RSTN_U0_DW_UART_RSTN_CORE_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_DW_UART_RSTN_CORE_        saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U0_DW_UART_RSTN_CORE_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_DW_UART_RSTN_CORE_         saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U0_DW_UART_RSTN_CORE_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U1_DW_UART_RSTN_APB_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U1_DW_UART_RSTN_APB_SHIFT, RSTN_U1_DW_UART_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U1_DW_UART_RSTN_APB_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U1_DW_UART_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U1_DW_UART_RSTN_APB_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U1_DW_UART_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U1_DW_UART_RSTN_CORE_   saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U1_DW_UART_RSTN_CORE_SHIFT, RSTN_U1_DW_UART_RSTN_CORE_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U1_DW_UART_RSTN_CORE_        saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U1_DW_UART_RSTN_CORE_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U1_DW_UART_RSTN_CORE_         saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U1_DW_UART_RSTN_CORE_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U2_DW_UART_RSTN_APB_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U2_DW_UART_RSTN_APB_SHIFT, RSTN_U2_DW_UART_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U2_DW_UART_RSTN_APB_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U2_DW_UART_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U2_DW_UART_RSTN_APB_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U2_DW_UART_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U2_DW_UART_RSTN_CORE_   saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U2_DW_UART_RSTN_CORE_SHIFT, RSTN_U2_DW_UART_RSTN_CORE_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U2_DW_UART_RSTN_CORE_        saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U2_DW_UART_RSTN_CORE_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U2_DW_UART_RSTN_CORE_         saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U2_DW_UART_RSTN_CORE_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U3_DW_UART_RSTN_APB_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U3_DW_UART_RSTN_APB_SHIFT, RSTN_U3_DW_UART_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U3_DW_UART_RSTN_APB_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U3_DW_UART_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U3_DW_UART_RSTN_APB_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U3_DW_UART_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U3_DW_UART_RSTN_CORE_   saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U3_DW_UART_RSTN_CORE_SHIFT, RSTN_U3_DW_UART_RSTN_CORE_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U3_DW_UART_RSTN_CORE_        saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U3_DW_UART_RSTN_CORE_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U3_DW_UART_RSTN_CORE_         saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U3_DW_UART_RSTN_CORE_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U4_DW_UART_RSTN_APB_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U4_DW_UART_RSTN_APB_SHIFT, RSTN_U4_DW_UART_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U4_DW_UART_RSTN_APB_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U4_DW_UART_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U4_DW_UART_RSTN_APB_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U4_DW_UART_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U4_DW_UART_RSTN_CORE_   saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U4_DW_UART_RSTN_CORE_SHIFT, RSTN_U4_DW_UART_RSTN_CORE_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U4_DW_UART_RSTN_CORE_        saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U4_DW_UART_RSTN_CORE_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U4_DW_UART_RSTN_CORE_         saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U4_DW_UART_RSTN_CORE_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U5_DW_UART_RSTN_APB_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U5_DW_UART_RSTN_APB_SHIFT, RSTN_U5_DW_UART_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U5_DW_UART_RSTN_APB_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U5_DW_UART_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U5_DW_UART_RSTN_APB_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U5_DW_UART_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U5_DW_UART_RSTN_CORE_   saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U5_DW_UART_RSTN_CORE_SHIFT, RSTN_U5_DW_UART_RSTN_CORE_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U5_DW_UART_RSTN_CORE_        saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U5_DW_UART_RSTN_CORE_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U5_DW_UART_RSTN_CORE_         saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U5_DW_UART_RSTN_CORE_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_CDNS_SPDIF_RSTN_APB_         saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U0_CDNS_SPDIF_RSTN_APB_SHIFT, RSTN_U0_CDNS_SPDIF_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_CDNS_SPDIF_RSTN_APB_      saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U0_CDNS_SPDIF_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_CDNS_SPDIF_RSTN_APB_       saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT2_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS2_REG_ADDR, RSTN_U0_CDNS_SPDIF_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_PWMDAC_RSTN_APB_     saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_PWMDAC_RSTN_APB_SHIFT, RSTN_U0_PWMDAC_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_PWMDAC_RSTN_APB_  saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_PWMDAC_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_PWMDAC_RSTN_APB_   saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_PWMDAC_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_PDM_4MIC_RSTN_DMIC_  saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_PDM_4MIC_RSTN_DMIC_SHIFT, RSTN_U0_PDM_4MIC_RSTN_DMIC_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_PDM_4MIC_RSTN_DMIC_       saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_PDM_4MIC_RSTN_DMIC_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_PDM_4MIC_RSTN_DMIC_        saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_PDM_4MIC_RSTN_DMIC_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_PDM_4MIC_RSTN_APB_   saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_PDM_4MIC_RSTN_APB_SHIFT, RSTN_U0_PDM_4MIC_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_PDM_4MIC_RSTN_APB_        saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_PDM_4MIC_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_PDM_4MIC_RSTN_APB_         saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_PDM_4MIC_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_I2SRX_3CH_RSTN_APB_  saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_I2SRX_3CH_RSTN_APB_SHIFT, RSTN_U0_I2SRX_3CH_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_I2SRX_3CH_RSTN_APB_       saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_I2SRX_3CH_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_I2SRX_3CH_RSTN_APB_        saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_I2SRX_3CH_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_I2SRX_3CH_RSTN_BCLK_         saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_I2SRX_3CH_RSTN_BCLK_SHIFT, RSTN_U0_I2SRX_3CH_RSTN_BCLK_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_I2SRX_3CH_RSTN_BCLK_      saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_I2SRX_3CH_RSTN_BCLK_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_I2SRX_3CH_RSTN_BCLK_       saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_I2SRX_3CH_RSTN_BCLK_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_I2STX_4CH_RSTN_APB_  saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_I2STX_4CH_RSTN_APB_SHIFT, RSTN_U0_I2STX_4CH_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_I2STX_4CH_RSTN_APB_       saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_I2STX_4CH_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_I2STX_4CH_RSTN_APB_        saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_I2STX_4CH_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_I2STX_4CH_RSTN_BCLK_         saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_I2STX_4CH_RSTN_BCLK_SHIFT, RSTN_U0_I2STX_4CH_RSTN_BCLK_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_I2STX_4CH_RSTN_BCLK_      saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_I2STX_4CH_RSTN_BCLK_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_I2STX_4CH_RSTN_BCLK_       saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_I2STX_4CH_RSTN_BCLK_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U1_I2STX_4CH_RSTN_APB_  saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U1_I2STX_4CH_RSTN_APB_SHIFT, RSTN_U1_I2STX_4CH_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U1_I2STX_4CH_RSTN_APB_       saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U1_I2STX_4CH_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U1_I2STX_4CH_RSTN_APB_        saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U1_I2STX_4CH_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U1_I2STX_4CH_RSTN_BCLK_         saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U1_I2STX_4CH_RSTN_BCLK_SHIFT, RSTN_U1_I2STX_4CH_RSTN_BCLK_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U1_I2STX_4CH_RSTN_BCLK_      saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U1_I2STX_4CH_RSTN_BCLK_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U1_I2STX_4CH_RSTN_BCLK_       saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U1_I2STX_4CH_RSTN_BCLK_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_TDM16SLOT_RSTN_AHB_  saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_TDM16SLOT_RSTN_AHB_SHIFT, RSTN_U0_TDM16SLOT_RSTN_AHB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_TDM16SLOT_RSTN_AHB_       saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_TDM16SLOT_RSTN_AHB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_TDM16SLOT_RSTN_AHB_        saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_TDM16SLOT_RSTN_AHB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_TDM16SLOT_RSTN_TDM_  saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_TDM16SLOT_RSTN_TDM_SHIFT, RSTN_U0_TDM16SLOT_RSTN_TDM_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_TDM16SLOT_RSTN_TDM_       saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_TDM16SLOT_RSTN_TDM_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_TDM16SLOT_RSTN_TDM_        saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_TDM16SLOT_RSTN_TDM_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_TDM16SLOT_RSTN_APB_  saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_TDM16SLOT_RSTN_APB_SHIFT, RSTN_U0_TDM16SLOT_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_TDM16SLOT_RSTN_APB_       saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_TDM16SLOT_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_TDM16SLOT_RSTN_APB_        saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_TDM16SLOT_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_PWM_8CH_RSTN_APB_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_PWM_8CH_RSTN_APB_SHIFT, RSTN_U0_PWM_8CH_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_PWM_8CH_RSTN_APB_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_PWM_8CH_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_PWM_8CH_RSTN_APB_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_PWM_8CH_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_DSKIT_WDT_RSTN_APB_  saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_DSKIT_WDT_RSTN_APB_SHIFT, RSTN_U0_DSKIT_WDT_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_DSKIT_WDT_RSTN_APB_       saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_DSKIT_WDT_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_DSKIT_WDT_RSTN_APB_        saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_DSKIT_WDT_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_DSKIT_WDT_RSTN_WDT_  saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_DSKIT_WDT_RSTN_WDT_SHIFT, RSTN_U0_DSKIT_WDT_RSTN_WDT_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_DSKIT_WDT_RSTN_WDT_       saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_DSKIT_WDT_RSTN_WDT_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_DSKIT_WDT_RSTN_WDT_        saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_DSKIT_WDT_RSTN_WDT_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_CAN_CTRL_RSTN_APB_   saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_CAN_CTRL_RSTN_APB_SHIFT, RSTN_U0_CAN_CTRL_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_CAN_CTRL_RSTN_APB_        saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_CAN_CTRL_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_CAN_CTRL_RSTN_APB_         saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_CAN_CTRL_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_CAN_CTRL_RSTN_CAN_   saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_CAN_CTRL_RSTN_CAN_SHIFT, RSTN_U0_CAN_CTRL_RSTN_CAN_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_CAN_CTRL_RSTN_CAN_        saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_CAN_CTRL_RSTN_CAN_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_CAN_CTRL_RSTN_CAN_         saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_CAN_CTRL_RSTN_CAN_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_CAN_CTRL_RSTN_TIMER_         saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_CAN_CTRL_RSTN_TIMER_SHIFT, RSTN_U0_CAN_CTRL_RSTN_TIMER_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_CAN_CTRL_RSTN_TIMER_      saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_CAN_CTRL_RSTN_TIMER_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_CAN_CTRL_RSTN_TIMER_       saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_CAN_CTRL_RSTN_TIMER_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U1_CAN_CTRL_RSTN_APB_   saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U1_CAN_CTRL_RSTN_APB_SHIFT, RSTN_U1_CAN_CTRL_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U1_CAN_CTRL_RSTN_APB_        saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U1_CAN_CTRL_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U1_CAN_CTRL_RSTN_APB_         saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U1_CAN_CTRL_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U1_CAN_CTRL_RSTN_CAN_   saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U1_CAN_CTRL_RSTN_CAN_SHIFT, RSTN_U1_CAN_CTRL_RSTN_CAN_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U1_CAN_CTRL_RSTN_CAN_        saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U1_CAN_CTRL_RSTN_CAN_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U1_CAN_CTRL_RSTN_CAN_         saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U1_CAN_CTRL_RSTN_CAN_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U1_CAN_CTRL_RSTN_TIMER_         saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U1_CAN_CTRL_RSTN_TIMER_SHIFT, RSTN_U1_CAN_CTRL_RSTN_TIMER_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U1_CAN_CTRL_RSTN_TIMER_      saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U1_CAN_CTRL_RSTN_TIMER_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U1_CAN_CTRL_RSTN_TIMER_       saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U1_CAN_CTRL_RSTN_TIMER_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_SI5_TIMER_RSTN_APB_  saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_SI5_TIMER_RSTN_APB_SHIFT, RSTN_U0_SI5_TIMER_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_SI5_TIMER_RSTN_APB_       saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_SI5_TIMER_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_SI5_TIMER_RSTN_APB_        saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_SI5_TIMER_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_SI5_TIMER_RSTN_TIMER0_       saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_SI5_TIMER_RSTN_TIMER0_SHIFT, RSTN_U0_SI5_TIMER_RSTN_TIMER0_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_SI5_TIMER_RSTN_TIMER0_    saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_SI5_TIMER_RSTN_TIMER0_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_SI5_TIMER_RSTN_TIMER0_     saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_SI5_TIMER_RSTN_TIMER0_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_SI5_TIMER_RSTN_TIMER1_       saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_SI5_TIMER_RSTN_TIMER1_SHIFT, RSTN_U0_SI5_TIMER_RSTN_TIMER1_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_SI5_TIMER_RSTN_TIMER1_    saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_SI5_TIMER_RSTN_TIMER1_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_SI5_TIMER_RSTN_TIMER1_     saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_SI5_TIMER_RSTN_TIMER1_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_SI5_TIMER_RSTN_TIMER2_       saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_SI5_TIMER_RSTN_TIMER2_SHIFT, RSTN_U0_SI5_TIMER_RSTN_TIMER2_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_SI5_TIMER_RSTN_TIMER2_    saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_SI5_TIMER_RSTN_TIMER2_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_SI5_TIMER_RSTN_TIMER2_     saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_SI5_TIMER_RSTN_TIMER2_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_SI5_TIMER_RSTN_TIMER3_       saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_SI5_TIMER_RSTN_TIMER3_SHIFT, RSTN_U0_SI5_TIMER_RSTN_TIMER3_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_SI5_TIMER_RSTN_TIMER3_    saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_SI5_TIMER_RSTN_TIMER3_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_SI5_TIMER_RSTN_TIMER3_     saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_SI5_TIMER_RSTN_TIMER3_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_INT_CTRL_RSTN_APB_   saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_INT_CTRL_RSTN_APB_SHIFT, RSTN_U0_INT_CTRL_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_INT_CTRL_RSTN_APB_        saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_INT_CTRL_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_INT_CTRL_RSTN_APB_         saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_INT_CTRL_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_TEMP_SENSOR_RSTN_APB_        saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_TEMP_SENSOR_RSTN_APB_SHIFT, RSTN_U0_TEMP_SENSOR_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_TEMP_SENSOR_RSTN_APB_     saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_TEMP_SENSOR_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_TEMP_SENSOR_RSTN_APB_      saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_TEMP_SENSOR_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_TEMP_SENSOR_RSTN_TEMP_       saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_TEMP_SENSOR_RSTN_TEMP_SHIFT, RSTN_U0_TEMP_SENSOR_RSTN_TEMP_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_TEMP_SENSOR_RSTN_TEMP_    saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_TEMP_SENSOR_RSTN_TEMP_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_TEMP_SENSOR_RSTN_TEMP_     saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_TEMP_SENSOR_RSTN_TEMP_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_JTAG_CERTIFICATION_RST_N_    saif_get_reg(SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_JTAG_CERTIFICATION_RST_N_SHIFT, RSTN_U0_JTAG_CERTIFICATION_RST_N_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_JTAG_CERTIFICATION_RST_N_         saif_assert_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_JTAG_CERTIFICATION_RST_N_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_JTAG_CERTIFICATION_RST_N_  saif_clear_rst(SYS_CRG_RSTGEN_SOFTWARE_RESET_ASSERT3_REG_ADDR, SYS_CRG_RSTGEN_SOFTWARE_RESET_STATUS3_REG_ADDR, RSTN_U0_JTAG_CERTIFICATION_RST_N_MASK)
-
-
-
-//#define DOM_VOUT_CRG_BASE_ADDR 0x0
-#define CLK_APB_CTRL_REG_ADDR                                        (U0_DOM_VOUT_CRG__SAIF_BD_APBS__BASE_ADDR + 0x0U)
-#define CLK_DC8200_PIX0_CTRL_REG_ADDR                                (U0_DOM_VOUT_CRG__SAIF_BD_APBS__BASE_ADDR + 0x4U)
-#define CLK_DSI_SYS_CTRL_REG_ADDR                                    (U0_DOM_VOUT_CRG__SAIF_BD_APBS__BASE_ADDR + 0x8U)
-#define CLK_TX_ESC_CTRL_REG_ADDR                                     (U0_DOM_VOUT_CRG__SAIF_BD_APBS__BASE_ADDR + 0xCU)
-#define CLK_U0_DC8200_CLK_AXI_CTRL_REG_ADDR                          (U0_DOM_VOUT_CRG__SAIF_BD_APBS__BASE_ADDR + 0x10U)
-#define CLK_U0_DC8200_CLK_CORE_CTRL_REG_ADDR                         (U0_DOM_VOUT_CRG__SAIF_BD_APBS__BASE_ADDR + 0x14U)
-#define CLK_U0_DC8200_CLK_AHB_CTRL_REG_ADDR                          (U0_DOM_VOUT_CRG__SAIF_BD_APBS__BASE_ADDR + 0x18U)
-#define CLK_U0_DC8200_CLK_PIX0_CTRL_REG_ADDR                         (U0_DOM_VOUT_CRG__SAIF_BD_APBS__BASE_ADDR + 0x1CU)
-#define CLK_U0_DC8200_CLK_PIX1_CTRL_REG_ADDR                         (U0_DOM_VOUT_CRG__SAIF_BD_APBS__BASE_ADDR + 0x20U)
-#define CLK_DOM_VOUT_TOP_LCD_CLK_CTRL_REG_ADDR                       (U0_DOM_VOUT_CRG__SAIF_BD_APBS__BASE_ADDR + 0x24U)
-#define CLK_U0_CDNS_DSITX_CLK_APB_CTRL_REG_ADDR                      (U0_DOM_VOUT_CRG__SAIF_BD_APBS__BASE_ADDR + 0x28U)
-#define CLK_U0_CDNS_DSITX_CLK_SYS_CTRL_REG_ADDR                      (U0_DOM_VOUT_CRG__SAIF_BD_APBS__BASE_ADDR + 0x2CU)
-#define CLK_U0_CDNS_DSITX_CLK_DPI_CTRL_REG_ADDR                      (U0_DOM_VOUT_CRG__SAIF_BD_APBS__BASE_ADDR + 0x30U)
-#define CLK_U0_CDNS_DSITX_CLK_TXESC_CTRL_REG_ADDR                    (U0_DOM_VOUT_CRG__SAIF_BD_APBS__BASE_ADDR + 0x34U)
-#define CLK_U0_MIPITX_DPHY_CLK_TXESC_CTRL_REG_ADDR                   (U0_DOM_VOUT_CRG__SAIF_BD_APBS__BASE_ADDR + 0x38U)
-#define CLK_U0_HDMI_TX_CLK_MCLK_CTRL_REG_ADDR                        (U0_DOM_VOUT_CRG__SAIF_BD_APBS__BASE_ADDR + 0x3CU)
-#define CLK_U0_HDMI_TX_CLK_BCLK_CTRL_REG_ADDR                        (U0_DOM_VOUT_CRG__SAIF_BD_APBS__BASE_ADDR + 0x40U)
-#define CLK_U0_HDMI_TX_CLK_SYS_CTRL_REG_ADDR                         (U0_DOM_VOUT_CRG__SAIF_BD_APBS__BASE_ADDR + 0x44U)
-
-
-#define DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR          (U0_DOM_VOUT_CRG__SAIF_BD_APBS__BASE_ADDR + 0x48U)
-
-#define DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR          (U0_DOM_VOUT_CRG__SAIF_BD_APBS__BASE_ADDR + 0x4CU)
-
-
-#define CLK_APB_DIV_SHIFT                                            0
-#define CLK_APB_DIV_MASK                                             0xFU
-#define CLK_DC8200_PIX0_DIV_SHIFT                                    0
-#define CLK_DC8200_PIX0_DIV_MASK                                     0x3FU
-#define CLK_DSI_SYS_DIV_SHIFT                                        0
-#define CLK_DSI_SYS_DIV_MASK                                         0x1FU
-#define CLK_TX_ESC_DIV_SHIFT                                         0
-#define CLK_TX_ESC_DIV_MASK                                          0x1FU
-#define CLK_U0_DC8200_CLK_AXI_ENABLE_DATA                            1
-#define CLK_U0_DC8200_CLK_AXI_DISABLE_DATA                           0
-#define CLK_U0_DC8200_CLK_AXI_EN_SHIFT                               31
-#define CLK_U0_DC8200_CLK_AXI_EN_MASK                                0x80000000U
-#define CLK_U0_DC8200_CLK_CORE_ENABLE_DATA                           1
-#define CLK_U0_DC8200_CLK_CORE_DISABLE_DATA                          0
-#define CLK_U0_DC8200_CLK_CORE_EN_SHIFT                              31
-#define CLK_U0_DC8200_CLK_CORE_EN_MASK                               0x80000000U
-#define CLK_U0_DC8200_CLK_AHB_ENABLE_DATA                            1
-#define CLK_U0_DC8200_CLK_AHB_DISABLE_DATA                           0
-#define CLK_U0_DC8200_CLK_AHB_EN_SHIFT                               31
-#define CLK_U0_DC8200_CLK_AHB_EN_MASK                                0x80000000U
-#define CLK_U0_DC8200_CLK_PIX0_ENABLE_DATA                           1
-#define CLK_U0_DC8200_CLK_PIX0_DISABLE_DATA                          0
-#define CLK_U0_DC8200_CLK_PIX0_EN_SHIFT                              31
-#define CLK_U0_DC8200_CLK_PIX0_EN_MASK                               0x80000000U
-#define CLK_U0_DC8200_CLK_PIX0_SW_SHIFT                              24
-#define CLK_U0_DC8200_CLK_PIX0_SW_MASK                               0x1000000U
-#define CLK_U0_DC8200_CLK_PIX0_SW_CLK_DC8200_PIX0_DATA               0
-#define CLK_U0_DC8200_CLK_PIX0_SW_CLK_HDMITX0_PIXELCLK_DATA          1
-#define CLK_U0_DC8200_CLK_PIX1_ENABLE_DATA                           1
-#define CLK_U0_DC8200_CLK_PIX1_DISABLE_DATA                          0
-#define CLK_U0_DC8200_CLK_PIX1_EN_SHIFT                              31
-#define CLK_U0_DC8200_CLK_PIX1_EN_MASK                               0x80000000U
-#define CLK_U0_DC8200_CLK_PIX1_SW_SHIFT                              24
-#define CLK_U0_DC8200_CLK_PIX1_SW_MASK                               0x1000000U
-#define CLK_U0_DC8200_CLK_PIX1_SW_CLK_DC8200_PIX0_DATA               0
-#define CLK_U0_DC8200_CLK_PIX1_SW_CLK_HDMITX0_PIXELCLK_DATA          1
-#define CLK_DOM_VOUT_TOP_LCD_CLK_ENABLE_DATA                         1
-#define CLK_DOM_VOUT_TOP_LCD_CLK_DISABLE_DATA                        0
-#define CLK_DOM_VOUT_TOP_LCD_CLK_EN_SHIFT                            31
-#define CLK_DOM_VOUT_TOP_LCD_CLK_EN_MASK                             0x80000000U
-#define CLK_DOM_VOUT_TOP_LCD_CLK_SW_SHIFT                            24
-#define CLK_DOM_VOUT_TOP_LCD_CLK_SW_MASK                             0x1000000U
-#define CLK_DOM_VOUT_TOP_LCD_CLK_SW_CLK_U0_DC8200_CLK_PIX0_OUT_DATA  0
-#define CLK_DOM_VOUT_TOP_LCD_CLK_SW_CLK_U0_DC8200_CLK_PIX1_OUT_DATA  1
-#define CLK_U0_CDNS_DSITX_CLK_APB_ENABLE_DATA                        1
-#define CLK_U0_CDNS_DSITX_CLK_APB_DISABLE_DATA                       0
-#define CLK_U0_CDNS_DSITX_CLK_APB_EN_SHIFT                           31
-#define CLK_U0_CDNS_DSITX_CLK_APB_EN_MASK                            0x80000000U
-#define CLK_U0_CDNS_DSITX_CLK_SYS_ENABLE_DATA                        1
-#define CLK_U0_CDNS_DSITX_CLK_SYS_DISABLE_DATA                       0
-#define CLK_U0_CDNS_DSITX_CLK_SYS_EN_SHIFT                           31
-#define CLK_U0_CDNS_DSITX_CLK_SYS_EN_MASK                            0x80000000U
-#define CLK_U0_CDNS_DSITX_CLK_DPI_ENABLE_DATA                        1
-#define CLK_U0_CDNS_DSITX_CLK_DPI_DISABLE_DATA                       0
-#define CLK_U0_CDNS_DSITX_CLK_DPI_EN_SHIFT                           31
-#define CLK_U0_CDNS_DSITX_CLK_DPI_EN_MASK                            0x80000000U
-#define CLK_U0_CDNS_DSITX_CLK_DPI_SW_SHIFT                           24
-#define CLK_U0_CDNS_DSITX_CLK_DPI_SW_MASK                            0x1000000U
-#define CLK_U0_CDNS_DSITX_CLK_DPI_SW_CLK_DC8200_PIX0_DATA            0
-#define CLK_U0_CDNS_DSITX_CLK_DPI_SW_CLK_HDMITX0_PIXELCLK_DATA       1
-#define CLK_U0_CDNS_DSITX_CLK_TXESC_ENABLE_DATA                      1
-#define CLK_U0_CDNS_DSITX_CLK_TXESC_DISABLE_DATA                     0
-#define CLK_U0_CDNS_DSITX_CLK_TXESC_EN_SHIFT                         31
-#define CLK_U0_CDNS_DSITX_CLK_TXESC_EN_MASK                          0x80000000U
-#define CLK_U0_MIPITX_DPHY_CLK_TXESC_ENABLE_DATA                     1
-#define CLK_U0_MIPITX_DPHY_CLK_TXESC_DISABLE_DATA                    0
-#define CLK_U0_MIPITX_DPHY_CLK_TXESC_EN_SHIFT                        31
-#define CLK_U0_MIPITX_DPHY_CLK_TXESC_EN_MASK                         0x80000000U
-#define CLK_U0_HDMI_TX_CLK_MCLK_ENABLE_DATA                          1
-#define CLK_U0_HDMI_TX_CLK_MCLK_DISABLE_DATA                         0
-#define CLK_U0_HDMI_TX_CLK_MCLK_EN_SHIFT                             31
-#define CLK_U0_HDMI_TX_CLK_MCLK_EN_MASK                              0x80000000U
-#define CLK_U0_HDMI_TX_CLK_BCLK_ENABLE_DATA                          1
-#define CLK_U0_HDMI_TX_CLK_BCLK_DISABLE_DATA                         0
-#define CLK_U0_HDMI_TX_CLK_BCLK_EN_SHIFT                             31
-#define CLK_U0_HDMI_TX_CLK_BCLK_EN_MASK                              0x80000000U
-#define CLK_U0_HDMI_TX_CLK_SYS_ENABLE_DATA                           1
-#define CLK_U0_HDMI_TX_CLK_SYS_DISABLE_DATA                          0
-#define CLK_U0_HDMI_TX_CLK_SYS_EN_SHIFT                              31
-#define CLK_U0_HDMI_TX_CLK_SYS_EN_MASK                               0x80000000U
-
-
-
-#define RSTN_U0_DC8200_RSTN_AXI_SHIFT                                0
-#define RSTN_U0_DC8200_RSTN_AXI_MASK                                 (0x1 << 0)
-#define RSTN_U0_DC8200_RSTN_AXI_ASSERT                               1
-#define RSTN_U0_DC8200_RSTN_AXI_CLEAR                                0
-#define RSTN_U0_DC8200_RSTN_AHB_SHIFT                                1
-#define RSTN_U0_DC8200_RSTN_AHB_MASK                                 (0x1 << 1)
-#define RSTN_U0_DC8200_RSTN_AHB_ASSERT                               1
-#define RSTN_U0_DC8200_RSTN_AHB_CLEAR                                0
-#define RSTN_U0_DC8200_RSTN_CORE_SHIFT                               2
-#define RSTN_U0_DC8200_RSTN_CORE_MASK                                (0x1 << 2)
-#define RSTN_U0_DC8200_RSTN_CORE_ASSERT                              1
-#define RSTN_U0_DC8200_RSTN_CORE_CLEAR                               0
-#define RSTN_U0_CDNS_DSITX_RSTN_DPI_SHIFT                            3
-#define RSTN_U0_CDNS_DSITX_RSTN_DPI_MASK                             (0x1 << 3)
-#define RSTN_U0_CDNS_DSITX_RSTN_DPI_ASSERT                           1
-#define RSTN_U0_CDNS_DSITX_RSTN_DPI_CLEAR                            0
-#define RSTN_U0_CDNS_DSITX_RSTN_APB_SHIFT                            4
-#define RSTN_U0_CDNS_DSITX_RSTN_APB_MASK                             (0x1 << 4)
-#define RSTN_U0_CDNS_DSITX_RSTN_APB_ASSERT                           1
-#define RSTN_U0_CDNS_DSITX_RSTN_APB_CLEAR                            0
-#define RSTN_U0_CDNS_DSITX_RSTN_RXESC_SHIFT                          5
-#define RSTN_U0_CDNS_DSITX_RSTN_RXESC_MASK                           (0x1 << 5)
-#define RSTN_U0_CDNS_DSITX_RSTN_RXESC_ASSERT                         1
-#define RSTN_U0_CDNS_DSITX_RSTN_RXESC_CLEAR                          0
-#define RSTN_U0_CDNS_DSITX_RSTN_SYS_SHIFT                            6
-#define RSTN_U0_CDNS_DSITX_RSTN_SYS_MASK                             (0x1 << 6)
-#define RSTN_U0_CDNS_DSITX_RSTN_SYS_ASSERT                           1
-#define RSTN_U0_CDNS_DSITX_RSTN_SYS_CLEAR                            0
-#define RSTN_U0_CDNS_DSITX_RSTN_TXBYTEHS_SHIFT                       7
-#define RSTN_U0_CDNS_DSITX_RSTN_TXBYTEHS_MASK                        (0x1 << 7)
-#define RSTN_U0_CDNS_DSITX_RSTN_TXBYTEHS_ASSERT                      1
-#define RSTN_U0_CDNS_DSITX_RSTN_TXBYTEHS_CLEAR                       0
-#define RSTN_U0_CDNS_DSITX_RSTN_TXESC_SHIFT                          8
-#define RSTN_U0_CDNS_DSITX_RSTN_TXESC_MASK                           (0x1 << 8)
-#define RSTN_U0_CDNS_DSITX_RSTN_TXESC_ASSERT                         1
-#define RSTN_U0_CDNS_DSITX_RSTN_TXESC_CLEAR                          0
-#define RSTN_U0_HDMI_TX_RSTN_HDMI_SHIFT                              9
-#define RSTN_U0_HDMI_TX_RSTN_HDMI_MASK                               (0x1 << 9)
-#define RSTN_U0_HDMI_TX_RSTN_HDMI_ASSERT                             1
-#define RSTN_U0_HDMI_TX_RSTN_HDMI_CLEAR                              0
-#define RSTN_U0_MIPITX_DPHY_RSTN_SYS_SHIFT                           10
-#define RSTN_U0_MIPITX_DPHY_RSTN_SYS_MASK                            (0x1 << 10)
-#define RSTN_U0_MIPITX_DPHY_RSTN_SYS_ASSERT                          1
-#define RSTN_U0_MIPITX_DPHY_RSTN_SYS_CLEAR                           0
-#define RSTN_U0_MIPITX_DPHY_RSTN_TXBYTEHS_SHIFT                      11
-#define RSTN_U0_MIPITX_DPHY_RSTN_TXBYTEHS_MASK                       (0x1 << 11)
-#define RSTN_U0_MIPITX_DPHY_RSTN_TXBYTEHS_ASSERT                     1
-#define RSTN_U0_MIPITX_DPHY_RSTN_TXBYTEHS_CLEAR                      0
-
-#define _DIVIDE_CLOCK_CLK_APB_(div)                    saif_set_reg(CLK_APB_CTRL_REG_ADDR, div, CLK_APB_DIV_SHIFT, CLK_APB_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_APB_              saif_get_reg(CLK_APB_CTRL_REG_ADDR, CLK_APB_DIV_SHIFT, CLK_APB_DIV_MASK)
-#define _DIVIDE_CLOCK_CLK_DC8200_PIX0_(div)                    saif_set_reg(CLK_DC8200_PIX0_CTRL_REG_ADDR, div, CLK_DC8200_PIX0_DIV_SHIFT, CLK_DC8200_PIX0_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_DC8200_PIX0_              saif_get_reg(CLK_DC8200_PIX0_CTRL_REG_ADDR, CLK_DC8200_PIX0_DIV_SHIFT, CLK_DC8200_PIX0_DIV_MASK)
-#define _DIVIDE_CLOCK_CLK_DSI_SYS_(div)                        saif_set_reg(CLK_DSI_SYS_CTRL_REG_ADDR, div, CLK_DSI_SYS_DIV_SHIFT, CLK_DSI_SYS_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_DSI_SYS_          saif_get_reg(CLK_DSI_SYS_CTRL_REG_ADDR, CLK_DSI_SYS_DIV_SHIFT, CLK_DSI_SYS_DIV_MASK)
-#define _DIVIDE_CLOCK_CLK_TX_ESC_(div)                         saif_set_reg(CLK_TX_ESC_CTRL_REG_ADDR, div, CLK_TX_ESC_DIV_SHIFT, CLK_TX_ESC_DIV_MASK)
-#define _GET_CLOCK_DIVIDE_STATUS_CLK_TX_ESC_           saif_get_reg(CLK_TX_ESC_CTRL_REG_ADDR, CLK_TX_ESC_DIV_SHIFT, CLK_TX_ESC_DIV_MASK)
-#define _ENABLE_CLOCK_CLK_U0_DC8200_CLK_AXI_                   saif_set_reg(CLK_U0_DC8200_CLK_AXI_CTRL_REG_ADDR, CLK_U0_DC8200_CLK_AXI_ENABLE_DATA, CLK_U0_DC8200_CLK_AXI_EN_SHIFT, CLK_U0_DC8200_CLK_AXI_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_DC8200_CLK_AXI_                  saif_set_reg(CLK_U0_DC8200_CLK_AXI_CTRL_REG_ADDR, CLK_U0_DC8200_CLK_AXI_DISABLE_DATA, CLK_U0_DC8200_CLK_AXI_EN_SHIFT, CLK_U0_DC8200_CLK_AXI_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_DC8200_CLK_AXI_                saif_get_reg(CLK_U0_DC8200_CLK_AXI_CTRL_REG_ADDR, CLK_U0_DC8200_CLK_AXI_EN_SHIFT, CLK_U0_DC8200_CLK_AXI_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_DC8200_CLK_AXI_(x)             saif_set_reg(CLK_U0_DC8200_CLK_AXI_CTRL_REG_ADDR, x, CLK_U0_DC8200_CLK_AXI_EN_SHIFT, CLK_U0_DC8200_CLK_AXI_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_DC8200_CLK_CORE_                  saif_set_reg(CLK_U0_DC8200_CLK_CORE_CTRL_REG_ADDR, CLK_U0_DC8200_CLK_CORE_ENABLE_DATA, CLK_U0_DC8200_CLK_CORE_EN_SHIFT, CLK_U0_DC8200_CLK_CORE_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_DC8200_CLK_CORE_                         saif_set_reg(CLK_U0_DC8200_CLK_CORE_CTRL_REG_ADDR, CLK_U0_DC8200_CLK_CORE_DISABLE_DATA, CLK_U0_DC8200_CLK_CORE_EN_SHIFT, CLK_U0_DC8200_CLK_CORE_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_DC8200_CLK_CORE_               saif_get_reg(CLK_U0_DC8200_CLK_CORE_CTRL_REG_ADDR, CLK_U0_DC8200_CLK_CORE_EN_SHIFT, CLK_U0_DC8200_CLK_CORE_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_DC8200_CLK_CORE_(x)            saif_set_reg(CLK_U0_DC8200_CLK_CORE_CTRL_REG_ADDR, x, CLK_U0_DC8200_CLK_CORE_EN_SHIFT, CLK_U0_DC8200_CLK_CORE_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_DC8200_CLK_AHB_                   saif_set_reg(CLK_U0_DC8200_CLK_AHB_CTRL_REG_ADDR, CLK_U0_DC8200_CLK_AHB_ENABLE_DATA, CLK_U0_DC8200_CLK_AHB_EN_SHIFT, CLK_U0_DC8200_CLK_AHB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_DC8200_CLK_AHB_                  saif_set_reg(CLK_U0_DC8200_CLK_AHB_CTRL_REG_ADDR, CLK_U0_DC8200_CLK_AHB_DISABLE_DATA, CLK_U0_DC8200_CLK_AHB_EN_SHIFT, CLK_U0_DC8200_CLK_AHB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_DC8200_CLK_AHB_                saif_get_reg(CLK_U0_DC8200_CLK_AHB_CTRL_REG_ADDR, CLK_U0_DC8200_CLK_AHB_EN_SHIFT, CLK_U0_DC8200_CLK_AHB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_DC8200_CLK_AHB_(x)             saif_set_reg(CLK_U0_DC8200_CLK_AHB_CTRL_REG_ADDR, x, CLK_U0_DC8200_CLK_AHB_EN_SHIFT, CLK_U0_DC8200_CLK_AHB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_DC8200_CLK_PIX0_                  saif_set_reg(CLK_U0_DC8200_CLK_PIX0_CTRL_REG_ADDR, CLK_U0_DC8200_CLK_PIX0_ENABLE_DATA, CLK_U0_DC8200_CLK_PIX0_EN_SHIFT, CLK_U0_DC8200_CLK_PIX0_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_DC8200_CLK_PIX0_                         saif_set_reg(CLK_U0_DC8200_CLK_PIX0_CTRL_REG_ADDR, CLK_U0_DC8200_CLK_PIX0_DISABLE_DATA, CLK_U0_DC8200_CLK_PIX0_EN_SHIFT, CLK_U0_DC8200_CLK_PIX0_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_DC8200_CLK_PIX0_               saif_get_reg(CLK_U0_DC8200_CLK_PIX0_CTRL_REG_ADDR, CLK_U0_DC8200_CLK_PIX0_EN_SHIFT, CLK_U0_DC8200_CLK_PIX0_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_DC8200_CLK_PIX0_(x)            saif_set_reg(CLK_U0_DC8200_CLK_PIX0_CTRL_REG_ADDR, x, CLK_U0_DC8200_CLK_PIX0_EN_SHIFT, CLK_U0_DC8200_CLK_PIX0_EN_MASK)
-#define _SWITCH_CLOCK_CLK_U0_DC8200_CLK_PIX0_SOURCE_CLK_DC8200_PIX0_   saif_set_reg(CLK_U0_DC8200_CLK_PIX0_CTRL_REG_ADDR, CLK_U0_DC8200_CLK_PIX0_SW_CLK_DC8200_PIX0_DATA, CLK_U0_DC8200_CLK_PIX0_SW_SHIFT, CLK_U0_DC8200_CLK_PIX0_SW_MASK)
-#define _SWITCH_CLOCK_CLK_U0_DC8200_CLK_PIX0_SOURCE_CLK_HDMITX0_PIXELCLK_      saif_set_reg(CLK_U0_DC8200_CLK_PIX0_CTRL_REG_ADDR, CLK_U0_DC8200_CLK_PIX0_SW_CLK_HDMITX0_PIXELCLK_DATA, CLK_U0_DC8200_CLK_PIX0_SW_SHIFT, CLK_U0_DC8200_CLK_PIX0_SW_MASK)
-#define _GET_CLOCK_SOURCE_STATUS_CLK_U0_DC8200_CLK_PIX0_               saif_get_reg(CLK_U0_DC8200_CLK_PIX0_CTRL_REG_ADDR, CLK_U0_DC8200_CLK_PIX0_SW_SHIFT, CLK_U0_DC8200_CLK_PIX0_SW_MASK)
-#define _SET_CLOCK_SOURCE_STATUS_CLK_U0_DC8200_CLK_PIX0_(x)            saif_set_reg(CLK_U0_DC8200_CLK_PIX0_CTRL_REG_ADDR, x, CLK_U0_DC8200_CLK_PIX0_SW_SHIFT, CLK_U0_DC8200_CLK_PIX0_SW_MASK)
-#define _ENABLE_CLOCK_CLK_U0_DC8200_CLK_PIX1_                  saif_set_reg(CLK_U0_DC8200_CLK_PIX1_CTRL_REG_ADDR, CLK_U0_DC8200_CLK_PIX1_ENABLE_DATA, CLK_U0_DC8200_CLK_PIX1_EN_SHIFT, CLK_U0_DC8200_CLK_PIX1_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_DC8200_CLK_PIX1_                         saif_set_reg(CLK_U0_DC8200_CLK_PIX1_CTRL_REG_ADDR, CLK_U0_DC8200_CLK_PIX1_DISABLE_DATA, CLK_U0_DC8200_CLK_PIX1_EN_SHIFT, CLK_U0_DC8200_CLK_PIX1_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_DC8200_CLK_PIX1_               saif_get_reg(CLK_U0_DC8200_CLK_PIX1_CTRL_REG_ADDR, CLK_U0_DC8200_CLK_PIX1_EN_SHIFT, CLK_U0_DC8200_CLK_PIX1_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_DC8200_CLK_PIX1_(x)            saif_set_reg(CLK_U0_DC8200_CLK_PIX1_CTRL_REG_ADDR, x, CLK_U0_DC8200_CLK_PIX1_EN_SHIFT, CLK_U0_DC8200_CLK_PIX1_EN_MASK)
-#define _SWITCH_CLOCK_CLK_U0_DC8200_CLK_PIX1_SOURCE_CLK_DC8200_PIX0_   saif_set_reg(CLK_U0_DC8200_CLK_PIX1_CTRL_REG_ADDR, CLK_U0_DC8200_CLK_PIX1_SW_CLK_DC8200_PIX0_DATA, CLK_U0_DC8200_CLK_PIX1_SW_SHIFT, CLK_U0_DC8200_CLK_PIX1_SW_MASK)
-#define _SWITCH_CLOCK_CLK_U0_DC8200_CLK_PIX1_SOURCE_CLK_HDMITX0_PIXELCLK_      saif_set_reg(CLK_U0_DC8200_CLK_PIX1_CTRL_REG_ADDR, CLK_U0_DC8200_CLK_PIX1_SW_CLK_HDMITX0_PIXELCLK_DATA, CLK_U0_DC8200_CLK_PIX1_SW_SHIFT, CLK_U0_DC8200_CLK_PIX1_SW_MASK)
-#define _GET_CLOCK_SOURCE_STATUS_CLK_U0_DC8200_CLK_PIX1_               saif_get_reg(CLK_U0_DC8200_CLK_PIX1_CTRL_REG_ADDR, CLK_U0_DC8200_CLK_PIX1_SW_SHIFT, CLK_U0_DC8200_CLK_PIX1_SW_MASK)
-#define _SET_CLOCK_SOURCE_STATUS_CLK_U0_DC8200_CLK_PIX1_(x)            saif_set_reg(CLK_U0_DC8200_CLK_PIX1_CTRL_REG_ADDR, x, CLK_U0_DC8200_CLK_PIX1_SW_SHIFT, CLK_U0_DC8200_CLK_PIX1_SW_MASK)
-#define _ENABLE_CLOCK_CLK_DOM_VOUT_TOP_LCD_CLK_                        saif_set_reg(CLK_DOM_VOUT_TOP_LCD_CLK_CTRL_REG_ADDR, CLK_DOM_VOUT_TOP_LCD_CLK_ENABLE_DATA, CLK_DOM_VOUT_TOP_LCD_CLK_EN_SHIFT, CLK_DOM_VOUT_TOP_LCD_CLK_EN_MASK)
-#define _DISABLE_CLOCK_CLK_DOM_VOUT_TOP_LCD_CLK_                       saif_set_reg(CLK_DOM_VOUT_TOP_LCD_CLK_CTRL_REG_ADDR, CLK_DOM_VOUT_TOP_LCD_CLK_DISABLE_DATA, CLK_DOM_VOUT_TOP_LCD_CLK_EN_SHIFT, CLK_DOM_VOUT_TOP_LCD_CLK_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_DOM_VOUT_TOP_LCD_CLK_             saif_get_reg(CLK_DOM_VOUT_TOP_LCD_CLK_CTRL_REG_ADDR, CLK_DOM_VOUT_TOP_LCD_CLK_EN_SHIFT, CLK_DOM_VOUT_TOP_LCD_CLK_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_DOM_VOUT_TOP_LCD_CLK_(x)          saif_set_reg(CLK_DOM_VOUT_TOP_LCD_CLK_CTRL_REG_ADDR, x, CLK_DOM_VOUT_TOP_LCD_CLK_EN_SHIFT, CLK_DOM_VOUT_TOP_LCD_CLK_EN_MASK)
-#define _SWITCH_CLOCK_CLK_DOM_VOUT_TOP_LCD_CLK_SOURCE_CLK_U0_DC8200_CLK_PIX0_OUT_      saif_set_reg(CLK_DOM_VOUT_TOP_LCD_CLK_CTRL_REG_ADDR, CLK_DOM_VOUT_TOP_LCD_CLK_SW_CLK_U0_DC8200_CLK_PIX0_OUT_DATA, CLK_DOM_VOUT_TOP_LCD_CLK_SW_SHIFT, CLK_DOM_VOUT_TOP_LCD_CLK_SW_MASK)
-#define _SWITCH_CLOCK_CLK_DOM_VOUT_TOP_LCD_CLK_SOURCE_CLK_U0_DC8200_CLK_PIX1_OUT_      saif_set_reg(CLK_DOM_VOUT_TOP_LCD_CLK_CTRL_REG_ADDR, CLK_DOM_VOUT_TOP_LCD_CLK_SW_CLK_U0_DC8200_CLK_PIX1_OUT_DATA, CLK_DOM_VOUT_TOP_LCD_CLK_SW_SHIFT, CLK_DOM_VOUT_TOP_LCD_CLK_SW_MASK)
-#define _GET_CLOCK_SOURCE_STATUS_CLK_DOM_VOUT_TOP_LCD_CLK_             saif_get_reg(CLK_DOM_VOUT_TOP_LCD_CLK_CTRL_REG_ADDR, CLK_DOM_VOUT_TOP_LCD_CLK_SW_SHIFT, CLK_DOM_VOUT_TOP_LCD_CLK_SW_MASK)
-#define _SET_CLOCK_SOURCE_STATUS_CLK_DOM_VOUT_TOP_LCD_CLK_(x)          saif_set_reg(CLK_DOM_VOUT_TOP_LCD_CLK_CTRL_REG_ADDR, x, CLK_DOM_VOUT_TOP_LCD_CLK_SW_SHIFT, CLK_DOM_VOUT_TOP_LCD_CLK_SW_MASK)
-#define _ENABLE_CLOCK_CLK_U0_CDNS_DSITX_CLK_APB_                       saif_set_reg(CLK_U0_CDNS_DSITX_CLK_APB_CTRL_REG_ADDR, CLK_U0_CDNS_DSITX_CLK_APB_ENABLE_DATA, CLK_U0_CDNS_DSITX_CLK_APB_EN_SHIFT, CLK_U0_CDNS_DSITX_CLK_APB_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_CDNS_DSITX_CLK_APB_                      saif_set_reg(CLK_U0_CDNS_DSITX_CLK_APB_CTRL_REG_ADDR, CLK_U0_CDNS_DSITX_CLK_APB_DISABLE_DATA, CLK_U0_CDNS_DSITX_CLK_APB_EN_SHIFT, CLK_U0_CDNS_DSITX_CLK_APB_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_CDNS_DSITX_CLK_APB_            saif_get_reg(CLK_U0_CDNS_DSITX_CLK_APB_CTRL_REG_ADDR, CLK_U0_CDNS_DSITX_CLK_APB_EN_SHIFT, CLK_U0_CDNS_DSITX_CLK_APB_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_CDNS_DSITX_CLK_APB_(x)                 saif_set_reg(CLK_U0_CDNS_DSITX_CLK_APB_CTRL_REG_ADDR, x, CLK_U0_CDNS_DSITX_CLK_APB_EN_SHIFT, CLK_U0_CDNS_DSITX_CLK_APB_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_CDNS_DSITX_CLK_SYS_                       saif_set_reg(CLK_U0_CDNS_DSITX_CLK_SYS_CTRL_REG_ADDR, CLK_U0_CDNS_DSITX_CLK_SYS_ENABLE_DATA, CLK_U0_CDNS_DSITX_CLK_SYS_EN_SHIFT, CLK_U0_CDNS_DSITX_CLK_SYS_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_CDNS_DSITX_CLK_SYS_                      saif_set_reg(CLK_U0_CDNS_DSITX_CLK_SYS_CTRL_REG_ADDR, CLK_U0_CDNS_DSITX_CLK_SYS_DISABLE_DATA, CLK_U0_CDNS_DSITX_CLK_SYS_EN_SHIFT, CLK_U0_CDNS_DSITX_CLK_SYS_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_CDNS_DSITX_CLK_SYS_            saif_get_reg(CLK_U0_CDNS_DSITX_CLK_SYS_CTRL_REG_ADDR, CLK_U0_CDNS_DSITX_CLK_SYS_EN_SHIFT, CLK_U0_CDNS_DSITX_CLK_SYS_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_CDNS_DSITX_CLK_SYS_(x)                 saif_set_reg(CLK_U0_CDNS_DSITX_CLK_SYS_CTRL_REG_ADDR, x, CLK_U0_CDNS_DSITX_CLK_SYS_EN_SHIFT, CLK_U0_CDNS_DSITX_CLK_SYS_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_CDNS_DSITX_CLK_DPI_                       saif_set_reg(CLK_U0_CDNS_DSITX_CLK_DPI_CTRL_REG_ADDR, CLK_U0_CDNS_DSITX_CLK_DPI_ENABLE_DATA, CLK_U0_CDNS_DSITX_CLK_DPI_EN_SHIFT, CLK_U0_CDNS_DSITX_CLK_DPI_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_CDNS_DSITX_CLK_DPI_                      saif_set_reg(CLK_U0_CDNS_DSITX_CLK_DPI_CTRL_REG_ADDR, CLK_U0_CDNS_DSITX_CLK_DPI_DISABLE_DATA, CLK_U0_CDNS_DSITX_CLK_DPI_EN_SHIFT, CLK_U0_CDNS_DSITX_CLK_DPI_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_CDNS_DSITX_CLK_DPI_            saif_get_reg(CLK_U0_CDNS_DSITX_CLK_DPI_CTRL_REG_ADDR, CLK_U0_CDNS_DSITX_CLK_DPI_EN_SHIFT, CLK_U0_CDNS_DSITX_CLK_DPI_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_CDNS_DSITX_CLK_DPI_(x)                 saif_set_reg(CLK_U0_CDNS_DSITX_CLK_DPI_CTRL_REG_ADDR, x, CLK_U0_CDNS_DSITX_CLK_DPI_EN_SHIFT, CLK_U0_CDNS_DSITX_CLK_DPI_EN_MASK)
-#define _SWITCH_CLOCK_CLK_U0_CDNS_DSITX_CLK_DPI_SOURCE_CLK_DC8200_PIX0_        saif_set_reg(CLK_U0_CDNS_DSITX_CLK_DPI_CTRL_REG_ADDR, CLK_U0_CDNS_DSITX_CLK_DPI_SW_CLK_DC8200_PIX0_DATA, CLK_U0_CDNS_DSITX_CLK_DPI_SW_SHIFT, CLK_U0_CDNS_DSITX_CLK_DPI_SW_MASK)
-#define _SWITCH_CLOCK_CLK_U0_CDNS_DSITX_CLK_DPI_SOURCE_CLK_HDMITX0_PIXELCLK_   saif_set_reg(CLK_U0_CDNS_DSITX_CLK_DPI_CTRL_REG_ADDR, CLK_U0_CDNS_DSITX_CLK_DPI_SW_CLK_HDMITX0_PIXELCLK_DATA, CLK_U0_CDNS_DSITX_CLK_DPI_SW_SHIFT, CLK_U0_CDNS_DSITX_CLK_DPI_SW_MASK)
-#define _GET_CLOCK_SOURCE_STATUS_CLK_U0_CDNS_DSITX_CLK_DPI_            saif_get_reg(CLK_U0_CDNS_DSITX_CLK_DPI_CTRL_REG_ADDR, CLK_U0_CDNS_DSITX_CLK_DPI_SW_SHIFT, CLK_U0_CDNS_DSITX_CLK_DPI_SW_MASK)
-#define _SET_CLOCK_SOURCE_STATUS_CLK_U0_CDNS_DSITX_CLK_DPI_(x)                 saif_set_reg(CLK_U0_CDNS_DSITX_CLK_DPI_CTRL_REG_ADDR, x, CLK_U0_CDNS_DSITX_CLK_DPI_SW_SHIFT, CLK_U0_CDNS_DSITX_CLK_DPI_SW_MASK)
-#define _ENABLE_CLOCK_CLK_U0_CDNS_DSITX_CLK_TXESC_                     saif_set_reg(CLK_U0_CDNS_DSITX_CLK_TXESC_CTRL_REG_ADDR, CLK_U0_CDNS_DSITX_CLK_TXESC_ENABLE_DATA, CLK_U0_CDNS_DSITX_CLK_TXESC_EN_SHIFT, CLK_U0_CDNS_DSITX_CLK_TXESC_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_CDNS_DSITX_CLK_TXESC_                    saif_set_reg(CLK_U0_CDNS_DSITX_CLK_TXESC_CTRL_REG_ADDR, CLK_U0_CDNS_DSITX_CLK_TXESC_DISABLE_DATA, CLK_U0_CDNS_DSITX_CLK_TXESC_EN_SHIFT, CLK_U0_CDNS_DSITX_CLK_TXESC_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_CDNS_DSITX_CLK_TXESC_          saif_get_reg(CLK_U0_CDNS_DSITX_CLK_TXESC_CTRL_REG_ADDR, CLK_U0_CDNS_DSITX_CLK_TXESC_EN_SHIFT, CLK_U0_CDNS_DSITX_CLK_TXESC_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_CDNS_DSITX_CLK_TXESC_(x)               saif_set_reg(CLK_U0_CDNS_DSITX_CLK_TXESC_CTRL_REG_ADDR, x, CLK_U0_CDNS_DSITX_CLK_TXESC_EN_SHIFT, CLK_U0_CDNS_DSITX_CLK_TXESC_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_MIPITX_DPHY_CLK_TXESC_                    saif_set_reg(CLK_U0_MIPITX_DPHY_CLK_TXESC_CTRL_REG_ADDR, CLK_U0_MIPITX_DPHY_CLK_TXESC_ENABLE_DATA, CLK_U0_MIPITX_DPHY_CLK_TXESC_EN_SHIFT, CLK_U0_MIPITX_DPHY_CLK_TXESC_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_MIPITX_DPHY_CLK_TXESC_                   saif_set_reg(CLK_U0_MIPITX_DPHY_CLK_TXESC_CTRL_REG_ADDR, CLK_U0_MIPITX_DPHY_CLK_TXESC_DISABLE_DATA, CLK_U0_MIPITX_DPHY_CLK_TXESC_EN_SHIFT, CLK_U0_MIPITX_DPHY_CLK_TXESC_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_MIPITX_DPHY_CLK_TXESC_                 saif_get_reg(CLK_U0_MIPITX_DPHY_CLK_TXESC_CTRL_REG_ADDR, CLK_U0_MIPITX_DPHY_CLK_TXESC_EN_SHIFT, CLK_U0_MIPITX_DPHY_CLK_TXESC_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_MIPITX_DPHY_CLK_TXESC_(x)              saif_set_reg(CLK_U0_MIPITX_DPHY_CLK_TXESC_CTRL_REG_ADDR, x, CLK_U0_MIPITX_DPHY_CLK_TXESC_EN_SHIFT, CLK_U0_MIPITX_DPHY_CLK_TXESC_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_HDMI_TX_CLK_MCLK_                         saif_set_reg(CLK_U0_HDMI_TX_CLK_MCLK_CTRL_REG_ADDR, CLK_U0_HDMI_TX_CLK_MCLK_ENABLE_DATA, CLK_U0_HDMI_TX_CLK_MCLK_EN_SHIFT, CLK_U0_HDMI_TX_CLK_MCLK_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_HDMI_TX_CLK_MCLK_                        saif_set_reg(CLK_U0_HDMI_TX_CLK_MCLK_CTRL_REG_ADDR, CLK_U0_HDMI_TX_CLK_MCLK_DISABLE_DATA, CLK_U0_HDMI_TX_CLK_MCLK_EN_SHIFT, CLK_U0_HDMI_TX_CLK_MCLK_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_HDMI_TX_CLK_MCLK_              saif_get_reg(CLK_U0_HDMI_TX_CLK_MCLK_CTRL_REG_ADDR, CLK_U0_HDMI_TX_CLK_MCLK_EN_SHIFT, CLK_U0_HDMI_TX_CLK_MCLK_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_HDMI_TX_CLK_MCLK_(x)           saif_set_reg(CLK_U0_HDMI_TX_CLK_MCLK_CTRL_REG_ADDR, x, CLK_U0_HDMI_TX_CLK_MCLK_EN_SHIFT, CLK_U0_HDMI_TX_CLK_MCLK_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_HDMI_TX_CLK_BCLK_                         saif_set_reg(CLK_U0_HDMI_TX_CLK_BCLK_CTRL_REG_ADDR, CLK_U0_HDMI_TX_CLK_BCLK_ENABLE_DATA, CLK_U0_HDMI_TX_CLK_BCLK_EN_SHIFT, CLK_U0_HDMI_TX_CLK_BCLK_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_HDMI_TX_CLK_BCLK_                        saif_set_reg(CLK_U0_HDMI_TX_CLK_BCLK_CTRL_REG_ADDR, CLK_U0_HDMI_TX_CLK_BCLK_DISABLE_DATA, CLK_U0_HDMI_TX_CLK_BCLK_EN_SHIFT, CLK_U0_HDMI_TX_CLK_BCLK_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_HDMI_TX_CLK_BCLK_              saif_get_reg(CLK_U0_HDMI_TX_CLK_BCLK_CTRL_REG_ADDR, CLK_U0_HDMI_TX_CLK_BCLK_EN_SHIFT, CLK_U0_HDMI_TX_CLK_BCLK_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_HDMI_TX_CLK_BCLK_(x)           saif_set_reg(CLK_U0_HDMI_TX_CLK_BCLK_CTRL_REG_ADDR, x, CLK_U0_HDMI_TX_CLK_BCLK_EN_SHIFT, CLK_U0_HDMI_TX_CLK_BCLK_EN_MASK)
-#define _ENABLE_CLOCK_CLK_U0_HDMI_TX_CLK_SYS_                  saif_set_reg(CLK_U0_HDMI_TX_CLK_SYS_CTRL_REG_ADDR, CLK_U0_HDMI_TX_CLK_SYS_ENABLE_DATA, CLK_U0_HDMI_TX_CLK_SYS_EN_SHIFT, CLK_U0_HDMI_TX_CLK_SYS_EN_MASK)
-#define _DISABLE_CLOCK_CLK_U0_HDMI_TX_CLK_SYS_                         saif_set_reg(CLK_U0_HDMI_TX_CLK_SYS_CTRL_REG_ADDR, CLK_U0_HDMI_TX_CLK_SYS_DISABLE_DATA, CLK_U0_HDMI_TX_CLK_SYS_EN_SHIFT, CLK_U0_HDMI_TX_CLK_SYS_EN_MASK)
-#define _GET_CLOCK_ENABLE_STATUS_CLK_U0_HDMI_TX_CLK_SYS_               saif_get_reg(CLK_U0_HDMI_TX_CLK_SYS_CTRL_REG_ADDR, CLK_U0_HDMI_TX_CLK_SYS_EN_SHIFT, CLK_U0_HDMI_TX_CLK_SYS_EN_MASK)
-#define _SET_CLOCK_ENABLE_STATUS_CLK_U0_HDMI_TX_CLK_SYS_(x)            saif_set_reg(CLK_U0_HDMI_TX_CLK_SYS_CTRL_REG_ADDR, x, CLK_U0_HDMI_TX_CLK_SYS_EN_SHIFT, CLK_U0_HDMI_TX_CLK_SYS_EN_MASK)
-
-
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_DC8200_RSTN_AXI_     saif_get_reg(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_DC8200_RSTN_AXI_SHIFT, RSTN_U0_DC8200_RSTN_AXI_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_DC8200_RSTN_AXI_  saif_assert_rst(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_DC8200_RSTN_AXI_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_DC8200_RSTN_AXI_   saif_clear_rst(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_DC8200_RSTN_AXI_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_DC8200_RSTN_AHB_     saif_get_reg(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_DC8200_RSTN_AHB_SHIFT, RSTN_U0_DC8200_RSTN_AHB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_DC8200_RSTN_AHB_  saif_assert_rst(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_DC8200_RSTN_AHB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_DC8200_RSTN_AHB_   saif_clear_rst(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_DC8200_RSTN_AHB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_DC8200_RSTN_CORE_    saif_get_reg(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_DC8200_RSTN_CORE_SHIFT, RSTN_U0_DC8200_RSTN_CORE_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_DC8200_RSTN_CORE_         saif_assert_rst(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_DC8200_RSTN_CORE_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_DC8200_RSTN_CORE_  saif_clear_rst(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_DC8200_RSTN_CORE_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_CDNS_DSITX_RSTN_DPI_         saif_get_reg(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_CDNS_DSITX_RSTN_DPI_SHIFT, RSTN_U0_CDNS_DSITX_RSTN_DPI_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_CDNS_DSITX_RSTN_DPI_      saif_assert_rst(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_CDNS_DSITX_RSTN_DPI_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_CDNS_DSITX_RSTN_DPI_       saif_clear_rst(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_CDNS_DSITX_RSTN_DPI_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_CDNS_DSITX_RSTN_APB_         saif_get_reg(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_CDNS_DSITX_RSTN_APB_SHIFT, RSTN_U0_CDNS_DSITX_RSTN_APB_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_CDNS_DSITX_RSTN_APB_      saif_assert_rst(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_CDNS_DSITX_RSTN_APB_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_CDNS_DSITX_RSTN_APB_       saif_clear_rst(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_CDNS_DSITX_RSTN_APB_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_CDNS_DSITX_RSTN_RXESC_       saif_get_reg(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_CDNS_DSITX_RSTN_RXESC_SHIFT, RSTN_U0_CDNS_DSITX_RSTN_RXESC_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_CDNS_DSITX_RSTN_RXESC_    saif_assert_rst(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_CDNS_DSITX_RSTN_RXESC_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_CDNS_DSITX_RSTN_RXESC_     saif_clear_rst(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_CDNS_DSITX_RSTN_RXESC_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_CDNS_DSITX_RSTN_SYS_         saif_get_reg(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_CDNS_DSITX_RSTN_SYS_SHIFT, RSTN_U0_CDNS_DSITX_RSTN_SYS_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_CDNS_DSITX_RSTN_SYS_      saif_assert_rst(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_CDNS_DSITX_RSTN_SYS_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_CDNS_DSITX_RSTN_SYS_       saif_clear_rst(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_CDNS_DSITX_RSTN_SYS_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_CDNS_DSITX_RSTN_TXBYTEHS_    saif_get_reg(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_CDNS_DSITX_RSTN_TXBYTEHS_SHIFT, RSTN_U0_CDNS_DSITX_RSTN_TXBYTEHS_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_CDNS_DSITX_RSTN_TXBYTEHS_         saif_assert_rst(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_CDNS_DSITX_RSTN_TXBYTEHS_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_CDNS_DSITX_RSTN_TXBYTEHS_  saif_clear_rst(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_CDNS_DSITX_RSTN_TXBYTEHS_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_CDNS_DSITX_RSTN_TXESC_       saif_get_reg(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_CDNS_DSITX_RSTN_TXESC_SHIFT, RSTN_U0_CDNS_DSITX_RSTN_TXESC_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_CDNS_DSITX_RSTN_TXESC_    saif_assert_rst(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_CDNS_DSITX_RSTN_TXESC_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_CDNS_DSITX_RSTN_TXESC_     saif_clear_rst(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_CDNS_DSITX_RSTN_TXESC_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_HDMI_TX_RSTN_HDMI_   saif_get_reg(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_HDMI_TX_RSTN_HDMI_SHIFT, RSTN_U0_HDMI_TX_RSTN_HDMI_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_HDMI_TX_RSTN_HDMI_        saif_assert_rst(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_HDMI_TX_RSTN_HDMI_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_HDMI_TX_RSTN_HDMI_         saif_clear_rst(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_HDMI_TX_RSTN_HDMI_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_MIPITX_DPHY_RSTN_SYS_        saif_get_reg(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_MIPITX_DPHY_RSTN_SYS_SHIFT, RSTN_U0_MIPITX_DPHY_RSTN_SYS_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_MIPITX_DPHY_RSTN_SYS_     saif_assert_rst(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_MIPITX_DPHY_RSTN_SYS_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_MIPITX_DPHY_RSTN_SYS_      saif_clear_rst(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_MIPITX_DPHY_RSTN_SYS_MASK)
-#define _READ_RESET_STATUS_RSTGEN_RSTN_U0_MIPITX_DPHY_RSTN_TXBYTEHS_   saif_get_reg(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_MIPITX_DPHY_RSTN_TXBYTEHS_SHIFT, RSTN_U0_MIPITX_DPHY_RSTN_TXBYTEHS_MASK)
-#define _ASSERT_RESET_RSTGEN_RSTN_U0_MIPITX_DPHY_RSTN_TXBYTEHS_        saif_assert_rst(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_MIPITX_DPHY_RSTN_TXBYTEHS_MASK)
-#define _CLEAR_RESET_RSTGEN_RSTN_U0_MIPITX_DPHY_RSTN_TXBYTEHS_         saif_clear_rst(DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_ASSERT0_REG_ADDR, DOM_VOUT_CRG_RSTGEN_SOFTWARE_RESET_STATUS0_REG_ADDR, RSTN_U0_MIPITX_DPHY_RSTN_TXBYTEHS_MASK)
-
-#define DOM_VOUT_SYSCONSAIF__SYSCFG_0_ADDR                 (U0_DOM_VOUT_SYSCON__SAIF_BD_APBS__BASE_ADDR + 0x0U)
-#define U0_CDNS_DSITX_SCFG_SRAM_CONFIG_WIDTH               0x8U
-#define U0_CDNS_DSITX_SCFG_SRAM_CONFIG_SHIFT               0x0U
-#define U0_CDNS_DSITX_SCFG_SRAM_CONFIG_MASK                0xFFU
-#define U0_CDNS_DSITX_DSI_TEST_GENERIC_CTRL_WIDTH          0x10U
-#define U0_CDNS_DSITX_DSI_TEST_GENERIC_CTRL_SHIFT          0x8U
-#define U0_CDNS_DSITX_DSI_TEST_GENERIC_CTRL_MASK           0xFFFF00U
-#define DOM_VOUT_SYSCONSAIF__SYSCFG_4_ADDR                 (U0_DOM_VOUT_SYSCON__SAIF_BD_APBS__BASE_ADDR + 0x4U)
-#define U0_CDNS_DSITX_DSI_TEST_GENERIC_STATUS_WIDTH        0x10U
-#define U0_CDNS_DSITX_DSI_TEST_GENERIC_STATUS_SHIFT        0x0U
-#define U0_CDNS_DSITX_DSI_TEST_GENERIC_STATUS_MASK         0xFFFFU
-#define U0_DC8200_CACTIVE_WIDTH                            0x1U
-#define U0_DC8200_CACTIVE_SHIFT                            0x10U
-#define U0_DC8200_CACTIVE_MASK                             0x10000U
-#define U0_DC8200_CSYSACK_WIDTH                            0x1U
-#define U0_DC8200_CSYSACK_SHIFT                            0x11U
-#define U0_DC8200_CSYSACK_MASK                             0x20000U
-#define U0_DC8200_CSYSREQ_WIDTH                            0x1U
-#define U0_DC8200_CSYSREQ_SHIFT                            0x12U
-#define U0_DC8200_CSYSREQ_MASK                             0x40000U
-#define U0_DC8200_DISABLERAMCLOCKGATING_WIDTH              0x1U
-#define U0_DC8200_DISABLERAMCLOCKGATING_SHIFT              0x13U
-#define U0_DC8200_DISABLERAMCLOCKGATING_MASK               0x80000U
-#define U0_DISPLAY_PANEL_MUX_PANEL_SEL_WIDTH               0x1U
-#define U0_DISPLAY_PANEL_MUX_PANEL_SEL_SHIFT               0x14U
-#define U0_DISPLAY_PANEL_MUX_PANEL_SEL_MASK                0x100000U
-#define U0_DSITX_DATA_MAPPING_DP_MODE_WIDTH                0x3U
-#define U0_DSITX_DATA_MAPPING_DP_MODE_SHIFT                0x15U
-#define U0_DSITX_DATA_MAPPING_DP_MODE_MASK                 0xE00000U
-#define U0_DSITX_DATA_MAPPING_DPI_DP_SEL_WIDTH             0x1U
-#define U0_DSITX_DATA_MAPPING_DPI_DP_SEL_SHIFT             0x18U
-#define U0_DSITX_DATA_MAPPING_DPI_DP_SEL_MASK              0x1000000U
-#define U0_HDMI_DATA_MAPPING_DP_BIT_DEPTH_WIDTH            0x1U
-#define U0_HDMI_DATA_MAPPING_DP_BIT_DEPTH_SHIFT            0x19U
-#define U0_HDMI_DATA_MAPPING_DP_BIT_DEPTH_MASK             0x2000000U
-#define U0_HDMI_DATA_MAPPING_DP_YUV_MODE_WIDTH             0x2U
-#define U0_HDMI_DATA_MAPPING_DP_YUV_MODE_SHIFT             0x1AU
-#define U0_HDMI_DATA_MAPPING_DP_YUV_MODE_MASK              0xC000000U
-#define U0_HDMI_DATA_MAPPING_DPI_BIT_DEPTH_WIDTH           0x2U
-#define U0_HDMI_DATA_MAPPING_DPI_BIT_DEPTH_SHIFT           0x1CU
-#define U0_HDMI_DATA_MAPPING_DPI_BIT_DEPTH_MASK            0x30000000U
-#define U0_HDMI_DATA_MAPPING_DPI_DP_SEL_WIDTH              0x1U
-#define U0_HDMI_DATA_MAPPING_DPI_DP_SEL_SHIFT              0x1EU
-#define U0_HDMI_DATA_MAPPING_DPI_DP_SEL_MASK               0x40000000U
-#define DOM_VOUT_SYSCONSAIF__SYSCFG_8_ADDR                 (U0_DOM_VOUT_SYSCON__SAIF_BD_APBS__BASE_ADDR + 0x8U)
-#define U0_LCD_DATA_MAPPING_DP_RGB_FMT_WIDTH               0x2U
-#define U0_LCD_DATA_MAPPING_DP_RGB_FMT_SHIFT               0x0U
-#define U0_LCD_DATA_MAPPING_DP_RGB_FMT_MASK                0x3U
-#define U0_LCD_DATA_MAPPING_DPI_DP_SEL_WIDTH               0x1U
-#define U0_LCD_DATA_MAPPING_DPI_DP_SEL_SHIFT               0x2U
-#define U0_LCD_DATA_MAPPING_DPI_DP_SEL_MASK                0x4U
-#define U1_DISPLAY_PANEL_MUX_PANEL_SEL_WIDTH               0x1U
-#define U1_DISPLAY_PANEL_MUX_PANEL_SEL_SHIFT               0x3U
-#define U1_DISPLAY_PANEL_MUX_PANEL_SEL_MASK                0x8U
-#define U2_DISPLAY_PANEL_MUX_PANEL_SEL_WIDTH               0x1U
-#define U2_DISPLAY_PANEL_MUX_PANEL_SEL_SHIFT               0x4U
-#define U2_DISPLAY_PANEL_MUX_PANEL_SEL_MASK                0x10U
-#define DOM_VOUT_SYSCONSAIF__SYSCFG_12_ADDR                (U0_DOM_VOUT_SYSCON__SAIF_BD_APBS__BASE_ADDR + 0xcU)
-#define VOUT_TEST_REG0_WIDTH                               0x20U
-#define VOUT_TEST_REG0_SHIFT                               0x0U
-#define VOUT_TEST_REG0_MASK                                0xFFFFFFFFU
-#define DOM_VOUT_SYSCONSAIF__SYSCFG_16_ADDR                (U0_DOM_VOUT_SYSCON__SAIF_BD_APBS__BASE_ADDR + 0x10U)
-#define VOUT_TEST_REG1_WIDTH                               0x20U
-#define VOUT_TEST_REG1_SHIFT                               0x0U
-#define VOUT_TEST_REG1_MASK                                0xFFFFFFFFU
-#define DOM_VOUT_SYSCONSAIF__SYSCFG_20_ADDR                (U0_DOM_VOUT_SYSCON__SAIF_BD_APBS__BASE_ADDR + 0x14U)
-#define VOUT_TEST_REG2_WIDTH                               0x20U
-#define VOUT_TEST_REG2_SHIFT                               0x0U
-#define VOUT_TEST_REG2_MASK                                0xFFFFFFFFU
-#define DOM_VOUT_SYSCONSAIF__SYSCFG_24_ADDR                (U0_DOM_VOUT_SYSCON__SAIF_BD_APBS__BASE_ADDR + 0x18U)
-#define VOUT_TEST_REG3_WIDTH                               0x20U
-#define VOUT_TEST_REG3_SHIFT                               0x0U
-#define VOUT_TEST_REG3_MASK                                0xFFFFFFFFU
-#define GET_U0_CDNS_DSITX_SCFG_SRAM_CONFIG                 saif_get_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_0_ADDR,U0_CDNS_DSITX_SCFG_SRAM_CONFIG_SHIFT,U0_CDNS_DSITX_SCFG_SRAM_CONFIG_MASK)
-#define SET_U0_CDNS_DSITX_SCFG_SRAM_CONFIG(data)           saif_set_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_0_ADDR,data,U0_CDNS_DSITX_SCFG_SRAM_CONFIG_SHIFT,U0_CDNS_DSITX_SCFG_SRAM_CONFIG_MASK)
-#define GET_U0_CDNS_DSITX_DSI_TEST_GENERIC_CTRL            saif_get_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_0_ADDR,U0_CDNS_DSITX_DSI_TEST_GENERIC_CTRL_SHIFT,U0_CDNS_DSITX_DSI_TEST_GENERIC_CTRL_MASK)
-#define GET_U0_CDNS_DSITX_DSI_TEST_GENERIC_STATUS          saif_get_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_4_ADDR,U0_CDNS_DSITX_DSI_TEST_GENERIC_STATUS_SHIFT,U0_CDNS_DSITX_DSI_TEST_GENERIC_STATUS_MASK)
-#define SET_U0_CDNS_DSITX_DSI_TEST_GENERIC_STATUS(data)    saif_set_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_4_ADDR,data,U0_CDNS_DSITX_DSI_TEST_GENERIC_STATUS_SHIFT,U0_CDNS_DSITX_DSI_TEST_GENERIC_STATUS_MASK)
-#define GET_U0_DC8200_CACTIVE                              saif_get_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_4_ADDR,U0_DC8200_CACTIVE_SHIFT,U0_DC8200_CACTIVE_MASK)
-#define GET_U0_DC8200_CSYSACK                              saif_get_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_4_ADDR,U0_DC8200_CSYSACK_SHIFT,U0_DC8200_CSYSACK_MASK)
-#define GET_U0_DC8200_CSYSREQ                              saif_get_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_4_ADDR,U0_DC8200_CSYSREQ_SHIFT,U0_DC8200_CSYSREQ_MASK)
-#define SET_U0_DC8200_CSYSREQ(data)                        saif_set_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_4_ADDR,data,U0_DC8200_CSYSREQ_SHIFT,U0_DC8200_CSYSREQ_MASK)
-#define GET_U0_DC8200_DISABLERAMCLOCKGATING                saif_get_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_4_ADDR,U0_DC8200_DISABLERAMCLOCKGATING_SHIFT,U0_DC8200_DISABLERAMCLOCKGATING_MASK)
-#define SET_U0_DC8200_DISABLERAMCLOCKGATING(data)          saif_set_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_4_ADDR,data,U0_DC8200_DISABLERAMCLOCKGATING_SHIFT,U0_DC8200_DISABLERAMCLOCKGATING_MASK)
-#define GET_U0_DISPLAY_PANEL_MUX_PANEL_SEL                 saif_get_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_4_ADDR,U0_DISPLAY_PANEL_MUX_PANEL_SEL_SHIFT,U0_DISPLAY_PANEL_MUX_PANEL_SEL_MASK)
-#define SET_U0_DISPLAY_PANEL_MUX_PANEL_SEL(data)           saif_set_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_4_ADDR,data,U0_DISPLAY_PANEL_MUX_PANEL_SEL_SHIFT,U0_DISPLAY_PANEL_MUX_PANEL_SEL_MASK)
-#define GET_U0_DSITX_DATA_MAPPING_DP_MODE                  saif_get_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_4_ADDR,U0_DSITX_DATA_MAPPING_DP_MODE_SHIFT,U0_DSITX_DATA_MAPPING_DP_MODE_MASK)
-#define SET_U0_DSITX_DATA_MAPPING_DP_MODE(data)            saif_set_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_4_ADDR,data,U0_DSITX_DATA_MAPPING_DP_MODE_SHIFT,U0_DSITX_DATA_MAPPING_DP_MODE_MASK)
-#define GET_U0_DSITX_DATA_MAPPING_DPI_DP_SEL               saif_get_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_4_ADDR,U0_DSITX_DATA_MAPPING_DPI_DP_SEL_SHIFT,U0_DSITX_DATA_MAPPING_DPI_DP_SEL_MASK)
-#define SET_U0_DSITX_DATA_MAPPING_DPI_DP_SEL(data)         saif_set_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_4_ADDR,data,U0_DSITX_DATA_MAPPING_DPI_DP_SEL_SHIFT,U0_DSITX_DATA_MAPPING_DPI_DP_SEL_MASK)
-#define GET_U0_HDMI_DATA_MAPPING_DP_BIT_DEPTH              saif_get_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_4_ADDR,U0_HDMI_DATA_MAPPING_DP_BIT_DEPTH_SHIFT,U0_HDMI_DATA_MAPPING_DP_BIT_DEPTH_MASK)
-#define SET_U0_HDMI_DATA_MAPPING_DP_BIT_DEPTH(data)        saif_set_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_4_ADDR,data,U0_HDMI_DATA_MAPPING_DP_BIT_DEPTH_SHIFT,U0_HDMI_DATA_MAPPING_DP_BIT_DEPTH_MASK)
-#define GET_U0_HDMI_DATA_MAPPING_DP_YUV_MODE               saif_get_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_4_ADDR,U0_HDMI_DATA_MAPPING_DP_YUV_MODE_SHIFT,U0_HDMI_DATA_MAPPING_DP_YUV_MODE_MASK)
-#define SET_U0_HDMI_DATA_MAPPING_DP_YUV_MODE(data)         saif_set_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_4_ADDR,data,U0_HDMI_DATA_MAPPING_DP_YUV_MODE_SHIFT,U0_HDMI_DATA_MAPPING_DP_YUV_MODE_MASK)
-#define GET_U0_HDMI_DATA_MAPPING_DPI_BIT_DEPTH             saif_get_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_4_ADDR,U0_HDMI_DATA_MAPPING_DPI_BIT_DEPTH_SHIFT,U0_HDMI_DATA_MAPPING_DPI_BIT_DEPTH_MASK)
-#define SET_U0_HDMI_DATA_MAPPING_DPI_BIT_DEPTH(data)       saif_set_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_4_ADDR,data,U0_HDMI_DATA_MAPPING_DPI_BIT_DEPTH_SHIFT,U0_HDMI_DATA_MAPPING_DPI_BIT_DEPTH_MASK)
-#define GET_U0_HDMI_DATA_MAPPING_DPI_DP_SEL                saif_get_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_4_ADDR,U0_HDMI_DATA_MAPPING_DPI_DP_SEL_SHIFT,U0_HDMI_DATA_MAPPING_DPI_DP_SEL_MASK)
-#define SET_U0_HDMI_DATA_MAPPING_DPI_DP_SEL(data)          saif_set_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_4_ADDR,data,U0_HDMI_DATA_MAPPING_DPI_DP_SEL_SHIFT,U0_HDMI_DATA_MAPPING_DPI_DP_SEL_MASK)
-#define GET_U0_LCD_DATA_MAPPING_DP_RGB_FMT                 saif_get_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_8_ADDR,U0_LCD_DATA_MAPPING_DP_RGB_FMT_SHIFT,U0_LCD_DATA_MAPPING_DP_RGB_FMT_MASK)
-#define SET_U0_LCD_DATA_MAPPING_DP_RGB_FMT(data)           saif_set_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_8_ADDR,data,U0_LCD_DATA_MAPPING_DP_RGB_FMT_SHIFT,U0_LCD_DATA_MAPPING_DP_RGB_FMT_MASK)
-#define GET_U0_LCD_DATA_MAPPING_DPI_DP_SEL                 saif_get_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_8_ADDR,U0_LCD_DATA_MAPPING_DPI_DP_SEL_SHIFT,U0_LCD_DATA_MAPPING_DPI_DP_SEL_MASK)
-#define SET_U0_LCD_DATA_MAPPING_DPI_DP_SEL(data)           saif_set_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_8_ADDR,data,U0_LCD_DATA_MAPPING_DPI_DP_SEL_SHIFT,U0_LCD_DATA_MAPPING_DPI_DP_SEL_MASK)
-#define GET_U1_DISPLAY_PANEL_MUX_PANEL_SEL                 saif_get_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_8_ADDR,U1_DISPLAY_PANEL_MUX_PANEL_SEL_SHIFT,U1_DISPLAY_PANEL_MUX_PANEL_SEL_MASK)
-#define SET_U1_DISPLAY_PANEL_MUX_PANEL_SEL(data)           saif_set_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_8_ADDR,data,U1_DISPLAY_PANEL_MUX_PANEL_SEL_SHIFT,U1_DISPLAY_PANEL_MUX_PANEL_SEL_MASK)
-#define GET_U2_DISPLAY_PANEL_MUX_PANEL_SEL                 saif_get_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_8_ADDR,U2_DISPLAY_PANEL_MUX_PANEL_SEL_SHIFT,U2_DISPLAY_PANEL_MUX_PANEL_SEL_MASK)
-#define SET_U2_DISPLAY_PANEL_MUX_PANEL_SEL(data)           saif_set_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_8_ADDR,data,U2_DISPLAY_PANEL_MUX_PANEL_SEL_SHIFT,U2_DISPLAY_PANEL_MUX_PANEL_SEL_MASK)
-#define GET_VOUT_TEST_REG0                                 saif_get_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_12_ADDR,VOUT_TEST_REG0_SHIFT,VOUT_TEST_REG0_MASK)
-#define SET_VOUT_TEST_REG0(data)                           saif_set_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_12_ADDR,data,VOUT_TEST_REG0_SHIFT,VOUT_TEST_REG0_MASK)
-#define GET_VOUT_TEST_REG1                                 saif_get_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_16_ADDR,VOUT_TEST_REG1_SHIFT,VOUT_TEST_REG1_MASK)
-#define SET_VOUT_TEST_REG1(data)                           saif_set_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_16_ADDR,data,VOUT_TEST_REG1_SHIFT,VOUT_TEST_REG1_MASK)
-#define GET_VOUT_TEST_REG2                                 saif_get_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_20_ADDR,VOUT_TEST_REG2_SHIFT,VOUT_TEST_REG2_MASK)
-#define SET_VOUT_TEST_REG2(data)                           saif_set_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_20_ADDR,data,VOUT_TEST_REG2_SHIFT,VOUT_TEST_REG2_MASK)
-#define GET_VOUT_TEST_REG3                                 saif_get_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_24_ADDR,VOUT_TEST_REG3_SHIFT,VOUT_TEST_REG3_MASK)
-#define SET_VOUT_TEST_REG3(data)                           saif_set_reg(DOM_VOUT_SYSCONSAIF__SYSCFG_24_ADDR,data,VOUT_TEST_REG3_SHIFT,VOUT_TEST_REG3_MASK)
-
-#endif /* __VS_CLOCK_H_ */
diff --git a/drivers/gpu/drm/verisilicon/vs_dc.c b/drivers/gpu/drm/verisilicon/vs_dc.c

index 036b261..b3057c4 100755 (executable)
--- a/drivers/gpu/drm/verisilicon/vs_dc.c
+++ b/drivers/gpu/drm/verisilicon/vs_dc.c
@@ -20,7 +20,6 @@
  #include "vs_dc.h"
  #include "vs_crtc.h"
  #include "vs_drv.h"
-#include "vs_clock.h"
  
  #include <soc/starfive/vic7100.h>
author	keith.zhao <keith.zhao@starfivetech.com>
	Mon, 4 Jul 2022 10:43:16 +0000 (18:43 +0800)
committer	keith.zhao <keith.zhao@starfivetech.com>
	Mon, 4 Jul 2022 10:43:16 +0000 (18:43 +0800)
drivers/gpu/drm/verisilicon/inno_hdmi.c		patch \| blob \| history
drivers/gpu/drm/verisilicon/inno_hdmi.h		patch \| blob \| history
drivers/gpu/drm/verisilicon/sys_iomux_cfg_macro.h	[deleted file]	patch \| blob \| history
drivers/gpu/drm/verisilicon/voutpmic.h	[deleted file]	patch \| blob \| history
drivers/gpu/drm/verisilicon/vs_clock.h	[deleted file]	patch \| blob \| history
drivers/gpu/drm/verisilicon/vs_dc.c		patch \| blob \| history