regulator: anatop: improve precision of delay time
authorShawn Guo <shawn.guo@linaro.org>
Mon, 4 Feb 2013 02:21:32 +0000 (10:21 +0800)
committerMark Brown <broonie@opensource.wolfsonmicro.com>
Fri, 8 Feb 2013 11:15:00 +0000 (11:15 +0000)
commitff1ce0571eb98b21f5a9221b2fdc3bd010840b1a
tree5e878eb9d2717b749691e4c52c20be8487aa2fc5
parent9ee417c07479b9a87d0808dd3c8b4ce3925983f1
regulator: anatop: improve precision of delay time

For cpufreq example, it takes 13 steps (25 mV for one step) to increase
vddcore from 0.95 V to 1.275 V, and the time of 64 clock cycles at
24 MHz for one step is ~2.67 uS, so the total delay time would be
~34.71 uS.  But the current calculation in the driver gives 39 uS.
Change the formula to have the addition of 1 be the last step, so that
we can get a more precise delay time.  For example above, the new
formula will give 35 uS.

Signed-off-by: Shawn Guo <shawn.guo@linaro.org>
Signed-off-by: Mark Brown <broonie@opensource.wolfsonmicro.com>
drivers/regulator/anatop-regulator.c