x86, amd: Support L3 Cache Partitioning on AMD family 0x15 CPUs
authorHans Rosenfeld <hans.rosenfeld@amd.com>
Mon, 7 Feb 2011 17:10:39 +0000 (18:10 +0100)
committerIngo Molnar <mingo@elte.hu>
Mon, 7 Feb 2011 18:16:22 +0000 (19:16 +0100)
commitcabb5bd7ff4d6963ec9e67f958fc30e7815425e6
tree99e17e547d537eaa58184dba673e1b0142f2bc48
parent41b2610c3443e6c4760e61fc10eef73f96f9f6a5
x86, amd: Support L3 Cache Partitioning on AMD family 0x15 CPUs

L3 Cache Partitioning allows selecting which of the 4 L3 subcaches can be used
for evictions by the L2 cache of each compute unit. By writing a 4-bit
hexadecimal mask into the the sysfs file
/sys/devices/system/cpu/cpuX/cache/index3/subcaches, the user can set the
enabled subcaches for a CPU.

The settings are directly read from and written to the hardware, so there is no
way to have contradicting settings for two CPUs belonging to the same compute
unit. Writing will always overwrite any previous setting for a compute unit.

Signed-off-by: Hans Rosenfeld <hans.rosenfeld@amd.com>
Cc: <Andreas.Herrmann3@amd.com>
LKML-Reference: <1297098639-431383-1-git-send-email-hans.rosenfeld@amd.com>
[ -v3: minor style fixes ]
Signed-off-by: Ingo Molnar <mingo@elte.hu>
arch/x86/include/asm/amd_nb.h
arch/x86/kernel/amd_nb.c
arch/x86/kernel/cpu/intel_cacheinfo.c