cxgb4: Update IngPad and IngPack values
authorArjun Vynipadath <arjun@chelsio.com>
Mon, 20 Mar 2017 08:52:38 +0000 (14:22 +0530)
committerDavid S. Miller <davem@davemloft.net>
Wed, 22 Mar 2017 17:53:49 +0000 (10:53 -0700)
commitbb58d07964f2f09e133b46541447c567a7306dc1
tree66f9c4176f5d5228d5e8792da557f2786a95308a
parent3588f29e061cef19ac0092e4f6917717fed5b1d4
cxgb4: Update IngPad and IngPack values

We are using the smallest padding boundary (8 bytes), which isn't
smaller than the Memory Controller Read/Write Size

We get best performance in 100G when the Packing Boundary is a multiple
of the Maximum Payload Size. Its related to inefficient chopping of DMA
packets by PCIe, that causes more overhead on bus. So driver is helping
by making the starting address alignment to be MPS size.

We will try to determine PCIE MaxPayloadSize capabiltiy  and set
IngPackBoundary based on this value. If cache line size is greater than
MPS or determinig MPS fails, we will use cache line size to determine
IngPackBoundary(as before).

Signed-off-by: Arjun Vynipadath <arjun@chelsio.com>
Signed-off-by: Casey Leedom <leedom@chelsio.com>
Signed-off-by: Ganesh Goudar <ganeshgr@chelsio.com>
Signed-off-by: David S. Miller <davem@davemloft.net>
drivers/net/ethernet/chelsio/cxgb4/t4_hw.c
drivers/net/ethernet/chelsio/cxgb4/t4_values.h