powerpc/xive: Enforce load-after-store ordering when StoreEOI is active
authorCédric Le Goater <clg@kaod.org>
Thu, 20 Feb 2020 08:15:06 +0000 (09:15 +0100)
committerMichael Ellerman <mpe@ellerman.id.au>
Thu, 7 May 2020 12:58:31 +0000 (22:58 +1000)
commitb1f9be9392f090f08e4ad9e2c68963aeff03bd67
tree3f9b0410c477f25fa9fdb6789d0d3abb6304e5a1
parent75358ea359e7c0dfceb3c7b3d854570b4260cb7f
powerpc/xive: Enforce load-after-store ordering when StoreEOI is active

When an interrupt has been handled, the OS notifies the interrupt
controller with a EOI sequence. On a POWER9 system using the XIVE
interrupt controller, this can be done with a load or a store
operation on the ESB interrupt management page of the interrupt. The
StoreEOI operation has less latency and improves interrupt handling
performance but it was deactivated during the POWER9 DD2.0 timeframe
because of ordering issues. We use the LoadEOI today but we plan to
reactivate StoreEOI in future architectures.

There is usually no need to enforce ordering between ESB load and
store operations as they should lead to the same result. E.g. a store
trigger and a load EOI can be executed in any order. Assuming the
interrupt state is PQ=10, a store trigger followed by a load EOI will
return a Q bit. In the reverse order, it will create a new interrupt
trigger from HW. In both cases, the handler processing interrupts is
notified.

In some cases, the XIVE_ESB_SET_PQ_10 load operation is used to
disable temporarily the interrupt source (mask/unmask). When the
source is reenabled, the OS can detect if interrupts were received
while the source was disabled and reinject them. This process needs
special care when StoreEOI is activated. The ESB load and store
operations should be correctly ordered because a XIVE_ESB_STORE_EOI
operation could leave the source enabled if it has not completed
before the loads.

For those cases, we enforce Load-after-Store ordering with a special
load operation offset. To avoid performance impact, this ordering is
only enforced when really needed, that is when interrupt sources are
temporarily disabled with the XIVE_ESB_SET_PQ_10 load. It should not
be needed for other loads.

Signed-off-by: Cédric Le Goater <clg@kaod.org>
Signed-off-by: Michael Ellerman <mpe@ellerman.id.au>
Link: https://lore.kernel.org/r/20200220081506.31209-1-clg@kaod.org
arch/powerpc/include/asm/xive-regs.h
arch/powerpc/kvm/book3s_hv_rmhandlers.S
arch/powerpc/kvm/book3s_xive_native.c
arch/powerpc/kvm/book3s_xive_template.c
arch/powerpc/sysdev/xive/common.c