drm/panel: Add display timing for HannStar HSD070PWW1
authorPhilipp Zabel <p.zabel@pengutronix.de>
Thu, 11 Dec 2014 17:32:46 +0000 (18:32 +0100)
committerThierry Reding <treding@nvidia.com>
Thu, 2 Apr 2015 17:04:14 +0000 (19:04 +0200)
commitab07725abc9aa1e3dbc41ee429ad19336b31f207
tree1508b7ddef7520095f703b425e41c6693041808d
parenta5d3e625148073587955bb0c49dbbba231b3234a
drm/panel: Add display timing for HannStar HSD070PWW1

The HannStar HSD070PWW1 LVDS panel data sheet lists allowed ranges
additionally to the typical values for pixel clock rate (64.3-82 MHz)
and blanking intervals (54-681 clock cycles horizontally, 3-23 lines
vertically).

This patch replaces this panel's display mode with the display timing
information to describe acceptable timings. Since the HSYNC and VSYNC
are unused, the distribution between front porches, back porches, and
sync pulse lengths was chosen at will.

Signed-off-by: Philipp Zabel <p.zabel@pengutronix.de>
Signed-off-by: Thierry Reding <treding@nvidia.com>
drivers/gpu/drm/panel/panel-simple.c