clk: ti: Implement FAPLL set_rate for the PLL
authorTony Lindgren <tony@atomide.com>
Sun, 22 Mar 2015 22:35:26 +0000 (15:35 -0700)
committerTero Kristo <t-kristo@ti.com>
Tue, 24 Mar 2015 18:26:14 +0000 (20:26 +0200)
commit9089848d9afa34a796988b5b666c2c4e611ccb61
tree74be3f0142c1b8a1f7109747ee2519f4eed7a2a6
parentcafeb002cf2cd8b0f8796b59130f9c1b91da4fcf
clk: ti: Implement FAPLL set_rate for the PLL

Since we have a fractional divider for the synthesizer, just implement
a simple multiply logic for the PLL.

It seems the PLL divider needs to have also the multiplier set for the PLL
to lock. At least I have not yet figured out if divided rates are doable.

So let's just ignore the PLL divider for now as the synthesizer has both
integer and fractional dividers so we don't even need to use the PLL
divider for the rates we know work with PLL locking.

Cc: Brian Hutchinson <b.hutchman@gmail.com>
Cc: Matthijs van Duin <matthijsvanduin@gmail.com>
Cc: Tero Kristo <t-kristo@ti.com>
Signed-off-by: Tony Lindgren <tony@atomide.com>
Signed-off-by: Tero Kristo <t-kristo@ti.com>
drivers/clk/ti/fapll.c