i965/skl: Add GT4 PCI IDs
authorBen Widawsky <benjamin.widawsky@intel.com>
Fri, 30 Oct 2015 00:30:35 +0000 (17:30 -0700)
committerBen Widawsky <benjamin.widawsky@intel.com>
Tue, 3 Nov 2015 17:45:04 +0000 (09:45 -0800)
commit7cbd6608f544591bc6aadf48877608b30a78ccb8
treeedee0b18ead2269fbc834aa399604df88d31097b
parent55365a7ad50c2e4547f58995a8e3411d8f2b00a2
i965/skl: Add GT4 PCI IDs

Like other gen8+ hardware, the hardware automatically scales up thread counts.
We must be careful about the URB sizes since GT4 adds another slice.

One of the existing PCI IDs is actually mislabeled as GT3. Arguably this is a
real bug since the URB size will be wrong. Because this patch is simply meant to
add the missing IDs, that will be fixed in a later patch.

v2: No longer relevant.

v3: Update the wm thread count to support GT4. The WM thread count is used to
determine the maximum scratch space required. Currently the code always
allocates the maximum amount even though lower GT SKUs require less. The formula
is threads_per_psd * subslices_per_slice * slices

Cc: mesa-stable@lists.freedesktop.org
Reviewed-by: Jordan Justen <jordan.l.justen@intel.com>
Signed-off-by: Ben Widawsky <benjamin.widawsky@intel.com>
include/pci_ids/i965_pci_ids.h
src/mesa/drivers/dri/i965/brw_device_info.c