clk: meson: gxbb: let sar_adc_clk_div set the parent clock rate
authorMartin Blumenstingl <martin.blumenstingl@googlemail.com>
Sat, 21 Sep 2019 15:04:11 +0000 (17:04 +0200)
committerJerome Brunet <jbrunet@baylibre.com>
Tue, 1 Oct 2019 12:46:30 +0000 (14:46 +0200)
commit44b09b11b813b8550e6b976ea51593bc23bba8d1
treeaf2503e988d13db4978beaa3a9533d8d41eabcb5
parent54ecb8f7028c5eb3d740bb82b0f1d90f2df63c5c
clk: meson: gxbb: let sar_adc_clk_div set the parent clock rate

The meson-saradc driver manually sets the input clock for
sar_adc_clk_sel. Update the GXBB clock driver (which is used on GXBB,
GXL and GXM) so the rate settings on sar_adc_clk_div are propagated up
to sar_adc_clk_sel which will let the common clock framework select the
best matching parent clock if we want that.

This makes sar_adc_clk_div consistent with the axg-aoclk and g12a-aoclk
drivers, which both also specify CLK_SET_RATE_PARENT.

Fixes: 33d0fcdfe0e870 ("clk: gxbb: add the SAR ADC clocks and expose them")
Signed-off-by: Martin Blumenstingl <martin.blumenstingl@googlemail.com>
Signed-off-by: Jerome Brunet <jbrunet@baylibre.com>
drivers/clk/meson/gxbb.c