[RISCV] Cleanups in CORE-V (xcv) extensions
authorSimon Cook <simon.cook@embecosm.com>
Fri, 14 Jul 2023 17:21:08 +0000 (18:21 +0100)
committerSimon Cook <simon.cook@embecosm.com>
Fri, 14 Jul 2023 17:21:08 +0000 (18:21 +0100)
commit4083ecfd7f5e13f7906c9d2deafeb6e20ce95b16
tree90f0028d336304777d36a2fc7a97850470ffe04a
parent0d3eee33f262402562a1ff28106dbb2f59031bdb
[RISCV] Cleanups in CORE-V (xcv) extensions

This is a mostly NFC change cleaning up and clarifying components of the
in-tree CORE-V (xcv*) extensions following discussions on the remaining
extensions.

This makes the following changes to the xcbitmanip and xcvmac support:

1. Add missing extensions from RISCVISAInfo, such that they can be
   supported in clang's -march option.
2. Clarify the extension version number is 1.0.0 in documentation.
3. Clarify the extensions are by OpenHW Group, and the capitilization
   of the CORE-V extension family.
4. Add CORE-V to extension name in RISCVFeatures, both to be consistent
   with other vendors, and also better distinguish e.g. CORE-V bit
   manipulation vs RISC-V's standard Zb extensions.

Differential Revision: https://reviews.llvm.org/D155283
llvm/docs/RISCVUsage.rst
llvm/lib/Support/RISCVISAInfo.cpp
llvm/lib/Target/RISCV/RISCVFeatures.td
llvm/test/CodeGen/RISCV/attributes.ll
llvm/test/MC/RISCV/attribute-arch.s
llvm/test/MC/RISCV/corev/XCVbitmanip.s
llvm/test/MC/RISCV/corev/XCVmac-valid.s