perf/x86/intel: Add new cache events table for Haswell
authorAndi Kleen <ak@linux.intel.com>
Wed, 18 Feb 2015 02:18:04 +0000 (18:18 -0800)
committerIngo Molnar <mingo@kernel.org>
Fri, 27 Mar 2015 08:14:01 +0000 (09:14 +0100)
commit0f1b5ca240c65ed9533f193720f337bf24fb2f2f
tree77ba889d5f8dc169c296d11b07e32ebc8a6648dc
parent30fdaa6b11834fc19656c6127a50229ea42ec27b
perf/x86/intel: Add new cache events table for Haswell

Haswell offcore events are quite different from Sandy Bridge.
Add a new table to handle Haswell properly.

Note that the offcore bits listed in the SDM are not quite correct
(this is currently being fixed). An uptodate list of bits is
in the patch.

The basic setup is similar to Sandy Bridge. The prefetch columns
have been removed, as prefetch counting is not very reliable
on Haswell. One L1 event that is not in the event list anymore
has been also removed.

- data reads do not include code reads (comparable to earlier Sandy Bridge tables)
- data counts include speculative execution (except L1 write, dtlb, bpu)
- remote node access includes both remote memory, remote cache, remote mmio.
- prefetches are not included in the counts for consistency
  (different from Sandy Bridge, which includes prefetches in the remote node)

Signed-off-by: Andi Kleen <ak@linux.intel.com>
[ Removed the HSM30 comments; we don't have them for SNB/IVB either. ]
Signed-off-by: Peter Zijlstra (Intel) <peterz@infradead.org>
Link: http://lkml.kernel.org/r/1424225886-18652-1-git-send-email-andi@firstfloor.org
Signed-off-by: Ingo Molnar <mingo@kernel.org>
arch/x86/kernel/cpu/perf_event_intel.c