226417f34c09b378d33921872df03eaca1e48faa
[sdk/emulator/qemu.git] / target-sh4 / cpu.h
1 /*
2  *  SH4 emulation
3  *
4  *  Copyright (c) 2005 Samuel Tardieu
5  *
6  * This library is free software; you can redistribute it and/or
7  * modify it under the terms of the GNU Lesser General Public
8  * License as published by the Free Software Foundation; either
9  * version 2 of the License, or (at your option) any later version.
10  *
11  * This library is distributed in the hope that it will be useful,
12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
14  * Lesser General Public License for more details.
15  *
16  * You should have received a copy of the GNU Lesser General Public
17  * License along with this library; if not, write to the Free Software
18  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
19  */
20 #ifndef _CPU_SH4_H
21 #define _CPU_SH4_H
22
23 #include "config.h"
24
25 #define TARGET_LONG_BITS 32
26 #define TARGET_HAS_ICE 1
27
28 #define ELF_MACHINE     EM_SH
29
30 /* CPU Subtypes */
31 #define SH_CPU_SH7750  (1 << 0)
32 #define SH_CPU_SH7750S (1 << 1)
33 #define SH_CPU_SH7750R (1 << 2)
34 #define SH_CPU_SH7751  (1 << 3)
35 #define SH_CPU_SH7751R (1 << 4)
36 #define SH_CPU_SH7785  (1 << 5)
37 #define SH_CPU_SH7750_ALL (SH_CPU_SH7750 | SH_CPU_SH7750S | SH_CPU_SH7750R)
38 #define SH_CPU_SH7751_ALL (SH_CPU_SH7751 | SH_CPU_SH7751R)
39
40 #include "cpu-defs.h"
41
42 #include "softfloat.h"
43
44 #define TARGET_PAGE_BITS 12     /* 4k XXXXX */
45
46 #define SR_MD (1 << 30)
47 #define SR_RB (1 << 29)
48 #define SR_BL (1 << 28)
49 #define SR_FD (1 << 15)
50 #define SR_M  (1 << 9)
51 #define SR_Q  (1 << 8)
52 #define SR_I3 (1 << 7)
53 #define SR_I2 (1 << 6)
54 #define SR_I1 (1 << 5)
55 #define SR_I0 (1 << 4)
56 #define SR_S  (1 << 1)
57 #define SR_T  (1 << 0)
58
59 #define FPSCR_FR (1 << 21)
60 #define FPSCR_SZ (1 << 20)
61 #define FPSCR_PR (1 << 19)
62 #define FPSCR_DN (1 << 18)
63 #define DELAY_SLOT             (1 << 0)
64 #define DELAY_SLOT_CONDITIONAL (1 << 1)
65 #define DELAY_SLOT_TRUE        (1 << 2)
66 #define DELAY_SLOT_CLEARME     (1 << 3)
67 /* The dynamic value of the DELAY_SLOT_TRUE flag determines whether the jump
68  * after the delay slot should be taken or not. It is calculated from SR_T.
69  *
70  * It is unclear if it is permitted to modify the SR_T flag in a delay slot.
71  * The use of DELAY_SLOT_TRUE flag makes us accept such SR_T modification.
72  */
73
74 /* XXXXX The structure could be made more compact */
75 typedef struct tlb_t {
76     uint8_t asid;               /* address space identifier */
77     uint32_t vpn;               /* virtual page number */
78     uint8_t v;                  /* validity */
79     uint32_t ppn;               /* physical page number */
80     uint8_t sz;                 /* page size */
81     uint32_t size;              /* cached page size in bytes */
82     uint8_t sh;                 /* share status */
83     uint8_t c;                  /* cacheability */
84     uint8_t pr;                 /* protection key */
85     uint8_t d;                  /* dirty */
86     uint8_t wt;                 /* write through */
87     uint8_t sa;                 /* space attribute (PCMCIA) */
88     uint8_t tc;                 /* timing control */
89 } tlb_t;
90
91 #define UTLB_SIZE 64
92 #define ITLB_SIZE 4
93
94 #define NB_MMU_MODES 2
95
96 enum sh_features {
97     SH_FEATURE_SH4A = 1,
98 };
99
100 typedef struct CPUSH4State {
101     int id;                     /* CPU model */
102
103     uint32_t flags;             /* general execution flags */
104     uint32_t gregs[24];         /* general registers */
105     float32 fregs[32];          /* floating point registers */
106     uint32_t sr;                /* status register */
107     uint32_t ssr;               /* saved status register */
108     uint32_t spc;               /* saved program counter */
109     uint32_t gbr;               /* global base register */
110     uint32_t vbr;               /* vector base register */
111     uint32_t sgr;               /* saved global register 15 */
112     uint32_t dbr;               /* debug base register */
113     uint32_t pc;                /* program counter */
114     uint32_t delayed_pc;        /* target of delayed jump */
115     uint32_t mach;              /* multiply and accumulate high */
116     uint32_t macl;              /* multiply and accumulate low */
117     uint32_t pr;                /* procedure register */
118     uint32_t fpscr;             /* floating point status/control register */
119     uint32_t fpul;              /* floating point communication register */
120
121     /* float point status register */
122     float_status fp_status;
123
124     /* The features that we should emulate. See sh_features above.  */
125     uint32_t features;
126
127     /* Those belong to the specific unit (SH7750) but are handled here */
128     uint32_t mmucr;             /* MMU control register */
129     uint32_t pteh;              /* page table entry high register */
130     uint32_t ptel;              /* page table entry low register */
131     uint32_t ptea;              /* page table entry assistance register */
132     uint32_t ttb;               /* tranlation table base register */
133     uint32_t tea;               /* TLB exception address register */
134     uint32_t tra;               /* TRAPA exception register */
135     uint32_t expevt;            /* exception event register */
136     uint32_t intevt;            /* interrupt event register */
137
138     uint32_t pvr;               /* Processor Version Register */
139     uint32_t prr;               /* Processor Revision Register */
140     uint32_t cvr;               /* Cache Version Register */
141
142      CPU_COMMON tlb_t utlb[UTLB_SIZE];  /* unified translation table */
143     tlb_t itlb[ITLB_SIZE];      /* instruction translation table */
144     void *intc_handle;
145     int intr_at_halt;           /* SR_BL ignored during sleep */
146 } CPUSH4State;
147
148 CPUSH4State *cpu_sh4_init(const char *cpu_model);
149 int cpu_sh4_exec(CPUSH4State * s);
150 int cpu_sh4_signal_handler(int host_signum, void *pinfo,
151                            void *puc);
152 int cpu_sh4_handle_mmu_fault(CPUSH4State * env, target_ulong address, int rw,
153                              int mmu_idx, int is_softmmu);
154 void do_interrupt(CPUSH4State * env);
155
156 void sh4_cpu_list(FILE *f, int (*cpu_fprintf)(FILE *f, const char *fmt, ...));
157 void cpu_sh4_write_mmaped_utlb_addr(CPUSH4State *s, target_phys_addr_t addr,
158                                     uint32_t mem_value);
159
160 static inline void cpu_set_tls(CPUSH4State *env, target_ulong newtls)
161 {
162   env->gbr = newtls;
163 }
164
165 #include "softfloat.h"
166
167 #define CPUState CPUSH4State
168 #define cpu_init cpu_sh4_init
169 #define cpu_exec cpu_sh4_exec
170 #define cpu_gen_code cpu_sh4_gen_code
171 #define cpu_signal_handler cpu_sh4_signal_handler
172 #define cpu_list sh4_cpu_list
173
174 /* MMU modes definitions */
175 #define MMU_MODE0_SUFFIX _kernel
176 #define MMU_MODE1_SUFFIX _user
177 #define MMU_USER_IDX 1
178 static inline int cpu_mmu_index (CPUState *env)
179 {
180     return (env->sr & SR_MD) == 0 ? 1 : 0;
181 }
182
183 #if defined(CONFIG_USER_ONLY)
184 static inline void cpu_clone_regs(CPUState *env, target_ulong newsp)
185 {
186     if (newsp)
187         env->gregs[15] = newsp;
188     env->gregs[0] = 0;
189 }
190 #endif
191
192 #include "cpu-all.h"
193 #include "exec-all.h"
194
195 /* Memory access type */
196 enum {
197     /* Privilege */
198     ACCESS_PRIV = 0x01,
199     /* Direction */
200     ACCESS_WRITE = 0x02,
201     /* Type of instruction */
202     ACCESS_CODE = 0x10,
203     ACCESS_INT = 0x20
204 };
205
206 /* MMU control register */
207 #define MMUCR    0x1F000010
208 #define MMUCR_AT (1<<0)
209 #define MMUCR_SV (1<<8)
210 #define MMUCR_URC_BITS (6)
211 #define MMUCR_URC_OFFSET (10)
212 #define MMUCR_URC_SIZE (1 << MMUCR_URC_BITS)
213 #define MMUCR_URC_MASK (((MMUCR_URC_SIZE) - 1) << MMUCR_URC_OFFSET)
214 static inline int cpu_mmucr_urc (uint32_t mmucr)
215 {
216     return ((mmucr & MMUCR_URC_MASK) >> MMUCR_URC_OFFSET);
217 }
218
219 /* PTEH : Page Translation Entry High register */
220 #define PTEH_ASID_BITS (8)
221 #define PTEH_ASID_SIZE (1 << PTEH_ASID_BITS)
222 #define PTEH_ASID_MASK (PTEH_ASID_SIZE - 1)
223 #define cpu_pteh_asid(pteh) ((pteh) & PTEH_ASID_MASK)
224 #define PTEH_VPN_BITS (22)
225 #define PTEH_VPN_OFFSET (10)
226 #define PTEH_VPN_SIZE (1 << PTEH_VPN_BITS)
227 #define PTEH_VPN_MASK (((PTEH_VPN_SIZE) - 1) << PTEH_VPN_OFFSET)
228 static inline int cpu_pteh_vpn (uint32_t pteh)
229 {
230     return ((pteh & PTEH_VPN_MASK) >> PTEH_VPN_OFFSET);
231 }
232
233 /* PTEL : Page Translation Entry Low register */
234 #define PTEL_V        (1 << 8)
235 #define cpu_ptel_v(ptel) (((ptel) & PTEL_V) >> 8)
236 #define PTEL_C        (1 << 3)
237 #define cpu_ptel_c(ptel) (((ptel) & PTEL_C) >> 3)
238 #define PTEL_D        (1 << 2)
239 #define cpu_ptel_d(ptel) (((ptel) & PTEL_D) >> 2)
240 #define PTEL_SH       (1 << 1)
241 #define cpu_ptel_sh(ptel)(((ptel) & PTEL_SH) >> 1)
242 #define PTEL_WT       (1 << 0)
243 #define cpu_ptel_wt(ptel) ((ptel) & PTEL_WT)
244
245 #define PTEL_SZ_HIGH_OFFSET  (7)
246 #define PTEL_SZ_HIGH  (1 << PTEL_SZ_HIGH_OFFSET)
247 #define PTEL_SZ_LOW_OFFSET   (4)
248 #define PTEL_SZ_LOW   (1 << PTEL_SZ_LOW_OFFSET)
249 static inline int cpu_ptel_sz (uint32_t ptel)
250 {
251     int sz;
252     sz = (ptel & PTEL_SZ_HIGH) >> PTEL_SZ_HIGH_OFFSET;
253     sz <<= 1;
254     sz |= (ptel & PTEL_SZ_LOW) >> PTEL_SZ_LOW_OFFSET;
255     return sz;
256 }
257
258 #define PTEL_PPN_BITS (19)
259 #define PTEL_PPN_OFFSET (10)
260 #define PTEL_PPN_SIZE (1 << PTEL_PPN_BITS)
261 #define PTEL_PPN_MASK (((PTEL_PPN_SIZE) - 1) << PTEL_PPN_OFFSET)
262 static inline int cpu_ptel_ppn (uint32_t ptel)
263 {
264     return ((ptel & PTEL_PPN_MASK) >> PTEL_PPN_OFFSET);
265 }
266
267 #define PTEL_PR_BITS   (2)
268 #define PTEL_PR_OFFSET (5)
269 #define PTEL_PR_SIZE (1 << PTEL_PR_BITS)
270 #define PTEL_PR_MASK (((PTEL_PR_SIZE) - 1) << PTEL_PR_OFFSET)
271 static inline int cpu_ptel_pr (uint32_t ptel)
272 {
273     return ((ptel & PTEL_PR_MASK) >> PTEL_PR_OFFSET);
274 }
275
276 /* PTEA : Page Translation Entry Assistance register */
277 #define PTEA_SA_BITS (3)
278 #define PTEA_SA_SIZE (1 << PTEA_SA_BITS)
279 #define PTEA_SA_MASK (PTEA_SA_SIZE - 1)
280 #define cpu_ptea_sa(ptea) ((ptea) & PTEA_SA_MASK)
281 #define PTEA_TC        (1 << 3)
282 #define cpu_ptea_tc(ptea) (((ptea) & PTEA_TC) >> 3)
283
284 static inline void cpu_pc_from_tb(CPUState *env, TranslationBlock *tb)
285 {
286     env->pc = tb->pc;
287     env->flags = tb->flags;
288 }
289
290 static inline void cpu_get_tb_cpu_state(CPUState *env, target_ulong *pc,
291                                         target_ulong *cs_base, int *flags)
292 {
293     *pc = env->pc;
294     *cs_base = 0;
295     *flags = (env->flags & (DELAY_SLOT | DELAY_SLOT_CONDITIONAL
296                     | DELAY_SLOT_TRUE | DELAY_SLOT_CLEARME))   /* Bits  0- 3 */
297             | (env->fpscr & (FPSCR_FR | FPSCR_SZ | FPSCR_PR))  /* Bits 19-21 */
298             | (env->sr & (SR_MD | SR_RB))                      /* Bits 29-30 */
299             | (env->sr & SR_FD);                               /* Bit 15 */
300 }
301
302 #endif                          /* _CPU_SH4_H */