target-mips/op_helper.c

   1 /*
   2  *  MIPS emulation helpers for qemu.
   3  *
   4  *  Copyright (c) 2004-2005 Jocelyn Mayer
   5  *
   6  * This library is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU Lesser General Public
   8  * License as published by the Free Software Foundation; either
   9  * version 2 of the License, or (at your option) any later version.
  10  *
  11  * This library is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  14  * Lesser General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU Lesser General Public
  17  * License along with this library; if not, see <http://www.gnu.org/licenses/>.
  18  */
  19 #include <stdlib.h>
  20 #include "cpu.h"
  21 #include "host-utils.h"
  22
  23 #include "helper.h"
  24
  25 #if !defined(CONFIG_USER_ONLY)
  26 #include "softmmu_exec.h"
  27 #endif /* !defined(CONFIG_USER_ONLY) */
  28
  29 #ifndef CONFIG_USER_ONLY
  30 static inline void cpu_mips_tlb_flush (CPUMIPSState *env, int flush_global);
  31 #endif
  32
  33 /*****************************************************************************/
  34 /* Exceptions processing helpers */
  35
  36 void helper_raise_exception_err(CPUMIPSState *env, uint32_t exception,
  37                                 int error_code)
  38 {
  39 #if 1
  40     if (exception < 0x100)
  41         qemu_log("%s: %d %d\n", __func__, exception, error_code);
  42 #endif
  43     env->exception_index = exception;
  44     env->error_code = error_code;
  45     cpu_loop_exit(env);
  46 }
  47
  48 void helper_raise_exception(CPUMIPSState *env, uint32_t exception)
  49 {
  50     helper_raise_exception_err(env, exception, 0);
  51 }
  52
  53 #if !defined(CONFIG_USER_ONLY)
  54 static void do_restore_state(CPUMIPSState *env, uintptr_t pc)
  55 {
  56     TranslationBlock *tb;
  57
  58     tb = tb_find_pc (pc);
  59     if (tb) {
  60         cpu_restore_state(tb, env, pc);
  61     }
  62 }
  63 #endif
  64
  65 #if defined(CONFIG_USER_ONLY)
  66 #define HELPER_LD(name, insn, type)                                     \
  67 static inline type do_##name(CPUMIPSState *env, target_ulong addr,      \
  68                              int mem_idx)                               \
  69 {                                                                       \
  70     return (type) insn##_raw(addr);                                     \
  71 }
  72 #else
  73 #define HELPER_LD(name, insn, type)                                     \
  74 static inline type do_##name(CPUMIPSState *env, target_ulong addr,      \
  75                              int mem_idx)                               \
  76 {                                                                       \
  77     switch (mem_idx)                                                    \
  78     {                                                                   \
  79     case 0: return (type) cpu_##insn##_kernel(env, addr); break;        \
  80     case 1: return (type) cpu_##insn##_super(env, addr); break;         \
  81     default:                                                            \
  82     case 2: return (type) cpu_##insn##_user(env, addr); break;          \
  83     }                                                                   \
  84 }
  85 #endif
  86 HELPER_LD(lbu, ldub, uint8_t)
  87 HELPER_LD(lw, ldl, int32_t)
  88 #ifdef TARGET_MIPS64
  89 HELPER_LD(ld, ldq, int64_t)
  90 #endif
  91 #undef HELPER_LD
  92
  93 #if defined(CONFIG_USER_ONLY)
  94 #define HELPER_ST(name, insn, type)                                     \
  95 static inline void do_##name(CPUMIPSState *env, target_ulong addr,      \
  96                              type val, int mem_idx)                     \
  97 {                                                                       \
  98     insn##_raw(addr, val);                                              \
  99 }
 100 #else
 101 #define HELPER_ST(name, insn, type)                                     \
 102 static inline void do_##name(CPUMIPSState *env, target_ulong addr,      \
 103                              type val, int mem_idx)                     \
 104 {                                                                       \
 105     switch (mem_idx)                                                    \
 106     {                                                                   \
 107     case 0: cpu_##insn##_kernel(env, addr, val); break;                 \
 108     case 1: cpu_##insn##_super(env, addr, val); break;                  \
 109     default:                                                            \
 110     case 2: cpu_##insn##_user(env, addr, val); break;                   \
 111     }                                                                   \
 112 }
 113 #endif
 114 HELPER_ST(sb, stb, uint8_t)
 115 HELPER_ST(sw, stl, uint32_t)
 116 #ifdef TARGET_MIPS64
 117 HELPER_ST(sd, stq, uint64_t)
 118 #endif
 119 #undef HELPER_ST
 120
 121 target_ulong helper_clo (target_ulong arg1)
 122 {
 123     return clo32(arg1);
 124 }
 125
 126 target_ulong helper_clz (target_ulong arg1)
 127 {
 128     return clz32(arg1);
 129 }
 130
 131 #if defined(TARGET_MIPS64)
 132 target_ulong helper_dclo (target_ulong arg1)
 133 {
 134     return clo64(arg1);
 135 }
 136
 137 target_ulong helper_dclz (target_ulong arg1)
 138 {
 139     return clz64(arg1);
 140 }
 141 #endif /* TARGET_MIPS64 */
 142
 143 /* 64 bits arithmetic for 32 bits hosts */
 144 static inline uint64_t get_HILO(CPUMIPSState *env)
 145 {
 146     return ((uint64_t)(env->active_tc.HI[0]) << 32) | (uint32_t)env->active_tc.LO[0];
 147 }
 148
 149 static inline target_ulong set_HIT0_LO(CPUMIPSState *env, uint64_t HILO)
 150 {
 151     target_ulong tmp;
 152     env->active_tc.LO[0] = (int32_t)(HILO & 0xFFFFFFFF);
 153     tmp = env->active_tc.HI[0] = (int32_t)(HILO >> 32);
 154     return tmp;
 155 }
 156
 157 static inline target_ulong set_HI_LOT0(CPUMIPSState *env, uint64_t HILO)
 158 {
 159     target_ulong tmp = env->active_tc.LO[0] = (int32_t)(HILO & 0xFFFFFFFF);
 160     env->active_tc.HI[0] = (int32_t)(HILO >> 32);
 161     return tmp;
 162 }
 163
 164 /* Multiplication variants of the vr54xx. */
 165 target_ulong helper_muls(CPUMIPSState *env, target_ulong arg1,
 166                          target_ulong arg2)
 167 {
 168     return set_HI_LOT0(env, 0 - ((int64_t)(int32_t)arg1 *
 169                                  (int64_t)(int32_t)arg2));
 170 }
 171
 172 target_ulong helper_mulsu(CPUMIPSState *env, target_ulong arg1,
 173                           target_ulong arg2)
 174 {
 175     return set_HI_LOT0(env, 0 - (uint64_t)(uint32_t)arg1 *
 176                        (uint64_t)(uint32_t)arg2);
 177 }
 178
 179 target_ulong helper_macc(CPUMIPSState *env, target_ulong arg1,
 180                          target_ulong arg2)
 181 {
 182     return set_HI_LOT0(env, (int64_t)get_HILO(env) + (int64_t)(int32_t)arg1 *
 183                        (int64_t)(int32_t)arg2);
 184 }
 185
 186 target_ulong helper_macchi(CPUMIPSState *env, target_ulong arg1,
 187                            target_ulong arg2)
 188 {
 189     return set_HIT0_LO(env, (int64_t)get_HILO(env) + (int64_t)(int32_t)arg1 *
 190                        (int64_t)(int32_t)arg2);
 191 }
 192
 193 target_ulong helper_maccu(CPUMIPSState *env, target_ulong arg1,
 194                           target_ulong arg2)
 195 {
 196     return set_HI_LOT0(env, (uint64_t)get_HILO(env) +
 197                        (uint64_t)(uint32_t)arg1 * (uint64_t)(uint32_t)arg2);
 198 }
 199
 200 target_ulong helper_macchiu(CPUMIPSState *env, target_ulong arg1,
 201                             target_ulong arg2)
 202 {
 203     return set_HIT0_LO(env, (uint64_t)get_HILO(env) +
 204                        (uint64_t)(uint32_t)arg1 * (uint64_t)(uint32_t)arg2);
 205 }
 206
 207 target_ulong helper_msac(CPUMIPSState *env, target_ulong arg1,
 208                          target_ulong arg2)
 209 {
 210     return set_HI_LOT0(env, (int64_t)get_HILO(env) - (int64_t)(int32_t)arg1 *
 211                        (int64_t)(int32_t)arg2);
 212 }
 213
 214 target_ulong helper_msachi(CPUMIPSState *env, target_ulong arg1,
 215                            target_ulong arg2)
 216 {
 217     return set_HIT0_LO(env, (int64_t)get_HILO(env) - (int64_t)(int32_t)arg1 *
 218                        (int64_t)(int32_t)arg2);
 219 }
 220
 221 target_ulong helper_msacu(CPUMIPSState *env, target_ulong arg1,
 222                           target_ulong arg2)
 223 {
 224     return set_HI_LOT0(env, (uint64_t)get_HILO(env) -
 225                        (uint64_t)(uint32_t)arg1 * (uint64_t)(uint32_t)arg2);
 226 }
 227
 228 target_ulong helper_msachiu(CPUMIPSState *env, target_ulong arg1,
 229                             target_ulong arg2)
 230 {
 231     return set_HIT0_LO(env, (uint64_t)get_HILO(env) -
 232                        (uint64_t)(uint32_t)arg1 * (uint64_t)(uint32_t)arg2);
 233 }
 234
 235 target_ulong helper_mulhi(CPUMIPSState *env, target_ulong arg1,
 236                           target_ulong arg2)
 237 {
 238     return set_HIT0_LO(env, (int64_t)(int32_t)arg1 * (int64_t)(int32_t)arg2);
 239 }
 240
 241 target_ulong helper_mulhiu(CPUMIPSState *env, target_ulong arg1,
 242                            target_ulong arg2)
 243 {
 244     return set_HIT0_LO(env, (uint64_t)(uint32_t)arg1 *
 245                        (uint64_t)(uint32_t)arg2);
 246 }
 247
 248 target_ulong helper_mulshi(CPUMIPSState *env, target_ulong arg1,
 249                            target_ulong arg2)
 250 {
 251     return set_HIT0_LO(env, 0 - (int64_t)(int32_t)arg1 *
 252                        (int64_t)(int32_t)arg2);
 253 }
 254
 255 target_ulong helper_mulshiu(CPUMIPSState *env, target_ulong arg1,
 256                             target_ulong arg2)
 257 {
 258     return set_HIT0_LO(env, 0 - (uint64_t)(uint32_t)arg1 *
 259                        (uint64_t)(uint32_t)arg2);
 260 }
 261
 262 #ifdef TARGET_MIPS64
 263 void helper_dmult(CPUMIPSState *env, target_ulong arg1, target_ulong arg2)
 264 {
 265     muls64(&(env->active_tc.LO[0]), &(env->active_tc.HI[0]), arg1, arg2);
 266 }
 267
 268 void helper_dmultu(CPUMIPSState *env, target_ulong arg1, target_ulong arg2)
 269 {
 270     mulu64(&(env->active_tc.LO[0]), &(env->active_tc.HI[0]), arg1, arg2);
 271 }
 272 #endif
 273
 274 #ifndef CONFIG_USER_ONLY
 275
 276 static inline target_phys_addr_t do_translate_address(CPUMIPSState *env,
 277                                                       target_ulong address,
 278                                                       int rw)
 279 {
 280     target_phys_addr_t lladdr;
 281
 282     lladdr = cpu_mips_translate_address(env, address, rw);
 283
 284     if (lladdr == -1LL) {
 285         cpu_loop_exit(env);
 286     } else {
 287         return lladdr;
 288     }
 289 }
 290
 291 #define HELPER_LD_ATOMIC(name, insn)                                          \
 292 target_ulong helper_##name(CPUMIPSState *env, target_ulong arg, int mem_idx)  \
 293 {                                                                             \
 294     env->lladdr = do_translate_address(env, arg, 0);                          \
 295     env->llval = do_##insn(env, arg, mem_idx);                                \
 296     return env->llval;                                                        \
 297 }
 298 HELPER_LD_ATOMIC(ll, lw)
 299 #ifdef TARGET_MIPS64
 300 HELPER_LD_ATOMIC(lld, ld)
 301 #endif
 302 #undef HELPER_LD_ATOMIC
 303
 304 #define HELPER_ST_ATOMIC(name, ld_insn, st_insn, almask)                      \
 305 target_ulong helper_##name(CPUMIPSState *env, target_ulong arg1,              \
 306                            target_ulong arg2, int mem_idx)                    \
 307 {                                                                             \
 308     target_long tmp;                                                          \
 309                                                                               \
 310     if (arg2 & almask) {                                                      \
 311         env->CP0_BadVAddr = arg2;                                             \
 312         helper_raise_exception(env, EXCP_AdES);                               \
 313     }                                                                         \
 314     if (do_translate_address(env, arg2, 1) == env->lladdr) {                  \
 315         tmp = do_##ld_insn(env, arg2, mem_idx);                               \
 316         if (tmp == env->llval) {                                              \
 317             do_##st_insn(env, arg2, arg1, mem_idx);                           \
 318             return 1;                                                         \
 319         }                                                                     \
 320     }                                                                         \
 321     return 0;                                                                 \
 322 }
 323 HELPER_ST_ATOMIC(sc, lw, sw, 0x3)
 324 #ifdef TARGET_MIPS64
 325 HELPER_ST_ATOMIC(scd, ld, sd, 0x7)
 326 #endif
 327 #undef HELPER_ST_ATOMIC
 328 #endif
 329
 330 #ifdef TARGET_WORDS_BIGENDIAN
 331 #define GET_LMASK(v) ((v) & 3)
 332 #define GET_OFFSET(addr, offset) (addr + (offset))
 333 #else
 334 #define GET_LMASK(v) (((v) & 3) ^ 3)
 335 #define GET_OFFSET(addr, offset) (addr - (offset))
 336 #endif
 337
 338 target_ulong helper_lwl(CPUMIPSState *env, target_ulong arg1,
 339                         target_ulong arg2, int mem_idx)
 340 {
 341     target_ulong tmp;
 342
 343     tmp = do_lbu(env, arg2, mem_idx);
 344     arg1 = (arg1 & 0x00FFFFFF) | (tmp << 24);
 345
 346     if (GET_LMASK(arg2) <= 2) {
 347         tmp = do_lbu(env, GET_OFFSET(arg2, 1), mem_idx);
 348         arg1 = (arg1 & 0xFF00FFFF) | (tmp << 16);
 349     }
 350
 351     if (GET_LMASK(arg2) <= 1) {
 352         tmp = do_lbu(env, GET_OFFSET(arg2, 2), mem_idx);
 353         arg1 = (arg1 & 0xFFFF00FF) | (tmp << 8);
 354     }
 355
 356     if (GET_LMASK(arg2) == 0) {
 357         tmp = do_lbu(env, GET_OFFSET(arg2, 3), mem_idx);
 358         arg1 = (arg1 & 0xFFFFFF00) | tmp;
 359     }
 360     return (int32_t)arg1;
 361 }
 362
 363 target_ulong helper_lwr(CPUMIPSState *env, target_ulong arg1,
 364                         target_ulong arg2, int mem_idx)
 365 {
 366     target_ulong tmp;
 367
 368     tmp = do_lbu(env, arg2, mem_idx);
 369     arg1 = (arg1 & 0xFFFFFF00) | tmp;
 370
 371     if (GET_LMASK(arg2) >= 1) {
 372         tmp = do_lbu(env, GET_OFFSET(arg2, -1), mem_idx);
 373         arg1 = (arg1 & 0xFFFF00FF) | (tmp << 8);
 374     }
 375
 376     if (GET_LMASK(arg2) >= 2) {
 377         tmp = do_lbu(env, GET_OFFSET(arg2, -2), mem_idx);
 378         arg1 = (arg1 & 0xFF00FFFF) | (tmp << 16);
 379     }
 380
 381     if (GET_LMASK(arg2) == 3) {
 382         tmp = do_lbu(env, GET_OFFSET(arg2, -3), mem_idx);
 383         arg1 = (arg1 & 0x00FFFFFF) | (tmp << 24);
 384     }
 385     return (int32_t)arg1;
 386 }
 387
 388 void helper_swl(CPUMIPSState *env, target_ulong arg1, target_ulong arg2,
 389                 int mem_idx)
 390 {
 391     do_sb(env, arg2, (uint8_t)(arg1 >> 24), mem_idx);
 392
 393     if (GET_LMASK(arg2) <= 2)
 394         do_sb(env, GET_OFFSET(arg2, 1), (uint8_t)(arg1 >> 16), mem_idx);
 395
 396     if (GET_LMASK(arg2) <= 1)
 397         do_sb(env, GET_OFFSET(arg2, 2), (uint8_t)(arg1 >> 8), mem_idx);
 398
 399     if (GET_LMASK(arg2) == 0)
 400         do_sb(env, GET_OFFSET(arg2, 3), (uint8_t)arg1, mem_idx);
 401 }
 402
 403 void helper_swr(CPUMIPSState *env, target_ulong arg1, target_ulong arg2,
 404                 int mem_idx)
 405 {
 406     do_sb(env, arg2, (uint8_t)arg1, mem_idx);
 407
 408     if (GET_LMASK(arg2) >= 1)
 409         do_sb(env, GET_OFFSET(arg2, -1), (uint8_t)(arg1 >> 8), mem_idx);
 410
 411     if (GET_LMASK(arg2) >= 2)
 412         do_sb(env, GET_OFFSET(arg2, -2), (uint8_t)(arg1 >> 16), mem_idx);
 413
 414     if (GET_LMASK(arg2) == 3)
 415         do_sb(env, GET_OFFSET(arg2, -3), (uint8_t)(arg1 >> 24), mem_idx);
 416 }
 417
 418 #if defined(TARGET_MIPS64)
 419 /* "half" load and stores.  We must do the memory access inline,
 420    or fault handling won't work.  */
 421
 422 #ifdef TARGET_WORDS_BIGENDIAN
 423 #define GET_LMASK64(v) ((v) & 7)
 424 #else
 425 #define GET_LMASK64(v) (((v) & 7) ^ 7)
 426 #endif
 427
 428 target_ulong helper_ldl(CPUMIPSState *env, target_ulong arg1,
 429                         target_ulong arg2, int mem_idx)
 430 {
 431     uint64_t tmp;
 432
 433     tmp = do_lbu(env, arg2, mem_idx);
 434     arg1 = (arg1 & 0x00FFFFFFFFFFFFFFULL) | (tmp << 56);
 435
 436     if (GET_LMASK64(arg2) <= 6) {
 437         tmp = do_lbu(env, GET_OFFSET(arg2, 1), mem_idx);
 438         arg1 = (arg1 & 0xFF00FFFFFFFFFFFFULL) | (tmp << 48);
 439     }
 440
 441     if (GET_LMASK64(arg2) <= 5) {
 442         tmp = do_lbu(env, GET_OFFSET(arg2, 2), mem_idx);
 443         arg1 = (arg1 & 0xFFFF00FFFFFFFFFFULL) | (tmp << 40);
 444     }
 445
 446     if (GET_LMASK64(arg2) <= 4) {
 447         tmp = do_lbu(env, GET_OFFSET(arg2, 3), mem_idx);
 448         arg1 = (arg1 & 0xFFFFFF00FFFFFFFFULL) | (tmp << 32);
 449     }
 450
 451     if (GET_LMASK64(arg2) <= 3) {
 452         tmp = do_lbu(env, GET_OFFSET(arg2, 4), mem_idx);
 453         arg1 = (arg1 & 0xFFFFFFFF00FFFFFFULL) | (tmp << 24);
 454     }
 455
 456     if (GET_LMASK64(arg2) <= 2) {
 457         tmp = do_lbu(env, GET_OFFSET(arg2, 5), mem_idx);
 458         arg1 = (arg1 & 0xFFFFFFFFFF00FFFFULL) | (tmp << 16);
 459     }
 460
 461     if (GET_LMASK64(arg2) <= 1) {
 462         tmp = do_lbu(env, GET_OFFSET(arg2, 6), mem_idx);
 463         arg1 = (arg1 & 0xFFFFFFFFFFFF00FFULL) | (tmp << 8);
 464     }
 465
 466     if (GET_LMASK64(arg2) == 0) {
 467         tmp = do_lbu(env, GET_OFFSET(arg2, 7), mem_idx);
 468         arg1 = (arg1 & 0xFFFFFFFFFFFFFF00ULL) | tmp;
 469     }
 470
 471     return arg1;
 472 }
 473
 474 target_ulong helper_ldr(CPUMIPSState *env, target_ulong arg1,
 475                         target_ulong arg2, int mem_idx)
 476 {
 477     uint64_t tmp;
 478
 479     tmp = do_lbu(env, arg2, mem_idx);
 480     arg1 = (arg1 & 0xFFFFFFFFFFFFFF00ULL) | tmp;
 481
 482     if (GET_LMASK64(arg2) >= 1) {
 483         tmp = do_lbu(env, GET_OFFSET(arg2, -1), mem_idx);
 484         arg1 = (arg1 & 0xFFFFFFFFFFFF00FFULL) | (tmp  << 8);
 485     }
 486
 487     if (GET_LMASK64(arg2) >= 2) {
 488         tmp = do_lbu(env, GET_OFFSET(arg2, -2), mem_idx);
 489         arg1 = (arg1 & 0xFFFFFFFFFF00FFFFULL) | (tmp << 16);
 490     }
 491
 492     if (GET_LMASK64(arg2) >= 3) {
 493         tmp = do_lbu(env, GET_OFFSET(arg2, -3), mem_idx);
 494         arg1 = (arg1 & 0xFFFFFFFF00FFFFFFULL) | (tmp << 24);
 495     }
 496
 497     if (GET_LMASK64(arg2) >= 4) {
 498         tmp = do_lbu(env, GET_OFFSET(arg2, -4), mem_idx);
 499         arg1 = (arg1 & 0xFFFFFF00FFFFFFFFULL) | (tmp << 32);
 500     }
 501
 502     if (GET_LMASK64(arg2) >= 5) {
 503         tmp = do_lbu(env, GET_OFFSET(arg2, -5), mem_idx);
 504         arg1 = (arg1 & 0xFFFF00FFFFFFFFFFULL) | (tmp << 40);
 505     }
 506
 507     if (GET_LMASK64(arg2) >= 6) {
 508         tmp = do_lbu(env, GET_OFFSET(arg2, -6), mem_idx);
 509         arg1 = (arg1 & 0xFF00FFFFFFFFFFFFULL) | (tmp << 48);
 510     }
 511
 512     if (GET_LMASK64(arg2) == 7) {
 513         tmp = do_lbu(env, GET_OFFSET(arg2, -7), mem_idx);
 514         arg1 = (arg1 & 0x00FFFFFFFFFFFFFFULL) | (tmp << 56);
 515     }
 516
 517     return arg1;
 518 }
 519
 520 void helper_sdl(CPUMIPSState *env, target_ulong arg1, target_ulong arg2,
 521                 int mem_idx)
 522 {
 523     do_sb(env, arg2, (uint8_t)(arg1 >> 56), mem_idx);
 524
 525     if (GET_LMASK64(arg2) <= 6)
 526         do_sb(env, GET_OFFSET(arg2, 1), (uint8_t)(arg1 >> 48), mem_idx);
 527
 528     if (GET_LMASK64(arg2) <= 5)
 529         do_sb(env, GET_OFFSET(arg2, 2), (uint8_t)(arg1 >> 40), mem_idx);
 530
 531     if (GET_LMASK64(arg2) <= 4)
 532         do_sb(env, GET_OFFSET(arg2, 3), (uint8_t)(arg1 >> 32), mem_idx);
 533
 534     if (GET_LMASK64(arg2) <= 3)
 535         do_sb(env, GET_OFFSET(arg2, 4), (uint8_t)(arg1 >> 24), mem_idx);
 536
 537     if (GET_LMASK64(arg2) <= 2)
 538         do_sb(env, GET_OFFSET(arg2, 5), (uint8_t)(arg1 >> 16), mem_idx);
 539
 540     if (GET_LMASK64(arg2) <= 1)
 541         do_sb(env, GET_OFFSET(arg2, 6), (uint8_t)(arg1 >> 8), mem_idx);
 542
 543     if (GET_LMASK64(arg2) <= 0)
 544         do_sb(env, GET_OFFSET(arg2, 7), (uint8_t)arg1, mem_idx);
 545 }
 546
 547 void helper_sdr(CPUMIPSState *env, target_ulong arg1, target_ulong arg2,
 548                 int mem_idx)
 549 {
 550     do_sb(env, arg2, (uint8_t)arg1, mem_idx);
 551
 552     if (GET_LMASK64(arg2) >= 1)
 553         do_sb(env, GET_OFFSET(arg2, -1), (uint8_t)(arg1 >> 8), mem_idx);
 554
 555     if (GET_LMASK64(arg2) >= 2)
 556         do_sb(env, GET_OFFSET(arg2, -2), (uint8_t)(arg1 >> 16), mem_idx);
 557
 558     if (GET_LMASK64(arg2) >= 3)
 559         do_sb(env, GET_OFFSET(arg2, -3), (uint8_t)(arg1 >> 24), mem_idx);
 560
 561     if (GET_LMASK64(arg2) >= 4)
 562         do_sb(env, GET_OFFSET(arg2, -4), (uint8_t)(arg1 >> 32), mem_idx);
 563
 564     if (GET_LMASK64(arg2) >= 5)
 565         do_sb(env, GET_OFFSET(arg2, -5), (uint8_t)(arg1 >> 40), mem_idx);
 566
 567     if (GET_LMASK64(arg2) >= 6)
 568         do_sb(env, GET_OFFSET(arg2, -6), (uint8_t)(arg1 >> 48), mem_idx);
 569
 570     if (GET_LMASK64(arg2) == 7)
 571         do_sb(env, GET_OFFSET(arg2, -7), (uint8_t)(arg1 >> 56), mem_idx);
 572 }
 573 #endif /* TARGET_MIPS64 */
 574
 575 static const int multiple_regs[] = { 16, 17, 18, 19, 20, 21, 22, 23, 30 };
 576
 577 void helper_lwm(CPUMIPSState *env, target_ulong addr, target_ulong reglist,
 578                 uint32_t mem_idx)
 579 {
 580     target_ulong base_reglist = reglist & 0xf;
 581     target_ulong do_r31 = reglist & 0x10;
 582 #ifdef CONFIG_USER_ONLY
 583 #undef ldfun
 584 #define ldfun(env, addr) ldl_raw(addr)
 585 #else
 586     uint32_t (*ldfun)(CPUMIPSState *env, target_ulong);
 587
 588     switch (mem_idx)
 589     {
 590     case 0: ldfun = cpu_ldl_kernel; break;
 591     case 1: ldfun = cpu_ldl_super; break;
 592     default:
 593     case 2: ldfun = cpu_ldl_user; break;
 594     }
 595 #endif
 596
 597     if (base_reglist > 0 && base_reglist <= ARRAY_SIZE (multiple_regs)) {
 598         target_ulong i;
 599
 600         for (i = 0; i < base_reglist; i++) {
 601             env->active_tc.gpr[multiple_regs[i]] = (target_long)ldfun(env, addr);
 602             addr += 4;
 603         }
 604     }
 605
 606     if (do_r31) {
 607         env->active_tc.gpr[31] = (target_long)ldfun(env, addr);
 608     }
 609 }
 610
 611 void helper_swm(CPUMIPSState *env, target_ulong addr, target_ulong reglist,
 612                 uint32_t mem_idx)
 613 {
 614     target_ulong base_reglist = reglist & 0xf;
 615     target_ulong do_r31 = reglist & 0x10;
 616 #ifdef CONFIG_USER_ONLY
 617 #undef stfun
 618 #define stfun(env, addr, val) stl_raw(addr, val)
 619 #else
 620     void (*stfun)(CPUMIPSState *env, target_ulong, uint32_t);
 621
 622     switch (mem_idx)
 623     {
 624     case 0: stfun = cpu_stl_kernel; break;
 625     case 1: stfun = cpu_stl_super; break;
 626      default:
 627     case 2: stfun = cpu_stl_user; break;
 628     }
 629 #endif
 630
 631     if (base_reglist > 0 && base_reglist <= ARRAY_SIZE (multiple_regs)) {
 632         target_ulong i;
 633
 634         for (i = 0; i < base_reglist; i++) {
 635             stfun(env, addr, env->active_tc.gpr[multiple_regs[i]]);
 636             addr += 4;
 637         }
 638     }
 639
 640     if (do_r31) {
 641         stfun(env, addr, env->active_tc.gpr[31]);
 642     }
 643 }
 644
 645 #if defined(TARGET_MIPS64)
 646 void helper_ldm(CPUMIPSState *env, target_ulong addr, target_ulong reglist,
 647                 uint32_t mem_idx)
 648 {
 649     target_ulong base_reglist = reglist & 0xf;
 650     target_ulong do_r31 = reglist & 0x10;
 651 #ifdef CONFIG_USER_ONLY
 652 #undef ldfun
 653 #define ldfun(env, addr) ldq_raw(addr)
 654 #else
 655     uint64_t (*ldfun)(CPUMIPSState *env, target_ulong);
 656
 657     switch (mem_idx)
 658     {
 659     case 0: ldfun = cpu_ldq_kernel; break;
 660     case 1: ldfun = cpu_ldq_super; break;
 661     default:
 662     case 2: ldfun = cpu_ldq_user; break;
 663     }
 664 #endif
 665
 666     if (base_reglist > 0 && base_reglist <= ARRAY_SIZE (multiple_regs)) {
 667         target_ulong i;
 668
 669         for (i = 0; i < base_reglist; i++) {
 670             env->active_tc.gpr[multiple_regs[i]] = ldfun(env, addr);
 671             addr += 8;
 672         }
 673     }
 674
 675     if (do_r31) {
 676         env->active_tc.gpr[31] = ldfun(env, addr);
 677     }
 678 }
 679
 680 void helper_sdm(CPUMIPSState *env, target_ulong addr, target_ulong reglist,
 681                 uint32_t mem_idx)
 682 {
 683     target_ulong base_reglist = reglist & 0xf;
 684     target_ulong do_r31 = reglist & 0x10;
 685 #ifdef CONFIG_USER_ONLY
 686 #undef stfun
 687 #define stfun(env, addr, val) stq_raw(addr, val)
 688 #else
 689     void (*stfun)(CPUMIPSState *env, target_ulong, uint64_t);
 690
 691     switch (mem_idx)
 692     {
 693     case 0: stfun = cpu_stq_kernel; break;
 694     case 1: stfun = cpu_stq_super; break;
 695      default:
 696     case 2: stfun = cpu_stq_user; break;
 697     }
 698 #endif
 699
 700     if (base_reglist > 0 && base_reglist <= ARRAY_SIZE (multiple_regs)) {
 701         target_ulong i;
 702
 703         for (i = 0; i < base_reglist; i++) {
 704             stfun(env, addr, env->active_tc.gpr[multiple_regs[i]]);
 705             addr += 8;
 706         }
 707     }
 708
 709     if (do_r31) {
 710         stfun(env, addr, env->active_tc.gpr[31]);
 711     }
 712 }
 713 #endif
 714
 715 #ifndef CONFIG_USER_ONLY
 716 /* SMP helpers.  */
 717 static bool mips_vpe_is_wfi(MIPSCPU *c)
 718 {
 719     CPUMIPSState *env = &c->env;
 720
 721     /* If the VPE is halted but otherwise active, it means it's waiting for
 722        an interrupt.  */
 723     return env->halted && mips_vpe_active(env);
 724 }
 725
 726 static inline void mips_vpe_wake(CPUMIPSState *c)
 727 {
 728     /* Dont set ->halted = 0 directly, let it be done via cpu_has_work
 729        because there might be other conditions that state that c should
 730        be sleeping.  */
 731     cpu_interrupt(c, CPU_INTERRUPT_WAKE);
 732 }
 733
 734 static inline void mips_vpe_sleep(CPUMIPSState *c)
 735 {
 736     /* The VPE was shut off, really go to bed.
 737        Reset any old _WAKE requests.  */
 738     c->halted = 1;
 739     cpu_reset_interrupt(c, CPU_INTERRUPT_WAKE);
 740 }
 741
 742 static inline void mips_tc_wake(MIPSCPU *cpu, int tc)
 743 {
 744     CPUMIPSState *c = &cpu->env;
 745
 746     /* FIXME: TC reschedule.  */
 747     if (mips_vpe_active(c) && !mips_vpe_is_wfi(cpu)) {
 748         mips_vpe_wake(c);
 749     }
 750 }
 751
 752 static inline void mips_tc_sleep(CPUMIPSState *c, int tc)
 753 {
 754     /* FIXME: TC reschedule.  */
 755     if (!mips_vpe_active(c)) {
 756         mips_vpe_sleep(c);
 757     }
 758 }
 759
 760 /* tc should point to an int with the value of the global TC index.
 761    This function will transform it into a local index within the
 762    returned CPUMIPSState.
 763
 764    FIXME: This code assumes that all VPEs have the same number of TCs,
 765           which depends on runtime setup. Can probably be fixed by
 766           walking the list of CPUMIPSStates.  */
 767 static CPUMIPSState *mips_cpu_map_tc(CPUMIPSState *env, int *tc)
 768 {
 769     CPUMIPSState *other;
 770     int vpe_idx, nr_threads = env->nr_threads;
 771     int tc_idx = *tc;
 772
 773     if (!(env->CP0_VPEConf0 & (1 << CP0VPEC0_MVP))) {
 774         /* Not allowed to address other CPUs.  */
 775         *tc = env->current_tc;
 776         return env;
 777     }
 778
 779     vpe_idx = tc_idx / nr_threads;
 780     *tc = tc_idx % nr_threads;
 781     other = qemu_get_cpu(vpe_idx);
 782     return other ? other : env;
 783 }
 784
 785 /* The per VPE CP0_Status register shares some fields with the per TC
 786    CP0_TCStatus registers. These fields are wired to the same registers,
 787    so changes to either of them should be reflected on both registers.
 788
 789    Also, EntryHi shares the bottom 8 bit ASID with TCStauts.
 790
 791    These helper call synchronizes the regs for a given cpu.  */
 792
 793 /* Called for updates to CP0_Status.  */
 794 static void sync_c0_status(CPUMIPSState *env, CPUMIPSState *cpu, int tc)
 795 {
 796     int32_t tcstatus, *tcst;
 797     uint32_t v = cpu->CP0_Status;
 798     uint32_t cu, mx, asid, ksu;
 799     uint32_t mask = ((1 << CP0TCSt_TCU3)
 800                        | (1 << CP0TCSt_TCU2)
 801                        | (1 << CP0TCSt_TCU1)
 802                        | (1 << CP0TCSt_TCU0)
 803                        | (1 << CP0TCSt_TMX)
 804                        | (3 << CP0TCSt_TKSU)
 805                        | (0xff << CP0TCSt_TASID));
 806
 807     cu = (v >> CP0St_CU0) & 0xf;
 808     mx = (v >> CP0St_MX) & 0x1;
 809     ksu = (v >> CP0St_KSU) & 0x3;
 810     asid = env->CP0_EntryHi & 0xff;
 811
 812     tcstatus = cu << CP0TCSt_TCU0;
 813     tcstatus |= mx << CP0TCSt_TMX;
 814     tcstatus |= ksu << CP0TCSt_TKSU;
 815     tcstatus |= asid;
 816
 817     if (tc == cpu->current_tc) {
 818         tcst = &cpu->active_tc.CP0_TCStatus;
 819     } else {
 820         tcst = &cpu->tcs[tc].CP0_TCStatus;
 821     }
 822
 823     *tcst &= ~mask;
 824     *tcst |= tcstatus;
 825     compute_hflags(cpu);
 826 }
 827
 828 /* Called for updates to CP0_TCStatus.  */
 829 static void sync_c0_tcstatus(CPUMIPSState *cpu, int tc,
 830                              target_ulong v)
 831 {
 832     uint32_t status;
 833     uint32_t tcu, tmx, tasid, tksu;
 834     uint32_t mask = ((1 << CP0St_CU3)
 835                        | (1 << CP0St_CU2)
 836                        | (1 << CP0St_CU1)
 837                        | (1 << CP0St_CU0)
 838                        | (1 << CP0St_MX)
 839                        | (3 << CP0St_KSU));
 840
 841     tcu = (v >> CP0TCSt_TCU0) & 0xf;
 842     tmx = (v >> CP0TCSt_TMX) & 0x1;
 843     tasid = v & 0xff;
 844     tksu = (v >> CP0TCSt_TKSU) & 0x3;
 845
 846     status = tcu << CP0St_CU0;
 847     status |= tmx << CP0St_MX;
 848     status |= tksu << CP0St_KSU;
 849
 850     cpu->CP0_Status &= ~mask;
 851     cpu->CP0_Status |= status;
 852
 853     /* Sync the TASID with EntryHi.  */
 854     cpu->CP0_EntryHi &= ~0xff;
 855     cpu->CP0_EntryHi = tasid;
 856
 857     compute_hflags(cpu);
 858 }
 859
 860 /* Called for updates to CP0_EntryHi.  */
 861 static void sync_c0_entryhi(CPUMIPSState *cpu, int tc)
 862 {
 863     int32_t *tcst;
 864     uint32_t asid, v = cpu->CP0_EntryHi;
 865
 866     asid = v & 0xff;
 867
 868     if (tc == cpu->current_tc) {
 869         tcst = &cpu->active_tc.CP0_TCStatus;
 870     } else {
 871         tcst = &cpu->tcs[tc].CP0_TCStatus;
 872     }
 873
 874     *tcst &= ~0xff;
 875     *tcst |= asid;
 876 }
 877
 878 /* CP0 helpers */
 879 target_ulong helper_mfc0_mvpcontrol(CPUMIPSState *env)
 880 {
 881     return env->mvp->CP0_MVPControl;
 882 }
 883
 884 target_ulong helper_mfc0_mvpconf0(CPUMIPSState *env)
 885 {
 886     return env->mvp->CP0_MVPConf0;
 887 }
 888
 889 target_ulong helper_mfc0_mvpconf1(CPUMIPSState *env)
 890 {
 891     return env->mvp->CP0_MVPConf1;
 892 }
 893
 894 target_ulong helper_mfc0_random(CPUMIPSState *env)
 895 {
 896     return (int32_t)cpu_mips_get_random(env);
 897 }
 898
 899 target_ulong helper_mfc0_tcstatus(CPUMIPSState *env)
 900 {
 901     return env->active_tc.CP0_TCStatus;
 902 }
 903
 904 target_ulong helper_mftc0_tcstatus(CPUMIPSState *env)
 905 {
 906     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
 907     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
 908
 909     if (other_tc == other->current_tc)
 910         return other->active_tc.CP0_TCStatus;
 911     else
 912         return other->tcs[other_tc].CP0_TCStatus;
 913 }
 914
 915 target_ulong helper_mfc0_tcbind(CPUMIPSState *env)
 916 {
 917     return env->active_tc.CP0_TCBind;
 918 }
 919
 920 target_ulong helper_mftc0_tcbind(CPUMIPSState *env)
 921 {
 922     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
 923     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
 924
 925     if (other_tc == other->current_tc)
 926         return other->active_tc.CP0_TCBind;
 927     else
 928         return other->tcs[other_tc].CP0_TCBind;
 929 }
 930
 931 target_ulong helper_mfc0_tcrestart(CPUMIPSState *env)
 932 {
 933     return env->active_tc.PC;
 934 }
 935
 936 target_ulong helper_mftc0_tcrestart(CPUMIPSState *env)
 937 {
 938     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
 939     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
 940
 941     if (other_tc == other->current_tc)
 942         return other->active_tc.PC;
 943     else
 944         return other->tcs[other_tc].PC;
 945 }
 946
 947 target_ulong helper_mfc0_tchalt(CPUMIPSState *env)
 948 {
 949     return env->active_tc.CP0_TCHalt;
 950 }
 951
 952 target_ulong helper_mftc0_tchalt(CPUMIPSState *env)
 953 {
 954     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
 955     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
 956
 957     if (other_tc == other->current_tc)
 958         return other->active_tc.CP0_TCHalt;
 959     else
 960         return other->tcs[other_tc].CP0_TCHalt;
 961 }
 962
 963 target_ulong helper_mfc0_tccontext(CPUMIPSState *env)
 964 {
 965     return env->active_tc.CP0_TCContext;
 966 }
 967
 968 target_ulong helper_mftc0_tccontext(CPUMIPSState *env)
 969 {
 970     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
 971     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
 972
 973     if (other_tc == other->current_tc)
 974         return other->active_tc.CP0_TCContext;
 975     else
 976         return other->tcs[other_tc].CP0_TCContext;
 977 }
 978
 979 target_ulong helper_mfc0_tcschedule(CPUMIPSState *env)
 980 {
 981     return env->active_tc.CP0_TCSchedule;
 982 }
 983
 984 target_ulong helper_mftc0_tcschedule(CPUMIPSState *env)
 985 {
 986     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
 987     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
 988
 989     if (other_tc == other->current_tc)
 990         return other->active_tc.CP0_TCSchedule;
 991     else
 992         return other->tcs[other_tc].CP0_TCSchedule;
 993 }
 994
 995 target_ulong helper_mfc0_tcschefback(CPUMIPSState *env)
 996 {
 997     return env->active_tc.CP0_TCScheFBack;
 998 }
 999
1000 target_ulong helper_mftc0_tcschefback(CPUMIPSState *env)
1001 {
1002     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1003     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1004
1005     if (other_tc == other->current_tc)
1006         return other->active_tc.CP0_TCScheFBack;
1007     else
1008         return other->tcs[other_tc].CP0_TCScheFBack;
1009 }
1010
1011 target_ulong helper_mfc0_count(CPUMIPSState *env)
1012 {
1013     return (int32_t)cpu_mips_get_count(env);
1014 }
1015
1016 target_ulong helper_mftc0_entryhi(CPUMIPSState *env)
1017 {
1018     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1019     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1020
1021     return other->CP0_EntryHi;
1022 }
1023
1024 target_ulong helper_mftc0_cause(CPUMIPSState *env)
1025 {
1026     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1027     int32_t tccause;
1028     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1029
1030     if (other_tc == other->current_tc) {
1031         tccause = other->CP0_Cause;
1032     } else {
1033         tccause = other->CP0_Cause;
1034     }
1035
1036     return tccause;
1037 }
1038
1039 target_ulong helper_mftc0_status(CPUMIPSState *env)
1040 {
1041     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1042     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1043
1044     return other->CP0_Status;
1045 }
1046
1047 target_ulong helper_mfc0_lladdr(CPUMIPSState *env)
1048 {
1049     return (int32_t)(env->lladdr >> env->CP0_LLAddr_shift);
1050 }
1051
1052 target_ulong helper_mfc0_watchlo(CPUMIPSState *env, uint32_t sel)
1053 {
1054     return (int32_t)env->CP0_WatchLo[sel];
1055 }
1056
1057 target_ulong helper_mfc0_watchhi(CPUMIPSState *env, uint32_t sel)
1058 {
1059     return env->CP0_WatchHi[sel];
1060 }
1061
1062 target_ulong helper_mfc0_debug(CPUMIPSState *env)
1063 {
1064     target_ulong t0 = env->CP0_Debug;
1065     if (env->hflags & MIPS_HFLAG_DM)
1066         t0 |= 1 << CP0DB_DM;
1067
1068     return t0;
1069 }
1070
1071 target_ulong helper_mftc0_debug(CPUMIPSState *env)
1072 {
1073     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1074     int32_t tcstatus;
1075     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1076
1077     if (other_tc == other->current_tc)
1078         tcstatus = other->active_tc.CP0_Debug_tcstatus;
1079     else
1080         tcstatus = other->tcs[other_tc].CP0_Debug_tcstatus;
1081
1082     /* XXX: Might be wrong, check with EJTAG spec. */
1083     return (other->CP0_Debug & ~((1 << CP0DB_SSt) | (1 << CP0DB_Halt))) |
1084             (tcstatus & ((1 << CP0DB_SSt) | (1 << CP0DB_Halt)));
1085 }
1086
1087 #if defined(TARGET_MIPS64)
1088 target_ulong helper_dmfc0_tcrestart(CPUMIPSState *env)
1089 {
1090     return env->active_tc.PC;
1091 }
1092
1093 target_ulong helper_dmfc0_tchalt(CPUMIPSState *env)
1094 {
1095     return env->active_tc.CP0_TCHalt;
1096 }
1097
1098 target_ulong helper_dmfc0_tccontext(CPUMIPSState *env)
1099 {
1100     return env->active_tc.CP0_TCContext;
1101 }
1102
1103 target_ulong helper_dmfc0_tcschedule(CPUMIPSState *env)
1104 {
1105     return env->active_tc.CP0_TCSchedule;
1106 }
1107
1108 target_ulong helper_dmfc0_tcschefback(CPUMIPSState *env)
1109 {
1110     return env->active_tc.CP0_TCScheFBack;
1111 }
1112
1113 target_ulong helper_dmfc0_lladdr(CPUMIPSState *env)
1114 {
1115     return env->lladdr >> env->CP0_LLAddr_shift;
1116 }
1117
1118 target_ulong helper_dmfc0_watchlo(CPUMIPSState *env, uint32_t sel)
1119 {
1120     return env->CP0_WatchLo[sel];
1121 }
1122 #endif /* TARGET_MIPS64 */
1123
1124 void helper_mtc0_index(CPUMIPSState *env, target_ulong arg1)
1125 {
1126     int num = 1;
1127     unsigned int tmp = env->tlb->nb_tlb;
1128
1129     do {
1130         tmp >>= 1;
1131         num <<= 1;
1132     } while (tmp);
1133     env->CP0_Index = (env->CP0_Index & 0x80000000) | (arg1 & (num - 1));
1134 }
1135
1136 void helper_mtc0_mvpcontrol(CPUMIPSState *env, target_ulong arg1)
1137 {
1138     uint32_t mask = 0;
1139     uint32_t newval;
1140
1141     if (env->CP0_VPEConf0 & (1 << CP0VPEC0_MVP))
1142         mask |= (1 << CP0MVPCo_CPA) | (1 << CP0MVPCo_VPC) |
1143                 (1 << CP0MVPCo_EVP);
1144     if (env->mvp->CP0_MVPControl & (1 << CP0MVPCo_VPC))
1145         mask |= (1 << CP0MVPCo_STLB);
1146     newval = (env->mvp->CP0_MVPControl & ~mask) | (arg1 & mask);
1147
1148     // TODO: Enable/disable shared TLB, enable/disable VPEs.
1149
1150     env->mvp->CP0_MVPControl = newval;
1151 }
1152
1153 void helper_mtc0_vpecontrol(CPUMIPSState *env, target_ulong arg1)
1154 {
1155     uint32_t mask;
1156     uint32_t newval;
1157
1158     mask = (1 << CP0VPECo_YSI) | (1 << CP0VPECo_GSI) |
1159            (1 << CP0VPECo_TE) | (0xff << CP0VPECo_TargTC);
1160     newval = (env->CP0_VPEControl & ~mask) | (arg1 & mask);
1161
1162     /* Yield scheduler intercept not implemented. */
1163     /* Gating storage scheduler intercept not implemented. */
1164
1165     // TODO: Enable/disable TCs.
1166
1167     env->CP0_VPEControl = newval;
1168 }
1169
1170 void helper_mttc0_vpecontrol(CPUMIPSState *env, target_ulong arg1)
1171 {
1172     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1173     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1174     uint32_t mask;
1175     uint32_t newval;
1176
1177     mask = (1 << CP0VPECo_YSI) | (1 << CP0VPECo_GSI) |
1178            (1 << CP0VPECo_TE) | (0xff << CP0VPECo_TargTC);
1179     newval = (other->CP0_VPEControl & ~mask) | (arg1 & mask);
1180
1181     /* TODO: Enable/disable TCs.  */
1182
1183     other->CP0_VPEControl = newval;
1184 }
1185
1186 target_ulong helper_mftc0_vpecontrol(CPUMIPSState *env)
1187 {
1188     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1189     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1190     /* FIXME: Mask away return zero on read bits.  */
1191     return other->CP0_VPEControl;
1192 }
1193
1194 target_ulong helper_mftc0_vpeconf0(CPUMIPSState *env)
1195 {
1196     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1197     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1198
1199     return other->CP0_VPEConf0;
1200 }
1201
1202 void helper_mtc0_vpeconf0(CPUMIPSState *env, target_ulong arg1)
1203 {
1204     uint32_t mask = 0;
1205     uint32_t newval;
1206
1207     if (env->CP0_VPEConf0 & (1 << CP0VPEC0_MVP)) {
1208         if (env->CP0_VPEConf0 & (1 << CP0VPEC0_VPA))
1209             mask |= (0xff << CP0VPEC0_XTC);
1210         mask |= (1 << CP0VPEC0_MVP) | (1 << CP0VPEC0_VPA);
1211     }
1212     newval = (env->CP0_VPEConf0 & ~mask) | (arg1 & mask);
1213
1214     // TODO: TC exclusive handling due to ERL/EXL.
1215
1216     env->CP0_VPEConf0 = newval;
1217 }
1218
1219 void helper_mttc0_vpeconf0(CPUMIPSState *env, target_ulong arg1)
1220 {
1221     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1222     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1223     uint32_t mask = 0;
1224     uint32_t newval;
1225
1226     mask |= (1 << CP0VPEC0_MVP) | (1 << CP0VPEC0_VPA);
1227     newval = (other->CP0_VPEConf0 & ~mask) | (arg1 & mask);
1228
1229     /* TODO: TC exclusive handling due to ERL/EXL.  */
1230     other->CP0_VPEConf0 = newval;
1231 }
1232
1233 void helper_mtc0_vpeconf1(CPUMIPSState *env, target_ulong arg1)
1234 {
1235     uint32_t mask = 0;
1236     uint32_t newval;
1237
1238     if (env->mvp->CP0_MVPControl & (1 << CP0MVPCo_VPC))
1239         mask |= (0xff << CP0VPEC1_NCX) | (0xff << CP0VPEC1_NCP2) |
1240                 (0xff << CP0VPEC1_NCP1);
1241     newval = (env->CP0_VPEConf1 & ~mask) | (arg1 & mask);
1242
1243     /* UDI not implemented. */
1244     /* CP2 not implemented. */
1245
1246     // TODO: Handle FPU (CP1) binding.
1247
1248     env->CP0_VPEConf1 = newval;
1249 }
1250
1251 void helper_mtc0_yqmask(CPUMIPSState *env, target_ulong arg1)
1252 {
1253     /* Yield qualifier inputs not implemented. */
1254     env->CP0_YQMask = 0x00000000;
1255 }
1256
1257 void helper_mtc0_vpeopt(CPUMIPSState *env, target_ulong arg1)
1258 {
1259     env->CP0_VPEOpt = arg1 & 0x0000ffff;
1260 }
1261
1262 void helper_mtc0_entrylo0(CPUMIPSState *env, target_ulong arg1)
1263 {
1264     /* Large physaddr (PABITS) not implemented */
1265     /* 1k pages not implemented */
1266     env->CP0_EntryLo0 = arg1 & 0x3FFFFFFF;
1267 }
1268
1269 void helper_mtc0_tcstatus(CPUMIPSState *env, target_ulong arg1)
1270 {
1271     uint32_t mask = env->CP0_TCStatus_rw_bitmask;
1272     uint32_t newval;
1273
1274     newval = (env->active_tc.CP0_TCStatus & ~mask) | (arg1 & mask);
1275
1276     env->active_tc.CP0_TCStatus = newval;
1277     sync_c0_tcstatus(env, env->current_tc, newval);
1278 }
1279
1280 void helper_mttc0_tcstatus(CPUMIPSState *env, target_ulong arg1)
1281 {
1282     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1283     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1284
1285     if (other_tc == other->current_tc)
1286         other->active_tc.CP0_TCStatus = arg1;
1287     else
1288         other->tcs[other_tc].CP0_TCStatus = arg1;
1289     sync_c0_tcstatus(other, other_tc, arg1);
1290 }
1291
1292 void helper_mtc0_tcbind(CPUMIPSState *env, target_ulong arg1)
1293 {
1294     uint32_t mask = (1 << CP0TCBd_TBE);
1295     uint32_t newval;
1296
1297     if (env->mvp->CP0_MVPControl & (1 << CP0MVPCo_VPC))
1298         mask |= (1 << CP0TCBd_CurVPE);
1299     newval = (env->active_tc.CP0_TCBind & ~mask) | (arg1 & mask);
1300     env->active_tc.CP0_TCBind = newval;
1301 }
1302
1303 void helper_mttc0_tcbind(CPUMIPSState *env, target_ulong arg1)
1304 {
1305     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1306     uint32_t mask = (1 << CP0TCBd_TBE);
1307     uint32_t newval;
1308     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1309
1310     if (other->mvp->CP0_MVPControl & (1 << CP0MVPCo_VPC))
1311         mask |= (1 << CP0TCBd_CurVPE);
1312     if (other_tc == other->current_tc) {
1313         newval = (other->active_tc.CP0_TCBind & ~mask) | (arg1 & mask);
1314         other->active_tc.CP0_TCBind = newval;
1315     } else {
1316         newval = (other->tcs[other_tc].CP0_TCBind & ~mask) | (arg1 & mask);
1317         other->tcs[other_tc].CP0_TCBind = newval;
1318     }
1319 }
1320
1321 void helper_mtc0_tcrestart(CPUMIPSState *env, target_ulong arg1)
1322 {
1323     env->active_tc.PC = arg1;
1324     env->active_tc.CP0_TCStatus &= ~(1 << CP0TCSt_TDS);
1325     env->lladdr = 0ULL;
1326     /* MIPS16 not implemented. */
1327 }
1328
1329 void helper_mttc0_tcrestart(CPUMIPSState *env, target_ulong arg1)
1330 {
1331     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1332     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1333
1334     if (other_tc == other->current_tc) {
1335         other->active_tc.PC = arg1;
1336         other->active_tc.CP0_TCStatus &= ~(1 << CP0TCSt_TDS);
1337         other->lladdr = 0ULL;
1338         /* MIPS16 not implemented. */
1339     } else {
1340         other->tcs[other_tc].PC = arg1;
1341         other->tcs[other_tc].CP0_TCStatus &= ~(1 << CP0TCSt_TDS);
1342         other->lladdr = 0ULL;
1343         /* MIPS16 not implemented. */
1344     }
1345 }
1346
1347 void helper_mtc0_tchalt(CPUMIPSState *env, target_ulong arg1)
1348 {
1349     MIPSCPU *cpu = mips_env_get_cpu(env);
1350
1351     env->active_tc.CP0_TCHalt = arg1 & 0x1;
1352
1353     // TODO: Halt TC / Restart (if allocated+active) TC.
1354     if (env->active_tc.CP0_TCHalt & 1) {
1355         mips_tc_sleep(env, env->current_tc);
1356     } else {
1357         mips_tc_wake(cpu, env->current_tc);
1358     }
1359 }
1360
1361 void helper_mttc0_tchalt(CPUMIPSState *env, target_ulong arg1)
1362 {
1363     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1364     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1365     MIPSCPU *other_cpu = mips_env_get_cpu(other);
1366
1367     // TODO: Halt TC / Restart (if allocated+active) TC.
1368
1369     if (other_tc == other->current_tc)
1370         other->active_tc.CP0_TCHalt = arg1;
1371     else
1372         other->tcs[other_tc].CP0_TCHalt = arg1;
1373
1374     if (arg1 & 1) {
1375         mips_tc_sleep(other, other_tc);
1376     } else {
1377         mips_tc_wake(other_cpu, other_tc);
1378     }
1379 }
1380
1381 void helper_mtc0_tccontext(CPUMIPSState *env, target_ulong arg1)
1382 {
1383     env->active_tc.CP0_TCContext = arg1;
1384 }
1385
1386 void helper_mttc0_tccontext(CPUMIPSState *env, target_ulong arg1)
1387 {
1388     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1389     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1390
1391     if (other_tc == other->current_tc)
1392         other->active_tc.CP0_TCContext = arg1;
1393     else
1394         other->tcs[other_tc].CP0_TCContext = arg1;
1395 }
1396
1397 void helper_mtc0_tcschedule(CPUMIPSState *env, target_ulong arg1)
1398 {
1399     env->active_tc.CP0_TCSchedule = arg1;
1400 }
1401
1402 void helper_mttc0_tcschedule(CPUMIPSState *env, target_ulong arg1)
1403 {
1404     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1405     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1406
1407     if (other_tc == other->current_tc)
1408         other->active_tc.CP0_TCSchedule = arg1;
1409     else
1410         other->tcs[other_tc].CP0_TCSchedule = arg1;
1411 }
1412
1413 void helper_mtc0_tcschefback(CPUMIPSState *env, target_ulong arg1)
1414 {
1415     env->active_tc.CP0_TCScheFBack = arg1;
1416 }
1417
1418 void helper_mttc0_tcschefback(CPUMIPSState *env, target_ulong arg1)
1419 {
1420     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1421     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1422
1423     if (other_tc == other->current_tc)
1424         other->active_tc.CP0_TCScheFBack = arg1;
1425     else
1426         other->tcs[other_tc].CP0_TCScheFBack = arg1;
1427 }
1428
1429 void helper_mtc0_entrylo1(CPUMIPSState *env, target_ulong arg1)
1430 {
1431     /* Large physaddr (PABITS) not implemented */
1432     /* 1k pages not implemented */
1433     env->CP0_EntryLo1 = arg1 & 0x3FFFFFFF;
1434 }
1435
1436 void helper_mtc0_context(CPUMIPSState *env, target_ulong arg1)
1437 {
1438     env->CP0_Context = (env->CP0_Context & 0x007FFFFF) | (arg1 & ~0x007FFFFF);
1439 }
1440
1441 void helper_mtc0_pagemask(CPUMIPSState *env, target_ulong arg1)
1442 {
1443     /* 1k pages not implemented */
1444     env->CP0_PageMask = arg1 & (0x1FFFFFFF & (TARGET_PAGE_MASK << 1));
1445 }
1446
1447 void helper_mtc0_pagegrain(CPUMIPSState *env, target_ulong arg1)
1448 {
1449     /* SmartMIPS not implemented */
1450     /* Large physaddr (PABITS) not implemented */
1451     /* 1k pages not implemented */
1452     env->CP0_PageGrain = 0;
1453 }
1454
1455 void helper_mtc0_wired(CPUMIPSState *env, target_ulong arg1)
1456 {
1457     env->CP0_Wired = arg1 % env->tlb->nb_tlb;
1458 }
1459
1460 void helper_mtc0_srsconf0(CPUMIPSState *env, target_ulong arg1)
1461 {
1462     env->CP0_SRSConf0 |= arg1 & env->CP0_SRSConf0_rw_bitmask;
1463 }
1464
1465 void helper_mtc0_srsconf1(CPUMIPSState *env, target_ulong arg1)
1466 {
1467     env->CP0_SRSConf1 |= arg1 & env->CP0_SRSConf1_rw_bitmask;
1468 }
1469
1470 void helper_mtc0_srsconf2(CPUMIPSState *env, target_ulong arg1)
1471 {
1472     env->CP0_SRSConf2 |= arg1 & env->CP0_SRSConf2_rw_bitmask;
1473 }
1474
1475 void helper_mtc0_srsconf3(CPUMIPSState *env, target_ulong arg1)
1476 {
1477     env->CP0_SRSConf3 |= arg1 & env->CP0_SRSConf3_rw_bitmask;
1478 }
1479
1480 void helper_mtc0_srsconf4(CPUMIPSState *env, target_ulong arg1)
1481 {
1482     env->CP0_SRSConf4 |= arg1 & env->CP0_SRSConf4_rw_bitmask;
1483 }
1484
1485 void helper_mtc0_hwrena(CPUMIPSState *env, target_ulong arg1)
1486 {
1487     env->CP0_HWREna = arg1 & 0x0000000F;
1488 }
1489
1490 void helper_mtc0_count(CPUMIPSState *env, target_ulong arg1)
1491 {
1492     cpu_mips_store_count(env, arg1);
1493 }
1494
1495 void helper_mtc0_entryhi(CPUMIPSState *env, target_ulong arg1)
1496 {
1497     target_ulong old, val;
1498
1499     /* 1k pages not implemented */
1500     val = arg1 & ((TARGET_PAGE_MASK << 1) | 0xFF);
1501 #if defined(TARGET_MIPS64)
1502     val &= env->SEGMask;
1503 #endif
1504     old = env->CP0_EntryHi;
1505     env->CP0_EntryHi = val;
1506     if (env->CP0_Config3 & (1 << CP0C3_MT)) {
1507         sync_c0_entryhi(env, env->current_tc);
1508     }
1509     /* If the ASID changes, flush qemu's TLB.  */
1510     if ((old & 0xFF) != (val & 0xFF))
1511         cpu_mips_tlb_flush(env, 1);
1512 }
1513
1514 void helper_mttc0_entryhi(CPUMIPSState *env, target_ulong arg1)
1515 {
1516     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1517     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1518
1519     other->CP0_EntryHi = arg1;
1520     sync_c0_entryhi(other, other_tc);
1521 }
1522
1523 void helper_mtc0_compare(CPUMIPSState *env, target_ulong arg1)
1524 {
1525     cpu_mips_store_compare(env, arg1);
1526 }
1527
1528 void helper_mtc0_status(CPUMIPSState *env, target_ulong arg1)
1529 {
1530     uint32_t val, old;
1531     uint32_t mask = env->CP0_Status_rw_bitmask;
1532
1533     val = arg1 & mask;
1534     old = env->CP0_Status;
1535     env->CP0_Status = (env->CP0_Status & ~mask) | val;
1536     if (env->CP0_Config3 & (1 << CP0C3_MT)) {
1537         sync_c0_status(env, env, env->current_tc);
1538     } else {
1539         compute_hflags(env);
1540     }
1541
1542     if (qemu_loglevel_mask(CPU_LOG_EXEC)) {
1543         qemu_log("Status %08x (%08x) => %08x (%08x) Cause %08x",
1544                 old, old & env->CP0_Cause & CP0Ca_IP_mask,
1545                 val, val & env->CP0_Cause & CP0Ca_IP_mask,
1546                 env->CP0_Cause);
1547         switch (env->hflags & MIPS_HFLAG_KSU) {
1548         case MIPS_HFLAG_UM: qemu_log(", UM\n"); break;
1549         case MIPS_HFLAG_SM: qemu_log(", SM\n"); break;
1550         case MIPS_HFLAG_KM: qemu_log("\n"); break;
1551         default: cpu_abort(env, "Invalid MMU mode!\n"); break;
1552         }
1553     }
1554 }
1555
1556 void helper_mttc0_status(CPUMIPSState *env, target_ulong arg1)
1557 {
1558     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1559     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1560
1561     other->CP0_Status = arg1 & ~0xf1000018;
1562     sync_c0_status(env, other, other_tc);
1563 }
1564
1565 void helper_mtc0_intctl(CPUMIPSState *env, target_ulong arg1)
1566 {
1567     /* vectored interrupts not implemented, no performance counters. */
1568     env->CP0_IntCtl = (env->CP0_IntCtl & ~0x000003e0) | (arg1 & 0x000003e0);
1569 }
1570
1571 void helper_mtc0_srsctl(CPUMIPSState *env, target_ulong arg1)
1572 {
1573     uint32_t mask = (0xf << CP0SRSCtl_ESS) | (0xf << CP0SRSCtl_PSS);
1574     env->CP0_SRSCtl = (env->CP0_SRSCtl & ~mask) | (arg1 & mask);
1575 }
1576
1577 static void mtc0_cause(CPUMIPSState *cpu, target_ulong arg1)
1578 {
1579     uint32_t mask = 0x00C00300;
1580     uint32_t old = cpu->CP0_Cause;
1581     int i;
1582
1583     if (cpu->insn_flags & ISA_MIPS32R2) {
1584         mask |= 1 << CP0Ca_DC;
1585     }
1586
1587     cpu->CP0_Cause = (cpu->CP0_Cause & ~mask) | (arg1 & mask);
1588
1589     if ((old ^ cpu->CP0_Cause) & (1 << CP0Ca_DC)) {
1590         if (cpu->CP0_Cause & (1 << CP0Ca_DC)) {
1591             cpu_mips_stop_count(cpu);
1592         } else {
1593             cpu_mips_start_count(cpu);
1594         }
1595     }
1596
1597     /* Set/reset software interrupts */
1598     for (i = 0 ; i < 2 ; i++) {
1599         if ((old ^ cpu->CP0_Cause) & (1 << (CP0Ca_IP + i))) {
1600             cpu_mips_soft_irq(cpu, i, cpu->CP0_Cause & (1 << (CP0Ca_IP + i)));
1601         }
1602     }
1603 }
1604
1605 void helper_mtc0_cause(CPUMIPSState *env, target_ulong arg1)
1606 {
1607     mtc0_cause(env, arg1);
1608 }
1609
1610 void helper_mttc0_cause(CPUMIPSState *env, target_ulong arg1)
1611 {
1612     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1613     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1614
1615     mtc0_cause(other, arg1);
1616 }
1617
1618 target_ulong helper_mftc0_epc(CPUMIPSState *env)
1619 {
1620     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1621     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1622
1623     return other->CP0_EPC;
1624 }
1625
1626 target_ulong helper_mftc0_ebase(CPUMIPSState *env)
1627 {
1628     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1629     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1630
1631     return other->CP0_EBase;
1632 }
1633
1634 void helper_mtc0_ebase(CPUMIPSState *env, target_ulong arg1)
1635 {
1636     /* vectored interrupts not implemented */
1637     env->CP0_EBase = (env->CP0_EBase & ~0x3FFFF000) | (arg1 & 0x3FFFF000);
1638 }
1639
1640 void helper_mttc0_ebase(CPUMIPSState *env, target_ulong arg1)
1641 {
1642     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1643     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1644     other->CP0_EBase = (other->CP0_EBase & ~0x3FFFF000) | (arg1 & 0x3FFFF000);
1645 }
1646
1647 target_ulong helper_mftc0_configx(CPUMIPSState *env, target_ulong idx)
1648 {
1649     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1650     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1651
1652     switch (idx) {
1653     case 0: return other->CP0_Config0;
1654     case 1: return other->CP0_Config1;
1655     case 2: return other->CP0_Config2;
1656     case 3: return other->CP0_Config3;
1657     /* 4 and 5 are reserved.  */
1658     case 6: return other->CP0_Config6;
1659     case 7: return other->CP0_Config7;
1660     default:
1661         break;
1662     }
1663     return 0;
1664 }
1665
1666 void helper_mtc0_config0(CPUMIPSState *env, target_ulong arg1)
1667 {
1668     env->CP0_Config0 = (env->CP0_Config0 & 0x81FFFFF8) | (arg1 & 0x00000007);
1669 }
1670
1671 void helper_mtc0_config2(CPUMIPSState *env, target_ulong arg1)
1672 {
1673     /* tertiary/secondary caches not implemented */
1674     env->CP0_Config2 = (env->CP0_Config2 & 0x8FFF0FFF);
1675 }
1676
1677 void helper_mtc0_lladdr(CPUMIPSState *env, target_ulong arg1)
1678 {
1679     target_long mask = env->CP0_LLAddr_rw_bitmask;
1680     arg1 = arg1 << env->CP0_LLAddr_shift;
1681     env->lladdr = (env->lladdr & ~mask) | (arg1 & mask);
1682 }
1683
1684 void helper_mtc0_watchlo(CPUMIPSState *env, target_ulong arg1, uint32_t sel)
1685 {
1686     /* Watch exceptions for instructions, data loads, data stores
1687        not implemented. */
1688     env->CP0_WatchLo[sel] = (arg1 & ~0x7);
1689 }
1690
1691 void helper_mtc0_watchhi(CPUMIPSState *env, target_ulong arg1, uint32_t sel)
1692 {
1693     env->CP0_WatchHi[sel] = (arg1 & 0x40FF0FF8);
1694     env->CP0_WatchHi[sel] &= ~(env->CP0_WatchHi[sel] & arg1 & 0x7);
1695 }
1696
1697 void helper_mtc0_xcontext(CPUMIPSState *env, target_ulong arg1)
1698 {
1699     target_ulong mask = (1ULL << (env->SEGBITS - 7)) - 1;
1700     env->CP0_XContext = (env->CP0_XContext & mask) | (arg1 & ~mask);
1701 }
1702
1703 void helper_mtc0_framemask(CPUMIPSState *env, target_ulong arg1)
1704 {
1705     env->CP0_Framemask = arg1; /* XXX */
1706 }
1707
1708 void helper_mtc0_debug(CPUMIPSState *env, target_ulong arg1)
1709 {
1710     env->CP0_Debug = (env->CP0_Debug & 0x8C03FC1F) | (arg1 & 0x13300120);
1711     if (arg1 & (1 << CP0DB_DM))
1712         env->hflags |= MIPS_HFLAG_DM;
1713     else
1714         env->hflags &= ~MIPS_HFLAG_DM;
1715 }
1716
1717 void helper_mttc0_debug(CPUMIPSState *env, target_ulong arg1)
1718 {
1719     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1720     uint32_t val = arg1 & ((1 << CP0DB_SSt) | (1 << CP0DB_Halt));
1721     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1722
1723     /* XXX: Might be wrong, check with EJTAG spec. */
1724     if (other_tc == other->current_tc)
1725         other->active_tc.CP0_Debug_tcstatus = val;
1726     else
1727         other->tcs[other_tc].CP0_Debug_tcstatus = val;
1728     other->CP0_Debug = (other->CP0_Debug &
1729                      ((1 << CP0DB_SSt) | (1 << CP0DB_Halt))) |
1730                      (arg1 & ~((1 << CP0DB_SSt) | (1 << CP0DB_Halt)));
1731 }
1732
1733 void helper_mtc0_performance0(CPUMIPSState *env, target_ulong arg1)
1734 {
1735     env->CP0_Performance0 = arg1 & 0x000007ff;
1736 }
1737
1738 void helper_mtc0_taglo(CPUMIPSState *env, target_ulong arg1)
1739 {
1740     env->CP0_TagLo = arg1 & 0xFFFFFCF6;
1741 }
1742
1743 void helper_mtc0_datalo(CPUMIPSState *env, target_ulong arg1)
1744 {
1745     env->CP0_DataLo = arg1; /* XXX */
1746 }
1747
1748 void helper_mtc0_taghi(CPUMIPSState *env, target_ulong arg1)
1749 {
1750     env->CP0_TagHi = arg1; /* XXX */
1751 }
1752
1753 void helper_mtc0_datahi(CPUMIPSState *env, target_ulong arg1)
1754 {
1755     env->CP0_DataHi = arg1; /* XXX */
1756 }
1757
1758 /* MIPS MT functions */
1759 target_ulong helper_mftgpr(CPUMIPSState *env, uint32_t sel)
1760 {
1761     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1762     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1763
1764     if (other_tc == other->current_tc)
1765         return other->active_tc.gpr[sel];
1766     else
1767         return other->tcs[other_tc].gpr[sel];
1768 }
1769
1770 target_ulong helper_mftlo(CPUMIPSState *env, uint32_t sel)
1771 {
1772     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1773     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1774
1775     if (other_tc == other->current_tc)
1776         return other->active_tc.LO[sel];
1777     else
1778         return other->tcs[other_tc].LO[sel];
1779 }
1780
1781 target_ulong helper_mfthi(CPUMIPSState *env, uint32_t sel)
1782 {
1783     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1784     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1785
1786     if (other_tc == other->current_tc)
1787         return other->active_tc.HI[sel];
1788     else
1789         return other->tcs[other_tc].HI[sel];
1790 }
1791
1792 target_ulong helper_mftacx(CPUMIPSState *env, uint32_t sel)
1793 {
1794     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1795     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1796
1797     if (other_tc == other->current_tc)
1798         return other->active_tc.ACX[sel];
1799     else
1800         return other->tcs[other_tc].ACX[sel];
1801 }
1802
1803 target_ulong helper_mftdsp(CPUMIPSState *env)
1804 {
1805     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1806     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1807
1808     if (other_tc == other->current_tc)
1809         return other->active_tc.DSPControl;
1810     else
1811         return other->tcs[other_tc].DSPControl;
1812 }
1813
1814 void helper_mttgpr(CPUMIPSState *env, target_ulong arg1, uint32_t sel)
1815 {
1816     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1817     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1818
1819     if (other_tc == other->current_tc)
1820         other->active_tc.gpr[sel] = arg1;
1821     else
1822         other->tcs[other_tc].gpr[sel] = arg1;
1823 }
1824
1825 void helper_mttlo(CPUMIPSState *env, target_ulong arg1, uint32_t sel)
1826 {
1827     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1828     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1829
1830     if (other_tc == other->current_tc)
1831         other->active_tc.LO[sel] = arg1;
1832     else
1833         other->tcs[other_tc].LO[sel] = arg1;
1834 }
1835
1836 void helper_mtthi(CPUMIPSState *env, target_ulong arg1, uint32_t sel)
1837 {
1838     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1839     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1840
1841     if (other_tc == other->current_tc)
1842         other->active_tc.HI[sel] = arg1;
1843     else
1844         other->tcs[other_tc].HI[sel] = arg1;
1845 }
1846
1847 void helper_mttacx(CPUMIPSState *env, target_ulong arg1, uint32_t sel)
1848 {
1849     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1850     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1851
1852     if (other_tc == other->current_tc)
1853         other->active_tc.ACX[sel] = arg1;
1854     else
1855         other->tcs[other_tc].ACX[sel] = arg1;
1856 }
1857
1858 void helper_mttdsp(CPUMIPSState *env, target_ulong arg1)
1859 {
1860     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1861     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1862
1863     if (other_tc == other->current_tc)
1864         other->active_tc.DSPControl = arg1;
1865     else
1866         other->tcs[other_tc].DSPControl = arg1;
1867 }
1868
1869 /* MIPS MT functions */
1870 target_ulong helper_dmt(void)
1871 {
1872     // TODO
1873      return 0;
1874 }
1875
1876 target_ulong helper_emt(void)
1877 {
1878     // TODO
1879     return 0;
1880 }
1881
1882 target_ulong helper_dvpe(CPUMIPSState *env)
1883 {
1884     CPUMIPSState *other_cpu_env = first_cpu;
1885     target_ulong prev = env->mvp->CP0_MVPControl;
1886
1887     do {
1888         /* Turn off all VPEs except the one executing the dvpe.  */
1889         if (other_cpu_env != env) {
1890             other_cpu_env->mvp->CP0_MVPControl &= ~(1 << CP0MVPCo_EVP);
1891             mips_vpe_sleep(other_cpu_env);
1892         }
1893         other_cpu_env = other_cpu_env->next_cpu;
1894     } while (other_cpu_env);
1895     return prev;
1896 }
1897
1898 target_ulong helper_evpe(CPUMIPSState *env)
1899 {
1900     CPUMIPSState *other_cpu_env = first_cpu;
1901     target_ulong prev = env->mvp->CP0_MVPControl;
1902
1903     do {
1904         MIPSCPU *other_cpu = mips_env_get_cpu(other_cpu_env);
1905
1906         if (other_cpu_env != env
1907             /* If the VPE is WFI, don't disturb its sleep.  */
1908             && !mips_vpe_is_wfi(other_cpu)) {
1909             /* Enable the VPE.  */
1910             other_cpu_env->mvp->CP0_MVPControl |= (1 << CP0MVPCo_EVP);
1911             mips_vpe_wake(other_cpu_env); /* And wake it up.  */
1912         }
1913         other_cpu_env = other_cpu_env->next_cpu;
1914     } while (other_cpu_env);
1915     return prev;
1916 }
1917 #endif /* !CONFIG_USER_ONLY */
1918
1919 void helper_fork(target_ulong arg1, target_ulong arg2)
1920 {
1921     // arg1 = rt, arg2 = rs
1922     arg1 = 0;
1923     // TODO: store to TC register
1924 }
1925
1926 target_ulong helper_yield(CPUMIPSState *env, target_ulong arg)
1927 {
1928     target_long arg1 = arg;
1929
1930     if (arg1 < 0) {
1931         /* No scheduling policy implemented. */
1932         if (arg1 != -2) {
1933             if (env->CP0_VPEControl & (1 << CP0VPECo_YSI) &&
1934                 env->active_tc.CP0_TCStatus & (1 << CP0TCSt_DT)) {
1935                 env->CP0_VPEControl &= ~(0x7 << CP0VPECo_EXCPT);
1936                 env->CP0_VPEControl |= 4 << CP0VPECo_EXCPT;
1937                 helper_raise_exception(env, EXCP_THREAD);
1938             }
1939         }
1940     } else if (arg1 == 0) {
1941         if (0 /* TODO: TC underflow */) {
1942             env->CP0_VPEControl &= ~(0x7 << CP0VPECo_EXCPT);
1943             helper_raise_exception(env, EXCP_THREAD);
1944         } else {
1945             // TODO: Deallocate TC
1946         }
1947     } else if (arg1 > 0) {
1948         /* Yield qualifier inputs not implemented. */
1949         env->CP0_VPEControl &= ~(0x7 << CP0VPECo_EXCPT);
1950         env->CP0_VPEControl |= 2 << CP0VPECo_EXCPT;
1951         helper_raise_exception(env, EXCP_THREAD);
1952     }
1953     return env->CP0_YQMask;
1954 }
1955
1956 #ifndef CONFIG_USER_ONLY
1957 /* TLB management */
1958 static void cpu_mips_tlb_flush (CPUMIPSState *env, int flush_global)
1959 {
1960     /* Flush qemu's TLB and discard all shadowed entries.  */
1961     tlb_flush (env, flush_global);
1962     env->tlb->tlb_in_use = env->tlb->nb_tlb;
1963 }
1964
1965 static void r4k_mips_tlb_flush_extra (CPUMIPSState *env, int first)
1966 {
1967     /* Discard entries from env->tlb[first] onwards.  */
1968     while (env->tlb->tlb_in_use > first) {
1969         r4k_invalidate_tlb(env, --env->tlb->tlb_in_use, 0);
1970     }
1971 }
1972
1973 static void r4k_fill_tlb(CPUMIPSState *env, int idx)
1974 {
1975     r4k_tlb_t *tlb;
1976
1977     /* XXX: detect conflicting TLBs and raise a MCHECK exception when needed */
1978     tlb = &env->tlb->mmu.r4k.tlb[idx];
1979     tlb->VPN = env->CP0_EntryHi & (TARGET_PAGE_MASK << 1);
1980 #if defined(TARGET_MIPS64)
1981     tlb->VPN &= env->SEGMask;
1982 #endif
1983     tlb->ASID = env->CP0_EntryHi & 0xFF;
1984     tlb->PageMask = env->CP0_PageMask;
1985     tlb->G = env->CP0_EntryLo0 & env->CP0_EntryLo1 & 1;
1986     tlb->V0 = (env->CP0_EntryLo0 & 2) != 0;
1987     tlb->D0 = (env->CP0_EntryLo0 & 4) != 0;
1988     tlb->C0 = (env->CP0_EntryLo0 >> 3) & 0x7;
1989     tlb->PFN[0] = (env->CP0_EntryLo0 >> 6) << 12;
1990     tlb->V1 = (env->CP0_EntryLo1 & 2) != 0;
1991     tlb->D1 = (env->CP0_EntryLo1 & 4) != 0;
1992     tlb->C1 = (env->CP0_EntryLo1 >> 3) & 0x7;
1993     tlb->PFN[1] = (env->CP0_EntryLo1 >> 6) << 12;
1994 }
1995
1996 void r4k_helper_tlbwi(CPUMIPSState *env)
1997 {
1998     int idx;
1999
2000     idx = (env->CP0_Index & ~0x80000000) % env->tlb->nb_tlb;
2001
2002     /* Discard cached TLB entries.  We could avoid doing this if the
2003        tlbwi is just upgrading access permissions on the current entry;
2004        that might be a further win.  */
2005     r4k_mips_tlb_flush_extra (env, env->tlb->nb_tlb);
2006
2007     r4k_invalidate_tlb(env, idx, 0);
2008     r4k_fill_tlb(env, idx);
2009 }
2010
2011 void r4k_helper_tlbwr(CPUMIPSState *env)
2012 {
2013     int r = cpu_mips_get_random(env);
2014
2015     r4k_invalidate_tlb(env, r, 1);
2016     r4k_fill_tlb(env, r);
2017 }
2018
2019 void r4k_helper_tlbp(CPUMIPSState *env)
2020 {
2021     r4k_tlb_t *tlb;
2022     target_ulong mask;
2023     target_ulong tag;
2024     target_ulong VPN;
2025     uint8_t ASID;
2026     int i;
2027
2028     ASID = env->CP0_EntryHi & 0xFF;
2029     for (i = 0; i < env->tlb->nb_tlb; i++) {
2030         tlb = &env->tlb->mmu.r4k.tlb[i];
2031         /* 1k pages are not supported. */
2032         mask = tlb->PageMask | ~(TARGET_PAGE_MASK << 1);
2033         tag = env->CP0_EntryHi & ~mask;
2034         VPN = tlb->VPN & ~mask;
2035         /* Check ASID, virtual page number & size */
2036         if ((tlb->G == 1 || tlb->ASID == ASID) && VPN == tag) {
2037             /* TLB match */
2038             env->CP0_Index = i;
2039             break;
2040         }
2041     }
2042     if (i == env->tlb->nb_tlb) {
2043         /* No match.  Discard any shadow entries, if any of them match.  */
2044         for (i = env->tlb->nb_tlb; i < env->tlb->tlb_in_use; i++) {
2045             tlb = &env->tlb->mmu.r4k.tlb[i];
2046             /* 1k pages are not supported. */
2047             mask = tlb->PageMask | ~(TARGET_PAGE_MASK << 1);
2048             tag = env->CP0_EntryHi & ~mask;
2049             VPN = tlb->VPN & ~mask;
2050             /* Check ASID, virtual page number & size */
2051             if ((tlb->G == 1 || tlb->ASID == ASID) && VPN == tag) {
2052                 r4k_mips_tlb_flush_extra (env, i);
2053                 break;
2054             }
2055         }
2056
2057         env->CP0_Index |= 0x80000000;
2058     }
2059 }
2060
2061 void r4k_helper_tlbr(CPUMIPSState *env)
2062 {
2063     r4k_tlb_t *tlb;
2064     uint8_t ASID;
2065     int idx;
2066
2067     ASID = env->CP0_EntryHi & 0xFF;
2068     idx = (env->CP0_Index & ~0x80000000) % env->tlb->nb_tlb;
2069     tlb = &env->tlb->mmu.r4k.tlb[idx];
2070
2071     /* If this will change the current ASID, flush qemu's TLB.  */
2072     if (ASID != tlb->ASID)
2073         cpu_mips_tlb_flush (env, 1);
2074
2075     r4k_mips_tlb_flush_extra(env, env->tlb->nb_tlb);
2076
2077     env->CP0_EntryHi = tlb->VPN | tlb->ASID;
2078     env->CP0_PageMask = tlb->PageMask;
2079     env->CP0_EntryLo0 = tlb->G | (tlb->V0 << 1) | (tlb->D0 << 2) |
2080                         (tlb->C0 << 3) | (tlb->PFN[0] >> 6);
2081     env->CP0_EntryLo1 = tlb->G | (tlb->V1 << 1) | (tlb->D1 << 2) |
2082                         (tlb->C1 << 3) | (tlb->PFN[1] >> 6);
2083 }
2084
2085 void helper_tlbwi(CPUMIPSState *env)
2086 {
2087     env->tlb->helper_tlbwi(env);
2088 }
2089
2090 void helper_tlbwr(CPUMIPSState *env)
2091 {
2092     env->tlb->helper_tlbwr(env);
2093 }
2094
2095 void helper_tlbp(CPUMIPSState *env)
2096 {
2097     env->tlb->helper_tlbp(env);
2098 }
2099
2100 void helper_tlbr(CPUMIPSState *env)
2101 {
2102     env->tlb->helper_tlbr(env);
2103 }
2104
2105 /* Specials */
2106 target_ulong helper_di(CPUMIPSState *env)
2107 {
2108     target_ulong t0 = env->CP0_Status;
2109
2110     env->CP0_Status = t0 & ~(1 << CP0St_IE);
2111     return t0;
2112 }
2113
2114 target_ulong helper_ei(CPUMIPSState *env)
2115 {
2116     target_ulong t0 = env->CP0_Status;
2117
2118     env->CP0_Status = t0 | (1 << CP0St_IE);
2119     return t0;
2120 }
2121
2122 static void debug_pre_eret(CPUMIPSState *env)
2123 {
2124     if (qemu_loglevel_mask(CPU_LOG_EXEC)) {
2125         qemu_log("ERET: PC " TARGET_FMT_lx " EPC " TARGET_FMT_lx,
2126                 env->active_tc.PC, env->CP0_EPC);
2127         if (env->CP0_Status & (1 << CP0St_ERL))
2128             qemu_log(" ErrorEPC " TARGET_FMT_lx, env->CP0_ErrorEPC);
2129         if (env->hflags & MIPS_HFLAG_DM)
2130             qemu_log(" DEPC " TARGET_FMT_lx, env->CP0_DEPC);
2131         qemu_log("\n");
2132     }
2133 }
2134
2135 static void debug_post_eret(CPUMIPSState *env)
2136 {
2137     if (qemu_loglevel_mask(CPU_LOG_EXEC)) {
2138         qemu_log("  =>  PC " TARGET_FMT_lx " EPC " TARGET_FMT_lx,
2139                 env->active_tc.PC, env->CP0_EPC);
2140         if (env->CP0_Status & (1 << CP0St_ERL))
2141             qemu_log(" ErrorEPC " TARGET_FMT_lx, env->CP0_ErrorEPC);
2142         if (env->hflags & MIPS_HFLAG_DM)
2143             qemu_log(" DEPC " TARGET_FMT_lx, env->CP0_DEPC);
2144         switch (env->hflags & MIPS_HFLAG_KSU) {
2145         case MIPS_HFLAG_UM: qemu_log(", UM\n"); break;
2146         case MIPS_HFLAG_SM: qemu_log(", SM\n"); break;
2147         case MIPS_HFLAG_KM: qemu_log("\n"); break;
2148         default: cpu_abort(env, "Invalid MMU mode!\n"); break;
2149         }
2150     }
2151 }
2152
2153 static void set_pc(CPUMIPSState *env, target_ulong error_pc)
2154 {
2155     env->active_tc.PC = error_pc & ~(target_ulong)1;
2156     if (error_pc & 1) {
2157         env->hflags |= MIPS_HFLAG_M16;
2158     } else {
2159         env->hflags &= ~(MIPS_HFLAG_M16);
2160     }
2161 }
2162
2163 void helper_eret(CPUMIPSState *env)
2164 {
2165     debug_pre_eret(env);
2166     if (env->CP0_Status & (1 << CP0St_ERL)) {
2167         set_pc(env, env->CP0_ErrorEPC);
2168         env->CP0_Status &= ~(1 << CP0St_ERL);
2169     } else {
2170         set_pc(env, env->CP0_EPC);
2171         env->CP0_Status &= ~(1 << CP0St_EXL);
2172     }
2173     compute_hflags(env);
2174     debug_post_eret(env);
2175     env->lladdr = 1;
2176 }
2177
2178 void helper_deret(CPUMIPSState *env)
2179 {
2180     debug_pre_eret(env);
2181     set_pc(env, env->CP0_DEPC);
2182
2183     env->hflags &= MIPS_HFLAG_DM;
2184     compute_hflags(env);
2185     debug_post_eret(env);
2186     env->lladdr = 1;
2187 }
2188 #endif /* !CONFIG_USER_ONLY */
2189
2190 target_ulong helper_rdhwr_cpunum(CPUMIPSState *env)
2191 {
2192     if ((env->hflags & MIPS_HFLAG_CP0) ||
2193         (env->CP0_HWREna & (1 << 0)))
2194         return env->CP0_EBase & 0x3ff;
2195     else
2196         helper_raise_exception(env, EXCP_RI);
2197
2198     return 0;
2199 }
2200
2201 target_ulong helper_rdhwr_synci_step(CPUMIPSState *env)
2202 {
2203     if ((env->hflags & MIPS_HFLAG_CP0) ||
2204         (env->CP0_HWREna & (1 << 1)))
2205         return env->SYNCI_Step;
2206     else
2207         helper_raise_exception(env, EXCP_RI);
2208
2209     return 0;
2210 }
2211
2212 target_ulong helper_rdhwr_cc(CPUMIPSState *env)
2213 {
2214     if ((env->hflags & MIPS_HFLAG_CP0) ||
2215         (env->CP0_HWREna & (1 << 2)))
2216         return env->CP0_Count;
2217     else
2218         helper_raise_exception(env, EXCP_RI);
2219
2220     return 0;
2221 }
2222
2223 target_ulong helper_rdhwr_ccres(CPUMIPSState *env)
2224 {
2225     if ((env->hflags & MIPS_HFLAG_CP0) ||
2226         (env->CP0_HWREna & (1 << 3)))
2227         return env->CCRes;
2228     else
2229         helper_raise_exception(env, EXCP_RI);
2230
2231     return 0;
2232 }
2233
2234 void helper_pmon(CPUMIPSState *env, int function)
2235 {
2236     function /= 2;
2237     switch (function) {
2238     case 2: /* TODO: char inbyte(int waitflag); */
2239         if (env->active_tc.gpr[4] == 0)
2240             env->active_tc.gpr[2] = -1;
2241         /* Fall through */
2242     case 11: /* TODO: char inbyte (void); */
2243         env->active_tc.gpr[2] = -1;
2244         break;
2245     case 3:
2246     case 12:
2247         printf("%c", (char)(env->active_tc.gpr[4] & 0xFF));
2248         break;
2249     case 17:
2250         break;
2251     case 158:
2252         {
2253             unsigned char *fmt = (void *)(uintptr_t)env->active_tc.gpr[4];
2254             printf("%s", fmt);
2255         }
2256         break;
2257     }
2258 }
2259
2260 void helper_wait(CPUMIPSState *env)
2261 {
2262     env->halted = 1;
2263     cpu_reset_interrupt(env, CPU_INTERRUPT_WAKE);
2264     helper_raise_exception(env, EXCP_HLT);
2265 }
2266
2267 #if !defined(CONFIG_USER_ONLY)
2268
2269 static void QEMU_NORETURN do_unaligned_access(CPUMIPSState *env,
2270                                               target_ulong addr, int is_write,
2271                                               int is_user, uintptr_t retaddr);
2272
2273 #define MMUSUFFIX _mmu
2274 #define ALIGNED_ONLY
2275
2276 #define SHIFT 0
2277 #include "softmmu_template.h"
2278
2279 #define SHIFT 1
2280 #include "softmmu_template.h"
2281
2282 #define SHIFT 2
2283 #include "softmmu_template.h"
2284
2285 #define SHIFT 3
2286 #include "softmmu_template.h"
2287
2288 static void do_unaligned_access(CPUMIPSState *env, target_ulong addr,
2289                                 int is_write, int is_user, uintptr_t retaddr)
2290 {
2291     env->CP0_BadVAddr = addr;
2292     do_restore_state(env, retaddr);
2293     helper_raise_exception(env, (is_write == 1) ? EXCP_AdES : EXCP_AdEL);
2294 }
2295
2296 void tlb_fill(CPUMIPSState *env, target_ulong addr, int is_write, int mmu_idx,
2297               uintptr_t retaddr)
2298 {
2299     TranslationBlock *tb;
2300     int ret;
2301
2302     ret = cpu_mips_handle_mmu_fault(env, addr, is_write, mmu_idx);
2303     if (ret) {
2304         if (retaddr) {
2305             /* now we have a real cpu fault */
2306             tb = tb_find_pc(retaddr);
2307             if (tb) {
2308                 /* the PC is inside the translated code. It means that we have
2309                    a virtual CPU fault */
2310                 cpu_restore_state(tb, env, retaddr);
2311             }
2312         }
2313         helper_raise_exception_err(env, env->exception_index, env->error_code);
2314     }
2315 }
2316
2317 void cpu_unassigned_access(CPUMIPSState *env, target_phys_addr_t addr,
2318                            int is_write, int is_exec, int unused, int size)
2319 {
2320     if (is_exec)
2321         helper_raise_exception(env, EXCP_IBE);
2322     else
2323         helper_raise_exception(env, EXCP_DBE);
2324 }
2325 #endif /* !CONFIG_USER_ONLY */
2326
2327 /* Complex FPU operations which may need stack space. */
2328
2329 #define FLOAT_ONE32 make_float32(0x3f8 << 20)
2330 #define FLOAT_ONE64 make_float64(0x3ffULL << 52)
2331 #define FLOAT_TWO32 make_float32(1 << 30)
2332 #define FLOAT_TWO64 make_float64(1ULL << 62)
2333 #define FLOAT_QNAN32 0x7fbfffff
2334 #define FLOAT_QNAN64 0x7ff7ffffffffffffULL
2335 #define FLOAT_SNAN32 0x7fffffff
2336 #define FLOAT_SNAN64 0x7fffffffffffffffULL
2337
2338 /* convert MIPS rounding mode in FCR31 to IEEE library */
2339 static unsigned int ieee_rm[] = {
2340     float_round_nearest_even,
2341     float_round_to_zero,
2342     float_round_up,
2343     float_round_down
2344 };
2345
2346 #define RESTORE_ROUNDING_MODE \
2347     set_float_rounding_mode(ieee_rm[env->active_fpu.fcr31 & 3], &env->active_fpu.fp_status)
2348
2349 #define RESTORE_FLUSH_MODE \
2350     set_flush_to_zero((env->active_fpu.fcr31 & (1 << 24)) != 0, &env->active_fpu.fp_status);
2351
2352 target_ulong helper_cfc1(CPUMIPSState *env, uint32_t reg)
2353 {
2354     target_ulong arg1;
2355
2356     switch (reg) {
2357     case 0:
2358         arg1 = (int32_t)env->active_fpu.fcr0;
2359         break;
2360     case 25:
2361         arg1 = ((env->active_fpu.fcr31 >> 24) & 0xfe) | ((env->active_fpu.fcr31 >> 23) & 0x1);
2362         break;
2363     case 26:
2364         arg1 = env->active_fpu.fcr31 & 0x0003f07c;
2365         break;
2366     case 28:
2367         arg1 = (env->active_fpu.fcr31 & 0x00000f83) | ((env->active_fpu.fcr31 >> 22) & 0x4);
2368         break;
2369     default:
2370         arg1 = (int32_t)env->active_fpu.fcr31;
2371         break;
2372     }
2373
2374     return arg1;
2375 }
2376
2377 void helper_ctc1(CPUMIPSState *env, target_ulong arg1, uint32_t reg)
2378 {
2379     switch(reg) {
2380     case 25:
2381         if (arg1 & 0xffffff00)
2382             return;
2383         env->active_fpu.fcr31 = (env->active_fpu.fcr31 & 0x017fffff) | ((arg1 & 0xfe) << 24) |
2384                      ((arg1 & 0x1) << 23);
2385         break;
2386     case 26:
2387         if (arg1 & 0x007c0000)
2388             return;
2389         env->active_fpu.fcr31 = (env->active_fpu.fcr31 & 0xfffc0f83) | (arg1 & 0x0003f07c);
2390         break;
2391     case 28:
2392         if (arg1 & 0x007c0000)
2393             return;
2394         env->active_fpu.fcr31 = (env->active_fpu.fcr31 & 0xfefff07c) | (arg1 & 0x00000f83) |
2395                      ((arg1 & 0x4) << 22);
2396         break;
2397     case 31:
2398         if (arg1 & 0x007c0000)
2399             return;
2400         env->active_fpu.fcr31 = arg1;
2401         break;
2402     default:
2403         return;
2404     }
2405     /* set rounding mode */
2406     RESTORE_ROUNDING_MODE;
2407     /* set flush-to-zero mode */
2408     RESTORE_FLUSH_MODE;
2409     set_float_exception_flags(0, &env->active_fpu.fp_status);
2410     if ((GET_FP_ENABLE(env->active_fpu.fcr31) | 0x20) & GET_FP_CAUSE(env->active_fpu.fcr31))
2411         helper_raise_exception(env, EXCP_FPE);
2412 }
2413
2414 static inline int ieee_ex_to_mips(int xcpt)
2415 {
2416     int ret = 0;
2417     if (xcpt) {
2418         if (xcpt & float_flag_invalid) {
2419             ret |= FP_INVALID;
2420         }
2421         if (xcpt & float_flag_overflow) {
2422             ret |= FP_OVERFLOW;
2423         }
2424         if (xcpt & float_flag_underflow) {
2425             ret |= FP_UNDERFLOW;
2426         }
2427         if (xcpt & float_flag_divbyzero) {
2428             ret |= FP_DIV0;
2429         }
2430         if (xcpt & float_flag_inexact) {
2431             ret |= FP_INEXACT;
2432         }
2433     }
2434     return ret;
2435 }
2436
2437 static inline void update_fcr31(CPUMIPSState *env)
2438 {
2439     int tmp = ieee_ex_to_mips(get_float_exception_flags(&env->active_fpu.fp_status));
2440
2441     SET_FP_CAUSE(env->active_fpu.fcr31, tmp);
2442     if (GET_FP_ENABLE(env->active_fpu.fcr31) & tmp)
2443         helper_raise_exception(env, EXCP_FPE);
2444     else
2445         UPDATE_FP_FLAGS(env->active_fpu.fcr31, tmp);
2446 }
2447
2448 /* Float support.
2449    Single precition routines have a "s" suffix, double precision a
2450    "d" suffix, 32bit integer "w", 64bit integer "l", paired single "ps",
2451    paired single lower "pl", paired single upper "pu".  */
2452
2453 /* unary operations, modifying fp status  */
2454 uint64_t helper_float_sqrt_d(CPUMIPSState *env, uint64_t fdt0)
2455 {
2456     return float64_sqrt(fdt0, &env->active_fpu.fp_status);
2457 }
2458
2459 uint32_t helper_float_sqrt_s(CPUMIPSState *env, uint32_t fst0)
2460 {
2461     return float32_sqrt(fst0, &env->active_fpu.fp_status);
2462 }
2463
2464 uint64_t helper_float_cvtd_s(CPUMIPSState *env, uint32_t fst0)
2465 {
2466     uint64_t fdt2;
2467
2468     set_float_exception_flags(0, &env->active_fpu.fp_status);
2469     fdt2 = float32_to_float64(fst0, &env->active_fpu.fp_status);
2470     update_fcr31(env);
2471     return fdt2;
2472 }
2473
2474 uint64_t helper_float_cvtd_w(CPUMIPSState *env, uint32_t wt0)
2475 {
2476     uint64_t fdt2;
2477
2478     set_float_exception_flags(0, &env->active_fpu.fp_status);
2479     fdt2 = int32_to_float64(wt0, &env->active_fpu.fp_status);
2480     update_fcr31(env);
2481     return fdt2;
2482 }
2483
2484 uint64_t helper_float_cvtd_l(CPUMIPSState *env, uint64_t dt0)
2485 {
2486     uint64_t fdt2;
2487
2488     set_float_exception_flags(0, &env->active_fpu.fp_status);
2489     fdt2 = int64_to_float64(dt0, &env->active_fpu.fp_status);
2490     update_fcr31(env);
2491     return fdt2;
2492 }
2493
2494 uint64_t helper_float_cvtl_d(CPUMIPSState *env, uint64_t fdt0)
2495 {
2496     uint64_t dt2;
2497
2498     set_float_exception_flags(0, &env->active_fpu.fp_status);
2499     dt2 = float64_to_int64(fdt0, &env->active_fpu.fp_status);
2500     update_fcr31(env);
2501     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2502         dt2 = FLOAT_SNAN64;
2503     return dt2;
2504 }
2505
2506 uint64_t helper_float_cvtl_s(CPUMIPSState *env, uint32_t fst0)
2507 {
2508     uint64_t dt2;
2509
2510     set_float_exception_flags(0, &env->active_fpu.fp_status);
2511     dt2 = float32_to_int64(fst0, &env->active_fpu.fp_status);
2512     update_fcr31(env);
2513     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2514         dt2 = FLOAT_SNAN64;
2515     return dt2;
2516 }
2517
2518 uint64_t helper_float_cvtps_pw(CPUMIPSState *env, uint64_t dt0)
2519 {
2520     uint32_t fst2;
2521     uint32_t fsth2;
2522
2523     set_float_exception_flags(0, &env->active_fpu.fp_status);
2524     fst2 = int32_to_float32(dt0 & 0XFFFFFFFF, &env->active_fpu.fp_status);
2525     fsth2 = int32_to_float32(dt0 >> 32, &env->active_fpu.fp_status);
2526     update_fcr31(env);
2527     return ((uint64_t)fsth2 << 32) | fst2;
2528 }
2529
2530 uint64_t helper_float_cvtpw_ps(CPUMIPSState *env, uint64_t fdt0)
2531 {
2532     uint32_t wt2;
2533     uint32_t wth2;
2534
2535     set_float_exception_flags(0, &env->active_fpu.fp_status);
2536     wt2 = float32_to_int32(fdt0 & 0XFFFFFFFF, &env->active_fpu.fp_status);
2537     wth2 = float32_to_int32(fdt0 >> 32, &env->active_fpu.fp_status);
2538     update_fcr31(env);
2539     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID)) {
2540         wt2 = FLOAT_SNAN32;
2541         wth2 = FLOAT_SNAN32;
2542     }
2543     return ((uint64_t)wth2 << 32) | wt2;
2544 }
2545
2546 uint32_t helper_float_cvts_d(CPUMIPSState *env, uint64_t fdt0)
2547 {
2548     uint32_t fst2;
2549
2550     set_float_exception_flags(0, &env->active_fpu.fp_status);
2551     fst2 = float64_to_float32(fdt0, &env->active_fpu.fp_status);
2552     update_fcr31(env);
2553     return fst2;
2554 }
2555
2556 uint32_t helper_float_cvts_w(CPUMIPSState *env, uint32_t wt0)
2557 {
2558     uint32_t fst2;
2559
2560     set_float_exception_flags(0, &env->active_fpu.fp_status);
2561     fst2 = int32_to_float32(wt0, &env->active_fpu.fp_status);
2562     update_fcr31(env);
2563     return fst2;
2564 }
2565
2566 uint32_t helper_float_cvts_l(CPUMIPSState *env, uint64_t dt0)
2567 {
2568     uint32_t fst2;
2569
2570     set_float_exception_flags(0, &env->active_fpu.fp_status);
2571     fst2 = int64_to_float32(dt0, &env->active_fpu.fp_status);
2572     update_fcr31(env);
2573     return fst2;
2574 }
2575
2576 uint32_t helper_float_cvts_pl(CPUMIPSState *env, uint32_t wt0)
2577 {
2578     uint32_t wt2;
2579
2580     set_float_exception_flags(0, &env->active_fpu.fp_status);
2581     wt2 = wt0;
2582     update_fcr31(env);
2583     return wt2;
2584 }
2585
2586 uint32_t helper_float_cvts_pu(CPUMIPSState *env, uint32_t wth0)
2587 {
2588     uint32_t wt2;
2589
2590     set_float_exception_flags(0, &env->active_fpu.fp_status);
2591     wt2 = wth0;
2592     update_fcr31(env);
2593     return wt2;
2594 }
2595
2596 uint32_t helper_float_cvtw_s(CPUMIPSState *env, uint32_t fst0)
2597 {
2598     uint32_t wt2;
2599
2600     set_float_exception_flags(0, &env->active_fpu.fp_status);
2601     wt2 = float32_to_int32(fst0, &env->active_fpu.fp_status);
2602     update_fcr31(env);
2603     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2604         wt2 = FLOAT_SNAN32;
2605     return wt2;
2606 }
2607
2608 uint32_t helper_float_cvtw_d(CPUMIPSState *env, uint64_t fdt0)
2609 {
2610     uint32_t wt2;
2611
2612     set_float_exception_flags(0, &env->active_fpu.fp_status);
2613     wt2 = float64_to_int32(fdt0, &env->active_fpu.fp_status);
2614     update_fcr31(env);
2615     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2616         wt2 = FLOAT_SNAN32;
2617     return wt2;
2618 }
2619
2620 uint64_t helper_float_roundl_d(CPUMIPSState *env, uint64_t fdt0)
2621 {
2622     uint64_t dt2;
2623
2624     set_float_exception_flags(0, &env->active_fpu.fp_status);
2625     set_float_rounding_mode(float_round_nearest_even, &env->active_fpu.fp_status);
2626     dt2 = float64_to_int64(fdt0, &env->active_fpu.fp_status);
2627     RESTORE_ROUNDING_MODE;
2628     update_fcr31(env);
2629     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2630         dt2 = FLOAT_SNAN64;
2631     return dt2;
2632 }
2633
2634 uint64_t helper_float_roundl_s(CPUMIPSState *env, uint32_t fst0)
2635 {
2636     uint64_t dt2;
2637
2638     set_float_exception_flags(0, &env->active_fpu.fp_status);
2639     set_float_rounding_mode(float_round_nearest_even, &env->active_fpu.fp_status);
2640     dt2 = float32_to_int64(fst0, &env->active_fpu.fp_status);
2641     RESTORE_ROUNDING_MODE;
2642     update_fcr31(env);
2643     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2644         dt2 = FLOAT_SNAN64;
2645     return dt2;
2646 }
2647
2648 uint32_t helper_float_roundw_d(CPUMIPSState *env, uint64_t fdt0)
2649 {
2650     uint32_t wt2;
2651
2652     set_float_exception_flags(0, &env->active_fpu.fp_status);
2653     set_float_rounding_mode(float_round_nearest_even, &env->active_fpu.fp_status);
2654     wt2 = float64_to_int32(fdt0, &env->active_fpu.fp_status);
2655     RESTORE_ROUNDING_MODE;
2656     update_fcr31(env);
2657     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2658         wt2 = FLOAT_SNAN32;
2659     return wt2;
2660 }
2661
2662 uint32_t helper_float_roundw_s(CPUMIPSState *env, uint32_t fst0)
2663 {
2664     uint32_t wt2;
2665
2666     set_float_exception_flags(0, &env->active_fpu.fp_status);
2667     set_float_rounding_mode(float_round_nearest_even, &env->active_fpu.fp_status);
2668     wt2 = float32_to_int32(fst0, &env->active_fpu.fp_status);
2669     RESTORE_ROUNDING_MODE;
2670     update_fcr31(env);
2671     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2672         wt2 = FLOAT_SNAN32;
2673     return wt2;
2674 }
2675
2676 uint64_t helper_float_truncl_d(CPUMIPSState *env, uint64_t fdt0)
2677 {
2678     uint64_t dt2;
2679
2680     set_float_exception_flags(0, &env->active_fpu.fp_status);
2681     dt2 = float64_to_int64_round_to_zero(fdt0, &env->active_fpu.fp_status);
2682     update_fcr31(env);
2683     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2684         dt2 = FLOAT_SNAN64;
2685     return dt2;
2686 }
2687
2688 uint64_t helper_float_truncl_s(CPUMIPSState *env, uint32_t fst0)
2689 {
2690     uint64_t dt2;
2691
2692     set_float_exception_flags(0, &env->active_fpu.fp_status);
2693     dt2 = float32_to_int64_round_to_zero(fst0, &env->active_fpu.fp_status);
2694     update_fcr31(env);
2695     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2696         dt2 = FLOAT_SNAN64;
2697     return dt2;
2698 }
2699
2700 uint32_t helper_float_truncw_d(CPUMIPSState *env, uint64_t fdt0)
2701 {
2702     uint32_t wt2;
2703
2704     set_float_exception_flags(0, &env->active_fpu.fp_status);
2705     wt2 = float64_to_int32_round_to_zero(fdt0, &env->active_fpu.fp_status);
2706     update_fcr31(env);
2707     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2708         wt2 = FLOAT_SNAN32;
2709     return wt2;
2710 }
2711
2712 uint32_t helper_float_truncw_s(CPUMIPSState *env, uint32_t fst0)
2713 {
2714     uint32_t wt2;
2715
2716     set_float_exception_flags(0, &env->active_fpu.fp_status);
2717     wt2 = float32_to_int32_round_to_zero(fst0, &env->active_fpu.fp_status);
2718     update_fcr31(env);
2719     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2720         wt2 = FLOAT_SNAN32;
2721     return wt2;
2722 }
2723
2724 uint64_t helper_float_ceill_d(CPUMIPSState *env, uint64_t fdt0)
2725 {
2726     uint64_t dt2;
2727
2728     set_float_exception_flags(0, &env->active_fpu.fp_status);
2729     set_float_rounding_mode(float_round_up, &env->active_fpu.fp_status);
2730     dt2 = float64_to_int64(fdt0, &env->active_fpu.fp_status);
2731     RESTORE_ROUNDING_MODE;
2732     update_fcr31(env);
2733     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2734         dt2 = FLOAT_SNAN64;
2735     return dt2;
2736 }
2737
2738 uint64_t helper_float_ceill_s(CPUMIPSState *env, uint32_t fst0)
2739 {
2740     uint64_t dt2;
2741
2742     set_float_exception_flags(0, &env->active_fpu.fp_status);
2743     set_float_rounding_mode(float_round_up, &env->active_fpu.fp_status);
2744     dt2 = float32_to_int64(fst0, &env->active_fpu.fp_status);
2745     RESTORE_ROUNDING_MODE;
2746     update_fcr31(env);
2747     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2748         dt2 = FLOAT_SNAN64;
2749     return dt2;
2750 }
2751
2752 uint32_t helper_float_ceilw_d(CPUMIPSState *env, uint64_t fdt0)
2753 {
2754     uint32_t wt2;
2755
2756     set_float_exception_flags(0, &env->active_fpu.fp_status);
2757     set_float_rounding_mode(float_round_up, &env->active_fpu.fp_status);
2758     wt2 = float64_to_int32(fdt0, &env->active_fpu.fp_status);
2759     RESTORE_ROUNDING_MODE;
2760     update_fcr31(env);
2761     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2762         wt2 = FLOAT_SNAN32;
2763     return wt2;
2764 }
2765
2766 uint32_t helper_float_ceilw_s(CPUMIPSState *env, uint32_t fst0)
2767 {
2768     uint32_t wt2;
2769
2770     set_float_exception_flags(0, &env->active_fpu.fp_status);
2771     set_float_rounding_mode(float_round_up, &env->active_fpu.fp_status);
2772     wt2 = float32_to_int32(fst0, &env->active_fpu.fp_status);
2773     RESTORE_ROUNDING_MODE;
2774     update_fcr31(env);
2775     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2776         wt2 = FLOAT_SNAN32;
2777     return wt2;
2778 }
2779
2780 uint64_t helper_float_floorl_d(CPUMIPSState *env, uint64_t fdt0)
2781 {
2782     uint64_t dt2;
2783
2784     set_float_exception_flags(0, &env->active_fpu.fp_status);
2785     set_float_rounding_mode(float_round_down, &env->active_fpu.fp_status);
2786     dt2 = float64_to_int64(fdt0, &env->active_fpu.fp_status);
2787     RESTORE_ROUNDING_MODE;
2788     update_fcr31(env);
2789     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2790         dt2 = FLOAT_SNAN64;
2791     return dt2;
2792 }
2793
2794 uint64_t helper_float_floorl_s(CPUMIPSState *env, uint32_t fst0)
2795 {
2796     uint64_t dt2;
2797
2798     set_float_exception_flags(0, &env->active_fpu.fp_status);
2799     set_float_rounding_mode(float_round_down, &env->active_fpu.fp_status);
2800     dt2 = float32_to_int64(fst0, &env->active_fpu.fp_status);
2801     RESTORE_ROUNDING_MODE;
2802     update_fcr31(env);
2803     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2804         dt2 = FLOAT_SNAN64;
2805     return dt2;
2806 }
2807
2808 uint32_t helper_float_floorw_d(CPUMIPSState *env, uint64_t fdt0)
2809 {
2810     uint32_t wt2;
2811
2812     set_float_exception_flags(0, &env->active_fpu.fp_status);
2813     set_float_rounding_mode(float_round_down, &env->active_fpu.fp_status);
2814     wt2 = float64_to_int32(fdt0, &env->active_fpu.fp_status);
2815     RESTORE_ROUNDING_MODE;
2816     update_fcr31(env);
2817     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2818         wt2 = FLOAT_SNAN32;
2819     return wt2;
2820 }
2821
2822 uint32_t helper_float_floorw_s(CPUMIPSState *env, uint32_t fst0)
2823 {
2824     uint32_t wt2;
2825
2826     set_float_exception_flags(0, &env->active_fpu.fp_status);
2827     set_float_rounding_mode(float_round_down, &env->active_fpu.fp_status);
2828     wt2 = float32_to_int32(fst0, &env->active_fpu.fp_status);
2829     RESTORE_ROUNDING_MODE;
2830     update_fcr31(env);
2831     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2832         wt2 = FLOAT_SNAN32;
2833     return wt2;
2834 }
2835
2836 /* unary operations, not modifying fp status  */
2837 #define FLOAT_UNOP(name)                                       \
2838 uint64_t helper_float_ ## name ## _d(uint64_t fdt0)                \
2839 {                                                              \
2840     return float64_ ## name(fdt0);                             \
2841 }                                                              \
2842 uint32_t helper_float_ ## name ## _s(uint32_t fst0)                \
2843 {                                                              \
2844     return float32_ ## name(fst0);                             \
2845 }                                                              \
2846 uint64_t helper_float_ ## name ## _ps(uint64_t fdt0)               \
2847 {                                                              \
2848     uint32_t wt0;                                              \
2849     uint32_t wth0;                                             \
2850                                                                \
2851     wt0 = float32_ ## name(fdt0 & 0XFFFFFFFF);                 \
2852     wth0 = float32_ ## name(fdt0 >> 32);                       \
2853     return ((uint64_t)wth0 << 32) | wt0;                       \
2854 }
2855 FLOAT_UNOP(abs)
2856 FLOAT_UNOP(chs)
2857 #undef FLOAT_UNOP
2858
2859 /* MIPS specific unary operations */
2860 uint64_t helper_float_recip_d(CPUMIPSState *env, uint64_t fdt0)
2861 {
2862     uint64_t fdt2;
2863
2864     set_float_exception_flags(0, &env->active_fpu.fp_status);
2865     fdt2 = float64_div(FLOAT_ONE64, fdt0, &env->active_fpu.fp_status);
2866     update_fcr31(env);
2867     return fdt2;
2868 }
2869
2870 uint32_t helper_float_recip_s(CPUMIPSState *env, uint32_t fst0)
2871 {
2872     uint32_t fst2;
2873
2874     set_float_exception_flags(0, &env->active_fpu.fp_status);
2875     fst2 = float32_div(FLOAT_ONE32, fst0, &env->active_fpu.fp_status);
2876     update_fcr31(env);
2877     return fst2;
2878 }
2879
2880 uint64_t helper_float_rsqrt_d(CPUMIPSState *env, uint64_t fdt0)
2881 {
2882     uint64_t fdt2;
2883
2884     set_float_exception_flags(0, &env->active_fpu.fp_status);
2885     fdt2 = float64_sqrt(fdt0, &env->active_fpu.fp_status);
2886     fdt2 = float64_div(FLOAT_ONE64, fdt2, &env->active_fpu.fp_status);
2887     update_fcr31(env);
2888     return fdt2;
2889 }
2890
2891 uint32_t helper_float_rsqrt_s(CPUMIPSState *env, uint32_t fst0)
2892 {
2893     uint32_t fst2;
2894
2895     set_float_exception_flags(0, &env->active_fpu.fp_status);
2896     fst2 = float32_sqrt(fst0, &env->active_fpu.fp_status);
2897     fst2 = float32_div(FLOAT_ONE32, fst2, &env->active_fpu.fp_status);
2898     update_fcr31(env);
2899     return fst2;
2900 }
2901
2902 uint64_t helper_float_recip1_d(CPUMIPSState *env, uint64_t fdt0)
2903 {
2904     uint64_t fdt2;
2905
2906     set_float_exception_flags(0, &env->active_fpu.fp_status);
2907     fdt2 = float64_div(FLOAT_ONE64, fdt0, &env->active_fpu.fp_status);
2908     update_fcr31(env);
2909     return fdt2;
2910 }
2911
2912 uint32_t helper_float_recip1_s(CPUMIPSState *env, uint32_t fst0)
2913 {
2914     uint32_t fst2;
2915
2916     set_float_exception_flags(0, &env->active_fpu.fp_status);
2917     fst2 = float32_div(FLOAT_ONE32, fst0, &env->active_fpu.fp_status);
2918     update_fcr31(env);
2919     return fst2;
2920 }
2921
2922 uint64_t helper_float_recip1_ps(CPUMIPSState *env, uint64_t fdt0)
2923 {
2924     uint32_t fst2;
2925     uint32_t fsth2;
2926
2927     set_float_exception_flags(0, &env->active_fpu.fp_status);
2928     fst2 = float32_div(FLOAT_ONE32, fdt0 & 0XFFFFFFFF, &env->active_fpu.fp_status);
2929     fsth2 = float32_div(FLOAT_ONE32, fdt0 >> 32, &env->active_fpu.fp_status);
2930     update_fcr31(env);
2931     return ((uint64_t)fsth2 << 32) | fst2;
2932 }
2933
2934 uint64_t helper_float_rsqrt1_d(CPUMIPSState *env, uint64_t fdt0)
2935 {
2936     uint64_t fdt2;
2937
2938     set_float_exception_flags(0, &env->active_fpu.fp_status);
2939     fdt2 = float64_sqrt(fdt0, &env->active_fpu.fp_status);
2940     fdt2 = float64_div(FLOAT_ONE64, fdt2, &env->active_fpu.fp_status);
2941     update_fcr31(env);
2942     return fdt2;
2943 }
2944
2945 uint32_t helper_float_rsqrt1_s(CPUMIPSState *env, uint32_t fst0)
2946 {
2947     uint32_t fst2;
2948
2949     set_float_exception_flags(0, &env->active_fpu.fp_status);
2950     fst2 = float32_sqrt(fst0, &env->active_fpu.fp_status);
2951     fst2 = float32_div(FLOAT_ONE32, fst2, &env->active_fpu.fp_status);
2952     update_fcr31(env);
2953     return fst2;
2954 }
2955
2956 uint64_t helper_float_rsqrt1_ps(CPUMIPSState *env, uint64_t fdt0)
2957 {
2958     uint32_t fst2;
2959     uint32_t fsth2;
2960
2961     set_float_exception_flags(0, &env->active_fpu.fp_status);
2962     fst2 = float32_sqrt(fdt0 & 0XFFFFFFFF, &env->active_fpu.fp_status);
2963     fsth2 = float32_sqrt(fdt0 >> 32, &env->active_fpu.fp_status);
2964     fst2 = float32_div(FLOAT_ONE32, fst2, &env->active_fpu.fp_status);
2965     fsth2 = float32_div(FLOAT_ONE32, fsth2, &env->active_fpu.fp_status);
2966     update_fcr31(env);
2967     return ((uint64_t)fsth2 << 32) | fst2;
2968 }
2969
2970 #define FLOAT_OP(name, p) void helper_float_##name##_##p(CPUMIPSState *env)
2971
2972 /* binary operations */
2973 #define FLOAT_BINOP(name)                                          \
2974 uint64_t helper_float_ ## name ## _d(CPUMIPSState *env,            \
2975                                      uint64_t fdt0, uint64_t fdt1) \
2976 {                                                                  \
2977     uint64_t dt2;                                                  \
2978                                                                    \
2979     set_float_exception_flags(0, &env->active_fpu.fp_status);            \
2980     dt2 = float64_ ## name (fdt0, fdt1, &env->active_fpu.fp_status);     \
2981     update_fcr31(env);                                             \
2982     if (GET_FP_CAUSE(env->active_fpu.fcr31) & FP_INVALID)                \
2983         dt2 = FLOAT_QNAN64;                                        \
2984     return dt2;                                                    \
2985 }                                                                  \
2986                                                                    \
2987 uint32_t helper_float_ ## name ## _s(CPUMIPSState *env,            \
2988                                      uint32_t fst0, uint32_t fst1) \
2989 {                                                                  \
2990     uint32_t wt2;                                                  \
2991                                                                    \
2992     set_float_exception_flags(0, &env->active_fpu.fp_status);            \
2993     wt2 = float32_ ## name (fst0, fst1, &env->active_fpu.fp_status);     \
2994     update_fcr31(env);                                             \
2995     if (GET_FP_CAUSE(env->active_fpu.fcr31) & FP_INVALID)                \
2996         wt2 = FLOAT_QNAN32;                                        \
2997     return wt2;                                                    \
2998 }                                                                  \
2999                                                                    \
3000 uint64_t helper_float_ ## name ## _ps(CPUMIPSState *env,           \
3001                                       uint64_t fdt0,               \
3002                                       uint64_t fdt1)               \
3003 {                                                                  \
3004     uint32_t fst0 = fdt0 & 0XFFFFFFFF;                             \
3005     uint32_t fsth0 = fdt0 >> 32;                                   \
3006     uint32_t fst1 = fdt1 & 0XFFFFFFFF;                             \
3007     uint32_t fsth1 = fdt1 >> 32;                                   \
3008     uint32_t wt2;                                                  \
3009     uint32_t wth2;                                                 \
3010                                                                    \
3011     set_float_exception_flags(0, &env->active_fpu.fp_status);            \
3012     wt2 = float32_ ## name (fst0, fst1, &env->active_fpu.fp_status);     \
3013     wth2 = float32_ ## name (fsth0, fsth1, &env->active_fpu.fp_status);  \
3014     update_fcr31(env);                                             \
3015     if (GET_FP_CAUSE(env->active_fpu.fcr31) & FP_INVALID) {              \
3016         wt2 = FLOAT_QNAN32;                                        \
3017         wth2 = FLOAT_QNAN32;                                       \
3018     }                                                              \
3019     return ((uint64_t)wth2 << 32) | wt2;                           \
3020 }
3021
3022 FLOAT_BINOP(add)
3023 FLOAT_BINOP(sub)
3024 FLOAT_BINOP(mul)
3025 FLOAT_BINOP(div)
3026 #undef FLOAT_BINOP
3027
3028 /* ternary operations */
3029 #define FLOAT_TERNOP(name1, name2)                                        \
3030 uint64_t helper_float_ ## name1 ## name2 ## _d(CPUMIPSState *env,         \
3031                                                uint64_t fdt0,             \
3032                                                uint64_t fdt1,             \
3033                                                uint64_t fdt2)             \
3034 {                                                                         \
3035     fdt0 = float64_ ## name1 (fdt0, fdt1, &env->active_fpu.fp_status);          \
3036     return float64_ ## name2 (fdt0, fdt2, &env->active_fpu.fp_status);          \
3037 }                                                                         \
3038                                                                           \
3039 uint32_t helper_float_ ## name1 ## name2 ## _s(CPUMIPSState *env,         \
3040                                                uint32_t fst0,             \
3041                                                uint32_t fst1,             \
3042                                                uint32_t fst2)             \
3043 {                                                                         \
3044     fst0 = float32_ ## name1 (fst0, fst1, &env->active_fpu.fp_status);          \
3045     return float32_ ## name2 (fst0, fst2, &env->active_fpu.fp_status);          \
3046 }                                                                         \
3047                                                                           \
3048 uint64_t helper_float_ ## name1 ## name2 ## _ps(CPUMIPSState *env,        \
3049                                                 uint64_t fdt0,            \
3050                                                 uint64_t fdt1,            \
3051                                                 uint64_t fdt2)            \
3052 {                                                                         \
3053     uint32_t fst0 = fdt0 & 0XFFFFFFFF;                                    \
3054     uint32_t fsth0 = fdt0 >> 32;                                          \
3055     uint32_t fst1 = fdt1 & 0XFFFFFFFF;                                    \
3056     uint32_t fsth1 = fdt1 >> 32;                                          \
3057     uint32_t fst2 = fdt2 & 0XFFFFFFFF;                                    \
3058     uint32_t fsth2 = fdt2 >> 32;                                          \
3059                                                                           \
3060     fst0 = float32_ ## name1 (fst0, fst1, &env->active_fpu.fp_status);          \
3061     fsth0 = float32_ ## name1 (fsth0, fsth1, &env->active_fpu.fp_status);       \
3062     fst2 = float32_ ## name2 (fst0, fst2, &env->active_fpu.fp_status);          \
3063     fsth2 = float32_ ## name2 (fsth0, fsth2, &env->active_fpu.fp_status);       \
3064     return ((uint64_t)fsth2 << 32) | fst2;                                \
3065 }
3066
3067 FLOAT_TERNOP(mul, add)
3068 FLOAT_TERNOP(mul, sub)
3069 #undef FLOAT_TERNOP
3070
3071 /* negated ternary operations */
3072 #define FLOAT_NTERNOP(name1, name2)                                       \
3073 uint64_t helper_float_n ## name1 ## name2 ## _d(CPUMIPSState *env,        \
3074                                                 uint64_t fdt0,            \
3075                                                 uint64_t fdt1,            \
3076                                                 uint64_t fdt2)            \
3077 {                                                                         \
3078     fdt0 = float64_ ## name1 (fdt0, fdt1, &env->active_fpu.fp_status);          \
3079     fdt2 = float64_ ## name2 (fdt0, fdt2, &env->active_fpu.fp_status);          \
3080     return float64_chs(fdt2);                                             \
3081 }                                                                         \
3082                                                                           \
3083 uint32_t helper_float_n ## name1 ## name2 ## _s(CPUMIPSState *env,        \
3084                                                 uint32_t fst0,            \
3085                                                 uint32_t fst1,            \
3086                                                 uint32_t fst2)            \
3087 {                                                                         \
3088     fst0 = float32_ ## name1 (fst0, fst1, &env->active_fpu.fp_status);          \
3089     fst2 = float32_ ## name2 (fst0, fst2, &env->active_fpu.fp_status);          \
3090     return float32_chs(fst2);                                             \
3091 }                                                                         \
3092                                                                           \
3093 uint64_t helper_float_n ## name1 ## name2 ## _ps(CPUMIPSState *env,       \
3094                                                  uint64_t fdt0,           \
3095                                                  uint64_t fdt1,           \
3096                                                  uint64_t fdt2)           \
3097 {                                                                         \
3098     uint32_t fst0 = fdt0 & 0XFFFFFFFF;                                    \
3099     uint32_t fsth0 = fdt0 >> 32;                                          \
3100     uint32_t fst1 = fdt1 & 0XFFFFFFFF;                                    \
3101     uint32_t fsth1 = fdt1 >> 32;                                          \
3102     uint32_t fst2 = fdt2 & 0XFFFFFFFF;                                    \
3103     uint32_t fsth2 = fdt2 >> 32;                                          \
3104                                                                           \
3105     fst0 = float32_ ## name1 (fst0, fst1, &env->active_fpu.fp_status);          \
3106     fsth0 = float32_ ## name1 (fsth0, fsth1, &env->active_fpu.fp_status);       \
3107     fst2 = float32_ ## name2 (fst0, fst2, &env->active_fpu.fp_status);          \
3108     fsth2 = float32_ ## name2 (fsth0, fsth2, &env->active_fpu.fp_status);       \
3109     fst2 = float32_chs(fst2);                                             \
3110     fsth2 = float32_chs(fsth2);                                           \
3111     return ((uint64_t)fsth2 << 32) | fst2;                                \
3112 }
3113
3114 FLOAT_NTERNOP(mul, add)
3115 FLOAT_NTERNOP(mul, sub)
3116 #undef FLOAT_NTERNOP
3117
3118 /* MIPS specific binary operations */
3119 uint64_t helper_float_recip2_d(CPUMIPSState *env, uint64_t fdt0, uint64_t fdt2)
3120 {
3121     set_float_exception_flags(0, &env->active_fpu.fp_status);
3122     fdt2 = float64_mul(fdt0, fdt2, &env->active_fpu.fp_status);
3123     fdt2 = float64_chs(float64_sub(fdt2, FLOAT_ONE64, &env->active_fpu.fp_status));
3124     update_fcr31(env);
3125     return fdt2;
3126 }
3127
3128 uint32_t helper_float_recip2_s(CPUMIPSState *env, uint32_t fst0, uint32_t fst2)
3129 {
3130     set_float_exception_flags(0, &env->active_fpu.fp_status);
3131     fst2 = float32_mul(fst0, fst2, &env->active_fpu.fp_status);
3132     fst2 = float32_chs(float32_sub(fst2, FLOAT_ONE32, &env->active_fpu.fp_status));
3133     update_fcr31(env);
3134     return fst2;
3135 }
3136
3137 uint64_t helper_float_recip2_ps(CPUMIPSState *env, uint64_t fdt0, uint64_t fdt2)
3138 {
3139     uint32_t fst0 = fdt0 & 0XFFFFFFFF;
3140     uint32_t fsth0 = fdt0 >> 32;
3141     uint32_t fst2 = fdt2 & 0XFFFFFFFF;
3142     uint32_t fsth2 = fdt2 >> 32;
3143
3144     set_float_exception_flags(0, &env->active_fpu.fp_status);
3145     fst2 = float32_mul(fst0, fst2, &env->active_fpu.fp_status);
3146     fsth2 = float32_mul(fsth0, fsth2, &env->active_fpu.fp_status);
3147     fst2 = float32_chs(float32_sub(fst2, FLOAT_ONE32, &env->active_fpu.fp_status));
3148     fsth2 = float32_chs(float32_sub(fsth2, FLOAT_ONE32, &env->active_fpu.fp_status));
3149     update_fcr31(env);
3150     return ((uint64_t)fsth2 << 32) | fst2;
3151 }
3152
3153 uint64_t helper_float_rsqrt2_d(CPUMIPSState *env, uint64_t fdt0, uint64_t fdt2)
3154 {
3155     set_float_exception_flags(0, &env->active_fpu.fp_status);
3156     fdt2 = float64_mul(fdt0, fdt2, &env->active_fpu.fp_status);
3157     fdt2 = float64_sub(fdt2, FLOAT_ONE64, &env->active_fpu.fp_status);
3158     fdt2 = float64_chs(float64_div(fdt2, FLOAT_TWO64, &env->active_fpu.fp_status));
3159     update_fcr31(env);
3160     return fdt2;
3161 }
3162
3163 uint32_t helper_float_rsqrt2_s(CPUMIPSState *env, uint32_t fst0, uint32_t fst2)
3164 {
3165     set_float_exception_flags(0, &env->active_fpu.fp_status);
3166     fst2 = float32_mul(fst0, fst2, &env->active_fpu.fp_status);
3167     fst2 = float32_sub(fst2, FLOAT_ONE32, &env->active_fpu.fp_status);
3168     fst2 = float32_chs(float32_div(fst2, FLOAT_TWO32, &env->active_fpu.fp_status));
3169     update_fcr31(env);
3170     return fst2;
3171 }
3172
3173 uint64_t helper_float_rsqrt2_ps(CPUMIPSState *env, uint64_t fdt0, uint64_t fdt2)
3174 {
3175     uint32_t fst0 = fdt0 & 0XFFFFFFFF;
3176     uint32_t fsth0 = fdt0 >> 32;
3177     uint32_t fst2 = fdt2 & 0XFFFFFFFF;
3178     uint32_t fsth2 = fdt2 >> 32;
3179
3180     set_float_exception_flags(0, &env->active_fpu.fp_status);
3181     fst2 = float32_mul(fst0, fst2, &env->active_fpu.fp_status);
3182     fsth2 = float32_mul(fsth0, fsth2, &env->active_fpu.fp_status);
3183     fst2 = float32_sub(fst2, FLOAT_ONE32, &env->active_fpu.fp_status);
3184     fsth2 = float32_sub(fsth2, FLOAT_ONE32, &env->active_fpu.fp_status);
3185     fst2 = float32_chs(float32_div(fst2, FLOAT_TWO32, &env->active_fpu.fp_status));
3186     fsth2 = float32_chs(float32_div(fsth2, FLOAT_TWO32, &env->active_fpu.fp_status));
3187     update_fcr31(env);
3188     return ((uint64_t)fsth2 << 32) | fst2;
3189 }
3190
3191 uint64_t helper_float_addr_ps(CPUMIPSState *env, uint64_t fdt0, uint64_t fdt1)
3192 {
3193     uint32_t fst0 = fdt0 & 0XFFFFFFFF;
3194     uint32_t fsth0 = fdt0 >> 32;
3195     uint32_t fst1 = fdt1 & 0XFFFFFFFF;
3196     uint32_t fsth1 = fdt1 >> 32;
3197     uint32_t fst2;
3198     uint32_t fsth2;
3199
3200     set_float_exception_flags(0, &env->active_fpu.fp_status);
3201     fst2 = float32_add (fst0, fsth0, &env->active_fpu.fp_status);
3202     fsth2 = float32_add (fst1, fsth1, &env->active_fpu.fp_status);
3203     update_fcr31(env);
3204     return ((uint64_t)fsth2 << 32) | fst2;
3205 }
3206
3207 uint64_t helper_float_mulr_ps(CPUMIPSState *env, uint64_t fdt0, uint64_t fdt1)
3208 {
3209     uint32_t fst0 = fdt0 & 0XFFFFFFFF;
3210     uint32_t fsth0 = fdt0 >> 32;
3211     uint32_t fst1 = fdt1 & 0XFFFFFFFF;
3212     uint32_t fsth1 = fdt1 >> 32;
3213     uint32_t fst2;
3214     uint32_t fsth2;
3215
3216     set_float_exception_flags(0, &env->active_fpu.fp_status);
3217     fst2 = float32_mul (fst0, fsth0, &env->active_fpu.fp_status);
3218     fsth2 = float32_mul (fst1, fsth1, &env->active_fpu.fp_status);
3219     update_fcr31(env);
3220     return ((uint64_t)fsth2 << 32) | fst2;
3221 }
3222
3223 /* compare operations */
3224 #define FOP_COND_D(op, cond)                                   \
3225 void helper_cmp_d_ ## op(CPUMIPSState *env, uint64_t fdt0,     \
3226                          uint64_t fdt1, int cc)                \
3227 {                                                              \
3228     int c;                                                     \
3229     set_float_exception_flags(0, &env->active_fpu.fp_status);  \
3230     c = cond;                                                  \
3231     update_fcr31(env);                                         \
3232     if (c)                                                     \
3233         SET_FP_COND(cc, env->active_fpu);                      \
3234     else                                                       \
3235         CLEAR_FP_COND(cc, env->active_fpu);                    \
3236 }                                                              \
3237 void helper_cmpabs_d_ ## op(CPUMIPSState *env, uint64_t fdt0,  \
3238                             uint64_t fdt1, int cc)             \
3239 {                                                              \
3240     int c;                                                     \
3241     set_float_exception_flags(0, &env->active_fpu.fp_status);  \
3242     fdt0 = float64_abs(fdt0);                                  \
3243     fdt1 = float64_abs(fdt1);                                  \
3244     c = cond;                                                  \
3245     update_fcr31(env);                                         \
3246     if (c)                                                     \
3247         SET_FP_COND(cc, env->active_fpu);                      \
3248     else                                                       \
3249         CLEAR_FP_COND(cc, env->active_fpu);                    \
3250 }
3251
3252 /* NOTE: the comma operator will make "cond" to eval to false,
3253  * but float64_unordered_quiet() is still called. */
3254 FOP_COND_D(f,   (float64_unordered_quiet(fdt1, fdt0, &env->active_fpu.fp_status), 0))
3255 FOP_COND_D(un,  float64_unordered_quiet(fdt1, fdt0, &env->active_fpu.fp_status))
3256 FOP_COND_D(eq,  float64_eq_quiet(fdt0, fdt1, &env->active_fpu.fp_status))
3257 FOP_COND_D(ueq, float64_unordered_quiet(fdt1, fdt0, &env->active_fpu.fp_status)  || float64_eq_quiet(fdt0, fdt1, &env->active_fpu.fp_status))
3258 FOP_COND_D(olt, float64_lt_quiet(fdt0, fdt1, &env->active_fpu.fp_status))
3259 FOP_COND_D(ult, float64_unordered_quiet(fdt1, fdt0, &env->active_fpu.fp_status)  || float64_lt_quiet(fdt0, fdt1, &env->active_fpu.fp_status))
3260 FOP_COND_D(ole, float64_le_quiet(fdt0, fdt1, &env->active_fpu.fp_status))
3261 FOP_COND_D(ule, float64_unordered_quiet(fdt1, fdt0, &env->active_fpu.fp_status)  || float64_le_quiet(fdt0, fdt1, &env->active_fpu.fp_status))
3262 /* NOTE: the comma operator will make "cond" to eval to false,
3263  * but float64_unordered() is still called. */
3264 FOP_COND_D(sf,  (float64_unordered(fdt1, fdt0, &env->active_fpu.fp_status), 0))
3265 FOP_COND_D(ngle,float64_unordered(fdt1, fdt0, &env->active_fpu.fp_status))
3266 FOP_COND_D(seq, float64_eq(fdt0, fdt1, &env->active_fpu.fp_status))
3267 FOP_COND_D(ngl, float64_unordered(fdt1, fdt0, &env->active_fpu.fp_status)  || float64_eq(fdt0, fdt1, &env->active_fpu.fp_status))
3268 FOP_COND_D(lt,  float64_lt(fdt0, fdt1, &env->active_fpu.fp_status))
3269 FOP_COND_D(nge, float64_unordered(fdt1, fdt0, &env->active_fpu.fp_status)  || float64_lt(fdt0, fdt1, &env->active_fpu.fp_status))
3270 FOP_COND_D(le,  float64_le(fdt0, fdt1, &env->active_fpu.fp_status))
3271 FOP_COND_D(ngt, float64_unordered(fdt1, fdt0, &env->active_fpu.fp_status)  || float64_le(fdt0, fdt1, &env->active_fpu.fp_status))
3272
3273 #define FOP_COND_S(op, cond)                                   \
3274 void helper_cmp_s_ ## op(CPUMIPSState *env, uint32_t fst0,     \
3275                          uint32_t fst1, int cc)                \
3276 {                                                              \
3277     int c;                                                     \
3278     set_float_exception_flags(0, &env->active_fpu.fp_status);  \
3279     c = cond;                                                  \
3280     update_fcr31(env);                                         \
3281     if (c)                                                     \
3282         SET_FP_COND(cc, env->active_fpu);                      \
3283     else                                                       \
3284         CLEAR_FP_COND(cc, env->active_fpu);                    \
3285 }                                                              \
3286 void helper_cmpabs_s_ ## op(CPUMIPSState *env, uint32_t fst0,  \
3287                             uint32_t fst1, int cc)             \
3288 {                                                              \
3289     int c;                                                     \
3290     set_float_exception_flags(0, &env->active_fpu.fp_status);  \
3291     fst0 = float32_abs(fst0);                                  \
3292     fst1 = float32_abs(fst1);                                  \
3293     c = cond;                                                  \
3294     update_fcr31(env);                                         \
3295     if (c)                                                     \
3296         SET_FP_COND(cc, env->active_fpu);                      \
3297     else                                                       \
3298         CLEAR_FP_COND(cc, env->active_fpu);                    \
3299 }
3300
3301 /* NOTE: the comma operator will make "cond" to eval to false,
3302  * but float32_unordered_quiet() is still called. */
3303 FOP_COND_S(f,   (float32_unordered_quiet(fst1, fst0, &env->active_fpu.fp_status), 0))
3304 FOP_COND_S(un,  float32_unordered_quiet(fst1, fst0, &env->active_fpu.fp_status))
3305 FOP_COND_S(eq,  float32_eq_quiet(fst0, fst1, &env->active_fpu.fp_status))
3306 FOP_COND_S(ueq, float32_unordered_quiet(fst1, fst0, &env->active_fpu.fp_status)  || float32_eq_quiet(fst0, fst1, &env->active_fpu.fp_status))
3307 FOP_COND_S(olt, float32_lt_quiet(fst0, fst1, &env->active_fpu.fp_status))
3308 FOP_COND_S(ult, float32_unordered_quiet(fst1, fst0, &env->active_fpu.fp_status)  || float32_lt_quiet(fst0, fst1, &env->active_fpu.fp_status))
3309 FOP_COND_S(ole, float32_le_quiet(fst0, fst1, &env->active_fpu.fp_status))
3310 FOP_COND_S(ule, float32_unordered_quiet(fst1, fst0, &env->active_fpu.fp_status)  || float32_le_quiet(fst0, fst1, &env->active_fpu.fp_status))
3311 /* NOTE: the comma operator will make "cond" to eval to false,
3312  * but float32_unordered() is still called. */
3313 FOP_COND_S(sf,  (float32_unordered(fst1, fst0, &env->active_fpu.fp_status), 0))
3314 FOP_COND_S(ngle,float32_unordered(fst1, fst0, &env->active_fpu.fp_status))
3315 FOP_COND_S(seq, float32_eq(fst0, fst1, &env->active_fpu.fp_status))
3316 FOP_COND_S(ngl, float32_unordered(fst1, fst0, &env->active_fpu.fp_status)  || float32_eq(fst0, fst1, &env->active_fpu.fp_status))
3317 FOP_COND_S(lt,  float32_lt(fst0, fst1, &env->active_fpu.fp_status))
3318 FOP_COND_S(nge, float32_unordered(fst1, fst0, &env->active_fpu.fp_status)  || float32_lt(fst0, fst1, &env->active_fpu.fp_status))
3319 FOP_COND_S(le,  float32_le(fst0, fst1, &env->active_fpu.fp_status))
3320 FOP_COND_S(ngt, float32_unordered(fst1, fst0, &env->active_fpu.fp_status)  || float32_le(fst0, fst1, &env->active_fpu.fp_status))
3321
3322 #define FOP_COND_PS(op, condl, condh)                           \
3323 void helper_cmp_ps_ ## op(CPUMIPSState *env, uint64_t fdt0,     \
3324                           uint64_t fdt1, int cc)                \
3325 {                                                               \
3326     uint32_t fst0, fsth0, fst1, fsth1;                          \
3327     int ch, cl;                                                 \
3328     set_float_exception_flags(0, &env->active_fpu.fp_status);   \
3329     fst0 = fdt0 & 0XFFFFFFFF;                                   \
3330     fsth0 = fdt0 >> 32;                                         \
3331     fst1 = fdt1 & 0XFFFFFFFF;                                   \
3332     fsth1 = fdt1 >> 32;                                         \
3333     cl = condl;                                                 \
3334     ch = condh;                                                 \
3335     update_fcr31(env);                                          \
3336     if (cl)                                                     \
3337         SET_FP_COND(cc, env->active_fpu);                       \
3338     else                                                        \
3339         CLEAR_FP_COND(cc, env->active_fpu);                     \
3340     if (ch)                                                     \
3341         SET_FP_COND(cc + 1, env->active_fpu);                   \
3342     else                                                        \
3343         CLEAR_FP_COND(cc + 1, env->active_fpu);                 \
3344 }                                                               \
3345 void helper_cmpabs_ps_ ## op(CPUMIPSState *env, uint64_t fdt0,  \
3346                              uint64_t fdt1, int cc)             \
3347 {                                                               \
3348     uint32_t fst0, fsth0, fst1, fsth1;                          \
3349     int ch, cl;                                                 \
3350     fst0 = float32_abs(fdt0 & 0XFFFFFFFF);                      \
3351     fsth0 = float32_abs(fdt0 >> 32);                            \
3352     fst1 = float32_abs(fdt1 & 0XFFFFFFFF);                      \
3353     fsth1 = float32_abs(fdt1 >> 32);                            \
3354     cl = condl;                                                 \
3355     ch = condh;                                                 \
3356     update_fcr31(env);                                          \
3357     if (cl)                                                     \
3358         SET_FP_COND(cc, env->active_fpu);                       \
3359     else                                                        \
3360         CLEAR_FP_COND(cc, env->active_fpu);                     \
3361     if (ch)                                                     \
3362         SET_FP_COND(cc + 1, env->active_fpu);                   \
3363     else                                                        \
3364         CLEAR_FP_COND(cc + 1, env->active_fpu);                 \
3365 }
3366
3367 /* NOTE: the comma operator will make "cond" to eval to false,
3368  * but float32_unordered_quiet() is still called. */
3369 FOP_COND_PS(f,   (float32_unordered_quiet(fst1, fst0, &env->active_fpu.fp_status), 0),
3370                  (float32_unordered_quiet(fsth1, fsth0, &env->active_fpu.fp_status), 0))
3371 FOP_COND_PS(un,  float32_unordered_quiet(fst1, fst0, &env->active_fpu.fp_status),
3372                  float32_unordered_quiet(fsth1, fsth0, &env->active_fpu.fp_status))
3373 FOP_COND_PS(eq,  float32_eq_quiet(fst0, fst1, &env->active_fpu.fp_status),
3374                  float32_eq_quiet(fsth0, fsth1, &env->active_fpu.fp_status))
3375 FOP_COND_PS(ueq, float32_unordered_quiet(fst1, fst0, &env->active_fpu.fp_status)    || float32_eq_quiet(fst0, fst1, &env->active_fpu.fp_status),
3376                  float32_unordered_quiet(fsth1, fsth0, &env->active_fpu.fp_status)  || float32_eq_quiet(fsth0, fsth1, &env->active_fpu.fp_status))
3377 FOP_COND_PS(olt, float32_lt_quiet(fst0, fst1, &env->active_fpu.fp_status),
3378                  float32_lt_quiet(fsth0, fsth1, &env->active_fpu.fp_status))
3379 FOP_COND_PS(ult, float32_unordered_quiet(fst1, fst0, &env->active_fpu.fp_status)    || float32_lt_quiet(fst0, fst1, &env->active_fpu.fp_status),
3380                  float32_unordered_quiet(fsth1, fsth0, &env->active_fpu.fp_status)  || float32_lt_quiet(fsth0, fsth1, &env->active_fpu.fp_status))
3381 FOP_COND_PS(ole, float32_le_quiet(fst0, fst1, &env->active_fpu.fp_status),
3382                  float32_le_quiet(fsth0, fsth1, &env->active_fpu.fp_status))
3383 FOP_COND_PS(ule, float32_unordered_quiet(fst1, fst0, &env->active_fpu.fp_status)    || float32_le_quiet(fst0, fst1, &env->active_fpu.fp_status),
3384                  float32_unordered_quiet(fsth1, fsth0, &env->active_fpu.fp_status)  || float32_le_quiet(fsth0, fsth1, &env->active_fpu.fp_status))
3385 /* NOTE: the comma operator will make "cond" to eval to false,
3386  * but float32_unordered() is still called. */
3387 FOP_COND_PS(sf,  (float32_unordered(fst1, fst0, &env->active_fpu.fp_status), 0),
3388                  (float32_unordered(fsth1, fsth0, &env->active_fpu.fp_status), 0))
3389 FOP_COND_PS(ngle,float32_unordered(fst1, fst0, &env->active_fpu.fp_status),
3390                  float32_unordered(fsth1, fsth0, &env->active_fpu.fp_status))
3391 FOP_COND_PS(seq, float32_eq(fst0, fst1, &env->active_fpu.fp_status),
3392                  float32_eq(fsth0, fsth1, &env->active_fpu.fp_status))
3393 FOP_COND_PS(ngl, float32_unordered(fst1, fst0, &env->active_fpu.fp_status)    || float32_eq(fst0, fst1, &env->active_fpu.fp_status),
3394                  float32_unordered(fsth1, fsth0, &env->active_fpu.fp_status)  || float32_eq(fsth0, fsth1, &env->active_fpu.fp_status))
3395 FOP_COND_PS(lt,  float32_lt(fst0, fst1, &env->active_fpu.fp_status),
3396                  float32_lt(fsth0, fsth1, &env->active_fpu.fp_status))
3397 FOP_COND_PS(nge, float32_unordered(fst1, fst0, &env->active_fpu.fp_status)    || float32_lt(fst0, fst1, &env->active_fpu.fp_status),
3398                  float32_unordered(fsth1, fsth0, &env->active_fpu.fp_status)  || float32_lt(fsth0, fsth1, &env->active_fpu.fp_status))
3399 FOP_COND_PS(le,  float32_le(fst0, fst1, &env->active_fpu.fp_status),
3400                  float32_le(fsth0, fsth1, &env->active_fpu.fp_status))
3401 FOP_COND_PS(ngt, float32_unordered(fst1, fst0, &env->active_fpu.fp_status)    || float32_le(fst0, fst1, &env->active_fpu.fp_status),
3402                  float32_unordered(fsth1, fsth0, &env->active_fpu.fp_status)  || float32_le(fsth0, fsth1, &env->active_fpu.fp_status))