target-mips/op_helper.c

   1 /*
   2  *  MIPS emulation helpers for qemu.
   3  *
   4  *  Copyright (c) 2004-2005 Jocelyn Mayer
   5  *
   6  * This library is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU Lesser General Public
   8  * License as published by the Free Software Foundation; either
   9  * version 2 of the License, or (at your option) any later version.
  10  *
  11  * This library is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  14  * Lesser General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU Lesser General Public
  17  * License along with this library; if not, see <http://www.gnu.org/licenses/>.
  18  */
  19 #include <stdlib.h>
  20 #include "cpu.h"
  21 #include "host-utils.h"
  22
  23 #include "helper.h"
  24
  25 #if !defined(CONFIG_USER_ONLY)
  26 #include "softmmu_exec.h"
  27 #endif /* !defined(CONFIG_USER_ONLY) */
  28
  29 #ifndef CONFIG_USER_ONLY
  30 static inline void cpu_mips_tlb_flush (CPUMIPSState *env, int flush_global);
  31 #endif
  32
  33 /*****************************************************************************/
  34 /* Exceptions processing helpers */
  35
  36 void helper_raise_exception_err(CPUMIPSState *env, uint32_t exception,
  37                                 int error_code)
  38 {
  39 #if 1
  40     if (exception < 0x100)
  41         qemu_log("%s: %d %d\n", __func__, exception, error_code);
  42 #endif
  43     env->exception_index = exception;
  44     env->error_code = error_code;
  45     cpu_loop_exit(env);
  46 }
  47
  48 void helper_raise_exception(CPUMIPSState *env, uint32_t exception)
  49 {
  50     helper_raise_exception_err(env, exception, 0);
  51 }
  52
  53 #if !defined(CONFIG_USER_ONLY)
  54 static void do_restore_state(CPUMIPSState *env, uintptr_t pc)
  55 {
  56     TranslationBlock *tb;
  57
  58     tb = tb_find_pc (pc);
  59     if (tb) {
  60         cpu_restore_state(tb, env, pc);
  61     }
  62 }
  63 #endif
  64
  65 #if defined(CONFIG_USER_ONLY)
  66 #define HELPER_LD(name, insn, type)                                     \
  67 static inline type do_##name(CPUMIPSState *env, target_ulong addr,      \
  68                              int mem_idx)                               \
  69 {                                                                       \
  70     return (type) insn##_raw(addr);                                     \
  71 }
  72 #else
  73 #define HELPER_LD(name, insn, type)                                     \
  74 static inline type do_##name(CPUMIPSState *env, target_ulong addr,      \
  75                              int mem_idx)                               \
  76 {                                                                       \
  77     switch (mem_idx)                                                    \
  78     {                                                                   \
  79     case 0: return (type) cpu_##insn##_kernel(env, addr); break;        \
  80     case 1: return (type) cpu_##insn##_super(env, addr); break;         \
  81     default:                                                            \
  82     case 2: return (type) cpu_##insn##_user(env, addr); break;          \
  83     }                                                                   \
  84 }
  85 #endif
  86 HELPER_LD(lbu, ldub, uint8_t)
  87 HELPER_LD(lw, ldl, int32_t)
  88 #ifdef TARGET_MIPS64
  89 HELPER_LD(ld, ldq, int64_t)
  90 #endif
  91 #undef HELPER_LD
  92
  93 #if defined(CONFIG_USER_ONLY)
  94 #define HELPER_ST(name, insn, type)                                     \
  95 static inline void do_##name(CPUMIPSState *env, target_ulong addr,      \
  96                              type val, int mem_idx)                     \
  97 {                                                                       \
  98     insn##_raw(addr, val);                                              \
  99 }
 100 #else
 101 #define HELPER_ST(name, insn, type)                                     \
 102 static inline void do_##name(CPUMIPSState *env, target_ulong addr,      \
 103                              type val, int mem_idx)                     \
 104 {                                                                       \
 105     switch (mem_idx)                                                    \
 106     {                                                                   \
 107     case 0: cpu_##insn##_kernel(env, addr, val); break;                 \
 108     case 1: cpu_##insn##_super(env, addr, val); break;                  \
 109     default:                                                            \
 110     case 2: cpu_##insn##_user(env, addr, val); break;                   \
 111     }                                                                   \
 112 }
 113 #endif
 114 HELPER_ST(sb, stb, uint8_t)
 115 HELPER_ST(sw, stl, uint32_t)
 116 #ifdef TARGET_MIPS64
 117 HELPER_ST(sd, stq, uint64_t)
 118 #endif
 119 #undef HELPER_ST
 120
 121 target_ulong helper_clo (target_ulong arg1)
 122 {
 123     return clo32(arg1);
 124 }
 125
 126 target_ulong helper_clz (target_ulong arg1)
 127 {
 128     return clz32(arg1);
 129 }
 130
 131 #if defined(TARGET_MIPS64)
 132 target_ulong helper_dclo (target_ulong arg1)
 133 {
 134     return clo64(arg1);
 135 }
 136
 137 target_ulong helper_dclz (target_ulong arg1)
 138 {
 139     return clz64(arg1);
 140 }
 141 #endif /* TARGET_MIPS64 */
 142
 143 /* 64 bits arithmetic for 32 bits hosts */
 144 static inline uint64_t get_HILO(CPUMIPSState *env)
 145 {
 146     return ((uint64_t)(env->active_tc.HI[0]) << 32) | (uint32_t)env->active_tc.LO[0];
 147 }
 148
 149 static inline target_ulong set_HIT0_LO(CPUMIPSState *env, uint64_t HILO)
 150 {
 151     target_ulong tmp;
 152     env->active_tc.LO[0] = (int32_t)(HILO & 0xFFFFFFFF);
 153     tmp = env->active_tc.HI[0] = (int32_t)(HILO >> 32);
 154     return tmp;
 155 }
 156
 157 static inline target_ulong set_HI_LOT0(CPUMIPSState *env, uint64_t HILO)
 158 {
 159     target_ulong tmp = env->active_tc.LO[0] = (int32_t)(HILO & 0xFFFFFFFF);
 160     env->active_tc.HI[0] = (int32_t)(HILO >> 32);
 161     return tmp;
 162 }
 163
 164 /* Multiplication variants of the vr54xx. */
 165 target_ulong helper_muls(CPUMIPSState *env, target_ulong arg1,
 166                          target_ulong arg2)
 167 {
 168     return set_HI_LOT0(env, 0 - ((int64_t)(int32_t)arg1 *
 169                                  (int64_t)(int32_t)arg2));
 170 }
 171
 172 target_ulong helper_mulsu(CPUMIPSState *env, target_ulong arg1,
 173                           target_ulong arg2)
 174 {
 175     return set_HI_LOT0(env, 0 - (uint64_t)(uint32_t)arg1 *
 176                        (uint64_t)(uint32_t)arg2);
 177 }
 178
 179 target_ulong helper_macc(CPUMIPSState *env, target_ulong arg1,
 180                          target_ulong arg2)
 181 {
 182     return set_HI_LOT0(env, (int64_t)get_HILO(env) + (int64_t)(int32_t)arg1 *
 183                        (int64_t)(int32_t)arg2);
 184 }
 185
 186 target_ulong helper_macchi(CPUMIPSState *env, target_ulong arg1,
 187                            target_ulong arg2)
 188 {
 189     return set_HIT0_LO(env, (int64_t)get_HILO(env) + (int64_t)(int32_t)arg1 *
 190                        (int64_t)(int32_t)arg2);
 191 }
 192
 193 target_ulong helper_maccu(CPUMIPSState *env, target_ulong arg1,
 194                           target_ulong arg2)
 195 {
 196     return set_HI_LOT0(env, (uint64_t)get_HILO(env) +
 197                        (uint64_t)(uint32_t)arg1 * (uint64_t)(uint32_t)arg2);
 198 }
 199
 200 target_ulong helper_macchiu(CPUMIPSState *env, target_ulong arg1,
 201                             target_ulong arg2)
 202 {
 203     return set_HIT0_LO(env, (uint64_t)get_HILO(env) +
 204                        (uint64_t)(uint32_t)arg1 * (uint64_t)(uint32_t)arg2);
 205 }
 206
 207 target_ulong helper_msac(CPUMIPSState *env, target_ulong arg1,
 208                          target_ulong arg2)
 209 {
 210     return set_HI_LOT0(env, (int64_t)get_HILO(env) - (int64_t)(int32_t)arg1 *
 211                        (int64_t)(int32_t)arg2);
 212 }
 213
 214 target_ulong helper_msachi(CPUMIPSState *env, target_ulong arg1,
 215                            target_ulong arg2)
 216 {
 217     return set_HIT0_LO(env, (int64_t)get_HILO(env) - (int64_t)(int32_t)arg1 *
 218                        (int64_t)(int32_t)arg2);
 219 }
 220
 221 target_ulong helper_msacu(CPUMIPSState *env, target_ulong arg1,
 222                           target_ulong arg2)
 223 {
 224     return set_HI_LOT0(env, (uint64_t)get_HILO(env) -
 225                        (uint64_t)(uint32_t)arg1 * (uint64_t)(uint32_t)arg2);
 226 }
 227
 228 target_ulong helper_msachiu(CPUMIPSState *env, target_ulong arg1,
 229                             target_ulong arg2)
 230 {
 231     return set_HIT0_LO(env, (uint64_t)get_HILO(env) -
 232                        (uint64_t)(uint32_t)arg1 * (uint64_t)(uint32_t)arg2);
 233 }
 234
 235 target_ulong helper_mulhi(CPUMIPSState *env, target_ulong arg1,
 236                           target_ulong arg2)
 237 {
 238     return set_HIT0_LO(env, (int64_t)(int32_t)arg1 * (int64_t)(int32_t)arg2);
 239 }
 240
 241 target_ulong helper_mulhiu(CPUMIPSState *env, target_ulong arg1,
 242                            target_ulong arg2)
 243 {
 244     return set_HIT0_LO(env, (uint64_t)(uint32_t)arg1 *
 245                        (uint64_t)(uint32_t)arg2);
 246 }
 247
 248 target_ulong helper_mulshi(CPUMIPSState *env, target_ulong arg1,
 249                            target_ulong arg2)
 250 {
 251     return set_HIT0_LO(env, 0 - (int64_t)(int32_t)arg1 *
 252                        (int64_t)(int32_t)arg2);
 253 }
 254
 255 target_ulong helper_mulshiu(CPUMIPSState *env, target_ulong arg1,
 256                             target_ulong arg2)
 257 {
 258     return set_HIT0_LO(env, 0 - (uint64_t)(uint32_t)arg1 *
 259                        (uint64_t)(uint32_t)arg2);
 260 }
 261
 262 #ifdef TARGET_MIPS64
 263 void helper_dmult(CPUMIPSState *env, target_ulong arg1, target_ulong arg2)
 264 {
 265     muls64(&(env->active_tc.LO[0]), &(env->active_tc.HI[0]), arg1, arg2);
 266 }
 267
 268 void helper_dmultu(CPUMIPSState *env, target_ulong arg1, target_ulong arg2)
 269 {
 270     mulu64(&(env->active_tc.LO[0]), &(env->active_tc.HI[0]), arg1, arg2);
 271 }
 272 #endif
 273
 274 #ifndef CONFIG_USER_ONLY
 275
 276 static inline target_phys_addr_t do_translate_address(CPUMIPSState *env,
 277                                                       target_ulong address,
 278                                                       int rw)
 279 {
 280     target_phys_addr_t lladdr;
 281
 282     lladdr = cpu_mips_translate_address(env, address, rw);
 283
 284     if (lladdr == -1LL) {
 285         cpu_loop_exit(env);
 286     } else {
 287         return lladdr;
 288     }
 289 }
 290
 291 #define HELPER_LD_ATOMIC(name, insn)                                          \
 292 target_ulong helper_##name(CPUMIPSState *env, target_ulong arg, int mem_idx)  \
 293 {                                                                             \
 294     env->lladdr = do_translate_address(env, arg, 0);                          \
 295     env->llval = do_##insn(env, arg, mem_idx);                                \
 296     return env->llval;                                                        \
 297 }
 298 HELPER_LD_ATOMIC(ll, lw)
 299 #ifdef TARGET_MIPS64
 300 HELPER_LD_ATOMIC(lld, ld)
 301 #endif
 302 #undef HELPER_LD_ATOMIC
 303
 304 #define HELPER_ST_ATOMIC(name, ld_insn, st_insn, almask)                      \
 305 target_ulong helper_##name(CPUMIPSState *env, target_ulong arg1,              \
 306                            target_ulong arg2, int mem_idx)                    \
 307 {                                                                             \
 308     target_long tmp;                                                          \
 309                                                                               \
 310     if (arg2 & almask) {                                                      \
 311         env->CP0_BadVAddr = arg2;                                             \
 312         helper_raise_exception(env, EXCP_AdES);                               \
 313     }                                                                         \
 314     if (do_translate_address(env, arg2, 1) == env->lladdr) {                  \
 315         tmp = do_##ld_insn(env, arg2, mem_idx);                               \
 316         if (tmp == env->llval) {                                              \
 317             do_##st_insn(env, arg2, arg1, mem_idx);                           \
 318             return 1;                                                         \
 319         }                                                                     \
 320     }                                                                         \
 321     return 0;                                                                 \
 322 }
 323 HELPER_ST_ATOMIC(sc, lw, sw, 0x3)
 324 #ifdef TARGET_MIPS64
 325 HELPER_ST_ATOMIC(scd, ld, sd, 0x7)
 326 #endif
 327 #undef HELPER_ST_ATOMIC
 328 #endif
 329
 330 #ifdef TARGET_WORDS_BIGENDIAN
 331 #define GET_LMASK(v) ((v) & 3)
 332 #define GET_OFFSET(addr, offset) (addr + (offset))
 333 #else
 334 #define GET_LMASK(v) (((v) & 3) ^ 3)
 335 #define GET_OFFSET(addr, offset) (addr - (offset))
 336 #endif
 337
 338 target_ulong helper_lwl(CPUMIPSState *env, target_ulong arg1,
 339                         target_ulong arg2, int mem_idx)
 340 {
 341     target_ulong tmp;
 342
 343     tmp = do_lbu(env, arg2, mem_idx);
 344     arg1 = (arg1 & 0x00FFFFFF) | (tmp << 24);
 345
 346     if (GET_LMASK(arg2) <= 2) {
 347         tmp = do_lbu(env, GET_OFFSET(arg2, 1), mem_idx);
 348         arg1 = (arg1 & 0xFF00FFFF) | (tmp << 16);
 349     }
 350
 351     if (GET_LMASK(arg2) <= 1) {
 352         tmp = do_lbu(env, GET_OFFSET(arg2, 2), mem_idx);
 353         arg1 = (arg1 & 0xFFFF00FF) | (tmp << 8);
 354     }
 355
 356     if (GET_LMASK(arg2) == 0) {
 357         tmp = do_lbu(env, GET_OFFSET(arg2, 3), mem_idx);
 358         arg1 = (arg1 & 0xFFFFFF00) | tmp;
 359     }
 360     return (int32_t)arg1;
 361 }
 362
 363 target_ulong helper_lwr(CPUMIPSState *env, target_ulong arg1,
 364                         target_ulong arg2, int mem_idx)
 365 {
 366     target_ulong tmp;
 367
 368     tmp = do_lbu(env, arg2, mem_idx);
 369     arg1 = (arg1 & 0xFFFFFF00) | tmp;
 370
 371     if (GET_LMASK(arg2) >= 1) {
 372         tmp = do_lbu(env, GET_OFFSET(arg2, -1), mem_idx);
 373         arg1 = (arg1 & 0xFFFF00FF) | (tmp << 8);
 374     }
 375
 376     if (GET_LMASK(arg2) >= 2) {
 377         tmp = do_lbu(env, GET_OFFSET(arg2, -2), mem_idx);
 378         arg1 = (arg1 & 0xFF00FFFF) | (tmp << 16);
 379     }
 380
 381     if (GET_LMASK(arg2) == 3) {
 382         tmp = do_lbu(env, GET_OFFSET(arg2, -3), mem_idx);
 383         arg1 = (arg1 & 0x00FFFFFF) | (tmp << 24);
 384     }
 385     return (int32_t)arg1;
 386 }
 387
 388 void helper_swl(CPUMIPSState *env, target_ulong arg1, target_ulong arg2,
 389                 int mem_idx)
 390 {
 391     do_sb(env, arg2, (uint8_t)(arg1 >> 24), mem_idx);
 392
 393     if (GET_LMASK(arg2) <= 2)
 394         do_sb(env, GET_OFFSET(arg2, 1), (uint8_t)(arg1 >> 16), mem_idx);
 395
 396     if (GET_LMASK(arg2) <= 1)
 397         do_sb(env, GET_OFFSET(arg2, 2), (uint8_t)(arg1 >> 8), mem_idx);
 398
 399     if (GET_LMASK(arg2) == 0)
 400         do_sb(env, GET_OFFSET(arg2, 3), (uint8_t)arg1, mem_idx);
 401 }
 402
 403 void helper_swr(CPUMIPSState *env, target_ulong arg1, target_ulong arg2,
 404                 int mem_idx)
 405 {
 406     do_sb(env, arg2, (uint8_t)arg1, mem_idx);
 407
 408     if (GET_LMASK(arg2) >= 1)
 409         do_sb(env, GET_OFFSET(arg2, -1), (uint8_t)(arg1 >> 8), mem_idx);
 410
 411     if (GET_LMASK(arg2) >= 2)
 412         do_sb(env, GET_OFFSET(arg2, -2), (uint8_t)(arg1 >> 16), mem_idx);
 413
 414     if (GET_LMASK(arg2) == 3)
 415         do_sb(env, GET_OFFSET(arg2, -3), (uint8_t)(arg1 >> 24), mem_idx);
 416 }
 417
 418 #if defined(TARGET_MIPS64)
 419 /* "half" load and stores.  We must do the memory access inline,
 420    or fault handling won't work.  */
 421
 422 #ifdef TARGET_WORDS_BIGENDIAN
 423 #define GET_LMASK64(v) ((v) & 7)
 424 #else
 425 #define GET_LMASK64(v) (((v) & 7) ^ 7)
 426 #endif
 427
 428 target_ulong helper_ldl(CPUMIPSState *env, target_ulong arg1,
 429                         target_ulong arg2, int mem_idx)
 430 {
 431     uint64_t tmp;
 432
 433     tmp = do_lbu(env, arg2, mem_idx);
 434     arg1 = (arg1 & 0x00FFFFFFFFFFFFFFULL) | (tmp << 56);
 435
 436     if (GET_LMASK64(arg2) <= 6) {
 437         tmp = do_lbu(env, GET_OFFSET(arg2, 1), mem_idx);
 438         arg1 = (arg1 & 0xFF00FFFFFFFFFFFFULL) | (tmp << 48);
 439     }
 440
 441     if (GET_LMASK64(arg2) <= 5) {
 442         tmp = do_lbu(env, GET_OFFSET(arg2, 2), mem_idx);
 443         arg1 = (arg1 & 0xFFFF00FFFFFFFFFFULL) | (tmp << 40);
 444     }
 445
 446     if (GET_LMASK64(arg2) <= 4) {
 447         tmp = do_lbu(env, GET_OFFSET(arg2, 3), mem_idx);
 448         arg1 = (arg1 & 0xFFFFFF00FFFFFFFFULL) | (tmp << 32);
 449     }
 450
 451     if (GET_LMASK64(arg2) <= 3) {
 452         tmp = do_lbu(env, GET_OFFSET(arg2, 4), mem_idx);
 453         arg1 = (arg1 & 0xFFFFFFFF00FFFFFFULL) | (tmp << 24);
 454     }
 455
 456     if (GET_LMASK64(arg2) <= 2) {
 457         tmp = do_lbu(env, GET_OFFSET(arg2, 5), mem_idx);
 458         arg1 = (arg1 & 0xFFFFFFFFFF00FFFFULL) | (tmp << 16);
 459     }
 460
 461     if (GET_LMASK64(arg2) <= 1) {
 462         tmp = do_lbu(env, GET_OFFSET(arg2, 6), mem_idx);
 463         arg1 = (arg1 & 0xFFFFFFFFFFFF00FFULL) | (tmp << 8);
 464     }
 465
 466     if (GET_LMASK64(arg2) == 0) {
 467         tmp = do_lbu(env, GET_OFFSET(arg2, 7), mem_idx);
 468         arg1 = (arg1 & 0xFFFFFFFFFFFFFF00ULL) | tmp;
 469     }
 470
 471     return arg1;
 472 }
 473
 474 target_ulong helper_ldr(CPUMIPSState *env, target_ulong arg1,
 475                         target_ulong arg2, int mem_idx)
 476 {
 477     uint64_t tmp;
 478
 479     tmp = do_lbu(env, arg2, mem_idx);
 480     arg1 = (arg1 & 0xFFFFFFFFFFFFFF00ULL) | tmp;
 481
 482     if (GET_LMASK64(arg2) >= 1) {
 483         tmp = do_lbu(env, GET_OFFSET(arg2, -1), mem_idx);
 484         arg1 = (arg1 & 0xFFFFFFFFFFFF00FFULL) | (tmp  << 8);
 485     }
 486
 487     if (GET_LMASK64(arg2) >= 2) {
 488         tmp = do_lbu(env, GET_OFFSET(arg2, -2), mem_idx);
 489         arg1 = (arg1 & 0xFFFFFFFFFF00FFFFULL) | (tmp << 16);
 490     }
 491
 492     if (GET_LMASK64(arg2) >= 3) {
 493         tmp = do_lbu(env, GET_OFFSET(arg2, -3), mem_idx);
 494         arg1 = (arg1 & 0xFFFFFFFF00FFFFFFULL) | (tmp << 24);
 495     }
 496
 497     if (GET_LMASK64(arg2) >= 4) {
 498         tmp = do_lbu(env, GET_OFFSET(arg2, -4), mem_idx);
 499         arg1 = (arg1 & 0xFFFFFF00FFFFFFFFULL) | (tmp << 32);
 500     }
 501
 502     if (GET_LMASK64(arg2) >= 5) {
 503         tmp = do_lbu(env, GET_OFFSET(arg2, -5), mem_idx);
 504         arg1 = (arg1 & 0xFFFF00FFFFFFFFFFULL) | (tmp << 40);
 505     }
 506
 507     if (GET_LMASK64(arg2) >= 6) {
 508         tmp = do_lbu(env, GET_OFFSET(arg2, -6), mem_idx);
 509         arg1 = (arg1 & 0xFF00FFFFFFFFFFFFULL) | (tmp << 48);
 510     }
 511
 512     if (GET_LMASK64(arg2) == 7) {
 513         tmp = do_lbu(env, GET_OFFSET(arg2, -7), mem_idx);
 514         arg1 = (arg1 & 0x00FFFFFFFFFFFFFFULL) | (tmp << 56);
 515     }
 516
 517     return arg1;
 518 }
 519
 520 void helper_sdl(CPUMIPSState *env, target_ulong arg1, target_ulong arg2,
 521                 int mem_idx)
 522 {
 523     do_sb(env, arg2, (uint8_t)(arg1 >> 56), mem_idx);
 524
 525     if (GET_LMASK64(arg2) <= 6)
 526         do_sb(env, GET_OFFSET(arg2, 1), (uint8_t)(arg1 >> 48), mem_idx);
 527
 528     if (GET_LMASK64(arg2) <= 5)
 529         do_sb(env, GET_OFFSET(arg2, 2), (uint8_t)(arg1 >> 40), mem_idx);
 530
 531     if (GET_LMASK64(arg2) <= 4)
 532         do_sb(env, GET_OFFSET(arg2, 3), (uint8_t)(arg1 >> 32), mem_idx);
 533
 534     if (GET_LMASK64(arg2) <= 3)
 535         do_sb(env, GET_OFFSET(arg2, 4), (uint8_t)(arg1 >> 24), mem_idx);
 536
 537     if (GET_LMASK64(arg2) <= 2)
 538         do_sb(env, GET_OFFSET(arg2, 5), (uint8_t)(arg1 >> 16), mem_idx);
 539
 540     if (GET_LMASK64(arg2) <= 1)
 541         do_sb(env, GET_OFFSET(arg2, 6), (uint8_t)(arg1 >> 8), mem_idx);
 542
 543     if (GET_LMASK64(arg2) <= 0)
 544         do_sb(env, GET_OFFSET(arg2, 7), (uint8_t)arg1, mem_idx);
 545 }
 546
 547 void helper_sdr(CPUMIPSState *env, target_ulong arg1, target_ulong arg2,
 548                 int mem_idx)
 549 {
 550     do_sb(env, arg2, (uint8_t)arg1, mem_idx);
 551
 552     if (GET_LMASK64(arg2) >= 1)
 553         do_sb(env, GET_OFFSET(arg2, -1), (uint8_t)(arg1 >> 8), mem_idx);
 554
 555     if (GET_LMASK64(arg2) >= 2)
 556         do_sb(env, GET_OFFSET(arg2, -2), (uint8_t)(arg1 >> 16), mem_idx);
 557
 558     if (GET_LMASK64(arg2) >= 3)
 559         do_sb(env, GET_OFFSET(arg2, -3), (uint8_t)(arg1 >> 24), mem_idx);
 560
 561     if (GET_LMASK64(arg2) >= 4)
 562         do_sb(env, GET_OFFSET(arg2, -4), (uint8_t)(arg1 >> 32), mem_idx);
 563
 564     if (GET_LMASK64(arg2) >= 5)
 565         do_sb(env, GET_OFFSET(arg2, -5), (uint8_t)(arg1 >> 40), mem_idx);
 566
 567     if (GET_LMASK64(arg2) >= 6)
 568         do_sb(env, GET_OFFSET(arg2, -6), (uint8_t)(arg1 >> 48), mem_idx);
 569
 570     if (GET_LMASK64(arg2) == 7)
 571         do_sb(env, GET_OFFSET(arg2, -7), (uint8_t)(arg1 >> 56), mem_idx);
 572 }
 573 #endif /* TARGET_MIPS64 */
 574
 575 static const int multiple_regs[] = { 16, 17, 18, 19, 20, 21, 22, 23, 30 };
 576
 577 void helper_lwm(CPUMIPSState *env, target_ulong addr, target_ulong reglist,
 578                 uint32_t mem_idx)
 579 {
 580     target_ulong base_reglist = reglist & 0xf;
 581     target_ulong do_r31 = reglist & 0x10;
 582 #ifdef CONFIG_USER_ONLY
 583 #undef ldfun
 584 #define ldfun(env, addr) ldl_raw(addr)
 585 #else
 586     uint32_t (*ldfun)(CPUMIPSState *env, target_ulong);
 587
 588     switch (mem_idx)
 589     {
 590     case 0: ldfun = cpu_ldl_kernel; break;
 591     case 1: ldfun = cpu_ldl_super; break;
 592     default:
 593     case 2: ldfun = cpu_ldl_user; break;
 594     }
 595 #endif
 596
 597     if (base_reglist > 0 && base_reglist <= ARRAY_SIZE (multiple_regs)) {
 598         target_ulong i;
 599
 600         for (i = 0; i < base_reglist; i++) {
 601             env->active_tc.gpr[multiple_regs[i]] = (target_long)ldfun(env, addr);
 602             addr += 4;
 603         }
 604     }
 605
 606     if (do_r31) {
 607         env->active_tc.gpr[31] = (target_long)ldfun(env, addr);
 608     }
 609 }
 610
 611 void helper_swm(CPUMIPSState *env, target_ulong addr, target_ulong reglist,
 612                 uint32_t mem_idx)
 613 {
 614     target_ulong base_reglist = reglist & 0xf;
 615     target_ulong do_r31 = reglist & 0x10;
 616 #ifdef CONFIG_USER_ONLY
 617 #undef stfun
 618 #define stfun(env, addr, val) stl_raw(addr, val)
 619 #else
 620     void (*stfun)(CPUMIPSState *env, target_ulong, uint32_t);
 621
 622     switch (mem_idx)
 623     {
 624     case 0: stfun = cpu_stl_kernel; break;
 625     case 1: stfun = cpu_stl_super; break;
 626      default:
 627     case 2: stfun = cpu_stl_user; break;
 628     }
 629 #endif
 630
 631     if (base_reglist > 0 && base_reglist <= ARRAY_SIZE (multiple_regs)) {
 632         target_ulong i;
 633
 634         for (i = 0; i < base_reglist; i++) {
 635             stfun(env, addr, env->active_tc.gpr[multiple_regs[i]]);
 636             addr += 4;
 637         }
 638     }
 639
 640     if (do_r31) {
 641         stfun(env, addr, env->active_tc.gpr[31]);
 642     }
 643 }
 644
 645 #if defined(TARGET_MIPS64)
 646 void helper_ldm(CPUMIPSState *env, target_ulong addr, target_ulong reglist,
 647                 uint32_t mem_idx)
 648 {
 649     target_ulong base_reglist = reglist & 0xf;
 650     target_ulong do_r31 = reglist & 0x10;
 651 #ifdef CONFIG_USER_ONLY
 652 #undef ldfun
 653 #define ldfun(env, addr) ldq_raw(addr)
 654 #else
 655     uint64_t (*ldfun)(CPUMIPSState *env, target_ulong);
 656
 657     switch (mem_idx)
 658     {
 659     case 0: ldfun = cpu_ldq_kernel; break;
 660     case 1: ldfun = cpu_ldq_super; break;
 661     default:
 662     case 2: ldfun = cpu_ldq_user; break;
 663     }
 664 #endif
 665
 666     if (base_reglist > 0 && base_reglist <= ARRAY_SIZE (multiple_regs)) {
 667         target_ulong i;
 668
 669         for (i = 0; i < base_reglist; i++) {
 670             env->active_tc.gpr[multiple_regs[i]] = ldfun(env, addr);
 671             addr += 8;
 672         }
 673     }
 674
 675     if (do_r31) {
 676         env->active_tc.gpr[31] = ldfun(env, addr);
 677     }
 678 }
 679
 680 void helper_sdm(CPUMIPSState *env, target_ulong addr, target_ulong reglist,
 681                 uint32_t mem_idx)
 682 {
 683     target_ulong base_reglist = reglist & 0xf;
 684     target_ulong do_r31 = reglist & 0x10;
 685 #ifdef CONFIG_USER_ONLY
 686 #undef stfun
 687 #define stfun(env, addr, val) stq_raw(addr, val)
 688 #else
 689     void (*stfun)(CPUMIPSState *env, target_ulong, uint64_t);
 690
 691     switch (mem_idx)
 692     {
 693     case 0: stfun = cpu_stq_kernel; break;
 694     case 1: stfun = cpu_stq_super; break;
 695      default:
 696     case 2: stfun = cpu_stq_user; break;
 697     }
 698 #endif
 699
 700     if (base_reglist > 0 && base_reglist <= ARRAY_SIZE (multiple_regs)) {
 701         target_ulong i;
 702
 703         for (i = 0; i < base_reglist; i++) {
 704             stfun(env, addr, env->active_tc.gpr[multiple_regs[i]]);
 705             addr += 8;
 706         }
 707     }
 708
 709     if (do_r31) {
 710         stfun(env, addr, env->active_tc.gpr[31]);
 711     }
 712 }
 713 #endif
 714
 715 #ifndef CONFIG_USER_ONLY
 716 /* SMP helpers.  */
 717 static int mips_vpe_is_wfi(CPUMIPSState *c)
 718 {
 719     /* If the VPE is halted but otherwise active, it means it's waiting for
 720        an interrupt.  */
 721     return c->halted && mips_vpe_active(c);
 722 }
 723
 724 static inline void mips_vpe_wake(CPUMIPSState *c)
 725 {
 726     /* Dont set ->halted = 0 directly, let it be done via cpu_has_work
 727        because there might be other conditions that state that c should
 728        be sleeping.  */
 729     cpu_interrupt(c, CPU_INTERRUPT_WAKE);
 730 }
 731
 732 static inline void mips_vpe_sleep(CPUMIPSState *c)
 733 {
 734     /* The VPE was shut off, really go to bed.
 735        Reset any old _WAKE requests.  */
 736     c->halted = 1;
 737     cpu_reset_interrupt(c, CPU_INTERRUPT_WAKE);
 738 }
 739
 740 static inline void mips_tc_wake(MIPSCPU *cpu, int tc)
 741 {
 742     CPUMIPSState *c = &cpu->env;
 743
 744     /* FIXME: TC reschedule.  */
 745     if (mips_vpe_active(c) && !mips_vpe_is_wfi(c)) {
 746         mips_vpe_wake(c);
 747     }
 748 }
 749
 750 static inline void mips_tc_sleep(CPUMIPSState *c, int tc)
 751 {
 752     /* FIXME: TC reschedule.  */
 753     if (!mips_vpe_active(c)) {
 754         mips_vpe_sleep(c);
 755     }
 756 }
 757
 758 /* tc should point to an int with the value of the global TC index.
 759    This function will transform it into a local index within the
 760    returned CPUMIPSState.
 761
 762    FIXME: This code assumes that all VPEs have the same number of TCs,
 763           which depends on runtime setup. Can probably be fixed by
 764           walking the list of CPUMIPSStates.  */
 765 static CPUMIPSState *mips_cpu_map_tc(CPUMIPSState *env, int *tc)
 766 {
 767     CPUMIPSState *other;
 768     int vpe_idx, nr_threads = env->nr_threads;
 769     int tc_idx = *tc;
 770
 771     if (!(env->CP0_VPEConf0 & (1 << CP0VPEC0_MVP))) {
 772         /* Not allowed to address other CPUs.  */
 773         *tc = env->current_tc;
 774         return env;
 775     }
 776
 777     vpe_idx = tc_idx / nr_threads;
 778     *tc = tc_idx % nr_threads;
 779     other = qemu_get_cpu(vpe_idx);
 780     return other ? other : env;
 781 }
 782
 783 /* The per VPE CP0_Status register shares some fields with the per TC
 784    CP0_TCStatus registers. These fields are wired to the same registers,
 785    so changes to either of them should be reflected on both registers.
 786
 787    Also, EntryHi shares the bottom 8 bit ASID with TCStauts.
 788
 789    These helper call synchronizes the regs for a given cpu.  */
 790
 791 /* Called for updates to CP0_Status.  */
 792 static void sync_c0_status(CPUMIPSState *env, CPUMIPSState *cpu, int tc)
 793 {
 794     int32_t tcstatus, *tcst;
 795     uint32_t v = cpu->CP0_Status;
 796     uint32_t cu, mx, asid, ksu;
 797     uint32_t mask = ((1 << CP0TCSt_TCU3)
 798                        | (1 << CP0TCSt_TCU2)
 799                        | (1 << CP0TCSt_TCU1)
 800                        | (1 << CP0TCSt_TCU0)
 801                        | (1 << CP0TCSt_TMX)
 802                        | (3 << CP0TCSt_TKSU)
 803                        | (0xff << CP0TCSt_TASID));
 804
 805     cu = (v >> CP0St_CU0) & 0xf;
 806     mx = (v >> CP0St_MX) & 0x1;
 807     ksu = (v >> CP0St_KSU) & 0x3;
 808     asid = env->CP0_EntryHi & 0xff;
 809
 810     tcstatus = cu << CP0TCSt_TCU0;
 811     tcstatus |= mx << CP0TCSt_TMX;
 812     tcstatus |= ksu << CP0TCSt_TKSU;
 813     tcstatus |= asid;
 814
 815     if (tc == cpu->current_tc) {
 816         tcst = &cpu->active_tc.CP0_TCStatus;
 817     } else {
 818         tcst = &cpu->tcs[tc].CP0_TCStatus;
 819     }
 820
 821     *tcst &= ~mask;
 822     *tcst |= tcstatus;
 823     compute_hflags(cpu);
 824 }
 825
 826 /* Called for updates to CP0_TCStatus.  */
 827 static void sync_c0_tcstatus(CPUMIPSState *cpu, int tc,
 828                              target_ulong v)
 829 {
 830     uint32_t status;
 831     uint32_t tcu, tmx, tasid, tksu;
 832     uint32_t mask = ((1 << CP0St_CU3)
 833                        | (1 << CP0St_CU2)
 834                        | (1 << CP0St_CU1)
 835                        | (1 << CP0St_CU0)
 836                        | (1 << CP0St_MX)
 837                        | (3 << CP0St_KSU));
 838
 839     tcu = (v >> CP0TCSt_TCU0) & 0xf;
 840     tmx = (v >> CP0TCSt_TMX) & 0x1;
 841     tasid = v & 0xff;
 842     tksu = (v >> CP0TCSt_TKSU) & 0x3;
 843
 844     status = tcu << CP0St_CU0;
 845     status |= tmx << CP0St_MX;
 846     status |= tksu << CP0St_KSU;
 847
 848     cpu->CP0_Status &= ~mask;
 849     cpu->CP0_Status |= status;
 850
 851     /* Sync the TASID with EntryHi.  */
 852     cpu->CP0_EntryHi &= ~0xff;
 853     cpu->CP0_EntryHi = tasid;
 854
 855     compute_hflags(cpu);
 856 }
 857
 858 /* Called for updates to CP0_EntryHi.  */
 859 static void sync_c0_entryhi(CPUMIPSState *cpu, int tc)
 860 {
 861     int32_t *tcst;
 862     uint32_t asid, v = cpu->CP0_EntryHi;
 863
 864     asid = v & 0xff;
 865
 866     if (tc == cpu->current_tc) {
 867         tcst = &cpu->active_tc.CP0_TCStatus;
 868     } else {
 869         tcst = &cpu->tcs[tc].CP0_TCStatus;
 870     }
 871
 872     *tcst &= ~0xff;
 873     *tcst |= asid;
 874 }
 875
 876 /* CP0 helpers */
 877 target_ulong helper_mfc0_mvpcontrol(CPUMIPSState *env)
 878 {
 879     return env->mvp->CP0_MVPControl;
 880 }
 881
 882 target_ulong helper_mfc0_mvpconf0(CPUMIPSState *env)
 883 {
 884     return env->mvp->CP0_MVPConf0;
 885 }
 886
 887 target_ulong helper_mfc0_mvpconf1(CPUMIPSState *env)
 888 {
 889     return env->mvp->CP0_MVPConf1;
 890 }
 891
 892 target_ulong helper_mfc0_random(CPUMIPSState *env)
 893 {
 894     return (int32_t)cpu_mips_get_random(env);
 895 }
 896
 897 target_ulong helper_mfc0_tcstatus(CPUMIPSState *env)
 898 {
 899     return env->active_tc.CP0_TCStatus;
 900 }
 901
 902 target_ulong helper_mftc0_tcstatus(CPUMIPSState *env)
 903 {
 904     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
 905     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
 906
 907     if (other_tc == other->current_tc)
 908         return other->active_tc.CP0_TCStatus;
 909     else
 910         return other->tcs[other_tc].CP0_TCStatus;
 911 }
 912
 913 target_ulong helper_mfc0_tcbind(CPUMIPSState *env)
 914 {
 915     return env->active_tc.CP0_TCBind;
 916 }
 917
 918 target_ulong helper_mftc0_tcbind(CPUMIPSState *env)
 919 {
 920     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
 921     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
 922
 923     if (other_tc == other->current_tc)
 924         return other->active_tc.CP0_TCBind;
 925     else
 926         return other->tcs[other_tc].CP0_TCBind;
 927 }
 928
 929 target_ulong helper_mfc0_tcrestart(CPUMIPSState *env)
 930 {
 931     return env->active_tc.PC;
 932 }
 933
 934 target_ulong helper_mftc0_tcrestart(CPUMIPSState *env)
 935 {
 936     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
 937     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
 938
 939     if (other_tc == other->current_tc)
 940         return other->active_tc.PC;
 941     else
 942         return other->tcs[other_tc].PC;
 943 }
 944
 945 target_ulong helper_mfc0_tchalt(CPUMIPSState *env)
 946 {
 947     return env->active_tc.CP0_TCHalt;
 948 }
 949
 950 target_ulong helper_mftc0_tchalt(CPUMIPSState *env)
 951 {
 952     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
 953     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
 954
 955     if (other_tc == other->current_tc)
 956         return other->active_tc.CP0_TCHalt;
 957     else
 958         return other->tcs[other_tc].CP0_TCHalt;
 959 }
 960
 961 target_ulong helper_mfc0_tccontext(CPUMIPSState *env)
 962 {
 963     return env->active_tc.CP0_TCContext;
 964 }
 965
 966 target_ulong helper_mftc0_tccontext(CPUMIPSState *env)
 967 {
 968     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
 969     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
 970
 971     if (other_tc == other->current_tc)
 972         return other->active_tc.CP0_TCContext;
 973     else
 974         return other->tcs[other_tc].CP0_TCContext;
 975 }
 976
 977 target_ulong helper_mfc0_tcschedule(CPUMIPSState *env)
 978 {
 979     return env->active_tc.CP0_TCSchedule;
 980 }
 981
 982 target_ulong helper_mftc0_tcschedule(CPUMIPSState *env)
 983 {
 984     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
 985     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
 986
 987     if (other_tc == other->current_tc)
 988         return other->active_tc.CP0_TCSchedule;
 989     else
 990         return other->tcs[other_tc].CP0_TCSchedule;
 991 }
 992
 993 target_ulong helper_mfc0_tcschefback(CPUMIPSState *env)
 994 {
 995     return env->active_tc.CP0_TCScheFBack;
 996 }
 997
 998 target_ulong helper_mftc0_tcschefback(CPUMIPSState *env)
 999 {
1000     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1001     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1002
1003     if (other_tc == other->current_tc)
1004         return other->active_tc.CP0_TCScheFBack;
1005     else
1006         return other->tcs[other_tc].CP0_TCScheFBack;
1007 }
1008
1009 target_ulong helper_mfc0_count(CPUMIPSState *env)
1010 {
1011     return (int32_t)cpu_mips_get_count(env);
1012 }
1013
1014 target_ulong helper_mftc0_entryhi(CPUMIPSState *env)
1015 {
1016     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1017     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1018
1019     return other->CP0_EntryHi;
1020 }
1021
1022 target_ulong helper_mftc0_cause(CPUMIPSState *env)
1023 {
1024     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1025     int32_t tccause;
1026     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1027
1028     if (other_tc == other->current_tc) {
1029         tccause = other->CP0_Cause;
1030     } else {
1031         tccause = other->CP0_Cause;
1032     }
1033
1034     return tccause;
1035 }
1036
1037 target_ulong helper_mftc0_status(CPUMIPSState *env)
1038 {
1039     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1040     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1041
1042     return other->CP0_Status;
1043 }
1044
1045 target_ulong helper_mfc0_lladdr(CPUMIPSState *env)
1046 {
1047     return (int32_t)(env->lladdr >> env->CP0_LLAddr_shift);
1048 }
1049
1050 target_ulong helper_mfc0_watchlo(CPUMIPSState *env, uint32_t sel)
1051 {
1052     return (int32_t)env->CP0_WatchLo[sel];
1053 }
1054
1055 target_ulong helper_mfc0_watchhi(CPUMIPSState *env, uint32_t sel)
1056 {
1057     return env->CP0_WatchHi[sel];
1058 }
1059
1060 target_ulong helper_mfc0_debug(CPUMIPSState *env)
1061 {
1062     target_ulong t0 = env->CP0_Debug;
1063     if (env->hflags & MIPS_HFLAG_DM)
1064         t0 |= 1 << CP0DB_DM;
1065
1066     return t0;
1067 }
1068
1069 target_ulong helper_mftc0_debug(CPUMIPSState *env)
1070 {
1071     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1072     int32_t tcstatus;
1073     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1074
1075     if (other_tc == other->current_tc)
1076         tcstatus = other->active_tc.CP0_Debug_tcstatus;
1077     else
1078         tcstatus = other->tcs[other_tc].CP0_Debug_tcstatus;
1079
1080     /* XXX: Might be wrong, check with EJTAG spec. */
1081     return (other->CP0_Debug & ~((1 << CP0DB_SSt) | (1 << CP0DB_Halt))) |
1082             (tcstatus & ((1 << CP0DB_SSt) | (1 << CP0DB_Halt)));
1083 }
1084
1085 #if defined(TARGET_MIPS64)
1086 target_ulong helper_dmfc0_tcrestart(CPUMIPSState *env)
1087 {
1088     return env->active_tc.PC;
1089 }
1090
1091 target_ulong helper_dmfc0_tchalt(CPUMIPSState *env)
1092 {
1093     return env->active_tc.CP0_TCHalt;
1094 }
1095
1096 target_ulong helper_dmfc0_tccontext(CPUMIPSState *env)
1097 {
1098     return env->active_tc.CP0_TCContext;
1099 }
1100
1101 target_ulong helper_dmfc0_tcschedule(CPUMIPSState *env)
1102 {
1103     return env->active_tc.CP0_TCSchedule;
1104 }
1105
1106 target_ulong helper_dmfc0_tcschefback(CPUMIPSState *env)
1107 {
1108     return env->active_tc.CP0_TCScheFBack;
1109 }
1110
1111 target_ulong helper_dmfc0_lladdr(CPUMIPSState *env)
1112 {
1113     return env->lladdr >> env->CP0_LLAddr_shift;
1114 }
1115
1116 target_ulong helper_dmfc0_watchlo(CPUMIPSState *env, uint32_t sel)
1117 {
1118     return env->CP0_WatchLo[sel];
1119 }
1120 #endif /* TARGET_MIPS64 */
1121
1122 void helper_mtc0_index(CPUMIPSState *env, target_ulong arg1)
1123 {
1124     int num = 1;
1125     unsigned int tmp = env->tlb->nb_tlb;
1126
1127     do {
1128         tmp >>= 1;
1129         num <<= 1;
1130     } while (tmp);
1131     env->CP0_Index = (env->CP0_Index & 0x80000000) | (arg1 & (num - 1));
1132 }
1133
1134 void helper_mtc0_mvpcontrol(CPUMIPSState *env, target_ulong arg1)
1135 {
1136     uint32_t mask = 0;
1137     uint32_t newval;
1138
1139     if (env->CP0_VPEConf0 & (1 << CP0VPEC0_MVP))
1140         mask |= (1 << CP0MVPCo_CPA) | (1 << CP0MVPCo_VPC) |
1141                 (1 << CP0MVPCo_EVP);
1142     if (env->mvp->CP0_MVPControl & (1 << CP0MVPCo_VPC))
1143         mask |= (1 << CP0MVPCo_STLB);
1144     newval = (env->mvp->CP0_MVPControl & ~mask) | (arg1 & mask);
1145
1146     // TODO: Enable/disable shared TLB, enable/disable VPEs.
1147
1148     env->mvp->CP0_MVPControl = newval;
1149 }
1150
1151 void helper_mtc0_vpecontrol(CPUMIPSState *env, target_ulong arg1)
1152 {
1153     uint32_t mask;
1154     uint32_t newval;
1155
1156     mask = (1 << CP0VPECo_YSI) | (1 << CP0VPECo_GSI) |
1157            (1 << CP0VPECo_TE) | (0xff << CP0VPECo_TargTC);
1158     newval = (env->CP0_VPEControl & ~mask) | (arg1 & mask);
1159
1160     /* Yield scheduler intercept not implemented. */
1161     /* Gating storage scheduler intercept not implemented. */
1162
1163     // TODO: Enable/disable TCs.
1164
1165     env->CP0_VPEControl = newval;
1166 }
1167
1168 void helper_mttc0_vpecontrol(CPUMIPSState *env, target_ulong arg1)
1169 {
1170     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1171     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1172     uint32_t mask;
1173     uint32_t newval;
1174
1175     mask = (1 << CP0VPECo_YSI) | (1 << CP0VPECo_GSI) |
1176            (1 << CP0VPECo_TE) | (0xff << CP0VPECo_TargTC);
1177     newval = (other->CP0_VPEControl & ~mask) | (arg1 & mask);
1178
1179     /* TODO: Enable/disable TCs.  */
1180
1181     other->CP0_VPEControl = newval;
1182 }
1183
1184 target_ulong helper_mftc0_vpecontrol(CPUMIPSState *env)
1185 {
1186     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1187     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1188     /* FIXME: Mask away return zero on read bits.  */
1189     return other->CP0_VPEControl;
1190 }
1191
1192 target_ulong helper_mftc0_vpeconf0(CPUMIPSState *env)
1193 {
1194     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1195     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1196
1197     return other->CP0_VPEConf0;
1198 }
1199
1200 void helper_mtc0_vpeconf0(CPUMIPSState *env, target_ulong arg1)
1201 {
1202     uint32_t mask = 0;
1203     uint32_t newval;
1204
1205     if (env->CP0_VPEConf0 & (1 << CP0VPEC0_MVP)) {
1206         if (env->CP0_VPEConf0 & (1 << CP0VPEC0_VPA))
1207             mask |= (0xff << CP0VPEC0_XTC);
1208         mask |= (1 << CP0VPEC0_MVP) | (1 << CP0VPEC0_VPA);
1209     }
1210     newval = (env->CP0_VPEConf0 & ~mask) | (arg1 & mask);
1211
1212     // TODO: TC exclusive handling due to ERL/EXL.
1213
1214     env->CP0_VPEConf0 = newval;
1215 }
1216
1217 void helper_mttc0_vpeconf0(CPUMIPSState *env, target_ulong arg1)
1218 {
1219     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1220     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1221     uint32_t mask = 0;
1222     uint32_t newval;
1223
1224     mask |= (1 << CP0VPEC0_MVP) | (1 << CP0VPEC0_VPA);
1225     newval = (other->CP0_VPEConf0 & ~mask) | (arg1 & mask);
1226
1227     /* TODO: TC exclusive handling due to ERL/EXL.  */
1228     other->CP0_VPEConf0 = newval;
1229 }
1230
1231 void helper_mtc0_vpeconf1(CPUMIPSState *env, target_ulong arg1)
1232 {
1233     uint32_t mask = 0;
1234     uint32_t newval;
1235
1236     if (env->mvp->CP0_MVPControl & (1 << CP0MVPCo_VPC))
1237         mask |= (0xff << CP0VPEC1_NCX) | (0xff << CP0VPEC1_NCP2) |
1238                 (0xff << CP0VPEC1_NCP1);
1239     newval = (env->CP0_VPEConf1 & ~mask) | (arg1 & mask);
1240
1241     /* UDI not implemented. */
1242     /* CP2 not implemented. */
1243
1244     // TODO: Handle FPU (CP1) binding.
1245
1246     env->CP0_VPEConf1 = newval;
1247 }
1248
1249 void helper_mtc0_yqmask(CPUMIPSState *env, target_ulong arg1)
1250 {
1251     /* Yield qualifier inputs not implemented. */
1252     env->CP0_YQMask = 0x00000000;
1253 }
1254
1255 void helper_mtc0_vpeopt(CPUMIPSState *env, target_ulong arg1)
1256 {
1257     env->CP0_VPEOpt = arg1 & 0x0000ffff;
1258 }
1259
1260 void helper_mtc0_entrylo0(CPUMIPSState *env, target_ulong arg1)
1261 {
1262     /* Large physaddr (PABITS) not implemented */
1263     /* 1k pages not implemented */
1264     env->CP0_EntryLo0 = arg1 & 0x3FFFFFFF;
1265 }
1266
1267 void helper_mtc0_tcstatus(CPUMIPSState *env, target_ulong arg1)
1268 {
1269     uint32_t mask = env->CP0_TCStatus_rw_bitmask;
1270     uint32_t newval;
1271
1272     newval = (env->active_tc.CP0_TCStatus & ~mask) | (arg1 & mask);
1273
1274     env->active_tc.CP0_TCStatus = newval;
1275     sync_c0_tcstatus(env, env->current_tc, newval);
1276 }
1277
1278 void helper_mttc0_tcstatus(CPUMIPSState *env, target_ulong arg1)
1279 {
1280     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1281     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1282
1283     if (other_tc == other->current_tc)
1284         other->active_tc.CP0_TCStatus = arg1;
1285     else
1286         other->tcs[other_tc].CP0_TCStatus = arg1;
1287     sync_c0_tcstatus(other, other_tc, arg1);
1288 }
1289
1290 void helper_mtc0_tcbind(CPUMIPSState *env, target_ulong arg1)
1291 {
1292     uint32_t mask = (1 << CP0TCBd_TBE);
1293     uint32_t newval;
1294
1295     if (env->mvp->CP0_MVPControl & (1 << CP0MVPCo_VPC))
1296         mask |= (1 << CP0TCBd_CurVPE);
1297     newval = (env->active_tc.CP0_TCBind & ~mask) | (arg1 & mask);
1298     env->active_tc.CP0_TCBind = newval;
1299 }
1300
1301 void helper_mttc0_tcbind(CPUMIPSState *env, target_ulong arg1)
1302 {
1303     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1304     uint32_t mask = (1 << CP0TCBd_TBE);
1305     uint32_t newval;
1306     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1307
1308     if (other->mvp->CP0_MVPControl & (1 << CP0MVPCo_VPC))
1309         mask |= (1 << CP0TCBd_CurVPE);
1310     if (other_tc == other->current_tc) {
1311         newval = (other->active_tc.CP0_TCBind & ~mask) | (arg1 & mask);
1312         other->active_tc.CP0_TCBind = newval;
1313     } else {
1314         newval = (other->tcs[other_tc].CP0_TCBind & ~mask) | (arg1 & mask);
1315         other->tcs[other_tc].CP0_TCBind = newval;
1316     }
1317 }
1318
1319 void helper_mtc0_tcrestart(CPUMIPSState *env, target_ulong arg1)
1320 {
1321     env->active_tc.PC = arg1;
1322     env->active_tc.CP0_TCStatus &= ~(1 << CP0TCSt_TDS);
1323     env->lladdr = 0ULL;
1324     /* MIPS16 not implemented. */
1325 }
1326
1327 void helper_mttc0_tcrestart(CPUMIPSState *env, target_ulong arg1)
1328 {
1329     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1330     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1331
1332     if (other_tc == other->current_tc) {
1333         other->active_tc.PC = arg1;
1334         other->active_tc.CP0_TCStatus &= ~(1 << CP0TCSt_TDS);
1335         other->lladdr = 0ULL;
1336         /* MIPS16 not implemented. */
1337     } else {
1338         other->tcs[other_tc].PC = arg1;
1339         other->tcs[other_tc].CP0_TCStatus &= ~(1 << CP0TCSt_TDS);
1340         other->lladdr = 0ULL;
1341         /* MIPS16 not implemented. */
1342     }
1343 }
1344
1345 void helper_mtc0_tchalt(CPUMIPSState *env, target_ulong arg1)
1346 {
1347     MIPSCPU *cpu = mips_env_get_cpu(env);
1348
1349     env->active_tc.CP0_TCHalt = arg1 & 0x1;
1350
1351     // TODO: Halt TC / Restart (if allocated+active) TC.
1352     if (env->active_tc.CP0_TCHalt & 1) {
1353         mips_tc_sleep(env, env->current_tc);
1354     } else {
1355         mips_tc_wake(cpu, env->current_tc);
1356     }
1357 }
1358
1359 void helper_mttc0_tchalt(CPUMIPSState *env, target_ulong arg1)
1360 {
1361     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1362     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1363     MIPSCPU *other_cpu = mips_env_get_cpu(other);
1364
1365     // TODO: Halt TC / Restart (if allocated+active) TC.
1366
1367     if (other_tc == other->current_tc)
1368         other->active_tc.CP0_TCHalt = arg1;
1369     else
1370         other->tcs[other_tc].CP0_TCHalt = arg1;
1371
1372     if (arg1 & 1) {
1373         mips_tc_sleep(other, other_tc);
1374     } else {
1375         mips_tc_wake(other_cpu, other_tc);
1376     }
1377 }
1378
1379 void helper_mtc0_tccontext(CPUMIPSState *env, target_ulong arg1)
1380 {
1381     env->active_tc.CP0_TCContext = arg1;
1382 }
1383
1384 void helper_mttc0_tccontext(CPUMIPSState *env, target_ulong arg1)
1385 {
1386     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1387     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1388
1389     if (other_tc == other->current_tc)
1390         other->active_tc.CP0_TCContext = arg1;
1391     else
1392         other->tcs[other_tc].CP0_TCContext = arg1;
1393 }
1394
1395 void helper_mtc0_tcschedule(CPUMIPSState *env, target_ulong arg1)
1396 {
1397     env->active_tc.CP0_TCSchedule = arg1;
1398 }
1399
1400 void helper_mttc0_tcschedule(CPUMIPSState *env, target_ulong arg1)
1401 {
1402     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1403     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1404
1405     if (other_tc == other->current_tc)
1406         other->active_tc.CP0_TCSchedule = arg1;
1407     else
1408         other->tcs[other_tc].CP0_TCSchedule = arg1;
1409 }
1410
1411 void helper_mtc0_tcschefback(CPUMIPSState *env, target_ulong arg1)
1412 {
1413     env->active_tc.CP0_TCScheFBack = arg1;
1414 }
1415
1416 void helper_mttc0_tcschefback(CPUMIPSState *env, target_ulong arg1)
1417 {
1418     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1419     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1420
1421     if (other_tc == other->current_tc)
1422         other->active_tc.CP0_TCScheFBack = arg1;
1423     else
1424         other->tcs[other_tc].CP0_TCScheFBack = arg1;
1425 }
1426
1427 void helper_mtc0_entrylo1(CPUMIPSState *env, target_ulong arg1)
1428 {
1429     /* Large physaddr (PABITS) not implemented */
1430     /* 1k pages not implemented */
1431     env->CP0_EntryLo1 = arg1 & 0x3FFFFFFF;
1432 }
1433
1434 void helper_mtc0_context(CPUMIPSState *env, target_ulong arg1)
1435 {
1436     env->CP0_Context = (env->CP0_Context & 0x007FFFFF) | (arg1 & ~0x007FFFFF);
1437 }
1438
1439 void helper_mtc0_pagemask(CPUMIPSState *env, target_ulong arg1)
1440 {
1441     /* 1k pages not implemented */
1442     env->CP0_PageMask = arg1 & (0x1FFFFFFF & (TARGET_PAGE_MASK << 1));
1443 }
1444
1445 void helper_mtc0_pagegrain(CPUMIPSState *env, target_ulong arg1)
1446 {
1447     /* SmartMIPS not implemented */
1448     /* Large physaddr (PABITS) not implemented */
1449     /* 1k pages not implemented */
1450     env->CP0_PageGrain = 0;
1451 }
1452
1453 void helper_mtc0_wired(CPUMIPSState *env, target_ulong arg1)
1454 {
1455     env->CP0_Wired = arg1 % env->tlb->nb_tlb;
1456 }
1457
1458 void helper_mtc0_srsconf0(CPUMIPSState *env, target_ulong arg1)
1459 {
1460     env->CP0_SRSConf0 |= arg1 & env->CP0_SRSConf0_rw_bitmask;
1461 }
1462
1463 void helper_mtc0_srsconf1(CPUMIPSState *env, target_ulong arg1)
1464 {
1465     env->CP0_SRSConf1 |= arg1 & env->CP0_SRSConf1_rw_bitmask;
1466 }
1467
1468 void helper_mtc0_srsconf2(CPUMIPSState *env, target_ulong arg1)
1469 {
1470     env->CP0_SRSConf2 |= arg1 & env->CP0_SRSConf2_rw_bitmask;
1471 }
1472
1473 void helper_mtc0_srsconf3(CPUMIPSState *env, target_ulong arg1)
1474 {
1475     env->CP0_SRSConf3 |= arg1 & env->CP0_SRSConf3_rw_bitmask;
1476 }
1477
1478 void helper_mtc0_srsconf4(CPUMIPSState *env, target_ulong arg1)
1479 {
1480     env->CP0_SRSConf4 |= arg1 & env->CP0_SRSConf4_rw_bitmask;
1481 }
1482
1483 void helper_mtc0_hwrena(CPUMIPSState *env, target_ulong arg1)
1484 {
1485     env->CP0_HWREna = arg1 & 0x0000000F;
1486 }
1487
1488 void helper_mtc0_count(CPUMIPSState *env, target_ulong arg1)
1489 {
1490     cpu_mips_store_count(env, arg1);
1491 }
1492
1493 void helper_mtc0_entryhi(CPUMIPSState *env, target_ulong arg1)
1494 {
1495     target_ulong old, val;
1496
1497     /* 1k pages not implemented */
1498     val = arg1 & ((TARGET_PAGE_MASK << 1) | 0xFF);
1499 #if defined(TARGET_MIPS64)
1500     val &= env->SEGMask;
1501 #endif
1502     old = env->CP0_EntryHi;
1503     env->CP0_EntryHi = val;
1504     if (env->CP0_Config3 & (1 << CP0C3_MT)) {
1505         sync_c0_entryhi(env, env->current_tc);
1506     }
1507     /* If the ASID changes, flush qemu's TLB.  */
1508     if ((old & 0xFF) != (val & 0xFF))
1509         cpu_mips_tlb_flush(env, 1);
1510 }
1511
1512 void helper_mttc0_entryhi(CPUMIPSState *env, target_ulong arg1)
1513 {
1514     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1515     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1516
1517     other->CP0_EntryHi = arg1;
1518     sync_c0_entryhi(other, other_tc);
1519 }
1520
1521 void helper_mtc0_compare(CPUMIPSState *env, target_ulong arg1)
1522 {
1523     cpu_mips_store_compare(env, arg1);
1524 }
1525
1526 void helper_mtc0_status(CPUMIPSState *env, target_ulong arg1)
1527 {
1528     uint32_t val, old;
1529     uint32_t mask = env->CP0_Status_rw_bitmask;
1530
1531     val = arg1 & mask;
1532     old = env->CP0_Status;
1533     env->CP0_Status = (env->CP0_Status & ~mask) | val;
1534     if (env->CP0_Config3 & (1 << CP0C3_MT)) {
1535         sync_c0_status(env, env, env->current_tc);
1536     } else {
1537         compute_hflags(env);
1538     }
1539
1540     if (qemu_loglevel_mask(CPU_LOG_EXEC)) {
1541         qemu_log("Status %08x (%08x) => %08x (%08x) Cause %08x",
1542                 old, old & env->CP0_Cause & CP0Ca_IP_mask,
1543                 val, val & env->CP0_Cause & CP0Ca_IP_mask,
1544                 env->CP0_Cause);
1545         switch (env->hflags & MIPS_HFLAG_KSU) {
1546         case MIPS_HFLAG_UM: qemu_log(", UM\n"); break;
1547         case MIPS_HFLAG_SM: qemu_log(", SM\n"); break;
1548         case MIPS_HFLAG_KM: qemu_log("\n"); break;
1549         default: cpu_abort(env, "Invalid MMU mode!\n"); break;
1550         }
1551     }
1552 }
1553
1554 void helper_mttc0_status(CPUMIPSState *env, target_ulong arg1)
1555 {
1556     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1557     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1558
1559     other->CP0_Status = arg1 & ~0xf1000018;
1560     sync_c0_status(env, other, other_tc);
1561 }
1562
1563 void helper_mtc0_intctl(CPUMIPSState *env, target_ulong arg1)
1564 {
1565     /* vectored interrupts not implemented, no performance counters. */
1566     env->CP0_IntCtl = (env->CP0_IntCtl & ~0x000003e0) | (arg1 & 0x000003e0);
1567 }
1568
1569 void helper_mtc0_srsctl(CPUMIPSState *env, target_ulong arg1)
1570 {
1571     uint32_t mask = (0xf << CP0SRSCtl_ESS) | (0xf << CP0SRSCtl_PSS);
1572     env->CP0_SRSCtl = (env->CP0_SRSCtl & ~mask) | (arg1 & mask);
1573 }
1574
1575 static void mtc0_cause(CPUMIPSState *cpu, target_ulong arg1)
1576 {
1577     uint32_t mask = 0x00C00300;
1578     uint32_t old = cpu->CP0_Cause;
1579     int i;
1580
1581     if (cpu->insn_flags & ISA_MIPS32R2) {
1582         mask |= 1 << CP0Ca_DC;
1583     }
1584
1585     cpu->CP0_Cause = (cpu->CP0_Cause & ~mask) | (arg1 & mask);
1586
1587     if ((old ^ cpu->CP0_Cause) & (1 << CP0Ca_DC)) {
1588         if (cpu->CP0_Cause & (1 << CP0Ca_DC)) {
1589             cpu_mips_stop_count(cpu);
1590         } else {
1591             cpu_mips_start_count(cpu);
1592         }
1593     }
1594
1595     /* Set/reset software interrupts */
1596     for (i = 0 ; i < 2 ; i++) {
1597         if ((old ^ cpu->CP0_Cause) & (1 << (CP0Ca_IP + i))) {
1598             cpu_mips_soft_irq(cpu, i, cpu->CP0_Cause & (1 << (CP0Ca_IP + i)));
1599         }
1600     }
1601 }
1602
1603 void helper_mtc0_cause(CPUMIPSState *env, target_ulong arg1)
1604 {
1605     mtc0_cause(env, arg1);
1606 }
1607
1608 void helper_mttc0_cause(CPUMIPSState *env, target_ulong arg1)
1609 {
1610     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1611     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1612
1613     mtc0_cause(other, arg1);
1614 }
1615
1616 target_ulong helper_mftc0_epc(CPUMIPSState *env)
1617 {
1618     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1619     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1620
1621     return other->CP0_EPC;
1622 }
1623
1624 target_ulong helper_mftc0_ebase(CPUMIPSState *env)
1625 {
1626     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1627     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1628
1629     return other->CP0_EBase;
1630 }
1631
1632 void helper_mtc0_ebase(CPUMIPSState *env, target_ulong arg1)
1633 {
1634     /* vectored interrupts not implemented */
1635     env->CP0_EBase = (env->CP0_EBase & ~0x3FFFF000) | (arg1 & 0x3FFFF000);
1636 }
1637
1638 void helper_mttc0_ebase(CPUMIPSState *env, target_ulong arg1)
1639 {
1640     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1641     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1642     other->CP0_EBase = (other->CP0_EBase & ~0x3FFFF000) | (arg1 & 0x3FFFF000);
1643 }
1644
1645 target_ulong helper_mftc0_configx(CPUMIPSState *env, target_ulong idx)
1646 {
1647     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1648     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1649
1650     switch (idx) {
1651     case 0: return other->CP0_Config0;
1652     case 1: return other->CP0_Config1;
1653     case 2: return other->CP0_Config2;
1654     case 3: return other->CP0_Config3;
1655     /* 4 and 5 are reserved.  */
1656     case 6: return other->CP0_Config6;
1657     case 7: return other->CP0_Config7;
1658     default:
1659         break;
1660     }
1661     return 0;
1662 }
1663
1664 void helper_mtc0_config0(CPUMIPSState *env, target_ulong arg1)
1665 {
1666     env->CP0_Config0 = (env->CP0_Config0 & 0x81FFFFF8) | (arg1 & 0x00000007);
1667 }
1668
1669 void helper_mtc0_config2(CPUMIPSState *env, target_ulong arg1)
1670 {
1671     /* tertiary/secondary caches not implemented */
1672     env->CP0_Config2 = (env->CP0_Config2 & 0x8FFF0FFF);
1673 }
1674
1675 void helper_mtc0_lladdr(CPUMIPSState *env, target_ulong arg1)
1676 {
1677     target_long mask = env->CP0_LLAddr_rw_bitmask;
1678     arg1 = arg1 << env->CP0_LLAddr_shift;
1679     env->lladdr = (env->lladdr & ~mask) | (arg1 & mask);
1680 }
1681
1682 void helper_mtc0_watchlo(CPUMIPSState *env, target_ulong arg1, uint32_t sel)
1683 {
1684     /* Watch exceptions for instructions, data loads, data stores
1685        not implemented. */
1686     env->CP0_WatchLo[sel] = (arg1 & ~0x7);
1687 }
1688
1689 void helper_mtc0_watchhi(CPUMIPSState *env, target_ulong arg1, uint32_t sel)
1690 {
1691     env->CP0_WatchHi[sel] = (arg1 & 0x40FF0FF8);
1692     env->CP0_WatchHi[sel] &= ~(env->CP0_WatchHi[sel] & arg1 & 0x7);
1693 }
1694
1695 void helper_mtc0_xcontext(CPUMIPSState *env, target_ulong arg1)
1696 {
1697     target_ulong mask = (1ULL << (env->SEGBITS - 7)) - 1;
1698     env->CP0_XContext = (env->CP0_XContext & mask) | (arg1 & ~mask);
1699 }
1700
1701 void helper_mtc0_framemask(CPUMIPSState *env, target_ulong arg1)
1702 {
1703     env->CP0_Framemask = arg1; /* XXX */
1704 }
1705
1706 void helper_mtc0_debug(CPUMIPSState *env, target_ulong arg1)
1707 {
1708     env->CP0_Debug = (env->CP0_Debug & 0x8C03FC1F) | (arg1 & 0x13300120);
1709     if (arg1 & (1 << CP0DB_DM))
1710         env->hflags |= MIPS_HFLAG_DM;
1711     else
1712         env->hflags &= ~MIPS_HFLAG_DM;
1713 }
1714
1715 void helper_mttc0_debug(CPUMIPSState *env, target_ulong arg1)
1716 {
1717     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1718     uint32_t val = arg1 & ((1 << CP0DB_SSt) | (1 << CP0DB_Halt));
1719     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1720
1721     /* XXX: Might be wrong, check with EJTAG spec. */
1722     if (other_tc == other->current_tc)
1723         other->active_tc.CP0_Debug_tcstatus = val;
1724     else
1725         other->tcs[other_tc].CP0_Debug_tcstatus = val;
1726     other->CP0_Debug = (other->CP0_Debug &
1727                      ((1 << CP0DB_SSt) | (1 << CP0DB_Halt))) |
1728                      (arg1 & ~((1 << CP0DB_SSt) | (1 << CP0DB_Halt)));
1729 }
1730
1731 void helper_mtc0_performance0(CPUMIPSState *env, target_ulong arg1)
1732 {
1733     env->CP0_Performance0 = arg1 & 0x000007ff;
1734 }
1735
1736 void helper_mtc0_taglo(CPUMIPSState *env, target_ulong arg1)
1737 {
1738     env->CP0_TagLo = arg1 & 0xFFFFFCF6;
1739 }
1740
1741 void helper_mtc0_datalo(CPUMIPSState *env, target_ulong arg1)
1742 {
1743     env->CP0_DataLo = arg1; /* XXX */
1744 }
1745
1746 void helper_mtc0_taghi(CPUMIPSState *env, target_ulong arg1)
1747 {
1748     env->CP0_TagHi = arg1; /* XXX */
1749 }
1750
1751 void helper_mtc0_datahi(CPUMIPSState *env, target_ulong arg1)
1752 {
1753     env->CP0_DataHi = arg1; /* XXX */
1754 }
1755
1756 /* MIPS MT functions */
1757 target_ulong helper_mftgpr(CPUMIPSState *env, uint32_t sel)
1758 {
1759     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1760     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1761
1762     if (other_tc == other->current_tc)
1763         return other->active_tc.gpr[sel];
1764     else
1765         return other->tcs[other_tc].gpr[sel];
1766 }
1767
1768 target_ulong helper_mftlo(CPUMIPSState *env, uint32_t sel)
1769 {
1770     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1771     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1772
1773     if (other_tc == other->current_tc)
1774         return other->active_tc.LO[sel];
1775     else
1776         return other->tcs[other_tc].LO[sel];
1777 }
1778
1779 target_ulong helper_mfthi(CPUMIPSState *env, uint32_t sel)
1780 {
1781     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1782     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1783
1784     if (other_tc == other->current_tc)
1785         return other->active_tc.HI[sel];
1786     else
1787         return other->tcs[other_tc].HI[sel];
1788 }
1789
1790 target_ulong helper_mftacx(CPUMIPSState *env, uint32_t sel)
1791 {
1792     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1793     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1794
1795     if (other_tc == other->current_tc)
1796         return other->active_tc.ACX[sel];
1797     else
1798         return other->tcs[other_tc].ACX[sel];
1799 }
1800
1801 target_ulong helper_mftdsp(CPUMIPSState *env)
1802 {
1803     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1804     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1805
1806     if (other_tc == other->current_tc)
1807         return other->active_tc.DSPControl;
1808     else
1809         return other->tcs[other_tc].DSPControl;
1810 }
1811
1812 void helper_mttgpr(CPUMIPSState *env, target_ulong arg1, uint32_t sel)
1813 {
1814     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1815     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1816
1817     if (other_tc == other->current_tc)
1818         other->active_tc.gpr[sel] = arg1;
1819     else
1820         other->tcs[other_tc].gpr[sel] = arg1;
1821 }
1822
1823 void helper_mttlo(CPUMIPSState *env, target_ulong arg1, uint32_t sel)
1824 {
1825     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1826     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1827
1828     if (other_tc == other->current_tc)
1829         other->active_tc.LO[sel] = arg1;
1830     else
1831         other->tcs[other_tc].LO[sel] = arg1;
1832 }
1833
1834 void helper_mtthi(CPUMIPSState *env, target_ulong arg1, uint32_t sel)
1835 {
1836     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1837     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1838
1839     if (other_tc == other->current_tc)
1840         other->active_tc.HI[sel] = arg1;
1841     else
1842         other->tcs[other_tc].HI[sel] = arg1;
1843 }
1844
1845 void helper_mttacx(CPUMIPSState *env, target_ulong arg1, uint32_t sel)
1846 {
1847     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1848     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1849
1850     if (other_tc == other->current_tc)
1851         other->active_tc.ACX[sel] = arg1;
1852     else
1853         other->tcs[other_tc].ACX[sel] = arg1;
1854 }
1855
1856 void helper_mttdsp(CPUMIPSState *env, target_ulong arg1)
1857 {
1858     int other_tc = env->CP0_VPEControl & (0xff << CP0VPECo_TargTC);
1859     CPUMIPSState *other = mips_cpu_map_tc(env, &other_tc);
1860
1861     if (other_tc == other->current_tc)
1862         other->active_tc.DSPControl = arg1;
1863     else
1864         other->tcs[other_tc].DSPControl = arg1;
1865 }
1866
1867 /* MIPS MT functions */
1868 target_ulong helper_dmt(void)
1869 {
1870     // TODO
1871      return 0;
1872 }
1873
1874 target_ulong helper_emt(void)
1875 {
1876     // TODO
1877     return 0;
1878 }
1879
1880 target_ulong helper_dvpe(CPUMIPSState *env)
1881 {
1882     CPUMIPSState *other_cpu_env = first_cpu;
1883     target_ulong prev = env->mvp->CP0_MVPControl;
1884
1885     do {
1886         /* Turn off all VPEs except the one executing the dvpe.  */
1887         if (other_cpu_env != env) {
1888             other_cpu_env->mvp->CP0_MVPControl &= ~(1 << CP0MVPCo_EVP);
1889             mips_vpe_sleep(other_cpu_env);
1890         }
1891         other_cpu_env = other_cpu_env->next_cpu;
1892     } while (other_cpu_env);
1893     return prev;
1894 }
1895
1896 target_ulong helper_evpe(CPUMIPSState *env)
1897 {
1898     CPUMIPSState *other_cpu_env = first_cpu;
1899     target_ulong prev = env->mvp->CP0_MVPControl;
1900
1901     do {
1902         if (other_cpu_env != env
1903             /* If the VPE is WFI, don't disturb its sleep.  */
1904             && !mips_vpe_is_wfi(other_cpu_env)) {
1905             /* Enable the VPE.  */
1906             other_cpu_env->mvp->CP0_MVPControl |= (1 << CP0MVPCo_EVP);
1907             mips_vpe_wake(other_cpu_env); /* And wake it up.  */
1908         }
1909         other_cpu_env = other_cpu_env->next_cpu;
1910     } while (other_cpu_env);
1911     return prev;
1912 }
1913 #endif /* !CONFIG_USER_ONLY */
1914
1915 void helper_fork(target_ulong arg1, target_ulong arg2)
1916 {
1917     // arg1 = rt, arg2 = rs
1918     arg1 = 0;
1919     // TODO: store to TC register
1920 }
1921
1922 target_ulong helper_yield(CPUMIPSState *env, target_ulong arg)
1923 {
1924     target_long arg1 = arg;
1925
1926     if (arg1 < 0) {
1927         /* No scheduling policy implemented. */
1928         if (arg1 != -2) {
1929             if (env->CP0_VPEControl & (1 << CP0VPECo_YSI) &&
1930                 env->active_tc.CP0_TCStatus & (1 << CP0TCSt_DT)) {
1931                 env->CP0_VPEControl &= ~(0x7 << CP0VPECo_EXCPT);
1932                 env->CP0_VPEControl |= 4 << CP0VPECo_EXCPT;
1933                 helper_raise_exception(env, EXCP_THREAD);
1934             }
1935         }
1936     } else if (arg1 == 0) {
1937         if (0 /* TODO: TC underflow */) {
1938             env->CP0_VPEControl &= ~(0x7 << CP0VPECo_EXCPT);
1939             helper_raise_exception(env, EXCP_THREAD);
1940         } else {
1941             // TODO: Deallocate TC
1942         }
1943     } else if (arg1 > 0) {
1944         /* Yield qualifier inputs not implemented. */
1945         env->CP0_VPEControl &= ~(0x7 << CP0VPECo_EXCPT);
1946         env->CP0_VPEControl |= 2 << CP0VPECo_EXCPT;
1947         helper_raise_exception(env, EXCP_THREAD);
1948     }
1949     return env->CP0_YQMask;
1950 }
1951
1952 #ifndef CONFIG_USER_ONLY
1953 /* TLB management */
1954 static void cpu_mips_tlb_flush (CPUMIPSState *env, int flush_global)
1955 {
1956     /* Flush qemu's TLB and discard all shadowed entries.  */
1957     tlb_flush (env, flush_global);
1958     env->tlb->tlb_in_use = env->tlb->nb_tlb;
1959 }
1960
1961 static void r4k_mips_tlb_flush_extra (CPUMIPSState *env, int first)
1962 {
1963     /* Discard entries from env->tlb[first] onwards.  */
1964     while (env->tlb->tlb_in_use > first) {
1965         r4k_invalidate_tlb(env, --env->tlb->tlb_in_use, 0);
1966     }
1967 }
1968
1969 static void r4k_fill_tlb(CPUMIPSState *env, int idx)
1970 {
1971     r4k_tlb_t *tlb;
1972
1973     /* XXX: detect conflicting TLBs and raise a MCHECK exception when needed */
1974     tlb = &env->tlb->mmu.r4k.tlb[idx];
1975     tlb->VPN = env->CP0_EntryHi & (TARGET_PAGE_MASK << 1);
1976 #if defined(TARGET_MIPS64)
1977     tlb->VPN &= env->SEGMask;
1978 #endif
1979     tlb->ASID = env->CP0_EntryHi & 0xFF;
1980     tlb->PageMask = env->CP0_PageMask;
1981     tlb->G = env->CP0_EntryLo0 & env->CP0_EntryLo1 & 1;
1982     tlb->V0 = (env->CP0_EntryLo0 & 2) != 0;
1983     tlb->D0 = (env->CP0_EntryLo0 & 4) != 0;
1984     tlb->C0 = (env->CP0_EntryLo0 >> 3) & 0x7;
1985     tlb->PFN[0] = (env->CP0_EntryLo0 >> 6) << 12;
1986     tlb->V1 = (env->CP0_EntryLo1 & 2) != 0;
1987     tlb->D1 = (env->CP0_EntryLo1 & 4) != 0;
1988     tlb->C1 = (env->CP0_EntryLo1 >> 3) & 0x7;
1989     tlb->PFN[1] = (env->CP0_EntryLo1 >> 6) << 12;
1990 }
1991
1992 void r4k_helper_tlbwi(CPUMIPSState *env)
1993 {
1994     int idx;
1995
1996     idx = (env->CP0_Index & ~0x80000000) % env->tlb->nb_tlb;
1997
1998     /* Discard cached TLB entries.  We could avoid doing this if the
1999        tlbwi is just upgrading access permissions on the current entry;
2000        that might be a further win.  */
2001     r4k_mips_tlb_flush_extra (env, env->tlb->nb_tlb);
2002
2003     r4k_invalidate_tlb(env, idx, 0);
2004     r4k_fill_tlb(env, idx);
2005 }
2006
2007 void r4k_helper_tlbwr(CPUMIPSState *env)
2008 {
2009     int r = cpu_mips_get_random(env);
2010
2011     r4k_invalidate_tlb(env, r, 1);
2012     r4k_fill_tlb(env, r);
2013 }
2014
2015 void r4k_helper_tlbp(CPUMIPSState *env)
2016 {
2017     r4k_tlb_t *tlb;
2018     target_ulong mask;
2019     target_ulong tag;
2020     target_ulong VPN;
2021     uint8_t ASID;
2022     int i;
2023
2024     ASID = env->CP0_EntryHi & 0xFF;
2025     for (i = 0; i < env->tlb->nb_tlb; i++) {
2026         tlb = &env->tlb->mmu.r4k.tlb[i];
2027         /* 1k pages are not supported. */
2028         mask = tlb->PageMask | ~(TARGET_PAGE_MASK << 1);
2029         tag = env->CP0_EntryHi & ~mask;
2030         VPN = tlb->VPN & ~mask;
2031         /* Check ASID, virtual page number & size */
2032         if ((tlb->G == 1 || tlb->ASID == ASID) && VPN == tag) {
2033             /* TLB match */
2034             env->CP0_Index = i;
2035             break;
2036         }
2037     }
2038     if (i == env->tlb->nb_tlb) {
2039         /* No match.  Discard any shadow entries, if any of them match.  */
2040         for (i = env->tlb->nb_tlb; i < env->tlb->tlb_in_use; i++) {
2041             tlb = &env->tlb->mmu.r4k.tlb[i];
2042             /* 1k pages are not supported. */
2043             mask = tlb->PageMask | ~(TARGET_PAGE_MASK << 1);
2044             tag = env->CP0_EntryHi & ~mask;
2045             VPN = tlb->VPN & ~mask;
2046             /* Check ASID, virtual page number & size */
2047             if ((tlb->G == 1 || tlb->ASID == ASID) && VPN == tag) {
2048                 r4k_mips_tlb_flush_extra (env, i);
2049                 break;
2050             }
2051         }
2052
2053         env->CP0_Index |= 0x80000000;
2054     }
2055 }
2056
2057 void r4k_helper_tlbr(CPUMIPSState *env)
2058 {
2059     r4k_tlb_t *tlb;
2060     uint8_t ASID;
2061     int idx;
2062
2063     ASID = env->CP0_EntryHi & 0xFF;
2064     idx = (env->CP0_Index & ~0x80000000) % env->tlb->nb_tlb;
2065     tlb = &env->tlb->mmu.r4k.tlb[idx];
2066
2067     /* If this will change the current ASID, flush qemu's TLB.  */
2068     if (ASID != tlb->ASID)
2069         cpu_mips_tlb_flush (env, 1);
2070
2071     r4k_mips_tlb_flush_extra(env, env->tlb->nb_tlb);
2072
2073     env->CP0_EntryHi = tlb->VPN | tlb->ASID;
2074     env->CP0_PageMask = tlb->PageMask;
2075     env->CP0_EntryLo0 = tlb->G | (tlb->V0 << 1) | (tlb->D0 << 2) |
2076                         (tlb->C0 << 3) | (tlb->PFN[0] >> 6);
2077     env->CP0_EntryLo1 = tlb->G | (tlb->V1 << 1) | (tlb->D1 << 2) |
2078                         (tlb->C1 << 3) | (tlb->PFN[1] >> 6);
2079 }
2080
2081 void helper_tlbwi(CPUMIPSState *env)
2082 {
2083     env->tlb->helper_tlbwi(env);
2084 }
2085
2086 void helper_tlbwr(CPUMIPSState *env)
2087 {
2088     env->tlb->helper_tlbwr(env);
2089 }
2090
2091 void helper_tlbp(CPUMIPSState *env)
2092 {
2093     env->tlb->helper_tlbp(env);
2094 }
2095
2096 void helper_tlbr(CPUMIPSState *env)
2097 {
2098     env->tlb->helper_tlbr(env);
2099 }
2100
2101 /* Specials */
2102 target_ulong helper_di(CPUMIPSState *env)
2103 {
2104     target_ulong t0 = env->CP0_Status;
2105
2106     env->CP0_Status = t0 & ~(1 << CP0St_IE);
2107     return t0;
2108 }
2109
2110 target_ulong helper_ei(CPUMIPSState *env)
2111 {
2112     target_ulong t0 = env->CP0_Status;
2113
2114     env->CP0_Status = t0 | (1 << CP0St_IE);
2115     return t0;
2116 }
2117
2118 static void debug_pre_eret(CPUMIPSState *env)
2119 {
2120     if (qemu_loglevel_mask(CPU_LOG_EXEC)) {
2121         qemu_log("ERET: PC " TARGET_FMT_lx " EPC " TARGET_FMT_lx,
2122                 env->active_tc.PC, env->CP0_EPC);
2123         if (env->CP0_Status & (1 << CP0St_ERL))
2124             qemu_log(" ErrorEPC " TARGET_FMT_lx, env->CP0_ErrorEPC);
2125         if (env->hflags & MIPS_HFLAG_DM)
2126             qemu_log(" DEPC " TARGET_FMT_lx, env->CP0_DEPC);
2127         qemu_log("\n");
2128     }
2129 }
2130
2131 static void debug_post_eret(CPUMIPSState *env)
2132 {
2133     if (qemu_loglevel_mask(CPU_LOG_EXEC)) {
2134         qemu_log("  =>  PC " TARGET_FMT_lx " EPC " TARGET_FMT_lx,
2135                 env->active_tc.PC, env->CP0_EPC);
2136         if (env->CP0_Status & (1 << CP0St_ERL))
2137             qemu_log(" ErrorEPC " TARGET_FMT_lx, env->CP0_ErrorEPC);
2138         if (env->hflags & MIPS_HFLAG_DM)
2139             qemu_log(" DEPC " TARGET_FMT_lx, env->CP0_DEPC);
2140         switch (env->hflags & MIPS_HFLAG_KSU) {
2141         case MIPS_HFLAG_UM: qemu_log(", UM\n"); break;
2142         case MIPS_HFLAG_SM: qemu_log(", SM\n"); break;
2143         case MIPS_HFLAG_KM: qemu_log("\n"); break;
2144         default: cpu_abort(env, "Invalid MMU mode!\n"); break;
2145         }
2146     }
2147 }
2148
2149 static void set_pc(CPUMIPSState *env, target_ulong error_pc)
2150 {
2151     env->active_tc.PC = error_pc & ~(target_ulong)1;
2152     if (error_pc & 1) {
2153         env->hflags |= MIPS_HFLAG_M16;
2154     } else {
2155         env->hflags &= ~(MIPS_HFLAG_M16);
2156     }
2157 }
2158
2159 void helper_eret(CPUMIPSState *env)
2160 {
2161     debug_pre_eret(env);
2162     if (env->CP0_Status & (1 << CP0St_ERL)) {
2163         set_pc(env, env->CP0_ErrorEPC);
2164         env->CP0_Status &= ~(1 << CP0St_ERL);
2165     } else {
2166         set_pc(env, env->CP0_EPC);
2167         env->CP0_Status &= ~(1 << CP0St_EXL);
2168     }
2169     compute_hflags(env);
2170     debug_post_eret(env);
2171     env->lladdr = 1;
2172 }
2173
2174 void helper_deret(CPUMIPSState *env)
2175 {
2176     debug_pre_eret(env);
2177     set_pc(env, env->CP0_DEPC);
2178
2179     env->hflags &= MIPS_HFLAG_DM;
2180     compute_hflags(env);
2181     debug_post_eret(env);
2182     env->lladdr = 1;
2183 }
2184 #endif /* !CONFIG_USER_ONLY */
2185
2186 target_ulong helper_rdhwr_cpunum(CPUMIPSState *env)
2187 {
2188     if ((env->hflags & MIPS_HFLAG_CP0) ||
2189         (env->CP0_HWREna & (1 << 0)))
2190         return env->CP0_EBase & 0x3ff;
2191     else
2192         helper_raise_exception(env, EXCP_RI);
2193
2194     return 0;
2195 }
2196
2197 target_ulong helper_rdhwr_synci_step(CPUMIPSState *env)
2198 {
2199     if ((env->hflags & MIPS_HFLAG_CP0) ||
2200         (env->CP0_HWREna & (1 << 1)))
2201         return env->SYNCI_Step;
2202     else
2203         helper_raise_exception(env, EXCP_RI);
2204
2205     return 0;
2206 }
2207
2208 target_ulong helper_rdhwr_cc(CPUMIPSState *env)
2209 {
2210     if ((env->hflags & MIPS_HFLAG_CP0) ||
2211         (env->CP0_HWREna & (1 << 2)))
2212         return env->CP0_Count;
2213     else
2214         helper_raise_exception(env, EXCP_RI);
2215
2216     return 0;
2217 }
2218
2219 target_ulong helper_rdhwr_ccres(CPUMIPSState *env)
2220 {
2221     if ((env->hflags & MIPS_HFLAG_CP0) ||
2222         (env->CP0_HWREna & (1 << 3)))
2223         return env->CCRes;
2224     else
2225         helper_raise_exception(env, EXCP_RI);
2226
2227     return 0;
2228 }
2229
2230 void helper_pmon(CPUMIPSState *env, int function)
2231 {
2232     function /= 2;
2233     switch (function) {
2234     case 2: /* TODO: char inbyte(int waitflag); */
2235         if (env->active_tc.gpr[4] == 0)
2236             env->active_tc.gpr[2] = -1;
2237         /* Fall through */
2238     case 11: /* TODO: char inbyte (void); */
2239         env->active_tc.gpr[2] = -1;
2240         break;
2241     case 3:
2242     case 12:
2243         printf("%c", (char)(env->active_tc.gpr[4] & 0xFF));
2244         break;
2245     case 17:
2246         break;
2247     case 158:
2248         {
2249             unsigned char *fmt = (void *)(uintptr_t)env->active_tc.gpr[4];
2250             printf("%s", fmt);
2251         }
2252         break;
2253     }
2254 }
2255
2256 void helper_wait(CPUMIPSState *env)
2257 {
2258     env->halted = 1;
2259     cpu_reset_interrupt(env, CPU_INTERRUPT_WAKE);
2260     helper_raise_exception(env, EXCP_HLT);
2261 }
2262
2263 #if !defined(CONFIG_USER_ONLY)
2264
2265 static void QEMU_NORETURN do_unaligned_access(CPUMIPSState *env,
2266                                               target_ulong addr, int is_write,
2267                                               int is_user, uintptr_t retaddr);
2268
2269 #define MMUSUFFIX _mmu
2270 #define ALIGNED_ONLY
2271
2272 #define SHIFT 0
2273 #include "softmmu_template.h"
2274
2275 #define SHIFT 1
2276 #include "softmmu_template.h"
2277
2278 #define SHIFT 2
2279 #include "softmmu_template.h"
2280
2281 #define SHIFT 3
2282 #include "softmmu_template.h"
2283
2284 static void do_unaligned_access(CPUMIPSState *env, target_ulong addr,
2285                                 int is_write, int is_user, uintptr_t retaddr)
2286 {
2287     env->CP0_BadVAddr = addr;
2288     do_restore_state(env, retaddr);
2289     helper_raise_exception(env, (is_write == 1) ? EXCP_AdES : EXCP_AdEL);
2290 }
2291
2292 void tlb_fill(CPUMIPSState *env, target_ulong addr, int is_write, int mmu_idx,
2293               uintptr_t retaddr)
2294 {
2295     TranslationBlock *tb;
2296     int ret;
2297
2298     ret = cpu_mips_handle_mmu_fault(env, addr, is_write, mmu_idx);
2299     if (ret) {
2300         if (retaddr) {
2301             /* now we have a real cpu fault */
2302             tb = tb_find_pc(retaddr);
2303             if (tb) {
2304                 /* the PC is inside the translated code. It means that we have
2305                    a virtual CPU fault */
2306                 cpu_restore_state(tb, env, retaddr);
2307             }
2308         }
2309         helper_raise_exception_err(env, env->exception_index, env->error_code);
2310     }
2311 }
2312
2313 void cpu_unassigned_access(CPUMIPSState *env, target_phys_addr_t addr,
2314                            int is_write, int is_exec, int unused, int size)
2315 {
2316     if (is_exec)
2317         helper_raise_exception(env, EXCP_IBE);
2318     else
2319         helper_raise_exception(env, EXCP_DBE);
2320 }
2321 #endif /* !CONFIG_USER_ONLY */
2322
2323 /* Complex FPU operations which may need stack space. */
2324
2325 #define FLOAT_ONE32 make_float32(0x3f8 << 20)
2326 #define FLOAT_ONE64 make_float64(0x3ffULL << 52)
2327 #define FLOAT_TWO32 make_float32(1 << 30)
2328 #define FLOAT_TWO64 make_float64(1ULL << 62)
2329 #define FLOAT_QNAN32 0x7fbfffff
2330 #define FLOAT_QNAN64 0x7ff7ffffffffffffULL
2331 #define FLOAT_SNAN32 0x7fffffff
2332 #define FLOAT_SNAN64 0x7fffffffffffffffULL
2333
2334 /* convert MIPS rounding mode in FCR31 to IEEE library */
2335 static unsigned int ieee_rm[] = {
2336     float_round_nearest_even,
2337     float_round_to_zero,
2338     float_round_up,
2339     float_round_down
2340 };
2341
2342 #define RESTORE_ROUNDING_MODE \
2343     set_float_rounding_mode(ieee_rm[env->active_fpu.fcr31 & 3], &env->active_fpu.fp_status)
2344
2345 #define RESTORE_FLUSH_MODE \
2346     set_flush_to_zero((env->active_fpu.fcr31 & (1 << 24)) != 0, &env->active_fpu.fp_status);
2347
2348 target_ulong helper_cfc1(CPUMIPSState *env, uint32_t reg)
2349 {
2350     target_ulong arg1;
2351
2352     switch (reg) {
2353     case 0:
2354         arg1 = (int32_t)env->active_fpu.fcr0;
2355         break;
2356     case 25:
2357         arg1 = ((env->active_fpu.fcr31 >> 24) & 0xfe) | ((env->active_fpu.fcr31 >> 23) & 0x1);
2358         break;
2359     case 26:
2360         arg1 = env->active_fpu.fcr31 & 0x0003f07c;
2361         break;
2362     case 28:
2363         arg1 = (env->active_fpu.fcr31 & 0x00000f83) | ((env->active_fpu.fcr31 >> 22) & 0x4);
2364         break;
2365     default:
2366         arg1 = (int32_t)env->active_fpu.fcr31;
2367         break;
2368     }
2369
2370     return arg1;
2371 }
2372
2373 void helper_ctc1(CPUMIPSState *env, target_ulong arg1, uint32_t reg)
2374 {
2375     switch(reg) {
2376     case 25:
2377         if (arg1 & 0xffffff00)
2378             return;
2379         env->active_fpu.fcr31 = (env->active_fpu.fcr31 & 0x017fffff) | ((arg1 & 0xfe) << 24) |
2380                      ((arg1 & 0x1) << 23);
2381         break;
2382     case 26:
2383         if (arg1 & 0x007c0000)
2384             return;
2385         env->active_fpu.fcr31 = (env->active_fpu.fcr31 & 0xfffc0f83) | (arg1 & 0x0003f07c);
2386         break;
2387     case 28:
2388         if (arg1 & 0x007c0000)
2389             return;
2390         env->active_fpu.fcr31 = (env->active_fpu.fcr31 & 0xfefff07c) | (arg1 & 0x00000f83) |
2391                      ((arg1 & 0x4) << 22);
2392         break;
2393     case 31:
2394         if (arg1 & 0x007c0000)
2395             return;
2396         env->active_fpu.fcr31 = arg1;
2397         break;
2398     default:
2399         return;
2400     }
2401     /* set rounding mode */
2402     RESTORE_ROUNDING_MODE;
2403     /* set flush-to-zero mode */
2404     RESTORE_FLUSH_MODE;
2405     set_float_exception_flags(0, &env->active_fpu.fp_status);
2406     if ((GET_FP_ENABLE(env->active_fpu.fcr31) | 0x20) & GET_FP_CAUSE(env->active_fpu.fcr31))
2407         helper_raise_exception(env, EXCP_FPE);
2408 }
2409
2410 static inline int ieee_ex_to_mips(int xcpt)
2411 {
2412     int ret = 0;
2413     if (xcpt) {
2414         if (xcpt & float_flag_invalid) {
2415             ret |= FP_INVALID;
2416         }
2417         if (xcpt & float_flag_overflow) {
2418             ret |= FP_OVERFLOW;
2419         }
2420         if (xcpt & float_flag_underflow) {
2421             ret |= FP_UNDERFLOW;
2422         }
2423         if (xcpt & float_flag_divbyzero) {
2424             ret |= FP_DIV0;
2425         }
2426         if (xcpt & float_flag_inexact) {
2427             ret |= FP_INEXACT;
2428         }
2429     }
2430     return ret;
2431 }
2432
2433 static inline void update_fcr31(CPUMIPSState *env)
2434 {
2435     int tmp = ieee_ex_to_mips(get_float_exception_flags(&env->active_fpu.fp_status));
2436
2437     SET_FP_CAUSE(env->active_fpu.fcr31, tmp);
2438     if (GET_FP_ENABLE(env->active_fpu.fcr31) & tmp)
2439         helper_raise_exception(env, EXCP_FPE);
2440     else
2441         UPDATE_FP_FLAGS(env->active_fpu.fcr31, tmp);
2442 }
2443
2444 /* Float support.
2445    Single precition routines have a "s" suffix, double precision a
2446    "d" suffix, 32bit integer "w", 64bit integer "l", paired single "ps",
2447    paired single lower "pl", paired single upper "pu".  */
2448
2449 /* unary operations, modifying fp status  */
2450 uint64_t helper_float_sqrt_d(CPUMIPSState *env, uint64_t fdt0)
2451 {
2452     return float64_sqrt(fdt0, &env->active_fpu.fp_status);
2453 }
2454
2455 uint32_t helper_float_sqrt_s(CPUMIPSState *env, uint32_t fst0)
2456 {
2457     return float32_sqrt(fst0, &env->active_fpu.fp_status);
2458 }
2459
2460 uint64_t helper_float_cvtd_s(CPUMIPSState *env, uint32_t fst0)
2461 {
2462     uint64_t fdt2;
2463
2464     set_float_exception_flags(0, &env->active_fpu.fp_status);
2465     fdt2 = float32_to_float64(fst0, &env->active_fpu.fp_status);
2466     update_fcr31(env);
2467     return fdt2;
2468 }
2469
2470 uint64_t helper_float_cvtd_w(CPUMIPSState *env, uint32_t wt0)
2471 {
2472     uint64_t fdt2;
2473
2474     set_float_exception_flags(0, &env->active_fpu.fp_status);
2475     fdt2 = int32_to_float64(wt0, &env->active_fpu.fp_status);
2476     update_fcr31(env);
2477     return fdt2;
2478 }
2479
2480 uint64_t helper_float_cvtd_l(CPUMIPSState *env, uint64_t dt0)
2481 {
2482     uint64_t fdt2;
2483
2484     set_float_exception_flags(0, &env->active_fpu.fp_status);
2485     fdt2 = int64_to_float64(dt0, &env->active_fpu.fp_status);
2486     update_fcr31(env);
2487     return fdt2;
2488 }
2489
2490 uint64_t helper_float_cvtl_d(CPUMIPSState *env, uint64_t fdt0)
2491 {
2492     uint64_t dt2;
2493
2494     set_float_exception_flags(0, &env->active_fpu.fp_status);
2495     dt2 = float64_to_int64(fdt0, &env->active_fpu.fp_status);
2496     update_fcr31(env);
2497     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2498         dt2 = FLOAT_SNAN64;
2499     return dt2;
2500 }
2501
2502 uint64_t helper_float_cvtl_s(CPUMIPSState *env, uint32_t fst0)
2503 {
2504     uint64_t dt2;
2505
2506     set_float_exception_flags(0, &env->active_fpu.fp_status);
2507     dt2 = float32_to_int64(fst0, &env->active_fpu.fp_status);
2508     update_fcr31(env);
2509     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2510         dt2 = FLOAT_SNAN64;
2511     return dt2;
2512 }
2513
2514 uint64_t helper_float_cvtps_pw(CPUMIPSState *env, uint64_t dt0)
2515 {
2516     uint32_t fst2;
2517     uint32_t fsth2;
2518
2519     set_float_exception_flags(0, &env->active_fpu.fp_status);
2520     fst2 = int32_to_float32(dt0 & 0XFFFFFFFF, &env->active_fpu.fp_status);
2521     fsth2 = int32_to_float32(dt0 >> 32, &env->active_fpu.fp_status);
2522     update_fcr31(env);
2523     return ((uint64_t)fsth2 << 32) | fst2;
2524 }
2525
2526 uint64_t helper_float_cvtpw_ps(CPUMIPSState *env, uint64_t fdt0)
2527 {
2528     uint32_t wt2;
2529     uint32_t wth2;
2530
2531     set_float_exception_flags(0, &env->active_fpu.fp_status);
2532     wt2 = float32_to_int32(fdt0 & 0XFFFFFFFF, &env->active_fpu.fp_status);
2533     wth2 = float32_to_int32(fdt0 >> 32, &env->active_fpu.fp_status);
2534     update_fcr31(env);
2535     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID)) {
2536         wt2 = FLOAT_SNAN32;
2537         wth2 = FLOAT_SNAN32;
2538     }
2539     return ((uint64_t)wth2 << 32) | wt2;
2540 }
2541
2542 uint32_t helper_float_cvts_d(CPUMIPSState *env, uint64_t fdt0)
2543 {
2544     uint32_t fst2;
2545
2546     set_float_exception_flags(0, &env->active_fpu.fp_status);
2547     fst2 = float64_to_float32(fdt0, &env->active_fpu.fp_status);
2548     update_fcr31(env);
2549     return fst2;
2550 }
2551
2552 uint32_t helper_float_cvts_w(CPUMIPSState *env, uint32_t wt0)
2553 {
2554     uint32_t fst2;
2555
2556     set_float_exception_flags(0, &env->active_fpu.fp_status);
2557     fst2 = int32_to_float32(wt0, &env->active_fpu.fp_status);
2558     update_fcr31(env);
2559     return fst2;
2560 }
2561
2562 uint32_t helper_float_cvts_l(CPUMIPSState *env, uint64_t dt0)
2563 {
2564     uint32_t fst2;
2565
2566     set_float_exception_flags(0, &env->active_fpu.fp_status);
2567     fst2 = int64_to_float32(dt0, &env->active_fpu.fp_status);
2568     update_fcr31(env);
2569     return fst2;
2570 }
2571
2572 uint32_t helper_float_cvts_pl(CPUMIPSState *env, uint32_t wt0)
2573 {
2574     uint32_t wt2;
2575
2576     set_float_exception_flags(0, &env->active_fpu.fp_status);
2577     wt2 = wt0;
2578     update_fcr31(env);
2579     return wt2;
2580 }
2581
2582 uint32_t helper_float_cvts_pu(CPUMIPSState *env, uint32_t wth0)
2583 {
2584     uint32_t wt2;
2585
2586     set_float_exception_flags(0, &env->active_fpu.fp_status);
2587     wt2 = wth0;
2588     update_fcr31(env);
2589     return wt2;
2590 }
2591
2592 uint32_t helper_float_cvtw_s(CPUMIPSState *env, uint32_t fst0)
2593 {
2594     uint32_t wt2;
2595
2596     set_float_exception_flags(0, &env->active_fpu.fp_status);
2597     wt2 = float32_to_int32(fst0, &env->active_fpu.fp_status);
2598     update_fcr31(env);
2599     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2600         wt2 = FLOAT_SNAN32;
2601     return wt2;
2602 }
2603
2604 uint32_t helper_float_cvtw_d(CPUMIPSState *env, uint64_t fdt0)
2605 {
2606     uint32_t wt2;
2607
2608     set_float_exception_flags(0, &env->active_fpu.fp_status);
2609     wt2 = float64_to_int32(fdt0, &env->active_fpu.fp_status);
2610     update_fcr31(env);
2611     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2612         wt2 = FLOAT_SNAN32;
2613     return wt2;
2614 }
2615
2616 uint64_t helper_float_roundl_d(CPUMIPSState *env, uint64_t fdt0)
2617 {
2618     uint64_t dt2;
2619
2620     set_float_exception_flags(0, &env->active_fpu.fp_status);
2621     set_float_rounding_mode(float_round_nearest_even, &env->active_fpu.fp_status);
2622     dt2 = float64_to_int64(fdt0, &env->active_fpu.fp_status);
2623     RESTORE_ROUNDING_MODE;
2624     update_fcr31(env);
2625     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2626         dt2 = FLOAT_SNAN64;
2627     return dt2;
2628 }
2629
2630 uint64_t helper_float_roundl_s(CPUMIPSState *env, uint32_t fst0)
2631 {
2632     uint64_t dt2;
2633
2634     set_float_exception_flags(0, &env->active_fpu.fp_status);
2635     set_float_rounding_mode(float_round_nearest_even, &env->active_fpu.fp_status);
2636     dt2 = float32_to_int64(fst0, &env->active_fpu.fp_status);
2637     RESTORE_ROUNDING_MODE;
2638     update_fcr31(env);
2639     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2640         dt2 = FLOAT_SNAN64;
2641     return dt2;
2642 }
2643
2644 uint32_t helper_float_roundw_d(CPUMIPSState *env, uint64_t fdt0)
2645 {
2646     uint32_t wt2;
2647
2648     set_float_exception_flags(0, &env->active_fpu.fp_status);
2649     set_float_rounding_mode(float_round_nearest_even, &env->active_fpu.fp_status);
2650     wt2 = float64_to_int32(fdt0, &env->active_fpu.fp_status);
2651     RESTORE_ROUNDING_MODE;
2652     update_fcr31(env);
2653     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2654         wt2 = FLOAT_SNAN32;
2655     return wt2;
2656 }
2657
2658 uint32_t helper_float_roundw_s(CPUMIPSState *env, uint32_t fst0)
2659 {
2660     uint32_t wt2;
2661
2662     set_float_exception_flags(0, &env->active_fpu.fp_status);
2663     set_float_rounding_mode(float_round_nearest_even, &env->active_fpu.fp_status);
2664     wt2 = float32_to_int32(fst0, &env->active_fpu.fp_status);
2665     RESTORE_ROUNDING_MODE;
2666     update_fcr31(env);
2667     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2668         wt2 = FLOAT_SNAN32;
2669     return wt2;
2670 }
2671
2672 uint64_t helper_float_truncl_d(CPUMIPSState *env, uint64_t fdt0)
2673 {
2674     uint64_t dt2;
2675
2676     set_float_exception_flags(0, &env->active_fpu.fp_status);
2677     dt2 = float64_to_int64_round_to_zero(fdt0, &env->active_fpu.fp_status);
2678     update_fcr31(env);
2679     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2680         dt2 = FLOAT_SNAN64;
2681     return dt2;
2682 }
2683
2684 uint64_t helper_float_truncl_s(CPUMIPSState *env, uint32_t fst0)
2685 {
2686     uint64_t dt2;
2687
2688     set_float_exception_flags(0, &env->active_fpu.fp_status);
2689     dt2 = float32_to_int64_round_to_zero(fst0, &env->active_fpu.fp_status);
2690     update_fcr31(env);
2691     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2692         dt2 = FLOAT_SNAN64;
2693     return dt2;
2694 }
2695
2696 uint32_t helper_float_truncw_d(CPUMIPSState *env, uint64_t fdt0)
2697 {
2698     uint32_t wt2;
2699
2700     set_float_exception_flags(0, &env->active_fpu.fp_status);
2701     wt2 = float64_to_int32_round_to_zero(fdt0, &env->active_fpu.fp_status);
2702     update_fcr31(env);
2703     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2704         wt2 = FLOAT_SNAN32;
2705     return wt2;
2706 }
2707
2708 uint32_t helper_float_truncw_s(CPUMIPSState *env, uint32_t fst0)
2709 {
2710     uint32_t wt2;
2711
2712     set_float_exception_flags(0, &env->active_fpu.fp_status);
2713     wt2 = float32_to_int32_round_to_zero(fst0, &env->active_fpu.fp_status);
2714     update_fcr31(env);
2715     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2716         wt2 = FLOAT_SNAN32;
2717     return wt2;
2718 }
2719
2720 uint64_t helper_float_ceill_d(CPUMIPSState *env, uint64_t fdt0)
2721 {
2722     uint64_t dt2;
2723
2724     set_float_exception_flags(0, &env->active_fpu.fp_status);
2725     set_float_rounding_mode(float_round_up, &env->active_fpu.fp_status);
2726     dt2 = float64_to_int64(fdt0, &env->active_fpu.fp_status);
2727     RESTORE_ROUNDING_MODE;
2728     update_fcr31(env);
2729     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2730         dt2 = FLOAT_SNAN64;
2731     return dt2;
2732 }
2733
2734 uint64_t helper_float_ceill_s(CPUMIPSState *env, uint32_t fst0)
2735 {
2736     uint64_t dt2;
2737
2738     set_float_exception_flags(0, &env->active_fpu.fp_status);
2739     set_float_rounding_mode(float_round_up, &env->active_fpu.fp_status);
2740     dt2 = float32_to_int64(fst0, &env->active_fpu.fp_status);
2741     RESTORE_ROUNDING_MODE;
2742     update_fcr31(env);
2743     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2744         dt2 = FLOAT_SNAN64;
2745     return dt2;
2746 }
2747
2748 uint32_t helper_float_ceilw_d(CPUMIPSState *env, uint64_t fdt0)
2749 {
2750     uint32_t wt2;
2751
2752     set_float_exception_flags(0, &env->active_fpu.fp_status);
2753     set_float_rounding_mode(float_round_up, &env->active_fpu.fp_status);
2754     wt2 = float64_to_int32(fdt0, &env->active_fpu.fp_status);
2755     RESTORE_ROUNDING_MODE;
2756     update_fcr31(env);
2757     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2758         wt2 = FLOAT_SNAN32;
2759     return wt2;
2760 }
2761
2762 uint32_t helper_float_ceilw_s(CPUMIPSState *env, uint32_t fst0)
2763 {
2764     uint32_t wt2;
2765
2766     set_float_exception_flags(0, &env->active_fpu.fp_status);
2767     set_float_rounding_mode(float_round_up, &env->active_fpu.fp_status);
2768     wt2 = float32_to_int32(fst0, &env->active_fpu.fp_status);
2769     RESTORE_ROUNDING_MODE;
2770     update_fcr31(env);
2771     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2772         wt2 = FLOAT_SNAN32;
2773     return wt2;
2774 }
2775
2776 uint64_t helper_float_floorl_d(CPUMIPSState *env, uint64_t fdt0)
2777 {
2778     uint64_t dt2;
2779
2780     set_float_exception_flags(0, &env->active_fpu.fp_status);
2781     set_float_rounding_mode(float_round_down, &env->active_fpu.fp_status);
2782     dt2 = float64_to_int64(fdt0, &env->active_fpu.fp_status);
2783     RESTORE_ROUNDING_MODE;
2784     update_fcr31(env);
2785     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2786         dt2 = FLOAT_SNAN64;
2787     return dt2;
2788 }
2789
2790 uint64_t helper_float_floorl_s(CPUMIPSState *env, uint32_t fst0)
2791 {
2792     uint64_t dt2;
2793
2794     set_float_exception_flags(0, &env->active_fpu.fp_status);
2795     set_float_rounding_mode(float_round_down, &env->active_fpu.fp_status);
2796     dt2 = float32_to_int64(fst0, &env->active_fpu.fp_status);
2797     RESTORE_ROUNDING_MODE;
2798     update_fcr31(env);
2799     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2800         dt2 = FLOAT_SNAN64;
2801     return dt2;
2802 }
2803
2804 uint32_t helper_float_floorw_d(CPUMIPSState *env, uint64_t fdt0)
2805 {
2806     uint32_t wt2;
2807
2808     set_float_exception_flags(0, &env->active_fpu.fp_status);
2809     set_float_rounding_mode(float_round_down, &env->active_fpu.fp_status);
2810     wt2 = float64_to_int32(fdt0, &env->active_fpu.fp_status);
2811     RESTORE_ROUNDING_MODE;
2812     update_fcr31(env);
2813     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2814         wt2 = FLOAT_SNAN32;
2815     return wt2;
2816 }
2817
2818 uint32_t helper_float_floorw_s(CPUMIPSState *env, uint32_t fst0)
2819 {
2820     uint32_t wt2;
2821
2822     set_float_exception_flags(0, &env->active_fpu.fp_status);
2823     set_float_rounding_mode(float_round_down, &env->active_fpu.fp_status);
2824     wt2 = float32_to_int32(fst0, &env->active_fpu.fp_status);
2825     RESTORE_ROUNDING_MODE;
2826     update_fcr31(env);
2827     if (GET_FP_CAUSE(env->active_fpu.fcr31) & (FP_OVERFLOW | FP_INVALID))
2828         wt2 = FLOAT_SNAN32;
2829     return wt2;
2830 }
2831
2832 /* unary operations, not modifying fp status  */
2833 #define FLOAT_UNOP(name)                                       \
2834 uint64_t helper_float_ ## name ## _d(uint64_t fdt0)                \
2835 {                                                              \
2836     return float64_ ## name(fdt0);                             \
2837 }                                                              \
2838 uint32_t helper_float_ ## name ## _s(uint32_t fst0)                \
2839 {                                                              \
2840     return float32_ ## name(fst0);                             \
2841 }                                                              \
2842 uint64_t helper_float_ ## name ## _ps(uint64_t fdt0)               \
2843 {                                                              \
2844     uint32_t wt0;                                              \
2845     uint32_t wth0;                                             \
2846                                                                \
2847     wt0 = float32_ ## name(fdt0 & 0XFFFFFFFF);                 \
2848     wth0 = float32_ ## name(fdt0 >> 32);                       \
2849     return ((uint64_t)wth0 << 32) | wt0;                       \
2850 }
2851 FLOAT_UNOP(abs)
2852 FLOAT_UNOP(chs)
2853 #undef FLOAT_UNOP
2854
2855 /* MIPS specific unary operations */
2856 uint64_t helper_float_recip_d(CPUMIPSState *env, uint64_t fdt0)
2857 {
2858     uint64_t fdt2;
2859
2860     set_float_exception_flags(0, &env->active_fpu.fp_status);
2861     fdt2 = float64_div(FLOAT_ONE64, fdt0, &env->active_fpu.fp_status);
2862     update_fcr31(env);
2863     return fdt2;
2864 }
2865
2866 uint32_t helper_float_recip_s(CPUMIPSState *env, uint32_t fst0)
2867 {
2868     uint32_t fst2;
2869
2870     set_float_exception_flags(0, &env->active_fpu.fp_status);
2871     fst2 = float32_div(FLOAT_ONE32, fst0, &env->active_fpu.fp_status);
2872     update_fcr31(env);
2873     return fst2;
2874 }
2875
2876 uint64_t helper_float_rsqrt_d(CPUMIPSState *env, uint64_t fdt0)
2877 {
2878     uint64_t fdt2;
2879
2880     set_float_exception_flags(0, &env->active_fpu.fp_status);
2881     fdt2 = float64_sqrt(fdt0, &env->active_fpu.fp_status);
2882     fdt2 = float64_div(FLOAT_ONE64, fdt2, &env->active_fpu.fp_status);
2883     update_fcr31(env);
2884     return fdt2;
2885 }
2886
2887 uint32_t helper_float_rsqrt_s(CPUMIPSState *env, uint32_t fst0)
2888 {
2889     uint32_t fst2;
2890
2891     set_float_exception_flags(0, &env->active_fpu.fp_status);
2892     fst2 = float32_sqrt(fst0, &env->active_fpu.fp_status);
2893     fst2 = float32_div(FLOAT_ONE32, fst2, &env->active_fpu.fp_status);
2894     update_fcr31(env);
2895     return fst2;
2896 }
2897
2898 uint64_t helper_float_recip1_d(CPUMIPSState *env, uint64_t fdt0)
2899 {
2900     uint64_t fdt2;
2901
2902     set_float_exception_flags(0, &env->active_fpu.fp_status);
2903     fdt2 = float64_div(FLOAT_ONE64, fdt0, &env->active_fpu.fp_status);
2904     update_fcr31(env);
2905     return fdt2;
2906 }
2907
2908 uint32_t helper_float_recip1_s(CPUMIPSState *env, uint32_t fst0)
2909 {
2910     uint32_t fst2;
2911
2912     set_float_exception_flags(0, &env->active_fpu.fp_status);
2913     fst2 = float32_div(FLOAT_ONE32, fst0, &env->active_fpu.fp_status);
2914     update_fcr31(env);
2915     return fst2;
2916 }
2917
2918 uint64_t helper_float_recip1_ps(CPUMIPSState *env, uint64_t fdt0)
2919 {
2920     uint32_t fst2;
2921     uint32_t fsth2;
2922
2923     set_float_exception_flags(0, &env->active_fpu.fp_status);
2924     fst2 = float32_div(FLOAT_ONE32, fdt0 & 0XFFFFFFFF, &env->active_fpu.fp_status);
2925     fsth2 = float32_div(FLOAT_ONE32, fdt0 >> 32, &env->active_fpu.fp_status);
2926     update_fcr31(env);
2927     return ((uint64_t)fsth2 << 32) | fst2;
2928 }
2929
2930 uint64_t helper_float_rsqrt1_d(CPUMIPSState *env, uint64_t fdt0)
2931 {
2932     uint64_t fdt2;
2933
2934     set_float_exception_flags(0, &env->active_fpu.fp_status);
2935     fdt2 = float64_sqrt(fdt0, &env->active_fpu.fp_status);
2936     fdt2 = float64_div(FLOAT_ONE64, fdt2, &env->active_fpu.fp_status);
2937     update_fcr31(env);
2938     return fdt2;
2939 }
2940
2941 uint32_t helper_float_rsqrt1_s(CPUMIPSState *env, uint32_t fst0)
2942 {
2943     uint32_t fst2;
2944
2945     set_float_exception_flags(0, &env->active_fpu.fp_status);
2946     fst2 = float32_sqrt(fst0, &env->active_fpu.fp_status);
2947     fst2 = float32_div(FLOAT_ONE32, fst2, &env->active_fpu.fp_status);
2948     update_fcr31(env);
2949     return fst2;
2950 }
2951
2952 uint64_t helper_float_rsqrt1_ps(CPUMIPSState *env, uint64_t fdt0)
2953 {
2954     uint32_t fst2;
2955     uint32_t fsth2;
2956
2957     set_float_exception_flags(0, &env->active_fpu.fp_status);
2958     fst2 = float32_sqrt(fdt0 & 0XFFFFFFFF, &env->active_fpu.fp_status);
2959     fsth2 = float32_sqrt(fdt0 >> 32, &env->active_fpu.fp_status);
2960     fst2 = float32_div(FLOAT_ONE32, fst2, &env->active_fpu.fp_status);
2961     fsth2 = float32_div(FLOAT_ONE32, fsth2, &env->active_fpu.fp_status);
2962     update_fcr31(env);
2963     return ((uint64_t)fsth2 << 32) | fst2;
2964 }
2965
2966 #define FLOAT_OP(name, p) void helper_float_##name##_##p(CPUMIPSState *env)
2967
2968 /* binary operations */
2969 #define FLOAT_BINOP(name)                                          \
2970 uint64_t helper_float_ ## name ## _d(CPUMIPSState *env,            \
2971                                      uint64_t fdt0, uint64_t fdt1) \
2972 {                                                                  \
2973     uint64_t dt2;                                                  \
2974                                                                    \
2975     set_float_exception_flags(0, &env->active_fpu.fp_status);            \
2976     dt2 = float64_ ## name (fdt0, fdt1, &env->active_fpu.fp_status);     \
2977     update_fcr31(env);                                             \
2978     if (GET_FP_CAUSE(env->active_fpu.fcr31) & FP_INVALID)                \
2979         dt2 = FLOAT_QNAN64;                                        \
2980     return dt2;                                                    \
2981 }                                                                  \
2982                                                                    \
2983 uint32_t helper_float_ ## name ## _s(CPUMIPSState *env,            \
2984                                      uint32_t fst0, uint32_t fst1) \
2985 {                                                                  \
2986     uint32_t wt2;                                                  \
2987                                                                    \
2988     set_float_exception_flags(0, &env->active_fpu.fp_status);            \
2989     wt2 = float32_ ## name (fst0, fst1, &env->active_fpu.fp_status);     \
2990     update_fcr31(env);                                             \
2991     if (GET_FP_CAUSE(env->active_fpu.fcr31) & FP_INVALID)                \
2992         wt2 = FLOAT_QNAN32;                                        \
2993     return wt2;                                                    \
2994 }                                                                  \
2995                                                                    \
2996 uint64_t helper_float_ ## name ## _ps(CPUMIPSState *env,           \
2997                                       uint64_t fdt0,               \
2998                                       uint64_t fdt1)               \
2999 {                                                                  \
3000     uint32_t fst0 = fdt0 & 0XFFFFFFFF;                             \
3001     uint32_t fsth0 = fdt0 >> 32;                                   \
3002     uint32_t fst1 = fdt1 & 0XFFFFFFFF;                             \
3003     uint32_t fsth1 = fdt1 >> 32;                                   \
3004     uint32_t wt2;                                                  \
3005     uint32_t wth2;                                                 \
3006                                                                    \
3007     set_float_exception_flags(0, &env->active_fpu.fp_status);            \
3008     wt2 = float32_ ## name (fst0, fst1, &env->active_fpu.fp_status);     \
3009     wth2 = float32_ ## name (fsth0, fsth1, &env->active_fpu.fp_status);  \
3010     update_fcr31(env);                                             \
3011     if (GET_FP_CAUSE(env->active_fpu.fcr31) & FP_INVALID) {              \
3012         wt2 = FLOAT_QNAN32;                                        \
3013         wth2 = FLOAT_QNAN32;                                       \
3014     }                                                              \
3015     return ((uint64_t)wth2 << 32) | wt2;                           \
3016 }
3017
3018 FLOAT_BINOP(add)
3019 FLOAT_BINOP(sub)
3020 FLOAT_BINOP(mul)
3021 FLOAT_BINOP(div)
3022 #undef FLOAT_BINOP
3023
3024 /* ternary operations */
3025 #define FLOAT_TERNOP(name1, name2)                                        \
3026 uint64_t helper_float_ ## name1 ## name2 ## _d(CPUMIPSState *env,         \
3027                                                uint64_t fdt0,             \
3028                                                uint64_t fdt1,             \
3029                                                uint64_t fdt2)             \
3030 {                                                                         \
3031     fdt0 = float64_ ## name1 (fdt0, fdt1, &env->active_fpu.fp_status);          \
3032     return float64_ ## name2 (fdt0, fdt2, &env->active_fpu.fp_status);          \
3033 }                                                                         \
3034                                                                           \
3035 uint32_t helper_float_ ## name1 ## name2 ## _s(CPUMIPSState *env,         \
3036                                                uint32_t fst0,             \
3037                                                uint32_t fst1,             \
3038                                                uint32_t fst2)             \
3039 {                                                                         \
3040     fst0 = float32_ ## name1 (fst0, fst1, &env->active_fpu.fp_status);          \
3041     return float32_ ## name2 (fst0, fst2, &env->active_fpu.fp_status);          \
3042 }                                                                         \
3043                                                                           \
3044 uint64_t helper_float_ ## name1 ## name2 ## _ps(CPUMIPSState *env,        \
3045                                                 uint64_t fdt0,            \
3046                                                 uint64_t fdt1,            \
3047                                                 uint64_t fdt2)            \
3048 {                                                                         \
3049     uint32_t fst0 = fdt0 & 0XFFFFFFFF;                                    \
3050     uint32_t fsth0 = fdt0 >> 32;                                          \
3051     uint32_t fst1 = fdt1 & 0XFFFFFFFF;                                    \
3052     uint32_t fsth1 = fdt1 >> 32;                                          \
3053     uint32_t fst2 = fdt2 & 0XFFFFFFFF;                                    \
3054     uint32_t fsth2 = fdt2 >> 32;                                          \
3055                                                                           \
3056     fst0 = float32_ ## name1 (fst0, fst1, &env->active_fpu.fp_status);          \
3057     fsth0 = float32_ ## name1 (fsth0, fsth1, &env->active_fpu.fp_status);       \
3058     fst2 = float32_ ## name2 (fst0, fst2, &env->active_fpu.fp_status);          \
3059     fsth2 = float32_ ## name2 (fsth0, fsth2, &env->active_fpu.fp_status);       \
3060     return ((uint64_t)fsth2 << 32) | fst2;                                \
3061 }
3062
3063 FLOAT_TERNOP(mul, add)
3064 FLOAT_TERNOP(mul, sub)
3065 #undef FLOAT_TERNOP
3066
3067 /* negated ternary operations */
3068 #define FLOAT_NTERNOP(name1, name2)                                       \
3069 uint64_t helper_float_n ## name1 ## name2 ## _d(CPUMIPSState *env,        \
3070                                                 uint64_t fdt0,            \
3071                                                 uint64_t fdt1,            \
3072                                                 uint64_t fdt2)            \
3073 {                                                                         \
3074     fdt0 = float64_ ## name1 (fdt0, fdt1, &env->active_fpu.fp_status);          \
3075     fdt2 = float64_ ## name2 (fdt0, fdt2, &env->active_fpu.fp_status);          \
3076     return float64_chs(fdt2);                                             \
3077 }                                                                         \
3078                                                                           \
3079 uint32_t helper_float_n ## name1 ## name2 ## _s(CPUMIPSState *env,        \
3080                                                 uint32_t fst0,            \
3081                                                 uint32_t fst1,            \
3082                                                 uint32_t fst2)            \
3083 {                                                                         \
3084     fst0 = float32_ ## name1 (fst0, fst1, &env->active_fpu.fp_status);          \
3085     fst2 = float32_ ## name2 (fst0, fst2, &env->active_fpu.fp_status);          \
3086     return float32_chs(fst2);                                             \
3087 }                                                                         \
3088                                                                           \
3089 uint64_t helper_float_n ## name1 ## name2 ## _ps(CPUMIPSState *env,       \
3090                                                  uint64_t fdt0,           \
3091                                                  uint64_t fdt1,           \
3092                                                  uint64_t fdt2)           \
3093 {                                                                         \
3094     uint32_t fst0 = fdt0 & 0XFFFFFFFF;                                    \
3095     uint32_t fsth0 = fdt0 >> 32;                                          \
3096     uint32_t fst1 = fdt1 & 0XFFFFFFFF;                                    \
3097     uint32_t fsth1 = fdt1 >> 32;                                          \
3098     uint32_t fst2 = fdt2 & 0XFFFFFFFF;                                    \
3099     uint32_t fsth2 = fdt2 >> 32;                                          \
3100                                                                           \
3101     fst0 = float32_ ## name1 (fst0, fst1, &env->active_fpu.fp_status);          \
3102     fsth0 = float32_ ## name1 (fsth0, fsth1, &env->active_fpu.fp_status);       \
3103     fst2 = float32_ ## name2 (fst0, fst2, &env->active_fpu.fp_status);          \
3104     fsth2 = float32_ ## name2 (fsth0, fsth2, &env->active_fpu.fp_status);       \
3105     fst2 = float32_chs(fst2);                                             \
3106     fsth2 = float32_chs(fsth2);                                           \
3107     return ((uint64_t)fsth2 << 32) | fst2;                                \
3108 }
3109
3110 FLOAT_NTERNOP(mul, add)
3111 FLOAT_NTERNOP(mul, sub)
3112 #undef FLOAT_NTERNOP
3113
3114 /* MIPS specific binary operations */
3115 uint64_t helper_float_recip2_d(CPUMIPSState *env, uint64_t fdt0, uint64_t fdt2)
3116 {
3117     set_float_exception_flags(0, &env->active_fpu.fp_status);
3118     fdt2 = float64_mul(fdt0, fdt2, &env->active_fpu.fp_status);
3119     fdt2 = float64_chs(float64_sub(fdt2, FLOAT_ONE64, &env->active_fpu.fp_status));
3120     update_fcr31(env);
3121     return fdt2;
3122 }
3123
3124 uint32_t helper_float_recip2_s(CPUMIPSState *env, uint32_t fst0, uint32_t fst2)
3125 {
3126     set_float_exception_flags(0, &env->active_fpu.fp_status);
3127     fst2 = float32_mul(fst0, fst2, &env->active_fpu.fp_status);
3128     fst2 = float32_chs(float32_sub(fst2, FLOAT_ONE32, &env->active_fpu.fp_status));
3129     update_fcr31(env);
3130     return fst2;
3131 }
3132
3133 uint64_t helper_float_recip2_ps(CPUMIPSState *env, uint64_t fdt0, uint64_t fdt2)
3134 {
3135     uint32_t fst0 = fdt0 & 0XFFFFFFFF;
3136     uint32_t fsth0 = fdt0 >> 32;
3137     uint32_t fst2 = fdt2 & 0XFFFFFFFF;
3138     uint32_t fsth2 = fdt2 >> 32;
3139
3140     set_float_exception_flags(0, &env->active_fpu.fp_status);
3141     fst2 = float32_mul(fst0, fst2, &env->active_fpu.fp_status);
3142     fsth2 = float32_mul(fsth0, fsth2, &env->active_fpu.fp_status);
3143     fst2 = float32_chs(float32_sub(fst2, FLOAT_ONE32, &env->active_fpu.fp_status));
3144     fsth2 = float32_chs(float32_sub(fsth2, FLOAT_ONE32, &env->active_fpu.fp_status));
3145     update_fcr31(env);
3146     return ((uint64_t)fsth2 << 32) | fst2;
3147 }
3148
3149 uint64_t helper_float_rsqrt2_d(CPUMIPSState *env, uint64_t fdt0, uint64_t fdt2)
3150 {
3151     set_float_exception_flags(0, &env->active_fpu.fp_status);
3152     fdt2 = float64_mul(fdt0, fdt2, &env->active_fpu.fp_status);
3153     fdt2 = float64_sub(fdt2, FLOAT_ONE64, &env->active_fpu.fp_status);
3154     fdt2 = float64_chs(float64_div(fdt2, FLOAT_TWO64, &env->active_fpu.fp_status));
3155     update_fcr31(env);
3156     return fdt2;
3157 }
3158
3159 uint32_t helper_float_rsqrt2_s(CPUMIPSState *env, uint32_t fst0, uint32_t fst2)
3160 {
3161     set_float_exception_flags(0, &env->active_fpu.fp_status);
3162     fst2 = float32_mul(fst0, fst2, &env->active_fpu.fp_status);
3163     fst2 = float32_sub(fst2, FLOAT_ONE32, &env->active_fpu.fp_status);
3164     fst2 = float32_chs(float32_div(fst2, FLOAT_TWO32, &env->active_fpu.fp_status));
3165     update_fcr31(env);
3166     return fst2;
3167 }
3168
3169 uint64_t helper_float_rsqrt2_ps(CPUMIPSState *env, uint64_t fdt0, uint64_t fdt2)
3170 {
3171     uint32_t fst0 = fdt0 & 0XFFFFFFFF;
3172     uint32_t fsth0 = fdt0 >> 32;
3173     uint32_t fst2 = fdt2 & 0XFFFFFFFF;
3174     uint32_t fsth2 = fdt2 >> 32;
3175
3176     set_float_exception_flags(0, &env->active_fpu.fp_status);
3177     fst2 = float32_mul(fst0, fst2, &env->active_fpu.fp_status);
3178     fsth2 = float32_mul(fsth0, fsth2, &env->active_fpu.fp_status);
3179     fst2 = float32_sub(fst2, FLOAT_ONE32, &env->active_fpu.fp_status);
3180     fsth2 = float32_sub(fsth2, FLOAT_ONE32, &env->active_fpu.fp_status);
3181     fst2 = float32_chs(float32_div(fst2, FLOAT_TWO32, &env->active_fpu.fp_status));
3182     fsth2 = float32_chs(float32_div(fsth2, FLOAT_TWO32, &env->active_fpu.fp_status));
3183     update_fcr31(env);
3184     return ((uint64_t)fsth2 << 32) | fst2;
3185 }
3186
3187 uint64_t helper_float_addr_ps(CPUMIPSState *env, uint64_t fdt0, uint64_t fdt1)
3188 {
3189     uint32_t fst0 = fdt0 & 0XFFFFFFFF;
3190     uint32_t fsth0 = fdt0 >> 32;
3191     uint32_t fst1 = fdt1 & 0XFFFFFFFF;
3192     uint32_t fsth1 = fdt1 >> 32;
3193     uint32_t fst2;
3194     uint32_t fsth2;
3195
3196     set_float_exception_flags(0, &env->active_fpu.fp_status);
3197     fst2 = float32_add (fst0, fsth0, &env->active_fpu.fp_status);
3198     fsth2 = float32_add (fst1, fsth1, &env->active_fpu.fp_status);
3199     update_fcr31(env);
3200     return ((uint64_t)fsth2 << 32) | fst2;
3201 }
3202
3203 uint64_t helper_float_mulr_ps(CPUMIPSState *env, uint64_t fdt0, uint64_t fdt1)
3204 {
3205     uint32_t fst0 = fdt0 & 0XFFFFFFFF;
3206     uint32_t fsth0 = fdt0 >> 32;
3207     uint32_t fst1 = fdt1 & 0XFFFFFFFF;
3208     uint32_t fsth1 = fdt1 >> 32;
3209     uint32_t fst2;
3210     uint32_t fsth2;
3211
3212     set_float_exception_flags(0, &env->active_fpu.fp_status);
3213     fst2 = float32_mul (fst0, fsth0, &env->active_fpu.fp_status);
3214     fsth2 = float32_mul (fst1, fsth1, &env->active_fpu.fp_status);
3215     update_fcr31(env);
3216     return ((uint64_t)fsth2 << 32) | fst2;
3217 }
3218
3219 /* compare operations */
3220 #define FOP_COND_D(op, cond)                                   \
3221 void helper_cmp_d_ ## op(CPUMIPSState *env, uint64_t fdt0,     \
3222                          uint64_t fdt1, int cc)                \
3223 {                                                              \
3224     int c;                                                     \
3225     set_float_exception_flags(0, &env->active_fpu.fp_status);  \
3226     c = cond;                                                  \
3227     update_fcr31(env);                                         \
3228     if (c)                                                     \
3229         SET_FP_COND(cc, env->active_fpu);                      \
3230     else                                                       \
3231         CLEAR_FP_COND(cc, env->active_fpu);                    \
3232 }                                                              \
3233 void helper_cmpabs_d_ ## op(CPUMIPSState *env, uint64_t fdt0,  \
3234                             uint64_t fdt1, int cc)             \
3235 {                                                              \
3236     int c;                                                     \
3237     set_float_exception_flags(0, &env->active_fpu.fp_status);  \
3238     fdt0 = float64_abs(fdt0);                                  \
3239     fdt1 = float64_abs(fdt1);                                  \
3240     c = cond;                                                  \
3241     update_fcr31(env);                                         \
3242     if (c)                                                     \
3243         SET_FP_COND(cc, env->active_fpu);                      \
3244     else                                                       \
3245         CLEAR_FP_COND(cc, env->active_fpu);                    \
3246 }
3247
3248 /* NOTE: the comma operator will make "cond" to eval to false,
3249  * but float64_unordered_quiet() is still called. */
3250 FOP_COND_D(f,   (float64_unordered_quiet(fdt1, fdt0, &env->active_fpu.fp_status), 0))
3251 FOP_COND_D(un,  float64_unordered_quiet(fdt1, fdt0, &env->active_fpu.fp_status))
3252 FOP_COND_D(eq,  float64_eq_quiet(fdt0, fdt1, &env->active_fpu.fp_status))
3253 FOP_COND_D(ueq, float64_unordered_quiet(fdt1, fdt0, &env->active_fpu.fp_status)  || float64_eq_quiet(fdt0, fdt1, &env->active_fpu.fp_status))
3254 FOP_COND_D(olt, float64_lt_quiet(fdt0, fdt1, &env->active_fpu.fp_status))
3255 FOP_COND_D(ult, float64_unordered_quiet(fdt1, fdt0, &env->active_fpu.fp_status)  || float64_lt_quiet(fdt0, fdt1, &env->active_fpu.fp_status))
3256 FOP_COND_D(ole, float64_le_quiet(fdt0, fdt1, &env->active_fpu.fp_status))
3257 FOP_COND_D(ule, float64_unordered_quiet(fdt1, fdt0, &env->active_fpu.fp_status)  || float64_le_quiet(fdt0, fdt1, &env->active_fpu.fp_status))
3258 /* NOTE: the comma operator will make "cond" to eval to false,
3259  * but float64_unordered() is still called. */
3260 FOP_COND_D(sf,  (float64_unordered(fdt1, fdt0, &env->active_fpu.fp_status), 0))
3261 FOP_COND_D(ngle,float64_unordered(fdt1, fdt0, &env->active_fpu.fp_status))
3262 FOP_COND_D(seq, float64_eq(fdt0, fdt1, &env->active_fpu.fp_status))
3263 FOP_COND_D(ngl, float64_unordered(fdt1, fdt0, &env->active_fpu.fp_status)  || float64_eq(fdt0, fdt1, &env->active_fpu.fp_status))
3264 FOP_COND_D(lt,  float64_lt(fdt0, fdt1, &env->active_fpu.fp_status))
3265 FOP_COND_D(nge, float64_unordered(fdt1, fdt0, &env->active_fpu.fp_status)  || float64_lt(fdt0, fdt1, &env->active_fpu.fp_status))
3266 FOP_COND_D(le,  float64_le(fdt0, fdt1, &env->active_fpu.fp_status))
3267 FOP_COND_D(ngt, float64_unordered(fdt1, fdt0, &env->active_fpu.fp_status)  || float64_le(fdt0, fdt1, &env->active_fpu.fp_status))
3268
3269 #define FOP_COND_S(op, cond)                                   \
3270 void helper_cmp_s_ ## op(CPUMIPSState *env, uint32_t fst0,     \
3271                          uint32_t fst1, int cc)                \
3272 {                                                              \
3273     int c;                                                     \
3274     set_float_exception_flags(0, &env->active_fpu.fp_status);  \
3275     c = cond;                                                  \
3276     update_fcr31(env);                                         \
3277     if (c)                                                     \
3278         SET_FP_COND(cc, env->active_fpu);                      \
3279     else                                                       \
3280         CLEAR_FP_COND(cc, env->active_fpu);                    \
3281 }                                                              \
3282 void helper_cmpabs_s_ ## op(CPUMIPSState *env, uint32_t fst0,  \
3283                             uint32_t fst1, int cc)             \
3284 {                                                              \
3285     int c;                                                     \
3286     set_float_exception_flags(0, &env->active_fpu.fp_status);  \
3287     fst0 = float32_abs(fst0);                                  \
3288     fst1 = float32_abs(fst1);                                  \
3289     c = cond;                                                  \
3290     update_fcr31(env);                                         \
3291     if (c)                                                     \
3292         SET_FP_COND(cc, env->active_fpu);                      \
3293     else                                                       \
3294         CLEAR_FP_COND(cc, env->active_fpu);                    \
3295 }
3296
3297 /* NOTE: the comma operator will make "cond" to eval to false,
3298  * but float32_unordered_quiet() is still called. */
3299 FOP_COND_S(f,   (float32_unordered_quiet(fst1, fst0, &env->active_fpu.fp_status), 0))
3300 FOP_COND_S(un,  float32_unordered_quiet(fst1, fst0, &env->active_fpu.fp_status))
3301 FOP_COND_S(eq,  float32_eq_quiet(fst0, fst1, &env->active_fpu.fp_status))
3302 FOP_COND_S(ueq, float32_unordered_quiet(fst1, fst0, &env->active_fpu.fp_status)  || float32_eq_quiet(fst0, fst1, &env->active_fpu.fp_status))
3303 FOP_COND_S(olt, float32_lt_quiet(fst0, fst1, &env->active_fpu.fp_status))
3304 FOP_COND_S(ult, float32_unordered_quiet(fst1, fst0, &env->active_fpu.fp_status)  || float32_lt_quiet(fst0, fst1, &env->active_fpu.fp_status))
3305 FOP_COND_S(ole, float32_le_quiet(fst0, fst1, &env->active_fpu.fp_status))
3306 FOP_COND_S(ule, float32_unordered_quiet(fst1, fst0, &env->active_fpu.fp_status)  || float32_le_quiet(fst0, fst1, &env->active_fpu.fp_status))
3307 /* NOTE: the comma operator will make "cond" to eval to false,
3308  * but float32_unordered() is still called. */
3309 FOP_COND_S(sf,  (float32_unordered(fst1, fst0, &env->active_fpu.fp_status), 0))
3310 FOP_COND_S(ngle,float32_unordered(fst1, fst0, &env->active_fpu.fp_status))
3311 FOP_COND_S(seq, float32_eq(fst0, fst1, &env->active_fpu.fp_status))
3312 FOP_COND_S(ngl, float32_unordered(fst1, fst0, &env->active_fpu.fp_status)  || float32_eq(fst0, fst1, &env->active_fpu.fp_status))
3313 FOP_COND_S(lt,  float32_lt(fst0, fst1, &env->active_fpu.fp_status))
3314 FOP_COND_S(nge, float32_unordered(fst1, fst0, &env->active_fpu.fp_status)  || float32_lt(fst0, fst1, &env->active_fpu.fp_status))
3315 FOP_COND_S(le,  float32_le(fst0, fst1, &env->active_fpu.fp_status))
3316 FOP_COND_S(ngt, float32_unordered(fst1, fst0, &env->active_fpu.fp_status)  || float32_le(fst0, fst1, &env->active_fpu.fp_status))
3317
3318 #define FOP_COND_PS(op, condl, condh)                           \
3319 void helper_cmp_ps_ ## op(CPUMIPSState *env, uint64_t fdt0,     \
3320                           uint64_t fdt1, int cc)                \
3321 {                                                               \
3322     uint32_t fst0, fsth0, fst1, fsth1;                          \
3323     int ch, cl;                                                 \
3324     set_float_exception_flags(0, &env->active_fpu.fp_status);   \
3325     fst0 = fdt0 & 0XFFFFFFFF;                                   \
3326     fsth0 = fdt0 >> 32;                                         \
3327     fst1 = fdt1 & 0XFFFFFFFF;                                   \
3328     fsth1 = fdt1 >> 32;                                         \
3329     cl = condl;                                                 \
3330     ch = condh;                                                 \
3331     update_fcr31(env);                                          \
3332     if (cl)                                                     \
3333         SET_FP_COND(cc, env->active_fpu);                       \
3334     else                                                        \
3335         CLEAR_FP_COND(cc, env->active_fpu);                     \
3336     if (ch)                                                     \
3337         SET_FP_COND(cc + 1, env->active_fpu);                   \
3338     else                                                        \
3339         CLEAR_FP_COND(cc + 1, env->active_fpu);                 \
3340 }                                                               \
3341 void helper_cmpabs_ps_ ## op(CPUMIPSState *env, uint64_t fdt0,  \
3342                              uint64_t fdt1, int cc)             \
3343 {                                                               \
3344     uint32_t fst0, fsth0, fst1, fsth1;                          \
3345     int ch, cl;                                                 \
3346     fst0 = float32_abs(fdt0 & 0XFFFFFFFF);                      \
3347     fsth0 = float32_abs(fdt0 >> 32);                            \
3348     fst1 = float32_abs(fdt1 & 0XFFFFFFFF);                      \
3349     fsth1 = float32_abs(fdt1 >> 32);                            \
3350     cl = condl;                                                 \
3351     ch = condh;                                                 \
3352     update_fcr31(env);                                          \
3353     if (cl)                                                     \
3354         SET_FP_COND(cc, env->active_fpu);                       \
3355     else                                                        \
3356         CLEAR_FP_COND(cc, env->active_fpu);                     \
3357     if (ch)                                                     \
3358         SET_FP_COND(cc + 1, env->active_fpu);                   \
3359     else                                                        \
3360         CLEAR_FP_COND(cc + 1, env->active_fpu);                 \
3361 }
3362
3363 /* NOTE: the comma operator will make "cond" to eval to false,
3364  * but float32_unordered_quiet() is still called. */
3365 FOP_COND_PS(f,   (float32_unordered_quiet(fst1, fst0, &env->active_fpu.fp_status), 0),
3366                  (float32_unordered_quiet(fsth1, fsth0, &env->active_fpu.fp_status), 0))
3367 FOP_COND_PS(un,  float32_unordered_quiet(fst1, fst0, &env->active_fpu.fp_status),
3368                  float32_unordered_quiet(fsth1, fsth0, &env->active_fpu.fp_status))
3369 FOP_COND_PS(eq,  float32_eq_quiet(fst0, fst1, &env->active_fpu.fp_status),
3370                  float32_eq_quiet(fsth0, fsth1, &env->active_fpu.fp_status))
3371 FOP_COND_PS(ueq, float32_unordered_quiet(fst1, fst0, &env->active_fpu.fp_status)    || float32_eq_quiet(fst0, fst1, &env->active_fpu.fp_status),
3372                  float32_unordered_quiet(fsth1, fsth0, &env->active_fpu.fp_status)  || float32_eq_quiet(fsth0, fsth1, &env->active_fpu.fp_status))
3373 FOP_COND_PS(olt, float32_lt_quiet(fst0, fst1, &env->active_fpu.fp_status),
3374                  float32_lt_quiet(fsth0, fsth1, &env->active_fpu.fp_status))
3375 FOP_COND_PS(ult, float32_unordered_quiet(fst1, fst0, &env->active_fpu.fp_status)    || float32_lt_quiet(fst0, fst1, &env->active_fpu.fp_status),
3376                  float32_unordered_quiet(fsth1, fsth0, &env->active_fpu.fp_status)  || float32_lt_quiet(fsth0, fsth1, &env->active_fpu.fp_status))
3377 FOP_COND_PS(ole, float32_le_quiet(fst0, fst1, &env->active_fpu.fp_status),
3378                  float32_le_quiet(fsth0, fsth1, &env->active_fpu.fp_status))
3379 FOP_COND_PS(ule, float32_unordered_quiet(fst1, fst0, &env->active_fpu.fp_status)    || float32_le_quiet(fst0, fst1, &env->active_fpu.fp_status),
3380                  float32_unordered_quiet(fsth1, fsth0, &env->active_fpu.fp_status)  || float32_le_quiet(fsth0, fsth1, &env->active_fpu.fp_status))
3381 /* NOTE: the comma operator will make "cond" to eval to false,
3382  * but float32_unordered() is still called. */
3383 FOP_COND_PS(sf,  (float32_unordered(fst1, fst0, &env->active_fpu.fp_status), 0),
3384                  (float32_unordered(fsth1, fsth0, &env->active_fpu.fp_status), 0))
3385 FOP_COND_PS(ngle,float32_unordered(fst1, fst0, &env->active_fpu.fp_status),
3386                  float32_unordered(fsth1, fsth0, &env->active_fpu.fp_status))
3387 FOP_COND_PS(seq, float32_eq(fst0, fst1, &env->active_fpu.fp_status),
3388                  float32_eq(fsth0, fsth1, &env->active_fpu.fp_status))
3389 FOP_COND_PS(ngl, float32_unordered(fst1, fst0, &env->active_fpu.fp_status)    || float32_eq(fst0, fst1, &env->active_fpu.fp_status),
3390                  float32_unordered(fsth1, fsth0, &env->active_fpu.fp_status)  || float32_eq(fsth0, fsth1, &env->active_fpu.fp_status))
3391 FOP_COND_PS(lt,  float32_lt(fst0, fst1, &env->active_fpu.fp_status),
3392                  float32_lt(fsth0, fsth1, &env->active_fpu.fp_status))
3393 FOP_COND_PS(nge, float32_unordered(fst1, fst0, &env->active_fpu.fp_status)    || float32_lt(fst0, fst1, &env->active_fpu.fp_status),
3394                  float32_unordered(fsth1, fsth0, &env->active_fpu.fp_status)  || float32_lt(fsth0, fsth1, &env->active_fpu.fp_status))
3395 FOP_COND_PS(le,  float32_le(fst0, fst1, &env->active_fpu.fp_status),
3396                  float32_le(fsth0, fsth1, &env->active_fpu.fp_status))
3397 FOP_COND_PS(ngt, float32_unordered(fst1, fst0, &env->active_fpu.fp_status)    || float32_le(fst0, fst1, &env->active_fpu.fp_status),
3398                  float32_unordered(fsth1, fsth0, &env->active_fpu.fp_status)  || float32_le(fsth0, fsth1, &env->active_fpu.fp_status))