target-i386/cpu.h

   1 /*
   2  * i386 virtual CPU header
   3  *
   4  *  Copyright (c) 2003 Fabrice Bellard
   5  *
   6  * This library is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU Lesser General Public
   8  * License as published by the Free Software Foundation; either
   9  * version 2 of the License, or (at your option) any later version.
  10  *
  11  * This library is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  14  * Lesser General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU Lesser General Public
  17  * License along with this library; if not, see <http://www.gnu.org/licenses/>.
  18  */
  19 #ifndef CPU_I386_H
  20 #define CPU_I386_H
  21
  22 #include "config.h"
  23 #include "qemu-common.h"
  24 #include "standard-headers/asm-x86/hyperv.h"
  25
  26 #ifdef TARGET_X86_64
  27 #define TARGET_LONG_BITS 64
  28 #else
  29 #define TARGET_LONG_BITS 32
  30 #endif
  31
  32 /* Maximum instruction code size */
  33 #define TARGET_MAX_INSN_SIZE 16
  34
  35 /* support for self modifying code even if the modified instruction is
  36    close to the modifying instruction */
  37 #define TARGET_HAS_PRECISE_SMC
  38
  39 #ifdef TARGET_X86_64
  40 #define I386_ELF_MACHINE  EM_X86_64
  41 #define ELF_MACHINE_UNAME "x86_64"
  42 #else
  43 #define I386_ELF_MACHINE  EM_386
  44 #define ELF_MACHINE_UNAME "i686"
  45 #endif
  46
  47 #define CPUArchState struct CPUX86State
  48
  49 #include "exec/cpu-defs.h"
  50
  51 #include "fpu/softfloat.h"
  52
  53 #define R_EAX 0
  54 #define R_ECX 1
  55 #define R_EDX 2
  56 #define R_EBX 3
  57 #define R_ESP 4
  58 #define R_EBP 5
  59 #define R_ESI 6
  60 #define R_EDI 7
  61
  62 #define R_AL 0
  63 #define R_CL 1
  64 #define R_DL 2
  65 #define R_BL 3
  66 #define R_AH 4
  67 #define R_CH 5
  68 #define R_DH 6
  69 #define R_BH 7
  70
  71 #define R_ES 0
  72 #define R_CS 1
  73 #define R_SS 2
  74 #define R_DS 3
  75 #define R_FS 4
  76 #define R_GS 5
  77
  78 /* segment descriptor fields */
  79 #define DESC_G_MASK     (1 << 23)
  80 #define DESC_B_SHIFT    22
  81 #define DESC_B_MASK     (1 << DESC_B_SHIFT)
  82 #define DESC_L_SHIFT    21 /* x86_64 only : 64 bit code segment */
  83 #define DESC_L_MASK     (1 << DESC_L_SHIFT)
  84 #define DESC_AVL_MASK   (1 << 20)
  85 #define DESC_P_MASK     (1 << 15)
  86 #define DESC_DPL_SHIFT  13
  87 #define DESC_DPL_MASK   (3 << DESC_DPL_SHIFT)
  88 #define DESC_S_MASK     (1 << 12)
  89 #define DESC_TYPE_SHIFT 8
  90 #define DESC_TYPE_MASK  (15 << DESC_TYPE_SHIFT)
  91 #define DESC_A_MASK     (1 << 8)
  92
  93 #define DESC_CS_MASK    (1 << 11) /* 1=code segment 0=data segment */
  94 #define DESC_C_MASK     (1 << 10) /* code: conforming */
  95 #define DESC_R_MASK     (1 << 9)  /* code: readable */
  96
  97 #define DESC_E_MASK     (1 << 10) /* data: expansion direction */
  98 #define DESC_W_MASK     (1 << 9)  /* data: writable */
  99
 100 #define DESC_TSS_BUSY_MASK (1 << 9)
 101
 102 /* eflags masks */
 103 #define CC_C    0x0001
 104 #define CC_P    0x0004
 105 #define CC_A    0x0010
 106 #define CC_Z    0x0040
 107 #define CC_S    0x0080
 108 #define CC_O    0x0800
 109
 110 #define TF_SHIFT   8
 111 #define IOPL_SHIFT 12
 112 #define VM_SHIFT   17
 113
 114 #define TF_MASK                 0x00000100
 115 #define IF_MASK                 0x00000200
 116 #define DF_MASK                 0x00000400
 117 #define IOPL_MASK               0x00003000
 118 #define NT_MASK                 0x00004000
 119 #define RF_MASK                 0x00010000
 120 #define VM_MASK                 0x00020000
 121 #define AC_MASK                 0x00040000
 122 #define VIF_MASK                0x00080000
 123 #define VIP_MASK                0x00100000
 124 #define ID_MASK                 0x00200000
 125
 126 /* hidden flags - used internally by qemu to represent additional cpu
 127    states. Only the INHIBIT_IRQ, SMM and SVMI are not redundant. We
 128    avoid using the IOPL_MASK, TF_MASK, VM_MASK and AC_MASK bit
 129    positions to ease oring with eflags. */
 130 /* current cpl */
 131 #define HF_CPL_SHIFT         0
 132 /* true if soft mmu is being used */
 133 #define HF_SOFTMMU_SHIFT     2
 134 /* true if hardware interrupts must be disabled for next instruction */
 135 #define HF_INHIBIT_IRQ_SHIFT 3
 136 /* 16 or 32 segments */
 137 #define HF_CS32_SHIFT        4
 138 #define HF_SS32_SHIFT        5
 139 /* zero base for DS, ES and SS : can be '0' only in 32 bit CS segment */
 140 #define HF_ADDSEG_SHIFT      6
 141 /* copy of CR0.PE (protected mode) */
 142 #define HF_PE_SHIFT          7
 143 #define HF_TF_SHIFT          8 /* must be same as eflags */
 144 #define HF_MP_SHIFT          9 /* the order must be MP, EM, TS */
 145 #define HF_EM_SHIFT         10
 146 #define HF_TS_SHIFT         11
 147 #define HF_IOPL_SHIFT       12 /* must be same as eflags */
 148 #define HF_LMA_SHIFT        14 /* only used on x86_64: long mode active */
 149 #define HF_CS64_SHIFT       15 /* only used on x86_64: 64 bit code segment  */
 150 #define HF_RF_SHIFT         16 /* must be same as eflags */
 151 #define HF_VM_SHIFT         17 /* must be same as eflags */
 152 #define HF_AC_SHIFT         18 /* must be same as eflags */
 153 #define HF_SMM_SHIFT        19 /* CPU in SMM mode */
 154 #define HF_SVME_SHIFT       20 /* SVME enabled (copy of EFER.SVME) */
 155 #define HF_SVMI_SHIFT       21 /* SVM intercepts are active */
 156 #define HF_OSFXSR_SHIFT     22 /* CR4.OSFXSR */
 157 #define HF_SMAP_SHIFT       23 /* CR4.SMAP */
 158 #define HF_IOBPT_SHIFT      24 /* an io breakpoint enabled */
 159
 160 #define HF_CPL_MASK          (3 << HF_CPL_SHIFT)
 161 #define HF_SOFTMMU_MASK      (1 << HF_SOFTMMU_SHIFT)
 162 #define HF_INHIBIT_IRQ_MASK  (1 << HF_INHIBIT_IRQ_SHIFT)
 163 #define HF_CS32_MASK         (1 << HF_CS32_SHIFT)
 164 #define HF_SS32_MASK         (1 << HF_SS32_SHIFT)
 165 #define HF_ADDSEG_MASK       (1 << HF_ADDSEG_SHIFT)
 166 #define HF_PE_MASK           (1 << HF_PE_SHIFT)
 167 #define HF_TF_MASK           (1 << HF_TF_SHIFT)
 168 #define HF_MP_MASK           (1 << HF_MP_SHIFT)
 169 #define HF_EM_MASK           (1 << HF_EM_SHIFT)
 170 #define HF_TS_MASK           (1 << HF_TS_SHIFT)
 171 #define HF_IOPL_MASK         (3 << HF_IOPL_SHIFT)
 172 #define HF_LMA_MASK          (1 << HF_LMA_SHIFT)
 173 #define HF_CS64_MASK         (1 << HF_CS64_SHIFT)
 174 #define HF_RF_MASK           (1 << HF_RF_SHIFT)
 175 #define HF_VM_MASK           (1 << HF_VM_SHIFT)
 176 #define HF_AC_MASK           (1 << HF_AC_SHIFT)
 177 #define HF_SMM_MASK          (1 << HF_SMM_SHIFT)
 178 #define HF_SVME_MASK         (1 << HF_SVME_SHIFT)
 179 #define HF_SVMI_MASK         (1 << HF_SVMI_SHIFT)
 180 #define HF_OSFXSR_MASK       (1 << HF_OSFXSR_SHIFT)
 181 #define HF_SMAP_MASK         (1 << HF_SMAP_SHIFT)
 182 #define HF_IOBPT_MASK        (1 << HF_IOBPT_SHIFT)
 183
 184 /* hflags2 */
 185
 186 #define HF2_GIF_SHIFT            0 /* if set CPU takes interrupts */
 187 #define HF2_HIF_SHIFT            1 /* value of IF_MASK when entering SVM */
 188 #define HF2_NMI_SHIFT            2 /* CPU serving NMI */
 189 #define HF2_VINTR_SHIFT          3 /* value of V_INTR_MASKING bit */
 190 #define HF2_SMM_INSIDE_NMI_SHIFT 4 /* CPU serving SMI nested inside NMI */
 191
 192 #define HF2_GIF_MASK            (1 << HF2_GIF_SHIFT)
 193 #define HF2_HIF_MASK            (1 << HF2_HIF_SHIFT)
 194 #define HF2_NMI_MASK            (1 << HF2_NMI_SHIFT)
 195 #define HF2_VINTR_MASK          (1 << HF2_VINTR_SHIFT)
 196 #define HF2_SMM_INSIDE_NMI_MASK (1 << HF2_SMM_INSIDE_NMI_SHIFT)
 197
 198 #define CR0_PE_SHIFT 0
 199 #define CR0_MP_SHIFT 1
 200
 201 #define CR0_PE_MASK  (1U << 0)
 202 #define CR0_MP_MASK  (1U << 1)
 203 #define CR0_EM_MASK  (1U << 2)
 204 #define CR0_TS_MASK  (1U << 3)
 205 #define CR0_ET_MASK  (1U << 4)
 206 #define CR0_NE_MASK  (1U << 5)
 207 #define CR0_WP_MASK  (1U << 16)
 208 #define CR0_AM_MASK  (1U << 18)
 209 #define CR0_PG_MASK  (1U << 31)
 210
 211 #define CR4_VME_MASK  (1U << 0)
 212 #define CR4_PVI_MASK  (1U << 1)
 213 #define CR4_TSD_MASK  (1U << 2)
 214 #define CR4_DE_MASK   (1U << 3)
 215 #define CR4_PSE_MASK  (1U << 4)
 216 #define CR4_PAE_MASK  (1U << 5)
 217 #define CR4_MCE_MASK  (1U << 6)
 218 #define CR4_PGE_MASK  (1U << 7)
 219 #define CR4_PCE_MASK  (1U << 8)
 220 #define CR4_OSFXSR_SHIFT 9
 221 #define CR4_OSFXSR_MASK (1U << CR4_OSFXSR_SHIFT)
 222 #define CR4_OSXMMEXCPT_MASK  (1U << 10)
 223 #define CR4_VMXE_MASK   (1U << 13)
 224 #define CR4_SMXE_MASK   (1U << 14)
 225 #define CR4_FSGSBASE_MASK (1U << 16)
 226 #define CR4_PCIDE_MASK  (1U << 17)
 227 #define CR4_OSXSAVE_MASK (1U << 18)
 228 #define CR4_SMEP_MASK   (1U << 20)
 229 #define CR4_SMAP_MASK   (1U << 21)
 230
 231 #define DR6_BD          (1 << 13)
 232 #define DR6_BS          (1 << 14)
 233 #define DR6_BT          (1 << 15)
 234 #define DR6_FIXED_1     0xffff0ff0
 235
 236 #define DR7_GD          (1 << 13)
 237 #define DR7_TYPE_SHIFT  16
 238 #define DR7_LEN_SHIFT   18
 239 #define DR7_FIXED_1     0x00000400
 240 #define DR7_GLOBAL_BP_MASK   0xaa
 241 #define DR7_LOCAL_BP_MASK    0x55
 242 #define DR7_MAX_BP           4
 243 #define DR7_TYPE_BP_INST     0x0
 244 #define DR7_TYPE_DATA_WR     0x1
 245 #define DR7_TYPE_IO_RW       0x2
 246 #define DR7_TYPE_DATA_RW     0x3
 247
 248 #define PG_PRESENT_BIT  0
 249 #define PG_RW_BIT       1
 250 #define PG_USER_BIT     2
 251 #define PG_PWT_BIT      3
 252 #define PG_PCD_BIT      4
 253 #define PG_ACCESSED_BIT 5
 254 #define PG_DIRTY_BIT    6
 255 #define PG_PSE_BIT      7
 256 #define PG_GLOBAL_BIT   8
 257 #define PG_PSE_PAT_BIT  12
 258 #define PG_NX_BIT       63
 259
 260 #define PG_PRESENT_MASK  (1 << PG_PRESENT_BIT)
 261 #define PG_RW_MASK       (1 << PG_RW_BIT)
 262 #define PG_USER_MASK     (1 << PG_USER_BIT)
 263 #define PG_PWT_MASK      (1 << PG_PWT_BIT)
 264 #define PG_PCD_MASK      (1 << PG_PCD_BIT)
 265 #define PG_ACCESSED_MASK (1 << PG_ACCESSED_BIT)
 266 #define PG_DIRTY_MASK    (1 << PG_DIRTY_BIT)
 267 #define PG_PSE_MASK      (1 << PG_PSE_BIT)
 268 #define PG_GLOBAL_MASK   (1 << PG_GLOBAL_BIT)
 269 #define PG_PSE_PAT_MASK  (1 << PG_PSE_PAT_BIT)
 270 #define PG_ADDRESS_MASK  0x000ffffffffff000LL
 271 #define PG_HI_RSVD_MASK  (PG_ADDRESS_MASK & ~PHYS_ADDR_MASK)
 272 #define PG_HI_USER_MASK  0x7ff0000000000000LL
 273 #define PG_NX_MASK       (1LL << PG_NX_BIT)
 274
 275 #define PG_ERROR_W_BIT     1
 276
 277 #define PG_ERROR_P_MASK    0x01
 278 #define PG_ERROR_W_MASK    (1 << PG_ERROR_W_BIT)
 279 #define PG_ERROR_U_MASK    0x04
 280 #define PG_ERROR_RSVD_MASK 0x08
 281 #define PG_ERROR_I_D_MASK  0x10
 282
 283 #define MCG_CTL_P       (1ULL<<8)   /* MCG_CAP register available */
 284 #define MCG_SER_P       (1ULL<<24) /* MCA recovery/new status bits */
 285
 286 #define MCE_CAP_DEF     (MCG_CTL_P|MCG_SER_P)
 287 #define MCE_BANKS_DEF   10
 288
 289 #define MCG_STATUS_RIPV (1ULL<<0)   /* restart ip valid */
 290 #define MCG_STATUS_EIPV (1ULL<<1)   /* ip points to correct instruction */
 291 #define MCG_STATUS_MCIP (1ULL<<2)   /* machine check in progress */
 292
 293 #define MCI_STATUS_VAL   (1ULL<<63)  /* valid error */
 294 #define MCI_STATUS_OVER  (1ULL<<62)  /* previous errors lost */
 295 #define MCI_STATUS_UC    (1ULL<<61)  /* uncorrected error */
 296 #define MCI_STATUS_EN    (1ULL<<60)  /* error enabled */
 297 #define MCI_STATUS_MISCV (1ULL<<59)  /* misc error reg. valid */
 298 #define MCI_STATUS_ADDRV (1ULL<<58)  /* addr reg. valid */
 299 #define MCI_STATUS_PCC   (1ULL<<57)  /* processor context corrupt */
 300 #define MCI_STATUS_S     (1ULL<<56)  /* Signaled machine check */
 301 #define MCI_STATUS_AR    (1ULL<<55)  /* Action required */
 302
 303 /* MISC register defines */
 304 #define MCM_ADDR_SEGOFF  0      /* segment offset */
 305 #define MCM_ADDR_LINEAR  1      /* linear address */
 306 #define MCM_ADDR_PHYS    2      /* physical address */
 307 #define MCM_ADDR_MEM     3      /* memory address */
 308 #define MCM_ADDR_GENERIC 7      /* generic */
 309
 310 #define MSR_IA32_TSC                    0x10
 311 #define MSR_IA32_APICBASE               0x1b
 312 #define MSR_IA32_APICBASE_BSP           (1<<8)
 313 #define MSR_IA32_APICBASE_ENABLE        (1<<11)
 314 #define MSR_IA32_APICBASE_BASE          (0xfffffU<<12)
 315 #define MSR_IA32_FEATURE_CONTROL        0x0000003a
 316 #define MSR_TSC_ADJUST                  0x0000003b
 317 #define MSR_IA32_TSCDEADLINE            0x6e0
 318
 319 #define MSR_P6_PERFCTR0                 0xc1
 320
 321 #define MSR_IA32_SMBASE                 0x9e
 322 #define MSR_MTRRcap                     0xfe
 323 #define MSR_MTRRcap_VCNT                8
 324 #define MSR_MTRRcap_FIXRANGE_SUPPORT    (1 << 8)
 325 #define MSR_MTRRcap_WC_SUPPORTED        (1 << 10)
 326
 327 #define MSR_IA32_SYSENTER_CS            0x174
 328 #define MSR_IA32_SYSENTER_ESP           0x175
 329 #define MSR_IA32_SYSENTER_EIP           0x176
 330
 331 #define MSR_MCG_CAP                     0x179
 332 #define MSR_MCG_STATUS                  0x17a
 333 #define MSR_MCG_CTL                     0x17b
 334
 335 #define MSR_P6_EVNTSEL0                 0x186
 336
 337 #define MSR_IA32_PERF_STATUS            0x198
 338
 339 #define MSR_IA32_MISC_ENABLE            0x1a0
 340 /* Indicates good rep/movs microcode on some processors: */
 341 #define MSR_IA32_MISC_ENABLE_DEFAULT    1
 342
 343 #define MSR_MTRRphysBase(reg)           (0x200 + 2 * (reg))
 344 #define MSR_MTRRphysMask(reg)           (0x200 + 2 * (reg) + 1)
 345
 346 #define MSR_MTRRphysIndex(addr)         ((((addr) & ~1u) - 0x200) / 2)
 347
 348 #define MSR_MTRRfix64K_00000            0x250
 349 #define MSR_MTRRfix16K_80000            0x258
 350 #define MSR_MTRRfix16K_A0000            0x259
 351 #define MSR_MTRRfix4K_C0000             0x268
 352 #define MSR_MTRRfix4K_C8000             0x269
 353 #define MSR_MTRRfix4K_D0000             0x26a
 354 #define MSR_MTRRfix4K_D8000             0x26b
 355 #define MSR_MTRRfix4K_E0000             0x26c
 356 #define MSR_MTRRfix4K_E8000             0x26d
 357 #define MSR_MTRRfix4K_F0000             0x26e
 358 #define MSR_MTRRfix4K_F8000             0x26f
 359
 360 #define MSR_PAT                         0x277
 361
 362 #define MSR_MTRRdefType                 0x2ff
 363
 364 #define MSR_CORE_PERF_FIXED_CTR0        0x309
 365 #define MSR_CORE_PERF_FIXED_CTR1        0x30a
 366 #define MSR_CORE_PERF_FIXED_CTR2        0x30b
 367 #define MSR_CORE_PERF_FIXED_CTR_CTRL    0x38d
 368 #define MSR_CORE_PERF_GLOBAL_STATUS     0x38e
 369 #define MSR_CORE_PERF_GLOBAL_CTRL       0x38f
 370 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL   0x390
 371
 372 #define MSR_MC0_CTL                     0x400
 373 #define MSR_MC0_STATUS                  0x401
 374 #define MSR_MC0_ADDR                    0x402
 375 #define MSR_MC0_MISC                    0x403
 376
 377 #define MSR_EFER                        0xc0000080
 378
 379 #define MSR_EFER_SCE   (1 << 0)
 380 #define MSR_EFER_LME   (1 << 8)
 381 #define MSR_EFER_LMA   (1 << 10)
 382 #define MSR_EFER_NXE   (1 << 11)
 383 #define MSR_EFER_SVME  (1 << 12)
 384 #define MSR_EFER_FFXSR (1 << 14)
 385
 386 #define MSR_STAR                        0xc0000081
 387 #define MSR_LSTAR                       0xc0000082
 388 #define MSR_CSTAR                       0xc0000083
 389 #define MSR_FMASK                       0xc0000084
 390 #define MSR_FSBASE                      0xc0000100
 391 #define MSR_GSBASE                      0xc0000101
 392 #define MSR_KERNELGSBASE                0xc0000102
 393 #define MSR_TSC_AUX                     0xc0000103
 394
 395 #define MSR_VM_HSAVE_PA                 0xc0010117
 396
 397 #define MSR_IA32_BNDCFGS                0x00000d90
 398 #define MSR_IA32_XSS                    0x00000da0
 399
 400 #define XSTATE_FP                       (1ULL << 0)
 401 #define XSTATE_SSE                      (1ULL << 1)
 402 #define XSTATE_YMM                      (1ULL << 2)
 403 #define XSTATE_BNDREGS                  (1ULL << 3)
 404 #define XSTATE_BNDCSR                   (1ULL << 4)
 405 #define XSTATE_OPMASK                   (1ULL << 5)
 406 #define XSTATE_ZMM_Hi256                (1ULL << 6)
 407 #define XSTATE_Hi16_ZMM                 (1ULL << 7)
 408
 409
 410 /* CPUID feature words */
 411 typedef enum FeatureWord {
 412     FEAT_1_EDX,         /* CPUID[1].EDX */
 413     FEAT_1_ECX,         /* CPUID[1].ECX */
 414     FEAT_7_0_EBX,       /* CPUID[EAX=7,ECX=0].EBX */
 415     FEAT_8000_0001_EDX, /* CPUID[8000_0001].EDX */
 416     FEAT_8000_0001_ECX, /* CPUID[8000_0001].ECX */
 417     FEAT_8000_0007_EDX, /* CPUID[8000_0007].EDX */
 418     FEAT_C000_0001_EDX, /* CPUID[C000_0001].EDX */
 419     FEAT_KVM,           /* CPUID[4000_0001].EAX (KVM_CPUID_FEATURES) */
 420     FEAT_SVM,           /* CPUID[8000_000A].EDX */
 421     FEAT_XSAVE,         /* CPUID[EAX=0xd,ECX=1].EAX */
 422     FEAT_6_EAX,         /* CPUID[6].EAX */
 423     FEATURE_WORDS,
 424 } FeatureWord;
 425
 426 typedef uint32_t FeatureWordArray[FEATURE_WORDS];
 427
 428 /* cpuid_features bits */
 429 #define CPUID_FP87 (1U << 0)
 430 #define CPUID_VME  (1U << 1)
 431 #define CPUID_DE   (1U << 2)
 432 #define CPUID_PSE  (1U << 3)
 433 #define CPUID_TSC  (1U << 4)
 434 #define CPUID_MSR  (1U << 5)
 435 #define CPUID_PAE  (1U << 6)
 436 #define CPUID_MCE  (1U << 7)
 437 #define CPUID_CX8  (1U << 8)
 438 #define CPUID_APIC (1U << 9)
 439 #define CPUID_SEP  (1U << 11) /* sysenter/sysexit */
 440 #define CPUID_MTRR (1U << 12)
 441 #define CPUID_PGE  (1U << 13)
 442 #define CPUID_MCA  (1U << 14)
 443 #define CPUID_CMOV (1U << 15)
 444 #define CPUID_PAT  (1U << 16)
 445 #define CPUID_PSE36   (1U << 17)
 446 #define CPUID_PN   (1U << 18)
 447 #define CPUID_CLFLUSH (1U << 19)
 448 #define CPUID_DTS (1U << 21)
 449 #define CPUID_ACPI (1U << 22)
 450 #define CPUID_MMX  (1U << 23)
 451 #define CPUID_FXSR (1U << 24)
 452 #define CPUID_SSE  (1U << 25)
 453 #define CPUID_SSE2 (1U << 26)
 454 #define CPUID_SS (1U << 27)
 455 #define CPUID_HT (1U << 28)
 456 #define CPUID_TM (1U << 29)
 457 #define CPUID_IA64 (1U << 30)
 458 #define CPUID_PBE (1U << 31)
 459
 460 #define CPUID_EXT_SSE3     (1U << 0)
 461 #define CPUID_EXT_PCLMULQDQ (1U << 1)
 462 #define CPUID_EXT_DTES64   (1U << 2)
 463 #define CPUID_EXT_MONITOR  (1U << 3)
 464 #define CPUID_EXT_DSCPL    (1U << 4)
 465 #define CPUID_EXT_VMX      (1U << 5)
 466 #define CPUID_EXT_SMX      (1U << 6)
 467 #define CPUID_EXT_EST      (1U << 7)
 468 #define CPUID_EXT_TM2      (1U << 8)
 469 #define CPUID_EXT_SSSE3    (1U << 9)
 470 #define CPUID_EXT_CID      (1U << 10)
 471 #define CPUID_EXT_FMA      (1U << 12)
 472 #define CPUID_EXT_CX16     (1U << 13)
 473 #define CPUID_EXT_XTPR     (1U << 14)
 474 #define CPUID_EXT_PDCM     (1U << 15)
 475 #define CPUID_EXT_PCID     (1U << 17)
 476 #define CPUID_EXT_DCA      (1U << 18)
 477 #define CPUID_EXT_SSE41    (1U << 19)
 478 #define CPUID_EXT_SSE42    (1U << 20)
 479 #define CPUID_EXT_X2APIC   (1U << 21)
 480 #define CPUID_EXT_MOVBE    (1U << 22)
 481 #define CPUID_EXT_POPCNT   (1U << 23)
 482 #define CPUID_EXT_TSC_DEADLINE_TIMER (1U << 24)
 483 #define CPUID_EXT_AES      (1U << 25)
 484 #define CPUID_EXT_XSAVE    (1U << 26)
 485 #define CPUID_EXT_OSXSAVE  (1U << 27)
 486 #define CPUID_EXT_AVX      (1U << 28)
 487 #define CPUID_EXT_F16C     (1U << 29)
 488 #define CPUID_EXT_RDRAND   (1U << 30)
 489 #define CPUID_EXT_HYPERVISOR  (1U << 31)
 490
 491 #define CPUID_EXT2_FPU     (1U << 0)
 492 #define CPUID_EXT2_VME     (1U << 1)
 493 #define CPUID_EXT2_DE      (1U << 2)
 494 #define CPUID_EXT2_PSE     (1U << 3)
 495 #define CPUID_EXT2_TSC     (1U << 4)
 496 #define CPUID_EXT2_MSR     (1U << 5)
 497 #define CPUID_EXT2_PAE     (1U << 6)
 498 #define CPUID_EXT2_MCE     (1U << 7)
 499 #define CPUID_EXT2_CX8     (1U << 8)
 500 #define CPUID_EXT2_APIC    (1U << 9)
 501 #define CPUID_EXT2_SYSCALL (1U << 11)
 502 #define CPUID_EXT2_MTRR    (1U << 12)
 503 #define CPUID_EXT2_PGE     (1U << 13)
 504 #define CPUID_EXT2_MCA     (1U << 14)
 505 #define CPUID_EXT2_CMOV    (1U << 15)
 506 #define CPUID_EXT2_PAT     (1U << 16)
 507 #define CPUID_EXT2_PSE36   (1U << 17)
 508 #define CPUID_EXT2_MP      (1U << 19)
 509 #define CPUID_EXT2_NX      (1U << 20)
 510 #define CPUID_EXT2_MMXEXT  (1U << 22)
 511 #define CPUID_EXT2_MMX     (1U << 23)
 512 #define CPUID_EXT2_FXSR    (1U << 24)
 513 #define CPUID_EXT2_FFXSR   (1U << 25)
 514 #define CPUID_EXT2_PDPE1GB (1U << 26)
 515 #define CPUID_EXT2_RDTSCP  (1U << 27)
 516 #define CPUID_EXT2_LM      (1U << 29)
 517 #define CPUID_EXT2_3DNOWEXT (1U << 30)
 518 #define CPUID_EXT2_3DNOW   (1U << 31)
 519
 520 /* CPUID[8000_0001].EDX bits that are aliase of CPUID[1].EDX bits on AMD CPUs */
 521 #define CPUID_EXT2_AMD_ALIASES (CPUID_EXT2_FPU | CPUID_EXT2_VME | \
 522                                 CPUID_EXT2_DE | CPUID_EXT2_PSE | \
 523                                 CPUID_EXT2_TSC | CPUID_EXT2_MSR | \
 524                                 CPUID_EXT2_PAE | CPUID_EXT2_MCE | \
 525                                 CPUID_EXT2_CX8 | CPUID_EXT2_APIC | \
 526                                 CPUID_EXT2_MTRR | CPUID_EXT2_PGE | \
 527                                 CPUID_EXT2_MCA | CPUID_EXT2_CMOV | \
 528                                 CPUID_EXT2_PAT | CPUID_EXT2_PSE36 | \
 529                                 CPUID_EXT2_MMX | CPUID_EXT2_FXSR)
 530
 531 #define CPUID_EXT3_LAHF_LM (1U << 0)
 532 #define CPUID_EXT3_CMP_LEG (1U << 1)
 533 #define CPUID_EXT3_SVM     (1U << 2)
 534 #define CPUID_EXT3_EXTAPIC (1U << 3)
 535 #define CPUID_EXT3_CR8LEG  (1U << 4)
 536 #define CPUID_EXT3_ABM     (1U << 5)
 537 #define CPUID_EXT3_SSE4A   (1U << 6)
 538 #define CPUID_EXT3_MISALIGNSSE (1U << 7)
 539 #define CPUID_EXT3_3DNOWPREFETCH (1U << 8)
 540 #define CPUID_EXT3_OSVW    (1U << 9)
 541 #define CPUID_EXT3_IBS     (1U << 10)
 542 #define CPUID_EXT3_XOP     (1U << 11)
 543 #define CPUID_EXT3_SKINIT  (1U << 12)
 544 #define CPUID_EXT3_WDT     (1U << 13)
 545 #define CPUID_EXT3_LWP     (1U << 15)
 546 #define CPUID_EXT3_FMA4    (1U << 16)
 547 #define CPUID_EXT3_TCE     (1U << 17)
 548 #define CPUID_EXT3_NODEID  (1U << 19)
 549 #define CPUID_EXT3_TBM     (1U << 21)
 550 #define CPUID_EXT3_TOPOEXT (1U << 22)
 551 #define CPUID_EXT3_PERFCORE (1U << 23)
 552 #define CPUID_EXT3_PERFNB  (1U << 24)
 553
 554 #define CPUID_SVM_NPT          (1U << 0)
 555 #define CPUID_SVM_LBRV         (1U << 1)
 556 #define CPUID_SVM_SVMLOCK      (1U << 2)
 557 #define CPUID_SVM_NRIPSAVE     (1U << 3)
 558 #define CPUID_SVM_TSCSCALE     (1U << 4)
 559 #define CPUID_SVM_VMCBCLEAN    (1U << 5)
 560 #define CPUID_SVM_FLUSHASID    (1U << 6)
 561 #define CPUID_SVM_DECODEASSIST (1U << 7)
 562 #define CPUID_SVM_PAUSEFILTER  (1U << 10)
 563 #define CPUID_SVM_PFTHRESHOLD  (1U << 12)
 564
 565 #define CPUID_7_0_EBX_FSGSBASE (1U << 0)
 566 #define CPUID_7_0_EBX_BMI1     (1U << 3)
 567 #define CPUID_7_0_EBX_HLE      (1U << 4)
 568 #define CPUID_7_0_EBX_AVX2     (1U << 5)
 569 #define CPUID_7_0_EBX_SMEP     (1U << 7)
 570 #define CPUID_7_0_EBX_BMI2     (1U << 8)
 571 #define CPUID_7_0_EBX_ERMS     (1U << 9)
 572 #define CPUID_7_0_EBX_INVPCID  (1U << 10)
 573 #define CPUID_7_0_EBX_RTM      (1U << 11)
 574 #define CPUID_7_0_EBX_MPX      (1U << 14)
 575 #define CPUID_7_0_EBX_AVX512F  (1U << 16) /* AVX-512 Foundation */
 576 #define CPUID_7_0_EBX_RDSEED   (1U << 18)
 577 #define CPUID_7_0_EBX_ADX      (1U << 19)
 578 #define CPUID_7_0_EBX_SMAP     (1U << 20)
 579 #define CPUID_7_0_EBX_PCOMMIT  (1U << 22) /* Persistent Commit */
 580 #define CPUID_7_0_EBX_CLFLUSHOPT (1U << 23) /* Flush a Cache Line Optimized */
 581 #define CPUID_7_0_EBX_CLWB     (1U << 24) /* Cache Line Write Back */
 582 #define CPUID_7_0_EBX_AVX512PF (1U << 26) /* AVX-512 Prefetch */
 583 #define CPUID_7_0_EBX_AVX512ER (1U << 27) /* AVX-512 Exponential and Reciprocal */
 584 #define CPUID_7_0_EBX_AVX512CD (1U << 28) /* AVX-512 Conflict Detection */
 585
 586 #define CPUID_XSAVE_XSAVEOPT   (1U << 0)
 587 #define CPUID_XSAVE_XSAVEC     (1U << 1)
 588 #define CPUID_XSAVE_XGETBV1    (1U << 2)
 589 #define CPUID_XSAVE_XSAVES     (1U << 3)
 590
 591 #define CPUID_6_EAX_ARAT       (1U << 2)
 592
 593 /* CPUID[0x80000007].EDX flags: */
 594 #define CPUID_APM_INVTSC       (1U << 8)
 595
 596 #define CPUID_VENDOR_SZ      12
 597
 598 #define CPUID_VENDOR_INTEL_1 0x756e6547 /* "Genu" */
 599 #define CPUID_VENDOR_INTEL_2 0x49656e69 /* "ineI" */
 600 #define CPUID_VENDOR_INTEL_3 0x6c65746e /* "ntel" */
 601 #define CPUID_VENDOR_INTEL "GenuineIntel"
 602
 603 #define CPUID_VENDOR_AMD_1   0x68747541 /* "Auth" */
 604 #define CPUID_VENDOR_AMD_2   0x69746e65 /* "enti" */
 605 #define CPUID_VENDOR_AMD_3   0x444d4163 /* "cAMD" */
 606 #define CPUID_VENDOR_AMD   "AuthenticAMD"
 607
 608 #define CPUID_VENDOR_VIA   "CentaurHauls"
 609
 610 #define CPUID_MWAIT_IBE     (1U << 1) /* Interrupts can exit capability */
 611 #define CPUID_MWAIT_EMX     (1U << 0) /* enumeration supported */
 612
 613 #ifndef HYPERV_SPINLOCK_NEVER_RETRY
 614 #define HYPERV_SPINLOCK_NEVER_RETRY             0xFFFFFFFF
 615 #endif
 616
 617 #define EXCP00_DIVZ     0
 618 #define EXCP01_DB       1
 619 #define EXCP02_NMI      2
 620 #define EXCP03_INT3     3
 621 #define EXCP04_INTO     4
 622 #define EXCP05_BOUND    5
 623 #define EXCP06_ILLOP    6
 624 #define EXCP07_PREX     7
 625 #define EXCP08_DBLE     8
 626 #define EXCP09_XERR     9
 627 #define EXCP0A_TSS      10
 628 #define EXCP0B_NOSEG    11
 629 #define EXCP0C_STACK    12
 630 #define EXCP0D_GPF      13
 631 #define EXCP0E_PAGE     14
 632 #define EXCP10_COPR     16
 633 #define EXCP11_ALGN     17
 634 #define EXCP12_MCHK     18
 635
 636 #define EXCP_SYSCALL    0x100 /* only happens in user only emulation
 637                                  for syscall instruction */
 638
 639 /* i386-specific interrupt pending bits.  */
 640 #define CPU_INTERRUPT_POLL      CPU_INTERRUPT_TGT_EXT_1
 641 #define CPU_INTERRUPT_SMI       CPU_INTERRUPT_TGT_EXT_2
 642 #define CPU_INTERRUPT_NMI       CPU_INTERRUPT_TGT_EXT_3
 643 #define CPU_INTERRUPT_MCE       CPU_INTERRUPT_TGT_EXT_4
 644 #define CPU_INTERRUPT_VIRQ      CPU_INTERRUPT_TGT_INT_0
 645 #define CPU_INTERRUPT_SIPI      CPU_INTERRUPT_TGT_INT_1
 646 #define CPU_INTERRUPT_TPR       CPU_INTERRUPT_TGT_INT_2
 647
 648 /* Use a clearer name for this.  */
 649 #define CPU_INTERRUPT_INIT      CPU_INTERRUPT_RESET
 650
 651 typedef enum {
 652     CC_OP_DYNAMIC, /* must use dynamic code to get cc_op */
 653     CC_OP_EFLAGS,  /* all cc are explicitly computed, CC_SRC = flags */
 654
 655     CC_OP_MULB, /* modify all flags, C, O = (CC_SRC != 0) */
 656     CC_OP_MULW,
 657     CC_OP_MULL,
 658     CC_OP_MULQ,
 659
 660     CC_OP_ADDB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 661     CC_OP_ADDW,
 662     CC_OP_ADDL,
 663     CC_OP_ADDQ,
 664
 665     CC_OP_ADCB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 666     CC_OP_ADCW,
 667     CC_OP_ADCL,
 668     CC_OP_ADCQ,
 669
 670     CC_OP_SUBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 671     CC_OP_SUBW,
 672     CC_OP_SUBL,
 673     CC_OP_SUBQ,
 674
 675     CC_OP_SBBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 676     CC_OP_SBBW,
 677     CC_OP_SBBL,
 678     CC_OP_SBBQ,
 679
 680     CC_OP_LOGICB, /* modify all flags, CC_DST = res */
 681     CC_OP_LOGICW,
 682     CC_OP_LOGICL,
 683     CC_OP_LOGICQ,
 684
 685     CC_OP_INCB, /* modify all flags except, CC_DST = res, CC_SRC = C */
 686     CC_OP_INCW,
 687     CC_OP_INCL,
 688     CC_OP_INCQ,
 689
 690     CC_OP_DECB, /* modify all flags except, CC_DST = res, CC_SRC = C  */
 691     CC_OP_DECW,
 692     CC_OP_DECL,
 693     CC_OP_DECQ,
 694
 695     CC_OP_SHLB, /* modify all flags, CC_DST = res, CC_SRC.msb = C */
 696     CC_OP_SHLW,
 697     CC_OP_SHLL,
 698     CC_OP_SHLQ,
 699
 700     CC_OP_SARB, /* modify all flags, CC_DST = res, CC_SRC.lsb = C */
 701     CC_OP_SARW,
 702     CC_OP_SARL,
 703     CC_OP_SARQ,
 704
 705     CC_OP_BMILGB, /* Z,S via CC_DST, C = SRC==0; O=0; P,A undefined */
 706     CC_OP_BMILGW,
 707     CC_OP_BMILGL,
 708     CC_OP_BMILGQ,
 709
 710     CC_OP_ADCX, /* CC_DST = C, CC_SRC = rest.  */
 711     CC_OP_ADOX, /* CC_DST = O, CC_SRC = rest.  */
 712     CC_OP_ADCOX, /* CC_DST = C, CC_SRC2 = O, CC_SRC = rest.  */
 713
 714     CC_OP_CLR, /* Z set, all other flags clear.  */
 715
 716     CC_OP_NB,
 717 } CCOp;
 718
 719 typedef struct SegmentCache {
 720     uint32_t selector;
 721     target_ulong base;
 722     uint32_t limit;
 723     uint32_t flags;
 724 } SegmentCache;
 725
 726 typedef union {
 727     uint8_t _b[64];
 728     uint16_t _w[32];
 729     uint32_t _l[16];
 730     uint64_t _q[8];
 731     float32 _s[16];
 732     float64 _d[8];
 733 } XMMReg; /* really zmm */
 734
 735 typedef union {
 736     uint8_t _b[8];
 737     uint16_t _w[4];
 738     uint32_t _l[2];
 739     float32 _s[2];
 740     uint64_t q;
 741 } MMXReg;
 742
 743 typedef struct BNDReg {
 744     uint64_t lb;
 745     uint64_t ub;
 746 } BNDReg;
 747
 748 typedef struct BNDCSReg {
 749     uint64_t cfgu;
 750     uint64_t sts;
 751 } BNDCSReg;
 752
 753 #ifdef HOST_WORDS_BIGENDIAN
 754 #define XMM_B(n) _b[63 - (n)]
 755 #define XMM_W(n) _w[31 - (n)]
 756 #define XMM_L(n) _l[15 - (n)]
 757 #define XMM_S(n) _s[15 - (n)]
 758 #define XMM_Q(n) _q[7 - (n)]
 759 #define XMM_D(n) _d[7 - (n)]
 760
 761 #define MMX_B(n) _b[7 - (n)]
 762 #define MMX_W(n) _w[3 - (n)]
 763 #define MMX_L(n) _l[1 - (n)]
 764 #define MMX_S(n) _s[1 - (n)]
 765 #else
 766 #define XMM_B(n) _b[n]
 767 #define XMM_W(n) _w[n]
 768 #define XMM_L(n) _l[n]
 769 #define XMM_S(n) _s[n]
 770 #define XMM_Q(n) _q[n]
 771 #define XMM_D(n) _d[n]
 772
 773 #define MMX_B(n) _b[n]
 774 #define MMX_W(n) _w[n]
 775 #define MMX_L(n) _l[n]
 776 #define MMX_S(n) _s[n]
 777 #endif
 778 #define MMX_Q(n) q
 779
 780 typedef union {
 781     floatx80 d __attribute__((aligned(16)));
 782     MMXReg mmx;
 783 } FPReg;
 784
 785 typedef struct {
 786     uint64_t base;
 787     uint64_t mask;
 788 } MTRRVar;
 789
 790 #define CPU_NB_REGS64 16
 791 #define CPU_NB_REGS32 8
 792
 793 #ifdef TARGET_X86_64
 794 #define CPU_NB_REGS CPU_NB_REGS64
 795 #else
 796 #define CPU_NB_REGS CPU_NB_REGS32
 797 #endif
 798
 799 #define MAX_FIXED_COUNTERS 3
 800 #define MAX_GP_COUNTERS    (MSR_IA32_PERF_STATUS - MSR_P6_EVNTSEL0)
 801
 802 #define NB_MMU_MODES 3
 803 #define TARGET_INSN_START_EXTRA_WORDS 1
 804
 805 #define NB_OPMASK_REGS 8
 806
 807 typedef enum TPRAccess {
 808     TPR_ACCESS_READ,
 809     TPR_ACCESS_WRITE,
 810 } TPRAccess;
 811
 812 typedef struct CPUX86State {
 813     /* standard registers */
 814     target_ulong regs[CPU_NB_REGS];
 815     target_ulong eip;
 816     target_ulong eflags; /* eflags register. During CPU emulation, CC
 817                         flags and DF are set to zero because they are
 818                         stored elsewhere */
 819
 820     /* emulator internal eflags handling */
 821     target_ulong cc_dst;
 822     target_ulong cc_src;
 823     target_ulong cc_src2;
 824     uint32_t cc_op;
 825     int32_t df; /* D flag : 1 if D = 0, -1 if D = 1 */
 826     uint32_t hflags; /* TB flags, see HF_xxx constants. These flags
 827                         are known at translation time. */
 828     uint32_t hflags2; /* various other flags, see HF2_xxx constants. */
 829
 830     /* segments */
 831     SegmentCache segs[6]; /* selector values */
 832     SegmentCache ldt;
 833     SegmentCache tr;
 834     SegmentCache gdt; /* only base and limit are used */
 835     SegmentCache idt; /* only base and limit are used */
 836
 837     target_ulong cr[5]; /* NOTE: cr1 is unused */
 838     int32_t a20_mask;
 839
 840     BNDReg bnd_regs[4];
 841     BNDCSReg bndcs_regs;
 842     uint64_t msr_bndcfgs;
 843     uint64_t efer;
 844
 845     /* Beginning of state preserved by INIT (dummy marker).  */
 846     struct {} start_init_save;
 847
 848     /* FPU state */
 849     unsigned int fpstt; /* top of stack index */
 850     uint16_t fpus;
 851     uint16_t fpuc;
 852     uint8_t fptags[8];   /* 0 = valid, 1 = empty */
 853     FPReg fpregs[8];
 854     /* KVM-only so far */
 855     uint16_t fpop;
 856     uint64_t fpip;
 857     uint64_t fpdp;
 858
 859     /* emulator internal variables */
 860     float_status fp_status;
 861     floatx80 ft0;
 862
 863     float_status mmx_status; /* for 3DNow! float ops */
 864     float_status sse_status;
 865     uint32_t mxcsr;
 866     XMMReg xmm_regs[CPU_NB_REGS == 8 ? 8 : 32];
 867     XMMReg xmm_t0;
 868     MMXReg mmx_t0;
 869
 870     uint64_t opmask_regs[NB_OPMASK_REGS];
 871
 872     /* sysenter registers */
 873     uint32_t sysenter_cs;
 874     target_ulong sysenter_esp;
 875     target_ulong sysenter_eip;
 876     uint64_t star;
 877
 878     uint64_t vm_hsave;
 879
 880 #ifdef TARGET_X86_64
 881     target_ulong lstar;
 882     target_ulong cstar;
 883     target_ulong fmask;
 884     target_ulong kernelgsbase;
 885 #endif
 886
 887     uint64_t tsc;
 888     uint64_t tsc_adjust;
 889     uint64_t tsc_deadline;
 890
 891     uint64_t mcg_status;
 892     uint64_t msr_ia32_misc_enable;
 893     uint64_t msr_ia32_feature_control;
 894
 895     uint64_t msr_fixed_ctr_ctrl;
 896     uint64_t msr_global_ctrl;
 897     uint64_t msr_global_status;
 898     uint64_t msr_global_ovf_ctrl;
 899     uint64_t msr_fixed_counters[MAX_FIXED_COUNTERS];
 900     uint64_t msr_gp_counters[MAX_GP_COUNTERS];
 901     uint64_t msr_gp_evtsel[MAX_GP_COUNTERS];
 902
 903     uint64_t pat;
 904     uint32_t smbase;
 905
 906     /* End of state preserved by INIT (dummy marker).  */
 907     struct {} end_init_save;
 908
 909     uint64_t system_time_msr;
 910     uint64_t wall_clock_msr;
 911     uint64_t steal_time_msr;
 912     uint64_t async_pf_en_msr;
 913     uint64_t pv_eoi_en_msr;
 914
 915     uint64_t msr_hv_hypercall;
 916     uint64_t msr_hv_guest_os_id;
 917     uint64_t msr_hv_vapic;
 918     uint64_t msr_hv_tsc;
 919     uint64_t msr_hv_crash_params[HV_X64_MSR_CRASH_PARAMS];
 920     uint64_t msr_hv_runtime;
 921
 922     /* exception/interrupt handling */
 923     int error_code;
 924     int exception_is_int;
 925     target_ulong exception_next_eip;
 926     target_ulong dr[8]; /* debug registers; note dr4 and dr5 are unused */
 927     union {
 928         struct CPUBreakpoint *cpu_breakpoint[4];
 929         struct CPUWatchpoint *cpu_watchpoint[4];
 930     }; /* break/watchpoints for dr[0..3] */
 931     int old_exception;  /* exception in flight */
 932
 933     uint64_t vm_vmcb;
 934     uint64_t tsc_offset;
 935     uint64_t intercept;
 936     uint16_t intercept_cr_read;
 937     uint16_t intercept_cr_write;
 938     uint16_t intercept_dr_read;
 939     uint16_t intercept_dr_write;
 940     uint32_t intercept_exceptions;
 941     uint8_t v_tpr;
 942
 943     /* KVM states, automatically cleared on reset */
 944     uint8_t nmi_injected;
 945     uint8_t nmi_pending;
 946
 947     CPU_COMMON
 948
 949     /* Fields from here on are preserved across CPU reset. */
 950
 951     /* processor features (e.g. for CPUID insn) */
 952     uint32_t cpuid_level;
 953     uint32_t cpuid_xlevel;
 954     uint32_t cpuid_xlevel2;
 955     uint32_t cpuid_vendor1;
 956     uint32_t cpuid_vendor2;
 957     uint32_t cpuid_vendor3;
 958     uint32_t cpuid_version;
 959     FeatureWordArray features;
 960     uint32_t cpuid_model[12];
 961
 962     /* MTRRs */
 963     uint64_t mtrr_fixed[11];
 964     uint64_t mtrr_deftype;
 965     MTRRVar mtrr_var[MSR_MTRRcap_VCNT];
 966
 967     /* For KVM */
 968     uint32_t mp_state;
 969     int32_t exception_injected;
 970     int32_t interrupt_injected;
 971     uint8_t soft_interrupt;
 972     uint8_t has_error_code;
 973     uint32_t sipi_vector;
 974     bool tsc_valid;
 975     int64_t tsc_khz;
 976     void *kvm_xsave_buf;
 977
 978     uint64_t mcg_cap;
 979     uint64_t mcg_ctl;
 980     uint64_t mce_banks[MCE_BANKS_DEF*4];
 981
 982     uint64_t tsc_aux;
 983
 984     /* vmstate */
 985     uint16_t fpus_vmstate;
 986     uint16_t fptag_vmstate;
 987     uint16_t fpregs_format_vmstate;
 988     uint64_t xstate_bv;
 989
 990     uint64_t xcr0;
 991     uint64_t xss;
 992
 993     TPRAccess tpr_access_type;
 994 } CPUX86State;
 995
 996 #include "cpu-qom.h"
 997
 998 X86CPU *cpu_x86_init(const char *cpu_model);
 999 X86CPU *cpu_x86_create(const char *cpu_model, Error **errp);
1000 int cpu_x86_exec(CPUState *cpu);
1001 void x86_cpu_list(FILE *f, fprintf_function cpu_fprintf);
1002 void x86_cpudef_setup(void);
1003 int cpu_x86_support_mca_broadcast(CPUX86State *env);
1004
1005 int cpu_get_pic_interrupt(CPUX86State *s);
1006 /* MSDOS compatibility mode FPU exception support */
1007 void cpu_set_ferr(CPUX86State *s);
1008
1009 /* this function must always be used to load data in the segment
1010    cache: it synchronizes the hflags with the segment cache values */
1011 static inline void cpu_x86_load_seg_cache(CPUX86State *env,
1012                                           int seg_reg, unsigned int selector,
1013                                           target_ulong base,
1014                                           unsigned int limit,
1015                                           unsigned int flags)
1016 {
1017     SegmentCache *sc;
1018     unsigned int new_hflags;
1019
1020     sc = &env->segs[seg_reg];
1021     sc->selector = selector;
1022     sc->base = base;
1023     sc->limit = limit;
1024     sc->flags = flags;
1025
1026     /* update the hidden flags */
1027     {
1028         if (seg_reg == R_CS) {
1029 #ifdef TARGET_X86_64
1030             if ((env->hflags & HF_LMA_MASK) && (flags & DESC_L_MASK)) {
1031                 /* long mode */
1032                 env->hflags |= HF_CS32_MASK | HF_SS32_MASK | HF_CS64_MASK;
1033                 env->hflags &= ~(HF_ADDSEG_MASK);
1034             } else
1035 #endif
1036             {
1037                 /* legacy / compatibility case */
1038                 new_hflags = (env->segs[R_CS].flags & DESC_B_MASK)
1039                     >> (DESC_B_SHIFT - HF_CS32_SHIFT);
1040                 env->hflags = (env->hflags & ~(HF_CS32_MASK | HF_CS64_MASK)) |
1041                     new_hflags;
1042             }
1043         }
1044         if (seg_reg == R_SS) {
1045             int cpl = (flags >> DESC_DPL_SHIFT) & 3;
1046 #if HF_CPL_MASK != 3
1047 #error HF_CPL_MASK is hardcoded
1048 #endif
1049             env->hflags = (env->hflags & ~HF_CPL_MASK) | cpl;
1050         }
1051         new_hflags = (env->segs[R_SS].flags & DESC_B_MASK)
1052             >> (DESC_B_SHIFT - HF_SS32_SHIFT);
1053         if (env->hflags & HF_CS64_MASK) {
1054             /* zero base assumed for DS, ES and SS in long mode */
1055         } else if (!(env->cr[0] & CR0_PE_MASK) ||
1056                    (env->eflags & VM_MASK) ||
1057                    !(env->hflags & HF_CS32_MASK)) {
1058             /* XXX: try to avoid this test. The problem comes from the
1059                fact that is real mode or vm86 mode we only modify the
1060                'base' and 'selector' fields of the segment cache to go
1061                faster. A solution may be to force addseg to one in
1062                translate-i386.c. */
1063             new_hflags |= HF_ADDSEG_MASK;
1064         } else {
1065             new_hflags |= ((env->segs[R_DS].base |
1066                             env->segs[R_ES].base |
1067                             env->segs[R_SS].base) != 0) <<
1068                 HF_ADDSEG_SHIFT;
1069         }
1070         env->hflags = (env->hflags &
1071                        ~(HF_SS32_MASK | HF_ADDSEG_MASK)) | new_hflags;
1072     }
1073 }
1074
1075 static inline void cpu_x86_load_seg_cache_sipi(X86CPU *cpu,
1076                                                uint8_t sipi_vector)
1077 {
1078     CPUState *cs = CPU(cpu);
1079     CPUX86State *env = &cpu->env;
1080
1081     env->eip = 0;
1082     cpu_x86_load_seg_cache(env, R_CS, sipi_vector << 8,
1083                            sipi_vector << 12,
1084                            env->segs[R_CS].limit,
1085                            env->segs[R_CS].flags);
1086     cs->halted = 0;
1087 }
1088
1089 int cpu_x86_get_descr_debug(CPUX86State *env, unsigned int selector,
1090                             target_ulong *base, unsigned int *limit,
1091                             unsigned int *flags);
1092
1093 /* op_helper.c */
1094 /* used for debug or cpu save/restore */
1095 void cpu_get_fp80(uint64_t *pmant, uint16_t *pexp, floatx80 f);
1096 floatx80 cpu_set_fp80(uint64_t mant, uint16_t upper);
1097
1098 /* cpu-exec.c */
1099 /* the following helpers are only usable in user mode simulation as
1100    they can trigger unexpected exceptions */
1101 void cpu_x86_load_seg(CPUX86State *s, int seg_reg, int selector);
1102 void cpu_x86_fsave(CPUX86State *s, target_ulong ptr, int data32);
1103 void cpu_x86_frstor(CPUX86State *s, target_ulong ptr, int data32);
1104
1105 /* you can call this signal handler from your SIGBUS and SIGSEGV
1106    signal handlers to inform the virtual CPU of exceptions. non zero
1107    is returned if the signal was handled by the virtual CPU.  */
1108 int cpu_x86_signal_handler(int host_signum, void *pinfo,
1109                            void *puc);
1110
1111 /* cpuid.c */
1112 void cpu_x86_cpuid(CPUX86State *env, uint32_t index, uint32_t count,
1113                    uint32_t *eax, uint32_t *ebx,
1114                    uint32_t *ecx, uint32_t *edx);
1115 void cpu_clear_apic_feature(CPUX86State *env);
1116 void host_cpuid(uint32_t function, uint32_t count,
1117                 uint32_t *eax, uint32_t *ebx, uint32_t *ecx, uint32_t *edx);
1118
1119 /* helper.c */
1120 int x86_cpu_handle_mmu_fault(CPUState *cpu, vaddr addr,
1121                              int is_write, int mmu_idx);
1122 void x86_cpu_set_a20(X86CPU *cpu, int a20_state);
1123
1124 #ifndef CONFIG_USER_ONLY
1125 uint8_t x86_ldub_phys(CPUState *cs, hwaddr addr);
1126 uint32_t x86_lduw_phys(CPUState *cs, hwaddr addr);
1127 uint32_t x86_ldl_phys(CPUState *cs, hwaddr addr);
1128 uint64_t x86_ldq_phys(CPUState *cs, hwaddr addr);
1129 void x86_stb_phys(CPUState *cs, hwaddr addr, uint8_t val);
1130 void x86_stl_phys_notdirty(CPUState *cs, hwaddr addr, uint32_t val);
1131 void x86_stw_phys(CPUState *cs, hwaddr addr, uint32_t val);
1132 void x86_stl_phys(CPUState *cs, hwaddr addr, uint32_t val);
1133 void x86_stq_phys(CPUState *cs, hwaddr addr, uint64_t val);
1134 #endif
1135
1136 void breakpoint_handler(CPUState *cs);
1137
1138 /* will be suppressed */
1139 void cpu_x86_update_cr0(CPUX86State *env, uint32_t new_cr0);
1140 void cpu_x86_update_cr3(CPUX86State *env, target_ulong new_cr3);
1141 void cpu_x86_update_cr4(CPUX86State *env, uint32_t new_cr4);
1142 void cpu_x86_update_dr7(CPUX86State *env, uint32_t new_dr7);
1143
1144 /* hw/pc.c */
1145 uint64_t cpu_get_tsc(CPUX86State *env);
1146
1147 #define TARGET_PAGE_BITS 12
1148
1149 #ifdef TARGET_X86_64
1150 #define TARGET_PHYS_ADDR_SPACE_BITS 52
1151 /* ??? This is really 48 bits, sign-extended, but the only thing
1152    accessible to userland with bit 48 set is the VSYSCALL, and that
1153    is handled via other mechanisms.  */
1154 #define TARGET_VIRT_ADDR_SPACE_BITS 47
1155 #else
1156 #define TARGET_PHYS_ADDR_SPACE_BITS 36
1157 #define TARGET_VIRT_ADDR_SPACE_BITS 32
1158 #endif
1159
1160 /* XXX: This value should match the one returned by CPUID
1161  * and in exec.c */
1162 # if defined(TARGET_X86_64)
1163 # define PHYS_ADDR_MASK 0xffffffffffLL
1164 # else
1165 # define PHYS_ADDR_MASK 0xfffffffffLL
1166 # endif
1167
1168 #define cpu_init(cpu_model) CPU(cpu_x86_init(cpu_model))
1169
1170 #define cpu_exec cpu_x86_exec
1171 #define cpu_signal_handler cpu_x86_signal_handler
1172 #define cpu_list x86_cpu_list
1173 #define cpudef_setup x86_cpudef_setup
1174
1175 /* MMU modes definitions */
1176 #define MMU_MODE0_SUFFIX _ksmap
1177 #define MMU_MODE1_SUFFIX _user
1178 #define MMU_MODE2_SUFFIX _knosmap /* SMAP disabled or CPL<3 && AC=1 */
1179 #define MMU_KSMAP_IDX   0
1180 #define MMU_USER_IDX    1
1181 #define MMU_KNOSMAP_IDX 2
1182 static inline int cpu_mmu_index(CPUX86State *env, bool ifetch)
1183 {
1184     return (env->hflags & HF_CPL_MASK) == 3 ? MMU_USER_IDX :
1185         (!(env->hflags & HF_SMAP_MASK) || (env->eflags & AC_MASK))
1186         ? MMU_KNOSMAP_IDX : MMU_KSMAP_IDX;
1187 }
1188
1189 static inline int cpu_mmu_index_kernel(CPUX86State *env)
1190 {
1191     return !(env->hflags & HF_SMAP_MASK) ? MMU_KNOSMAP_IDX :
1192         ((env->hflags & HF_CPL_MASK) < 3 && (env->eflags & AC_MASK))
1193         ? MMU_KNOSMAP_IDX : MMU_KSMAP_IDX;
1194 }
1195
1196 #define CC_DST  (env->cc_dst)
1197 #define CC_SRC  (env->cc_src)
1198 #define CC_SRC2 (env->cc_src2)
1199 #define CC_OP   (env->cc_op)
1200
1201 /* n must be a constant to be efficient */
1202 static inline target_long lshift(target_long x, int n)
1203 {
1204     if (n >= 0) {
1205         return x << n;
1206     } else {
1207         return x >> (-n);
1208     }
1209 }
1210
1211 /* float macros */
1212 #define FT0    (env->ft0)
1213 #define ST0    (env->fpregs[env->fpstt].d)
1214 #define ST(n)  (env->fpregs[(env->fpstt + (n)) & 7].d)
1215 #define ST1    ST(1)
1216
1217 /* translate.c */
1218 void optimize_flags_init(void);
1219
1220 #include "exec/cpu-all.h"
1221 #include "svm.h"
1222
1223 #if !defined(CONFIG_USER_ONLY)
1224 #include "hw/i386/apic.h"
1225 #endif
1226
1227 #include "exec/exec-all.h"
1228
1229 static inline void cpu_get_tb_cpu_state(CPUX86State *env, target_ulong *pc,
1230                                         target_ulong *cs_base, int *flags)
1231 {
1232     *cs_base = env->segs[R_CS].base;
1233     *pc = *cs_base + env->eip;
1234     *flags = env->hflags |
1235         (env->eflags & (IOPL_MASK | TF_MASK | RF_MASK | VM_MASK | AC_MASK));
1236 }
1237
1238 void do_cpu_init(X86CPU *cpu);
1239 void do_cpu_sipi(X86CPU *cpu);
1240
1241 #define MCE_INJECT_BROADCAST    1
1242 #define MCE_INJECT_UNCOND_AO    2
1243
1244 void cpu_x86_inject_mce(Monitor *mon, X86CPU *cpu, int bank,
1245                         uint64_t status, uint64_t mcg_status, uint64_t addr,
1246                         uint64_t misc, int flags);
1247
1248 /* excp_helper.c */
1249 void QEMU_NORETURN raise_exception(CPUX86State *env, int exception_index);
1250 void QEMU_NORETURN raise_exception_ra(CPUX86State *env, int exception_index,
1251                                       uintptr_t retaddr);
1252 void QEMU_NORETURN raise_exception_err(CPUX86State *env, int exception_index,
1253                                        int error_code);
1254 void QEMU_NORETURN raise_exception_err_ra(CPUX86State *env, int exception_index,
1255                                           int error_code, uintptr_t retaddr);
1256 void QEMU_NORETURN raise_interrupt(CPUX86State *nenv, int intno, int is_int,
1257                                    int error_code, int next_eip_addend);
1258
1259 /* cc_helper.c */
1260 extern const uint8_t parity_table[256];
1261 uint32_t cpu_cc_compute_all(CPUX86State *env1, int op);
1262 void update_fp_status(CPUX86State *env);
1263
1264 static inline uint32_t cpu_compute_eflags(CPUX86State *env)
1265 {
1266     return env->eflags | cpu_cc_compute_all(env, CC_OP) | (env->df & DF_MASK);
1267 }
1268
1269 /* NOTE: the translator must set DisasContext.cc_op to CC_OP_EFLAGS
1270  * after generating a call to a helper that uses this.
1271  */
1272 static inline void cpu_load_eflags(CPUX86State *env, int eflags,
1273                                    int update_mask)
1274 {
1275     CC_SRC = eflags & (CC_O | CC_S | CC_Z | CC_A | CC_P | CC_C);
1276     CC_OP = CC_OP_EFLAGS;
1277     env->df = 1 - (2 * ((eflags >> 10) & 1));
1278     env->eflags = (env->eflags & ~update_mask) |
1279         (eflags & update_mask) | 0x2;
1280 }
1281
1282 /* load efer and update the corresponding hflags. XXX: do consistency
1283    checks with cpuid bits? */
1284 static inline void cpu_load_efer(CPUX86State *env, uint64_t val)
1285 {
1286     env->efer = val;
1287     env->hflags &= ~(HF_LMA_MASK | HF_SVME_MASK);
1288     if (env->efer & MSR_EFER_LMA) {
1289         env->hflags |= HF_LMA_MASK;
1290     }
1291     if (env->efer & MSR_EFER_SVME) {
1292         env->hflags |= HF_SVME_MASK;
1293     }
1294 }
1295
1296 static inline MemTxAttrs cpu_get_mem_attrs(CPUX86State *env)
1297 {
1298     return ((MemTxAttrs) { .secure = (env->hflags & HF_SMM_MASK) != 0 });
1299 }
1300
1301 /* fpu_helper.c */
1302 void cpu_set_mxcsr(CPUX86State *env, uint32_t val);
1303 void cpu_set_fpuc(CPUX86State *env, uint16_t val);
1304
1305 /* mem_helper.c */
1306 void helper_lock_init(void);
1307
1308 /* svm_helper.c */
1309 void cpu_svm_check_intercept_param(CPUX86State *env1, uint32_t type,
1310                                    uint64_t param);
1311 void cpu_vmexit(CPUX86State *nenv, uint32_t exit_code, uint64_t exit_info_1);
1312
1313 /* seg_helper.c */
1314 void do_interrupt_x86_hardirq(CPUX86State *env, int intno, int is_hw);
1315
1316 /* smm_helper.c */
1317 void do_smm_enter(X86CPU *cpu);
1318 void cpu_smm_update(X86CPU *cpu);
1319
1320 void cpu_report_tpr_access(CPUX86State *env, TPRAccess access);
1321
1322 /* Change the value of a KVM-specific default
1323  *
1324  * If value is NULL, no default will be set and the original
1325  * value from the CPU model table will be kept.
1326  *
1327  * It is valid to call this funciton only for properties that
1328  * are already present in the kvm_default_props table.
1329  */
1330 void x86_cpu_change_kvm_default(const char *prop, const char *value);
1331
1332
1333 /* Return name of 32-bit register, from a R_* constant */
1334 const char *get_register_name_32(unsigned int reg);
1335
1336 void enable_compat_apic_id_mode(void);
1337
1338 #define APIC_DEFAULT_ADDRESS 0xfee00000
1339 #define APIC_SPACE_SIZE      0x100000
1340
1341 void x86_cpu_dump_local_apic_state(CPUState *cs, FILE *f,
1342                                    fprintf_function cpu_fprintf, int flags);
1343
1344 #endif /* CPU_I386_H */