src/mips64/assembler-mips64.h

   1 // Copyright (c) 1994-2006 Sun Microsystems Inc.
   2 // All Rights Reserved.
   3 //
   4 // Redistribution and use in source and binary forms, with or without
   5 // modification, are permitted provided that the following conditions are
   6 // met:
   7 //
   8 // - Redistributions of source code must retain the above copyright notice,
   9 // this list of conditions and the following disclaimer.
  10 //
  11 // - Redistribution in binary form must reproduce the above copyright
  12 // notice, this list of conditions and the following disclaimer in the
  13 // documentation and/or other materials provided with the distribution.
  14 //
  15 // - Neither the name of Sun Microsystems or the names of contributors may
  16 // be used to endorse or promote products derived from this software without
  17 // specific prior written permission.
  18 //
  19 // THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS
  20 // IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO,
  21 // THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR
  22 // PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR
  23 // CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL,
  24 // EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO,
  25 // PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR
  26 // PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF
  27 // LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING
  28 // NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS
  29 // SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  30
  31 // The original source code covered by the above license above has been
  32 // modified significantly by Google Inc.
  33 // Copyright 2012 the V8 project authors. All rights reserved.
  34
  35
  36 #ifndef V8_MIPS_ASSEMBLER_MIPS_H_
  37 #define V8_MIPS_ASSEMBLER_MIPS_H_
  38
  39 #include <stdio.h>
  40
  41 #include <set>
  42
  43 #include "src/assembler.h"
  44 #include "src/compiler.h"
  45 #include "src/mips64/constants-mips64.h"
  46
  47 namespace v8 {
  48 namespace internal {
  49
  50 // CPU Registers.
  51 //
  52 // 1) We would prefer to use an enum, but enum values are assignment-
  53 // compatible with int, which has caused code-generation bugs.
  54 //
  55 // 2) We would prefer to use a class instead of a struct but we don't like
  56 // the register initialization to depend on the particular initialization
  57 // order (which appears to be different on OS X, Linux, and Windows for the
  58 // installed versions of C++ we tried). Using a struct permits C-style
  59 // "initialization". Also, the Register objects cannot be const as this
  60 // forces initialization stubs in MSVC, making us dependent on initialization
  61 // order.
  62 //
  63 // 3) By not using an enum, we are possibly preventing the compiler from
  64 // doing certain constant folds, which may significantly reduce the
  65 // code generated for some assembly instructions (because they boil down
  66 // to a few constants). If this is a problem, we could change the code
  67 // such that we use an enum in optimized mode, and the struct in debug
  68 // mode. This way we get the compile-time error checking in debug mode
  69 // and best performance in optimized code.
  70
  71
  72 // -----------------------------------------------------------------------------
  73 // Implementation of Register and FPURegister.
  74
  75 // Core register.
  76 struct Register {
  77   static const int kNumRegisters = v8::internal::kNumRegisters;
  78   static const int kMaxNumAllocatableRegisters = 14;  // v0 through t6 and cp.
  79   static const int kSizeInBytes = 8;
  80   static const int kCpRegister = 23;  // cp (s7) is the 23rd register.
  81
  82   inline static int NumAllocatableRegisters();
  83
  84   static int ToAllocationIndex(Register reg) {
  85     DCHECK((reg.code() - 2) < (kMaxNumAllocatableRegisters - 1) ||
  86            reg.is(from_code(kCpRegister)));
  87     return reg.is(from_code(kCpRegister)) ?
  88            kMaxNumAllocatableRegisters - 1 :  // Return last index for 'cp'.
  89            reg.code() - 2;  // zero_reg and 'at' are skipped.
  90   }
  91
  92   static Register FromAllocationIndex(int index) {
  93     DCHECK(index >= 0 && index < kMaxNumAllocatableRegisters);
  94     return index == kMaxNumAllocatableRegisters - 1 ?
  95            from_code(kCpRegister) :  // Last index is always the 'cp' register.
  96            from_code(index + 2);  // zero_reg and 'at' are skipped.
  97   }
  98
  99   static const char* AllocationIndexToString(int index) {
 100     DCHECK(index >= 0 && index < kMaxNumAllocatableRegisters);
 101     const char* const names[] = {
 102       "v0",
 103       "v1",
 104       "a0",
 105       "a1",
 106       "a2",
 107       "a3",
 108       "a4",
 109       "a5",
 110       "a6",
 111       "a7",
 112       "t0",
 113       "t1",
 114       "t2",
 115       "s7",
 116     };
 117     return names[index];
 118   }
 119
 120   static Register from_code(int code) {
 121     Register r = { code };
 122     return r;
 123   }
 124
 125   bool is_valid() const { return 0 <= code_ && code_ < kNumRegisters; }
 126   bool is(Register reg) const { return code_ == reg.code_; }
 127   int code() const {
 128     DCHECK(is_valid());
 129     return code_;
 130   }
 131   int bit() const {
 132     DCHECK(is_valid());
 133     return 1 << code_;
 134   }
 135
 136   // Unfortunately we can't make this private in a struct.
 137   int code_;
 138 };
 139
 140 #define REGISTER(N, C) \
 141   const int kRegister_ ## N ## _Code = C; \
 142   const Register N = { C }
 143
 144 REGISTER(no_reg, -1);
 145 // Always zero.
 146 REGISTER(zero_reg, 0);
 147 // at: Reserved for synthetic instructions.
 148 REGISTER(at, 1);
 149 // v0, v1: Used when returning multiple values from subroutines.
 150 REGISTER(v0, 2);
 151 REGISTER(v1, 3);
 152 // a0 - a4: Used to pass non-FP parameters.
 153 REGISTER(a0, 4);
 154 REGISTER(a1, 5);
 155 REGISTER(a2, 6);
 156 REGISTER(a3, 7);
 157 // a4 - a7 t0 - t3: Can be used without reservation, act as temporary registers
 158 // and are allowed to be destroyed by subroutines.
 159 REGISTER(a4, 8);
 160 REGISTER(a5, 9);
 161 REGISTER(a6, 10);
 162 REGISTER(a7, 11);
 163 REGISTER(t0, 12);
 164 REGISTER(t1, 13);
 165 REGISTER(t2, 14);
 166 REGISTER(t3, 15);
 167 // s0 - s7: Subroutine register variables. Subroutines that write to these
 168 // registers must restore their values before exiting so that the caller can
 169 // expect the values to be preserved.
 170 REGISTER(s0, 16);
 171 REGISTER(s1, 17);
 172 REGISTER(s2, 18);
 173 REGISTER(s3, 19);
 174 REGISTER(s4, 20);
 175 REGISTER(s5, 21);
 176 REGISTER(s6, 22);
 177 REGISTER(s7, 23);
 178 REGISTER(t8, 24);
 179 REGISTER(t9, 25);
 180 // k0, k1: Reserved for system calls and interrupt handlers.
 181 REGISTER(k0, 26);
 182 REGISTER(k1, 27);
 183 // gp: Reserved.
 184 REGISTER(gp, 28);
 185 // sp: Stack pointer.
 186 REGISTER(sp, 29);
 187 // fp: Frame pointer.
 188 REGISTER(fp, 30);
 189 // ra: Return address pointer.
 190 REGISTER(ra, 31);
 191
 192 #undef REGISTER
 193
 194
 195 int ToNumber(Register reg);
 196
 197 Register ToRegister(int num);
 198
 199 // Coprocessor register.
 200 struct FPURegister {
 201   static const int kMaxNumRegisters = v8::internal::kNumFPURegisters;
 202
 203   // TODO(plind): Warning, inconsistent numbering here. kNumFPURegisters refers
 204   // to number of 32-bit FPU regs, but kNumAllocatableRegisters refers to
 205   // number of Double regs (64-bit regs, or FPU-reg-pairs).
 206
 207   // A few double registers are reserved: one as a scratch register and one to
 208   // hold 0.0.
 209   //  f28: 0.0
 210   //  f30: scratch register.
 211   static const int kNumReservedRegisters = 2;
 212   static const int kMaxNumAllocatableRegisters = kMaxNumRegisters / 2 -
 213       kNumReservedRegisters;
 214
 215   inline static int NumRegisters();
 216   inline static int NumAllocatableRegisters();
 217
 218   // TODO(turbofan): Proper support for float32.
 219   inline static int NumAllocatableAliasedRegisters();
 220
 221   inline static int ToAllocationIndex(FPURegister reg);
 222   static const char* AllocationIndexToString(int index);
 223
 224   static FPURegister FromAllocationIndex(int index) {
 225     DCHECK(index >= 0 && index < kMaxNumAllocatableRegisters);
 226     return from_code(index * 2);
 227   }
 228
 229   static FPURegister from_code(int code) {
 230     FPURegister r = { code };
 231     return r;
 232   }
 233
 234   bool is_valid() const { return 0 <= code_ && code_ < kMaxNumRegisters ; }
 235   bool is(FPURegister creg) const { return code_ == creg.code_; }
 236   FPURegister low() const {
 237     // TODO(plind): Create DCHECK for FR=0 mode. This usage suspect for FR=1.
 238     // Find low reg of a Double-reg pair, which is the reg itself.
 239     DCHECK(code_ % 2 == 0);  // Specified Double reg must be even.
 240     FPURegister reg;
 241     reg.code_ = code_;
 242     DCHECK(reg.is_valid());
 243     return reg;
 244   }
 245   FPURegister high() const {
 246     // TODO(plind): Create DCHECK for FR=0 mode. This usage illegal in FR=1.
 247     // Find high reg of a Doubel-reg pair, which is reg + 1.
 248     DCHECK(code_ % 2 == 0);  // Specified Double reg must be even.
 249     FPURegister reg;
 250     reg.code_ = code_ + 1;
 251     DCHECK(reg.is_valid());
 252     return reg;
 253   }
 254
 255   int code() const {
 256     DCHECK(is_valid());
 257     return code_;
 258   }
 259   int bit() const {
 260     DCHECK(is_valid());
 261     return 1 << code_;
 262   }
 263   void setcode(int f) {
 264     code_ = f;
 265     DCHECK(is_valid());
 266   }
 267   // Unfortunately we can't make this private in a struct.
 268   int code_;
 269 };
 270
 271 // V8 now supports the O32 ABI, and the FPU Registers are organized as 32
 272 // 32-bit registers, f0 through f31. When used as 'double' they are used
 273 // in pairs, starting with the even numbered register. So a double operation
 274 // on f0 really uses f0 and f1.
 275 // (Modern mips hardware also supports 32 64-bit registers, via setting
 276 // (privileged) Status Register FR bit to 1. This is used by the N32 ABI,
 277 // but it is not in common use. Someday we will want to support this in v8.)
 278
 279 // For O32 ABI, Floats and Doubles refer to same set of 32 32-bit registers.
 280 typedef FPURegister DoubleRegister;
 281 typedef FPURegister FloatRegister;
 282
 283 const FPURegister no_freg = { -1 };
 284
 285 const FPURegister f0 = { 0 };  // Return value in hard float mode.
 286 const FPURegister f1 = { 1 };
 287 const FPURegister f2 = { 2 };
 288 const FPURegister f3 = { 3 };
 289 const FPURegister f4 = { 4 };
 290 const FPURegister f5 = { 5 };
 291 const FPURegister f6 = { 6 };
 292 const FPURegister f7 = { 7 };
 293 const FPURegister f8 = { 8 };
 294 const FPURegister f9 = { 9 };
 295 const FPURegister f10 = { 10 };
 296 const FPURegister f11 = { 11 };
 297 const FPURegister f12 = { 12 };  // Arg 0 in hard float mode.
 298 const FPURegister f13 = { 13 };
 299 const FPURegister f14 = { 14 };  // Arg 1 in hard float mode.
 300 const FPURegister f15 = { 15 };
 301 const FPURegister f16 = { 16 };
 302 const FPURegister f17 = { 17 };
 303 const FPURegister f18 = { 18 };
 304 const FPURegister f19 = { 19 };
 305 const FPURegister f20 = { 20 };
 306 const FPURegister f21 = { 21 };
 307 const FPURegister f22 = { 22 };
 308 const FPURegister f23 = { 23 };
 309 const FPURegister f24 = { 24 };
 310 const FPURegister f25 = { 25 };
 311 const FPURegister f26 = { 26 };
 312 const FPURegister f27 = { 27 };
 313 const FPURegister f28 = { 28 };
 314 const FPURegister f29 = { 29 };
 315 const FPURegister f30 = { 30 };
 316 const FPURegister f31 = { 31 };
 317
 318 // Register aliases.
 319 // cp is assumed to be a callee saved register.
 320 // Defined using #define instead of "static const Register&" because Clang
 321 // complains otherwise when a compilation unit that includes this header
 322 // doesn't use the variables.
 323 #define kRootRegister s6
 324 #define cp s7
 325 #define kLithiumScratchReg s3
 326 #define kLithiumScratchReg2 s4
 327 #define kLithiumScratchDouble f30
 328 #define kDoubleRegZero f28
 329 // Used on mips64r6 for compare operations.
 330 #define kDoubleCompareReg f31
 331
 332 // FPU (coprocessor 1) control registers.
 333 // Currently only FCSR (#31) is implemented.
 334 struct FPUControlRegister {
 335   bool is_valid() const { return code_ == kFCSRRegister; }
 336   bool is(FPUControlRegister creg) const { return code_ == creg.code_; }
 337   int code() const {
 338     DCHECK(is_valid());
 339     return code_;
 340   }
 341   int bit() const {
 342     DCHECK(is_valid());
 343     return 1 << code_;
 344   }
 345   void setcode(int f) {
 346     code_ = f;
 347     DCHECK(is_valid());
 348   }
 349   // Unfortunately we can't make this private in a struct.
 350   int code_;
 351 };
 352
 353 const FPUControlRegister no_fpucreg = { kInvalidFPUControlRegister };
 354 const FPUControlRegister FCSR = { kFCSRRegister };
 355
 356
 357 // -----------------------------------------------------------------------------
 358 // Machine instruction Operands.
 359 const int kSmiShift = kSmiTagSize + kSmiShiftSize;
 360 const uint64_t kSmiShiftMask = (1UL << kSmiShift) - 1;
 361 // Class Operand represents a shifter operand in data processing instructions.
 362 class Operand BASE_EMBEDDED {
 363  public:
 364   // Immediate.
 365   INLINE(explicit Operand(int64_t immediate,
 366          RelocInfo::Mode rmode = RelocInfo::NONE64));
 367   INLINE(explicit Operand(const ExternalReference& f));
 368   INLINE(explicit Operand(const char* s));
 369   INLINE(explicit Operand(Object** opp));
 370   INLINE(explicit Operand(Context** cpp));
 371   explicit Operand(Handle<Object> handle);
 372   INLINE(explicit Operand(Smi* value));
 373
 374   // Register.
 375   INLINE(explicit Operand(Register rm));
 376
 377   // Return true if this is a register operand.
 378   INLINE(bool is_reg() const);
 379
 380   inline int64_t immediate() const {
 381     DCHECK(!is_reg());
 382     return imm64_;
 383   }
 384
 385   Register rm() const { return rm_; }
 386
 387  private:
 388   Register rm_;
 389   int64_t imm64_;  // Valid if rm_ == no_reg.
 390   RelocInfo::Mode rmode_;
 391
 392   friend class Assembler;
 393   friend class MacroAssembler;
 394 };
 395
 396
 397 // On MIPS we have only one adressing mode with base_reg + offset.
 398 // Class MemOperand represents a memory operand in load and store instructions.
 399 class MemOperand : public Operand {
 400  public:
 401   // Immediate value attached to offset.
 402   enum OffsetAddend {
 403     offset_minus_one = -1,
 404     offset_zero = 0
 405   };
 406
 407   explicit MemOperand(Register rn, int64_t offset = 0);
 408   explicit MemOperand(Register rn, int64_t unit, int64_t multiplier,
 409                       OffsetAddend offset_addend = offset_zero);
 410   int32_t offset() const { return offset_; }
 411
 412   bool OffsetIsInt16Encodable() const {
 413     return is_int16(offset_);
 414   }
 415
 416  private:
 417   int32_t offset_;
 418
 419   friend class Assembler;
 420 };
 421
 422
 423 class Assembler : public AssemblerBase {
 424  public:
 425   // Create an assembler. Instructions and relocation information are emitted
 426   // into a buffer, with the instructions starting from the beginning and the
 427   // relocation information starting from the end of the buffer. See CodeDesc
 428   // for a detailed comment on the layout (globals.h).
 429   //
 430   // If the provided buffer is NULL, the assembler allocates and grows its own
 431   // buffer, and buffer_size determines the initial buffer size. The buffer is
 432   // owned by the assembler and deallocated upon destruction of the assembler.
 433   //
 434   // If the provided buffer is not NULL, the assembler uses the provided buffer
 435   // for code generation and assumes its size to be buffer_size. If the buffer
 436   // is too small, a fatal error occurs. No deallocation of the buffer is done
 437   // upon destruction of the assembler.
 438   Assembler(Isolate* isolate, void* buffer, int buffer_size);
 439   virtual ~Assembler() { }
 440
 441   // GetCode emits any pending (non-emitted) code and fills the descriptor
 442   // desc. GetCode() is idempotent; it returns the same result if no other
 443   // Assembler functions are invoked in between GetCode() calls.
 444   void GetCode(CodeDesc* desc);
 445
 446   // Label operations & relative jumps (PPUM Appendix D).
 447   //
 448   // Takes a branch opcode (cc) and a label (L) and generates
 449   // either a backward branch or a forward branch and links it
 450   // to the label fixup chain. Usage:
 451   //
 452   // Label L;    // unbound label
 453   // j(cc, &L);  // forward branch to unbound label
 454   // bind(&L);   // bind label to the current pc
 455   // j(cc, &L);  // backward branch to bound label
 456   // bind(&L);   // illegal: a label may be bound only once
 457   //
 458   // Note: The same Label can be used for forward and backward branches
 459   // but it may be bound only once.
 460   void bind(Label* L);  // Binds an unbound label L to current code position.
 461   // Determines if Label is bound and near enough so that branch instruction
 462   // can be used to reach it, instead of jump instruction.
 463   bool is_near(Label* L);
 464
 465   // Returns the branch offset to the given label from the current code
 466   // position. Links the label to the current position if it is still unbound.
 467   // Manages the jump elimination optimization if the second parameter is true.
 468   int32_t branch_offset(Label* L, bool jump_elimination_allowed);
 469   int32_t branch_offset_compact(Label* L, bool jump_elimination_allowed);
 470   int32_t branch_offset21(Label* L, bool jump_elimination_allowed);
 471   int32_t branch_offset21_compact(Label* L, bool jump_elimination_allowed);
 472   int32_t shifted_branch_offset(Label* L, bool jump_elimination_allowed) {
 473     int32_t o = branch_offset(L, jump_elimination_allowed);
 474     DCHECK((o & 3) == 0);   // Assert the offset is aligned.
 475     return o >> 2;
 476   }
 477   int32_t shifted_branch_offset_compact(Label* L,
 478       bool jump_elimination_allowed) {
 479     int32_t o = branch_offset_compact(L, jump_elimination_allowed);
 480     DCHECK((o & 3) == 0);   // Assert the offset is aligned.
 481     return o >> 2;
 482   }
 483   uint64_t jump_address(Label* L);
 484
 485   // Puts a labels target address at the given position.
 486   // The high 8 bits are set to zero.
 487   void label_at_put(Label* L, int at_offset);
 488
 489   // Read/Modify the code target address in the branch/call instruction at pc.
 490   static Address target_address_at(Address pc);
 491   static void set_target_address_at(Address pc,
 492                                     Address target,
 493                                     ICacheFlushMode icache_flush_mode =
 494                                         FLUSH_ICACHE_IF_NEEDED);
 495   // On MIPS there is no Constant Pool so we skip that parameter.
 496   INLINE(static Address target_address_at(Address pc, Address constant_pool)) {
 497     return target_address_at(pc);
 498   }
 499   INLINE(static void set_target_address_at(
 500       Address pc, Address constant_pool, Address target,
 501       ICacheFlushMode icache_flush_mode = FLUSH_ICACHE_IF_NEEDED)) {
 502     set_target_address_at(pc, target, icache_flush_mode);
 503   }
 504   INLINE(static Address target_address_at(Address pc, Code* code)) {
 505     Address constant_pool = code ? code->constant_pool() : NULL;
 506     return target_address_at(pc, constant_pool);
 507   }
 508   INLINE(static void set_target_address_at(Address pc,
 509                                            Code* code,
 510                                            Address target,
 511                                            ICacheFlushMode icache_flush_mode =
 512                                                FLUSH_ICACHE_IF_NEEDED)) {
 513     Address constant_pool = code ? code->constant_pool() : NULL;
 514     set_target_address_at(pc, constant_pool, target, icache_flush_mode);
 515   }
 516
 517   // Return the code target address at a call site from the return address
 518   // of that call in the instruction stream.
 519   inline static Address target_address_from_return_address(Address pc);
 520
 521   // Return the code target address of the patch debug break slot
 522   inline static Address break_address_from_return_address(Address pc);
 523
 524   static void QuietNaN(HeapObject* nan);
 525
 526   // This sets the branch destination (which gets loaded at the call address).
 527   // This is for calls and branches within generated code.  The serializer
 528   // has already deserialized the lui/ori instructions etc.
 529   inline static void deserialization_set_special_target_at(
 530       Address instruction_payload, Code* code, Address target) {
 531     set_target_address_at(
 532         instruction_payload - kInstructionsFor64BitConstant * kInstrSize,
 533         code,
 534         target);
 535   }
 536
 537   // This sets the internal reference at the pc.
 538   inline static void deserialization_set_target_internal_reference_at(
 539       Address pc, Address target,
 540       RelocInfo::Mode mode = RelocInfo::INTERNAL_REFERENCE);
 541
 542   // Size of an instruction.
 543   static const int kInstrSize = sizeof(Instr);
 544
 545   // Difference between address of current opcode and target address offset.
 546   static const int kBranchPCOffset = 4;
 547
 548   // Here we are patching the address in the LUI/ORI instruction pair.
 549   // These values are used in the serialization process and must be zero for
 550   // MIPS platform, as Code, Embedded Object or External-reference pointers
 551   // are split across two consecutive instructions and don't exist separately
 552   // in the code, so the serializer should not step forwards in memory after
 553   // a target is resolved and written.
 554   static const int kSpecialTargetSize = 0;
 555
 556   // Number of consecutive instructions used to store 32bit/64bit constant.
 557   // This constant was used in RelocInfo::target_address_address() function
 558   // to tell serializer address of the instruction that follows
 559   // LUI/ORI instruction pair.
 560   static const int kInstructionsFor32BitConstant = 2;
 561   static const int kInstructionsFor64BitConstant = 4;
 562
 563   // Distance between the instruction referring to the address of the call
 564   // target and the return address.
 565   static const int kCallTargetAddressOffset = 6 * kInstrSize;
 566
 567   // Distance between start of patched return sequence and the emitted address
 568   // to jump to.
 569   static const int kPatchReturnSequenceAddressOffset = 0;
 570
 571   // Distance between start of patched debug break slot and the emitted address
 572   // to jump to.
 573   static const int kPatchDebugBreakSlotAddressOffset =  0 * kInstrSize;
 574
 575   // Difference between address of current opcode and value read from pc
 576   // register.
 577   static const int kPcLoadDelta = 4;
 578
 579   static const int kPatchDebugBreakSlotReturnOffset = 6 * kInstrSize;
 580
 581   // Number of instructions used for the JS return sequence. The constant is
 582   // used by the debugger to patch the JS return sequence.
 583   static const int kJSReturnSequenceInstructions = 7;
 584   static const int kJSReturnSequenceLength =
 585       kJSReturnSequenceInstructions * kInstrSize;
 586   static const int kDebugBreakSlotInstructions = 6;
 587   static const int kDebugBreakSlotLength =
 588       kDebugBreakSlotInstructions * kInstrSize;
 589
 590
 591   // ---------------------------------------------------------------------------
 592   // Code generation.
 593
 594   // Insert the smallest number of nop instructions
 595   // possible to align the pc offset to a multiple
 596   // of m. m must be a power of 2 (>= 4).
 597   void Align(int m);
 598   // Aligns code to something that's optimal for a jump target for the platform.
 599   void CodeTargetAlign();
 600
 601   // Different nop operations are used by the code generator to detect certain
 602   // states of the generated code.
 603   enum NopMarkerTypes {
 604     NON_MARKING_NOP = 0,
 605     DEBUG_BREAK_NOP,
 606     // IC markers.
 607     PROPERTY_ACCESS_INLINED,
 608     PROPERTY_ACCESS_INLINED_CONTEXT,
 609     PROPERTY_ACCESS_INLINED_CONTEXT_DONT_DELETE,
 610     // Helper values.
 611     LAST_CODE_MARKER,
 612     FIRST_IC_MARKER = PROPERTY_ACCESS_INLINED,
 613     // Code aging
 614     CODE_AGE_MARKER_NOP = 6,
 615     CODE_AGE_SEQUENCE_NOP
 616   };
 617
 618   // Type == 0 is the default non-marking nop. For mips this is a
 619   // sll(zero_reg, zero_reg, 0). We use rt_reg == at for non-zero
 620   // marking, to avoid conflict with ssnop and ehb instructions.
 621   void nop(unsigned int type = 0) {
 622     DCHECK(type < 32);
 623     Register nop_rt_reg = (type == 0) ? zero_reg : at;
 624     sll(zero_reg, nop_rt_reg, type, true);
 625   }
 626
 627
 628   // --------Branch-and-jump-instructions----------
 629   // We don't use likely variant of instructions.
 630   void b(int16_t offset);
 631   void b(Label* L) { b(branch_offset(L, false)>>2); }
 632   void bal(int16_t offset);
 633   void bal(Label* L) { bal(branch_offset(L, false)>>2); }
 634
 635   void beq(Register rs, Register rt, int16_t offset);
 636   void beq(Register rs, Register rt, Label* L) {
 637     beq(rs, rt, branch_offset(L, false) >> 2);
 638   }
 639   void bgez(Register rs, int16_t offset);
 640   void bgezc(Register rt, int16_t offset);
 641   void bgezc(Register rt, Label* L) {
 642     bgezc(rt, branch_offset_compact(L, false)>>2);
 643   }
 644   void bgeuc(Register rs, Register rt, int16_t offset);
 645   void bgeuc(Register rs, Register rt, Label* L) {
 646     bgeuc(rs, rt, branch_offset_compact(L, false)>>2);
 647   }
 648   void bgec(Register rs, Register rt, int16_t offset);
 649   void bgec(Register rs, Register rt, Label* L) {
 650     bgec(rs, rt, branch_offset_compact(L, false)>>2);
 651   }
 652   void bgezal(Register rs, int16_t offset);
 653   void bgezalc(Register rt, int16_t offset);
 654   void bgezalc(Register rt, Label* L) {
 655     bgezalc(rt, branch_offset_compact(L, false)>>2);
 656   }
 657   void bgezall(Register rs, int16_t offset);
 658   void bgezall(Register rs, Label* L) {
 659     bgezall(rs, branch_offset(L, false)>>2);
 660   }
 661   void bgtz(Register rs, int16_t offset);
 662   void bgtzc(Register rt, int16_t offset);
 663   void bgtzc(Register rt, Label* L) {
 664     bgtzc(rt, branch_offset_compact(L, false)>>2);
 665   }
 666   void blez(Register rs, int16_t offset);
 667   void blezc(Register rt, int16_t offset);
 668   void blezc(Register rt, Label* L) {
 669     blezc(rt, branch_offset_compact(L, false)>>2);
 670   }
 671   void bltz(Register rs, int16_t offset);
 672   void bltzc(Register rt, int16_t offset);
 673   void bltzc(Register rt, Label* L) {
 674     bltzc(rt, branch_offset_compact(L, false)>>2);
 675   }
 676   void bltuc(Register rs, Register rt, int16_t offset);
 677   void bltuc(Register rs, Register rt, Label* L) {
 678     bltuc(rs, rt, branch_offset_compact(L, false)>>2);
 679   }
 680   void bltc(Register rs, Register rt, int16_t offset);
 681   void bltc(Register rs, Register rt, Label* L) {
 682     bltc(rs, rt, branch_offset_compact(L, false)>>2);
 683   }
 684
 685   void bltzal(Register rs, int16_t offset);
 686   void blezalc(Register rt, int16_t offset);
 687   void blezalc(Register rt, Label* L) {
 688     blezalc(rt, branch_offset_compact(L, false)>>2);
 689   }
 690   void bltzalc(Register rt, int16_t offset);
 691   void bltzalc(Register rt, Label* L) {
 692     bltzalc(rt, branch_offset_compact(L, false)>>2);
 693   }
 694   void bgtzalc(Register rt, int16_t offset);
 695   void bgtzalc(Register rt, Label* L) {
 696     bgtzalc(rt, branch_offset_compact(L, false)>>2);
 697   }
 698   void beqzalc(Register rt, int16_t offset);
 699   void beqzalc(Register rt, Label* L) {
 700     beqzalc(rt, branch_offset_compact(L, false)>>2);
 701   }
 702   void beqc(Register rs, Register rt, int16_t offset);
 703   void beqc(Register rs, Register rt, Label* L) {
 704     beqc(rs, rt, branch_offset_compact(L, false)>>2);
 705   }
 706   void beqzc(Register rs, int32_t offset);
 707   void beqzc(Register rs, Label* L) {
 708     beqzc(rs, branch_offset21_compact(L, false)>>2);
 709   }
 710   void bnezalc(Register rt, int16_t offset);
 711   void bnezalc(Register rt, Label* L) {
 712     bnezalc(rt, branch_offset_compact(L, false)>>2);
 713   }
 714   void bnec(Register rs, Register rt, int16_t offset);
 715   void bnec(Register rs, Register rt, Label* L) {
 716     bnec(rs, rt, branch_offset_compact(L, false)>>2);
 717   }
 718   void bnezc(Register rt, int32_t offset);
 719   void bnezc(Register rt, Label* L) {
 720     bnezc(rt, branch_offset21_compact(L, false)>>2);
 721   }
 722   void bne(Register rs, Register rt, int16_t offset);
 723   void bne(Register rs, Register rt, Label* L) {
 724     bne(rs, rt, branch_offset(L, false)>>2);
 725   }
 726   void bovc(Register rs, Register rt, int16_t offset);
 727   void bovc(Register rs, Register rt, Label* L) {
 728     bovc(rs, rt, branch_offset_compact(L, false)>>2);
 729   }
 730   void bnvc(Register rs, Register rt, int16_t offset);
 731   void bnvc(Register rs, Register rt, Label* L) {
 732     bnvc(rs, rt, branch_offset_compact(L, false)>>2);
 733   }
 734
 735   // Never use the int16_t b(l)cond version with a branch offset
 736   // instead of using the Label* version.
 737
 738   // Jump targets must be in the current 256 MB-aligned region. i.e. 28 bits.
 739   void j(int64_t target);
 740   void jal(int64_t target);
 741   void jalr(Register rs, Register rd = ra);
 742   void jr(Register target);
 743   void j_or_jr(int64_t target, Register rs);
 744   void jal_or_jalr(int64_t target, Register rs);
 745
 746
 747   // -------Data-processing-instructions---------
 748
 749   // Arithmetic.
 750   void addu(Register rd, Register rs, Register rt);
 751   void subu(Register rd, Register rs, Register rt);
 752
 753   void div(Register rs, Register rt);
 754   void divu(Register rs, Register rt);
 755   void ddiv(Register rs, Register rt);
 756   void ddivu(Register rs, Register rt);
 757   void div(Register rd, Register rs, Register rt);
 758   void divu(Register rd, Register rs, Register rt);
 759   void ddiv(Register rd, Register rs, Register rt);
 760   void ddivu(Register rd, Register rs, Register rt);
 761   void mod(Register rd, Register rs, Register rt);
 762   void modu(Register rd, Register rs, Register rt);
 763   void dmod(Register rd, Register rs, Register rt);
 764   void dmodu(Register rd, Register rs, Register rt);
 765
 766   void mul(Register rd, Register rs, Register rt);
 767   void muh(Register rd, Register rs, Register rt);
 768   void mulu(Register rd, Register rs, Register rt);
 769   void muhu(Register rd, Register rs, Register rt);
 770   void mult(Register rs, Register rt);
 771   void multu(Register rs, Register rt);
 772   void dmul(Register rd, Register rs, Register rt);
 773   void dmuh(Register rd, Register rs, Register rt);
 774   void dmulu(Register rd, Register rs, Register rt);
 775   void dmuhu(Register rd, Register rs, Register rt);
 776   void daddu(Register rd, Register rs, Register rt);
 777   void dsubu(Register rd, Register rs, Register rt);
 778   void dmult(Register rs, Register rt);
 779   void dmultu(Register rs, Register rt);
 780
 781   void addiu(Register rd, Register rs, int32_t j);
 782   void daddiu(Register rd, Register rs, int32_t j);
 783
 784   // Logical.
 785   void and_(Register rd, Register rs, Register rt);
 786   void or_(Register rd, Register rs, Register rt);
 787   void xor_(Register rd, Register rs, Register rt);
 788   void nor(Register rd, Register rs, Register rt);
 789
 790   void andi(Register rd, Register rs, int32_t j);
 791   void ori(Register rd, Register rs, int32_t j);
 792   void xori(Register rd, Register rs, int32_t j);
 793   void lui(Register rd, int32_t j);
 794   void aui(Register rs, Register rt, int32_t j);
 795   void daui(Register rs, Register rt, int32_t j);
 796   void dahi(Register rs, int32_t j);
 797   void dati(Register rs, int32_t j);
 798
 799   // Shifts.
 800   // Please note: sll(zero_reg, zero_reg, x) instructions are reserved as nop
 801   // and may cause problems in normal code. coming_from_nop makes sure this
 802   // doesn't happen.
 803   void sll(Register rd, Register rt, uint16_t sa, bool coming_from_nop = false);
 804   void sllv(Register rd, Register rt, Register rs);
 805   void srl(Register rd, Register rt, uint16_t sa);
 806   void srlv(Register rd, Register rt, Register rs);
 807   void sra(Register rt, Register rd, uint16_t sa);
 808   void srav(Register rt, Register rd, Register rs);
 809   void rotr(Register rd, Register rt, uint16_t sa);
 810   void rotrv(Register rd, Register rt, Register rs);
 811   void dsll(Register rd, Register rt, uint16_t sa);
 812   void dsllv(Register rd, Register rt, Register rs);
 813   void dsrl(Register rd, Register rt, uint16_t sa);
 814   void dsrlv(Register rd, Register rt, Register rs);
 815   void drotr(Register rd, Register rt, uint16_t sa);
 816   void drotrv(Register rd, Register rt, Register rs);
 817   void dsra(Register rt, Register rd, uint16_t sa);
 818   void dsrav(Register rd, Register rt, Register rs);
 819   void dsll32(Register rt, Register rd, uint16_t sa);
 820   void dsrl32(Register rt, Register rd, uint16_t sa);
 821   void dsra32(Register rt, Register rd, uint16_t sa);
 822
 823
 824   // ------------Memory-instructions-------------
 825
 826   void lb(Register rd, const MemOperand& rs);
 827   void lbu(Register rd, const MemOperand& rs);
 828   void lh(Register rd, const MemOperand& rs);
 829   void lhu(Register rd, const MemOperand& rs);
 830   void lw(Register rd, const MemOperand& rs);
 831   void lwu(Register rd, const MemOperand& rs);
 832   void lwl(Register rd, const MemOperand& rs);
 833   void lwr(Register rd, const MemOperand& rs);
 834   void sb(Register rd, const MemOperand& rs);
 835   void sh(Register rd, const MemOperand& rs);
 836   void sw(Register rd, const MemOperand& rs);
 837   void swl(Register rd, const MemOperand& rs);
 838   void swr(Register rd, const MemOperand& rs);
 839   void ldl(Register rd, const MemOperand& rs);
 840   void ldr(Register rd, const MemOperand& rs);
 841   void sdl(Register rd, const MemOperand& rs);
 842   void sdr(Register rd, const MemOperand& rs);
 843   void ld(Register rd, const MemOperand& rs);
 844   void sd(Register rd, const MemOperand& rs);
 845
 846
 847   // ----------------Prefetch--------------------
 848
 849   void pref(int32_t hint, const MemOperand& rs);
 850
 851
 852   // -------------Misc-instructions--------------
 853
 854   // Break / Trap instructions.
 855   void break_(uint32_t code, bool break_as_stop = false);
 856   void stop(const char* msg, uint32_t code = kMaxStopCode);
 857   void tge(Register rs, Register rt, uint16_t code);
 858   void tgeu(Register rs, Register rt, uint16_t code);
 859   void tlt(Register rs, Register rt, uint16_t code);
 860   void tltu(Register rs, Register rt, uint16_t code);
 861   void teq(Register rs, Register rt, uint16_t code);
 862   void tne(Register rs, Register rt, uint16_t code);
 863
 864   // Move from HI/LO register.
 865   void mfhi(Register rd);
 866   void mflo(Register rd);
 867
 868   // Set on less than.
 869   void slt(Register rd, Register rs, Register rt);
 870   void sltu(Register rd, Register rs, Register rt);
 871   void slti(Register rd, Register rs, int32_t j);
 872   void sltiu(Register rd, Register rs, int32_t j);
 873
 874   // Conditional move.
 875   void movz(Register rd, Register rs, Register rt);
 876   void movn(Register rd, Register rs, Register rt);
 877   void movt(Register rd, Register rs, uint16_t cc = 0);
 878   void movf(Register rd, Register rs, uint16_t cc = 0);
 879
 880   void sel(SecondaryField fmt, FPURegister fd, FPURegister fs, FPURegister ft);
 881   void sel_s(FPURegister fd, FPURegister fs, FPURegister ft);
 882   void sel_d(FPURegister fd, FPURegister fs, FPURegister ft);
 883   void seleqz(Register rd, Register rs, Register rt);
 884   void seleqz(SecondaryField fmt, FPURegister fd, FPURegister fs,
 885               FPURegister ft);
 886   void selnez(Register rs, Register rt, Register rd);
 887   void selnez(SecondaryField fmt, FPURegister fd, FPURegister fs,
 888               FPURegister ft);
 889   void seleqz_d(FPURegister fd, FPURegister fs, FPURegister ft);
 890   void seleqz_s(FPURegister fd, FPURegister fs, FPURegister ft);
 891   void selnez_d(FPURegister fd, FPURegister fs, FPURegister ft);
 892   void selnez_s(FPURegister fd, FPURegister fs, FPURegister ft);
 893
 894   void movz_s(FPURegister fd, FPURegister fs, Register rt);
 895   void movz_d(FPURegister fd, FPURegister fs, Register rt);
 896   void movt_s(FPURegister fd, FPURegister fs, uint16_t cc);
 897   void movt_d(FPURegister fd, FPURegister fs, uint16_t cc);
 898   void movf_s(FPURegister fd, FPURegister fs, uint16_t cc);
 899   void movf_d(FPURegister fd, FPURegister fs, uint16_t cc);
 900   void movn_s(FPURegister fd, FPURegister fs, Register rt);
 901   void movn_d(FPURegister fd, FPURegister fs, Register rt);
 902   // Bit twiddling.
 903   void clz(Register rd, Register rs);
 904   void ins_(Register rt, Register rs, uint16_t pos, uint16_t size);
 905   void ext_(Register rt, Register rs, uint16_t pos, uint16_t size);
 906   void dext_(Register rt, Register rs, uint16_t pos, uint16_t size);
 907   void bitswap(Register rd, Register rt);
 908   void dbitswap(Register rd, Register rt);
 909
 910   // --------Coprocessor-instructions----------------
 911
 912   // Load, store, and move.
 913   void lwc1(FPURegister fd, const MemOperand& src);
 914   void ldc1(FPURegister fd, const MemOperand& src);
 915
 916   void swc1(FPURegister fs, const MemOperand& dst);
 917   void sdc1(FPURegister fs, const MemOperand& dst);
 918
 919   void mtc1(Register rt, FPURegister fs);
 920   void mthc1(Register rt, FPURegister fs);
 921   void dmtc1(Register rt, FPURegister fs);
 922
 923   void mfc1(Register rt, FPURegister fs);
 924   void mfhc1(Register rt, FPURegister fs);
 925   void dmfc1(Register rt, FPURegister fs);
 926
 927   void ctc1(Register rt, FPUControlRegister fs);
 928   void cfc1(Register rt, FPUControlRegister fs);
 929
 930   // Arithmetic.
 931   void add_s(FPURegister fd, FPURegister fs, FPURegister ft);
 932   void add_d(FPURegister fd, FPURegister fs, FPURegister ft);
 933   void sub_s(FPURegister fd, FPURegister fs, FPURegister ft);
 934   void sub_d(FPURegister fd, FPURegister fs, FPURegister ft);
 935   void mul_s(FPURegister fd, FPURegister fs, FPURegister ft);
 936   void mul_d(FPURegister fd, FPURegister fs, FPURegister ft);
 937   void madd_d(FPURegister fd, FPURegister fr, FPURegister fs, FPURegister ft);
 938   void div_s(FPURegister fd, FPURegister fs, FPURegister ft);
 939   void div_d(FPURegister fd, FPURegister fs, FPURegister ft);
 940   void abs_s(FPURegister fd, FPURegister fs);
 941   void abs_d(FPURegister fd, FPURegister fs);
 942   void mov_d(FPURegister fd, FPURegister fs);
 943   void mov_s(FPURegister fd, FPURegister fs);
 944   void neg_s(FPURegister fd, FPURegister fs);
 945   void neg_d(FPURegister fd, FPURegister fs);
 946   void sqrt_s(FPURegister fd, FPURegister fs);
 947   void sqrt_d(FPURegister fd, FPURegister fs);
 948   void rsqrt_s(FPURegister fd, FPURegister fs);
 949   void rsqrt_d(FPURegister fd, FPURegister fs);
 950   void recip_d(FPURegister fd, FPURegister fs);
 951   void recip_s(FPURegister fd, FPURegister fs);
 952
 953   // Conversion.
 954   void cvt_w_s(FPURegister fd, FPURegister fs);
 955   void cvt_w_d(FPURegister fd, FPURegister fs);
 956   void trunc_w_s(FPURegister fd, FPURegister fs);
 957   void trunc_w_d(FPURegister fd, FPURegister fs);
 958   void round_w_s(FPURegister fd, FPURegister fs);
 959   void round_w_d(FPURegister fd, FPURegister fs);
 960   void floor_w_s(FPURegister fd, FPURegister fs);
 961   void floor_w_d(FPURegister fd, FPURegister fs);
 962   void ceil_w_s(FPURegister fd, FPURegister fs);
 963   void ceil_w_d(FPURegister fd, FPURegister fs);
 964   void rint_s(FPURegister fd, FPURegister fs);
 965   void rint_d(FPURegister fd, FPURegister fs);
 966   void rint(SecondaryField fmt, FPURegister fd, FPURegister fs);
 967
 968
 969   void cvt_l_s(FPURegister fd, FPURegister fs);
 970   void cvt_l_d(FPURegister fd, FPURegister fs);
 971   void trunc_l_s(FPURegister fd, FPURegister fs);
 972   void trunc_l_d(FPURegister fd, FPURegister fs);
 973   void round_l_s(FPURegister fd, FPURegister fs);
 974   void round_l_d(FPURegister fd, FPURegister fs);
 975   void floor_l_s(FPURegister fd, FPURegister fs);
 976   void floor_l_d(FPURegister fd, FPURegister fs);
 977   void ceil_l_s(FPURegister fd, FPURegister fs);
 978   void ceil_l_d(FPURegister fd, FPURegister fs);
 979
 980   void class_s(FPURegister fd, FPURegister fs);
 981   void class_d(FPURegister fd, FPURegister fs);
 982
 983   void min(SecondaryField fmt, FPURegister fd, FPURegister fs, FPURegister ft);
 984   void mina(SecondaryField fmt, FPURegister fd, FPURegister fs, FPURegister ft);
 985   void max(SecondaryField fmt, FPURegister fd, FPURegister fs, FPURegister ft);
 986   void maxa(SecondaryField fmt, FPURegister fd, FPURegister fs, FPURegister ft);
 987   void min_s(FPURegister fd, FPURegister fs, FPURegister ft);
 988   void min_d(FPURegister fd, FPURegister fs, FPURegister ft);
 989   void max_s(FPURegister fd, FPURegister fs, FPURegister ft);
 990   void max_d(FPURegister fd, FPURegister fs, FPURegister ft);
 991   void mina_s(FPURegister fd, FPURegister fs, FPURegister ft);
 992   void mina_d(FPURegister fd, FPURegister fs, FPURegister ft);
 993   void maxa_s(FPURegister fd, FPURegister fs, FPURegister ft);
 994   void maxa_d(FPURegister fd, FPURegister fs, FPURegister ft);
 995
 996   void cvt_s_w(FPURegister fd, FPURegister fs);
 997   void cvt_s_l(FPURegister fd, FPURegister fs);
 998   void cvt_s_d(FPURegister fd, FPURegister fs);
 999
1000   void cvt_d_w(FPURegister fd, FPURegister fs);
1001   void cvt_d_l(FPURegister fd, FPURegister fs);
1002   void cvt_d_s(FPURegister fd, FPURegister fs);
1003
1004   // Conditions and branches for MIPSr6.
1005   void cmp(FPUCondition cond, SecondaryField fmt,
1006          FPURegister fd, FPURegister ft, FPURegister fs);
1007   void cmp_s(FPUCondition cond, FPURegister fd, FPURegister fs, FPURegister ft);
1008   void cmp_d(FPUCondition cond, FPURegister fd, FPURegister fs, FPURegister ft);
1009
1010   void bc1eqz(int16_t offset, FPURegister ft);
1011   void bc1eqz(Label* L, FPURegister ft) {
1012     bc1eqz(branch_offset(L, false)>>2, ft);
1013   }
1014   void bc1nez(int16_t offset, FPURegister ft);
1015   void bc1nez(Label* L, FPURegister ft) {
1016     bc1nez(branch_offset(L, false)>>2, ft);
1017   }
1018
1019   // Conditions and branches for non MIPSr6.
1020   void c(FPUCondition cond, SecondaryField fmt,
1021          FPURegister ft, FPURegister fs, uint16_t cc = 0);
1022   void c_s(FPUCondition cond, FPURegister ft, FPURegister fs, uint16_t cc = 0);
1023   void c_d(FPUCondition cond, FPURegister ft, FPURegister fs, uint16_t cc = 0);
1024
1025   void bc1f(int16_t offset, uint16_t cc = 0);
1026   void bc1f(Label* L, uint16_t cc = 0) {
1027     bc1f(branch_offset(L, false)>>2, cc);
1028   }
1029   void bc1t(int16_t offset, uint16_t cc = 0);
1030   void bc1t(Label* L, uint16_t cc = 0) {
1031     bc1t(branch_offset(L, false)>>2, cc);
1032   }
1033   void fcmp(FPURegister src1, const double src2, FPUCondition cond);
1034
1035   // Check the code size generated from label to here.
1036   int SizeOfCodeGeneratedSince(Label* label) {
1037     return pc_offset() - label->pos();
1038   }
1039
1040   // Check the number of instructions generated from label to here.
1041   int InstructionsGeneratedSince(Label* label) {
1042     return SizeOfCodeGeneratedSince(label) / kInstrSize;
1043   }
1044
1045   // Class for scoping postponing the trampoline pool generation.
1046   class BlockTrampolinePoolScope {
1047    public:
1048     explicit BlockTrampolinePoolScope(Assembler* assem) : assem_(assem) {
1049       assem_->StartBlockTrampolinePool();
1050     }
1051     ~BlockTrampolinePoolScope() {
1052       assem_->EndBlockTrampolinePool();
1053     }
1054
1055    private:
1056     Assembler* assem_;
1057
1058     DISALLOW_IMPLICIT_CONSTRUCTORS(BlockTrampolinePoolScope);
1059   };
1060
1061   // Class for postponing the assembly buffer growth. Typically used for
1062   // sequences of instructions that must be emitted as a unit, before
1063   // buffer growth (and relocation) can occur.
1064   // This blocking scope is not nestable.
1065   class BlockGrowBufferScope {
1066    public:
1067     explicit BlockGrowBufferScope(Assembler* assem) : assem_(assem) {
1068       assem_->StartBlockGrowBuffer();
1069     }
1070     ~BlockGrowBufferScope() {
1071       assem_->EndBlockGrowBuffer();
1072     }
1073
1074    private:
1075     Assembler* assem_;
1076
1077     DISALLOW_IMPLICIT_CONSTRUCTORS(BlockGrowBufferScope);
1078   };
1079
1080   // Debugging.
1081
1082   // Mark address of the ExitJSFrame code.
1083   void RecordJSReturn();
1084
1085   // Mark address of a debug break slot.
1086   void RecordDebugBreakSlot();
1087
1088   // Record the AST id of the CallIC being compiled, so that it can be placed
1089   // in the relocation information.
1090   void SetRecordedAstId(TypeFeedbackId ast_id) {
1091     DCHECK(recorded_ast_id_.IsNone());
1092     recorded_ast_id_ = ast_id;
1093   }
1094
1095   TypeFeedbackId RecordedAstId() {
1096     DCHECK(!recorded_ast_id_.IsNone());
1097     return recorded_ast_id_;
1098   }
1099
1100   void ClearRecordedAstId() { recorded_ast_id_ = TypeFeedbackId::None(); }
1101
1102   // Record a comment relocation entry that can be used by a disassembler.
1103   // Use --code-comments to enable.
1104   void RecordComment(const char* msg);
1105
1106   // Record a deoptimization reason that can be used by a log or cpu profiler.
1107   // Use --trace-deopt to enable.
1108   void RecordDeoptReason(const int reason, const SourcePosition position);
1109
1110   static int RelocateInternalReference(RelocInfo::Mode rmode, byte* pc,
1111                                        intptr_t pc_delta);
1112
1113   // Writes a single byte or word of data in the code stream.  Used for
1114   // inline tables, e.g., jump-tables.
1115   void db(uint8_t data);
1116   void dd(uint32_t data);
1117   void dq(uint64_t data);
1118   void dp(uintptr_t data) { dq(data); }
1119   void dd(Label* label);
1120
1121   // Emits the address of the code stub's first instruction.
1122   void emit_code_stub_address(Code* stub);
1123
1124   PositionsRecorder* positions_recorder() { return &positions_recorder_; }
1125
1126   // Postpone the generation of the trampoline pool for the specified number of
1127   // instructions.
1128   void BlockTrampolinePoolFor(int instructions);
1129
1130   // Check if there is less than kGap bytes available in the buffer.
1131   // If this is the case, we need to grow the buffer before emitting
1132   // an instruction or relocation information.
1133   inline bool overflow() const { return pc_ >= reloc_info_writer.pos() - kGap; }
1134
1135   // Get the number of bytes available in the buffer.
1136   inline int available_space() const { return reloc_info_writer.pos() - pc_; }
1137
1138   // Read/patch instructions.
1139   static Instr instr_at(byte* pc) { return *reinterpret_cast<Instr*>(pc); }
1140   static void instr_at_put(byte* pc, Instr instr) {
1141     *reinterpret_cast<Instr*>(pc) = instr;
1142   }
1143   Instr instr_at(int pos) { return *reinterpret_cast<Instr*>(buffer_ + pos); }
1144   void instr_at_put(int pos, Instr instr) {
1145     *reinterpret_cast<Instr*>(buffer_ + pos) = instr;
1146   }
1147
1148   // Check if an instruction is a branch of some kind.
1149   static bool IsBranch(Instr instr);
1150   static bool IsBeq(Instr instr);
1151   static bool IsBne(Instr instr);
1152
1153   static bool IsJump(Instr instr);
1154   static bool IsJ(Instr instr);
1155   static bool IsLui(Instr instr);
1156   static bool IsOri(Instr instr);
1157
1158   static bool IsJal(Instr instr);
1159   static bool IsJr(Instr instr);
1160   static bool IsJalr(Instr instr);
1161
1162   static bool IsNop(Instr instr, unsigned int type);
1163   static bool IsPop(Instr instr);
1164   static bool IsPush(Instr instr);
1165   static bool IsLwRegFpOffset(Instr instr);
1166   static bool IsSwRegFpOffset(Instr instr);
1167   static bool IsLwRegFpNegOffset(Instr instr);
1168   static bool IsSwRegFpNegOffset(Instr instr);
1169
1170   static Register GetRtReg(Instr instr);
1171   static Register GetRsReg(Instr instr);
1172   static Register GetRdReg(Instr instr);
1173
1174   static uint32_t GetRt(Instr instr);
1175   static uint32_t GetRtField(Instr instr);
1176   static uint32_t GetRs(Instr instr);
1177   static uint32_t GetRsField(Instr instr);
1178   static uint32_t GetRd(Instr instr);
1179   static uint32_t GetRdField(Instr instr);
1180   static uint32_t GetSa(Instr instr);
1181   static uint32_t GetSaField(Instr instr);
1182   static uint32_t GetOpcodeField(Instr instr);
1183   static uint32_t GetFunction(Instr instr);
1184   static uint32_t GetFunctionField(Instr instr);
1185   static uint32_t GetImmediate16(Instr instr);
1186   static uint32_t GetLabelConst(Instr instr);
1187
1188   static int32_t GetBranchOffset(Instr instr);
1189   static bool IsLw(Instr instr);
1190   static int16_t GetLwOffset(Instr instr);
1191   static Instr SetLwOffset(Instr instr, int16_t offset);
1192
1193   static bool IsSw(Instr instr);
1194   static Instr SetSwOffset(Instr instr, int16_t offset);
1195   static bool IsAddImmediate(Instr instr);
1196   static Instr SetAddImmediateOffset(Instr instr, int16_t offset);
1197
1198   static bool IsAndImmediate(Instr instr);
1199   static bool IsEmittedConstant(Instr instr);
1200
1201   void CheckTrampolinePool();
1202
1203   void PatchConstantPoolAccessInstruction(int pc_offset, int offset,
1204                                           ConstantPoolEntry::Access access,
1205                                           ConstantPoolEntry::Type type) {
1206     // No embedded constant pool support.
1207     UNREACHABLE();
1208   }
1209
1210  protected:
1211   // Relocation for a type-recording IC has the AST id added to it.  This
1212   // member variable is a way to pass the information from the call site to
1213   // the relocation info.
1214   TypeFeedbackId recorded_ast_id_;
1215
1216   inline static void set_target_internal_reference_encoded_at(Address pc,
1217                                                               Address target);
1218
1219   int64_t buffer_space() const { return reloc_info_writer.pos() - pc_; }
1220
1221   // Decode branch instruction at pos and return branch target pos.
1222   int target_at(int pos, bool is_internal);
1223
1224   // Patch branch instruction at pos to branch to given branch target pos.
1225   void target_at_put(int pos, int target_pos, bool is_internal);
1226
1227   // Say if we need to relocate with this mode.
1228   bool MustUseReg(RelocInfo::Mode rmode);
1229
1230   // Record reloc info for current pc_.
1231   void RecordRelocInfo(RelocInfo::Mode rmode, intptr_t data = 0);
1232
1233   // Block the emission of the trampoline pool before pc_offset.
1234   void BlockTrampolinePoolBefore(int pc_offset) {
1235     if (no_trampoline_pool_before_ < pc_offset)
1236       no_trampoline_pool_before_ = pc_offset;
1237   }
1238
1239   void StartBlockTrampolinePool() {
1240     trampoline_pool_blocked_nesting_++;
1241   }
1242
1243   void EndBlockTrampolinePool() {
1244     trampoline_pool_blocked_nesting_--;
1245   }
1246
1247   bool is_trampoline_pool_blocked() const {
1248     return trampoline_pool_blocked_nesting_ > 0;
1249   }
1250
1251   bool has_exception() const {
1252     return internal_trampoline_exception_;
1253   }
1254
1255   void DoubleAsTwoUInt32(double d, uint32_t* lo, uint32_t* hi);
1256
1257   bool is_trampoline_emitted() const {
1258     return trampoline_emitted_;
1259   }
1260
1261   // Temporarily block automatic assembly buffer growth.
1262   void StartBlockGrowBuffer() {
1263     DCHECK(!block_buffer_growth_);
1264     block_buffer_growth_ = true;
1265   }
1266
1267   void EndBlockGrowBuffer() {
1268     DCHECK(block_buffer_growth_);
1269     block_buffer_growth_ = false;
1270   }
1271
1272   bool is_buffer_growth_blocked() const {
1273     return block_buffer_growth_;
1274   }
1275
1276  private:
1277   // Buffer size and constant pool distance are checked together at regular
1278   // intervals of kBufferCheckInterval emitted bytes.
1279   static const int kBufferCheckInterval = 1*KB/2;
1280
1281   // Code generation.
1282   // The relocation writer's position is at least kGap bytes below the end of
1283   // the generated instructions. This is so that multi-instruction sequences do
1284   // not have to check for overflow. The same is true for writes of large
1285   // relocation info entries.
1286   static const int kGap = 32;
1287
1288
1289   // Repeated checking whether the trampoline pool should be emitted is rather
1290   // expensive. By default we only check again once a number of instructions
1291   // has been generated.
1292   static const int kCheckConstIntervalInst = 32;
1293   static const int kCheckConstInterval = kCheckConstIntervalInst * kInstrSize;
1294
1295   int next_buffer_check_;  // pc offset of next buffer check.
1296
1297   // Emission of the trampoline pool may be blocked in some code sequences.
1298   int trampoline_pool_blocked_nesting_;  // Block emission if this is not zero.
1299   int no_trampoline_pool_before_;  // Block emission before this pc offset.
1300
1301   // Keep track of the last emitted pool to guarantee a maximal distance.
1302   int last_trampoline_pool_end_;  // pc offset of the end of the last pool.
1303
1304   // Automatic growth of the assembly buffer may be blocked for some sequences.
1305   bool block_buffer_growth_;  // Block growth when true.
1306
1307   // Relocation information generation.
1308   // Each relocation is encoded as a variable size value.
1309   static const int kMaxRelocSize = RelocInfoWriter::kMaxSize;
1310   RelocInfoWriter reloc_info_writer;
1311
1312   // The bound position, before this we cannot do instruction elimination.
1313   int last_bound_pos_;
1314
1315   // Code emission.
1316   inline void CheckBuffer();
1317   void GrowBuffer();
1318   inline void emit(Instr x);
1319   inline void emit(uint64_t x);
1320   inline void CheckTrampolinePoolQuick();
1321
1322   // Instruction generation.
1323   // We have 3 different kind of encoding layout on MIPS.
1324   // However due to many different types of objects encoded in the same fields
1325   // we have quite a few aliases for each mode.
1326   // Using the same structure to refer to Register and FPURegister would spare a
1327   // few aliases, but mixing both does not look clean to me.
1328   // Anyway we could surely implement this differently.
1329
1330   void GenInstrRegister(Opcode opcode,
1331                         Register rs,
1332                         Register rt,
1333                         Register rd,
1334                         uint16_t sa = 0,
1335                         SecondaryField func = NULLSF);
1336
1337   void GenInstrRegister(Opcode opcode,
1338                         Register rs,
1339                         Register rt,
1340                         uint16_t msb,
1341                         uint16_t lsb,
1342                         SecondaryField func);
1343
1344   void GenInstrRegister(Opcode opcode,
1345                         SecondaryField fmt,
1346                         FPURegister ft,
1347                         FPURegister fs,
1348                         FPURegister fd,
1349                         SecondaryField func = NULLSF);
1350
1351   void GenInstrRegister(Opcode opcode,
1352                         FPURegister fr,
1353                         FPURegister ft,
1354                         FPURegister fs,
1355                         FPURegister fd,
1356                         SecondaryField func = NULLSF);
1357
1358   void GenInstrRegister(Opcode opcode,
1359                         SecondaryField fmt,
1360                         Register rt,
1361                         FPURegister fs,
1362                         FPURegister fd,
1363                         SecondaryField func = NULLSF);
1364
1365   void GenInstrRegister(Opcode opcode,
1366                         SecondaryField fmt,
1367                         Register rt,
1368                         FPUControlRegister fs,
1369                         SecondaryField func = NULLSF);
1370
1371
1372   void GenInstrImmediate(Opcode opcode,
1373                          Register rs,
1374                          Register rt,
1375                          int32_t  j);
1376   void GenInstrImmediate(Opcode opcode,
1377                          Register rs,
1378                          SecondaryField SF,
1379                          int32_t  j);
1380   void GenInstrImmediate(Opcode opcode,
1381                          Register r1,
1382                          FPURegister r2,
1383                          int32_t  j);
1384
1385
1386   void GenInstrJump(Opcode opcode,
1387                      uint32_t address);
1388
1389   // Helpers.
1390   void LoadRegPlusOffsetToAt(const MemOperand& src);
1391
1392   // Labels.
1393   void print(Label* L);
1394   void bind_to(Label* L, int pos);
1395   void next(Label* L, bool is_internal);
1396
1397   // One trampoline consists of:
1398   // - space for trampoline slots,
1399   // - space for labels.
1400   //
1401   // Space for trampoline slots is equal to slot_count * 2 * kInstrSize.
1402   // Space for trampoline slots preceeds space for labels. Each label is of one
1403   // instruction size, so total amount for labels is equal to
1404   // label_count *  kInstrSize.
1405   class Trampoline {
1406    public:
1407     Trampoline() {
1408       start_ = 0;
1409       next_slot_ = 0;
1410       free_slot_count_ = 0;
1411       end_ = 0;
1412     }
1413     Trampoline(int start, int slot_count) {
1414       start_ = start;
1415       next_slot_ = start;
1416       free_slot_count_ = slot_count;
1417       end_ = start + slot_count * kTrampolineSlotsSize;
1418     }
1419     int start() {
1420       return start_;
1421     }
1422     int end() {
1423       return end_;
1424     }
1425     int take_slot() {
1426       int trampoline_slot = kInvalidSlotPos;
1427       if (free_slot_count_ <= 0) {
1428         // We have run out of space on trampolines.
1429         // Make sure we fail in debug mode, so we become aware of each case
1430         // when this happens.
1431         DCHECK(0);
1432         // Internal exception will be caught.
1433       } else {
1434         trampoline_slot = next_slot_;
1435         free_slot_count_--;
1436         next_slot_ += kTrampolineSlotsSize;
1437       }
1438       return trampoline_slot;
1439     }
1440
1441    private:
1442     int start_;
1443     int end_;
1444     int next_slot_;
1445     int free_slot_count_;
1446   };
1447
1448   int32_t get_trampoline_entry(int32_t pos);
1449   int unbound_labels_count_;
1450   // If trampoline is emitted, generated code is becoming large. As this is
1451   // already a slow case which can possibly break our code generation for the
1452   // extreme case, we use this information to trigger different mode of
1453   // branch instruction generation, where we use jump instructions rather
1454   // than regular branch instructions.
1455   bool trampoline_emitted_;
1456   static const int kTrampolineSlotsSize = 6 * kInstrSize;
1457   static const int kMaxBranchOffset = (1 << (18 - 1)) - 1;
1458   static const int kInvalidSlotPos = -1;
1459
1460   // Internal reference positions, required for unbounded internal reference
1461   // labels.
1462   std::set<int64_t> internal_reference_positions_;
1463
1464   Trampoline trampoline_;
1465   bool internal_trampoline_exception_;
1466
1467   friend class RegExpMacroAssemblerMIPS;
1468   friend class RelocInfo;
1469   friend class CodePatcher;
1470   friend class BlockTrampolinePoolScope;
1471
1472   PositionsRecorder positions_recorder_;
1473   friend class PositionsRecorder;
1474   friend class EnsureSpace;
1475 };
1476
1477
1478 class EnsureSpace BASE_EMBEDDED {
1479  public:
1480   explicit EnsureSpace(Assembler* assembler) {
1481     assembler->CheckBuffer();
1482   }
1483 };
1484
1485 } }  // namespace v8::internal
1486
1487 #endif  // V8_ARM_ASSEMBLER_MIPS_H_