src/mips64/assembler-mips64.h

   1 // Copyright (c) 1994-2006 Sun Microsystems Inc.
   2 // All Rights Reserved.
   3 //
   4 // Redistribution and use in source and binary forms, with or without
   5 // modification, are permitted provided that the following conditions are
   6 // met:
   7 //
   8 // - Redistributions of source code must retain the above copyright notice,
   9 // this list of conditions and the following disclaimer.
  10 //
  11 // - Redistribution in binary form must reproduce the above copyright
  12 // notice, this list of conditions and the following disclaimer in the
  13 // documentation and/or other materials provided with the distribution.
  14 //
  15 // - Neither the name of Sun Microsystems or the names of contributors may
  16 // be used to endorse or promote products derived from this software without
  17 // specific prior written permission.
  18 //
  19 // THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS
  20 // IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO,
  21 // THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR
  22 // PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR
  23 // CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL,
  24 // EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO,
  25 // PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR
  26 // PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF
  27 // LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING
  28 // NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS
  29 // SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  30
  31 // The original source code covered by the above license above has been
  32 // modified significantly by Google Inc.
  33 // Copyright 2012 the V8 project authors. All rights reserved.
  34
  35
  36 #ifndef V8_MIPS_ASSEMBLER_MIPS_H_
  37 #define V8_MIPS_ASSEMBLER_MIPS_H_
  38
  39 #include <stdio.h>
  40 #include "src/assembler.h"
  41 #include "src/mips64/constants-mips64.h"
  42 #include "src/serialize.h"
  43
  44 namespace v8 {
  45 namespace internal {
  46
  47 // CPU Registers.
  48 //
  49 // 1) We would prefer to use an enum, but enum values are assignment-
  50 // compatible with int, which has caused code-generation bugs.
  51 //
  52 // 2) We would prefer to use a class instead of a struct but we don't like
  53 // the register initialization to depend on the particular initialization
  54 // order (which appears to be different on OS X, Linux, and Windows for the
  55 // installed versions of C++ we tried). Using a struct permits C-style
  56 // "initialization". Also, the Register objects cannot be const as this
  57 // forces initialization stubs in MSVC, making us dependent on initialization
  58 // order.
  59 //
  60 // 3) By not using an enum, we are possibly preventing the compiler from
  61 // doing certain constant folds, which may significantly reduce the
  62 // code generated for some assembly instructions (because they boil down
  63 // to a few constants). If this is a problem, we could change the code
  64 // such that we use an enum in optimized mode, and the struct in debug
  65 // mode. This way we get the compile-time error checking in debug mode
  66 // and best performance in optimized code.
  67
  68
  69 // -----------------------------------------------------------------------------
  70 // Implementation of Register and FPURegister.
  71
  72 // Core register.
  73 struct Register {
  74   static const int kNumRegisters = v8::internal::kNumRegisters;
  75   static const int kMaxNumAllocatableRegisters = 14;  // v0 through t6 and cp.
  76   static const int kSizeInBytes = 8;
  77   static const int kCpRegister = 23;  // cp (s7) is the 23rd register.
  78
  79   inline static int NumAllocatableRegisters();
  80
  81   static int ToAllocationIndex(Register reg) {
  82     DCHECK((reg.code() - 2) < (kMaxNumAllocatableRegisters - 1) ||
  83            reg.is(from_code(kCpRegister)));
  84     return reg.is(from_code(kCpRegister)) ?
  85            kMaxNumAllocatableRegisters - 1 :  // Return last index for 'cp'.
  86            reg.code() - 2;  // zero_reg and 'at' are skipped.
  87   }
  88
  89   static Register FromAllocationIndex(int index) {
  90     DCHECK(index >= 0 && index < kMaxNumAllocatableRegisters);
  91     return index == kMaxNumAllocatableRegisters - 1 ?
  92            from_code(kCpRegister) :  // Last index is always the 'cp' register.
  93            from_code(index + 2);  // zero_reg and 'at' are skipped.
  94   }
  95
  96   static const char* AllocationIndexToString(int index) {
  97     DCHECK(index >= 0 && index < kMaxNumAllocatableRegisters);
  98     const char* const names[] = {
  99       "v0",
 100       "v1",
 101       "a0",
 102       "a1",
 103       "a2",
 104       "a3",
 105       "a4",
 106       "a5",
 107       "a6",
 108       "a7",
 109       "t0",
 110       "t1",
 111       "t2",
 112       "s7",
 113     };
 114     return names[index];
 115   }
 116
 117   static Register from_code(int code) {
 118     Register r = { code };
 119     return r;
 120   }
 121
 122   bool is_valid() const { return 0 <= code_ && code_ < kNumRegisters; }
 123   bool is(Register reg) const { return code_ == reg.code_; }
 124   int code() const {
 125     DCHECK(is_valid());
 126     return code_;
 127   }
 128   int bit() const {
 129     DCHECK(is_valid());
 130     return 1 << code_;
 131   }
 132
 133   // Unfortunately we can't make this private in a struct.
 134   int code_;
 135 };
 136
 137 #define REGISTER(N, C) \
 138   const int kRegister_ ## N ## _Code = C; \
 139   const Register N = { C }
 140
 141 REGISTER(no_reg, -1);
 142 // Always zero.
 143 REGISTER(zero_reg, 0);
 144 // at: Reserved for synthetic instructions.
 145 REGISTER(at, 1);
 146 // v0, v1: Used when returning multiple values from subroutines.
 147 REGISTER(v0, 2);
 148 REGISTER(v1, 3);
 149 // a0 - a4: Used to pass non-FP parameters.
 150 REGISTER(a0, 4);
 151 REGISTER(a1, 5);
 152 REGISTER(a2, 6);
 153 REGISTER(a3, 7);
 154 // a4 - a7 t0 - t3: Can be used without reservation, act as temporary registers
 155 // and are allowed to be destroyed by subroutines.
 156 REGISTER(a4, 8);
 157 REGISTER(a5, 9);
 158 REGISTER(a6, 10);
 159 REGISTER(a7, 11);
 160 REGISTER(t0, 12);
 161 REGISTER(t1, 13);
 162 REGISTER(t2, 14);
 163 REGISTER(t3, 15);
 164 // s0 - s7: Subroutine register variables. Subroutines that write to these
 165 // registers must restore their values before exiting so that the caller can
 166 // expect the values to be preserved.
 167 REGISTER(s0, 16);
 168 REGISTER(s1, 17);
 169 REGISTER(s2, 18);
 170 REGISTER(s3, 19);
 171 REGISTER(s4, 20);
 172 REGISTER(s5, 21);
 173 REGISTER(s6, 22);
 174 REGISTER(s7, 23);
 175 REGISTER(t8, 24);
 176 REGISTER(t9, 25);
 177 // k0, k1: Reserved for system calls and interrupt handlers.
 178 REGISTER(k0, 26);
 179 REGISTER(k1, 27);
 180 // gp: Reserved.
 181 REGISTER(gp, 28);
 182 // sp: Stack pointer.
 183 REGISTER(sp, 29);
 184 // fp: Frame pointer.
 185 REGISTER(fp, 30);
 186 // ra: Return address pointer.
 187 REGISTER(ra, 31);
 188
 189 #undef REGISTER
 190
 191
 192 int ToNumber(Register reg);
 193
 194 Register ToRegister(int num);
 195
 196 // Coprocessor register.
 197 struct FPURegister {
 198   static const int kMaxNumRegisters = v8::internal::kNumFPURegisters;
 199
 200   // TODO(plind): Warning, inconsistent numbering here. kNumFPURegisters refers
 201   // to number of 32-bit FPU regs, but kNumAllocatableRegisters refers to
 202   // number of Double regs (64-bit regs, or FPU-reg-pairs).
 203
 204   // A few double registers are reserved: one as a scratch register and one to
 205   // hold 0.0.
 206   //  f28: 0.0
 207   //  f30: scratch register.
 208   static const int kNumReservedRegisters = 2;
 209   static const int kMaxNumAllocatableRegisters = kMaxNumRegisters / 2 -
 210       kNumReservedRegisters;
 211
 212   inline static int NumRegisters();
 213   inline static int NumAllocatableRegisters();
 214
 215   // TODO(turbofan): Proper support for float32.
 216   inline static int NumAllocatableAliasedRegisters();
 217
 218   inline static int ToAllocationIndex(FPURegister reg);
 219   static const char* AllocationIndexToString(int index);
 220
 221   static FPURegister FromAllocationIndex(int index) {
 222     DCHECK(index >= 0 && index < kMaxNumAllocatableRegisters);
 223     return from_code(index * 2);
 224   }
 225
 226   static FPURegister from_code(int code) {
 227     FPURegister r = { code };
 228     return r;
 229   }
 230
 231   bool is_valid() const { return 0 <= code_ && code_ < kMaxNumRegisters ; }
 232   bool is(FPURegister creg) const { return code_ == creg.code_; }
 233   FPURegister low() const {
 234     // TODO(plind): Create DCHECK for FR=0 mode. This usage suspect for FR=1.
 235     // Find low reg of a Double-reg pair, which is the reg itself.
 236     DCHECK(code_ % 2 == 0);  // Specified Double reg must be even.
 237     FPURegister reg;
 238     reg.code_ = code_;
 239     DCHECK(reg.is_valid());
 240     return reg;
 241   }
 242   FPURegister high() const {
 243     // TODO(plind): Create DCHECK for FR=0 mode. This usage illegal in FR=1.
 244     // Find high reg of a Doubel-reg pair, which is reg + 1.
 245     DCHECK(code_ % 2 == 0);  // Specified Double reg must be even.
 246     FPURegister reg;
 247     reg.code_ = code_ + 1;
 248     DCHECK(reg.is_valid());
 249     return reg;
 250   }
 251
 252   int code() const {
 253     DCHECK(is_valid());
 254     return code_;
 255   }
 256   int bit() const {
 257     DCHECK(is_valid());
 258     return 1 << code_;
 259   }
 260   void setcode(int f) {
 261     code_ = f;
 262     DCHECK(is_valid());
 263   }
 264   // Unfortunately we can't make this private in a struct.
 265   int code_;
 266 };
 267
 268 // V8 now supports the O32 ABI, and the FPU Registers are organized as 32
 269 // 32-bit registers, f0 through f31. When used as 'double' they are used
 270 // in pairs, starting with the even numbered register. So a double operation
 271 // on f0 really uses f0 and f1.
 272 // (Modern mips hardware also supports 32 64-bit registers, via setting
 273 // (privileged) Status Register FR bit to 1. This is used by the N32 ABI,
 274 // but it is not in common use. Someday we will want to support this in v8.)
 275
 276 // For O32 ABI, Floats and Doubles refer to same set of 32 32-bit registers.
 277 typedef FPURegister DoubleRegister;
 278 typedef FPURegister FloatRegister;
 279
 280 const FPURegister no_freg = { -1 };
 281
 282 const FPURegister f0 = { 0 };  // Return value in hard float mode.
 283 const FPURegister f1 = { 1 };
 284 const FPURegister f2 = { 2 };
 285 const FPURegister f3 = { 3 };
 286 const FPURegister f4 = { 4 };
 287 const FPURegister f5 = { 5 };
 288 const FPURegister f6 = { 6 };
 289 const FPURegister f7 = { 7 };
 290 const FPURegister f8 = { 8 };
 291 const FPURegister f9 = { 9 };
 292 const FPURegister f10 = { 10 };
 293 const FPURegister f11 = { 11 };
 294 const FPURegister f12 = { 12 };  // Arg 0 in hard float mode.
 295 const FPURegister f13 = { 13 };
 296 const FPURegister f14 = { 14 };  // Arg 1 in hard float mode.
 297 const FPURegister f15 = { 15 };
 298 const FPURegister f16 = { 16 };
 299 const FPURegister f17 = { 17 };
 300 const FPURegister f18 = { 18 };
 301 const FPURegister f19 = { 19 };
 302 const FPURegister f20 = { 20 };
 303 const FPURegister f21 = { 21 };
 304 const FPURegister f22 = { 22 };
 305 const FPURegister f23 = { 23 };
 306 const FPURegister f24 = { 24 };
 307 const FPURegister f25 = { 25 };
 308 const FPURegister f26 = { 26 };
 309 const FPURegister f27 = { 27 };
 310 const FPURegister f28 = { 28 };
 311 const FPURegister f29 = { 29 };
 312 const FPURegister f30 = { 30 };
 313 const FPURegister f31 = { 31 };
 314
 315 // Register aliases.
 316 // cp is assumed to be a callee saved register.
 317 // Defined using #define instead of "static const Register&" because Clang
 318 // complains otherwise when a compilation unit that includes this header
 319 // doesn't use the variables.
 320 #define kRootRegister s6
 321 #define cp s7
 322 #define kLithiumScratchReg s3
 323 #define kLithiumScratchReg2 s4
 324 #define kLithiumScratchDouble f30
 325 #define kDoubleRegZero f28
 326 // Used on mips64r6 for compare operations.
 327 #define kDoubleCompareReg f31
 328
 329 // FPU (coprocessor 1) control registers.
 330 // Currently only FCSR (#31) is implemented.
 331 struct FPUControlRegister {
 332   bool is_valid() const { return code_ == kFCSRRegister; }
 333   bool is(FPUControlRegister creg) const { return code_ == creg.code_; }
 334   int code() const {
 335     DCHECK(is_valid());
 336     return code_;
 337   }
 338   int bit() const {
 339     DCHECK(is_valid());
 340     return 1 << code_;
 341   }
 342   void setcode(int f) {
 343     code_ = f;
 344     DCHECK(is_valid());
 345   }
 346   // Unfortunately we can't make this private in a struct.
 347   int code_;
 348 };
 349
 350 const FPUControlRegister no_fpucreg = { kInvalidFPUControlRegister };
 351 const FPUControlRegister FCSR = { kFCSRRegister };
 352
 353
 354 // -----------------------------------------------------------------------------
 355 // Machine instruction Operands.
 356 const int kSmiShift = kSmiTagSize + kSmiShiftSize;
 357 const uint64_t kSmiShiftMask = (1UL << kSmiShift) - 1;
 358 // Class Operand represents a shifter operand in data processing instructions.
 359 class Operand BASE_EMBEDDED {
 360  public:
 361   // Immediate.
 362   INLINE(explicit Operand(int64_t immediate,
 363          RelocInfo::Mode rmode = RelocInfo::NONE64));
 364   INLINE(explicit Operand(const ExternalReference& f));
 365   INLINE(explicit Operand(const char* s));
 366   INLINE(explicit Operand(Object** opp));
 367   INLINE(explicit Operand(Context** cpp));
 368   explicit Operand(Handle<Object> handle);
 369   INLINE(explicit Operand(Smi* value));
 370
 371   // Register.
 372   INLINE(explicit Operand(Register rm));
 373
 374   // Return true if this is a register operand.
 375   INLINE(bool is_reg() const);
 376
 377   inline int64_t immediate() const {
 378     DCHECK(!is_reg());
 379     return imm64_;
 380   }
 381
 382   Register rm() const { return rm_; }
 383
 384  private:
 385   Register rm_;
 386   int64_t imm64_;  // Valid if rm_ == no_reg.
 387   RelocInfo::Mode rmode_;
 388
 389   friend class Assembler;
 390   friend class MacroAssembler;
 391 };
 392
 393
 394 // On MIPS we have only one adressing mode with base_reg + offset.
 395 // Class MemOperand represents a memory operand in load and store instructions.
 396 class MemOperand : public Operand {
 397  public:
 398   // Immediate value attached to offset.
 399   enum OffsetAddend {
 400     offset_minus_one = -1,
 401     offset_zero = 0
 402   };
 403
 404   explicit MemOperand(Register rn, int64_t offset = 0);
 405   explicit MemOperand(Register rn, int64_t unit, int64_t multiplier,
 406                       OffsetAddend offset_addend = offset_zero);
 407   int32_t offset() const { return offset_; }
 408
 409   bool OffsetIsInt16Encodable() const {
 410     return is_int16(offset_);
 411   }
 412
 413  private:
 414   int32_t offset_;
 415
 416   friend class Assembler;
 417 };
 418
 419
 420 class Assembler : public AssemblerBase {
 421  public:
 422   // Create an assembler. Instructions and relocation information are emitted
 423   // into a buffer, with the instructions starting from the beginning and the
 424   // relocation information starting from the end of the buffer. See CodeDesc
 425   // for a detailed comment on the layout (globals.h).
 426   //
 427   // If the provided buffer is NULL, the assembler allocates and grows its own
 428   // buffer, and buffer_size determines the initial buffer size. The buffer is
 429   // owned by the assembler and deallocated upon destruction of the assembler.
 430   //
 431   // If the provided buffer is not NULL, the assembler uses the provided buffer
 432   // for code generation and assumes its size to be buffer_size. If the buffer
 433   // is too small, a fatal error occurs. No deallocation of the buffer is done
 434   // upon destruction of the assembler.
 435   Assembler(Isolate* isolate, void* buffer, int buffer_size);
 436   virtual ~Assembler() { }
 437
 438   // GetCode emits any pending (non-emitted) code and fills the descriptor
 439   // desc. GetCode() is idempotent; it returns the same result if no other
 440   // Assembler functions are invoked in between GetCode() calls.
 441   void GetCode(CodeDesc* desc);
 442
 443   // Label operations & relative jumps (PPUM Appendix D).
 444   //
 445   // Takes a branch opcode (cc) and a label (L) and generates
 446   // either a backward branch or a forward branch and links it
 447   // to the label fixup chain. Usage:
 448   //
 449   // Label L;    // unbound label
 450   // j(cc, &L);  // forward branch to unbound label
 451   // bind(&L);   // bind label to the current pc
 452   // j(cc, &L);  // backward branch to bound label
 453   // bind(&L);   // illegal: a label may be bound only once
 454   //
 455   // Note: The same Label can be used for forward and backward branches
 456   // but it may be bound only once.
 457   void bind(Label* L);  // Binds an unbound label L to current code position.
 458   // Determines if Label is bound and near enough so that branch instruction
 459   // can be used to reach it, instead of jump instruction.
 460   bool is_near(Label* L);
 461
 462   // Returns the branch offset to the given label from the current code
 463   // position. Links the label to the current position if it is still unbound.
 464   // Manages the jump elimination optimization if the second parameter is true.
 465   int32_t branch_offset(Label* L, bool jump_elimination_allowed);
 466   int32_t branch_offset_compact(Label* L, bool jump_elimination_allowed);
 467   int32_t branch_offset21(Label* L, bool jump_elimination_allowed);
 468   int32_t branch_offset21_compact(Label* L, bool jump_elimination_allowed);
 469   int32_t shifted_branch_offset(Label* L, bool jump_elimination_allowed) {
 470     int32_t o = branch_offset(L, jump_elimination_allowed);
 471     DCHECK((o & 3) == 0);   // Assert the offset is aligned.
 472     return o >> 2;
 473   }
 474   int32_t shifted_branch_offset_compact(Label* L,
 475       bool jump_elimination_allowed) {
 476     int32_t o = branch_offset_compact(L, jump_elimination_allowed);
 477     DCHECK((o & 3) == 0);   // Assert the offset is aligned.
 478     return o >> 2;
 479   }
 480   uint64_t jump_address(Label* L);
 481
 482   // Puts a labels target address at the given position.
 483   // The high 8 bits are set to zero.
 484   void label_at_put(Label* L, int at_offset);
 485
 486   // Read/Modify the code target address in the branch/call instruction at pc.
 487   static Address target_address_at(Address pc);
 488   static void set_target_address_at(Address pc,
 489                                     Address target,
 490                                     ICacheFlushMode icache_flush_mode =
 491                                         FLUSH_ICACHE_IF_NEEDED);
 492   // On MIPS there is no Constant Pool so we skip that parameter.
 493   INLINE(static Address target_address_at(Address pc,
 494                                           ConstantPoolArray* constant_pool)) {
 495     return target_address_at(pc);
 496   }
 497   INLINE(static void set_target_address_at(Address pc,
 498                                            ConstantPoolArray* constant_pool,
 499                                            Address target,
 500                                            ICacheFlushMode icache_flush_mode =
 501                                                FLUSH_ICACHE_IF_NEEDED)) {
 502     set_target_address_at(pc, target, icache_flush_mode);
 503   }
 504   INLINE(static Address target_address_at(Address pc, Code* code)) {
 505     ConstantPoolArray* constant_pool = code ? code->constant_pool() : NULL;
 506     return target_address_at(pc, constant_pool);
 507   }
 508   INLINE(static void set_target_address_at(Address pc,
 509                                            Code* code,
 510                                            Address target,
 511                                            ICacheFlushMode icache_flush_mode =
 512                                                FLUSH_ICACHE_IF_NEEDED)) {
 513     ConstantPoolArray* constant_pool = code ? code->constant_pool() : NULL;
 514     set_target_address_at(pc, constant_pool, target, icache_flush_mode);
 515   }
 516
 517   // Return the code target address at a call site from the return address
 518   // of that call in the instruction stream.
 519   inline static Address target_address_from_return_address(Address pc);
 520
 521   // Return the code target address of the patch debug break slot
 522   inline static Address break_address_from_return_address(Address pc);
 523
 524   static void JumpLabelToJumpRegister(Address pc);
 525
 526   static void QuietNaN(HeapObject* nan);
 527
 528   // This sets the branch destination (which gets loaded at the call address).
 529   // This is for calls and branches within generated code.  The serializer
 530   // has already deserialized the lui/ori instructions etc.
 531   inline static void deserialization_set_special_target_at(
 532       Address instruction_payload, Code* code, Address target) {
 533     set_target_address_at(
 534         instruction_payload - kInstructionsFor64BitConstant * kInstrSize,
 535         code,
 536         target);
 537   }
 538
 539   // Size of an instruction.
 540   static const int kInstrSize = sizeof(Instr);
 541
 542   // Difference between address of current opcode and target address offset.
 543   static const int kBranchPCOffset = 4;
 544
 545   // Here we are patching the address in the LUI/ORI instruction pair.
 546   // These values are used in the serialization process and must be zero for
 547   // MIPS platform, as Code, Embedded Object or External-reference pointers
 548   // are split across two consecutive instructions and don't exist separately
 549   // in the code, so the serializer should not step forwards in memory after
 550   // a target is resolved and written.
 551   static const int kSpecialTargetSize = 0;
 552
 553   // Number of consecutive instructions used to store 32bit/64bit constant.
 554   // Before jump-optimizations, this constant was used in
 555   // RelocInfo::target_address_address() function to tell serializer address of
 556   // the instruction that follows LUI/ORI instruction pair. Now, with new jump
 557   // optimization, where jump-through-register instruction that usually
 558   // follows LUI/ORI pair is substituted with J/JAL, this constant equals
 559   // to 3 instructions (LUI+ORI+J/JAL/JR/JALR).
 560   static const int kInstructionsFor32BitConstant = 3;
 561   static const int kInstructionsFor64BitConstant = 5;
 562
 563   // Distance between the instruction referring to the address of the call
 564   // target and the return address.
 565   static const int kCallTargetAddressOffset = 6 * kInstrSize;
 566
 567   // Distance between start of patched return sequence and the emitted address
 568   // to jump to.
 569   static const int kPatchReturnSequenceAddressOffset = 0;
 570
 571   // Distance between start of patched debug break slot and the emitted address
 572   // to jump to.
 573   static const int kPatchDebugBreakSlotAddressOffset =  0 * kInstrSize;
 574
 575   // Difference between address of current opcode and value read from pc
 576   // register.
 577   static const int kPcLoadDelta = 4;
 578
 579   static const int kPatchDebugBreakSlotReturnOffset = 6 * kInstrSize;
 580
 581   // Number of instructions used for the JS return sequence. The constant is
 582   // used by the debugger to patch the JS return sequence.
 583   static const int kJSReturnSequenceInstructions = 7;
 584   static const int kDebugBreakSlotInstructions = 6;
 585   static const int kDebugBreakSlotLength =
 586       kDebugBreakSlotInstructions * kInstrSize;
 587
 588
 589   // ---------------------------------------------------------------------------
 590   // Code generation.
 591
 592   // Insert the smallest number of nop instructions
 593   // possible to align the pc offset to a multiple
 594   // of m. m must be a power of 2 (>= 4).
 595   void Align(int m);
 596   // Aligns code to something that's optimal for a jump target for the platform.
 597   void CodeTargetAlign();
 598
 599   // Different nop operations are used by the code generator to detect certain
 600   // states of the generated code.
 601   enum NopMarkerTypes {
 602     NON_MARKING_NOP = 0,
 603     DEBUG_BREAK_NOP,
 604     // IC markers.
 605     PROPERTY_ACCESS_INLINED,
 606     PROPERTY_ACCESS_INLINED_CONTEXT,
 607     PROPERTY_ACCESS_INLINED_CONTEXT_DONT_DELETE,
 608     // Helper values.
 609     LAST_CODE_MARKER,
 610     FIRST_IC_MARKER = PROPERTY_ACCESS_INLINED,
 611     // Code aging
 612     CODE_AGE_MARKER_NOP = 6,
 613     CODE_AGE_SEQUENCE_NOP
 614   };
 615
 616   // Type == 0 is the default non-marking nop. For mips this is a
 617   // sll(zero_reg, zero_reg, 0). We use rt_reg == at for non-zero
 618   // marking, to avoid conflict with ssnop and ehb instructions.
 619   void nop(unsigned int type = 0) {
 620     DCHECK(type < 32);
 621     Register nop_rt_reg = (type == 0) ? zero_reg : at;
 622     sll(zero_reg, nop_rt_reg, type, true);
 623   }
 624
 625
 626   // --------Branch-and-jump-instructions----------
 627   // We don't use likely variant of instructions.
 628   void b(int16_t offset);
 629   void b(Label* L) { b(branch_offset(L, false)>>2); }
 630   void bal(int16_t offset);
 631   void bal(Label* L) { bal(branch_offset(L, false)>>2); }
 632
 633   void beq(Register rs, Register rt, int16_t offset);
 634   void beq(Register rs, Register rt, Label* L) {
 635     beq(rs, rt, branch_offset(L, false) >> 2);
 636   }
 637   void bgez(Register rs, int16_t offset);
 638   void bgezc(Register rt, int16_t offset);
 639   void bgezc(Register rt, Label* L) {
 640     bgezc(rt, branch_offset_compact(L, false)>>2);
 641   }
 642   void bgeuc(Register rs, Register rt, int16_t offset);
 643   void bgeuc(Register rs, Register rt, Label* L) {
 644     bgeuc(rs, rt, branch_offset_compact(L, false)>>2);
 645   }
 646   void bgec(Register rs, Register rt, int16_t offset);
 647   void bgec(Register rs, Register rt, Label* L) {
 648     bgec(rs, rt, branch_offset_compact(L, false)>>2);
 649   }
 650   void bgezal(Register rs, int16_t offset);
 651   void bgezalc(Register rt, int16_t offset);
 652   void bgezalc(Register rt, Label* L) {
 653     bgezalc(rt, branch_offset_compact(L, false)>>2);
 654   }
 655   void bgezall(Register rs, int16_t offset);
 656   void bgezall(Register rs, Label* L) {
 657     bgezall(rs, branch_offset(L, false)>>2);
 658   }
 659   void bgtz(Register rs, int16_t offset);
 660   void bgtzc(Register rt, int16_t offset);
 661   void bgtzc(Register rt, Label* L) {
 662     bgtzc(rt, branch_offset_compact(L, false)>>2);
 663   }
 664   void blez(Register rs, int16_t offset);
 665   void blezc(Register rt, int16_t offset);
 666   void blezc(Register rt, Label* L) {
 667     blezc(rt, branch_offset_compact(L, false)>>2);
 668   }
 669   void bltz(Register rs, int16_t offset);
 670   void bltzc(Register rt, int16_t offset);
 671   void bltzc(Register rt, Label* L) {
 672     bltzc(rt, branch_offset_compact(L, false)>>2);
 673   }
 674   void bltuc(Register rs, Register rt, int16_t offset);
 675   void bltuc(Register rs, Register rt, Label* L) {
 676     bltuc(rs, rt, branch_offset_compact(L, false)>>2);
 677   }
 678   void bltc(Register rs, Register rt, int16_t offset);
 679   void bltc(Register rs, Register rt, Label* L) {
 680     bltc(rs, rt, branch_offset_compact(L, false)>>2);
 681   }
 682
 683   void bltzal(Register rs, int16_t offset);
 684   void blezalc(Register rt, int16_t offset);
 685   void blezalc(Register rt, Label* L) {
 686     blezalc(rt, branch_offset_compact(L, false)>>2);
 687   }
 688   void bltzalc(Register rt, int16_t offset);
 689   void bltzalc(Register rt, Label* L) {
 690     bltzalc(rt, branch_offset_compact(L, false)>>2);
 691   }
 692   void bgtzalc(Register rt, int16_t offset);
 693   void bgtzalc(Register rt, Label* L) {
 694     bgtzalc(rt, branch_offset_compact(L, false)>>2);
 695   }
 696   void beqzalc(Register rt, int16_t offset);
 697   void beqzalc(Register rt, Label* L) {
 698     beqzalc(rt, branch_offset_compact(L, false)>>2);
 699   }
 700   void beqc(Register rs, Register rt, int16_t offset);
 701   void beqc(Register rs, Register rt, Label* L) {
 702     beqc(rs, rt, branch_offset_compact(L, false)>>2);
 703   }
 704   void beqzc(Register rs, int32_t offset);
 705   void beqzc(Register rs, Label* L) {
 706     beqzc(rs, branch_offset21_compact(L, false)>>2);
 707   }
 708   void bnezalc(Register rt, int16_t offset);
 709   void bnezalc(Register rt, Label* L) {
 710     bnezalc(rt, branch_offset_compact(L, false)>>2);
 711   }
 712   void bnec(Register rs, Register rt, int16_t offset);
 713   void bnec(Register rs, Register rt, Label* L) {
 714     bnec(rs, rt, branch_offset_compact(L, false)>>2);
 715   }
 716   void bnezc(Register rt, int32_t offset);
 717   void bnezc(Register rt, Label* L) {
 718     bnezc(rt, branch_offset21_compact(L, false)>>2);
 719   }
 720   void bne(Register rs, Register rt, int16_t offset);
 721   void bne(Register rs, Register rt, Label* L) {
 722     bne(rs, rt, branch_offset(L, false)>>2);
 723   }
 724   void bovc(Register rs, Register rt, int16_t offset);
 725   void bovc(Register rs, Register rt, Label* L) {
 726     bovc(rs, rt, branch_offset_compact(L, false)>>2);
 727   }
 728   void bnvc(Register rs, Register rt, int16_t offset);
 729   void bnvc(Register rs, Register rt, Label* L) {
 730     bnvc(rs, rt, branch_offset_compact(L, false)>>2);
 731   }
 732
 733   // Never use the int16_t b(l)cond version with a branch offset
 734   // instead of using the Label* version.
 735
 736   // Jump targets must be in the current 256 MB-aligned region. i.e. 28 bits.
 737   void j(int64_t target);
 738   void jal(int64_t target);
 739   void jalr(Register rs, Register rd = ra);
 740   void jr(Register target);
 741   void j_or_jr(int64_t target, Register rs);
 742   void jal_or_jalr(int64_t target, Register rs);
 743
 744
 745   // -------Data-processing-instructions---------
 746
 747   // Arithmetic.
 748   void addu(Register rd, Register rs, Register rt);
 749   void subu(Register rd, Register rs, Register rt);
 750
 751   void div(Register rs, Register rt);
 752   void divu(Register rs, Register rt);
 753   void ddiv(Register rs, Register rt);
 754   void ddivu(Register rs, Register rt);
 755   void div(Register rd, Register rs, Register rt);
 756   void divu(Register rd, Register rs, Register rt);
 757   void ddiv(Register rd, Register rs, Register rt);
 758   void ddivu(Register rd, Register rs, Register rt);
 759   void mod(Register rd, Register rs, Register rt);
 760   void modu(Register rd, Register rs, Register rt);
 761   void dmod(Register rd, Register rs, Register rt);
 762   void dmodu(Register rd, Register rs, Register rt);
 763
 764   void mul(Register rd, Register rs, Register rt);
 765   void muh(Register rd, Register rs, Register rt);
 766   void mulu(Register rd, Register rs, Register rt);
 767   void muhu(Register rd, Register rs, Register rt);
 768   void mult(Register rs, Register rt);
 769   void multu(Register rs, Register rt);
 770   void dmul(Register rd, Register rs, Register rt);
 771   void dmuh(Register rd, Register rs, Register rt);
 772   void dmulu(Register rd, Register rs, Register rt);
 773   void dmuhu(Register rd, Register rs, Register rt);
 774   void daddu(Register rd, Register rs, Register rt);
 775   void dsubu(Register rd, Register rs, Register rt);
 776   void dmult(Register rs, Register rt);
 777   void dmultu(Register rs, Register rt);
 778
 779   void addiu(Register rd, Register rs, int32_t j);
 780   void daddiu(Register rd, Register rs, int32_t j);
 781
 782   // Logical.
 783   void and_(Register rd, Register rs, Register rt);
 784   void or_(Register rd, Register rs, Register rt);
 785   void xor_(Register rd, Register rs, Register rt);
 786   void nor(Register rd, Register rs, Register rt);
 787
 788   void andi(Register rd, Register rs, int32_t j);
 789   void ori(Register rd, Register rs, int32_t j);
 790   void xori(Register rd, Register rs, int32_t j);
 791   void lui(Register rd, int32_t j);
 792   void aui(Register rs, Register rt, int32_t j);
 793   void daui(Register rs, Register rt, int32_t j);
 794   void dahi(Register rs, int32_t j);
 795   void dati(Register rs, int32_t j);
 796
 797   // Shifts.
 798   // Please note: sll(zero_reg, zero_reg, x) instructions are reserved as nop
 799   // and may cause problems in normal code. coming_from_nop makes sure this
 800   // doesn't happen.
 801   void sll(Register rd, Register rt, uint16_t sa, bool coming_from_nop = false);
 802   void sllv(Register rd, Register rt, Register rs);
 803   void srl(Register rd, Register rt, uint16_t sa);
 804   void srlv(Register rd, Register rt, Register rs);
 805   void sra(Register rt, Register rd, uint16_t sa);
 806   void srav(Register rt, Register rd, Register rs);
 807   void rotr(Register rd, Register rt, uint16_t sa);
 808   void rotrv(Register rd, Register rt, Register rs);
 809   void dsll(Register rd, Register rt, uint16_t sa);
 810   void dsllv(Register rd, Register rt, Register rs);
 811   void dsrl(Register rd, Register rt, uint16_t sa);
 812   void dsrlv(Register rd, Register rt, Register rs);
 813   void drotr(Register rd, Register rt, uint16_t sa);
 814   void drotrv(Register rd, Register rt, Register rs);
 815   void dsra(Register rt, Register rd, uint16_t sa);
 816   void dsrav(Register rd, Register rt, Register rs);
 817   void dsll32(Register rt, Register rd, uint16_t sa);
 818   void dsrl32(Register rt, Register rd, uint16_t sa);
 819   void dsra32(Register rt, Register rd, uint16_t sa);
 820
 821
 822   // ------------Memory-instructions-------------
 823
 824   void lb(Register rd, const MemOperand& rs);
 825   void lbu(Register rd, const MemOperand& rs);
 826   void lh(Register rd, const MemOperand& rs);
 827   void lhu(Register rd, const MemOperand& rs);
 828   void lw(Register rd, const MemOperand& rs);
 829   void lwu(Register rd, const MemOperand& rs);
 830   void lwl(Register rd, const MemOperand& rs);
 831   void lwr(Register rd, const MemOperand& rs);
 832   void sb(Register rd, const MemOperand& rs);
 833   void sh(Register rd, const MemOperand& rs);
 834   void sw(Register rd, const MemOperand& rs);
 835   void swl(Register rd, const MemOperand& rs);
 836   void swr(Register rd, const MemOperand& rs);
 837   void ldl(Register rd, const MemOperand& rs);
 838   void ldr(Register rd, const MemOperand& rs);
 839   void sdl(Register rd, const MemOperand& rs);
 840   void sdr(Register rd, const MemOperand& rs);
 841   void ld(Register rd, const MemOperand& rs);
 842   void sd(Register rd, const MemOperand& rs);
 843
 844
 845   // ----------------Prefetch--------------------
 846
 847   void pref(int32_t hint, const MemOperand& rs);
 848
 849
 850   // -------------Misc-instructions--------------
 851
 852   // Break / Trap instructions.
 853   void break_(uint32_t code, bool break_as_stop = false);
 854   void stop(const char* msg, uint32_t code = kMaxStopCode);
 855   void tge(Register rs, Register rt, uint16_t code);
 856   void tgeu(Register rs, Register rt, uint16_t code);
 857   void tlt(Register rs, Register rt, uint16_t code);
 858   void tltu(Register rs, Register rt, uint16_t code);
 859   void teq(Register rs, Register rt, uint16_t code);
 860   void tne(Register rs, Register rt, uint16_t code);
 861
 862   // Move from HI/LO register.
 863   void mfhi(Register rd);
 864   void mflo(Register rd);
 865
 866   // Set on less than.
 867   void slt(Register rd, Register rs, Register rt);
 868   void sltu(Register rd, Register rs, Register rt);
 869   void slti(Register rd, Register rs, int32_t j);
 870   void sltiu(Register rd, Register rs, int32_t j);
 871
 872   // Conditional move.
 873   void movz(Register rd, Register rs, Register rt);
 874   void movn(Register rd, Register rs, Register rt);
 875   void movt(Register rd, Register rs, uint16_t cc = 0);
 876   void movf(Register rd, Register rs, uint16_t cc = 0);
 877
 878   void sel(SecondaryField fmt, FPURegister fd, FPURegister ft,
 879       FPURegister fs, uint8_t sel);
 880   void seleqz(Register rs, Register rt, Register rd);
 881   void seleqz(SecondaryField fmt, FPURegister fd, FPURegister ft,
 882       FPURegister fs);
 883   void selnez(Register rs, Register rt, Register rd);
 884   void selnez(SecondaryField fmt, FPURegister fd, FPURegister ft,
 885       FPURegister fs);
 886
 887   // Bit twiddling.
 888   void clz(Register rd, Register rs);
 889   void ins_(Register rt, Register rs, uint16_t pos, uint16_t size);
 890   void ext_(Register rt, Register rs, uint16_t pos, uint16_t size);
 891   void dext_(Register rt, Register rs, uint16_t pos, uint16_t size);
 892
 893   // --------Coprocessor-instructions----------------
 894
 895   // Load, store, and move.
 896   void lwc1(FPURegister fd, const MemOperand& src);
 897   void ldc1(FPURegister fd, const MemOperand& src);
 898
 899   void swc1(FPURegister fs, const MemOperand& dst);
 900   void sdc1(FPURegister fs, const MemOperand& dst);
 901
 902   void mtc1(Register rt, FPURegister fs);
 903   void mthc1(Register rt, FPURegister fs);
 904   void dmtc1(Register rt, FPURegister fs);
 905
 906   void mfc1(Register rt, FPURegister fs);
 907   void mfhc1(Register rt, FPURegister fs);
 908   void dmfc1(Register rt, FPURegister fs);
 909
 910   void ctc1(Register rt, FPUControlRegister fs);
 911   void cfc1(Register rt, FPUControlRegister fs);
 912
 913   // Arithmetic.
 914   void add_d(FPURegister fd, FPURegister fs, FPURegister ft);
 915   void sub_d(FPURegister fd, FPURegister fs, FPURegister ft);
 916   void mul_d(FPURegister fd, FPURegister fs, FPURegister ft);
 917   void madd_d(FPURegister fd, FPURegister fr, FPURegister fs, FPURegister ft);
 918   void div_d(FPURegister fd, FPURegister fs, FPURegister ft);
 919   void abs_d(FPURegister fd, FPURegister fs);
 920   void mov_d(FPURegister fd, FPURegister fs);
 921   void neg_d(FPURegister fd, FPURegister fs);
 922   void sqrt_d(FPURegister fd, FPURegister fs);
 923
 924   // Conversion.
 925   void cvt_w_s(FPURegister fd, FPURegister fs);
 926   void cvt_w_d(FPURegister fd, FPURegister fs);
 927   void trunc_w_s(FPURegister fd, FPURegister fs);
 928   void trunc_w_d(FPURegister fd, FPURegister fs);
 929   void round_w_s(FPURegister fd, FPURegister fs);
 930   void round_w_d(FPURegister fd, FPURegister fs);
 931   void floor_w_s(FPURegister fd, FPURegister fs);
 932   void floor_w_d(FPURegister fd, FPURegister fs);
 933   void ceil_w_s(FPURegister fd, FPURegister fs);
 934   void ceil_w_d(FPURegister fd, FPURegister fs);
 935
 936   void cvt_l_s(FPURegister fd, FPURegister fs);
 937   void cvt_l_d(FPURegister fd, FPURegister fs);
 938   void trunc_l_s(FPURegister fd, FPURegister fs);
 939   void trunc_l_d(FPURegister fd, FPURegister fs);
 940   void round_l_s(FPURegister fd, FPURegister fs);
 941   void round_l_d(FPURegister fd, FPURegister fs);
 942   void floor_l_s(FPURegister fd, FPURegister fs);
 943   void floor_l_d(FPURegister fd, FPURegister fs);
 944   void ceil_l_s(FPURegister fd, FPURegister fs);
 945   void ceil_l_d(FPURegister fd, FPURegister fs);
 946
 947   void min(SecondaryField fmt, FPURegister fd, FPURegister ft, FPURegister fs);
 948   void mina(SecondaryField fmt, FPURegister fd, FPURegister ft, FPURegister fs);
 949   void max(SecondaryField fmt, FPURegister fd, FPURegister ft, FPURegister fs);
 950   void maxa(SecondaryField fmt, FPURegister fd, FPURegister ft, FPURegister fs);
 951
 952   void cvt_s_w(FPURegister fd, FPURegister fs);
 953   void cvt_s_l(FPURegister fd, FPURegister fs);
 954   void cvt_s_d(FPURegister fd, FPURegister fs);
 955
 956   void cvt_d_w(FPURegister fd, FPURegister fs);
 957   void cvt_d_l(FPURegister fd, FPURegister fs);
 958   void cvt_d_s(FPURegister fd, FPURegister fs);
 959
 960   // Conditions and branches for MIPSr6.
 961   void cmp(FPUCondition cond, SecondaryField fmt,
 962          FPURegister fd, FPURegister ft, FPURegister fs);
 963
 964   void bc1eqz(int16_t offset, FPURegister ft);
 965   void bc1eqz(Label* L, FPURegister ft) {
 966     bc1eqz(branch_offset(L, false)>>2, ft);
 967   }
 968   void bc1nez(int16_t offset, FPURegister ft);
 969   void bc1nez(Label* L, FPURegister ft) {
 970     bc1nez(branch_offset(L, false)>>2, ft);
 971   }
 972
 973   // Conditions and branches for non MIPSr6.
 974   void c(FPUCondition cond, SecondaryField fmt,
 975          FPURegister ft, FPURegister fs, uint16_t cc = 0);
 976
 977   void bc1f(int16_t offset, uint16_t cc = 0);
 978   void bc1f(Label* L, uint16_t cc = 0) {
 979     bc1f(branch_offset(L, false)>>2, cc);
 980   }
 981   void bc1t(int16_t offset, uint16_t cc = 0);
 982   void bc1t(Label* L, uint16_t cc = 0) {
 983     bc1t(branch_offset(L, false)>>2, cc);
 984   }
 985   void fcmp(FPURegister src1, const double src2, FPUCondition cond);
 986
 987   // Check the code size generated from label to here.
 988   int SizeOfCodeGeneratedSince(Label* label) {
 989     return pc_offset() - label->pos();
 990   }
 991
 992   // Check the number of instructions generated from label to here.
 993   int InstructionsGeneratedSince(Label* label) {
 994     return SizeOfCodeGeneratedSince(label) / kInstrSize;
 995   }
 996
 997   // Class for scoping postponing the trampoline pool generation.
 998   class BlockTrampolinePoolScope {
 999    public:
1000     explicit BlockTrampolinePoolScope(Assembler* assem) : assem_(assem) {
1001       assem_->StartBlockTrampolinePool();
1002     }
1003     ~BlockTrampolinePoolScope() {
1004       assem_->EndBlockTrampolinePool();
1005     }
1006
1007    private:
1008     Assembler* assem_;
1009
1010     DISALLOW_IMPLICIT_CONSTRUCTORS(BlockTrampolinePoolScope);
1011   };
1012
1013   // Class for postponing the assembly buffer growth. Typically used for
1014   // sequences of instructions that must be emitted as a unit, before
1015   // buffer growth (and relocation) can occur.
1016   // This blocking scope is not nestable.
1017   class BlockGrowBufferScope {
1018    public:
1019     explicit BlockGrowBufferScope(Assembler* assem) : assem_(assem) {
1020       assem_->StartBlockGrowBuffer();
1021     }
1022     ~BlockGrowBufferScope() {
1023       assem_->EndBlockGrowBuffer();
1024     }
1025
1026    private:
1027     Assembler* assem_;
1028
1029     DISALLOW_IMPLICIT_CONSTRUCTORS(BlockGrowBufferScope);
1030   };
1031
1032   // Debugging.
1033
1034   // Mark address of the ExitJSFrame code.
1035   void RecordJSReturn();
1036
1037   // Mark address of a debug break slot.
1038   void RecordDebugBreakSlot();
1039
1040   // Record the AST id of the CallIC being compiled, so that it can be placed
1041   // in the relocation information.
1042   void SetRecordedAstId(TypeFeedbackId ast_id) {
1043     DCHECK(recorded_ast_id_.IsNone());
1044     recorded_ast_id_ = ast_id;
1045   }
1046
1047   TypeFeedbackId RecordedAstId() {
1048     DCHECK(!recorded_ast_id_.IsNone());
1049     return recorded_ast_id_;
1050   }
1051
1052   void ClearRecordedAstId() { recorded_ast_id_ = TypeFeedbackId::None(); }
1053
1054   // Record a comment relocation entry that can be used by a disassembler.
1055   // Use --code-comments to enable.
1056   void RecordComment(const char* msg);
1057
1058   static int RelocateInternalReference(byte* pc, intptr_t pc_delta);
1059
1060   // Writes a single byte or word of data in the code stream.  Used for
1061   // inline tables, e.g., jump-tables.
1062   void db(uint8_t data);
1063   void dd(uint32_t data);
1064
1065   // Emits the address of the code stub's first instruction.
1066   void emit_code_stub_address(Code* stub);
1067
1068   PositionsRecorder* positions_recorder() { return &positions_recorder_; }
1069
1070   // Postpone the generation of the trampoline pool for the specified number of
1071   // instructions.
1072   void BlockTrampolinePoolFor(int instructions);
1073
1074   // Check if there is less than kGap bytes available in the buffer.
1075   // If this is the case, we need to grow the buffer before emitting
1076   // an instruction or relocation information.
1077   inline bool overflow() const { return pc_ >= reloc_info_writer.pos() - kGap; }
1078
1079   // Get the number of bytes available in the buffer.
1080   inline int available_space() const { return reloc_info_writer.pos() - pc_; }
1081
1082   // Read/patch instructions.
1083   static Instr instr_at(byte* pc) { return *reinterpret_cast<Instr*>(pc); }
1084   static void instr_at_put(byte* pc, Instr instr) {
1085     *reinterpret_cast<Instr*>(pc) = instr;
1086   }
1087   Instr instr_at(int pos) { return *reinterpret_cast<Instr*>(buffer_ + pos); }
1088   void instr_at_put(int pos, Instr instr) {
1089     *reinterpret_cast<Instr*>(buffer_ + pos) = instr;
1090   }
1091
1092   // Check if an instruction is a branch of some kind.
1093   static bool IsBranch(Instr instr);
1094   static bool IsBeq(Instr instr);
1095   static bool IsBne(Instr instr);
1096
1097   static bool IsJump(Instr instr);
1098   static bool IsJ(Instr instr);
1099   static bool IsLui(Instr instr);
1100   static bool IsOri(Instr instr);
1101
1102   static bool IsJal(Instr instr);
1103   static bool IsJr(Instr instr);
1104   static bool IsJalr(Instr instr);
1105
1106   static bool IsNop(Instr instr, unsigned int type);
1107   static bool IsPop(Instr instr);
1108   static bool IsPush(Instr instr);
1109   static bool IsLwRegFpOffset(Instr instr);
1110   static bool IsSwRegFpOffset(Instr instr);
1111   static bool IsLwRegFpNegOffset(Instr instr);
1112   static bool IsSwRegFpNegOffset(Instr instr);
1113
1114   static Register GetRtReg(Instr instr);
1115   static Register GetRsReg(Instr instr);
1116   static Register GetRdReg(Instr instr);
1117
1118   static uint32_t GetRt(Instr instr);
1119   static uint32_t GetRtField(Instr instr);
1120   static uint32_t GetRs(Instr instr);
1121   static uint32_t GetRsField(Instr instr);
1122   static uint32_t GetRd(Instr instr);
1123   static uint32_t GetRdField(Instr instr);
1124   static uint32_t GetSa(Instr instr);
1125   static uint32_t GetSaField(Instr instr);
1126   static uint32_t GetOpcodeField(Instr instr);
1127   static uint32_t GetFunction(Instr instr);
1128   static uint32_t GetFunctionField(Instr instr);
1129   static uint32_t GetImmediate16(Instr instr);
1130   static uint32_t GetLabelConst(Instr instr);
1131
1132   static int32_t GetBranchOffset(Instr instr);
1133   static bool IsLw(Instr instr);
1134   static int16_t GetLwOffset(Instr instr);
1135   static Instr SetLwOffset(Instr instr, int16_t offset);
1136
1137   static bool IsSw(Instr instr);
1138   static Instr SetSwOffset(Instr instr, int16_t offset);
1139   static bool IsAddImmediate(Instr instr);
1140   static Instr SetAddImmediateOffset(Instr instr, int16_t offset);
1141
1142   static bool IsAndImmediate(Instr instr);
1143   static bool IsEmittedConstant(Instr instr);
1144
1145   void CheckTrampolinePool();
1146
1147   // Allocate a constant pool of the correct size for the generated code.
1148   Handle<ConstantPoolArray> NewConstantPool(Isolate* isolate);
1149
1150   // Generate the constant pool for the generated code.
1151   void PopulateConstantPool(ConstantPoolArray* constant_pool);
1152
1153  protected:
1154   // Relocation for a type-recording IC has the AST id added to it.  This
1155   // member variable is a way to pass the information from the call site to
1156   // the relocation info.
1157   TypeFeedbackId recorded_ast_id_;
1158
1159   int64_t buffer_space() const { return reloc_info_writer.pos() - pc_; }
1160
1161   // Decode branch instruction at pos and return branch target pos.
1162   int64_t target_at(int64_t pos);
1163
1164   // Patch branch instruction at pos to branch to given branch target pos.
1165   void target_at_put(int64_t pos, int64_t target_pos);
1166
1167   // Say if we need to relocate with this mode.
1168   bool MustUseReg(RelocInfo::Mode rmode);
1169
1170   // Record reloc info for current pc_.
1171   void RecordRelocInfo(RelocInfo::Mode rmode, intptr_t data = 0);
1172
1173   // Block the emission of the trampoline pool before pc_offset.
1174   void BlockTrampolinePoolBefore(int pc_offset) {
1175     if (no_trampoline_pool_before_ < pc_offset)
1176       no_trampoline_pool_before_ = pc_offset;
1177   }
1178
1179   void StartBlockTrampolinePool() {
1180     trampoline_pool_blocked_nesting_++;
1181   }
1182
1183   void EndBlockTrampolinePool() {
1184     trampoline_pool_blocked_nesting_--;
1185   }
1186
1187   bool is_trampoline_pool_blocked() const {
1188     return trampoline_pool_blocked_nesting_ > 0;
1189   }
1190
1191   bool has_exception() const {
1192     return internal_trampoline_exception_;
1193   }
1194
1195   void DoubleAsTwoUInt32(double d, uint32_t* lo, uint32_t* hi);
1196
1197   bool is_trampoline_emitted() const {
1198     return trampoline_emitted_;
1199   }
1200
1201   // Temporarily block automatic assembly buffer growth.
1202   void StartBlockGrowBuffer() {
1203     DCHECK(!block_buffer_growth_);
1204     block_buffer_growth_ = true;
1205   }
1206
1207   void EndBlockGrowBuffer() {
1208     DCHECK(block_buffer_growth_);
1209     block_buffer_growth_ = false;
1210   }
1211
1212   bool is_buffer_growth_blocked() const {
1213     return block_buffer_growth_;
1214   }
1215
1216  private:
1217   // Buffer size and constant pool distance are checked together at regular
1218   // intervals of kBufferCheckInterval emitted bytes.
1219   static const int kBufferCheckInterval = 1*KB/2;
1220
1221   // Code generation.
1222   // The relocation writer's position is at least kGap bytes below the end of
1223   // the generated instructions. This is so that multi-instruction sequences do
1224   // not have to check for overflow. The same is true for writes of large
1225   // relocation info entries.
1226   static const int kGap = 32;
1227
1228
1229   // Repeated checking whether the trampoline pool should be emitted is rather
1230   // expensive. By default we only check again once a number of instructions
1231   // has been generated.
1232   static const int kCheckConstIntervalInst = 32;
1233   static const int kCheckConstInterval = kCheckConstIntervalInst * kInstrSize;
1234
1235   int next_buffer_check_;  // pc offset of next buffer check.
1236
1237   // Emission of the trampoline pool may be blocked in some code sequences.
1238   int trampoline_pool_blocked_nesting_;  // Block emission if this is not zero.
1239   int no_trampoline_pool_before_;  // Block emission before this pc offset.
1240
1241   // Keep track of the last emitted pool to guarantee a maximal distance.
1242   int last_trampoline_pool_end_;  // pc offset of the end of the last pool.
1243
1244   // Automatic growth of the assembly buffer may be blocked for some sequences.
1245   bool block_buffer_growth_;  // Block growth when true.
1246
1247   // Relocation information generation.
1248   // Each relocation is encoded as a variable size value.
1249   static const int kMaxRelocSize = RelocInfoWriter::kMaxSize;
1250   RelocInfoWriter reloc_info_writer;
1251
1252   // The bound position, before this we cannot do instruction elimination.
1253   int last_bound_pos_;
1254
1255   // Code emission.
1256   inline void CheckBuffer();
1257   void GrowBuffer();
1258   inline void emit(Instr x);
1259   inline void emit(uint64_t x);
1260   inline void CheckTrampolinePoolQuick();
1261
1262   // Instruction generation.
1263   // We have 3 different kind of encoding layout on MIPS.
1264   // However due to many different types of objects encoded in the same fields
1265   // we have quite a few aliases for each mode.
1266   // Using the same structure to refer to Register and FPURegister would spare a
1267   // few aliases, but mixing both does not look clean to me.
1268   // Anyway we could surely implement this differently.
1269
1270   void GenInstrRegister(Opcode opcode,
1271                         Register rs,
1272                         Register rt,
1273                         Register rd,
1274                         uint16_t sa = 0,
1275                         SecondaryField func = NULLSF);
1276
1277   void GenInstrRegister(Opcode opcode,
1278                         Register rs,
1279                         Register rt,
1280                         uint16_t msb,
1281                         uint16_t lsb,
1282                         SecondaryField func);
1283
1284   void GenInstrRegister(Opcode opcode,
1285                         SecondaryField fmt,
1286                         FPURegister ft,
1287                         FPURegister fs,
1288                         FPURegister fd,
1289                         SecondaryField func = NULLSF);
1290
1291   void GenInstrRegister(Opcode opcode,
1292                         FPURegister fr,
1293                         FPURegister ft,
1294                         FPURegister fs,
1295                         FPURegister fd,
1296                         SecondaryField func = NULLSF);
1297
1298   void GenInstrRegister(Opcode opcode,
1299                         SecondaryField fmt,
1300                         Register rt,
1301                         FPURegister fs,
1302                         FPURegister fd,
1303                         SecondaryField func = NULLSF);
1304
1305   void GenInstrRegister(Opcode opcode,
1306                         SecondaryField fmt,
1307                         Register rt,
1308                         FPUControlRegister fs,
1309                         SecondaryField func = NULLSF);
1310
1311
1312   void GenInstrImmediate(Opcode opcode,
1313                          Register rs,
1314                          Register rt,
1315                          int32_t  j);
1316   void GenInstrImmediate(Opcode opcode,
1317                          Register rs,
1318                          SecondaryField SF,
1319                          int32_t  j);
1320   void GenInstrImmediate(Opcode opcode,
1321                          Register r1,
1322                          FPURegister r2,
1323                          int32_t  j);
1324
1325
1326   void GenInstrJump(Opcode opcode,
1327                      uint32_t address);
1328
1329   // Helpers.
1330   void LoadRegPlusOffsetToAt(const MemOperand& src);
1331
1332   // Labels.
1333   void print(Label* L);
1334   void bind_to(Label* L, int pos);
1335   void next(Label* L);
1336
1337   // One trampoline consists of:
1338   // - space for trampoline slots,
1339   // - space for labels.
1340   //
1341   // Space for trampoline slots is equal to slot_count * 2 * kInstrSize.
1342   // Space for trampoline slots preceeds space for labels. Each label is of one
1343   // instruction size, so total amount for labels is equal to
1344   // label_count *  kInstrSize.
1345   class Trampoline {
1346    public:
1347     Trampoline() {
1348       start_ = 0;
1349       next_slot_ = 0;
1350       free_slot_count_ = 0;
1351       end_ = 0;
1352     }
1353     Trampoline(int start, int slot_count) {
1354       start_ = start;
1355       next_slot_ = start;
1356       free_slot_count_ = slot_count;
1357       end_ = start + slot_count * kTrampolineSlotsSize;
1358     }
1359     int start() {
1360       return start_;
1361     }
1362     int end() {
1363       return end_;
1364     }
1365     int take_slot() {
1366       int trampoline_slot = kInvalidSlotPos;
1367       if (free_slot_count_ <= 0) {
1368         // We have run out of space on trampolines.
1369         // Make sure we fail in debug mode, so we become aware of each case
1370         // when this happens.
1371         DCHECK(0);
1372         // Internal exception will be caught.
1373       } else {
1374         trampoline_slot = next_slot_;
1375         free_slot_count_--;
1376         next_slot_ += kTrampolineSlotsSize;
1377       }
1378       return trampoline_slot;
1379     }
1380
1381    private:
1382     int start_;
1383     int end_;
1384     int next_slot_;
1385     int free_slot_count_;
1386   };
1387
1388   int32_t get_trampoline_entry(int32_t pos);
1389   int unbound_labels_count_;
1390   // If trampoline is emitted, generated code is becoming large. As this is
1391   // already a slow case which can possibly break our code generation for the
1392   // extreme case, we use this information to trigger different mode of
1393   // branch instruction generation, where we use jump instructions rather
1394   // than regular branch instructions.
1395   bool trampoline_emitted_;
1396   static const int kTrampolineSlotsSize = 6 * kInstrSize;
1397   static const int kMaxBranchOffset = (1 << (18 - 1)) - 1;
1398   static const int kInvalidSlotPos = -1;
1399
1400   Trampoline trampoline_;
1401   bool internal_trampoline_exception_;
1402
1403   friend class RegExpMacroAssemblerMIPS;
1404   friend class RelocInfo;
1405   friend class CodePatcher;
1406   friend class BlockTrampolinePoolScope;
1407
1408   PositionsRecorder positions_recorder_;
1409   friend class PositionsRecorder;
1410   friend class EnsureSpace;
1411 };
1412
1413
1414 class EnsureSpace BASE_EMBEDDED {
1415  public:
1416   explicit EnsureSpace(Assembler* assembler) {
1417     assembler->CheckBuffer();
1418   }
1419 };
1420
1421 } }  // namespace v8::internal
1422
1423 #endif  // V8_ARM_ASSEMBLER_MIPS_H_