src/mips64/assembler-mips64.h

   1 // Copyright (c) 1994-2006 Sun Microsystems Inc.
   2 // All Rights Reserved.
   3 //
   4 // Redistribution and use in source and binary forms, with or without
   5 // modification, are permitted provided that the following conditions are
   6 // met:
   7 //
   8 // - Redistributions of source code must retain the above copyright notice,
   9 // this list of conditions and the following disclaimer.
  10 //
  11 // - Redistribution in binary form must reproduce the above copyright
  12 // notice, this list of conditions and the following disclaimer in the
  13 // documentation and/or other materials provided with the distribution.
  14 //
  15 // - Neither the name of Sun Microsystems or the names of contributors may
  16 // be used to endorse or promote products derived from this software without
  17 // specific prior written permission.
  18 //
  19 // THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS
  20 // IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO,
  21 // THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR
  22 // PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR
  23 // CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL,
  24 // EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO,
  25 // PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR
  26 // PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF
  27 // LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING
  28 // NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS
  29 // SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  30
  31 // The original source code covered by the above license above has been
  32 // modified significantly by Google Inc.
  33 // Copyright 2012 the V8 project authors. All rights reserved.
  34
  35
  36 #ifndef V8_MIPS_ASSEMBLER_MIPS_H_
  37 #define V8_MIPS_ASSEMBLER_MIPS_H_
  38
  39 #include <stdio.h>
  40
  41 #include <set>
  42
  43 #include "src/assembler.h"
  44 #include "src/compiler.h"
  45 #include "src/mips64/constants-mips64.h"
  46 #include "src/serialize.h"
  47
  48 namespace v8 {
  49 namespace internal {
  50
  51 // CPU Registers.
  52 //
  53 // 1) We would prefer to use an enum, but enum values are assignment-
  54 // compatible with int, which has caused code-generation bugs.
  55 //
  56 // 2) We would prefer to use a class instead of a struct but we don't like
  57 // the register initialization to depend on the particular initialization
  58 // order (which appears to be different on OS X, Linux, and Windows for the
  59 // installed versions of C++ we tried). Using a struct permits C-style
  60 // "initialization". Also, the Register objects cannot be const as this
  61 // forces initialization stubs in MSVC, making us dependent on initialization
  62 // order.
  63 //
  64 // 3) By not using an enum, we are possibly preventing the compiler from
  65 // doing certain constant folds, which may significantly reduce the
  66 // code generated for some assembly instructions (because they boil down
  67 // to a few constants). If this is a problem, we could change the code
  68 // such that we use an enum in optimized mode, and the struct in debug
  69 // mode. This way we get the compile-time error checking in debug mode
  70 // and best performance in optimized code.
  71
  72
  73 // -----------------------------------------------------------------------------
  74 // Implementation of Register and FPURegister.
  75
  76 // Core register.
  77 struct Register {
  78   static const int kNumRegisters = v8::internal::kNumRegisters;
  79   static const int kMaxNumAllocatableRegisters = 14;  // v0 through t6 and cp.
  80   static const int kSizeInBytes = 8;
  81   static const int kCpRegister = 23;  // cp (s7) is the 23rd register.
  82
  83   inline static int NumAllocatableRegisters();
  84
  85   static int ToAllocationIndex(Register reg) {
  86     DCHECK((reg.code() - 2) < (kMaxNumAllocatableRegisters - 1) ||
  87            reg.is(from_code(kCpRegister)));
  88     return reg.is(from_code(kCpRegister)) ?
  89            kMaxNumAllocatableRegisters - 1 :  // Return last index for 'cp'.
  90            reg.code() - 2;  // zero_reg and 'at' are skipped.
  91   }
  92
  93   static Register FromAllocationIndex(int index) {
  94     DCHECK(index >= 0 && index < kMaxNumAllocatableRegisters);
  95     return index == kMaxNumAllocatableRegisters - 1 ?
  96            from_code(kCpRegister) :  // Last index is always the 'cp' register.
  97            from_code(index + 2);  // zero_reg and 'at' are skipped.
  98   }
  99
 100   static const char* AllocationIndexToString(int index) {
 101     DCHECK(index >= 0 && index < kMaxNumAllocatableRegisters);
 102     const char* const names[] = {
 103       "v0",
 104       "v1",
 105       "a0",
 106       "a1",
 107       "a2",
 108       "a3",
 109       "a4",
 110       "a5",
 111       "a6",
 112       "a7",
 113       "t0",
 114       "t1",
 115       "t2",
 116       "s7",
 117     };
 118     return names[index];
 119   }
 120
 121   static Register from_code(int code) {
 122     Register r = { code };
 123     return r;
 124   }
 125
 126   bool is_valid() const { return 0 <= code_ && code_ < kNumRegisters; }
 127   bool is(Register reg) const { return code_ == reg.code_; }
 128   int code() const {
 129     DCHECK(is_valid());
 130     return code_;
 131   }
 132   int bit() const {
 133     DCHECK(is_valid());
 134     return 1 << code_;
 135   }
 136
 137   // Unfortunately we can't make this private in a struct.
 138   int code_;
 139 };
 140
 141 #define REGISTER(N, C) \
 142   const int kRegister_ ## N ## _Code = C; \
 143   const Register N = { C }
 144
 145 REGISTER(no_reg, -1);
 146 // Always zero.
 147 REGISTER(zero_reg, 0);
 148 // at: Reserved for synthetic instructions.
 149 REGISTER(at, 1);
 150 // v0, v1: Used when returning multiple values from subroutines.
 151 REGISTER(v0, 2);
 152 REGISTER(v1, 3);
 153 // a0 - a4: Used to pass non-FP parameters.
 154 REGISTER(a0, 4);
 155 REGISTER(a1, 5);
 156 REGISTER(a2, 6);
 157 REGISTER(a3, 7);
 158 // a4 - a7 t0 - t3: Can be used without reservation, act as temporary registers
 159 // and are allowed to be destroyed by subroutines.
 160 REGISTER(a4, 8);
 161 REGISTER(a5, 9);
 162 REGISTER(a6, 10);
 163 REGISTER(a7, 11);
 164 REGISTER(t0, 12);
 165 REGISTER(t1, 13);
 166 REGISTER(t2, 14);
 167 REGISTER(t3, 15);
 168 // s0 - s7: Subroutine register variables. Subroutines that write to these
 169 // registers must restore their values before exiting so that the caller can
 170 // expect the values to be preserved.
 171 REGISTER(s0, 16);
 172 REGISTER(s1, 17);
 173 REGISTER(s2, 18);
 174 REGISTER(s3, 19);
 175 REGISTER(s4, 20);
 176 REGISTER(s5, 21);
 177 REGISTER(s6, 22);
 178 REGISTER(s7, 23);
 179 REGISTER(t8, 24);
 180 REGISTER(t9, 25);
 181 // k0, k1: Reserved for system calls and interrupt handlers.
 182 REGISTER(k0, 26);
 183 REGISTER(k1, 27);
 184 // gp: Reserved.
 185 REGISTER(gp, 28);
 186 // sp: Stack pointer.
 187 REGISTER(sp, 29);
 188 // fp: Frame pointer.
 189 REGISTER(fp, 30);
 190 // ra: Return address pointer.
 191 REGISTER(ra, 31);
 192
 193 #undef REGISTER
 194
 195
 196 int ToNumber(Register reg);
 197
 198 Register ToRegister(int num);
 199
 200 // Coprocessor register.
 201 struct FPURegister {
 202   static const int kMaxNumRegisters = v8::internal::kNumFPURegisters;
 203
 204   // TODO(plind): Warning, inconsistent numbering here. kNumFPURegisters refers
 205   // to number of 32-bit FPU regs, but kNumAllocatableRegisters refers to
 206   // number of Double regs (64-bit regs, or FPU-reg-pairs).
 207
 208   // A few double registers are reserved: one as a scratch register and one to
 209   // hold 0.0.
 210   //  f28: 0.0
 211   //  f30: scratch register.
 212   static const int kNumReservedRegisters = 2;
 213   static const int kMaxNumAllocatableRegisters = kMaxNumRegisters / 2 -
 214       kNumReservedRegisters;
 215
 216   inline static int NumRegisters();
 217   inline static int NumAllocatableRegisters();
 218
 219   // TODO(turbofan): Proper support for float32.
 220   inline static int NumAllocatableAliasedRegisters();
 221
 222   inline static int ToAllocationIndex(FPURegister reg);
 223   static const char* AllocationIndexToString(int index);
 224
 225   static FPURegister FromAllocationIndex(int index) {
 226     DCHECK(index >= 0 && index < kMaxNumAllocatableRegisters);
 227     return from_code(index * 2);
 228   }
 229
 230   static FPURegister from_code(int code) {
 231     FPURegister r = { code };
 232     return r;
 233   }
 234
 235   bool is_valid() const { return 0 <= code_ && code_ < kMaxNumRegisters ; }
 236   bool is(FPURegister creg) const { return code_ == creg.code_; }
 237   FPURegister low() const {
 238     // TODO(plind): Create DCHECK for FR=0 mode. This usage suspect for FR=1.
 239     // Find low reg of a Double-reg pair, which is the reg itself.
 240     DCHECK(code_ % 2 == 0);  // Specified Double reg must be even.
 241     FPURegister reg;
 242     reg.code_ = code_;
 243     DCHECK(reg.is_valid());
 244     return reg;
 245   }
 246   FPURegister high() const {
 247     // TODO(plind): Create DCHECK for FR=0 mode. This usage illegal in FR=1.
 248     // Find high reg of a Doubel-reg pair, which is reg + 1.
 249     DCHECK(code_ % 2 == 0);  // Specified Double reg must be even.
 250     FPURegister reg;
 251     reg.code_ = code_ + 1;
 252     DCHECK(reg.is_valid());
 253     return reg;
 254   }
 255
 256   int code() const {
 257     DCHECK(is_valid());
 258     return code_;
 259   }
 260   int bit() const {
 261     DCHECK(is_valid());
 262     return 1 << code_;
 263   }
 264   void setcode(int f) {
 265     code_ = f;
 266     DCHECK(is_valid());
 267   }
 268   // Unfortunately we can't make this private in a struct.
 269   int code_;
 270 };
 271
 272 // V8 now supports the O32 ABI, and the FPU Registers are organized as 32
 273 // 32-bit registers, f0 through f31. When used as 'double' they are used
 274 // in pairs, starting with the even numbered register. So a double operation
 275 // on f0 really uses f0 and f1.
 276 // (Modern mips hardware also supports 32 64-bit registers, via setting
 277 // (privileged) Status Register FR bit to 1. This is used by the N32 ABI,
 278 // but it is not in common use. Someday we will want to support this in v8.)
 279
 280 // For O32 ABI, Floats and Doubles refer to same set of 32 32-bit registers.
 281 typedef FPURegister DoubleRegister;
 282 typedef FPURegister FloatRegister;
 283
 284 const FPURegister no_freg = { -1 };
 285
 286 const FPURegister f0 = { 0 };  // Return value in hard float mode.
 287 const FPURegister f1 = { 1 };
 288 const FPURegister f2 = { 2 };
 289 const FPURegister f3 = { 3 };
 290 const FPURegister f4 = { 4 };
 291 const FPURegister f5 = { 5 };
 292 const FPURegister f6 = { 6 };
 293 const FPURegister f7 = { 7 };
 294 const FPURegister f8 = { 8 };
 295 const FPURegister f9 = { 9 };
 296 const FPURegister f10 = { 10 };
 297 const FPURegister f11 = { 11 };
 298 const FPURegister f12 = { 12 };  // Arg 0 in hard float mode.
 299 const FPURegister f13 = { 13 };
 300 const FPURegister f14 = { 14 };  // Arg 1 in hard float mode.
 301 const FPURegister f15 = { 15 };
 302 const FPURegister f16 = { 16 };
 303 const FPURegister f17 = { 17 };
 304 const FPURegister f18 = { 18 };
 305 const FPURegister f19 = { 19 };
 306 const FPURegister f20 = { 20 };
 307 const FPURegister f21 = { 21 };
 308 const FPURegister f22 = { 22 };
 309 const FPURegister f23 = { 23 };
 310 const FPURegister f24 = { 24 };
 311 const FPURegister f25 = { 25 };
 312 const FPURegister f26 = { 26 };
 313 const FPURegister f27 = { 27 };
 314 const FPURegister f28 = { 28 };
 315 const FPURegister f29 = { 29 };
 316 const FPURegister f30 = { 30 };
 317 const FPURegister f31 = { 31 };
 318
 319 // Register aliases.
 320 // cp is assumed to be a callee saved register.
 321 // Defined using #define instead of "static const Register&" because Clang
 322 // complains otherwise when a compilation unit that includes this header
 323 // doesn't use the variables.
 324 #define kRootRegister s6
 325 #define cp s7
 326 #define kLithiumScratchReg s3
 327 #define kLithiumScratchReg2 s4
 328 #define kLithiumScratchDouble f30
 329 #define kDoubleRegZero f28
 330 // Used on mips64r6 for compare operations.
 331 #define kDoubleCompareReg f31
 332
 333 // FPU (coprocessor 1) control registers.
 334 // Currently only FCSR (#31) is implemented.
 335 struct FPUControlRegister {
 336   bool is_valid() const { return code_ == kFCSRRegister; }
 337   bool is(FPUControlRegister creg) const { return code_ == creg.code_; }
 338   int code() const {
 339     DCHECK(is_valid());
 340     return code_;
 341   }
 342   int bit() const {
 343     DCHECK(is_valid());
 344     return 1 << code_;
 345   }
 346   void setcode(int f) {
 347     code_ = f;
 348     DCHECK(is_valid());
 349   }
 350   // Unfortunately we can't make this private in a struct.
 351   int code_;
 352 };
 353
 354 const FPUControlRegister no_fpucreg = { kInvalidFPUControlRegister };
 355 const FPUControlRegister FCSR = { kFCSRRegister };
 356
 357
 358 // -----------------------------------------------------------------------------
 359 // Machine instruction Operands.
 360 const int kSmiShift = kSmiTagSize + kSmiShiftSize;
 361 const uint64_t kSmiShiftMask = (1UL << kSmiShift) - 1;
 362 // Class Operand represents a shifter operand in data processing instructions.
 363 class Operand BASE_EMBEDDED {
 364  public:
 365   // Immediate.
 366   INLINE(explicit Operand(int64_t immediate,
 367          RelocInfo::Mode rmode = RelocInfo::NONE64));
 368   INLINE(explicit Operand(const ExternalReference& f));
 369   INLINE(explicit Operand(const char* s));
 370   INLINE(explicit Operand(Object** opp));
 371   INLINE(explicit Operand(Context** cpp));
 372   explicit Operand(Handle<Object> handle);
 373   INLINE(explicit Operand(Smi* value));
 374
 375   // Register.
 376   INLINE(explicit Operand(Register rm));
 377
 378   // Return true if this is a register operand.
 379   INLINE(bool is_reg() const);
 380
 381   inline int64_t immediate() const {
 382     DCHECK(!is_reg());
 383     return imm64_;
 384   }
 385
 386   Register rm() const { return rm_; }
 387
 388  private:
 389   Register rm_;
 390   int64_t imm64_;  // Valid if rm_ == no_reg.
 391   RelocInfo::Mode rmode_;
 392
 393   friend class Assembler;
 394   friend class MacroAssembler;
 395 };
 396
 397
 398 // On MIPS we have only one adressing mode with base_reg + offset.
 399 // Class MemOperand represents a memory operand in load and store instructions.
 400 class MemOperand : public Operand {
 401  public:
 402   // Immediate value attached to offset.
 403   enum OffsetAddend {
 404     offset_minus_one = -1,
 405     offset_zero = 0
 406   };
 407
 408   explicit MemOperand(Register rn, int64_t offset = 0);
 409   explicit MemOperand(Register rn, int64_t unit, int64_t multiplier,
 410                       OffsetAddend offset_addend = offset_zero);
 411   int32_t offset() const { return offset_; }
 412
 413   bool OffsetIsInt16Encodable() const {
 414     return is_int16(offset_);
 415   }
 416
 417  private:
 418   int32_t offset_;
 419
 420   friend class Assembler;
 421 };
 422
 423
 424 class Assembler : public AssemblerBase {
 425  public:
 426   // Create an assembler. Instructions and relocation information are emitted
 427   // into a buffer, with the instructions starting from the beginning and the
 428   // relocation information starting from the end of the buffer. See CodeDesc
 429   // for a detailed comment on the layout (globals.h).
 430   //
 431   // If the provided buffer is NULL, the assembler allocates and grows its own
 432   // buffer, and buffer_size determines the initial buffer size. The buffer is
 433   // owned by the assembler and deallocated upon destruction of the assembler.
 434   //
 435   // If the provided buffer is not NULL, the assembler uses the provided buffer
 436   // for code generation and assumes its size to be buffer_size. If the buffer
 437   // is too small, a fatal error occurs. No deallocation of the buffer is done
 438   // upon destruction of the assembler.
 439   Assembler(Isolate* isolate, void* buffer, int buffer_size);
 440   virtual ~Assembler() { }
 441
 442   // GetCode emits any pending (non-emitted) code and fills the descriptor
 443   // desc. GetCode() is idempotent; it returns the same result if no other
 444   // Assembler functions are invoked in between GetCode() calls.
 445   void GetCode(CodeDesc* desc);
 446
 447   // Label operations & relative jumps (PPUM Appendix D).
 448   //
 449   // Takes a branch opcode (cc) and a label (L) and generates
 450   // either a backward branch or a forward branch and links it
 451   // to the label fixup chain. Usage:
 452   //
 453   // Label L;    // unbound label
 454   // j(cc, &L);  // forward branch to unbound label
 455   // bind(&L);   // bind label to the current pc
 456   // j(cc, &L);  // backward branch to bound label
 457   // bind(&L);   // illegal: a label may be bound only once
 458   //
 459   // Note: The same Label can be used for forward and backward branches
 460   // but it may be bound only once.
 461   void bind(Label* L);  // Binds an unbound label L to current code position.
 462   // Determines if Label is bound and near enough so that branch instruction
 463   // can be used to reach it, instead of jump instruction.
 464   bool is_near(Label* L);
 465
 466   // Returns the branch offset to the given label from the current code
 467   // position. Links the label to the current position if it is still unbound.
 468   // Manages the jump elimination optimization if the second parameter is true.
 469   int32_t branch_offset(Label* L, bool jump_elimination_allowed);
 470   int32_t branch_offset_compact(Label* L, bool jump_elimination_allowed);
 471   int32_t branch_offset21(Label* L, bool jump_elimination_allowed);
 472   int32_t branch_offset21_compact(Label* L, bool jump_elimination_allowed);
 473   int32_t shifted_branch_offset(Label* L, bool jump_elimination_allowed) {
 474     int32_t o = branch_offset(L, jump_elimination_allowed);
 475     DCHECK((o & 3) == 0);   // Assert the offset is aligned.
 476     return o >> 2;
 477   }
 478   int32_t shifted_branch_offset_compact(Label* L,
 479       bool jump_elimination_allowed) {
 480     int32_t o = branch_offset_compact(L, jump_elimination_allowed);
 481     DCHECK((o & 3) == 0);   // Assert the offset is aligned.
 482     return o >> 2;
 483   }
 484   uint64_t jump_address(Label* L);
 485
 486   // Puts a labels target address at the given position.
 487   // The high 8 bits are set to zero.
 488   void label_at_put(Label* L, int at_offset);
 489
 490   // Read/Modify the code target address in the branch/call instruction at pc.
 491   static Address target_address_at(Address pc);
 492   static void set_target_address_at(Address pc,
 493                                     Address target,
 494                                     ICacheFlushMode icache_flush_mode =
 495                                         FLUSH_ICACHE_IF_NEEDED);
 496   // On MIPS there is no Constant Pool so we skip that parameter.
 497   INLINE(static Address target_address_at(Address pc,
 498                                           ConstantPoolArray* constant_pool)) {
 499     return target_address_at(pc);
 500   }
 501   INLINE(static void set_target_address_at(Address pc,
 502                                            ConstantPoolArray* constant_pool,
 503                                            Address target,
 504                                            ICacheFlushMode icache_flush_mode =
 505                                                FLUSH_ICACHE_IF_NEEDED)) {
 506     set_target_address_at(pc, target, icache_flush_mode);
 507   }
 508   INLINE(static Address target_address_at(Address pc, Code* code)) {
 509     ConstantPoolArray* constant_pool = code ? code->constant_pool() : NULL;
 510     return target_address_at(pc, constant_pool);
 511   }
 512   INLINE(static void set_target_address_at(Address pc,
 513                                            Code* code,
 514                                            Address target,
 515                                            ICacheFlushMode icache_flush_mode =
 516                                                FLUSH_ICACHE_IF_NEEDED)) {
 517     ConstantPoolArray* constant_pool = code ? code->constant_pool() : NULL;
 518     set_target_address_at(pc, constant_pool, target, icache_flush_mode);
 519   }
 520
 521   // Return the code target address at a call site from the return address
 522   // of that call in the instruction stream.
 523   inline static Address target_address_from_return_address(Address pc);
 524
 525   // Return the code target address of the patch debug break slot
 526   inline static Address break_address_from_return_address(Address pc);
 527
 528   static void JumpLabelToJumpRegister(Address pc);
 529
 530   static void QuietNaN(HeapObject* nan);
 531
 532   // This sets the branch destination (which gets loaded at the call address).
 533   // This is for calls and branches within generated code.  The serializer
 534   // has already deserialized the lui/ori instructions etc.
 535   inline static void deserialization_set_special_target_at(
 536       Address instruction_payload, Code* code, Address target) {
 537     set_target_address_at(
 538         instruction_payload - kInstructionsFor64BitConstant * kInstrSize,
 539         code,
 540         target);
 541   }
 542
 543   // Size of an instruction.
 544   static const int kInstrSize = sizeof(Instr);
 545
 546   // Difference between address of current opcode and target address offset.
 547   static const int kBranchPCOffset = 4;
 548
 549   // Here we are patching the address in the LUI/ORI instruction pair.
 550   // These values are used in the serialization process and must be zero for
 551   // MIPS platform, as Code, Embedded Object or External-reference pointers
 552   // are split across two consecutive instructions and don't exist separately
 553   // in the code, so the serializer should not step forwards in memory after
 554   // a target is resolved and written.
 555   static const int kSpecialTargetSize = 0;
 556
 557   // Number of consecutive instructions used to store 32bit/64bit constant.
 558   // Before jump-optimizations, this constant was used in
 559   // RelocInfo::target_address_address() function to tell serializer address of
 560   // the instruction that follows LUI/ORI instruction pair. Now, with new jump
 561   // optimization, where jump-through-register instruction that usually
 562   // follows LUI/ORI pair is substituted with J/JAL, this constant equals
 563   // to 3 instructions (LUI+ORI+J/JAL/JR/JALR).
 564   static const int kInstructionsFor32BitConstant = 3;
 565   static const int kInstructionsFor64BitConstant = 5;
 566
 567   // Distance between the instruction referring to the address of the call
 568   // target and the return address.
 569   static const int kCallTargetAddressOffset = 6 * kInstrSize;
 570
 571   // Distance between start of patched return sequence and the emitted address
 572   // to jump to.
 573   static const int kPatchReturnSequenceAddressOffset = 0;
 574
 575   // Distance between start of patched debug break slot and the emitted address
 576   // to jump to.
 577   static const int kPatchDebugBreakSlotAddressOffset =  0 * kInstrSize;
 578
 579   // Difference between address of current opcode and value read from pc
 580   // register.
 581   static const int kPcLoadDelta = 4;
 582
 583   static const int kPatchDebugBreakSlotReturnOffset = 6 * kInstrSize;
 584
 585   // Number of instructions used for the JS return sequence. The constant is
 586   // used by the debugger to patch the JS return sequence.
 587   static const int kJSReturnSequenceInstructions = 7;
 588   static const int kJSReturnSequenceLength =
 589       kJSReturnSequenceInstructions * kInstrSize;
 590   static const int kDebugBreakSlotInstructions = 6;
 591   static const int kDebugBreakSlotLength =
 592       kDebugBreakSlotInstructions * kInstrSize;
 593
 594
 595   // ---------------------------------------------------------------------------
 596   // Code generation.
 597
 598   // Insert the smallest number of nop instructions
 599   // possible to align the pc offset to a multiple
 600   // of m. m must be a power of 2 (>= 4).
 601   void Align(int m);
 602   // Aligns code to something that's optimal for a jump target for the platform.
 603   void CodeTargetAlign();
 604
 605   // Different nop operations are used by the code generator to detect certain
 606   // states of the generated code.
 607   enum NopMarkerTypes {
 608     NON_MARKING_NOP = 0,
 609     DEBUG_BREAK_NOP,
 610     // IC markers.
 611     PROPERTY_ACCESS_INLINED,
 612     PROPERTY_ACCESS_INLINED_CONTEXT,
 613     PROPERTY_ACCESS_INLINED_CONTEXT_DONT_DELETE,
 614     // Helper values.
 615     LAST_CODE_MARKER,
 616     FIRST_IC_MARKER = PROPERTY_ACCESS_INLINED,
 617     // Code aging
 618     CODE_AGE_MARKER_NOP = 6,
 619     CODE_AGE_SEQUENCE_NOP
 620   };
 621
 622   // Type == 0 is the default non-marking nop. For mips this is a
 623   // sll(zero_reg, zero_reg, 0). We use rt_reg == at for non-zero
 624   // marking, to avoid conflict with ssnop and ehb instructions.
 625   void nop(unsigned int type = 0) {
 626     DCHECK(type < 32);
 627     Register nop_rt_reg = (type == 0) ? zero_reg : at;
 628     sll(zero_reg, nop_rt_reg, type, true);
 629   }
 630
 631
 632   // --------Branch-and-jump-instructions----------
 633   // We don't use likely variant of instructions.
 634   void b(int16_t offset);
 635   void b(Label* L) { b(branch_offset(L, false)>>2); }
 636   void bal(int16_t offset);
 637   void bal(Label* L) { bal(branch_offset(L, false)>>2); }
 638
 639   void beq(Register rs, Register rt, int16_t offset);
 640   void beq(Register rs, Register rt, Label* L) {
 641     beq(rs, rt, branch_offset(L, false) >> 2);
 642   }
 643   void bgez(Register rs, int16_t offset);
 644   void bgezc(Register rt, int16_t offset);
 645   void bgezc(Register rt, Label* L) {
 646     bgezc(rt, branch_offset_compact(L, false)>>2);
 647   }
 648   void bgeuc(Register rs, Register rt, int16_t offset);
 649   void bgeuc(Register rs, Register rt, Label* L) {
 650     bgeuc(rs, rt, branch_offset_compact(L, false)>>2);
 651   }
 652   void bgec(Register rs, Register rt, int16_t offset);
 653   void bgec(Register rs, Register rt, Label* L) {
 654     bgec(rs, rt, branch_offset_compact(L, false)>>2);
 655   }
 656   void bgezal(Register rs, int16_t offset);
 657   void bgezalc(Register rt, int16_t offset);
 658   void bgezalc(Register rt, Label* L) {
 659     bgezalc(rt, branch_offset_compact(L, false)>>2);
 660   }
 661   void bgezall(Register rs, int16_t offset);
 662   void bgezall(Register rs, Label* L) {
 663     bgezall(rs, branch_offset(L, false)>>2);
 664   }
 665   void bgtz(Register rs, int16_t offset);
 666   void bgtzc(Register rt, int16_t offset);
 667   void bgtzc(Register rt, Label* L) {
 668     bgtzc(rt, branch_offset_compact(L, false)>>2);
 669   }
 670   void blez(Register rs, int16_t offset);
 671   void blezc(Register rt, int16_t offset);
 672   void blezc(Register rt, Label* L) {
 673     blezc(rt, branch_offset_compact(L, false)>>2);
 674   }
 675   void bltz(Register rs, int16_t offset);
 676   void bltzc(Register rt, int16_t offset);
 677   void bltzc(Register rt, Label* L) {
 678     bltzc(rt, branch_offset_compact(L, false)>>2);
 679   }
 680   void bltuc(Register rs, Register rt, int16_t offset);
 681   void bltuc(Register rs, Register rt, Label* L) {
 682     bltuc(rs, rt, branch_offset_compact(L, false)>>2);
 683   }
 684   void bltc(Register rs, Register rt, int16_t offset);
 685   void bltc(Register rs, Register rt, Label* L) {
 686     bltc(rs, rt, branch_offset_compact(L, false)>>2);
 687   }
 688
 689   void bltzal(Register rs, int16_t offset);
 690   void blezalc(Register rt, int16_t offset);
 691   void blezalc(Register rt, Label* L) {
 692     blezalc(rt, branch_offset_compact(L, false)>>2);
 693   }
 694   void bltzalc(Register rt, int16_t offset);
 695   void bltzalc(Register rt, Label* L) {
 696     bltzalc(rt, branch_offset_compact(L, false)>>2);
 697   }
 698   void bgtzalc(Register rt, int16_t offset);
 699   void bgtzalc(Register rt, Label* L) {
 700     bgtzalc(rt, branch_offset_compact(L, false)>>2);
 701   }
 702   void beqzalc(Register rt, int16_t offset);
 703   void beqzalc(Register rt, Label* L) {
 704     beqzalc(rt, branch_offset_compact(L, false)>>2);
 705   }
 706   void beqc(Register rs, Register rt, int16_t offset);
 707   void beqc(Register rs, Register rt, Label* L) {
 708     beqc(rs, rt, branch_offset_compact(L, false)>>2);
 709   }
 710   void beqzc(Register rs, int32_t offset);
 711   void beqzc(Register rs, Label* L) {
 712     beqzc(rs, branch_offset21_compact(L, false)>>2);
 713   }
 714   void bnezalc(Register rt, int16_t offset);
 715   void bnezalc(Register rt, Label* L) {
 716     bnezalc(rt, branch_offset_compact(L, false)>>2);
 717   }
 718   void bnec(Register rs, Register rt, int16_t offset);
 719   void bnec(Register rs, Register rt, Label* L) {
 720     bnec(rs, rt, branch_offset_compact(L, false)>>2);
 721   }
 722   void bnezc(Register rt, int32_t offset);
 723   void bnezc(Register rt, Label* L) {
 724     bnezc(rt, branch_offset21_compact(L, false)>>2);
 725   }
 726   void bne(Register rs, Register rt, int16_t offset);
 727   void bne(Register rs, Register rt, Label* L) {
 728     bne(rs, rt, branch_offset(L, false)>>2);
 729   }
 730   void bovc(Register rs, Register rt, int16_t offset);
 731   void bovc(Register rs, Register rt, Label* L) {
 732     bovc(rs, rt, branch_offset_compact(L, false)>>2);
 733   }
 734   void bnvc(Register rs, Register rt, int16_t offset);
 735   void bnvc(Register rs, Register rt, Label* L) {
 736     bnvc(rs, rt, branch_offset_compact(L, false)>>2);
 737   }
 738
 739   // Never use the int16_t b(l)cond version with a branch offset
 740   // instead of using the Label* version.
 741
 742   // Jump targets must be in the current 256 MB-aligned region. i.e. 28 bits.
 743   void j(int64_t target);
 744   void jal(int64_t target);
 745   void jalr(Register rs, Register rd = ra);
 746   void jr(Register target);
 747   void j_or_jr(int64_t target, Register rs);
 748   void jal_or_jalr(int64_t target, Register rs);
 749
 750
 751   // -------Data-processing-instructions---------
 752
 753   // Arithmetic.
 754   void addu(Register rd, Register rs, Register rt);
 755   void subu(Register rd, Register rs, Register rt);
 756
 757   void div(Register rs, Register rt);
 758   void divu(Register rs, Register rt);
 759   void ddiv(Register rs, Register rt);
 760   void ddivu(Register rs, Register rt);
 761   void div(Register rd, Register rs, Register rt);
 762   void divu(Register rd, Register rs, Register rt);
 763   void ddiv(Register rd, Register rs, Register rt);
 764   void ddivu(Register rd, Register rs, Register rt);
 765   void mod(Register rd, Register rs, Register rt);
 766   void modu(Register rd, Register rs, Register rt);
 767   void dmod(Register rd, Register rs, Register rt);
 768   void dmodu(Register rd, Register rs, Register rt);
 769
 770   void mul(Register rd, Register rs, Register rt);
 771   void muh(Register rd, Register rs, Register rt);
 772   void mulu(Register rd, Register rs, Register rt);
 773   void muhu(Register rd, Register rs, Register rt);
 774   void mult(Register rs, Register rt);
 775   void multu(Register rs, Register rt);
 776   void dmul(Register rd, Register rs, Register rt);
 777   void dmuh(Register rd, Register rs, Register rt);
 778   void dmulu(Register rd, Register rs, Register rt);
 779   void dmuhu(Register rd, Register rs, Register rt);
 780   void daddu(Register rd, Register rs, Register rt);
 781   void dsubu(Register rd, Register rs, Register rt);
 782   void dmult(Register rs, Register rt);
 783   void dmultu(Register rs, Register rt);
 784
 785   void addiu(Register rd, Register rs, int32_t j);
 786   void daddiu(Register rd, Register rs, int32_t j);
 787
 788   // Logical.
 789   void and_(Register rd, Register rs, Register rt);
 790   void or_(Register rd, Register rs, Register rt);
 791   void xor_(Register rd, Register rs, Register rt);
 792   void nor(Register rd, Register rs, Register rt);
 793
 794   void andi(Register rd, Register rs, int32_t j);
 795   void ori(Register rd, Register rs, int32_t j);
 796   void xori(Register rd, Register rs, int32_t j);
 797   void lui(Register rd, int32_t j);
 798   void aui(Register rs, Register rt, int32_t j);
 799   void daui(Register rs, Register rt, int32_t j);
 800   void dahi(Register rs, int32_t j);
 801   void dati(Register rs, int32_t j);
 802
 803   // Shifts.
 804   // Please note: sll(zero_reg, zero_reg, x) instructions are reserved as nop
 805   // and may cause problems in normal code. coming_from_nop makes sure this
 806   // doesn't happen.
 807   void sll(Register rd, Register rt, uint16_t sa, bool coming_from_nop = false);
 808   void sllv(Register rd, Register rt, Register rs);
 809   void srl(Register rd, Register rt, uint16_t sa);
 810   void srlv(Register rd, Register rt, Register rs);
 811   void sra(Register rt, Register rd, uint16_t sa);
 812   void srav(Register rt, Register rd, Register rs);
 813   void rotr(Register rd, Register rt, uint16_t sa);
 814   void rotrv(Register rd, Register rt, Register rs);
 815   void dsll(Register rd, Register rt, uint16_t sa);
 816   void dsllv(Register rd, Register rt, Register rs);
 817   void dsrl(Register rd, Register rt, uint16_t sa);
 818   void dsrlv(Register rd, Register rt, Register rs);
 819   void drotr(Register rd, Register rt, uint16_t sa);
 820   void drotrv(Register rd, Register rt, Register rs);
 821   void dsra(Register rt, Register rd, uint16_t sa);
 822   void dsrav(Register rd, Register rt, Register rs);
 823   void dsll32(Register rt, Register rd, uint16_t sa);
 824   void dsrl32(Register rt, Register rd, uint16_t sa);
 825   void dsra32(Register rt, Register rd, uint16_t sa);
 826
 827
 828   // ------------Memory-instructions-------------
 829
 830   void lb(Register rd, const MemOperand& rs);
 831   void lbu(Register rd, const MemOperand& rs);
 832   void lh(Register rd, const MemOperand& rs);
 833   void lhu(Register rd, const MemOperand& rs);
 834   void lw(Register rd, const MemOperand& rs);
 835   void lwu(Register rd, const MemOperand& rs);
 836   void lwl(Register rd, const MemOperand& rs);
 837   void lwr(Register rd, const MemOperand& rs);
 838   void sb(Register rd, const MemOperand& rs);
 839   void sh(Register rd, const MemOperand& rs);
 840   void sw(Register rd, const MemOperand& rs);
 841   void swl(Register rd, const MemOperand& rs);
 842   void swr(Register rd, const MemOperand& rs);
 843   void ldl(Register rd, const MemOperand& rs);
 844   void ldr(Register rd, const MemOperand& rs);
 845   void sdl(Register rd, const MemOperand& rs);
 846   void sdr(Register rd, const MemOperand& rs);
 847   void ld(Register rd, const MemOperand& rs);
 848   void sd(Register rd, const MemOperand& rs);
 849
 850
 851   // ----------------Prefetch--------------------
 852
 853   void pref(int32_t hint, const MemOperand& rs);
 854
 855
 856   // -------------Misc-instructions--------------
 857
 858   // Break / Trap instructions.
 859   void break_(uint32_t code, bool break_as_stop = false);
 860   void stop(const char* msg, uint32_t code = kMaxStopCode);
 861   void tge(Register rs, Register rt, uint16_t code);
 862   void tgeu(Register rs, Register rt, uint16_t code);
 863   void tlt(Register rs, Register rt, uint16_t code);
 864   void tltu(Register rs, Register rt, uint16_t code);
 865   void teq(Register rs, Register rt, uint16_t code);
 866   void tne(Register rs, Register rt, uint16_t code);
 867
 868   // Move from HI/LO register.
 869   void mfhi(Register rd);
 870   void mflo(Register rd);
 871
 872   // Set on less than.
 873   void slt(Register rd, Register rs, Register rt);
 874   void sltu(Register rd, Register rs, Register rt);
 875   void slti(Register rd, Register rs, int32_t j);
 876   void sltiu(Register rd, Register rs, int32_t j);
 877
 878   // Conditional move.
 879   void movz(Register rd, Register rs, Register rt);
 880   void movn(Register rd, Register rs, Register rt);
 881   void movt(Register rd, Register rs, uint16_t cc = 0);
 882   void movf(Register rd, Register rs, uint16_t cc = 0);
 883
 884   void sel(SecondaryField fmt, FPURegister fd, FPURegister ft,
 885       FPURegister fs, uint8_t sel);
 886   void seleqz(Register rs, Register rt, Register rd);
 887   void seleqz(SecondaryField fmt, FPURegister fd, FPURegister ft,
 888       FPURegister fs);
 889   void selnez(Register rs, Register rt, Register rd);
 890   void selnez(SecondaryField fmt, FPURegister fd, FPURegister ft,
 891       FPURegister fs);
 892
 893   // Bit twiddling.
 894   void clz(Register rd, Register rs);
 895   void ins_(Register rt, Register rs, uint16_t pos, uint16_t size);
 896   void ext_(Register rt, Register rs, uint16_t pos, uint16_t size);
 897   void dext_(Register rt, Register rs, uint16_t pos, uint16_t size);
 898
 899   // --------Coprocessor-instructions----------------
 900
 901   // Load, store, and move.
 902   void lwc1(FPURegister fd, const MemOperand& src);
 903   void ldc1(FPURegister fd, const MemOperand& src);
 904
 905   void swc1(FPURegister fs, const MemOperand& dst);
 906   void sdc1(FPURegister fs, const MemOperand& dst);
 907
 908   void mtc1(Register rt, FPURegister fs);
 909   void mthc1(Register rt, FPURegister fs);
 910   void dmtc1(Register rt, FPURegister fs);
 911
 912   void mfc1(Register rt, FPURegister fs);
 913   void mfhc1(Register rt, FPURegister fs);
 914   void dmfc1(Register rt, FPURegister fs);
 915
 916   void ctc1(Register rt, FPUControlRegister fs);
 917   void cfc1(Register rt, FPUControlRegister fs);
 918
 919   // Arithmetic.
 920   void add_d(FPURegister fd, FPURegister fs, FPURegister ft);
 921   void sub_d(FPURegister fd, FPURegister fs, FPURegister ft);
 922   void mul_d(FPURegister fd, FPURegister fs, FPURegister ft);
 923   void madd_d(FPURegister fd, FPURegister fr, FPURegister fs, FPURegister ft);
 924   void div_d(FPURegister fd, FPURegister fs, FPURegister ft);
 925   void abs_d(FPURegister fd, FPURegister fs);
 926   void mov_d(FPURegister fd, FPURegister fs);
 927   void neg_d(FPURegister fd, FPURegister fs);
 928   void sqrt_d(FPURegister fd, FPURegister fs);
 929
 930   // Conversion.
 931   void cvt_w_s(FPURegister fd, FPURegister fs);
 932   void cvt_w_d(FPURegister fd, FPURegister fs);
 933   void trunc_w_s(FPURegister fd, FPURegister fs);
 934   void trunc_w_d(FPURegister fd, FPURegister fs);
 935   void round_w_s(FPURegister fd, FPURegister fs);
 936   void round_w_d(FPURegister fd, FPURegister fs);
 937   void floor_w_s(FPURegister fd, FPURegister fs);
 938   void floor_w_d(FPURegister fd, FPURegister fs);
 939   void ceil_w_s(FPURegister fd, FPURegister fs);
 940   void ceil_w_d(FPURegister fd, FPURegister fs);
 941
 942   void cvt_l_s(FPURegister fd, FPURegister fs);
 943   void cvt_l_d(FPURegister fd, FPURegister fs);
 944   void trunc_l_s(FPURegister fd, FPURegister fs);
 945   void trunc_l_d(FPURegister fd, FPURegister fs);
 946   void round_l_s(FPURegister fd, FPURegister fs);
 947   void round_l_d(FPURegister fd, FPURegister fs);
 948   void floor_l_s(FPURegister fd, FPURegister fs);
 949   void floor_l_d(FPURegister fd, FPURegister fs);
 950   void ceil_l_s(FPURegister fd, FPURegister fs);
 951   void ceil_l_d(FPURegister fd, FPURegister fs);
 952
 953   void min(SecondaryField fmt, FPURegister fd, FPURegister ft, FPURegister fs);
 954   void mina(SecondaryField fmt, FPURegister fd, FPURegister ft, FPURegister fs);
 955   void max(SecondaryField fmt, FPURegister fd, FPURegister ft, FPURegister fs);
 956   void maxa(SecondaryField fmt, FPURegister fd, FPURegister ft, FPURegister fs);
 957
 958   void cvt_s_w(FPURegister fd, FPURegister fs);
 959   void cvt_s_l(FPURegister fd, FPURegister fs);
 960   void cvt_s_d(FPURegister fd, FPURegister fs);
 961
 962   void cvt_d_w(FPURegister fd, FPURegister fs);
 963   void cvt_d_l(FPURegister fd, FPURegister fs);
 964   void cvt_d_s(FPURegister fd, FPURegister fs);
 965
 966   // Conditions and branches for MIPSr6.
 967   void cmp(FPUCondition cond, SecondaryField fmt,
 968          FPURegister fd, FPURegister ft, FPURegister fs);
 969
 970   void bc1eqz(int16_t offset, FPURegister ft);
 971   void bc1eqz(Label* L, FPURegister ft) {
 972     bc1eqz(branch_offset(L, false)>>2, ft);
 973   }
 974   void bc1nez(int16_t offset, FPURegister ft);
 975   void bc1nez(Label* L, FPURegister ft) {
 976     bc1nez(branch_offset(L, false)>>2, ft);
 977   }
 978
 979   // Conditions and branches for non MIPSr6.
 980   void c(FPUCondition cond, SecondaryField fmt,
 981          FPURegister ft, FPURegister fs, uint16_t cc = 0);
 982
 983   void bc1f(int16_t offset, uint16_t cc = 0);
 984   void bc1f(Label* L, uint16_t cc = 0) {
 985     bc1f(branch_offset(L, false)>>2, cc);
 986   }
 987   void bc1t(int16_t offset, uint16_t cc = 0);
 988   void bc1t(Label* L, uint16_t cc = 0) {
 989     bc1t(branch_offset(L, false)>>2, cc);
 990   }
 991   void fcmp(FPURegister src1, const double src2, FPUCondition cond);
 992
 993   // Check the code size generated from label to here.
 994   int SizeOfCodeGeneratedSince(Label* label) {
 995     return pc_offset() - label->pos();
 996   }
 997
 998   // Check the number of instructions generated from label to here.
 999   int InstructionsGeneratedSince(Label* label) {
1000     return SizeOfCodeGeneratedSince(label) / kInstrSize;
1001   }
1002
1003   // Class for scoping postponing the trampoline pool generation.
1004   class BlockTrampolinePoolScope {
1005    public:
1006     explicit BlockTrampolinePoolScope(Assembler* assem) : assem_(assem) {
1007       assem_->StartBlockTrampolinePool();
1008     }
1009     ~BlockTrampolinePoolScope() {
1010       assem_->EndBlockTrampolinePool();
1011     }
1012
1013    private:
1014     Assembler* assem_;
1015
1016     DISALLOW_IMPLICIT_CONSTRUCTORS(BlockTrampolinePoolScope);
1017   };
1018
1019   // Class for postponing the assembly buffer growth. Typically used for
1020   // sequences of instructions that must be emitted as a unit, before
1021   // buffer growth (and relocation) can occur.
1022   // This blocking scope is not nestable.
1023   class BlockGrowBufferScope {
1024    public:
1025     explicit BlockGrowBufferScope(Assembler* assem) : assem_(assem) {
1026       assem_->StartBlockGrowBuffer();
1027     }
1028     ~BlockGrowBufferScope() {
1029       assem_->EndBlockGrowBuffer();
1030     }
1031
1032    private:
1033     Assembler* assem_;
1034
1035     DISALLOW_IMPLICIT_CONSTRUCTORS(BlockGrowBufferScope);
1036   };
1037
1038   // Debugging.
1039
1040   // Mark address of the ExitJSFrame code.
1041   void RecordJSReturn();
1042
1043   // Mark address of a debug break slot.
1044   void RecordDebugBreakSlot();
1045
1046   // Record the AST id of the CallIC being compiled, so that it can be placed
1047   // in the relocation information.
1048   void SetRecordedAstId(TypeFeedbackId ast_id) {
1049     DCHECK(recorded_ast_id_.IsNone());
1050     recorded_ast_id_ = ast_id;
1051   }
1052
1053   TypeFeedbackId RecordedAstId() {
1054     DCHECK(!recorded_ast_id_.IsNone());
1055     return recorded_ast_id_;
1056   }
1057
1058   void ClearRecordedAstId() { recorded_ast_id_ = TypeFeedbackId::None(); }
1059
1060   // Record a comment relocation entry that can be used by a disassembler.
1061   // Use --code-comments to enable.
1062   void RecordComment(const char* msg);
1063
1064   // Record a deoptimization reason that can be used by a log or cpu profiler.
1065   // Use --trace-deopt to enable.
1066   void RecordDeoptReason(const int reason, const SourcePosition position);
1067
1068   static int RelocateInternalReference(RelocInfo::Mode rmode, byte* pc,
1069                                        intptr_t pc_delta);
1070
1071   // Writes a single byte or word of data in the code stream.  Used for
1072   // inline tables, e.g., jump-tables.
1073   void db(uint8_t data);
1074   void dd(uint32_t data);
1075   void dd(Label* label);
1076
1077   // Emits the address of the code stub's first instruction.
1078   void emit_code_stub_address(Code* stub);
1079
1080   PositionsRecorder* positions_recorder() { return &positions_recorder_; }
1081
1082   // Postpone the generation of the trampoline pool for the specified number of
1083   // instructions.
1084   void BlockTrampolinePoolFor(int instructions);
1085
1086   // Check if there is less than kGap bytes available in the buffer.
1087   // If this is the case, we need to grow the buffer before emitting
1088   // an instruction or relocation information.
1089   inline bool overflow() const { return pc_ >= reloc_info_writer.pos() - kGap; }
1090
1091   // Get the number of bytes available in the buffer.
1092   inline int available_space() const { return reloc_info_writer.pos() - pc_; }
1093
1094   // Read/patch instructions.
1095   static Instr instr_at(byte* pc) { return *reinterpret_cast<Instr*>(pc); }
1096   static void instr_at_put(byte* pc, Instr instr) {
1097     *reinterpret_cast<Instr*>(pc) = instr;
1098   }
1099   Instr instr_at(int pos) { return *reinterpret_cast<Instr*>(buffer_ + pos); }
1100   void instr_at_put(int pos, Instr instr) {
1101     *reinterpret_cast<Instr*>(buffer_ + pos) = instr;
1102   }
1103
1104   // Check if an instruction is a branch of some kind.
1105   static bool IsBranch(Instr instr);
1106   static bool IsBeq(Instr instr);
1107   static bool IsBne(Instr instr);
1108
1109   static bool IsJump(Instr instr);
1110   static bool IsJ(Instr instr);
1111   static bool IsLui(Instr instr);
1112   static bool IsOri(Instr instr);
1113
1114   static bool IsJal(Instr instr);
1115   static bool IsJr(Instr instr);
1116   static bool IsJalr(Instr instr);
1117
1118   static bool IsNop(Instr instr, unsigned int type);
1119   static bool IsPop(Instr instr);
1120   static bool IsPush(Instr instr);
1121   static bool IsLwRegFpOffset(Instr instr);
1122   static bool IsSwRegFpOffset(Instr instr);
1123   static bool IsLwRegFpNegOffset(Instr instr);
1124   static bool IsSwRegFpNegOffset(Instr instr);
1125
1126   static Register GetRtReg(Instr instr);
1127   static Register GetRsReg(Instr instr);
1128   static Register GetRdReg(Instr instr);
1129
1130   static uint32_t GetRt(Instr instr);
1131   static uint32_t GetRtField(Instr instr);
1132   static uint32_t GetRs(Instr instr);
1133   static uint32_t GetRsField(Instr instr);
1134   static uint32_t GetRd(Instr instr);
1135   static uint32_t GetRdField(Instr instr);
1136   static uint32_t GetSa(Instr instr);
1137   static uint32_t GetSaField(Instr instr);
1138   static uint32_t GetOpcodeField(Instr instr);
1139   static uint32_t GetFunction(Instr instr);
1140   static uint32_t GetFunctionField(Instr instr);
1141   static uint32_t GetImmediate16(Instr instr);
1142   static uint32_t GetLabelConst(Instr instr);
1143
1144   static int32_t GetBranchOffset(Instr instr);
1145   static bool IsLw(Instr instr);
1146   static int16_t GetLwOffset(Instr instr);
1147   static Instr SetLwOffset(Instr instr, int16_t offset);
1148
1149   static bool IsSw(Instr instr);
1150   static Instr SetSwOffset(Instr instr, int16_t offset);
1151   static bool IsAddImmediate(Instr instr);
1152   static Instr SetAddImmediateOffset(Instr instr, int16_t offset);
1153
1154   static bool IsAndImmediate(Instr instr);
1155   static bool IsEmittedConstant(Instr instr);
1156
1157   void CheckTrampolinePool();
1158
1159   // Allocate a constant pool of the correct size for the generated code.
1160   Handle<ConstantPoolArray> NewConstantPool(Isolate* isolate);
1161
1162   // Generate the constant pool for the generated code.
1163   void PopulateConstantPool(ConstantPoolArray* constant_pool);
1164
1165  protected:
1166   // Relocation for a type-recording IC has the AST id added to it.  This
1167   // member variable is a way to pass the information from the call site to
1168   // the relocation info.
1169   TypeFeedbackId recorded_ast_id_;
1170
1171   int64_t buffer_space() const { return reloc_info_writer.pos() - pc_; }
1172
1173   // Decode branch instruction at pos and return branch target pos.
1174   int target_at(int pos, bool is_internal);
1175
1176   // Patch branch instruction at pos to branch to given branch target pos.
1177   void target_at_put(int pos, int target_pos, bool is_internal);
1178
1179   // Say if we need to relocate with this mode.
1180   bool MustUseReg(RelocInfo::Mode rmode);
1181
1182   // Record reloc info for current pc_.
1183   void RecordRelocInfo(RelocInfo::Mode rmode, intptr_t data = 0);
1184
1185   // Block the emission of the trampoline pool before pc_offset.
1186   void BlockTrampolinePoolBefore(int pc_offset) {
1187     if (no_trampoline_pool_before_ < pc_offset)
1188       no_trampoline_pool_before_ = pc_offset;
1189   }
1190
1191   void StartBlockTrampolinePool() {
1192     trampoline_pool_blocked_nesting_++;
1193   }
1194
1195   void EndBlockTrampolinePool() {
1196     trampoline_pool_blocked_nesting_--;
1197   }
1198
1199   bool is_trampoline_pool_blocked() const {
1200     return trampoline_pool_blocked_nesting_ > 0;
1201   }
1202
1203   bool has_exception() const {
1204     return internal_trampoline_exception_;
1205   }
1206
1207   void DoubleAsTwoUInt32(double d, uint32_t* lo, uint32_t* hi);
1208
1209   bool is_trampoline_emitted() const {
1210     return trampoline_emitted_;
1211   }
1212
1213   // Temporarily block automatic assembly buffer growth.
1214   void StartBlockGrowBuffer() {
1215     DCHECK(!block_buffer_growth_);
1216     block_buffer_growth_ = true;
1217   }
1218
1219   void EndBlockGrowBuffer() {
1220     DCHECK(block_buffer_growth_);
1221     block_buffer_growth_ = false;
1222   }
1223
1224   bool is_buffer_growth_blocked() const {
1225     return block_buffer_growth_;
1226   }
1227
1228  private:
1229   // Buffer size and constant pool distance are checked together at regular
1230   // intervals of kBufferCheckInterval emitted bytes.
1231   static const int kBufferCheckInterval = 1*KB/2;
1232
1233   // Code generation.
1234   // The relocation writer's position is at least kGap bytes below the end of
1235   // the generated instructions. This is so that multi-instruction sequences do
1236   // not have to check for overflow. The same is true for writes of large
1237   // relocation info entries.
1238   static const int kGap = 32;
1239
1240
1241   // Repeated checking whether the trampoline pool should be emitted is rather
1242   // expensive. By default we only check again once a number of instructions
1243   // has been generated.
1244   static const int kCheckConstIntervalInst = 32;
1245   static const int kCheckConstInterval = kCheckConstIntervalInst * kInstrSize;
1246
1247   int next_buffer_check_;  // pc offset of next buffer check.
1248
1249   // Emission of the trampoline pool may be blocked in some code sequences.
1250   int trampoline_pool_blocked_nesting_;  // Block emission if this is not zero.
1251   int no_trampoline_pool_before_;  // Block emission before this pc offset.
1252
1253   // Keep track of the last emitted pool to guarantee a maximal distance.
1254   int last_trampoline_pool_end_;  // pc offset of the end of the last pool.
1255
1256   // Automatic growth of the assembly buffer may be blocked for some sequences.
1257   bool block_buffer_growth_;  // Block growth when true.
1258
1259   // Relocation information generation.
1260   // Each relocation is encoded as a variable size value.
1261   static const int kMaxRelocSize = RelocInfoWriter::kMaxSize;
1262   RelocInfoWriter reloc_info_writer;
1263
1264   // The bound position, before this we cannot do instruction elimination.
1265   int last_bound_pos_;
1266
1267   // Code emission.
1268   inline void CheckBuffer();
1269   void GrowBuffer();
1270   inline void emit(Instr x);
1271   inline void emit(uint64_t x);
1272   inline void CheckTrampolinePoolQuick();
1273
1274   // Instruction generation.
1275   // We have 3 different kind of encoding layout on MIPS.
1276   // However due to many different types of objects encoded in the same fields
1277   // we have quite a few aliases for each mode.
1278   // Using the same structure to refer to Register and FPURegister would spare a
1279   // few aliases, but mixing both does not look clean to me.
1280   // Anyway we could surely implement this differently.
1281
1282   void GenInstrRegister(Opcode opcode,
1283                         Register rs,
1284                         Register rt,
1285                         Register rd,
1286                         uint16_t sa = 0,
1287                         SecondaryField func = NULLSF);
1288
1289   void GenInstrRegister(Opcode opcode,
1290                         Register rs,
1291                         Register rt,
1292                         uint16_t msb,
1293                         uint16_t lsb,
1294                         SecondaryField func);
1295
1296   void GenInstrRegister(Opcode opcode,
1297                         SecondaryField fmt,
1298                         FPURegister ft,
1299                         FPURegister fs,
1300                         FPURegister fd,
1301                         SecondaryField func = NULLSF);
1302
1303   void GenInstrRegister(Opcode opcode,
1304                         FPURegister fr,
1305                         FPURegister ft,
1306                         FPURegister fs,
1307                         FPURegister fd,
1308                         SecondaryField func = NULLSF);
1309
1310   void GenInstrRegister(Opcode opcode,
1311                         SecondaryField fmt,
1312                         Register rt,
1313                         FPURegister fs,
1314                         FPURegister fd,
1315                         SecondaryField func = NULLSF);
1316
1317   void GenInstrRegister(Opcode opcode,
1318                         SecondaryField fmt,
1319                         Register rt,
1320                         FPUControlRegister fs,
1321                         SecondaryField func = NULLSF);
1322
1323
1324   void GenInstrImmediate(Opcode opcode,
1325                          Register rs,
1326                          Register rt,
1327                          int32_t  j);
1328   void GenInstrImmediate(Opcode opcode,
1329                          Register rs,
1330                          SecondaryField SF,
1331                          int32_t  j);
1332   void GenInstrImmediate(Opcode opcode,
1333                          Register r1,
1334                          FPURegister r2,
1335                          int32_t  j);
1336
1337
1338   void GenInstrJump(Opcode opcode,
1339                      uint32_t address);
1340
1341   // Helpers.
1342   void LoadRegPlusOffsetToAt(const MemOperand& src);
1343
1344   // Labels.
1345   void print(Label* L);
1346   void bind_to(Label* L, int pos);
1347   void next(Label* L, bool is_internal);
1348
1349   // One trampoline consists of:
1350   // - space for trampoline slots,
1351   // - space for labels.
1352   //
1353   // Space for trampoline slots is equal to slot_count * 2 * kInstrSize.
1354   // Space for trampoline slots preceeds space for labels. Each label is of one
1355   // instruction size, so total amount for labels is equal to
1356   // label_count *  kInstrSize.
1357   class Trampoline {
1358    public:
1359     Trampoline() {
1360       start_ = 0;
1361       next_slot_ = 0;
1362       free_slot_count_ = 0;
1363       end_ = 0;
1364     }
1365     Trampoline(int start, int slot_count) {
1366       start_ = start;
1367       next_slot_ = start;
1368       free_slot_count_ = slot_count;
1369       end_ = start + slot_count * kTrampolineSlotsSize;
1370     }
1371     int start() {
1372       return start_;
1373     }
1374     int end() {
1375       return end_;
1376     }
1377     int take_slot() {
1378       int trampoline_slot = kInvalidSlotPos;
1379       if (free_slot_count_ <= 0) {
1380         // We have run out of space on trampolines.
1381         // Make sure we fail in debug mode, so we become aware of each case
1382         // when this happens.
1383         DCHECK(0);
1384         // Internal exception will be caught.
1385       } else {
1386         trampoline_slot = next_slot_;
1387         free_slot_count_--;
1388         next_slot_ += kTrampolineSlotsSize;
1389       }
1390       return trampoline_slot;
1391     }
1392
1393    private:
1394     int start_;
1395     int end_;
1396     int next_slot_;
1397     int free_slot_count_;
1398   };
1399
1400   int32_t get_trampoline_entry(int32_t pos);
1401   int unbound_labels_count_;
1402   // If trampoline is emitted, generated code is becoming large. As this is
1403   // already a slow case which can possibly break our code generation for the
1404   // extreme case, we use this information to trigger different mode of
1405   // branch instruction generation, where we use jump instructions rather
1406   // than regular branch instructions.
1407   bool trampoline_emitted_;
1408   static const int kTrampolineSlotsSize = 6 * kInstrSize;
1409   static const int kMaxBranchOffset = (1 << (18 - 1)) - 1;
1410   static const int kInvalidSlotPos = -1;
1411
1412   // Internal reference positions, required for unbounded internal reference
1413   // labels.
1414   std::set<int64_t> internal_reference_positions_;
1415
1416   Trampoline trampoline_;
1417   bool internal_trampoline_exception_;
1418
1419   friend class RegExpMacroAssemblerMIPS;
1420   friend class RelocInfo;
1421   friend class CodePatcher;
1422   friend class BlockTrampolinePoolScope;
1423
1424   PositionsRecorder positions_recorder_;
1425   friend class PositionsRecorder;
1426   friend class EnsureSpace;
1427 };
1428
1429
1430 class EnsureSpace BASE_EMBEDDED {
1431  public:
1432   explicit EnsureSpace(Assembler* assembler) {
1433     assembler->CheckBuffer();
1434   }
1435 };
1436
1437 } }  // namespace v8::internal
1438
1439 #endif  // V8_ARM_ASSEMBLER_MIPS_H_