src/jit/emitarm64.h

   1 // Licensed to the .NET Foundation under one or more agreements.
   2 // The .NET Foundation licenses this file to you under the MIT license.
   3 // See the LICENSE file in the project root for more information.
   4
   5 #if defined(_TARGET_ARM64_)
   6
   7 // The ARM64 instructions are all 32 bits in size.
   8 // we use an unsigned int to hold the encoded instructions.
   9 // This typedef defines the type that we use to hold encoded instructions.
  10 //
  11 typedef unsigned int code_t;
  12
  13 static bool strictArmAsm;
  14
  15 /************************************************************************/
  16 /*         Routines that compute the size of / encode instructions      */
  17 /************************************************************************/
  18
  19 struct CnsVal
  20 {
  21     ssize_t cnsVal;
  22     bool    cnsReloc;
  23 };
  24
  25 #ifdef DEBUG
  26
  27 /************************************************************************/
  28 /*             Debug-only routines to display instructions              */
  29 /************************************************************************/
  30
  31 const char* emitFPregName(unsigned reg, bool varName = true);
  32 const char* emitVectorRegName(regNumber reg);
  33
  34 void emitDispInst(instruction ins);
  35 void emitDispReloc(int value, bool addComma);
  36 void emitDispImm(ssize_t imm, bool addComma, bool alwaysHex = false);
  37 void emitDispFloatZero();
  38 void emitDispFloatImm(ssize_t imm8);
  39 void emitDispImmOptsLSL12(ssize_t imm, insOpts opt);
  40 void emitDispCond(insCond cond);
  41 void emitDispFlags(insCflags flags);
  42 void emitDispBarrier(insBarrier barrier);
  43 void emitDispShiftOpts(insOpts opt);
  44 void emitDispExtendOpts(insOpts opt);
  45 void emitDispLSExtendOpts(insOpts opt);
  46 void emitDispReg(regNumber reg, emitAttr attr, bool addComma);
  47 void emitDispVectorReg(regNumber reg, insOpts opt, bool addComma);
  48 void emitDispVectorRegIndex(regNumber reg, emitAttr elemsize, ssize_t index, bool addComma);
  49 void emitDispArrangement(insOpts opt);
  50 void emitDispShiftedReg(regNumber reg, insOpts opt, ssize_t imm, emitAttr attr);
  51 void emitDispExtendReg(regNumber reg, insOpts opt, ssize_t imm);
  52 void emitDispAddrRI(regNumber reg, insOpts opt, ssize_t imm);
  53 void emitDispAddrRRExt(regNumber reg1, regNumber reg2, insOpts opt, bool isScaled, emitAttr size);
  54
  55 void emitDispIns(instrDesc* id,
  56                  bool       isNew,
  57                  bool       doffs,
  58                  bool       asmfm,
  59                  unsigned   offs  = 0,
  60                  BYTE*      pCode = 0,
  61                  size_t     sz    = 0,
  62                  insGroup*  ig    = NULL);
  63 #endif // DEBUG
  64
  65 /************************************************************************/
  66 /*  Private members that deal with target-dependent instr. descriptors  */
  67 /************************************************************************/
  68
  69 private:
  70 instrDesc* emitNewInstrCallDir(int              argCnt,
  71                                VARSET_VALARG_TP GCvars,
  72                                regMaskTP        gcrefRegs,
  73                                regMaskTP        byrefRegs,
  74                                emitAttr         retSize,
  75                                emitAttr         secondRetSize);
  76
  77 instrDesc* emitNewInstrCallInd(int              argCnt,
  78                                ssize_t          disp,
  79                                VARSET_VALARG_TP GCvars,
  80                                regMaskTP        gcrefRegs,
  81                                regMaskTP        byrefRegs,
  82                                emitAttr         retSize,
  83                                emitAttr         secondRetSize);
  84
  85 /************************************************************************/
  86 /*               Private helpers for instruction output                 */
  87 /************************************************************************/
  88
  89 private:
  90 bool emitInsIsCompare(instruction ins);
  91 bool emitInsIsLoad(instruction ins);
  92 bool emitInsIsStore(instruction ins);
  93 bool emitInsIsLoadOrStore(instruction ins);
  94 emitAttr emitInsAdjustLoadStoreAttr(instruction ins, emitAttr attr);
  95 emitAttr emitInsTargetRegSize(instrDesc* id);
  96 emitAttr emitInsLoadStoreSize(instrDesc* id);
  97
  98 emitter::insFormat emitInsFormat(instruction ins);
  99 emitter::code_t emitInsCode(instruction ins, insFormat fmt);
 100
 101 // Generate code for a load or store operation and handle the case of contained GT_LEA op1 with [base + index<<scale +
 102 // offset]
 103 void emitInsLoadStoreOp(instruction ins, emitAttr attr, regNumber dataReg, GenTreeIndir* indir);
 104
 105 //  Emit the 32-bit Arm64 instruction 'code' into the 'dst'  buffer
 106 static unsigned emitOutput_Instr(BYTE* dst, code_t code);
 107
 108 // A helper method to return the natural scale for an EA 'size'
 109 static unsigned NaturalScale_helper(emitAttr size);
 110
 111 // A helper method to perform a Rotate-Right shift operation
 112 static UINT64 ROR_helper(UINT64 value, unsigned sh, unsigned width);
 113
 114 // A helper method to perform a 'NOT' bitwise complement operation
 115 static UINT64 NOT_helper(UINT64 value, unsigned width);
 116
 117 // A helper method to perform a bit Replicate operation
 118 static UINT64 Replicate_helper(UINT64 value, unsigned width, emitAttr size);
 119
 120 /************************************************************************
 121 *
 122 * This union is used to to encode/decode the special ARM64 immediate values
 123 * that is listed as imm(N,r,s) and referred to as 'bitmask immediate'
 124 */
 125
 126 union bitMaskImm {
 127     struct
 128     {
 129         unsigned immS : 6; // bits 0..5
 130         unsigned immR : 6; // bits 6..11
 131         unsigned immN : 1; // bits 12
 132     };
 133     unsigned immNRS; // concat N:R:S forming a 13-bit unsigned immediate
 134 };
 135
 136 /************************************************************************
 137 *
 138 *  Convert between a 64-bit immediate and its 'bitmask immediate'
 139 *   representation imm(i16,hw)
 140 */
 141
 142 static emitter::bitMaskImm emitEncodeBitMaskImm(INT64 imm, emitAttr size);
 143
 144 static INT64 emitDecodeBitMaskImm(const emitter::bitMaskImm bmImm, emitAttr size);
 145
 146 /************************************************************************
 147 *
 148 * This union is used to to encode/decode the special ARM64 immediate values
 149 * that is listed as imm(i16,hw) and referred to as 'halfword immediate'
 150 */
 151
 152 union halfwordImm {
 153     struct
 154     {
 155         unsigned immVal : 16; // bits  0..15
 156         unsigned immHW : 2;   // bits 16..17
 157     };
 158     unsigned immHWVal; // concat HW:Val forming a 18-bit unsigned immediate
 159 };
 160
 161 /************************************************************************
 162 *
 163 *  Convert between a 64-bit immediate and its 'halfword immediate'
 164 *   representation imm(i16,hw)
 165 */
 166
 167 static emitter::halfwordImm emitEncodeHalfwordImm(INT64 imm, emitAttr size);
 168
 169 static INT64 emitDecodeHalfwordImm(const emitter::halfwordImm hwImm, emitAttr size);
 170
 171 /************************************************************************
 172 *
 173 * This union is used to encode/decode the special ARM64 immediate values
 174 * that is listed as imm(i16,by) and referred to as 'byteShifted immediate'
 175 */
 176
 177 union byteShiftedImm {
 178     struct
 179     {
 180         unsigned immVal : 8;  // bits  0..7
 181         unsigned immBY : 2;   // bits  8..9
 182         unsigned immOnes : 1; // bit   10
 183     };
 184     unsigned immBSVal; // concat Ones:BY:Val forming a 10-bit unsigned immediate
 185 };
 186
 187 /************************************************************************
 188 *
 189 *  Convert between a 16/32-bit immediate and its 'byteShifted immediate'
 190 *   representation imm(i8,by)
 191 */
 192
 193 static emitter::byteShiftedImm emitEncodeByteShiftedImm(INT64 imm, emitAttr size, bool allow_MSL);
 194
 195 static INT32 emitDecodeByteShiftedImm(const emitter::byteShiftedImm bsImm, emitAttr size);
 196
 197 /************************************************************************
 198 *
 199 * This union is used to to encode/decode the special ARM64 immediate values
 200 * that are use for FMOV immediate and referred to as 'float 8-bit immediate'
 201 */
 202
 203 union floatImm8 {
 204     struct
 205     {
 206         unsigned immMant : 4; // bits 0..3
 207         unsigned immExp : 3;  // bits 4..6
 208         unsigned immSign : 1; // bits 7
 209     };
 210     unsigned immFPIVal; // concat Sign:Exp:Mant forming an 8-bit unsigned immediate
 211 };
 212
 213 /************************************************************************
 214 *
 215 *  Convert between a double and its 'float 8-bit immediate' representation
 216 */
 217
 218 static emitter::floatImm8 emitEncodeFloatImm8(double immDbl);
 219
 220 static double emitDecodeFloatImm8(const emitter::floatImm8 fpImm);
 221
 222 /************************************************************************
 223 *
 224 *  This union is used to to encode/decode the cond, nzcv and imm5 values for
 225 *   instructions that use them in the small constant immediate field
 226 */
 227
 228 union condFlagsImm {
 229     struct
 230     {
 231         insCond   cond : 4;  // bits  0..3
 232         insCflags flags : 4; // bits  4..7
 233         unsigned  imm5 : 5;  // bits  8..12
 234     };
 235     unsigned immCFVal; // concat imm5:flags:cond forming an 13-bit unsigned immediate
 236 };
 237
 238 // Returns an encoding for the specified register used in the 'Rd' position
 239 static code_t insEncodeReg_Rd(regNumber reg);
 240
 241 // Returns an encoding for the specified register used in the 'Rt' position
 242 static code_t insEncodeReg_Rt(regNumber reg);
 243
 244 // Returns an encoding for the specified register used in the 'Rn' position
 245 static code_t insEncodeReg_Rn(regNumber reg);
 246
 247 // Returns an encoding for the specified register used in the 'Rm' position
 248 static code_t insEncodeReg_Rm(regNumber reg);
 249
 250 // Returns an encoding for the specified register used in the 'Ra' position
 251 static code_t insEncodeReg_Ra(regNumber reg);
 252
 253 // Returns an encoding for the specified register used in the 'Vd' position
 254 static code_t insEncodeReg_Vd(regNumber reg);
 255
 256 // Returns an encoding for the specified register used in the 'Vt' position
 257 static code_t insEncodeReg_Vt(regNumber reg);
 258
 259 // Returns an encoding for the specified register used in the 'Vn' position
 260 static code_t insEncodeReg_Vn(regNumber reg);
 261
 262 // Returns an encoding for the specified register used in the 'Vm' position
 263 static code_t insEncodeReg_Vm(regNumber reg);
 264
 265 // Returns an encoding for the specified register used in the 'Va' position
 266 static code_t insEncodeReg_Va(regNumber reg);
 267
 268 // Returns an encoding for the imm which represents the condition code.
 269 static code_t insEncodeCond(insCond cond);
 270
 271 // Returns an encoding for the imm whioch represents the 'condition code'
 272 //  with the lowest bit inverted (marked by invert(<cond>) in the architecture manual.
 273 static code_t insEncodeInvertedCond(insCond cond);
 274
 275 // Returns an encoding for the imm which represents the flags.
 276 static code_t insEncodeFlags(insCflags flags);
 277
 278 // Returns the encoding for the Shift Count bits to be used for Arm64 encodings
 279 static code_t insEncodeShiftCount(ssize_t imm, emitAttr size);
 280
 281 // Returns the encoding to select the datasize for most Arm64 instructions
 282 static code_t insEncodeDatasize(emitAttr size);
 283
 284 // Returns the encoding to select the datasize for the general load/store Arm64 instructions
 285 static code_t insEncodeDatasizeLS(code_t code, emitAttr size);
 286
 287 // Returns the encoding to select the datasize for the vector load/store Arm64 instructions
 288 static code_t insEncodeDatasizeVLS(code_t code, emitAttr size);
 289
 290 // Returns the encoding to select the datasize for the vector load/store pair Arm64 instructions
 291 static code_t insEncodeDatasizeVPLS(code_t code, emitAttr size);
 292
 293 // Returns the encoding to select the datasize for bitfield Arm64 instructions
 294 static code_t insEncodeDatasizeBF(code_t code, emitAttr size);
 295
 296 // Returns the encoding to select the vectorsize for SIMD Arm64 instructions
 297 static code_t insEncodeVectorsize(emitAttr size);
 298
 299 // Returns the encoding to select 'index' for an Arm64 vector elem instruction
 300 static code_t insEncodeVectorIndex(emitAttr elemsize, ssize_t index);
 301
 302 // Returns the encoding to select 'index2' for an Arm64 'ins' elem instruction
 303 static code_t insEncodeVectorIndex2(emitAttr elemsize, ssize_t index2);
 304
 305 // Returns the encoding to select 'index' for an Arm64 'mul' elem instruction
 306 static code_t insEncodeVectorIndexLMH(emitAttr elemsize, ssize_t index);
 307
 308 // Returns the encoding to shift by 'shift' bits for an Arm64 vector or scalar instruction
 309 static code_t insEncodeVectorShift(emitAttr size, ssize_t shift);
 310
 311 // Returns the encoding to select the 1/2/4/8 byte elemsize for an Arm64 vector instruction
 312 static code_t insEncodeElemsize(emitAttr size);
 313
 314 // Returns the encoding to select the 4/8 byte elemsize for an Arm64 float vector instruction
 315 static code_t insEncodeFloatElemsize(emitAttr size);
 316
 317 // Returns the encoding to select the index for an Arm64 float vector by elem instruction
 318 static code_t insEncodeFloatIndex(emitAttr elemsize, ssize_t index);
 319
 320 // Returns the encoding to select the 'conversion' operation for a type 'fmt' Arm64 instruction
 321 static code_t insEncodeConvertOpt(insFormat fmt, insOpts conversion);
 322
 323 // Returns the encoding to have the Rn register of a ld/st reg be Pre/Post/Not indexed updated
 324 static code_t insEncodeIndexedOpt(insOpts opt);
 325
 326 // Returns the encoding to have the Rn register of a ld/st pair be Pre/Post/Not indexed updated
 327 static code_t insEncodePairIndexedOpt(instruction ins, insOpts opt);
 328
 329 // Returns the encoding to apply a Shift Type on the Rm register
 330 static code_t insEncodeShiftType(insOpts opt);
 331
 332 // Returns the encoding to apply a 12 bit left shift to the immediate
 333 static code_t insEncodeShiftImm12(insOpts opt);
 334
 335 // Returns the encoding to have the Rm register use an extend operation
 336 static code_t insEncodeExtend(insOpts opt);
 337
 338 // Returns the encoding to scale the Rm register by {0,1,2,3,4} in an extend operation
 339 static code_t insEncodeExtendScale(ssize_t imm);
 340
 341 // Returns the encoding to have the Rm register be auto scaled by the ld/st size
 342 static code_t insEncodeReg3Scale(bool isScaled);
 343
 344 // Returns true if 'reg' represents an integer register.
 345 static bool isIntegerRegister(regNumber reg)
 346 {
 347     return (reg >= REG_INT_FIRST) && (reg <= REG_INT_LAST);
 348 }
 349
 350 // Returns true if 'value' is a legal unsigned immediate 8 bit encoding (such as for fMOV).
 351 static bool isValidUimm8(ssize_t value)
 352 {
 353     return (0 <= value) && (value <= 0xFFLL);
 354 };
 355
 356 // Returns true if 'value' is a legal unsigned immediate 12 bit encoding (such as for CMP, CMN).
 357 static bool isValidUimm12(ssize_t value)
 358 {
 359     return (0 <= value) && (value <= 0xFFFLL);
 360 };
 361
 362 // Returns true if 'value' is a legal unsigned immediate 16 bit encoding (such as for MOVZ, MOVN, MOVK).
 363 static bool isValidUimm16(ssize_t value)
 364 {
 365     return (0 <= value) && (value <= 0xFFFFLL);
 366 };
 367
 368 // Returns true if 'value' is a legal signed immediate 26 bit encoding (such as for B or BL).
 369 static bool isValidSimm26(ssize_t value)
 370 {
 371     return (-0x2000000LL <= value) && (value <= 0x1FFFFFFLL);
 372 };
 373
 374 // Returns true if 'value' is a legal signed immediate 19 bit encoding (such as for B.cond, CBNZ, CBZ).
 375 static bool isValidSimm19(ssize_t value)
 376 {
 377     return (-0x40000LL <= value) && (value <= 0x3FFFFLL);
 378 };
 379
 380 // Returns true if 'value' is a legal signed immediate 14 bit encoding (such as for TBNZ, TBZ).
 381 static bool isValidSimm14(ssize_t value)
 382 {
 383     return (-0x2000LL <= value) && (value <= 0x1FFFLL);
 384 };
 385
 386 // Returns true if 'value' represents a valid 'bitmask immediate' encoding.
 387 static bool isValidImmNRS(size_t value, emitAttr size)
 388 {
 389     return (value >= 0) && (value < 0x2000);
 390 } // any unsigned 13-bit immediate
 391
 392 // Returns true if 'value' represents a valid 'halfword immediate' encoding.
 393 static bool isValidImmHWVal(size_t value, emitAttr size)
 394 {
 395     return (value >= 0) && (value < 0x40000);
 396 } // any unsigned 18-bit immediate
 397
 398 // Returns true if 'value' represents a valid 'byteShifted immediate' encoding.
 399 static bool isValidImmBSVal(size_t value, emitAttr size)
 400 {
 401     return (value >= 0) && (value < 0x800);
 402 } // any unsigned 11-bit immediate
 403
 404 //  The return value replaces REG_ZR with REG_SP
 405 static regNumber encodingZRtoSP(regNumber reg)
 406 {
 407     return (reg == REG_ZR) ? REG_SP : reg;
 408 } // ZR (R31) encodes the SP register
 409
 410 //  The return value replaces REG_SP with REG_ZR
 411 static regNumber encodingSPtoZR(regNumber reg)
 412 {
 413     return (reg == REG_SP) ? REG_ZR : reg;
 414 } // SP is encoded using ZR (R31)
 415
 416 //  For the given 'ins' returns the reverse instruction, if one exists, otherwise returns INS_INVALID
 417 static instruction insReverse(instruction ins);
 418
 419 //  For the given 'datasize' and 'elemsize' returns the insOpts that specifies the vector register arrangement
 420 static insOpts optMakeArrangement(emitAttr datasize, emitAttr elemsize);
 421
 422 //    For the given 'datasize' and 'opt' returns true if it specifies a valid vector register arrangement
 423 static bool isValidArrangement(emitAttr datasize, insOpts opt);
 424
 425 //  For the given 'arrangement' returns the 'datasize' specified by the vector register arrangement
 426 static emitAttr optGetDatasize(insOpts arrangement);
 427
 428 //  For the given 'arrangement' returns the 'elemsize' specified by the vector register arrangement
 429 static emitAttr optGetElemsize(insOpts arrangement);
 430
 431 //  For the given 'arrangement' returns the 'widen-arrangement' specified by the vector register arrangement
 432 static insOpts optWidenElemsize(insOpts arrangement);
 433
 434 //  For the given 'conversion' returns the 'dstsize' specified by the conversion option
 435 static emitAttr optGetDstsize(insOpts conversion);
 436
 437 //  For the given 'conversion' returns the 'srcsize' specified by the conversion option
 438 static emitAttr optGetSrcsize(insOpts conversion);
 439
 440 //    For the given 'datasize', 'elemsize' and 'index' returns true, if it specifies a valid 'index'
 441 //    for an element of size 'elemsize' in a vector register of size 'datasize'
 442 static bool isValidVectorIndex(emitAttr datasize, emitAttr elemsize, ssize_t index);
 443
 444 /************************************************************************/
 445 /*           Public inline informational methods                        */
 446 /************************************************************************/
 447
 448 public:
 449 // true if this 'imm' can be encoded as a input operand to a mov instruction
 450 static bool emitIns_valid_imm_for_mov(INT64 imm, emitAttr size);
 451
 452 // true if this 'imm' can be encoded as a input operand to a vector movi instruction
 453 static bool emitIns_valid_imm_for_movi(INT64 imm, emitAttr size);
 454
 455 // true if this 'immDbl' can be encoded as a input operand to a fmov instruction
 456 static bool emitIns_valid_imm_for_fmov(double immDbl);
 457
 458 // true if this 'imm' can be encoded as a input operand to an add instruction
 459 static bool emitIns_valid_imm_for_add(INT64 imm, emitAttr size = EA_8BYTE);
 460
 461 // true if this 'imm' can be encoded as a input operand to a cmp instruction
 462 static bool emitIns_valid_imm_for_cmp(INT64 imm, emitAttr size);
 463
 464 // true if this 'imm' can be encoded as a input operand to an alu instruction
 465 static bool emitIns_valid_imm_for_alu(INT64 imm, emitAttr size);
 466
 467 // true if this 'imm' can be encoded as the offset in a ldr/str instruction
 468 static bool emitIns_valid_imm_for_ldst_offset(INT64 imm, emitAttr size);
 469
 470 // true if 'imm' can use the left shifted by 12 bits encoding
 471 static bool canEncodeWithShiftImmBy12(INT64 imm);
 472
 473 // Normalize the 'imm' so that the upper bits, as defined by 'size' are zero
 474 static INT64 normalizeImm64(INT64 imm, emitAttr size);
 475
 476 // Normalize the 'imm' so that the upper bits, as defined by 'size' are zero
 477 static INT32 normalizeImm32(INT32 imm, emitAttr size);
 478
 479 // true if 'imm' can be encoded using a 'bitmask immediate', also returns the encoding if wbBMI is non-null
 480 static bool canEncodeBitMaskImm(INT64 imm, emitAttr size, emitter::bitMaskImm* wbBMI = nullptr);
 481
 482 // true if 'imm' can be encoded using a 'halfword immediate', also returns the encoding if wbHWI is non-null
 483 static bool canEncodeHalfwordImm(INT64 imm, emitAttr size, emitter::halfwordImm* wbHWI = nullptr);
 484
 485 // true if 'imm' can be encoded using a 'byteShifted immediate', also returns the encoding if wbBSI is non-null
 486 static bool canEncodeByteShiftedImm(INT64 imm, emitAttr size, bool allow_MSL, emitter::byteShiftedImm* wbBSI = nullptr);
 487
 488 // true if 'immDbl' can be encoded using a 'float immediate', also returns the encoding if wbFPI is non-null
 489 static bool canEncodeFloatImm8(double immDbl, emitter::floatImm8* wbFPI = nullptr);
 490
 491 // Returns the number of bits used by the given 'size'.
 492 inline static unsigned getBitWidth(emitAttr size)
 493 {
 494     assert(size <= EA_8BYTE);
 495     return (unsigned)size * BITS_PER_BYTE;
 496 }
 497
 498 // Returns true if the imm represents a valid bit shift or bit position for the given 'size' [0..31] or [0..63]
 499 inline static unsigned isValidImmShift(ssize_t imm, emitAttr size)
 500 {
 501     return (imm >= 0) && (imm < getBitWidth(size));
 502 }
 503
 504 inline static bool isValidGeneralDatasize(emitAttr size)
 505 {
 506     return (size == EA_8BYTE) || (size == EA_4BYTE);
 507 }
 508
 509 inline static bool isValidScalarDatasize(emitAttr size)
 510 {
 511     return (size == EA_8BYTE) || (size == EA_4BYTE);
 512 }
 513
 514 inline static bool isValidVectorDatasize(emitAttr size)
 515 {
 516     return (size == EA_16BYTE) || (size == EA_8BYTE);
 517 }
 518
 519 inline static bool isValidGeneralLSDatasize(emitAttr size)
 520 {
 521     return (size == EA_8BYTE) || (size == EA_4BYTE) || (size == EA_2BYTE) || (size == EA_1BYTE);
 522 }
 523
 524 inline static bool isValidVectorLSDatasize(emitAttr size)
 525 {
 526     return (size == EA_16BYTE) || (size == EA_8BYTE) || (size == EA_4BYTE) || (size == EA_2BYTE) || (size == EA_1BYTE);
 527 }
 528
 529 inline static bool isValidVectorLSPDatasize(emitAttr size)
 530 {
 531     return (size == EA_16BYTE) || (size == EA_8BYTE) || (size == EA_4BYTE);
 532 }
 533
 534 inline static bool isValidVectorElemsize(emitAttr size)
 535 {
 536     return (size == EA_8BYTE) || (size == EA_4BYTE) || (size == EA_2BYTE) || (size == EA_1BYTE);
 537 }
 538
 539 inline static bool isValidVectorFcvtsize(emitAttr size)
 540 {
 541     return (size == EA_8BYTE) || (size == EA_4BYTE) || (size == EA_2BYTE);
 542 }
 543
 544 inline static bool isValidVectorElemsizeFloat(emitAttr size)
 545 {
 546     return (size == EA_8BYTE) || (size == EA_4BYTE);
 547 }
 548
 549 inline static bool isGeneralRegister(regNumber reg)
 550 {
 551     return (reg >= REG_INT_FIRST) && (reg <= REG_LR);
 552 } // Excludes REG_ZR
 553
 554 inline static bool isGeneralRegisterOrZR(regNumber reg)
 555 {
 556     return (reg >= REG_INT_FIRST) && (reg <= REG_ZR);
 557 } // Includes REG_ZR
 558
 559 inline static bool isGeneralRegisterOrSP(regNumber reg)
 560 {
 561     return isGeneralRegister(reg) || (reg == REG_SP);
 562 } // Includes REG_SP, Excludes REG_ZR
 563
 564 inline static bool isVectorRegister(regNumber reg)
 565 {
 566     return (reg >= REG_FP_FIRST && reg <= REG_FP_LAST);
 567 }
 568
 569 inline static bool isFloatReg(regNumber reg)
 570 {
 571     return isVectorRegister(reg);
 572 }
 573
 574 inline static bool insOptsNone(insOpts opt)
 575 {
 576     return (opt == INS_OPTS_NONE);
 577 }
 578
 579 inline static bool insOptsIndexed(insOpts opt)
 580 {
 581     return (opt == INS_OPTS_PRE_INDEX) || (opt == INS_OPTS_POST_INDEX);
 582 }
 583
 584 inline static bool insOptsPreIndex(insOpts opt)
 585 {
 586     return (opt == INS_OPTS_PRE_INDEX);
 587 }
 588
 589 inline static bool insOptsPostIndex(insOpts opt)
 590 {
 591     return (opt == INS_OPTS_POST_INDEX);
 592 }
 593
 594 inline static bool insOptsLSL12(insOpts opt) // special 12-bit shift only used for imm12
 595 {
 596     return (opt == INS_OPTS_LSL12);
 597 }
 598
 599 inline static bool insOptsAnyShift(insOpts opt)
 600 {
 601     return ((opt >= INS_OPTS_LSL) && (opt <= INS_OPTS_ROR));
 602 }
 603
 604 inline static bool insOptsAluShift(insOpts opt) // excludes ROR
 605 {
 606     return ((opt >= INS_OPTS_LSL) && (opt <= INS_OPTS_ASR));
 607 }
 608
 609 inline static bool insOptsVectorImmShift(insOpts opt)
 610 {
 611     return ((opt == INS_OPTS_LSL) || (opt == INS_OPTS_MSL));
 612 }
 613
 614 inline static bool insOptsLSL(insOpts opt)
 615 {
 616     return (opt == INS_OPTS_LSL);
 617 }
 618
 619 inline static bool insOptsLSR(insOpts opt)
 620 {
 621     return (opt == INS_OPTS_LSR);
 622 }
 623
 624 inline static bool insOptsASR(insOpts opt)
 625 {
 626     return (opt == INS_OPTS_ASR);
 627 }
 628
 629 inline static bool insOptsROR(insOpts opt)
 630 {
 631     return (opt == INS_OPTS_ROR);
 632 }
 633
 634 inline static bool insOptsAnyExtend(insOpts opt)
 635 {
 636     return ((opt >= INS_OPTS_UXTB) && (opt <= INS_OPTS_SXTX));
 637 }
 638
 639 inline static bool insOptsLSExtend(insOpts opt)
 640 {
 641     return ((opt == INS_OPTS_NONE) || (opt == INS_OPTS_LSL) || (opt == INS_OPTS_UXTW) || (opt == INS_OPTS_SXTW) ||
 642             (opt == INS_OPTS_UXTX) || (opt == INS_OPTS_SXTX));
 643 }
 644
 645 inline static bool insOpts32BitExtend(insOpts opt)
 646 {
 647     return ((opt == INS_OPTS_UXTW) || (opt == INS_OPTS_SXTW));
 648 }
 649
 650 inline static bool insOpts64BitExtend(insOpts opt)
 651 {
 652     return ((opt == INS_OPTS_UXTX) || (opt == INS_OPTS_SXTX));
 653 }
 654
 655 inline static bool insOptsAnyArrangement(insOpts opt)
 656 {
 657     return ((opt >= INS_OPTS_8B) && (opt <= INS_OPTS_2D));
 658 }
 659
 660 inline static bool insOptsConvertFloatToFloat(insOpts opt)
 661 {
 662     return ((opt >= INS_OPTS_S_TO_D) && (opt <= INS_OPTS_D_TO_H));
 663 }
 664
 665 inline static bool insOptsConvertFloatToInt(insOpts opt)
 666 {
 667     return ((opt >= INS_OPTS_S_TO_4BYTE) && (opt <= INS_OPTS_D_TO_8BYTE));
 668 }
 669
 670 inline static bool insOptsConvertIntToFloat(insOpts opt)
 671 {
 672     return ((opt >= INS_OPTS_4BYTE_TO_S) && (opt <= INS_OPTS_8BYTE_TO_D));
 673 }
 674
 675 static bool isValidImmCond(ssize_t imm);
 676 static bool isValidImmCondFlags(ssize_t imm);
 677 static bool isValidImmCondFlagsImm5(ssize_t imm);
 678
 679 /************************************************************************/
 680 /*           The public entry points to output instructions             */
 681 /************************************************************************/
 682
 683 public:
 684 void emitIns(instruction ins);
 685
 686 void emitIns_I(instruction ins, emitAttr attr, ssize_t imm);
 687
 688 void emitIns_R(instruction ins, emitAttr attr, regNumber reg);
 689
 690 void emitIns_R_I(instruction ins, emitAttr attr, regNumber reg, ssize_t imm, insOpts opt = INS_OPTS_NONE);
 691
 692 void emitIns_R_F(instruction ins, emitAttr attr, regNumber reg, double immDbl, insOpts opt = INS_OPTS_NONE);
 693
 694 void emitIns_R_R(instruction ins, emitAttr attr, regNumber reg1, regNumber reg2, insOpts opt = INS_OPTS_NONE);
 695
 696 void emitIns_R_R(instruction ins, emitAttr attr, regNumber reg1, regNumber reg2, insFlags flags)
 697 {
 698     emitIns_R_R(ins, attr, reg1, reg2);
 699 }
 700
 701 void emitIns_R_I_I(
 702     instruction ins, emitAttr attr, regNumber reg1, ssize_t imm1, ssize_t imm2, insOpts opt = INS_OPTS_NONE);
 703
 704 void emitIns_R_R_I(
 705     instruction ins, emitAttr attr, regNumber reg1, regNumber reg2, ssize_t imm, insOpts opt = INS_OPTS_NONE);
 706
 707 // Checks for a large immediate that needs a second instruction
 708 void emitIns_R_R_Imm(instruction ins, emitAttr attr, regNumber reg1, regNumber reg2, ssize_t imm);
 709
 710 void emitIns_R_R_R(
 711     instruction ins, emitAttr attr, regNumber reg1, regNumber reg2, regNumber reg3, insOpts opt = INS_OPTS_NONE);
 712
 713 void emitIns_R_R_R_I(instruction ins,
 714                      emitAttr    attr,
 715                      regNumber   reg1,
 716                      regNumber   reg2,
 717                      regNumber   reg3,
 718                      ssize_t     imm,
 719                      insOpts     opt      = INS_OPTS_NONE,
 720                      emitAttr    attrReg2 = EA_UNKNOWN);
 721
 722 void emitIns_R_R_R_Ext(instruction ins,
 723                        emitAttr    attr,
 724                        regNumber   reg1,
 725                        regNumber   reg2,
 726                        regNumber   reg3,
 727                        insOpts     opt         = INS_OPTS_NONE,
 728                        int         shiftAmount = -1);
 729
 730 void emitIns_R_R_I_I(instruction ins, emitAttr attr, regNumber reg1, regNumber reg2, int imm1, int imm2);
 731
 732 void emitIns_R_R_R_R(instruction ins, emitAttr attr, regNumber reg1, regNumber reg2, regNumber reg3, regNumber reg4);
 733
 734 void emitIns_R_COND(instruction ins, emitAttr attr, regNumber reg, insCond cond);
 735
 736 void emitIns_R_R_COND(instruction ins, emitAttr attr, regNumber reg1, regNumber reg2, insCond cond);
 737
 738 void emitIns_R_R_R_COND(instruction ins, emitAttr attr, regNumber reg1, regNumber reg2, regNumber reg3, insCond cond);
 739
 740 void emitIns_R_R_FLAGS_COND(
 741     instruction ins, emitAttr attr, regNumber reg1, regNumber reg2, insCflags flags, insCond cond);
 742
 743 void emitIns_R_I_FLAGS_COND(instruction ins, emitAttr attr, regNumber reg1, int imm, insCflags flags, insCond cond);
 744
 745 void emitIns_BARR(instruction ins, insBarrier barrier);
 746
 747 void emitIns_C(instruction ins, emitAttr attr, CORINFO_FIELD_HANDLE fdlHnd, int offs);
 748
 749 void emitIns_S(instruction ins, emitAttr attr, int varx, int offs);
 750
 751 void emitIns_S_R(instruction ins, emitAttr attr, regNumber ireg, int varx, int offs);
 752
 753 void emitIns_S_S_R_R(
 754     instruction ins, emitAttr attr, emitAttr attr2, regNumber ireg, regNumber ireg2, int varx, int offs);
 755
 756 void emitIns_R_S(instruction ins, emitAttr attr, regNumber ireg, int varx, int offs);
 757
 758 void emitIns_R_R_S_S(
 759     instruction ins, emitAttr attr, emitAttr attr2, regNumber ireg, regNumber ireg2, int varx, int offs);
 760
 761 void emitIns_S_I(instruction ins, emitAttr attr, int varx, int offs, int val);
 762
 763 void emitIns_R_C(
 764     instruction ins, emitAttr attr, regNumber reg, regNumber tmpReg, CORINFO_FIELD_HANDLE fldHnd, int offs);
 765
 766 void emitIns_C_R(instruction ins, emitAttr attr, CORINFO_FIELD_HANDLE fldHnd, regNumber reg, int offs);
 767
 768 void emitIns_C_I(instruction ins, emitAttr attr, CORINFO_FIELD_HANDLE fdlHnd, ssize_t offs, ssize_t val);
 769
 770 void emitIns_R_L(instruction ins, emitAttr attr, BasicBlock* dst, regNumber reg);
 771
 772 void emitIns_R_D(instruction ins, emitAttr attr, unsigned offs, regNumber reg);
 773
 774 void emitIns_J_R(instruction ins, emitAttr attr, BasicBlock* dst, regNumber reg);
 775
 776 void emitIns_J_R_I(instruction ins, emitAttr attr, BasicBlock* dst, regNumber reg, int imm);
 777
 778 void emitIns_I_AR(instruction ins, emitAttr attr, int val, regNumber reg, int offs);
 779
 780 void emitIns_R_AR(instruction ins, emitAttr attr, regNumber ireg, regNumber reg, int offs);
 781
 782 void emitIns_R_AI(instruction ins, emitAttr attr, regNumber ireg, ssize_t disp);
 783
 784 void emitIns_AR_R(instruction ins, emitAttr attr, regNumber ireg, regNumber reg, int offs);
 785
 786 void emitIns_R_ARR(instruction ins, emitAttr attr, regNumber ireg, regNumber reg, regNumber rg2, int disp);
 787
 788 void emitIns_ARR_R(instruction ins, emitAttr attr, regNumber ireg, regNumber reg, regNumber rg2, int disp);
 789
 790 void emitIns_R_ARX(
 791     instruction ins, emitAttr attr, regNumber ireg, regNumber reg, regNumber rg2, unsigned mul, int disp);
 792
 793 enum EmitCallType
 794 {
 795
 796     // I have included here, but commented out, all the values used by the x86 emitter.
 797     // However, ARM has a much reduced instruction set, and so the ARM emitter only
 798     // supports a subset of the x86 variants.  By leaving them commented out, it becomes
 799     // a compile time error if code tries to use them (and hopefully see this comment
 800     // and know why they are unavailible on ARM), while making it easier to stay
 801     // in-sync with x86 and possibly add them back in if needed.
 802
 803     EC_FUNC_TOKEN, //   Direct call to a helper/static/nonvirtual/global method
 804                    //  EC_FUNC_TOKEN_INDIR,    // Indirect call to a helper/static/nonvirtual/global method
 805     EC_FUNC_ADDR,  // Direct call to an absolute address
 806
 807     //  EC_FUNC_VIRTUAL,        // Call to a virtual method (using the vtable)
 808     EC_INDIR_R, // Indirect call via register
 809                 //  EC_INDIR_SR,            // Indirect call via stack-reference (local var)
 810                 //  EC_INDIR_C,             // Indirect call via static class var
 811                 //  EC_INDIR_ARD,           // Indirect call via an addressing mode
 812
 813     EC_COUNT
 814 };
 815
 816 void emitIns_Call(EmitCallType          callType,
 817                   CORINFO_METHOD_HANDLE methHnd,
 818                   INDEBUG_LDISASM_COMMA(CORINFO_SIG_INFO* sigInfo) // used to report call sites to the EE
 819                   void*            addr,
 820                   ssize_t          argSize,
 821                   emitAttr         retSize,
 822                   emitAttr         secondRetSize,
 823                   VARSET_VALARG_TP ptrVars,
 824                   regMaskTP        gcrefRegs,
 825                   regMaskTP        byrefRegs,
 826                   IL_OFFSETX       ilOffset      = BAD_IL_OFFSET,
 827                   regNumber        ireg          = REG_NA,
 828                   regNumber        xreg          = REG_NA,
 829                   unsigned         xmul          = 0,
 830                   ssize_t          disp          = 0,
 831                   bool             isJump        = false,
 832                   bool             isNoGC        = false,
 833                   bool             isProfLeaveCB = false);
 834
 835 BYTE* emitOutputLJ(insGroup* ig, BYTE* dst, instrDesc* i);
 836 unsigned emitOutputCall(insGroup* ig, BYTE* dst, instrDesc* i, code_t code);
 837 BYTE* emitOutputLoadLabel(BYTE* dst, BYTE* srcAddr, BYTE* dstAddr, instrDescJmp* id);
 838 BYTE* emitOutputShortBranch(BYTE* dst, instruction ins, insFormat fmt, ssize_t distVal, instrDescJmp* id);
 839 BYTE* emitOutputShortAddress(BYTE* dst, instruction ins, insFormat fmt, ssize_t distVal, regNumber reg);
 840 BYTE* emitOutputShortConstant(
 841     BYTE* dst, instruction ins, insFormat fmt, ssize_t distVal, regNumber reg, emitAttr opSize);
 842
 843 /*****************************************************************************
 844  *
 845  *  Given an instrDesc, return true if it's a conditional jump.
 846  */
 847
 848 inline bool emitIsCondJump(instrDesc* jmp)
 849 {
 850     return ((jmp->idInsFmt() == IF_BI_0B) || (jmp->idInsFmt() == IF_BI_1A) || (jmp->idInsFmt() == IF_BI_1B) ||
 851             (jmp->idInsFmt() == IF_LARGEJMP));
 852 }
 853
 854 /*****************************************************************************
 855  *
 856  *  Given a instrDesc, return true if it's an unconditional jump.
 857  */
 858
 859 inline bool emitIsUncondJump(instrDesc* jmp)
 860 {
 861     return (jmp->idInsFmt() == IF_BI_0A);
 862 }
 863
 864 /*****************************************************************************
 865  *
 866  *  Given a instrDesc, return true if it's a direct call.
 867  */
 868
 869 inline bool emitIsDirectCall(instrDesc* call)
 870 {
 871     return (call->idInsFmt() == IF_BI_0C);
 872 }
 873
 874 /*****************************************************************************
 875  *
 876  *  Given a instrDesc, return true if it's a load label instruction.
 877  */
 878
 879 inline bool emitIsLoadLabel(instrDesc* jmp)
 880 {
 881     return ((jmp->idInsFmt() == IF_DI_1E) || // adr or arp
 882             (jmp->idInsFmt() == IF_LARGEADR));
 883 }
 884
 885 /*****************************************************************************
 886 *
 887 *  Given a instrDesc, return true if it's a load constant instruction.
 888 */
 889
 890 inline bool emitIsLoadConstant(instrDesc* jmp)
 891 {
 892     return ((jmp->idInsFmt() == IF_LS_1A) || // ldr
 893             (jmp->idInsFmt() == IF_LARGELDC));
 894 }
 895
 896 #endif // _TARGET_ARM64_