src/arm64/assembler-arm64-inl.h

   1 // Copyright 2013 the V8 project authors. All rights reserved.
   2 // Use of this source code is governed by a BSD-style license that can be
   3 // found in the LICENSE file.
   4
   5 #ifndef V8_ARM64_ASSEMBLER_ARM64_INL_H_
   6 #define V8_ARM64_ASSEMBLER_ARM64_INL_H_
   7
   8 #include "src/arm64/assembler-arm64.h"
   9 #include "src/assembler.h"
  10 #include "src/debug/debug.h"
  11
  12
  13 namespace v8 {
  14 namespace internal {
  15
  16
  17 bool CpuFeatures::SupportsCrankshaft() { return true; }
  18
  19
  20 void RelocInfo::apply(intptr_t delta) {
  21   // On arm64 only internal references need extra work.
  22   DCHECK(RelocInfo::IsInternalReference(rmode_));
  23
  24   // Absolute code pointer inside code object moves with the code object.
  25   intptr_t* p = reinterpret_cast<intptr_t*>(pc_);
  26   *p += delta;  // Relocate entry.
  27 }
  28
  29
  30 void RelocInfo::set_target_address(Address target,
  31                                    WriteBarrierMode write_barrier_mode,
  32                                    ICacheFlushMode icache_flush_mode) {
  33   DCHECK(IsCodeTarget(rmode_) || IsRuntimeEntry(rmode_));
  34   Assembler::set_target_address_at(pc_, host_, target, icache_flush_mode);
  35   if (write_barrier_mode == UPDATE_WRITE_BARRIER && host() != NULL &&
  36       IsCodeTarget(rmode_)) {
  37     Object* target_code = Code::GetCodeFromTargetAddress(target);
  38     host()->GetHeap()->incremental_marking()->RecordWriteIntoCode(
  39         host(), this, HeapObject::cast(target_code));
  40   }
  41 }
  42
  43
  44 inline unsigned CPURegister::code() const {
  45   DCHECK(IsValid());
  46   return reg_code;
  47 }
  48
  49
  50 inline CPURegister::RegisterType CPURegister::type() const {
  51   DCHECK(IsValidOrNone());
  52   return reg_type;
  53 }
  54
  55
  56 inline RegList CPURegister::Bit() const {
  57   DCHECK(reg_code < (sizeof(RegList) * kBitsPerByte));
  58   return IsValid() ? 1UL << reg_code : 0;
  59 }
  60
  61
  62 inline unsigned CPURegister::SizeInBits() const {
  63   DCHECK(IsValid());
  64   return reg_size;
  65 }
  66
  67
  68 inline int CPURegister::SizeInBytes() const {
  69   DCHECK(IsValid());
  70   DCHECK(SizeInBits() % 8 == 0);
  71   return reg_size / 8;
  72 }
  73
  74
  75 inline bool CPURegister::Is32Bits() const {
  76   DCHECK(IsValid());
  77   return reg_size == 32;
  78 }
  79
  80
  81 inline bool CPURegister::Is64Bits() const {
  82   DCHECK(IsValid());
  83   return reg_size == 64;
  84 }
  85
  86
  87 inline bool CPURegister::IsValid() const {
  88   if (IsValidRegister() || IsValidFPRegister()) {
  89     DCHECK(!IsNone());
  90     return true;
  91   } else {
  92     DCHECK(IsNone());
  93     return false;
  94   }
  95 }
  96
  97
  98 inline bool CPURegister::IsValidRegister() const {
  99   return IsRegister() &&
 100          ((reg_size == kWRegSizeInBits) || (reg_size == kXRegSizeInBits)) &&
 101          ((reg_code < kNumberOfRegisters) || (reg_code == kSPRegInternalCode));
 102 }
 103
 104
 105 inline bool CPURegister::IsValidFPRegister() const {
 106   return IsFPRegister() &&
 107          ((reg_size == kSRegSizeInBits) || (reg_size == kDRegSizeInBits)) &&
 108          (reg_code < kNumberOfFPRegisters);
 109 }
 110
 111
 112 inline bool CPURegister::IsNone() const {
 113   // kNoRegister types should always have size 0 and code 0.
 114   DCHECK((reg_type != kNoRegister) || (reg_code == 0));
 115   DCHECK((reg_type != kNoRegister) || (reg_size == 0));
 116
 117   return reg_type == kNoRegister;
 118 }
 119
 120
 121 inline bool CPURegister::Is(const CPURegister& other) const {
 122   DCHECK(IsValidOrNone() && other.IsValidOrNone());
 123   return Aliases(other) && (reg_size == other.reg_size);
 124 }
 125
 126
 127 inline bool CPURegister::Aliases(const CPURegister& other) const {
 128   DCHECK(IsValidOrNone() && other.IsValidOrNone());
 129   return (reg_code == other.reg_code) && (reg_type == other.reg_type);
 130 }
 131
 132
 133 inline bool CPURegister::IsRegister() const {
 134   return reg_type == kRegister;
 135 }
 136
 137
 138 inline bool CPURegister::IsFPRegister() const {
 139   return reg_type == kFPRegister;
 140 }
 141
 142
 143 inline bool CPURegister::IsSameSizeAndType(const CPURegister& other) const {
 144   return (reg_size == other.reg_size) && (reg_type == other.reg_type);
 145 }
 146
 147
 148 inline bool CPURegister::IsValidOrNone() const {
 149   return IsValid() || IsNone();
 150 }
 151
 152
 153 inline bool CPURegister::IsZero() const {
 154   DCHECK(IsValid());
 155   return IsRegister() && (reg_code == kZeroRegCode);
 156 }
 157
 158
 159 inline bool CPURegister::IsSP() const {
 160   DCHECK(IsValid());
 161   return IsRegister() && (reg_code == kSPRegInternalCode);
 162 }
 163
 164
 165 inline void CPURegList::Combine(const CPURegList& other) {
 166   DCHECK(IsValid());
 167   DCHECK(other.type() == type_);
 168   DCHECK(other.RegisterSizeInBits() == size_);
 169   list_ |= other.list();
 170 }
 171
 172
 173 inline void CPURegList::Remove(const CPURegList& other) {
 174   DCHECK(IsValid());
 175   if (other.type() == type_) {
 176     list_ &= ~other.list();
 177   }
 178 }
 179
 180
 181 inline void CPURegList::Combine(const CPURegister& other) {
 182   DCHECK(other.type() == type_);
 183   DCHECK(other.SizeInBits() == size_);
 184   Combine(other.code());
 185 }
 186
 187
 188 inline void CPURegList::Remove(const CPURegister& other1,
 189                                const CPURegister& other2,
 190                                const CPURegister& other3,
 191                                const CPURegister& other4) {
 192   if (!other1.IsNone() && (other1.type() == type_)) Remove(other1.code());
 193   if (!other2.IsNone() && (other2.type() == type_)) Remove(other2.code());
 194   if (!other3.IsNone() && (other3.type() == type_)) Remove(other3.code());
 195   if (!other4.IsNone() && (other4.type() == type_)) Remove(other4.code());
 196 }
 197
 198
 199 inline void CPURegList::Combine(int code) {
 200   DCHECK(IsValid());
 201   DCHECK(CPURegister::Create(code, size_, type_).IsValid());
 202   list_ |= (1UL << code);
 203 }
 204
 205
 206 inline void CPURegList::Remove(int code) {
 207   DCHECK(IsValid());
 208   DCHECK(CPURegister::Create(code, size_, type_).IsValid());
 209   list_ &= ~(1UL << code);
 210 }
 211
 212
 213 inline Register Register::XRegFromCode(unsigned code) {
 214   if (code == kSPRegInternalCode) {
 215     return csp;
 216   } else {
 217     DCHECK(code < kNumberOfRegisters);
 218     return Register::Create(code, kXRegSizeInBits);
 219   }
 220 }
 221
 222
 223 inline Register Register::WRegFromCode(unsigned code) {
 224   if (code == kSPRegInternalCode) {
 225     return wcsp;
 226   } else {
 227     DCHECK(code < kNumberOfRegisters);
 228     return Register::Create(code, kWRegSizeInBits);
 229   }
 230 }
 231
 232
 233 inline FPRegister FPRegister::SRegFromCode(unsigned code) {
 234   DCHECK(code < kNumberOfFPRegisters);
 235   return FPRegister::Create(code, kSRegSizeInBits);
 236 }
 237
 238
 239 inline FPRegister FPRegister::DRegFromCode(unsigned code) {
 240   DCHECK(code < kNumberOfFPRegisters);
 241   return FPRegister::Create(code, kDRegSizeInBits);
 242 }
 243
 244
 245 inline Register CPURegister::W() const {
 246   DCHECK(IsValidRegister());
 247   return Register::WRegFromCode(reg_code);
 248 }
 249
 250
 251 inline Register CPURegister::X() const {
 252   DCHECK(IsValidRegister());
 253   return Register::XRegFromCode(reg_code);
 254 }
 255
 256
 257 inline FPRegister CPURegister::S() const {
 258   DCHECK(IsValidFPRegister());
 259   return FPRegister::SRegFromCode(reg_code);
 260 }
 261
 262
 263 inline FPRegister CPURegister::D() const {
 264   DCHECK(IsValidFPRegister());
 265   return FPRegister::DRegFromCode(reg_code);
 266 }
 267
 268
 269 // Immediate.
 270 // Default initializer is for int types
 271 template<typename T>
 272 struct ImmediateInitializer {
 273   static const bool kIsIntType = true;
 274   static inline RelocInfo::Mode rmode_for(T) {
 275     return sizeof(T) == 8 ? RelocInfo::NONE64 : RelocInfo::NONE32;
 276   }
 277   static inline int64_t immediate_for(T t) {
 278     STATIC_ASSERT(sizeof(T) <= 8);
 279     return t;
 280   }
 281 };
 282
 283
 284 template<>
 285 struct ImmediateInitializer<Smi*> {
 286   static const bool kIsIntType = false;
 287   static inline RelocInfo::Mode rmode_for(Smi* t) {
 288     return RelocInfo::NONE64;
 289   }
 290   static inline int64_t immediate_for(Smi* t) {;
 291     return reinterpret_cast<int64_t>(t);
 292   }
 293 };
 294
 295
 296 template<>
 297 struct ImmediateInitializer<ExternalReference> {
 298   static const bool kIsIntType = false;
 299   static inline RelocInfo::Mode rmode_for(ExternalReference t) {
 300     return RelocInfo::EXTERNAL_REFERENCE;
 301   }
 302   static inline int64_t immediate_for(ExternalReference t) {;
 303     return reinterpret_cast<int64_t>(t.address());
 304   }
 305 };
 306
 307
 308 template<typename T>
 309 Immediate::Immediate(Handle<T> value) {
 310   InitializeHandle(value);
 311 }
 312
 313
 314 template<typename T>
 315 Immediate::Immediate(T t)
 316     : value_(ImmediateInitializer<T>::immediate_for(t)),
 317       rmode_(ImmediateInitializer<T>::rmode_for(t)) {}
 318
 319
 320 template<typename T>
 321 Immediate::Immediate(T t, RelocInfo::Mode rmode)
 322     : value_(ImmediateInitializer<T>::immediate_for(t)),
 323       rmode_(rmode) {
 324   STATIC_ASSERT(ImmediateInitializer<T>::kIsIntType);
 325 }
 326
 327
 328 // Operand.
 329 template<typename T>
 330 Operand::Operand(Handle<T> value) : immediate_(value), reg_(NoReg) {}
 331
 332
 333 template<typename T>
 334 Operand::Operand(T t) : immediate_(t), reg_(NoReg) {}
 335
 336
 337 template<typename T>
 338 Operand::Operand(T t, RelocInfo::Mode rmode)
 339     : immediate_(t, rmode),
 340       reg_(NoReg) {}
 341
 342
 343 Operand::Operand(Register reg, Shift shift, unsigned shift_amount)
 344     : immediate_(0),
 345       reg_(reg),
 346       shift_(shift),
 347       extend_(NO_EXTEND),
 348       shift_amount_(shift_amount) {
 349   DCHECK(reg.Is64Bits() || (shift_amount < kWRegSizeInBits));
 350   DCHECK(reg.Is32Bits() || (shift_amount < kXRegSizeInBits));
 351   DCHECK(!reg.IsSP());
 352 }
 353
 354
 355 Operand::Operand(Register reg, Extend extend, unsigned shift_amount)
 356     : immediate_(0),
 357       reg_(reg),
 358       shift_(NO_SHIFT),
 359       extend_(extend),
 360       shift_amount_(shift_amount) {
 361   DCHECK(reg.IsValid());
 362   DCHECK(shift_amount <= 4);
 363   DCHECK(!reg.IsSP());
 364
 365   // Extend modes SXTX and UXTX require a 64-bit register.
 366   DCHECK(reg.Is64Bits() || ((extend != SXTX) && (extend != UXTX)));
 367 }
 368
 369
 370 bool Operand::IsImmediate() const {
 371   return reg_.Is(NoReg);
 372 }
 373
 374
 375 bool Operand::IsShiftedRegister() const {
 376   return reg_.IsValid() && (shift_ != NO_SHIFT);
 377 }
 378
 379
 380 bool Operand::IsExtendedRegister() const {
 381   return reg_.IsValid() && (extend_ != NO_EXTEND);
 382 }
 383
 384
 385 bool Operand::IsZero() const {
 386   if (IsImmediate()) {
 387     return ImmediateValue() == 0;
 388   } else {
 389     return reg().IsZero();
 390   }
 391 }
 392
 393
 394 Operand Operand::ToExtendedRegister() const {
 395   DCHECK(IsShiftedRegister());
 396   DCHECK((shift_ == LSL) && (shift_amount_ <= 4));
 397   return Operand(reg_, reg_.Is64Bits() ? UXTX : UXTW, shift_amount_);
 398 }
 399
 400
 401 Immediate Operand::immediate() const {
 402   DCHECK(IsImmediate());
 403   return immediate_;
 404 }
 405
 406
 407 int64_t Operand::ImmediateValue() const {
 408   DCHECK(IsImmediate());
 409   return immediate_.value();
 410 }
 411
 412
 413 Register Operand::reg() const {
 414   DCHECK(IsShiftedRegister() || IsExtendedRegister());
 415   return reg_;
 416 }
 417
 418
 419 Shift Operand::shift() const {
 420   DCHECK(IsShiftedRegister());
 421   return shift_;
 422 }
 423
 424
 425 Extend Operand::extend() const {
 426   DCHECK(IsExtendedRegister());
 427   return extend_;
 428 }
 429
 430
 431 unsigned Operand::shift_amount() const {
 432   DCHECK(IsShiftedRegister() || IsExtendedRegister());
 433   return shift_amount_;
 434 }
 435
 436
 437 Operand Operand::UntagSmi(Register smi) {
 438   STATIC_ASSERT(kXRegSizeInBits == static_cast<unsigned>(kSmiShift +
 439                                                          kSmiValueSize));
 440   DCHECK(smi.Is64Bits());
 441   return Operand(smi, ASR, kSmiShift);
 442 }
 443
 444
 445 Operand Operand::UntagSmiAndScale(Register smi, int scale) {
 446   STATIC_ASSERT(kXRegSizeInBits == static_cast<unsigned>(kSmiShift +
 447                                                          kSmiValueSize));
 448   DCHECK(smi.Is64Bits());
 449   DCHECK((scale >= 0) && (scale <= (64 - kSmiValueSize)));
 450   if (scale > kSmiShift) {
 451     return Operand(smi, LSL, scale - kSmiShift);
 452   } else if (scale < kSmiShift) {
 453     return Operand(smi, ASR, kSmiShift - scale);
 454   }
 455   return Operand(smi);
 456 }
 457
 458
 459 MemOperand::MemOperand()
 460   : base_(NoReg), regoffset_(NoReg), offset_(0), addrmode_(Offset),
 461     shift_(NO_SHIFT), extend_(NO_EXTEND), shift_amount_(0) {
 462 }
 463
 464
 465 MemOperand::MemOperand(Register base, int64_t offset, AddrMode addrmode)
 466   : base_(base), regoffset_(NoReg), offset_(offset), addrmode_(addrmode),
 467     shift_(NO_SHIFT), extend_(NO_EXTEND), shift_amount_(0) {
 468   DCHECK(base.Is64Bits() && !base.IsZero());
 469 }
 470
 471
 472 MemOperand::MemOperand(Register base,
 473                        Register regoffset,
 474                        Extend extend,
 475                        unsigned shift_amount)
 476   : base_(base), regoffset_(regoffset), offset_(0), addrmode_(Offset),
 477     shift_(NO_SHIFT), extend_(extend), shift_amount_(shift_amount) {
 478   DCHECK(base.Is64Bits() && !base.IsZero());
 479   DCHECK(!regoffset.IsSP());
 480   DCHECK((extend == UXTW) || (extend == SXTW) || (extend == SXTX));
 481
 482   // SXTX extend mode requires a 64-bit offset register.
 483   DCHECK(regoffset.Is64Bits() || (extend != SXTX));
 484 }
 485
 486
 487 MemOperand::MemOperand(Register base,
 488                        Register regoffset,
 489                        Shift shift,
 490                        unsigned shift_amount)
 491   : base_(base), regoffset_(regoffset), offset_(0), addrmode_(Offset),
 492     shift_(shift), extend_(NO_EXTEND), shift_amount_(shift_amount) {
 493   DCHECK(base.Is64Bits() && !base.IsZero());
 494   DCHECK(regoffset.Is64Bits() && !regoffset.IsSP());
 495   DCHECK(shift == LSL);
 496 }
 497
 498
 499 MemOperand::MemOperand(Register base, const Operand& offset, AddrMode addrmode)
 500   : base_(base), addrmode_(addrmode) {
 501   DCHECK(base.Is64Bits() && !base.IsZero());
 502
 503   if (offset.IsImmediate()) {
 504     offset_ = offset.ImmediateValue();
 505
 506     regoffset_ = NoReg;
 507   } else if (offset.IsShiftedRegister()) {
 508     DCHECK(addrmode == Offset);
 509
 510     regoffset_ = offset.reg();
 511     shift_ = offset.shift();
 512     shift_amount_ = offset.shift_amount();
 513
 514     extend_ = NO_EXTEND;
 515     offset_ = 0;
 516
 517     // These assertions match those in the shifted-register constructor.
 518     DCHECK(regoffset_.Is64Bits() && !regoffset_.IsSP());
 519     DCHECK(shift_ == LSL);
 520   } else {
 521     DCHECK(offset.IsExtendedRegister());
 522     DCHECK(addrmode == Offset);
 523
 524     regoffset_ = offset.reg();
 525     extend_ = offset.extend();
 526     shift_amount_ = offset.shift_amount();
 527
 528     shift_ = NO_SHIFT;
 529     offset_ = 0;
 530
 531     // These assertions match those in the extended-register constructor.
 532     DCHECK(!regoffset_.IsSP());
 533     DCHECK((extend_ == UXTW) || (extend_ == SXTW) || (extend_ == SXTX));
 534     DCHECK((regoffset_.Is64Bits() || (extend_ != SXTX)));
 535   }
 536 }
 537
 538 bool MemOperand::IsImmediateOffset() const {
 539   return (addrmode_ == Offset) && regoffset_.Is(NoReg);
 540 }
 541
 542
 543 bool MemOperand::IsRegisterOffset() const {
 544   return (addrmode_ == Offset) && !regoffset_.Is(NoReg);
 545 }
 546
 547
 548 bool MemOperand::IsPreIndex() const {
 549   return addrmode_ == PreIndex;
 550 }
 551
 552
 553 bool MemOperand::IsPostIndex() const {
 554   return addrmode_ == PostIndex;
 555 }
 556
 557 Operand MemOperand::OffsetAsOperand() const {
 558   if (IsImmediateOffset()) {
 559     return offset();
 560   } else {
 561     DCHECK(IsRegisterOffset());
 562     if (extend() == NO_EXTEND) {
 563       return Operand(regoffset(), shift(), shift_amount());
 564     } else {
 565       return Operand(regoffset(), extend(), shift_amount());
 566     }
 567   }
 568 }
 569
 570
 571 void Assembler::Unreachable() {
 572 #ifdef USE_SIMULATOR
 573   debug("UNREACHABLE", __LINE__, BREAK);
 574 #else
 575   // Crash by branching to 0. lr now points near the fault.
 576   Emit(BLR | Rn(xzr));
 577 #endif
 578 }
 579
 580
 581 Address Assembler::target_pointer_address_at(Address pc) {
 582   Instruction* instr = reinterpret_cast<Instruction*>(pc);
 583   DCHECK(instr->IsLdrLiteralX());
 584   return reinterpret_cast<Address>(instr->ImmPCOffsetTarget());
 585 }
 586
 587
 588 // Read/Modify the code target address in the branch/call instruction at pc.
 589 Address Assembler::target_address_at(Address pc, Address constant_pool) {
 590   return Memory::Address_at(target_pointer_address_at(pc));
 591 }
 592
 593
 594 Address Assembler::target_address_at(Address pc, Code* code) {
 595   Address constant_pool = code ? code->constant_pool() : NULL;
 596   return target_address_at(pc, constant_pool);
 597 }
 598
 599
 600 Address Assembler::target_address_from_return_address(Address pc) {
 601   // Returns the address of the call target from the return address that will
 602   // be returned to after a call.
 603   // Call sequence on ARM64 is:
 604   //  ldr ip0, #... @ load from literal pool
 605   //  blr ip0
 606   Address candidate = pc - 2 * kInstructionSize;
 607   Instruction* instr = reinterpret_cast<Instruction*>(candidate);
 608   USE(instr);
 609   DCHECK(instr->IsLdrLiteralX());
 610   return candidate;
 611 }
 612
 613
 614 Address Assembler::return_address_from_call_start(Address pc) {
 615   // The call, generated by MacroAssembler::Call, is one of two possible
 616   // sequences:
 617   //
 618   // Without relocation:
 619   //  movz  temp, #(target & 0x000000000000ffff)
 620   //  movk  temp, #(target & 0x00000000ffff0000)
 621   //  movk  temp, #(target & 0x0000ffff00000000)
 622   //  blr   temp
 623   //
 624   // With relocation:
 625   //  ldr   temp, =target
 626   //  blr   temp
 627   //
 628   // The return address is immediately after the blr instruction in both cases,
 629   // so it can be found by adding the call size to the address at the start of
 630   // the call sequence.
 631   STATIC_ASSERT(Assembler::kCallSizeWithoutRelocation == 4 * kInstructionSize);
 632   STATIC_ASSERT(Assembler::kCallSizeWithRelocation == 2 * kInstructionSize);
 633
 634   Instruction* instr = reinterpret_cast<Instruction*>(pc);
 635   if (instr->IsMovz()) {
 636     // Verify the instruction sequence.
 637     DCHECK(instr->following(1)->IsMovk());
 638     DCHECK(instr->following(2)->IsMovk());
 639     DCHECK(instr->following(3)->IsBranchAndLinkToRegister());
 640     return pc + Assembler::kCallSizeWithoutRelocation;
 641   } else {
 642     // Verify the instruction sequence.
 643     DCHECK(instr->IsLdrLiteralX());
 644     DCHECK(instr->following(1)->IsBranchAndLinkToRegister());
 645     return pc + Assembler::kCallSizeWithRelocation;
 646   }
 647 }
 648
 649
 650 void Assembler::deserialization_set_special_target_at(
 651     Address constant_pool_entry, Code* code, Address target) {
 652   Memory::Address_at(constant_pool_entry) = target;
 653 }
 654
 655
 656 void Assembler::deserialization_set_target_internal_reference_at(
 657     Address pc, Address target, RelocInfo::Mode mode) {
 658   Memory::Address_at(pc) = target;
 659 }
 660
 661
 662 void Assembler::set_target_address_at(Address pc, Address constant_pool,
 663                                       Address target,
 664                                       ICacheFlushMode icache_flush_mode) {
 665   Memory::Address_at(target_pointer_address_at(pc)) = target;
 666   // Intuitively, we would think it is necessary to always flush the
 667   // instruction cache after patching a target address in the code as follows:
 668   //   Assembler::FlushICacheWithoutIsolate(pc, sizeof(target));
 669   // However, on ARM, an instruction is actually patched in the case of
 670   // embedded constants of the form:
 671   // ldr   ip, [pc, #...]
 672   // since the instruction accessing this address in the constant pool remains
 673   // unchanged, a flush is not required.
 674 }
 675
 676
 677 void Assembler::set_target_address_at(Address pc,
 678                                       Code* code,
 679                                       Address target,
 680                                       ICacheFlushMode icache_flush_mode) {
 681   Address constant_pool = code ? code->constant_pool() : NULL;
 682   set_target_address_at(pc, constant_pool, target, icache_flush_mode);
 683 }
 684
 685
 686 int RelocInfo::target_address_size() {
 687   return kPointerSize;
 688 }
 689
 690
 691 Address RelocInfo::target_address() {
 692   DCHECK(IsCodeTarget(rmode_) || IsRuntimeEntry(rmode_));
 693   return Assembler::target_address_at(pc_, host_);
 694 }
 695
 696
 697 Address RelocInfo::target_address_address() {
 698   DCHECK(IsCodeTarget(rmode_) || IsRuntimeEntry(rmode_)
 699                               || rmode_ == EMBEDDED_OBJECT
 700                               || rmode_ == EXTERNAL_REFERENCE);
 701   return Assembler::target_pointer_address_at(pc_);
 702 }
 703
 704
 705 Address RelocInfo::constant_pool_entry_address() {
 706   DCHECK(IsInConstantPool());
 707   return Assembler::target_pointer_address_at(pc_);
 708 }
 709
 710
 711 Object* RelocInfo::target_object() {
 712   DCHECK(IsCodeTarget(rmode_) || rmode_ == EMBEDDED_OBJECT);
 713   return reinterpret_cast<Object*>(Assembler::target_address_at(pc_, host_));
 714 }
 715
 716
 717 Handle<Object> RelocInfo::target_object_handle(Assembler* origin) {
 718   DCHECK(IsCodeTarget(rmode_) || rmode_ == EMBEDDED_OBJECT);
 719   return Handle<Object>(reinterpret_cast<Object**>(
 720       Assembler::target_address_at(pc_, host_)));
 721 }
 722
 723
 724 void RelocInfo::set_target_object(Object* target,
 725                                   WriteBarrierMode write_barrier_mode,
 726                                   ICacheFlushMode icache_flush_mode) {
 727   DCHECK(IsCodeTarget(rmode_) || rmode_ == EMBEDDED_OBJECT);
 728   Assembler::set_target_address_at(pc_, host_,
 729                                    reinterpret_cast<Address>(target),
 730                                    icache_flush_mode);
 731   if (write_barrier_mode == UPDATE_WRITE_BARRIER &&
 732       host() != NULL &&
 733       target->IsHeapObject()) {
 734     host()->GetHeap()->incremental_marking()->RecordWrite(
 735         host(), &Memory::Object_at(pc_), HeapObject::cast(target));
 736   }
 737 }
 738
 739
 740 Address RelocInfo::target_external_reference() {
 741   DCHECK(rmode_ == EXTERNAL_REFERENCE);
 742   return Assembler::target_address_at(pc_, host_);
 743 }
 744
 745
 746 Address RelocInfo::target_internal_reference() {
 747   DCHECK(rmode_ == INTERNAL_REFERENCE);
 748   return Memory::Address_at(pc_);
 749 }
 750
 751
 752 Address RelocInfo::target_internal_reference_address() {
 753   DCHECK(rmode_ == INTERNAL_REFERENCE);
 754   return reinterpret_cast<Address>(pc_);
 755 }
 756
 757
 758 Address RelocInfo::target_runtime_entry(Assembler* origin) {
 759   DCHECK(IsRuntimeEntry(rmode_));
 760   return target_address();
 761 }
 762
 763
 764 void RelocInfo::set_target_runtime_entry(Address target,
 765                                          WriteBarrierMode write_barrier_mode,
 766                                          ICacheFlushMode icache_flush_mode) {
 767   DCHECK(IsRuntimeEntry(rmode_));
 768   if (target_address() != target) {
 769     set_target_address(target, write_barrier_mode, icache_flush_mode);
 770   }
 771 }
 772
 773
 774 Handle<Cell> RelocInfo::target_cell_handle() {
 775   UNIMPLEMENTED();
 776   Cell *null_cell = NULL;
 777   return Handle<Cell>(null_cell);
 778 }
 779
 780
 781 Cell* RelocInfo::target_cell() {
 782   DCHECK(rmode_ == RelocInfo::CELL);
 783   return Cell::FromValueAddress(Memory::Address_at(pc_));
 784 }
 785
 786
 787 void RelocInfo::set_target_cell(Cell* cell,
 788                                 WriteBarrierMode write_barrier_mode,
 789                                 ICacheFlushMode icache_flush_mode) {
 790   UNIMPLEMENTED();
 791 }
 792
 793
 794 static const int kNoCodeAgeSequenceLength = 5 * kInstructionSize;
 795 static const int kCodeAgeStubEntryOffset = 3 * kInstructionSize;
 796
 797
 798 Handle<Object> RelocInfo::code_age_stub_handle(Assembler* origin) {
 799   UNREACHABLE();  // This should never be reached on ARM64.
 800   return Handle<Object>();
 801 }
 802
 803
 804 Code* RelocInfo::code_age_stub() {
 805   DCHECK(rmode_ == RelocInfo::CODE_AGE_SEQUENCE);
 806   // Read the stub entry point from the code age sequence.
 807   Address stub_entry_address = pc_ + kCodeAgeStubEntryOffset;
 808   return Code::GetCodeFromTargetAddress(Memory::Address_at(stub_entry_address));
 809 }
 810
 811
 812 void RelocInfo::set_code_age_stub(Code* stub,
 813                                   ICacheFlushMode icache_flush_mode) {
 814   DCHECK(rmode_ == RelocInfo::CODE_AGE_SEQUENCE);
 815   DCHECK(!Code::IsYoungSequence(stub->GetIsolate(), pc_));
 816   // Overwrite the stub entry point in the code age sequence. This is loaded as
 817   // a literal so there is no need to call FlushICache here.
 818   Address stub_entry_address = pc_ + kCodeAgeStubEntryOffset;
 819   Memory::Address_at(stub_entry_address) = stub->instruction_start();
 820 }
 821
 822
 823 Address RelocInfo::debug_call_address() {
 824   DCHECK(IsDebugBreakSlot(rmode()) && IsPatchedDebugBreakSlotSequence());
 825   // For the above sequences the Relocinfo points to the load literal loading
 826   // the call address.
 827   STATIC_ASSERT(Assembler::kPatchDebugBreakSlotAddressOffset == 0);
 828   return Assembler::target_address_at(pc_, host_);
 829 }
 830
 831
 832 void RelocInfo::set_debug_call_address(Address target) {
 833   DCHECK(IsDebugBreakSlot(rmode()) && IsPatchedDebugBreakSlotSequence());
 834   STATIC_ASSERT(Assembler::kPatchDebugBreakSlotAddressOffset == 0);
 835   Assembler::set_target_address_at(pc_, host_, target);
 836   if (host() != NULL) {
 837     Object* target_code = Code::GetCodeFromTargetAddress(target);
 838     host()->GetHeap()->incremental_marking()->RecordWriteIntoCode(
 839         host(), this, HeapObject::cast(target_code));
 840   }
 841 }
 842
 843
 844 void RelocInfo::WipeOut() {
 845   DCHECK(IsEmbeddedObject(rmode_) || IsCodeTarget(rmode_) ||
 846          IsRuntimeEntry(rmode_) || IsExternalReference(rmode_) ||
 847          IsInternalReference(rmode_));
 848   if (IsInternalReference(rmode_)) {
 849     Memory::Address_at(pc_) = NULL;
 850   } else {
 851     Assembler::set_target_address_at(pc_, host_, NULL);
 852   }
 853 }
 854
 855
 856 bool RelocInfo::IsPatchedReturnSequence() {
 857   // The sequence must be:
 858   //   ldr ip0, [pc, #offset]
 859   //   blr ip0
 860   // See arm64/debug-arm64.cc DebugCodegen::PatchDebugBreakSlot
 861   Instruction* i1 = reinterpret_cast<Instruction*>(pc_);
 862   Instruction* i2 = i1->following();
 863   return i1->IsLdrLiteralX() && (i1->Rt() == kIp0Code) &&
 864          i2->IsBranchAndLinkToRegister() && (i2->Rn() == kIp0Code);
 865 }
 866
 867
 868 bool RelocInfo::IsPatchedDebugBreakSlotSequence() {
 869   Instruction* current_instr = reinterpret_cast<Instruction*>(pc_);
 870   return !current_instr->IsNop(Assembler::DEBUG_BREAK_NOP);
 871 }
 872
 873
 874 void RelocInfo::Visit(Isolate* isolate, ObjectVisitor* visitor) {
 875   RelocInfo::Mode mode = rmode();
 876   if (mode == RelocInfo::EMBEDDED_OBJECT) {
 877     visitor->VisitEmbeddedPointer(this);
 878   } else if (RelocInfo::IsCodeTarget(mode)) {
 879     visitor->VisitCodeTarget(this);
 880   } else if (mode == RelocInfo::CELL) {
 881     visitor->VisitCell(this);
 882   } else if (mode == RelocInfo::EXTERNAL_REFERENCE) {
 883     visitor->VisitExternalReference(this);
 884   } else if (mode == RelocInfo::INTERNAL_REFERENCE) {
 885     visitor->VisitInternalReference(this);
 886   } else if (RelocInfo::IsDebugBreakSlot(mode) &&
 887              IsPatchedDebugBreakSlotSequence()) {
 888     visitor->VisitDebugTarget(this);
 889   } else if (RelocInfo::IsRuntimeEntry(mode)) {
 890     visitor->VisitRuntimeEntry(this);
 891   }
 892 }
 893
 894
 895 template<typename StaticVisitor>
 896 void RelocInfo::Visit(Heap* heap) {
 897   RelocInfo::Mode mode = rmode();
 898   if (mode == RelocInfo::EMBEDDED_OBJECT) {
 899     StaticVisitor::VisitEmbeddedPointer(heap, this);
 900   } else if (RelocInfo::IsCodeTarget(mode)) {
 901     StaticVisitor::VisitCodeTarget(heap, this);
 902   } else if (mode == RelocInfo::CELL) {
 903     StaticVisitor::VisitCell(heap, this);
 904   } else if (mode == RelocInfo::EXTERNAL_REFERENCE) {
 905     StaticVisitor::VisitExternalReference(this);
 906   } else if (mode == RelocInfo::INTERNAL_REFERENCE) {
 907     StaticVisitor::VisitInternalReference(this);
 908   } else if (RelocInfo::IsDebugBreakSlot(mode) &&
 909              IsPatchedDebugBreakSlotSequence()) {
 910     StaticVisitor::VisitDebugTarget(heap, this);
 911   } else if (RelocInfo::IsRuntimeEntry(mode)) {
 912     StaticVisitor::VisitRuntimeEntry(this);
 913   }
 914 }
 915
 916
 917 LoadStoreOp Assembler::LoadOpFor(const CPURegister& rt) {
 918   DCHECK(rt.IsValid());
 919   if (rt.IsRegister()) {
 920     return rt.Is64Bits() ? LDR_x : LDR_w;
 921   } else {
 922     DCHECK(rt.IsFPRegister());
 923     return rt.Is64Bits() ? LDR_d : LDR_s;
 924   }
 925 }
 926
 927
 928 LoadStorePairOp Assembler::LoadPairOpFor(const CPURegister& rt,
 929                                          const CPURegister& rt2) {
 930   DCHECK(AreSameSizeAndType(rt, rt2));
 931   USE(rt2);
 932   if (rt.IsRegister()) {
 933     return rt.Is64Bits() ? LDP_x : LDP_w;
 934   } else {
 935     DCHECK(rt.IsFPRegister());
 936     return rt.Is64Bits() ? LDP_d : LDP_s;
 937   }
 938 }
 939
 940
 941 LoadStoreOp Assembler::StoreOpFor(const CPURegister& rt) {
 942   DCHECK(rt.IsValid());
 943   if (rt.IsRegister()) {
 944     return rt.Is64Bits() ? STR_x : STR_w;
 945   } else {
 946     DCHECK(rt.IsFPRegister());
 947     return rt.Is64Bits() ? STR_d : STR_s;
 948   }
 949 }
 950
 951
 952 LoadStorePairOp Assembler::StorePairOpFor(const CPURegister& rt,
 953                                           const CPURegister& rt2) {
 954   DCHECK(AreSameSizeAndType(rt, rt2));
 955   USE(rt2);
 956   if (rt.IsRegister()) {
 957     return rt.Is64Bits() ? STP_x : STP_w;
 958   } else {
 959     DCHECK(rt.IsFPRegister());
 960     return rt.Is64Bits() ? STP_d : STP_s;
 961   }
 962 }
 963
 964
 965 LoadLiteralOp Assembler::LoadLiteralOpFor(const CPURegister& rt) {
 966   if (rt.IsRegister()) {
 967     return rt.Is64Bits() ? LDR_x_lit : LDR_w_lit;
 968   } else {
 969     DCHECK(rt.IsFPRegister());
 970     return rt.Is64Bits() ? LDR_d_lit : LDR_s_lit;
 971   }
 972 }
 973
 974
 975 int Assembler::LinkAndGetInstructionOffsetTo(Label* label) {
 976   DCHECK(kStartOfLabelLinkChain == 0);
 977   int offset = LinkAndGetByteOffsetTo(label);
 978   DCHECK(IsAligned(offset, kInstructionSize));
 979   return offset >> kInstructionSizeLog2;
 980 }
 981
 982
 983 Instr Assembler::Flags(FlagsUpdate S) {
 984   if (S == SetFlags) {
 985     return 1 << FlagsUpdate_offset;
 986   } else if (S == LeaveFlags) {
 987     return 0 << FlagsUpdate_offset;
 988   }
 989   UNREACHABLE();
 990   return 0;
 991 }
 992
 993
 994 Instr Assembler::Cond(Condition cond) {
 995   return cond << Condition_offset;
 996 }
 997
 998
 999 Instr Assembler::ImmPCRelAddress(int imm21) {
1000   CHECK(is_int21(imm21));
1001   Instr imm = static_cast<Instr>(truncate_to_int21(imm21));
1002   Instr immhi = (imm >> ImmPCRelLo_width) << ImmPCRelHi_offset;
1003   Instr immlo = imm << ImmPCRelLo_offset;
1004   return (immhi & ImmPCRelHi_mask) | (immlo & ImmPCRelLo_mask);
1005 }
1006
1007
1008 Instr Assembler::ImmUncondBranch(int imm26) {
1009   CHECK(is_int26(imm26));
1010   return truncate_to_int26(imm26) << ImmUncondBranch_offset;
1011 }
1012
1013
1014 Instr Assembler::ImmCondBranch(int imm19) {
1015   CHECK(is_int19(imm19));
1016   return truncate_to_int19(imm19) << ImmCondBranch_offset;
1017 }
1018
1019
1020 Instr Assembler::ImmCmpBranch(int imm19) {
1021   CHECK(is_int19(imm19));
1022   return truncate_to_int19(imm19) << ImmCmpBranch_offset;
1023 }
1024
1025
1026 Instr Assembler::ImmTestBranch(int imm14) {
1027   CHECK(is_int14(imm14));
1028   return truncate_to_int14(imm14) << ImmTestBranch_offset;
1029 }
1030
1031
1032 Instr Assembler::ImmTestBranchBit(unsigned bit_pos) {
1033   DCHECK(is_uint6(bit_pos));
1034   // Subtract five from the shift offset, as we need bit 5 from bit_pos.
1035   unsigned b5 = bit_pos << (ImmTestBranchBit5_offset - 5);
1036   unsigned b40 = bit_pos << ImmTestBranchBit40_offset;
1037   b5 &= ImmTestBranchBit5_mask;
1038   b40 &= ImmTestBranchBit40_mask;
1039   return b5 | b40;
1040 }
1041
1042
1043 Instr Assembler::SF(Register rd) {
1044     return rd.Is64Bits() ? SixtyFourBits : ThirtyTwoBits;
1045 }
1046
1047
1048 Instr Assembler::ImmAddSub(int imm) {
1049   DCHECK(IsImmAddSub(imm));
1050   if (is_uint12(imm)) {  // No shift required.
1051     imm <<= ImmAddSub_offset;
1052   } else {
1053     imm = ((imm >> 12) << ImmAddSub_offset) | (1 << ShiftAddSub_offset);
1054   }
1055   return imm;
1056 }
1057
1058
1059 Instr Assembler::ImmS(unsigned imms, unsigned reg_size) {
1060   DCHECK(((reg_size == kXRegSizeInBits) && is_uint6(imms)) ||
1061          ((reg_size == kWRegSizeInBits) && is_uint5(imms)));
1062   USE(reg_size);
1063   return imms << ImmS_offset;
1064 }
1065
1066
1067 Instr Assembler::ImmR(unsigned immr, unsigned reg_size) {
1068   DCHECK(((reg_size == kXRegSizeInBits) && is_uint6(immr)) ||
1069          ((reg_size == kWRegSizeInBits) && is_uint5(immr)));
1070   USE(reg_size);
1071   DCHECK(is_uint6(immr));
1072   return immr << ImmR_offset;
1073 }
1074
1075
1076 Instr Assembler::ImmSetBits(unsigned imms, unsigned reg_size) {
1077   DCHECK((reg_size == kWRegSizeInBits) || (reg_size == kXRegSizeInBits));
1078   DCHECK(is_uint6(imms));
1079   DCHECK((reg_size == kXRegSizeInBits) || is_uint6(imms + 3));
1080   USE(reg_size);
1081   return imms << ImmSetBits_offset;
1082 }
1083
1084
1085 Instr Assembler::ImmRotate(unsigned immr, unsigned reg_size) {
1086   DCHECK((reg_size == kWRegSizeInBits) || (reg_size == kXRegSizeInBits));
1087   DCHECK(((reg_size == kXRegSizeInBits) && is_uint6(immr)) ||
1088          ((reg_size == kWRegSizeInBits) && is_uint5(immr)));
1089   USE(reg_size);
1090   return immr << ImmRotate_offset;
1091 }
1092
1093
1094 Instr Assembler::ImmLLiteral(int imm19) {
1095   CHECK(is_int19(imm19));
1096   return truncate_to_int19(imm19) << ImmLLiteral_offset;
1097 }
1098
1099
1100 Instr Assembler::BitN(unsigned bitn, unsigned reg_size) {
1101   DCHECK((reg_size == kWRegSizeInBits) || (reg_size == kXRegSizeInBits));
1102   DCHECK((reg_size == kXRegSizeInBits) || (bitn == 0));
1103   USE(reg_size);
1104   return bitn << BitN_offset;
1105 }
1106
1107
1108 Instr Assembler::ShiftDP(Shift shift) {
1109   DCHECK(shift == LSL || shift == LSR || shift == ASR || shift == ROR);
1110   return shift << ShiftDP_offset;
1111 }
1112
1113
1114 Instr Assembler::ImmDPShift(unsigned amount) {
1115   DCHECK(is_uint6(amount));
1116   return amount << ImmDPShift_offset;
1117 }
1118
1119
1120 Instr Assembler::ExtendMode(Extend extend) {
1121   return extend << ExtendMode_offset;
1122 }
1123
1124
1125 Instr Assembler::ImmExtendShift(unsigned left_shift) {
1126   DCHECK(left_shift <= 4);
1127   return left_shift << ImmExtendShift_offset;
1128 }
1129
1130
1131 Instr Assembler::ImmCondCmp(unsigned imm) {
1132   DCHECK(is_uint5(imm));
1133   return imm << ImmCondCmp_offset;
1134 }
1135
1136
1137 Instr Assembler::Nzcv(StatusFlags nzcv) {
1138   return ((nzcv >> Flags_offset) & 0xf) << Nzcv_offset;
1139 }
1140
1141
1142 Instr Assembler::ImmLSUnsigned(int imm12) {
1143   DCHECK(is_uint12(imm12));
1144   return imm12 << ImmLSUnsigned_offset;
1145 }
1146
1147
1148 Instr Assembler::ImmLS(int imm9) {
1149   DCHECK(is_int9(imm9));
1150   return truncate_to_int9(imm9) << ImmLS_offset;
1151 }
1152
1153
1154 Instr Assembler::ImmLSPair(int imm7, LSDataSize size) {
1155   DCHECK(((imm7 >> size) << size) == imm7);
1156   int scaled_imm7 = imm7 >> size;
1157   DCHECK(is_int7(scaled_imm7));
1158   return truncate_to_int7(scaled_imm7) << ImmLSPair_offset;
1159 }
1160
1161
1162 Instr Assembler::ImmShiftLS(unsigned shift_amount) {
1163   DCHECK(is_uint1(shift_amount));
1164   return shift_amount << ImmShiftLS_offset;
1165 }
1166
1167
1168 Instr Assembler::ImmException(int imm16) {
1169   DCHECK(is_uint16(imm16));
1170   return imm16 << ImmException_offset;
1171 }
1172
1173
1174 Instr Assembler::ImmSystemRegister(int imm15) {
1175   DCHECK(is_uint15(imm15));
1176   return imm15 << ImmSystemRegister_offset;
1177 }
1178
1179
1180 Instr Assembler::ImmHint(int imm7) {
1181   DCHECK(is_uint7(imm7));
1182   return imm7 << ImmHint_offset;
1183 }
1184
1185
1186 Instr Assembler::ImmBarrierDomain(int imm2) {
1187   DCHECK(is_uint2(imm2));
1188   return imm2 << ImmBarrierDomain_offset;
1189 }
1190
1191
1192 Instr Assembler::ImmBarrierType(int imm2) {
1193   DCHECK(is_uint2(imm2));
1194   return imm2 << ImmBarrierType_offset;
1195 }
1196
1197
1198 LSDataSize Assembler::CalcLSDataSize(LoadStoreOp op) {
1199   DCHECK((SizeLS_offset + SizeLS_width) == (kInstructionSize * 8));
1200   return static_cast<LSDataSize>(op >> SizeLS_offset);
1201 }
1202
1203
1204 Instr Assembler::ImmMoveWide(int imm) {
1205   DCHECK(is_uint16(imm));
1206   return imm << ImmMoveWide_offset;
1207 }
1208
1209
1210 Instr Assembler::ShiftMoveWide(int shift) {
1211   DCHECK(is_uint2(shift));
1212   return shift << ShiftMoveWide_offset;
1213 }
1214
1215
1216 Instr Assembler::FPType(FPRegister fd) {
1217   return fd.Is64Bits() ? FP64 : FP32;
1218 }
1219
1220
1221 Instr Assembler::FPScale(unsigned scale) {
1222   DCHECK(is_uint6(scale));
1223   return scale << FPScale_offset;
1224 }
1225
1226
1227 const Register& Assembler::AppropriateZeroRegFor(const CPURegister& reg) const {
1228   return reg.Is64Bits() ? xzr : wzr;
1229 }
1230
1231
1232 inline void Assembler::CheckBufferSpace() {
1233   DCHECK(pc_ < (buffer_ + buffer_size_));
1234   if (buffer_space() < kGap) {
1235     GrowBuffer();
1236   }
1237 }
1238
1239
1240 inline void Assembler::CheckBuffer() {
1241   CheckBufferSpace();
1242   if (pc_offset() >= next_veneer_pool_check_) {
1243     CheckVeneerPool(false, true);
1244   }
1245   if (pc_offset() >= next_constant_pool_check_) {
1246     CheckConstPool(false, true);
1247   }
1248 }
1249
1250
1251 TypeFeedbackId Assembler::RecordedAstId() {
1252   DCHECK(!recorded_ast_id_.IsNone());
1253   return recorded_ast_id_;
1254 }
1255
1256
1257 void Assembler::ClearRecordedAstId() {
1258   recorded_ast_id_ = TypeFeedbackId::None();
1259 }
1260
1261
1262 }  // namespace internal
1263 }  // namespace v8
1264
1265 #endif  // V8_ARM64_ASSEMBLER_ARM64_INL_H_