sound/soc/davinci/davinci-mcasp.c

   1 /*
   2  * ALSA SoC McASP Audio Layer for TI DAVINCI processor
   3  *
   4  * Multi-channel Audio Serial Port Driver
   5  *
   6  * Author: Nirmal Pandey <n-pandey@ti.com>,
   7  *         Suresh Rajashekara <suresh.r@ti.com>
   8  *         Steve Chen <schen@.mvista.com>
   9  *
  10  * Copyright:   (C) 2009 MontaVista Software, Inc., <source@mvista.com>
  11  * Copyright:   (C) 2009  Texas Instruments, India
  12  *
  13  * This program is free software; you can redistribute it and/or modify
  14  * it under the terms of the GNU General Public License version 2 as
  15  * published by the Free Software Foundation.
  16  */
  17
  18 #include <linux/init.h>
  19 #include <linux/module.h>
  20 #include <linux/device.h>
  21 #include <linux/slab.h>
  22 #include <linux/delay.h>
  23 #include <linux/io.h>
  24 #include <linux/clk.h>
  25 #include <linux/pm_runtime.h>
  26 #include <linux/of.h>
  27 #include <linux/of_platform.h>
  28 #include <linux/of_device.h>
  29
  30 #include <sound/core.h>
  31 #include <sound/pcm.h>
  32 #include <sound/pcm_params.h>
  33 #include <sound/initval.h>
  34 #include <sound/soc.h>
  35 #include <sound/dmaengine_pcm.h>
  36
  37 #include "davinci-pcm.h"
  38 #include "davinci-mcasp.h"
  39
  40 struct davinci_mcasp {
  41         struct davinci_pcm_dma_params dma_params[2];
  42         struct snd_dmaengine_dai_dma_data dma_data[2];
  43         void __iomem *base;
  44         u32 fifo_base;
  45         struct device *dev;
  46
  47         /* McASP specific data */
  48         int     tdm_slots;
  49         u8      op_mode;
  50         u8      num_serializer;
  51         u8      *serial_dir;
  52         u8      version;
  53         u16     bclk_lrclk_ratio;
  54         int     streams;
  55
  56         /* McASP FIFO related */
  57         u8      txnumevt;
  58         u8      rxnumevt;
  59
  60         bool    dat_port;
  61
  62 #ifdef CONFIG_PM_SLEEP
  63         struct {
  64                 u32     txfmtctl;
  65                 u32     rxfmtctl;
  66                 u32     txfmt;
  67                 u32     rxfmt;
  68                 u32     aclkxctl;
  69                 u32     aclkrctl;
  70                 u32     pdir;
  71         } context;
  72 #endif
  73 };
  74
  75 static inline void mcasp_set_bits(struct davinci_mcasp *mcasp, u32 offset,
  76                                   u32 val)
  77 {
  78         void __iomem *reg = mcasp->base + offset;
  79         __raw_writel(__raw_readl(reg) | val, reg);
  80 }
  81
  82 static inline void mcasp_clr_bits(struct davinci_mcasp *mcasp, u32 offset,
  83                                   u32 val)
  84 {
  85         void __iomem *reg = mcasp->base + offset;
  86         __raw_writel((__raw_readl(reg) & ~(val)), reg);
  87 }
  88
  89 static inline void mcasp_mod_bits(struct davinci_mcasp *mcasp, u32 offset,
  90                                   u32 val, u32 mask)
  91 {
  92         void __iomem *reg = mcasp->base + offset;
  93         __raw_writel((__raw_readl(reg) & ~mask) | val, reg);
  94 }
  95
  96 static inline void mcasp_set_reg(struct davinci_mcasp *mcasp, u32 offset,
  97                                  u32 val)
  98 {
  99         __raw_writel(val, mcasp->base + offset);
 100 }
 101
 102 static inline u32 mcasp_get_reg(struct davinci_mcasp *mcasp, u32 offset)
 103 {
 104         return (u32)__raw_readl(mcasp->base + offset);
 105 }
 106
 107 static void mcasp_set_ctl_reg(struct davinci_mcasp *mcasp, u32 ctl_reg, u32 val)
 108 {
 109         int i = 0;
 110
 111         mcasp_set_bits(mcasp, ctl_reg, val);
 112
 113         /* programming GBLCTL needs to read back from GBLCTL and verfiy */
 114         /* loop count is to avoid the lock-up */
 115         for (i = 0; i < 1000; i++) {
 116                 if ((mcasp_get_reg(mcasp, ctl_reg) & val) == val)
 117                         break;
 118         }
 119
 120         if (i == 1000 && ((mcasp_get_reg(mcasp, ctl_reg) & val) != val))
 121                 printk(KERN_ERR "GBLCTL write error\n");
 122 }
 123
 124 static bool mcasp_is_synchronous(struct davinci_mcasp *mcasp)
 125 {
 126         u32 rxfmctl = mcasp_get_reg(mcasp, DAVINCI_MCASP_RXFMCTL_REG);
 127         u32 aclkxctl = mcasp_get_reg(mcasp, DAVINCI_MCASP_ACLKXCTL_REG);
 128
 129         return !(aclkxctl & TX_ASYNC) && rxfmctl & AFSRE;
 130 }
 131
 132 static void mcasp_start_rx(struct davinci_mcasp *mcasp)
 133 {
 134         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXHCLKRST);
 135         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXCLKRST);
 136
 137         /*
 138          * When ASYNC == 0 the transmit and receive sections operate
 139          * synchronously from the transmit clock and frame sync. We need to make
 140          * sure that the TX signlas are enabled when starting reception.
 141          */
 142         if (mcasp_is_synchronous(mcasp)) {
 143                 mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXHCLKRST);
 144                 mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXCLKRST);
 145         }
 146
 147         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXSERCLR);
 148         mcasp_set_reg(mcasp, DAVINCI_MCASP_RXBUF_REG, 0);
 149
 150         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXSMRST);
 151         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXFSRST);
 152         mcasp_set_reg(mcasp, DAVINCI_MCASP_RXBUF_REG, 0);
 153
 154         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXSMRST);
 155         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXFSRST);
 156
 157         if (mcasp_is_synchronous(mcasp))
 158                 mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXFSRST);
 159 }
 160
 161 static void mcasp_start_tx(struct davinci_mcasp *mcasp)
 162 {
 163         u8 offset = 0, i;
 164         u32 cnt;
 165
 166         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXHCLKRST);
 167         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXCLKRST);
 168         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXSERCLR);
 169         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXBUF_REG, 0);
 170
 171         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXSMRST);
 172         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXFSRST);
 173         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXBUF_REG, 0);
 174         for (i = 0; i < mcasp->num_serializer; i++) {
 175                 if (mcasp->serial_dir[i] == TX_MODE) {
 176                         offset = i;
 177                         break;
 178                 }
 179         }
 180
 181         /* wait for TX ready */
 182         cnt = 0;
 183         while (!(mcasp_get_reg(mcasp, DAVINCI_MCASP_XRSRCTL_REG(offset)) &
 184                  TXSTATE) && (cnt < 100000))
 185                 cnt++;
 186
 187         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXBUF_REG, 0);
 188 }
 189
 190 static void davinci_mcasp_start(struct davinci_mcasp *mcasp, int stream)
 191 {
 192         u32 reg;
 193
 194         mcasp->streams++;
 195
 196         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 197                 if (mcasp->txnumevt) {  /* enable FIFO */
 198                         reg = mcasp->fifo_base + MCASP_WFIFOCTL_OFFSET;
 199                         mcasp_clr_bits(mcasp, reg, FIFO_ENABLE);
 200                         mcasp_set_bits(mcasp, reg, FIFO_ENABLE);
 201                 }
 202                 mcasp_start_tx(mcasp);
 203         } else {
 204                 if (mcasp->rxnumevt) {  /* enable FIFO */
 205                         reg = mcasp->fifo_base + MCASP_RFIFOCTL_OFFSET;
 206                         mcasp_clr_bits(mcasp, reg, FIFO_ENABLE);
 207                         mcasp_set_bits(mcasp, reg, FIFO_ENABLE);
 208                 }
 209                 mcasp_start_rx(mcasp);
 210         }
 211 }
 212
 213 static void mcasp_stop_rx(struct davinci_mcasp *mcasp)
 214 {
 215         /*
 216          * In synchronous mode stop the TX clocks if no other stream is
 217          * running
 218          */
 219         if (mcasp_is_synchronous(mcasp) && !mcasp->streams)
 220                 mcasp_set_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, 0);
 221
 222         mcasp_set_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, 0);
 223         mcasp_set_reg(mcasp, DAVINCI_MCASP_RXSTAT_REG, 0xFFFFFFFF);
 224 }
 225
 226 static void mcasp_stop_tx(struct davinci_mcasp *mcasp)
 227 {
 228         u32 val = 0;
 229
 230         /*
 231          * In synchronous mode keep TX clocks running if the capture stream is
 232          * still running.
 233          */
 234         if (mcasp_is_synchronous(mcasp) && mcasp->streams)
 235                 val =  TXHCLKRST | TXCLKRST | TXFSRST;
 236
 237         mcasp_set_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, val);
 238         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXSTAT_REG, 0xFFFFFFFF);
 239 }
 240
 241 static void davinci_mcasp_stop(struct davinci_mcasp *mcasp, int stream)
 242 {
 243         u32 reg;
 244
 245         mcasp->streams--;
 246
 247         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 248                 if (mcasp->txnumevt) {  /* disable FIFO */
 249                         reg = mcasp->fifo_base + MCASP_WFIFOCTL_OFFSET;
 250                         mcasp_clr_bits(mcasp, reg, FIFO_ENABLE);
 251                 }
 252                 mcasp_stop_tx(mcasp);
 253         } else {
 254                 if (mcasp->rxnumevt) {  /* disable FIFO */
 255                         reg = mcasp->fifo_base + MCASP_RFIFOCTL_OFFSET;
 256                         mcasp_clr_bits(mcasp, reg, FIFO_ENABLE);
 257                 }
 258                 mcasp_stop_rx(mcasp);
 259         }
 260 }
 261
 262 static int davinci_mcasp_set_dai_fmt(struct snd_soc_dai *cpu_dai,
 263                                          unsigned int fmt)
 264 {
 265         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
 266         int ret = 0;
 267
 268         pm_runtime_get_sync(mcasp->dev);
 269         switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
 270         case SND_SOC_DAIFMT_DSP_B:
 271         case SND_SOC_DAIFMT_AC97:
 272                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXDUR);
 273                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRDUR);
 274                 break;
 275         default:
 276                 /* configure a full-word SYNC pulse (LRCLK) */
 277                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXDUR);
 278                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRDUR);
 279
 280                 /* make 1st data bit occur one ACLK cycle after the frame sync */
 281                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, FSXDLY(1));
 282                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMT_REG, FSRDLY(1));
 283                 break;
 284         }
 285
 286         switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
 287         case SND_SOC_DAIFMT_CBS_CFS:
 288                 /* codec is clock and frame slave */
 289                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 290                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 291
 292                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 293                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 294
 295                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PDIR_REG, ACLKX | ACLKR);
 296                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PDIR_REG, AFSX | AFSR);
 297                 break;
 298         case SND_SOC_DAIFMT_CBM_CFS:
 299                 /* codec is clock master and frame slave */
 300                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 301                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 302
 303                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 304                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 305
 306                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDIR_REG, ACLKX | ACLKR);
 307                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PDIR_REG, AFSX | AFSR);
 308                 break;
 309         case SND_SOC_DAIFMT_CBM_CFM:
 310                 /* codec is clock and frame master */
 311                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 312                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 313
 314                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 315                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 316
 317                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDIR_REG,
 318                                ACLKX | AHCLKX | AFSX | ACLKR | AHCLKR | AFSR);
 319                 break;
 320
 321         default:
 322                 ret = -EINVAL;
 323                 goto out;
 324         }
 325
 326         switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
 327         case SND_SOC_DAIFMT_IB_NF:
 328                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 329                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 330
 331                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 332                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 333                 break;
 334
 335         case SND_SOC_DAIFMT_NB_IF:
 336                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 337                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 338
 339                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 340                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 341                 break;
 342
 343         case SND_SOC_DAIFMT_IB_IF:
 344                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 345                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 346
 347                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 348                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 349                 break;
 350
 351         case SND_SOC_DAIFMT_NB_NF:
 352                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 353                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 354
 355                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 356                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 357                 break;
 358
 359         default:
 360                 ret = -EINVAL;
 361                 break;
 362         }
 363 out:
 364         pm_runtime_put_sync(mcasp->dev);
 365         return ret;
 366 }
 367
 368 static int davinci_mcasp_set_clkdiv(struct snd_soc_dai *dai, int div_id, int div)
 369 {
 370         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(dai);
 371
 372         switch (div_id) {
 373         case 0:         /* MCLK divider */
 374                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_AHCLKXCTL_REG,
 375                                AHCLKXDIV(div - 1), AHCLKXDIV_MASK);
 376                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_AHCLKRCTL_REG,
 377                                AHCLKRDIV(div - 1), AHCLKRDIV_MASK);
 378                 break;
 379
 380         case 1:         /* BCLK divider */
 381                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG,
 382                                ACLKXDIV(div - 1), ACLKXDIV_MASK);
 383                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG,
 384                                ACLKRDIV(div - 1), ACLKRDIV_MASK);
 385                 break;
 386
 387         case 2:         /* BCLK/LRCLK ratio */
 388                 mcasp->bclk_lrclk_ratio = div;
 389                 break;
 390
 391         default:
 392                 return -EINVAL;
 393         }
 394
 395         return 0;
 396 }
 397
 398 static int davinci_mcasp_set_sysclk(struct snd_soc_dai *dai, int clk_id,
 399                                     unsigned int freq, int dir)
 400 {
 401         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(dai);
 402
 403         if (dir == SND_SOC_CLOCK_OUT) {
 404                 mcasp_set_bits(mcasp, DAVINCI_MCASP_AHCLKXCTL_REG, AHCLKXE);
 405                 mcasp_set_bits(mcasp, DAVINCI_MCASP_AHCLKRCTL_REG, AHCLKRE);
 406                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PDIR_REG, AHCLKX);
 407         } else {
 408                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_AHCLKXCTL_REG, AHCLKXE);
 409                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_AHCLKRCTL_REG, AHCLKRE);
 410                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDIR_REG, AHCLKX);
 411         }
 412
 413         return 0;
 414 }
 415
 416 static int davinci_config_channel_size(struct davinci_mcasp *mcasp,
 417                                        int word_length)
 418 {
 419         u32 fmt;
 420         u32 tx_rotate = (word_length / 4) & 0x7;
 421         u32 mask = (1ULL << word_length) - 1;
 422         /*
 423          * For captured data we should not rotate, inversion and masking is
 424          * enoguh to get the data to the right position:
 425          * Format         data from bus         after reverse (XRBUF)
 426          * S16_LE:      |LSB|MSB|xxx|xxx|       |xxx|xxx|MSB|LSB|
 427          * S24_3LE:     |LSB|DAT|MSB|xxx|       |xxx|MSB|DAT|LSB|
 428          * S24_LE:      |LSB|DAT|MSB|xxx|       |xxx|MSB|DAT|LSB|
 429          * S32_LE:      |LSB|DAT|DAT|MSB|       |MSB|DAT|DAT|LSB|
 430          */
 431         u32 rx_rotate = 0;
 432
 433         /*
 434          * if s BCLK-to-LRCLK ratio has been configured via the set_clkdiv()
 435          * callback, take it into account here. That allows us to for example
 436          * send 32 bits per channel to the codec, while only 16 of them carry
 437          * audio payload.
 438          * The clock ratio is given for a full period of data (for I2S format
 439          * both left and right channels), so it has to be divided by number of
 440          * tdm-slots (for I2S - divided by 2).
 441          */
 442         if (mcasp->bclk_lrclk_ratio)
 443                 word_length = mcasp->bclk_lrclk_ratio / mcasp->tdm_slots;
 444
 445         /* mapping of the XSSZ bit-field as described in the datasheet */
 446         fmt = (word_length >> 1) - 1;
 447
 448         if (mcasp->op_mode != DAVINCI_MCASP_DIT_MODE) {
 449                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_RXFMT_REG, RXSSZ(fmt),
 450                                RXSSZ(0x0F));
 451                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, TXSSZ(fmt),
 452                                TXSSZ(0x0F));
 453                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, TXROT(tx_rotate),
 454                                TXROT(7));
 455                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_RXFMT_REG, RXROT(rx_rotate),
 456                                RXROT(7));
 457                 mcasp_set_reg(mcasp, DAVINCI_MCASP_RXMASK_REG, mask);
 458         }
 459
 460         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXMASK_REG, mask);
 461
 462         return 0;
 463 }
 464
 465 static int mcasp_common_hw_param(struct davinci_mcasp *mcasp, int stream,
 466                                     int channels)
 467 {
 468         int i;
 469         u8 tx_ser = 0;
 470         u8 rx_ser = 0;
 471         u8 ser;
 472         u8 slots = mcasp->tdm_slots;
 473         u8 max_active_serializers = (channels + slots - 1) / slots;
 474         u32 reg;
 475         /* Default configuration */
 476         if (mcasp->version != MCASP_VERSION_4)
 477                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PWREMUMGT_REG, MCASP_SOFT);
 478
 479         /* All PINS as McASP */
 480         mcasp_set_reg(mcasp, DAVINCI_MCASP_PFUNC_REG, 0x00000000);
 481
 482         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 483                 mcasp_set_reg(mcasp, DAVINCI_MCASP_TXSTAT_REG, 0xFFFFFFFF);
 484                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_XEVTCTL_REG, TXDATADMADIS);
 485         } else {
 486                 mcasp_set_reg(mcasp, DAVINCI_MCASP_RXSTAT_REG, 0xFFFFFFFF);
 487                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_REVTCTL_REG, RXDATADMADIS);
 488         }
 489
 490         for (i = 0; i < mcasp->num_serializer; i++) {
 491                 mcasp_set_bits(mcasp, DAVINCI_MCASP_XRSRCTL_REG(i),
 492                                mcasp->serial_dir[i]);
 493                 if (mcasp->serial_dir[i] == TX_MODE &&
 494                                         tx_ser < max_active_serializers) {
 495                         mcasp_set_bits(mcasp, DAVINCI_MCASP_PDIR_REG, AXR(i));
 496                         tx_ser++;
 497                 } else if (mcasp->serial_dir[i] == RX_MODE &&
 498                                         rx_ser < max_active_serializers) {
 499                         mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDIR_REG, AXR(i));
 500                         rx_ser++;
 501                 } else {
 502                         mcasp_mod_bits(mcasp, DAVINCI_MCASP_XRSRCTL_REG(i),
 503                                        SRMOD_INACTIVE, SRMOD_MASK);
 504                 }
 505         }
 506
 507         if (stream == SNDRV_PCM_STREAM_PLAYBACK)
 508                 ser = tx_ser;
 509         else
 510                 ser = rx_ser;
 511
 512         if (ser < max_active_serializers) {
 513                 dev_warn(mcasp->dev, "stream has more channels (%d) than are "
 514                         "enabled in mcasp (%d)\n", channels, ser * slots);
 515                 return -EINVAL;
 516         }
 517
 518         if (mcasp->txnumevt && stream == SNDRV_PCM_STREAM_PLAYBACK) {
 519                 if (mcasp->txnumevt * tx_ser > 64)
 520                         mcasp->txnumevt = 1;
 521
 522                 reg = mcasp->fifo_base + MCASP_WFIFOCTL_OFFSET;
 523                 mcasp_mod_bits(mcasp, reg, tx_ser, NUMDMA_MASK);
 524                 mcasp_mod_bits(mcasp, reg, ((mcasp->txnumevt * tx_ser) << 8),
 525                                NUMEVT_MASK);
 526         }
 527
 528         if (mcasp->rxnumevt && stream == SNDRV_PCM_STREAM_CAPTURE) {
 529                 if (mcasp->rxnumevt * rx_ser > 64)
 530                         mcasp->rxnumevt = 1;
 531
 532                 reg = mcasp->fifo_base + MCASP_RFIFOCTL_OFFSET;
 533                 mcasp_mod_bits(mcasp, reg, rx_ser, NUMDMA_MASK);
 534                 mcasp_mod_bits(mcasp, reg, ((mcasp->rxnumevt * rx_ser) << 8),
 535                                NUMEVT_MASK);
 536         }
 537
 538         return 0;
 539 }
 540
 541 static int mcasp_i2s_hw_param(struct davinci_mcasp *mcasp, int stream)
 542 {
 543         int i, active_slots;
 544         u32 mask = 0;
 545         u32 busel = 0;
 546
 547         if ((mcasp->tdm_slots < 2) || (mcasp->tdm_slots > 32)) {
 548                 dev_err(mcasp->dev, "tdm slot %d not supported\n",
 549                         mcasp->tdm_slots);
 550                 return -EINVAL;
 551         }
 552
 553         active_slots = (mcasp->tdm_slots > 31) ? 32 : mcasp->tdm_slots;
 554         for (i = 0; i < active_slots; i++)
 555                 mask |= (1 << i);
 556
 557         mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, TX_ASYNC);
 558
 559         if (!mcasp->dat_port)
 560                 busel = TXSEL;
 561
 562         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXTDM_REG, mask);
 563         mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, busel | TXORD);
 564         mcasp_mod_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG,
 565                        FSXMOD(mcasp->tdm_slots), FSXMOD(0x1FF));
 566
 567         mcasp_set_reg(mcasp, DAVINCI_MCASP_RXTDM_REG, mask);
 568         mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMT_REG, busel | RXORD);
 569         mcasp_mod_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG,
 570                        FSRMOD(mcasp->tdm_slots), FSRMOD(0x1FF));
 571
 572         return 0;
 573 }
 574
 575 /* S/PDIF */
 576 static int mcasp_dit_hw_param(struct davinci_mcasp *mcasp)
 577 {
 578         /* Set the TX format : 24 bit right rotation, 32 bit slot, Pad 0
 579            and LSB first */
 580         mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, TXROT(6) | TXSSZ(15));
 581
 582         /* Set TX frame synch : DIT Mode, 1 bit width, internal, rising edge */
 583         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXFMCTL_REG, AFSXE | FSXMOD(0x180));
 584
 585         /* Set the TX tdm : for all the slots */
 586         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXTDM_REG, 0xFFFFFFFF);
 587
 588         /* Set the TX clock controls : div = 1 and internal */
 589         mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE | TX_ASYNC);
 590
 591         mcasp_clr_bits(mcasp, DAVINCI_MCASP_XEVTCTL_REG, TXDATADMADIS);
 592
 593         /* Only 44100 and 48000 are valid, both have the same setting */
 594         mcasp_set_bits(mcasp, DAVINCI_MCASP_AHCLKXCTL_REG, AHCLKXDIV(3));
 595
 596         /* Enable the DIT */
 597         mcasp_set_bits(mcasp, DAVINCI_MCASP_TXDITCTL_REG, DITEN);
 598
 599         return 0;
 600 }
 601
 602 static int davinci_mcasp_hw_params(struct snd_pcm_substream *substream,
 603                                         struct snd_pcm_hw_params *params,
 604                                         struct snd_soc_dai *cpu_dai)
 605 {
 606         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
 607         struct davinci_pcm_dma_params *dma_params =
 608                                         &mcasp->dma_params[substream->stream];
 609         struct snd_dmaengine_dai_dma_data *dma_data =
 610                                         &mcasp->dma_data[substream->stream];
 611         int word_length;
 612         u8 fifo_level;
 613         u8 slots = mcasp->tdm_slots;
 614         u8 active_serializers;
 615         int channels;
 616         int ret;
 617         struct snd_interval *pcm_channels = hw_param_interval(params,
 618                                         SNDRV_PCM_HW_PARAM_CHANNELS);
 619         channels = pcm_channels->min;
 620
 621         active_serializers = (channels + slots - 1) / slots;
 622
 623         if (mcasp_common_hw_param(mcasp, substream->stream, channels) == -EINVAL)
 624                 return -EINVAL;
 625         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK)
 626                 fifo_level = mcasp->txnumevt * active_serializers;
 627         else
 628                 fifo_level = mcasp->rxnumevt * active_serializers;
 629
 630         if (mcasp->op_mode == DAVINCI_MCASP_DIT_MODE)
 631                 ret = mcasp_dit_hw_param(mcasp);
 632         else
 633                 ret = mcasp_i2s_hw_param(mcasp, substream->stream);
 634
 635         if (ret)
 636                 return ret;
 637
 638         switch (params_format(params)) {
 639         case SNDRV_PCM_FORMAT_U8:
 640         case SNDRV_PCM_FORMAT_S8:
 641                 dma_params->data_type = 1;
 642                 word_length = 8;
 643                 break;
 644
 645         case SNDRV_PCM_FORMAT_U16_LE:
 646         case SNDRV_PCM_FORMAT_S16_LE:
 647                 dma_params->data_type = 2;
 648                 word_length = 16;
 649                 break;
 650
 651         case SNDRV_PCM_FORMAT_U24_3LE:
 652         case SNDRV_PCM_FORMAT_S24_3LE:
 653                 dma_params->data_type = 3;
 654                 word_length = 24;
 655                 break;
 656
 657         case SNDRV_PCM_FORMAT_U24_LE:
 658         case SNDRV_PCM_FORMAT_S24_LE:
 659         case SNDRV_PCM_FORMAT_U32_LE:
 660         case SNDRV_PCM_FORMAT_S32_LE:
 661                 dma_params->data_type = 4;
 662                 word_length = 32;
 663                 break;
 664
 665         default:
 666                 printk(KERN_WARNING "davinci-mcasp: unsupported PCM format");
 667                 return -EINVAL;
 668         }
 669
 670         if (mcasp->version == MCASP_VERSION_2 && !fifo_level)
 671                 dma_params->acnt = 4;
 672         else
 673                 dma_params->acnt = dma_params->data_type;
 674
 675         dma_params->fifo_level = fifo_level;
 676         dma_data->maxburst = fifo_level;
 677
 678         davinci_config_channel_size(mcasp, word_length);
 679
 680         return 0;
 681 }
 682
 683 static int davinci_mcasp_trigger(struct snd_pcm_substream *substream,
 684                                      int cmd, struct snd_soc_dai *cpu_dai)
 685 {
 686         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
 687         int ret = 0;
 688
 689         switch (cmd) {
 690         case SNDRV_PCM_TRIGGER_RESUME:
 691         case SNDRV_PCM_TRIGGER_START:
 692         case SNDRV_PCM_TRIGGER_PAUSE_RELEASE:
 693                 davinci_mcasp_start(mcasp, substream->stream);
 694                 break;
 695         case SNDRV_PCM_TRIGGER_SUSPEND:
 696         case SNDRV_PCM_TRIGGER_STOP:
 697         case SNDRV_PCM_TRIGGER_PAUSE_PUSH:
 698                 davinci_mcasp_stop(mcasp, substream->stream);
 699                 break;
 700
 701         default:
 702                 ret = -EINVAL;
 703         }
 704
 705         return ret;
 706 }
 707
 708 static int davinci_mcasp_startup(struct snd_pcm_substream *substream,
 709                                  struct snd_soc_dai *dai)
 710 {
 711         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(dai);
 712
 713         if (mcasp->version == MCASP_VERSION_4)
 714                 snd_soc_dai_set_dma_data(dai, substream,
 715                                         &mcasp->dma_data[substream->stream]);
 716         else
 717                 snd_soc_dai_set_dma_data(dai, substream, mcasp->dma_params);
 718
 719         return 0;
 720 }
 721
 722 static const struct snd_soc_dai_ops davinci_mcasp_dai_ops = {
 723         .startup        = davinci_mcasp_startup,
 724         .trigger        = davinci_mcasp_trigger,
 725         .hw_params      = davinci_mcasp_hw_params,
 726         .set_fmt        = davinci_mcasp_set_dai_fmt,
 727         .set_clkdiv     = davinci_mcasp_set_clkdiv,
 728         .set_sysclk     = davinci_mcasp_set_sysclk,
 729 };
 730
 731 #define DAVINCI_MCASP_RATES     SNDRV_PCM_RATE_8000_192000
 732
 733 #define DAVINCI_MCASP_PCM_FMTS (SNDRV_PCM_FMTBIT_S8 | \
 734                                 SNDRV_PCM_FMTBIT_U8 | \
 735                                 SNDRV_PCM_FMTBIT_S16_LE | \
 736                                 SNDRV_PCM_FMTBIT_U16_LE | \
 737                                 SNDRV_PCM_FMTBIT_S24_LE | \
 738                                 SNDRV_PCM_FMTBIT_U24_LE | \
 739                                 SNDRV_PCM_FMTBIT_S24_3LE | \
 740                                 SNDRV_PCM_FMTBIT_U24_3LE | \
 741                                 SNDRV_PCM_FMTBIT_S32_LE | \
 742                                 SNDRV_PCM_FMTBIT_U32_LE)
 743
 744 static struct snd_soc_dai_driver davinci_mcasp_dai[] = {
 745         {
 746                 .name           = "davinci-mcasp.0",
 747                 .playback       = {
 748                         .channels_min   = 2,
 749                         .channels_max   = 32 * 16,
 750                         .rates          = DAVINCI_MCASP_RATES,
 751                         .formats        = DAVINCI_MCASP_PCM_FMTS,
 752                 },
 753                 .capture        = {
 754                         .channels_min   = 2,
 755                         .channels_max   = 32 * 16,
 756                         .rates          = DAVINCI_MCASP_RATES,
 757                         .formats        = DAVINCI_MCASP_PCM_FMTS,
 758                 },
 759                 .ops            = &davinci_mcasp_dai_ops,
 760
 761         },
 762         {
 763                 .name           = "davinci-mcasp.1",
 764                 .playback       = {
 765                         .channels_min   = 1,
 766                         .channels_max   = 384,
 767                         .rates          = DAVINCI_MCASP_RATES,
 768                         .formats        = DAVINCI_MCASP_PCM_FMTS,
 769                 },
 770                 .ops            = &davinci_mcasp_dai_ops,
 771         },
 772
 773 };
 774
 775 static const struct snd_soc_component_driver davinci_mcasp_component = {
 776         .name           = "davinci-mcasp",
 777 };
 778
 779 /* Some HW specific values and defaults. The rest is filled in from DT. */
 780 static struct snd_platform_data dm646x_mcasp_pdata = {
 781         .tx_dma_offset = 0x400,
 782         .rx_dma_offset = 0x400,
 783         .asp_chan_q = EVENTQ_0,
 784         .version = MCASP_VERSION_1,
 785 };
 786
 787 static struct snd_platform_data da830_mcasp_pdata = {
 788         .tx_dma_offset = 0x2000,
 789         .rx_dma_offset = 0x2000,
 790         .asp_chan_q = EVENTQ_0,
 791         .version = MCASP_VERSION_2,
 792 };
 793
 794 static struct snd_platform_data am33xx_mcasp_pdata = {
 795         .tx_dma_offset = 0,
 796         .rx_dma_offset = 0,
 797         .asp_chan_q = EVENTQ_0,
 798         .version = MCASP_VERSION_3,
 799 };
 800
 801 static struct snd_platform_data dra7_mcasp_pdata = {
 802         .tx_dma_offset = 0x200,
 803         .rx_dma_offset = 0x284,
 804         .asp_chan_q = EVENTQ_0,
 805         .version = MCASP_VERSION_4,
 806 };
 807
 808 static const struct of_device_id mcasp_dt_ids[] = {
 809         {
 810                 .compatible = "ti,dm646x-mcasp-audio",
 811                 .data = &dm646x_mcasp_pdata,
 812         },
 813         {
 814                 .compatible = "ti,da830-mcasp-audio",
 815                 .data = &da830_mcasp_pdata,
 816         },
 817         {
 818                 .compatible = "ti,am33xx-mcasp-audio",
 819                 .data = &am33xx_mcasp_pdata,
 820         },
 821         {
 822                 .compatible = "ti,dra7-mcasp-audio",
 823                 .data = &dra7_mcasp_pdata,
 824         },
 825         { /* sentinel */ }
 826 };
 827 MODULE_DEVICE_TABLE(of, mcasp_dt_ids);
 828
 829 static int mcasp_reparent_fck(struct platform_device *pdev)
 830 {
 831         struct device_node *node = pdev->dev.of_node;
 832         struct clk *gfclk, *parent_clk;
 833         const char *parent_name;
 834         int ret;
 835
 836         if (!node)
 837                 return 0;
 838
 839         parent_name = of_get_property(node, "fck_parent", NULL);
 840         if (!parent_name)
 841                 return 0;
 842
 843         gfclk = clk_get(&pdev->dev, "fck");
 844         if (IS_ERR(gfclk)) {
 845                 dev_err(&pdev->dev, "failed to get fck\n");
 846                 return PTR_ERR(gfclk);
 847         }
 848
 849         parent_clk = clk_get(NULL, parent_name);
 850         if (IS_ERR(parent_clk)) {
 851                 dev_err(&pdev->dev, "failed to get parent clock\n");
 852                 ret = PTR_ERR(parent_clk);
 853                 goto err1;
 854         }
 855
 856         ret = clk_set_parent(gfclk, parent_clk);
 857         if (ret) {
 858                 dev_err(&pdev->dev, "failed to reparent fck\n");
 859                 goto err2;
 860         }
 861
 862 err2:
 863         clk_put(parent_clk);
 864 err1:
 865         clk_put(gfclk);
 866         return ret;
 867 }
 868
 869 static struct snd_platform_data *davinci_mcasp_set_pdata_from_of(
 870                                                 struct platform_device *pdev)
 871 {
 872         struct device_node *np = pdev->dev.of_node;
 873         struct snd_platform_data *pdata = NULL;
 874         const struct of_device_id *match =
 875                         of_match_device(mcasp_dt_ids, &pdev->dev);
 876         struct of_phandle_args dma_spec;
 877
 878         const u32 *of_serial_dir32;
 879         u32 val;
 880         int i, ret = 0;
 881
 882         if (pdev->dev.platform_data) {
 883                 pdata = pdev->dev.platform_data;
 884                 return pdata;
 885         } else if (match) {
 886                 pdata = (struct snd_platform_data *) match->data;
 887         } else {
 888                 /* control shouldn't reach here. something is wrong */
 889                 ret = -EINVAL;
 890                 goto nodata;
 891         }
 892
 893         ret = of_property_read_u32(np, "op-mode", &val);
 894         if (ret >= 0)
 895                 pdata->op_mode = val;
 896
 897         ret = of_property_read_u32(np, "tdm-slots", &val);
 898         if (ret >= 0) {
 899                 if (val < 2 || val > 32) {
 900                         dev_err(&pdev->dev,
 901                                 "tdm-slots must be in rage [2-32]\n");
 902                         ret = -EINVAL;
 903                         goto nodata;
 904                 }
 905
 906                 pdata->tdm_slots = val;
 907         }
 908
 909         of_serial_dir32 = of_get_property(np, "serial-dir", &val);
 910         val /= sizeof(u32);
 911         if (of_serial_dir32) {
 912                 u8 *of_serial_dir = devm_kzalloc(&pdev->dev,
 913                                                  (sizeof(*of_serial_dir) * val),
 914                                                  GFP_KERNEL);
 915                 if (!of_serial_dir) {
 916                         ret = -ENOMEM;
 917                         goto nodata;
 918                 }
 919
 920                 for (i = 0; i < val; i++)
 921                         of_serial_dir[i] = be32_to_cpup(&of_serial_dir32[i]);
 922
 923                 pdata->num_serializer = val;
 924                 pdata->serial_dir = of_serial_dir;
 925         }
 926
 927         ret = of_property_match_string(np, "dma-names", "tx");
 928         if (ret < 0)
 929                 goto nodata;
 930
 931         ret = of_parse_phandle_with_args(np, "dmas", "#dma-cells", ret,
 932                                          &dma_spec);
 933         if (ret < 0)
 934                 goto nodata;
 935
 936         pdata->tx_dma_channel = dma_spec.args[0];
 937
 938         ret = of_property_match_string(np, "dma-names", "rx");
 939         if (ret < 0)
 940                 goto nodata;
 941
 942         ret = of_parse_phandle_with_args(np, "dmas", "#dma-cells", ret,
 943                                          &dma_spec);
 944         if (ret < 0)
 945                 goto nodata;
 946
 947         pdata->rx_dma_channel = dma_spec.args[0];
 948
 949         ret = of_property_read_u32(np, "tx-num-evt", &val);
 950         if (ret >= 0)
 951                 pdata->txnumevt = val;
 952
 953         ret = of_property_read_u32(np, "rx-num-evt", &val);
 954         if (ret >= 0)
 955                 pdata->rxnumevt = val;
 956
 957         ret = of_property_read_u32(np, "sram-size-playback", &val);
 958         if (ret >= 0)
 959                 pdata->sram_size_playback = val;
 960
 961         ret = of_property_read_u32(np, "sram-size-capture", &val);
 962         if (ret >= 0)
 963                 pdata->sram_size_capture = val;
 964
 965         return  pdata;
 966
 967 nodata:
 968         if (ret < 0) {
 969                 dev_err(&pdev->dev, "Error populating platform data, err %d\n",
 970                         ret);
 971                 pdata = NULL;
 972         }
 973         return  pdata;
 974 }
 975
 976 static int davinci_mcasp_probe(struct platform_device *pdev)
 977 {
 978         struct davinci_pcm_dma_params *dma_data;
 979         struct resource *mem, *ioarea, *res, *dat;
 980         struct snd_platform_data *pdata;
 981         struct davinci_mcasp *mcasp;
 982         int ret;
 983
 984         if (!pdev->dev.platform_data && !pdev->dev.of_node) {
 985                 dev_err(&pdev->dev, "No platform data supplied\n");
 986                 return -EINVAL;
 987         }
 988
 989         mcasp = devm_kzalloc(&pdev->dev, sizeof(struct davinci_mcasp),
 990                            GFP_KERNEL);
 991         if (!mcasp)
 992                 return  -ENOMEM;
 993
 994         pdata = davinci_mcasp_set_pdata_from_of(pdev);
 995         if (!pdata) {
 996                 dev_err(&pdev->dev, "no platform data\n");
 997                 return -EINVAL;
 998         }
 999
1000         mem = platform_get_resource_byname(pdev, IORESOURCE_MEM, "mpu");
1001         if (!mem) {
1002                 dev_warn(mcasp->dev,
1003                          "\"mpu\" mem resource not found, using index 0\n");
1004                 mem = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1005                 if (!mem) {
1006                         dev_err(&pdev->dev, "no mem resource?\n");
1007                         return -ENODEV;
1008                 }
1009         }
1010
1011         ioarea = devm_request_mem_region(&pdev->dev, mem->start,
1012                         resource_size(mem), pdev->name);
1013         if (!ioarea) {
1014                 dev_err(&pdev->dev, "Audio region already claimed\n");
1015                 return -EBUSY;
1016         }
1017
1018         pm_runtime_enable(&pdev->dev);
1019
1020         ret = pm_runtime_get_sync(&pdev->dev);
1021         if (IS_ERR_VALUE(ret)) {
1022                 dev_err(&pdev->dev, "pm_runtime_get_sync() failed\n");
1023                 return ret;
1024         }
1025
1026         mcasp->base = devm_ioremap(&pdev->dev, mem->start, resource_size(mem));
1027         if (!mcasp->base) {
1028                 dev_err(&pdev->dev, "ioremap failed\n");
1029                 ret = -ENOMEM;
1030                 goto err_release_clk;
1031         }
1032
1033         mcasp->op_mode = pdata->op_mode;
1034         mcasp->tdm_slots = pdata->tdm_slots;
1035         mcasp->num_serializer = pdata->num_serializer;
1036         mcasp->serial_dir = pdata->serial_dir;
1037         mcasp->version = pdata->version;
1038         mcasp->txnumevt = pdata->txnumevt;
1039         mcasp->rxnumevt = pdata->rxnumevt;
1040
1041         mcasp->dev = &pdev->dev;
1042
1043         dat = platform_get_resource_byname(pdev, IORESOURCE_MEM, "dat");
1044         if (dat)
1045                 mcasp->dat_port = true;
1046
1047         dma_data = &mcasp->dma_params[SNDRV_PCM_STREAM_PLAYBACK];
1048         dma_data->asp_chan_q = pdata->asp_chan_q;
1049         dma_data->ram_chan_q = pdata->ram_chan_q;
1050         dma_data->sram_pool = pdata->sram_pool;
1051         dma_data->sram_size = pdata->sram_size_playback;
1052         if (dat)
1053                 dma_data->dma_addr = dat->start;
1054         else
1055                 dma_data->dma_addr = mem->start + pdata->tx_dma_offset;
1056
1057         /* Unconditional dmaengine stuff */
1058         mcasp->dma_data[SNDRV_PCM_STREAM_PLAYBACK].addr = dma_data->dma_addr;
1059
1060         res = platform_get_resource(pdev, IORESOURCE_DMA, 0);
1061         if (res)
1062                 dma_data->channel = res->start;
1063         else
1064                 dma_data->channel = pdata->tx_dma_channel;
1065
1066         dma_data = &mcasp->dma_params[SNDRV_PCM_STREAM_CAPTURE];
1067         dma_data->asp_chan_q = pdata->asp_chan_q;
1068         dma_data->ram_chan_q = pdata->ram_chan_q;
1069         dma_data->sram_pool = pdata->sram_pool;
1070         dma_data->sram_size = pdata->sram_size_capture;
1071         if (dat)
1072                 dma_data->dma_addr = dat->start;
1073         else
1074                 dma_data->dma_addr = mem->start + pdata->rx_dma_offset;
1075
1076         /* Unconditional dmaengine stuff */
1077         mcasp->dma_data[SNDRV_PCM_STREAM_CAPTURE].addr = dma_data->dma_addr;
1078
1079         if (mcasp->version < MCASP_VERSION_3) {
1080                 mcasp->fifo_base = DAVINCI_MCASP_V2_AFIFO_BASE;
1081                 /* dma_data->dma_addr is pointing to the data port address */
1082                 mcasp->dat_port = true;
1083         } else {
1084                 mcasp->fifo_base = DAVINCI_MCASP_V3_AFIFO_BASE;
1085         }
1086
1087         res = platform_get_resource(pdev, IORESOURCE_DMA, 1);
1088         if (res)
1089                 dma_data->channel = res->start;
1090         else
1091                 dma_data->channel = pdata->rx_dma_channel;
1092
1093         /* Unconditional dmaengine stuff */
1094         mcasp->dma_data[SNDRV_PCM_STREAM_PLAYBACK].filter_data = "tx";
1095         mcasp->dma_data[SNDRV_PCM_STREAM_CAPTURE].filter_data = "rx";
1096
1097         dev_set_drvdata(&pdev->dev, mcasp);
1098
1099         mcasp_reparent_fck(pdev);
1100
1101         ret = snd_soc_register_component(&pdev->dev, &davinci_mcasp_component,
1102                                          &davinci_mcasp_dai[pdata->op_mode], 1);
1103
1104         if (ret != 0)
1105                 goto err_release_clk;
1106
1107         if (mcasp->version != MCASP_VERSION_4) {
1108                 ret = davinci_soc_platform_register(&pdev->dev);
1109                 if (ret) {
1110                         dev_err(&pdev->dev, "register PCM failed: %d\n", ret);
1111                         goto err_unregister_component;
1112                 }
1113         }
1114
1115         return 0;
1116
1117 err_unregister_component:
1118         snd_soc_unregister_component(&pdev->dev);
1119 err_release_clk:
1120         pm_runtime_put_sync(&pdev->dev);
1121         pm_runtime_disable(&pdev->dev);
1122         return ret;
1123 }
1124
1125 static int davinci_mcasp_remove(struct platform_device *pdev)
1126 {
1127         struct davinci_mcasp *mcasp = dev_get_drvdata(&pdev->dev);
1128
1129         snd_soc_unregister_component(&pdev->dev);
1130         if (mcasp->version != MCASP_VERSION_4)
1131                 davinci_soc_platform_unregister(&pdev->dev);
1132
1133         pm_runtime_put_sync(&pdev->dev);
1134         pm_runtime_disable(&pdev->dev);
1135
1136         return 0;
1137 }
1138
1139 #ifdef CONFIG_PM_SLEEP
1140 static int davinci_mcasp_suspend(struct device *dev)
1141 {
1142         struct davinci_mcasp *mcasp = dev_get_drvdata(dev);
1143
1144         mcasp->context.txfmtctl = mcasp_get_reg(mcasp, DAVINCI_MCASP_TXFMCTL_REG);
1145         mcasp->context.rxfmtctl = mcasp_get_reg(mcasp, DAVINCI_MCASP_RXFMCTL_REG);
1146         mcasp->context.txfmt = mcasp_get_reg(mcasp, DAVINCI_MCASP_TXFMT_REG);
1147         mcasp->context.rxfmt = mcasp_get_reg(mcasp, DAVINCI_MCASP_RXFMT_REG);
1148         mcasp->context.aclkxctl = mcasp_get_reg(mcasp, DAVINCI_MCASP_ACLKXCTL_REG);
1149         mcasp->context.aclkrctl = mcasp_get_reg(mcasp, DAVINCI_MCASP_ACLKRCTL_REG);
1150         mcasp->context.pdir = mcasp_get_reg(mcasp, DAVINCI_MCASP_PDIR_REG);
1151
1152         return 0;
1153 }
1154
1155 static int davinci_mcasp_resume(struct device *dev)
1156 {
1157         struct davinci_mcasp *mcasp = dev_get_drvdata(dev);
1158
1159         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXFMCTL_REG, mcasp->context.txfmtctl);
1160         mcasp_set_reg(mcasp, DAVINCI_MCASP_RXFMCTL_REG, mcasp->context.rxfmtctl);
1161         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXFMT_REG, mcasp->context.txfmt);
1162         mcasp_set_reg(mcasp, DAVINCI_MCASP_RXFMT_REG, mcasp->context.rxfmt);
1163         mcasp_set_reg(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, mcasp->context.aclkxctl);
1164         mcasp_set_reg(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, mcasp->context.aclkrctl);
1165         mcasp_set_reg(mcasp, DAVINCI_MCASP_PDIR_REG, mcasp->context.pdir);
1166
1167         return 0;
1168 }
1169 #endif
1170
1171 SIMPLE_DEV_PM_OPS(davinci_mcasp_pm_ops,
1172                   davinci_mcasp_suspend,
1173                   davinci_mcasp_resume);
1174
1175 static struct platform_driver davinci_mcasp_driver = {
1176         .probe          = davinci_mcasp_probe,
1177         .remove         = davinci_mcasp_remove,
1178         .driver         = {
1179                 .name   = "davinci-mcasp",
1180                 .owner  = THIS_MODULE,
1181                 .pm     = &davinci_mcasp_pm_ops,
1182                 .of_match_table = mcasp_dt_ids,
1183         },
1184 };
1185
1186 module_platform_driver(davinci_mcasp_driver);
1187
1188 MODULE_AUTHOR("Steve Chen");
1189 MODULE_DESCRIPTION("TI DAVINCI McASP SoC Interface");
1190 MODULE_LICENSE("GPL");