sim/testsuite/sim/bfin/c_ldimmhalf_pibml.s

   1 //Original:/proj/frio/dv/testcases/core/c_ldimmhalf_pibml/c_ldimmhalf_pibml.dsp
   2 // Spec Reference: ldimmhalf p i b m l
   3 # mach: bfin
   4
   5 .include "testutils.inc"
   6         start
   7
   8 // set all reg=-1
   9
  10
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  21         CHECKREG p2, 0x00002345;
  22         CHECKREG p3, 0x00003456;
  23         CHECKREG p4, 0x00004567;
  24         CHECKREG p5, 0x00005678;
  25         CHECKREG fp, 0x00006789;
  26         CHECKREG sp, 0x0000789A;
  27
  28 //p0 = -32768;
  29         P1 = -32768 (X);
  30         P2 = -2222 (X);
  31         P3 = -3333 (X);
  32         P4 = -4444 (X);
  33         P5 = -5555 (X);
  34         FP = -6666 (X);
  35         SP = -7777 (X);
  36 //CHECKREG r0, 0xFFFF8000;
  37         CHECKREG p1, 0xFFFF8000;
  38         CHECKREG p2, 0xFFFFF752;
  39         CHECKREG p3, 0xFFFFF2FB;
  40         CHECKREG p4, 0xFFFFEEA4;
  41         CHECKREG p5, 0xFFFFEA4D;
  42         CHECKREG fp, 0xFFFFE5F6;
  43         CHECKREG sp, 0xFFFFE19F;
  44
  45 //p0 =0x0123;
  46         P1 = 0x7abc (X);
  47         P2 = 0x6def (X);
  48         P3 = 0x5f56 (X);
  49         P4 = 0x7dd7 (X);
  50         P5 = 0x4abd (X);
  51         FP = 0x7fff (X);
  52         SP = 0x7ffa (X);
  53 //CHECKREG p0, 0x00000123;
  54         CHECKREG p1, 0x00007abc;
  55         CHECKREG p2, 0x00006def;
  56         CHECKREG p3, 0x00005f56;
  57         CHECKREG p4, 0x00007dd7;
  58         CHECKREG p5, 0x00004abd;
  59         CHECKREG fp, 0x00007fff;
  60         CHECKREG sp, 0x00007ffa;
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  71         R1 = I1;
  72         R2 = I2;
  73         R3 = I3;
  74         R4 = B0;
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 101         R6 = B2;
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 104         CHECKREG r1, 0xFFFFCFC7;
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 211
 212         pass