sim/aarch64/cpustate.c

   1 /* cpustate.h -- Prototypes for AArch64 simulator functions.
   2
   3    Copyright (C) 2015-2016 Free Software Foundation, Inc.
   4
   5    Contributed by Red Hat.
   6
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   8
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  10    it under the terms of the GNU General Public License as published by
  11    the Free Software Foundation; either version 3 of the License, or
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  15    but WITHOUT ANY WARRANTY; without even the implied warranty of
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  17    GNU General Public License for more details.
  18
  19    You should have received a copy of the GNU General Public License
  20    along with this program.  If not, see <http://www.gnu.org/licenses/>.  */
  21
  22 #include <stdio.h>
  23
  24 #include "sim-main.h"
  25 #include "cpustate.h"
  26 #include "simulator.h"
  27
  28 /* Some operands are allowed to access the stack pointer (reg 31).
  29    For others a read from r31 always returns 0, and a write to r31 is ignored.  */
  30 #define reg_num(reg) (((reg) == R31 && !r31_is_sp) ? 32 : (reg))
  31
  32 void
  33 aarch64_set_reg_u64 (sim_cpu *cpu, GReg reg, int r31_is_sp, uint64_t val)
  34 {
  35   if (reg == R31 && ! r31_is_sp)
  36     {
  37       TRACE_REGISTER (cpu, "GR[31] NOT CHANGED!");
  38       return;
  39     }
  40
  41   if (val != cpu->gr[reg].u64)
  42     TRACE_REGISTER (cpu,
  43                     "GR[%2d] changes from %16" PRIx64 " to %16" PRIx64,
  44                     reg, cpu->gr[reg].u64, val);
  45
  46   cpu->gr[reg].u64 = val;
  47 }
  48
  49 void
  50 aarch64_set_reg_s64 (sim_cpu *cpu, GReg reg, int r31_is_sp, int64_t val)
  51 {
  52   if (reg == R31 && ! r31_is_sp)
  53     {
  54       TRACE_REGISTER (cpu, "GR[31] NOT CHANGED!");
  55       return;
  56     }
  57
  58   if (val != cpu->gr[reg].s64)
  59     TRACE_REGISTER (cpu,
  60                     "GR[%2d] changes from %16" PRIx64 " to %16" PRIx64,
  61                     reg, cpu->gr[reg].s64, val);
  62
  63   cpu->gr[reg].s64 = val;
  64 }
  65
  66 uint64_t
  67 aarch64_get_reg_u64 (sim_cpu *cpu, GReg reg, int r31_is_sp)
  68 {
  69   return cpu->gr[reg_num(reg)].u64;
  70 }
  71
  72 int64_t
  73 aarch64_get_reg_s64 (sim_cpu *cpu, GReg reg, int r31_is_sp)
  74 {
  75   return cpu->gr[reg_num(reg)].s64;
  76 }
  77
  78 uint32_t
  79 aarch64_get_reg_u32 (sim_cpu *cpu, GReg reg, int r31_is_sp)
  80 {
  81   return cpu->gr[reg_num(reg)].u32;
  82 }
  83
  84 int32_t
  85 aarch64_get_reg_s32 (sim_cpu *cpu, GReg reg, int r31_is_sp)
  86 {
  87   return cpu->gr[reg_num(reg)].s32;
  88 }
  89
  90 uint32_t
  91 aarch64_get_reg_u16 (sim_cpu *cpu, GReg reg, int r31_is_sp)
  92 {
  93   return cpu->gr[reg_num(reg)].u16;
  94 }
  95
  96 int32_t
  97 aarch64_get_reg_s16 (sim_cpu *cpu, GReg reg, int r31_is_sp)
  98 {
  99   return cpu->gr[reg_num(reg)].s16;
 100 }
 101
 102 uint32_t
 103 aarch64_get_reg_u8 (sim_cpu *cpu, GReg reg, int r31_is_sp)
 104 {
 105   return cpu->gr[reg_num(reg)].u8;
 106 }
 107
 108 int32_t
 109 aarch64_get_reg_s8 (sim_cpu *cpu, GReg reg, int r31_is_sp)
 110 {
 111   return cpu->gr[reg_num(reg)].s8;
 112 }
 113
 114 uint64_t
 115 aarch64_get_PC (sim_cpu *cpu)
 116 {
 117   return cpu->pc;
 118 }
 119
 120 uint64_t
 121 aarch64_get_next_PC (sim_cpu *cpu)
 122 {
 123   return cpu->nextpc;
 124 }
 125
 126 void
 127 aarch64_set_next_PC (sim_cpu *cpu, uint64_t next)
 128 {
 129   if (next != cpu->nextpc + 4)
 130     TRACE_REGISTER (cpu,
 131                     "NextPC changes from %16" PRIx64 " to %16" PRIx64,
 132                     cpu->nextpc, next);
 133
 134   cpu->nextpc = next;
 135 }
 136
 137 void
 138 aarch64_set_next_PC_by_offset (sim_cpu *cpu, int64_t offset)
 139 {
 140   if (cpu->pc + offset != cpu->nextpc + 4)
 141     TRACE_REGISTER (cpu,
 142                     "NextPC changes from %16" PRIx64 " to %16" PRIx64,
 143                     cpu->nextpc, cpu->pc + offset);
 144
 145   cpu->nextpc = cpu->pc + offset;
 146 }
 147
 148 /* Install nextpc as current pc.  */
 149 void
 150 aarch64_update_PC (sim_cpu *cpu)
 151 {
 152   cpu->pc = cpu->nextpc;
 153   /* Rezero the register we hand out when asked for ZR just in case it
 154      was used as the destination for a write by the previous
 155      instruction.  */
 156   cpu->gr[32].u64 = 0UL;
 157 }
 158
 159 /* This instruction can be used to save the next PC to LR
 160    just before installing a branch PC.  */
 161 void
 162 aarch64_save_LR (sim_cpu *cpu)
 163 {
 164   if (cpu->gr[LR].u64 != cpu->nextpc)
 165     TRACE_REGISTER (cpu,
 166                     "LR    changes from %16" PRIx64 " to %16" PRIx64,
 167                     cpu->gr[LR].u64, cpu->nextpc);
 168
 169   cpu->gr[LR].u64 = cpu->nextpc;
 170 }
 171
 172 static const char *
 173 decode_cpsr (FlagMask flags)
 174 {
 175   switch (flags & CPSR_ALL_FLAGS)
 176     {
 177     default:
 178     case 0:  return "----";
 179     case 1:  return "---V";
 180     case 2:  return "--C-";
 181     case 3:  return "--CV";
 182     case 4:  return "-Z--";
 183     case 5:  return "-Z-V";
 184     case 6:  return "-ZC-";
 185     case 7:  return "-ZCV";
 186     case 8:  return "N---";
 187     case 9:  return "N--V";
 188     case 10: return "N-C-";
 189     case 11: return "N-CV";
 190     case 12: return "NZ--";
 191     case 13: return "NZ-V";
 192     case 14: return "NZC-";
 193     case 15: return "NZCV";
 194     }
 195 }
 196
 197 /* Retrieve the CPSR register as an int.  */
 198 uint32_t
 199 aarch64_get_CPSR (sim_cpu *cpu)
 200 {
 201   return cpu->CPSR;
 202 }
 203
 204 /* Set the CPSR register as an int.  */
 205 void
 206 aarch64_set_CPSR (sim_cpu *cpu, uint32_t new_flags)
 207 {
 208   if (TRACE_REGISTER_P (cpu))
 209     {
 210       if (cpu->CPSR != new_flags)
 211         TRACE_REGISTER (cpu,
 212                         "CPSR changes from %s to %s",
 213                         decode_cpsr (cpu->CPSR), decode_cpsr (new_flags));
 214       else
 215         TRACE_REGISTER (cpu,
 216                         "CPSR stays at %s", decode_cpsr (cpu->CPSR));
 217     }
 218
 219   cpu->CPSR = new_flags & CPSR_ALL_FLAGS;
 220 }
 221
 222 /* Read a specific subset of the CPSR as a bit pattern.  */
 223 uint32_t
 224 aarch64_get_CPSR_bits (sim_cpu *cpu, FlagMask mask)
 225 {
 226   return cpu->CPSR & mask;
 227 }
 228
 229 /* Assign a specific subset of the CPSR as a bit pattern.  */
 230 void
 231 aarch64_set_CPSR_bits (sim_cpu *cpu, uint32_t mask, uint32_t value)
 232 {
 233   uint32_t old_flags = cpu->CPSR;
 234
 235   mask &= CPSR_ALL_FLAGS;
 236   cpu->CPSR &= ~ mask;
 237   cpu->CPSR |= (value & mask);
 238
 239   if (old_flags != cpu->CPSR)
 240     TRACE_REGISTER (cpu,
 241                     "CPSR changes from %s to %s",
 242                     decode_cpsr (old_flags), decode_cpsr (cpu->CPSR));
 243 }
 244
 245 /* Test the value of a single CPSR returned as non-zero or zero.  */
 246 uint32_t
 247 aarch64_test_CPSR_bit (sim_cpu *cpu, FlagMask bit)
 248 {
 249   return cpu->CPSR & bit;
 250 }
 251
 252 /* Set a single flag in the CPSR.  */
 253 void
 254 aarch64_set_CPSR_bit (sim_cpu *cpu, FlagMask bit)
 255 {
 256   uint32_t old_flags = cpu->CPSR;
 257
 258   cpu->CPSR |= (bit & CPSR_ALL_FLAGS);
 259
 260   if (old_flags != cpu->CPSR)
 261     TRACE_REGISTER (cpu,
 262                     "CPSR changes from %s to %s",
 263                     decode_cpsr (old_flags), decode_cpsr (cpu->CPSR));
 264 }
 265
 266 /* Clear a single flag in the CPSR.  */
 267 void
 268 aarch64_clear_CPSR_bit (sim_cpu *cpu, FlagMask bit)
 269 {
 270   uint32_t old_flags = cpu->CPSR;
 271
 272   cpu->CPSR &= ~(bit & CPSR_ALL_FLAGS);
 273
 274   if (old_flags != cpu->CPSR)
 275     TRACE_REGISTER (cpu,
 276                     "CPSR changes from %s to %s",
 277                     decode_cpsr (old_flags), decode_cpsr (cpu->CPSR));
 278 }
 279
 280 float
 281 aarch64_get_FP_float (sim_cpu *cpu, VReg reg)
 282 {
 283   return cpu->fr[reg].s;
 284 }
 285
 286 double
 287 aarch64_get_FP_double (sim_cpu *cpu, VReg reg)
 288 {
 289   return cpu->fr[reg].d;
 290 }
 291
 292 void
 293 aarch64_get_FP_long_double (sim_cpu *cpu, VReg reg, FRegister *a)
 294 {
 295   a->v[0] = cpu->fr[reg].v[0];
 296   a->v[1] = cpu->fr[reg].v[1];
 297 }
 298
 299 void
 300 aarch64_set_FP_float (sim_cpu *cpu, VReg reg, float val)
 301 {
 302   if (val != cpu->fr[reg].s)
 303     {
 304       FRegister v;
 305
 306       v.s = val;
 307       TRACE_REGISTER (cpu,
 308                       "FR[%d].s changes from %f to %f [hex: %0lx]",
 309                       reg, cpu->fr[reg].s, val, v.v[0]);
 310     }
 311
 312   cpu->fr[reg].s = val;
 313 }
 314
 315 void
 316 aarch64_set_FP_double (sim_cpu *cpu, VReg reg, double val)
 317 {
 318   if (val != cpu->fr[reg].d)
 319     {
 320       FRegister v;
 321
 322       v.d = val;
 323       TRACE_REGISTER (cpu,
 324                       "FR[%d].d changes from %f to %f [hex: %0lx]",
 325                       reg, cpu->fr[reg].d, val, v.v[0]);
 326     }
 327   cpu->fr[reg].d = val;
 328 }
 329
 330 void
 331 aarch64_set_FP_long_double (sim_cpu *cpu, VReg reg, FRegister a)
 332 {
 333   if (cpu->fr[reg].v[0] != a.v[0]
 334       || cpu->fr[reg].v[1] != a.v[1])
 335     TRACE_REGISTER (cpu,
 336                     "FR[%d].q changes from [%0lx %0lx] to [%0lx %0lx] ",
 337                     reg,
 338                     cpu->fr[reg].v[0], cpu->fr[reg].v[1],
 339                     a.v[0], a.v[1]);
 340
 341   cpu->fr[reg].v[0] = a.v[0];
 342   cpu->fr[reg].v[1] = a.v[1];
 343 }
 344
 345 #define GET_VEC_ELEMENT(REG, ELEMENT, FIELD)       \
 346   do                                               \
 347     {                                              \
 348       if (element > ARRAY_SIZE (cpu->fr[0].FIELD)) \
 349         {                                                               \
 350           TRACE_REGISTER (cpu, \
 351                           "Internal SIM error: invalid element number: %d ",\
 352                           ELEMENT);                                     \
 353           sim_engine_halt (CPU_STATE (cpu), cpu, NULL, aarch64_get_PC (cpu), \
 354                            sim_stopped, SIM_SIGBUS);                    \
 355         }                                                               \
 356       return cpu->fr[REG].FIELD [ELEMENT];                              \
 357     }                                                                   \
 358   while (0)
 359
 360 uint64_t
 361 aarch64_get_vec_u64 (sim_cpu *cpu, VReg reg, unsigned element)
 362 {
 363   GET_VEC_ELEMENT (reg, element, v);
 364 }
 365
 366 uint32_t
 367 aarch64_get_vec_u32 (sim_cpu *cpu, VReg reg, unsigned element)
 368 {
 369   GET_VEC_ELEMENT (reg, element, w);
 370 }
 371
 372 uint16_t
 373 aarch64_get_vec_u16 (sim_cpu *cpu, VReg reg, unsigned element)
 374 {
 375   GET_VEC_ELEMENT (reg, element, h);
 376 }
 377
 378 uint8_t
 379 aarch64_get_vec_u8 (sim_cpu *cpu, VReg reg, unsigned element)
 380 {
 381   GET_VEC_ELEMENT (reg, element, b);
 382 }
 383
 384 int64_t
 385 aarch64_get_vec_s64 (sim_cpu *cpu, VReg reg, unsigned element)
 386 {
 387   GET_VEC_ELEMENT (reg, element, V);
 388 }
 389
 390 int32_t
 391 aarch64_get_vec_s32 (sim_cpu *cpu, VReg reg, unsigned element)
 392 {
 393   GET_VEC_ELEMENT (reg, element, W);
 394 }
 395
 396 int16_t
 397 aarch64_get_vec_s16 (sim_cpu *cpu, VReg reg, unsigned element)
 398 {
 399   GET_VEC_ELEMENT (reg, element, H);
 400 }
 401
 402 int8_t
 403 aarch64_get_vec_s8 (sim_cpu *cpu, VReg reg, unsigned element)
 404 {
 405   GET_VEC_ELEMENT (reg, element, B);
 406 }
 407
 408 float
 409 aarch64_get_vec_float (sim_cpu *cpu, VReg reg, unsigned element)
 410 {
 411   GET_VEC_ELEMENT (reg, element, S);
 412 }
 413
 414 double
 415 aarch64_get_vec_double (sim_cpu *cpu, VReg reg, unsigned element)
 416 {
 417   GET_VEC_ELEMENT (reg, element, D);
 418 }
 419
 420
 421 #define SET_VEC_ELEMENT(REG, ELEMENT, VAL, FIELD, PRINTER)      \
 422   do                                                            \
 423     {                                                           \
 424       if (ELEMENT > ARRAY_SIZE (cpu->fr[0].FIELD))                      \
 425         {                                                               \
 426           TRACE_REGISTER (cpu, \
 427                           "Internal SIM error: invalid element number: %d ",\
 428                           ELEMENT);                                     \
 429           sim_engine_halt (CPU_STATE (cpu), cpu, NULL, aarch64_get_PC (cpu), \
 430                            sim_stopped, SIM_SIGBUS);                    \
 431         }                                                               \
 432       if (VAL != cpu->fr[REG].FIELD [ELEMENT])                          \
 433         TRACE_REGISTER (cpu,                                            \
 434                         "VR[%2d]." #FIELD " [%d] changes from " PRINTER \
 435                         " to " PRINTER , REG,                           \
 436                         ELEMENT, cpu->fr[REG].FIELD [ELEMENT], VAL);    \
 437       \
 438       cpu->fr[REG].FIELD [ELEMENT] = VAL;     \
 439     }                                         \
 440   while (0)
 441
 442 void
 443 aarch64_set_vec_u64 (sim_cpu * cpu, VReg reg, unsigned element, uint64_t val)
 444 {
 445   SET_VEC_ELEMENT (reg, element, val, v, "%16lx");
 446 }
 447
 448 void
 449 aarch64_set_vec_u32 (sim_cpu * cpu, VReg reg, unsigned element, uint32_t val)
 450 {
 451   SET_VEC_ELEMENT (reg, element, val, w, "%8x");
 452 }
 453
 454 void
 455 aarch64_set_vec_u16 (sim_cpu * cpu, VReg reg, unsigned element, uint16_t val)
 456 {
 457   SET_VEC_ELEMENT (reg, element, val, h, "%4x");
 458 }
 459
 460 void
 461 aarch64_set_vec_u8 (sim_cpu * cpu, VReg reg, unsigned element, uint8_t val)
 462 {
 463   SET_VEC_ELEMENT (reg, element, val, b, "%x");
 464 }
 465
 466 void
 467 aarch64_set_vec_s64 (sim_cpu *cpu, VReg reg, unsigned element, int64_t val)
 468 {
 469   SET_VEC_ELEMENT (reg, element, val, V, "%16lx");
 470 }
 471
 472 void
 473 aarch64_set_vec_s32 (sim_cpu *cpu, VReg reg, unsigned element, int32_t val)
 474 {
 475   SET_VEC_ELEMENT (reg, element, val, W, "%8x");
 476 }
 477
 478 void
 479 aarch64_set_vec_s16 (sim_cpu *cpu, VReg reg, unsigned element, int16_t val)
 480 {
 481   SET_VEC_ELEMENT (reg, element, val, H, "%4x");
 482 }
 483
 484 void
 485 aarch64_set_vec_s8 (sim_cpu *cpu, VReg reg, unsigned element, int8_t val)
 486 {
 487   SET_VEC_ELEMENT (reg, element, val, B, "%x");
 488 }
 489
 490 void
 491 aarch64_set_vec_float (sim_cpu *cpu, VReg reg, unsigned element, float val)
 492 {
 493   SET_VEC_ELEMENT (reg, element, val, S, "%f");
 494 }
 495
 496 void
 497 aarch64_set_vec_double (sim_cpu *cpu, VReg reg, unsigned element, double val)
 498 {
 499   SET_VEC_ELEMENT (reg, element, val, D, "%f");
 500 }
 501
 502 void
 503 aarch64_set_FPSR (sim_cpu *cpu, uint32_t value)
 504 {
 505   if (cpu->FPSR != value)
 506     TRACE_REGISTER (cpu,
 507                     "FPSR changes from %x to %x", cpu->FPSR, value);
 508
 509   cpu->FPSR = value & FPSR_ALL_FPSRS;
 510 }
 511
 512 uint32_t
 513 aarch64_get_FPSR (sim_cpu *cpu)
 514 {
 515   return cpu->FPSR;
 516 }
 517
 518 void
 519 aarch64_set_FPSR_bits (sim_cpu *cpu, uint32_t mask, uint32_t value)
 520 {
 521   uint32_t old_FPSR = cpu->FPSR;
 522
 523   mask &= FPSR_ALL_FPSRS;
 524   cpu->FPSR &= ~mask;
 525   cpu->FPSR |= (value & mask);
 526
 527   if (cpu->FPSR != old_FPSR)
 528     TRACE_REGISTER (cpu,
 529                     "FPSR changes from %x to %x", old_FPSR, cpu->FPSR);
 530 }
 531
 532 uint32_t
 533 aarch64_get_FPSR_bits (sim_cpu *cpu, uint32_t mask)
 534 {
 535   mask &= FPSR_ALL_FPSRS;
 536   return cpu->FPSR & mask;
 537 }
 538
 539 int
 540 aarch64_test_FPSR_bit (sim_cpu *cpu, FPSRMask flag)
 541 {
 542   return cpu->FPSR & flag;
 543 }