shared-core/radeon_ms.h

   1 /*
   2  * Copyright 2007 Jérôme Glisse
   3  * Copyright 2007 Dave Airlie
   4  * Copyright 2007 Alex Deucher
   5  * All Rights Reserved.
   6  *
   7  * Permission is hereby granted, free of charge, to any person obtaining a
   8  * copy of this software and associated documentation files (the "Software"),
   9  * to deal in the Software without restriction, including without limitation
  10  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  11  * and/or sell copies of the Software, and to permit persons to whom the
  12  * Software is furnished to do so, subject to the following conditions:
  13  *
  14  * The above copyright notice and this permission notice (including the next
  15  * paragraph) shall be included in all copies or substantial portions of the
  16  * Software.
  17  *
  18  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  19  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  20  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  21  * PRECISION INSIGHT AND/OR ITS SUPPLIERS BE LIABLE FOR ANY CLAIM, DAMAGES OR
  22  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  23  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
  24  * DEALINGS IN THE SOFTWARE.
  25  */
  26 /*
  27  * Authors:
  28  *    Jérôme Glisse <glisse@freedesktop.org>
  29  */
  30 #ifndef __RADEON_MS_H__
  31 #define __RADEON_MS_H__
  32
  33 #include "radeon_ms_drv.h"
  34 #include "radeon_ms_reg.h"
  35 #include "radeon_ms_drm.h"
  36 #include "radeon_ms_rom.h"
  37 #include "radeon_ms_properties.h"
  38 #include "amd.h"
  39 #include "amd_legacy.h"
  40
  41 #define DRIVER_AUTHOR      "Jerome Glisse, Dave Airlie,  Gareth Hughes, "\
  42                            "Keith Whitwell, others."
  43 #define DRIVER_NAME        "radeon_ms"
  44 #define DRIVER_DESC        "radeon kernel modesetting"
  45 #define DRIVER_DATE        "20071108"
  46 #define DRIVER_MAJOR        1
  47 #define DRIVER_MINOR        0
  48 #define DRIVER_PATCHLEVEL   0
  49
  50 enum radeon_bus_type {
  51         RADEON_PCI = 0x10000,
  52         RADEON_AGP = 0x20000,
  53         RADEON_PCIE = 0x30000,
  54 };
  55
  56 enum radeon_family {
  57         CHIP_R100,
  58         CHIP_RV100,
  59         CHIP_RS100,
  60         CHIP_RV200,
  61         CHIP_RS200,
  62         CHIP_R200,
  63         CHIP_RV250,
  64         CHIP_RS300,
  65         CHIP_RV280,
  66         CHIP_R300,
  67         CHIP_R350,
  68         CHIP_R360,
  69         CHIP_RV350,
  70         CHIP_RV370,
  71         CHIP_RV380,
  72         CHIP_RS400,
  73         CHIP_RV410,
  74         CHIP_R420,
  75         CHIP_R430,
  76         CHIP_R480,
  77         CHIP_LAST,
  78 };
  79
  80 enum radeon_monitor_type {
  81         MT_UNKNOWN = -1,
  82         MT_NONE    = 0,
  83         MT_CRT     = 1,
  84         MT_LCD     = 2,
  85         MT_DFP     = 3,
  86         MT_CTV     = 4,
  87         MT_STV     = 5
  88 };
  89
  90 enum radeon_connector_type {
  91         CONNECTOR_NONE,
  92         CONNECTOR_PROPRIETARY,
  93         CONNECTOR_VGA,
  94         CONNECTOR_DVI_I,
  95         CONNECTOR_DVI_D,
  96         CONNECTOR_CTV,
  97         CONNECTOR_STV,
  98         CONNECTOR_UNSUPPORTED
  99 };
 100
 101 enum radeon_output_type {
 102         OUTPUT_NONE,
 103         OUTPUT_DAC1,
 104         OUTPUT_DAC2,
 105         OUTPUT_TMDS,
 106         OUTPUT_LVDS
 107 };
 108
 109 struct radeon_state;
 110
 111 struct radeon_ms_crtc {
 112         int             crtc;
 113         uint16_t        lut_r[256];
 114         uint16_t        lut_g[256];
 115         uint16_t        lut_b[256];
 116 };
 117
 118 struct radeon_ms_i2c {
 119         struct drm_device           *drm_dev;
 120         uint32_t                    reg;
 121         struct i2c_adapter          adapter;
 122         struct i2c_algo_bit_data    algo;
 123 };
 124
 125 struct radeon_ms_connector {
 126         struct radeon_ms_i2c    *i2c;
 127         struct edid             *edid;
 128         struct drm_output       *output;
 129         int                     type;
 130         int                     monitor_type;
 131         int                     crtc;
 132         uint32_t                i2c_reg;
 133         char                    outputs[RADEON_MAX_OUTPUTS];
 134         char                    name[32];
 135 };
 136
 137 struct radeon_ms_output {
 138         int                         type;
 139         struct drm_device           *dev;
 140         struct radeon_ms_connector  *connector;
 141         int (*initialize)(struct radeon_ms_output *output);
 142         enum drm_output_status (*detect)(struct radeon_ms_output *output);
 143         void (*dpms)(struct radeon_ms_output *output, int mode);
 144         int (*get_modes)(struct radeon_ms_output *output);
 145         bool (*mode_fixup)(struct radeon_ms_output *output,
 146                         struct drm_display_mode *mode,
 147                         struct drm_display_mode *adjusted_mode);
 148         int (*mode_set)(struct radeon_ms_output *output,
 149                         struct drm_display_mode *mode,
 150                         struct drm_display_mode *adjusted_mode);
 151         void (*restore)(struct radeon_ms_output *output,
 152                         struct radeon_state *state);
 153         void (*save)(struct radeon_ms_output *output,
 154                         struct radeon_state *state);
 155 };
 156
 157 struct radeon_state {
 158         /* memory */
 159         uint32_t        config_aper_0_base;
 160         uint32_t        config_aper_1_base;
 161         uint32_t        config_aper_size;
 162         uint32_t        mc_fb_location;
 163         uint32_t        display_base_addr;
 164         /* irq */
 165         uint32_t        gen_int_cntl;
 166         /* pci */
 167         uint32_t        aic_ctrl;
 168         uint32_t        aic_pt_base;
 169         uint32_t        aic_pt_base_lo;
 170         uint32_t        aic_pt_base_hi;
 171         uint32_t        aic_lo_addr;
 172         uint32_t        aic_hi_addr;
 173         /* agp */
 174         uint32_t        agp_cntl;
 175         uint32_t        agp_command;
 176         uint32_t        agp_base;
 177         uint32_t        agp_base_2;
 178         uint32_t        bus_cntl;
 179         uint32_t        mc_agp_location;
 180         /* cp */
 181         uint32_t        cp_rb_cntl;
 182         uint32_t        cp_rb_base;
 183         uint32_t        cp_rb_rptr_addr;
 184         uint32_t        cp_rb_wptr;
 185         uint32_t        cp_rb_wptr_delay;
 186         uint32_t        scratch_umsk;
 187         uint32_t        scratch_addr;
 188         /* pcie */
 189         uint32_t        pcie_tx_gart_cntl;
 190         uint32_t        pcie_tx_gart_discard_rd_addr_lo;
 191         uint32_t        pcie_tx_gart_discard_rd_addr_hi;
 192         uint32_t        pcie_tx_gart_base;
 193         uint32_t        pcie_tx_gart_start_lo;
 194         uint32_t        pcie_tx_gart_start_hi;
 195         uint32_t        pcie_tx_gart_end_lo;
 196         uint32_t        pcie_tx_gart_end_hi;
 197         /* surface */
 198         uint32_t        surface_cntl;
 199         uint32_t        surface0_info;
 200         uint32_t        surface0_lower_bound;
 201         uint32_t        surface0_upper_bound;
 202         uint32_t        surface1_info;
 203         uint32_t        surface1_lower_bound;
 204         uint32_t        surface1_upper_bound;
 205         uint32_t        surface2_info;
 206         uint32_t        surface2_lower_bound;
 207         uint32_t        surface2_upper_bound;
 208         uint32_t        surface3_info;
 209         uint32_t        surface3_lower_bound;
 210         uint32_t        surface3_upper_bound;
 211         uint32_t        surface4_info;
 212         uint32_t        surface4_lower_bound;
 213         uint32_t        surface4_upper_bound;
 214         uint32_t        surface5_info;
 215         uint32_t        surface5_lower_bound;
 216         uint32_t        surface5_upper_bound;
 217         uint32_t        surface6_info;
 218         uint32_t        surface6_lower_bound;
 219         uint32_t        surface6_upper_bound;
 220         uint32_t        surface7_info;
 221         uint32_t        surface7_lower_bound;
 222         uint32_t        surface7_upper_bound;
 223         /* crtc */
 224         uint32_t        crtc_gen_cntl;
 225         uint32_t        crtc_ext_cntl;
 226         uint32_t        crtc_h_total_disp;
 227         uint32_t        crtc_h_sync_strt_wid;
 228         uint32_t        crtc_v_total_disp;
 229         uint32_t        crtc_v_sync_strt_wid;
 230         uint32_t        crtc_offset;
 231         uint32_t        crtc_offset_cntl;
 232         uint32_t        crtc_pitch;
 233         uint32_t        crtc_more_cntl;
 234         uint32_t        crtc_tile_x0_y0;
 235         uint32_t        fp_h_sync_strt_wid;
 236         uint32_t        fp_v_sync_strt_wid;
 237         uint32_t        fp_crtc_h_total_disp;
 238         uint32_t        fp_crtc_v_total_disp;
 239         /* pll */
 240         uint32_t        clock_cntl_index;
 241         uint32_t        ppll_cntl;
 242         uint32_t        ppll_ref_div;
 243         uint32_t        ppll_div_0;
 244         uint32_t        ppll_div_1;
 245         uint32_t        ppll_div_2;
 246         uint32_t        ppll_div_3;
 247         uint32_t        vclk_ecp_cntl;
 248         uint32_t        htotal_cntl;
 249         /* dac */
 250         uint32_t        dac_cntl;
 251         uint32_t        dac_cntl2;
 252         uint32_t        dac_ext_cntl;
 253         uint32_t        disp_misc_cntl;
 254         uint32_t        dac_macro_cntl;
 255         uint32_t        disp_pwr_man;
 256         uint32_t        disp_merge_cntl;
 257         uint32_t        disp_output_cntl;
 258         uint32_t        disp2_merge_cntl;
 259         uint32_t        dac_embedded_sync_cntl;
 260         uint32_t        dac_broad_pulse;
 261         uint32_t        dac_skew_clks;
 262         uint32_t        dac_incr;
 263         uint32_t        dac_neg_sync_level;
 264         uint32_t        dac_pos_sync_level;
 265         uint32_t        dac_blank_level;
 266         uint32_t        dac_sync_equalization;
 267         uint32_t        tv_dac_cntl;
 268         uint32_t        tv_master_cntl;
 269 };
 270
 271 struct drm_radeon_private {
 272         /* driver family specific functions */
 273         int (*bus_finish)(struct drm_device *dev);
 274         int (*bus_init)(struct drm_device *dev);
 275         void (*bus_restore)(struct drm_device *dev, struct radeon_state *state);
 276         void (*bus_save)(struct drm_device *dev, struct radeon_state *state);
 277         struct drm_ttm_backend *(*create_ttm)(struct drm_device *dev);
 278         void (*irq_emit)(struct drm_device *dev);
 279         void (*flush_cache)(struct drm_device *dev);
 280         /* bus informations */
 281         void                        *bus;
 282         uint32_t                    bus_type;
 283         /* cp */
 284         uint32_t                    ring_buffer_size;
 285         uint32_t                    ring_rptr;
 286         uint32_t                    ring_wptr;
 287         uint32_t                    ring_mask;
 288         int                         ring_free;
 289         uint32_t                    ring_tail_mask;
 290         uint32_t                    write_back_area_size;
 291         struct drm_buffer_object    *ring_buffer_object;
 292         struct drm_bo_kmap_obj      ring_buffer_map;
 293         uint32_t                    *ring_buffer;
 294         uint32_t                    *write_back_area;
 295         const uint32_t              *microcode;
 296         /* framebuffer */
 297         struct amd_fb               *fb;
 298         /* card family */
 299         uint32_t                    usec_timeout;
 300         uint32_t                    family;
 301         struct radeon_ms_output     *outputs[RADEON_MAX_OUTPUTS];
 302         struct radeon_ms_connector  *connectors[RADEON_MAX_CONNECTORS];
 303         /* drm map (MMIO, FB) */
 304         struct drm_map              mmio;
 305         struct drm_map              vram;
 306         /* gpu address space */
 307         uint32_t                    gpu_vram_size;
 308         uint32_t                    gpu_vram_start;
 309         uint32_t                    gpu_vram_end;
 310         uint32_t                    gpu_gart_size;
 311         uint32_t                    gpu_gart_start;
 312         uint32_t                    gpu_gart_end;
 313         /* state of the card when module was loaded */
 314         struct radeon_state         load_state;
 315         /* state the driver wants */
 316         struct radeon_state         driver_state;
 317         /* last emitted fence */
 318         uint32_t                    fence_id_last;
 319         uint32_t                    fence_reg;
 320         /* when doing gpu stop we save here current state */
 321         uint32_t                    crtc_ext_cntl;
 322         uint32_t                    crtc_gen_cntl;
 323         uint32_t                    crtc2_gen_cntl;
 324         uint32_t                    ov0_scale_cntl;
 325         /* bool & type on the hw */
 326         uint8_t                     crtc1_dpms;
 327         uint8_t                     crtc2_dpms;
 328         uint8_t                     restore_state;
 329         uint8_t                     cp_ready;
 330         uint8_t                     bus_ready;
 331         uint8_t                     write_back;
 332         /* command buffer informations */
 333         struct amd_cmd_module       cmd_module;
 334         /* abstract asic specific structures */
 335         struct radeon_ms_rom        rom;
 336         struct radeon_ms_properties properties;
 337         void                        *fence;
 338 };
 339
 340
 341 /* radeon_ms_bo.c */
 342 int radeon_ms_bo_get_gpu_addr(struct drm_device *dev,
 343                               struct drm_bo_mem_reg *mem,
 344                               uint32_t *gpu_addr);
 345 int radeon_ms_bo_move(struct drm_buffer_object * bo, int evict,
 346                       int no_wait, struct drm_bo_mem_reg * new_mem);
 347 struct drm_ttm_backend *radeon_ms_create_ttm_backend(struct drm_device * dev);
 348 uint64_t radeon_ms_evict_flags(struct drm_buffer_object *bo);
 349 int radeon_ms_init_mem_type(struct drm_device * dev, uint32_t type,
 350                             struct drm_mem_type_manager * man);
 351 int radeon_ms_invalidate_caches(struct drm_device * dev, uint64_t flags);
 352 void radeon_ms_ttm_flush(struct drm_ttm *ttm);
 353
 354 /* radeon_ms_bus.c */
 355 int radeon_ms_agp_finish(struct drm_device *dev);
 356 int radeon_ms_agp_init(struct drm_device *dev);
 357 void radeon_ms_agp_restore(struct drm_device *dev, struct radeon_state *state);
 358 void radeon_ms_agp_save(struct drm_device *dev, struct radeon_state *state);
 359 struct drm_ttm_backend *radeon_ms_pcie_create_ttm(struct drm_device *dev);
 360 int radeon_ms_pcie_finish(struct drm_device *dev);
 361 int radeon_ms_pcie_init(struct drm_device *dev);
 362 void radeon_ms_pcie_restore(struct drm_device *dev, struct radeon_state *state);
 363 void radeon_ms_pcie_save(struct drm_device *dev, struct radeon_state *state);
 364
 365 /* radeon_ms_combios.c */
 366 int radeon_ms_combios_get_properties(struct drm_device *dev);
 367 int radeon_ms_connectors_from_combios(struct drm_device *dev);
 368 int radeon_ms_outputs_from_combios(struct drm_device *dev);
 369
 370 /* radeon_ms_compat.c */
 371 long radeon_ms_compat_ioctl(struct file *filp, unsigned int cmd,
 372                             unsigned long arg);
 373
 374 /* radeon_ms_cp.c */
 375 int radeon_ms_cp_finish(struct drm_device *dev);
 376 int radeon_ms_cp_init(struct drm_device *dev);
 377 void radeon_ms_cp_restore(struct drm_device *dev, struct radeon_state *state);
 378 void radeon_ms_cp_save(struct drm_device *dev, struct radeon_state *state);
 379 void radeon_ms_cp_stop(struct drm_device *dev);
 380 int radeon_ms_cp_wait(struct drm_device *dev, int n);
 381 int radeon_ms_ring_emit(struct drm_device *dev, uint32_t *cmd, uint32_t count);
 382 int radeon_ms_resetcp(struct drm_device *dev, void *data,
 383                       struct drm_file *file_priv);
 384
 385 /* radeon_ms_crtc.c */
 386 int radeon_ms_crtc_create(struct drm_device *dev, int crtc);
 387 void radeon_ms_crtc1_restore(struct drm_device *dev,
 388                              struct radeon_state *state);
 389 void radeon_ms_crtc1_save(struct drm_device *dev, struct radeon_state *state);
 390
 391 /* radeon_ms_dac.c */
 392 int radeon_ms_dac1_initialize(struct radeon_ms_output *output);
 393 enum drm_output_status radeon_ms_dac1_detect(struct radeon_ms_output *output);
 394 void radeon_ms_dac1_dpms(struct radeon_ms_output *output, int mode);
 395 int radeon_ms_dac1_get_modes(struct radeon_ms_output *output);
 396 bool radeon_ms_dac1_mode_fixup(struct radeon_ms_output *output,
 397                 struct drm_display_mode *mode,
 398                 struct drm_display_mode *adjusted_mode);
 399 int radeon_ms_dac1_mode_set(struct radeon_ms_output *output,
 400                 struct drm_display_mode *mode,
 401                 struct drm_display_mode *adjusted_mode);
 402 void radeon_ms_dac1_restore(struct radeon_ms_output *output,
 403                 struct radeon_state *state);
 404 void radeon_ms_dac1_save(struct radeon_ms_output *output,
 405                 struct radeon_state *state);
 406 int radeon_ms_dac2_initialize(struct radeon_ms_output *output);
 407 enum drm_output_status radeon_ms_dac2_detect(struct radeon_ms_output *output);
 408 void radeon_ms_dac2_dpms(struct radeon_ms_output *output, int mode);
 409 int radeon_ms_dac2_get_modes(struct radeon_ms_output *output);
 410 bool radeon_ms_dac2_mode_fixup(struct radeon_ms_output *output,
 411                 struct drm_display_mode *mode,
 412                 struct drm_display_mode *adjusted_mode);
 413 int radeon_ms_dac2_mode_set(struct radeon_ms_output *output,
 414                 struct drm_display_mode *mode,
 415                 struct drm_display_mode *adjusted_mode);
 416 void radeon_ms_dac2_restore(struct radeon_ms_output *output,
 417                 struct radeon_state *state);
 418 void radeon_ms_dac2_save(struct radeon_ms_output *output,
 419                 struct radeon_state *state);
 420
 421 /* radeon_ms_drm.c */
 422 int radeon_ms_driver_dma_ioctl(struct drm_device *dev, void *data,
 423                                struct drm_file *file_priv);
 424 void radeon_ms_driver_lastclose(struct drm_device * dev);
 425 int radeon_ms_driver_load(struct drm_device *dev, unsigned long flags);
 426 int radeon_ms_driver_open(struct drm_device * dev, struct drm_file *file_priv);
 427 int radeon_ms_driver_unload(struct drm_device *dev);
 428
 429 /* radeon_ms_family.c */
 430 int radeon_ms_family_init(struct drm_device *dev);
 431
 432 /* radeon_ms_fence.c */
 433 void r3xx_fence_handler(struct drm_device * dev);
 434 int r3xx_fence_types(struct drm_buffer_object *bo,
 435                      uint32_t * class, uint32_t * type);
 436
 437 /* radeon_ms_fb.c */
 438 int radeonfb_probe(struct drm_device *dev, struct drm_crtc *crtc, struct drm_output *output);
 439 int radeonfb_remove(struct drm_device *dev, struct drm_framebuffer *fb);
 440
 441 /* radeon_ms_gpu.c */
 442 int radeon_ms_gpu_initialize(struct drm_device *dev);
 443 void radeon_ms_gpu_dpms(struct drm_device *dev);
 444 void radeon_ms_gpu_flush(struct drm_device *dev);
 445 void radeon_ms_gpu_restore(struct drm_device *dev, struct radeon_state *state);
 446 void radeon_ms_gpu_save(struct drm_device *dev, struct radeon_state *state);
 447 int radeon_ms_wait_for_idle(struct drm_device *dev);
 448
 449 /* radeon_ms_i2c.c */
 450 void radeon_ms_i2c_destroy(struct radeon_ms_i2c *i2c);
 451 struct radeon_ms_i2c *radeon_ms_i2c_create(struct drm_device *dev,
 452                                            const uint32_t reg,
 453                                            const char *name);
 454
 455 /* radeon_ms_irq.c */
 456 void radeon_ms_irq_emit(struct drm_device *dev);
 457 irqreturn_t radeon_ms_irq_handler(DRM_IRQ_ARGS);
 458 void radeon_ms_irq_preinstall(struct drm_device * dev);
 459 int radeon_ms_irq_postinstall(struct drm_device * dev);
 460 int radeon_ms_irq_init(struct drm_device *dev);
 461 void radeon_ms_irq_restore(struct drm_device *dev, struct radeon_state *state);
 462 void radeon_ms_irq_save(struct drm_device *dev, struct radeon_state *state);
 463 void radeon_ms_irq_uninstall(struct drm_device * dev);
 464
 465 /* radeon_ms_output.c */
 466 void radeon_ms_connectors_destroy(struct drm_device *dev);
 467 int radeon_ms_connectors_from_properties(struct drm_device *dev);
 468 int radeon_ms_connectors_from_rom(struct drm_device *dev);
 469 void radeon_ms_outputs_destroy(struct drm_device *dev);
 470 int radeon_ms_outputs_from_properties(struct drm_device *dev);
 471 int radeon_ms_outputs_from_rom(struct drm_device *dev);
 472 void radeon_ms_outputs_restore(struct drm_device *dev,
 473                 struct radeon_state *state);
 474 void radeon_ms_outputs_save(struct drm_device *dev, struct radeon_state *state);
 475
 476 /* radeon_ms_properties.c */
 477 int radeon_ms_properties_init(struct drm_device *dev);
 478
 479 /* radeon_ms_rom.c */
 480 int radeon_ms_rom_get_properties(struct drm_device *dev);
 481 int radeon_ms_rom_init(struct drm_device *dev);
 482
 483 /* radeon_ms_state.c */
 484 void radeon_ms_state_save(struct drm_device *dev, struct radeon_state *state);
 485 void radeon_ms_state_restore(struct drm_device *dev,
 486                              struct radeon_state *state);
 487
 488 /* helper macro & functions ***************************************************/
 489 #define REG_S(rn, bn, v)    (((v) << rn##__##bn##__SHIFT) & rn##__##bn##__MASK)
 490 #define REG_G(rn, bn, v)    (((v) & rn##__##bn##__MASK) >> rn##__##bn##__SHIFT)
 491 #define MMIO_R(rid)         mmio_read(dev_priv, rid)
 492 #define MMIO_W(rid, v)      mmio_write(dev_priv, rid, v)
 493 #define PCIE_R(rid)         pcie_read(dev_priv, rid)
 494 #define PCIE_W(rid, v)      pcie_write(dev_priv, rid, v)
 495 #define PPLL_R(rid)         pll_read(dev_priv, rid)
 496 #define PPLL_W(rid, v)      pll_write(dev_priv, rid, v)
 497
 498 static __inline__ uint32_t mmio_read(struct drm_radeon_private *dev_priv,
 499                                      uint32_t offset)
 500 {
 501         return DRM_READ32(&dev_priv->mmio, offset);
 502 }
 503
 504
 505 static __inline__ void mmio_write(struct drm_radeon_private *dev_priv,
 506                                   uint32_t offset, uint32_t v)
 507 {
 508         DRM_WRITE32(&dev_priv->mmio, offset, v);
 509 }
 510
 511 static __inline__ uint32_t pcie_read(struct drm_radeon_private *dev_priv,
 512                                      uint32_t offset)
 513 {
 514         MMIO_W(PCIE_INDEX, REG_S(PCIE_INDEX, PCIE_INDEX, offset));
 515         return MMIO_R(PCIE_DATA);
 516 }
 517
 518 static __inline__ void pcie_write(struct drm_radeon_private *dev_priv,
 519                                   uint32_t offset, uint32_t v)
 520 {
 521         MMIO_W(PCIE_INDEX, REG_S(PCIE_INDEX, PCIE_INDEX, offset));
 522         MMIO_W(PCIE_DATA, v);
 523 }
 524
 525 static __inline__ void pll_index_errata(struct drm_radeon_private *dev_priv)
 526 {
 527         uint32_t tmp, save;
 528
 529         /* This workaround is necessary on rv200 and RS200 or PLL
 530          * reads may return garbage (among others...)
 531          */
 532         if (dev_priv->properties.pll_dummy_reads) {
 533                 tmp = MMIO_R(CLOCK_CNTL_DATA);
 534                 tmp = MMIO_R(CRTC_GEN_CNTL);
 535         }
 536         /* This function is required to workaround a hardware bug in some (all?)
 537          * revisions of the R300.  This workaround should be called after every
 538          * CLOCK_CNTL_INDEX register access.  If not, register reads afterward
 539          * may not be correct.
 540          */
 541         if (dev_priv->properties.pll_r300_errata) {
 542                 tmp = save = MMIO_R(CLOCK_CNTL_INDEX);
 543                 tmp = tmp & ~CLOCK_CNTL_INDEX__PLL_ADDR__MASK;
 544                 tmp = tmp & ~CLOCK_CNTL_INDEX__PLL_WR_EN;
 545                 MMIO_W(CLOCK_CNTL_INDEX, tmp);
 546                 tmp = MMIO_R(CLOCK_CNTL_DATA);
 547                 MMIO_W(CLOCK_CNTL_INDEX, save);
 548         }
 549 }
 550
 551 static __inline__ void pll_data_errata(struct drm_radeon_private *dev_priv)
 552 {
 553         /* This workarounds is necessary on RV100, RS100 and RS200 chips
 554          * or the chip could hang on a subsequent access
 555          */
 556         if (dev_priv->properties.pll_delay) {
 557                 /* we can't deal with posted writes here ... */
 558                 udelay(5000);
 559         }
 560 }
 561
 562 static __inline__ uint32_t pll_read(struct drm_radeon_private *dev_priv,
 563                                     uint32_t offset)
 564 {
 565         uint32_t clock_cntl_index = dev_priv->driver_state.clock_cntl_index;
 566         uint32_t data;
 567
 568         clock_cntl_index &= ~CLOCK_CNTL_INDEX__PLL_ADDR__MASK;
 569         clock_cntl_index |= REG_S(CLOCK_CNTL_INDEX, PLL_ADDR, offset);
 570         MMIO_W(CLOCK_CNTL_INDEX, clock_cntl_index);
 571         pll_index_errata(dev_priv);
 572         data = MMIO_R(CLOCK_CNTL_DATA);
 573         pll_data_errata(dev_priv);
 574         return data;
 575 }
 576
 577 static __inline__ void pll_write(struct drm_radeon_private *dev_priv,
 578                                  uint32_t offset, uint32_t value)
 579 {
 580         uint32_t clock_cntl_index = dev_priv->driver_state.clock_cntl_index;
 581
 582         clock_cntl_index &= ~CLOCK_CNTL_INDEX__PLL_ADDR__MASK;
 583         clock_cntl_index |= REG_S(CLOCK_CNTL_INDEX, PLL_ADDR, offset);
 584         clock_cntl_index |= CLOCK_CNTL_INDEX__PLL_WR_EN;
 585         MMIO_W(CLOCK_CNTL_INDEX, clock_cntl_index);
 586         pll_index_errata(dev_priv);
 587         MMIO_W(CLOCK_CNTL_DATA, value);
 588         pll_data_errata(dev_priv);
 589 }
 590
 591 #endif