shared-core/radeon_drv.h

   1 /* radeon_drv.h -- Private header for radeon driver -*- linux-c -*-
   2  *
   3  * Copyright 1999 Precision Insight, Inc., Cedar Park, Texas.
   4  * Copyright 2000 VA Linux Systems, Inc., Fremont, California.
   5  * All rights reserved.
   6  *
   7  * Permission is hereby granted, free of charge, to any person obtaining a
   8  * copy of this software and associated documentation files (the "Software"),
   9  * to deal in the Software without restriction, including without limitation
  10  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  11  * and/or sell copies of the Software, and to permit persons to whom the
  12  * Software is furnished to do so, subject to the following conditions:
  13  *
  14  * The above copyright notice and this permission notice (including the next
  15  * paragraph) shall be included in all copies or substantial portions of the
  16  * Software.
  17  *
  18  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  19  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  20  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  21  * PRECISION INSIGHT AND/OR ITS SUPPLIERS BE LIABLE FOR ANY CLAIM, DAMAGES OR
  22  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  23  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
  24  * DEALINGS IN THE SOFTWARE.
  25  *
  26  * Authors:
  27  *    Kevin E. Martin <martin@valinux.com>
  28  *    Gareth Hughes <gareth@valinux.com>
  29  */
  30
  31 #ifndef __RADEON_DRV_H__
  32 #define __RADEON_DRV_H__
  33
  34 /* General customization:
  35  */
  36
  37 #define DRIVER_AUTHOR           "Gareth Hughes, Keith Whitwell, others."
  38
  39 #define DRIVER_NAME             "radeon"
  40 #define DRIVER_DESC             "ATI Radeon"
  41 #define DRIVER_DATE             "20060524"
  42
  43 /* Interface history:
  44  *
  45  * 1.1 - ??
  46  * 1.2 - Add vertex2 ioctl (keith)
  47  *     - Add stencil capability to clear ioctl (gareth, keith)
  48  *     - Increase MAX_TEXTURE_LEVELS (brian)
  49  * 1.3 - Add cmdbuf ioctl (keith)
  50  *     - Add support for new radeon packets (keith)
  51  *     - Add getparam ioctl (keith)
  52  *     - Add flip-buffers ioctl, deprecate fullscreen foo (keith).
  53  * 1.4 - Add scratch registers to get_param ioctl.
  54  * 1.5 - Add r200 packets to cmdbuf ioctl
  55  *     - Add r200 function to init ioctl
  56  *     - Add 'scalar2' instruction to cmdbuf
  57  * 1.6 - Add static GART memory manager
  58  *       Add irq handler (won't be turned on unless X server knows to)
  59  *       Add irq ioctls and irq_active getparam.
  60  *       Add wait command for cmdbuf ioctl
  61  *       Add GART offset query for getparam
  62  * 1.7 - Add support for cube map registers: R200_PP_CUBIC_FACES_[0..5]
  63  *       and R200_PP_CUBIC_OFFSET_F1_[0..5].
  64  *       Added packets R200_EMIT_PP_CUBIC_FACES_[0..5] and
  65  *       R200_EMIT_PP_CUBIC_OFFSETS_[0..5].  (brian)
  66  * 1.8 - Remove need to call cleanup ioctls on last client exit (keith)
  67  *       Add 'GET' queries for starting additional clients on different VT's.
  68  * 1.9 - Add DRM_IOCTL_RADEON_CP_RESUME ioctl.
  69  *       Add texture rectangle support for r100.
  70  * 1.10- Add SETPARAM ioctl; first parameter to set is FB_LOCATION, which
  71  *       clients use to tell the DRM where they think the framebuffer is
  72  *       located in the card's address space
  73  * 1.11- Add packet R200_EMIT_RB3D_BLENDCOLOR to support GL_EXT_blend_color
  74  *       and GL_EXT_blend_[func|equation]_separate on r200
  75  * 1.12- Add R300 CP microcode support - this just loads the CP on r300
  76  *       (No 3D support yet - just microcode loading).
  77  * 1.13- Add packet R200_EMIT_TCL_POINT_SPRITE_CNTL for ARB_point_parameters
  78  *     - Add hyperz support, add hyperz flags to clear ioctl.
  79  * 1.14- Add support for color tiling
  80  *     - Add R100/R200 surface allocation/free support
  81  * 1.15- Add support for texture micro tiling
  82  *     - Add support for r100 cube maps
  83  * 1.16- Add R200_EMIT_PP_TRI_PERF_CNTL packet to support brilinear
  84  *       texture filtering on r200
  85  * 1.17- Add initial support for R300 (3D).
  86  * 1.18- Add support for GL_ATI_fragment_shader, new packets
  87  *       R200_EMIT_PP_AFS_0/1, R200_EMIT_PP_TXCTLALL_0-5 (replaces
  88  *       R200_EMIT_PP_TXFILTER_0-5, 2 more regs) and R200_EMIT_ATF_TFACTOR
  89  *       (replaces R200_EMIT_TFACTOR_0 (8 consts instead of 6)
  90  * 1.19- Add support for gart table in FB memory and PCIE r300
  91  * 1.20- Add support for r300 texrect
  92  * 1.21- Add support for card type getparam
  93  * 1.22- Add support for texture cache flushes (R300_TX_CNTL)
  94  * 1.23- Add new radeon memory map work from benh
  95  * 1.24- Add general-purpose packet for manipulating scratch registers (r300)
  96  * 1.25- Add support for r200 vertex programs (R200_EMIT_VAP_PVS_CNTL,
  97  *       new packet type)
  98  * 1.26- Add support for variable size PCI(E) gart aperture
  99  * 1.27- Add support for IGP GART
 100  * 1.28- Add support for VBL on CRTC2
 101  */
 102
 103 #define DRIVER_MAJOR            1
 104 #define DRIVER_MINOR            28
 105 #define DRIVER_PATCHLEVEL       0
 106
 107 /*
 108  * Radeon chip families
 109  */
 110 enum radeon_family {
 111         CHIP_R100,
 112         CHIP_RV100,
 113         CHIP_RS100,
 114         CHIP_RV200,
 115         CHIP_RS200,
 116         CHIP_R200,
 117         CHIP_RV250,
 118         CHIP_RS300,
 119         CHIP_RV280,
 120         CHIP_R300,
 121         CHIP_R350,
 122         CHIP_RV350,
 123         CHIP_RV380,
 124         CHIP_R420,
 125         CHIP_RV410,
 126         CHIP_RS400,
 127         CHIP_LAST,
 128 };
 129
 130 enum radeon_cp_microcode_version {
 131         UCODE_R100,
 132         UCODE_R200,
 133         UCODE_R300,
 134 };
 135
 136 /*
 137  * Chip flags
 138  */
 139 enum radeon_chip_flags {
 140         RADEON_FAMILY_MASK = 0x0000ffffUL,
 141         RADEON_FLAGS_MASK = 0xffff0000UL,
 142         RADEON_IS_MOBILITY = 0x00010000UL,
 143         RADEON_IS_IGP = 0x00020000UL,
 144         RADEON_SINGLE_CRTC = 0x00040000UL,
 145         RADEON_IS_AGP = 0x00080000UL,
 146         RADEON_HAS_HIERZ = 0x00100000UL,
 147         RADEON_IS_PCIE = 0x00200000UL,
 148         RADEON_NEW_MEMMAP = 0x00400000UL,
 149         RADEON_IS_PCI = 0x00800000UL,
 150         RADEON_IS_IGPGART = 0x01000000UL,
 151 };
 152
 153 #define GET_RING_HEAD(dev_priv) (dev_priv->writeback_works ? \
 154         DRM_READ32(  (dev_priv)->ring_rptr, 0 ) : RADEON_READ(RADEON_CP_RB_RPTR))
 155 #define SET_RING_HEAD(dev_priv,val)     DRM_WRITE32( (dev_priv)->ring_rptr, 0, (val) )
 156
 157 typedef struct drm_radeon_freelist {
 158         unsigned int age;
 159         drm_buf_t *buf;
 160         struct drm_radeon_freelist *next;
 161         struct drm_radeon_freelist *prev;
 162 } drm_radeon_freelist_t;
 163
 164 typedef struct drm_radeon_ring_buffer {
 165         u32 *start;
 166         u32 *end;
 167         int size; /* Double Words */
 168         int size_l2qw; /* log2 Quad Words */
 169
 170         int rptr_update; /* Double Words */
 171         int rptr_update_l2qw; /* log2 Quad Words */
 172
 173         int fetch_size; /* Double Words */
 174         int fetch_size_l2ow; /* log2 Oct Words */
 175
 176         u32 tail;
 177         u32 tail_mask;
 178         int space;
 179
 180         int high_mark;
 181 } drm_radeon_ring_buffer_t;
 182
 183 typedef struct drm_radeon_depth_clear_t {
 184         u32 rb3d_cntl;
 185         u32 rb3d_zstencilcntl;
 186         u32 se_cntl;
 187 } drm_radeon_depth_clear_t;
 188
 189 struct drm_radeon_driver_file_fields {
 190         int64_t radeon_fb_delta;
 191 };
 192
 193 struct mem_block {
 194         struct mem_block *next;
 195         struct mem_block *prev;
 196         int start;
 197         int size;
 198         DRMFILE filp;           /* 0: free, -1: heap, other: real files */
 199 };
 200
 201 struct radeon_surface {
 202         int refcount;
 203         u32 lower;
 204         u32 upper;
 205         u32 flags;
 206 };
 207
 208 struct radeon_virt_surface {
 209         int surface_index;
 210         u32 lower;
 211         u32 upper;
 212         u32 flags;
 213         DRMFILE filp;
 214 };
 215
 216 typedef struct drm_radeon_private {
 217
 218         drm_radeon_ring_buffer_t ring;
 219         drm_radeon_sarea_t *sarea_priv;
 220
 221         u32 fb_location;
 222         u32 fb_size;
 223         int new_memmap;
 224
 225         int gart_size;
 226         u32 gart_vm_start;
 227         unsigned long gart_buffers_offset;
 228
 229         int cp_mode;
 230         int cp_running;
 231
 232         drm_radeon_freelist_t *head;
 233         drm_radeon_freelist_t *tail;
 234         int last_buf;
 235         volatile u32 *scratch;
 236         int writeback_works;
 237
 238         int usec_timeout;
 239
 240         int microcode_version;
 241
 242         struct {
 243                 u32 boxes;
 244                 int freelist_timeouts;
 245                 int freelist_loops;
 246                 int requested_bufs;
 247                 int last_frame_reads;
 248                 int last_clear_reads;
 249                 int clears;
 250                 int texture_uploads;
 251         } stats;
 252
 253         int do_boxes;
 254         int page_flipping;
 255
 256         u32 color_fmt;
 257         unsigned int front_offset;
 258         unsigned int front_pitch;
 259         unsigned int back_offset;
 260         unsigned int back_pitch;
 261
 262         u32 depth_fmt;
 263         unsigned int depth_offset;
 264         unsigned int depth_pitch;
 265
 266         u32 front_pitch_offset;
 267         u32 back_pitch_offset;
 268         u32 depth_pitch_offset;
 269
 270         drm_radeon_depth_clear_t depth_clear;
 271
 272         unsigned long ring_offset;
 273         unsigned long ring_rptr_offset;
 274         unsigned long buffers_offset;
 275         unsigned long gart_textures_offset;
 276
 277         drm_local_map_t *sarea;
 278         drm_local_map_t *mmio;
 279         drm_local_map_t *cp_ring;
 280         drm_local_map_t *ring_rptr;
 281         drm_local_map_t *gart_textures;
 282
 283         struct mem_block *gart_heap;
 284         struct mem_block *fb_heap;
 285
 286         /* SW interrupt */
 287         wait_queue_head_t swi_queue;
 288         atomic_t swi_emitted;
 289         int vblank_crtc;
 290         uint32_t irq_enable_reg;
 291         int irq_enabled;
 292
 293         struct radeon_surface surfaces[RADEON_MAX_SURFACES];
 294         struct radeon_virt_surface virt_surfaces[2*RADEON_MAX_SURFACES];
 295
 296         unsigned long pcigart_offset;
 297         unsigned int pcigart_offset_set;
 298         drm_ati_pcigart_info gart_info;
 299
 300         u32 scratch_ages[5];
 301
 302         unsigned int crtc_last_cnt;
 303         unsigned int crtc2_last_cnt;
 304
 305         /* starting from here on, data is preserved accross an open */
 306         uint32_t flags;         /* see radeon_chip_flags */
 307
 308 } drm_radeon_private_t;
 309
 310 typedef struct drm_radeon_buf_priv {
 311         u32 age;
 312 } drm_radeon_buf_priv_t;
 313
 314 typedef struct drm_radeon_kcmd_buffer {
 315         int bufsz;
 316         char *buf;
 317         int nbox;
 318         drm_clip_rect_t __user *boxes;
 319 } drm_radeon_kcmd_buffer_t;
 320
 321 extern int radeon_no_wb;
 322 extern drm_ioctl_desc_t radeon_ioctls[];
 323 extern int radeon_max_ioctl;
 324
 325 /* Check whether the given hardware address is inside the framebuffer or the
 326  * GART area.
 327  */
 328 static __inline__ int radeon_check_offset(drm_radeon_private_t *dev_priv,
 329                                           u64 off)
 330 {
 331         u32 fb_start = dev_priv->fb_location;
 332         u32 fb_end = fb_start + dev_priv->fb_size - 1;
 333         u32 gart_start = dev_priv->gart_vm_start;
 334         u32 gart_end = gart_start + dev_priv->gart_size - 1;
 335
 336         return ((off >= fb_start && off <= fb_end) ||
 337                 (off >= gart_start && off <= gart_end));
 338 }
 339
 340                                 /* radeon_cp.c */
 341 extern int radeon_cp_init(DRM_IOCTL_ARGS);
 342 extern int radeon_cp_start(DRM_IOCTL_ARGS);
 343 extern int radeon_cp_stop(DRM_IOCTL_ARGS);
 344 extern int radeon_cp_reset(DRM_IOCTL_ARGS);
 345 extern int radeon_cp_idle(DRM_IOCTL_ARGS);
 346 extern int radeon_cp_resume(DRM_IOCTL_ARGS);
 347 extern int radeon_engine_reset(DRM_IOCTL_ARGS);
 348 extern int radeon_fullscreen(DRM_IOCTL_ARGS);
 349 extern int radeon_cp_buffers(DRM_IOCTL_ARGS);
 350
 351 extern void radeon_freelist_reset(drm_device_t * dev);
 352 extern drm_buf_t *radeon_freelist_get(drm_device_t * dev);
 353
 354 extern int radeon_wait_ring(drm_radeon_private_t * dev_priv, int n);
 355
 356 extern int radeon_do_cp_idle(drm_radeon_private_t * dev_priv);
 357
 358 extern int radeon_mem_alloc(DRM_IOCTL_ARGS);
 359 extern int radeon_mem_free(DRM_IOCTL_ARGS);
 360 extern int radeon_mem_init_heap(DRM_IOCTL_ARGS);
 361 extern void radeon_mem_takedown(struct mem_block **heap);
 362 extern void radeon_mem_release(DRMFILE filp, struct mem_block *heap);
 363
 364                                 /* radeon_irq.c */
 365 extern int radeon_irq_emit(DRM_IOCTL_ARGS);
 366 extern int radeon_irq_wait(DRM_IOCTL_ARGS);
 367
 368 extern void radeon_do_release(drm_device_t * dev);
 369 extern u32 radeon_get_vblank_counter(drm_device_t *dev, int crtc);
 370 extern int radeon_enable_vblank(drm_device_t *dev, int crtc);
 371 extern void radeon_disable_vblank(drm_device_t *dev, int crtc);
 372 extern irqreturn_t radeon_driver_irq_handler(DRM_IRQ_ARGS);
 373 extern void radeon_driver_irq_preinstall(drm_device_t * dev);
 374 extern int radeon_driver_irq_postinstall(drm_device_t * dev);
 375 extern void radeon_driver_irq_uninstall(drm_device_t * dev);
 376 extern int radeon_vblank_crtc_get(drm_device_t *dev);
 377 extern int radeon_vblank_crtc_set(drm_device_t *dev, int64_t value);
 378
 379 extern int radeon_driver_load(struct drm_device *dev, unsigned long flags);
 380 extern int radeon_driver_unload(struct drm_device *dev);
 381 extern int radeon_driver_firstopen(struct drm_device *dev);
 382 extern void radeon_driver_preclose(drm_device_t * dev, DRMFILE filp);
 383 extern void radeon_driver_postclose(drm_device_t * dev, drm_file_t * filp);
 384 extern void radeon_driver_lastclose(drm_device_t * dev);
 385 extern int radeon_driver_open(drm_device_t * dev, drm_file_t * filp_priv);
 386 extern long radeon_compat_ioctl(struct file *filp, unsigned int cmd,
 387                                          unsigned long arg);
 388
 389 /* r300_cmdbuf.c */
 390 extern void r300_init_reg_flags(void);
 391
 392 extern int r300_do_cp_cmdbuf(drm_device_t *dev, DRMFILE filp,
 393                              drm_file_t* filp_priv,
 394                              drm_radeon_kcmd_buffer_t* cmdbuf);
 395
 396 /* Flags for stats.boxes
 397  */
 398 #define RADEON_BOX_DMA_IDLE      0x1
 399 #define RADEON_BOX_RING_FULL     0x2
 400 #define RADEON_BOX_FLIP          0x4
 401 #define RADEON_BOX_WAIT_IDLE     0x8
 402 #define RADEON_BOX_TEXTURE_LOAD  0x10
 403
 404 /* Register definitions, register access macros and drmAddMap constants
 405  * for Radeon kernel driver.
 406  */
 407 #define RADEON_AGP_COMMAND              0x0f60
 408 #define RADEON_AGP_COMMAND_PCI_CONFIG   0x0060  /* offset in PCI config */
 409 #       define RADEON_AGP_ENABLE            (1<<8)
 410 #define RADEON_AUX_SCISSOR_CNTL         0x26f0
 411 #       define RADEON_EXCLUSIVE_SCISSOR_0       (1 << 24)
 412 #       define RADEON_EXCLUSIVE_SCISSOR_1       (1 << 25)
 413 #       define RADEON_EXCLUSIVE_SCISSOR_2       (1 << 26)
 414 #       define RADEON_SCISSOR_0_ENABLE          (1 << 28)
 415 #       define RADEON_SCISSOR_1_ENABLE          (1 << 29)
 416 #       define RADEON_SCISSOR_2_ENABLE          (1 << 30)
 417
 418 #define RADEON_BUS_CNTL                 0x0030
 419 #       define RADEON_BUS_MASTER_DIS            (1 << 6)
 420
 421 #define RADEON_CLOCK_CNTL_DATA          0x000c
 422 #       define RADEON_PLL_WR_EN                 (1 << 7)
 423 #define RADEON_CLOCK_CNTL_INDEX         0x0008
 424 #define RADEON_CONFIG_APER_SIZE         0x0108
 425 #define RADEON_CONFIG_MEMSIZE           0x00f8
 426 #define RADEON_CRTC_OFFSET              0x0224
 427 #define RADEON_CRTC_OFFSET_CNTL         0x0228
 428 #       define RADEON_CRTC_TILE_EN              (1 << 15)
 429 #       define RADEON_CRTC_OFFSET_FLIP_CNTL     (1 << 16)
 430 #define RADEON_CRTC2_OFFSET             0x0324
 431 #define RADEON_CRTC2_OFFSET_CNTL        0x0328
 432
 433 #define RADEON_PCIE_INDEX               0x0030
 434 #define RADEON_PCIE_DATA                0x0034
 435 #define RADEON_PCIE_TX_GART_CNTL        0x10
 436 #       define RADEON_PCIE_TX_GART_EN           (1 << 0)
 437 #       define RADEON_PCIE_TX_GART_UNMAPPED_ACCESS_PASS_THRU (0<<1)
 438 #       define RADEON_PCIE_TX_GART_UNMAPPED_ACCESS_CLAMP_LO  (1<<1)
 439 #       define RADEON_PCIE_TX_GART_UNMAPPED_ACCESS_DISCARD   (3<<1)
 440 #       define RADEON_PCIE_TX_GART_MODE_32_128_CACHE    (0<<3)
 441 #       define RADEON_PCIE_TX_GART_MODE_8_4_128_CACHE   (1<<3)
 442 #       define RADEON_PCIE_TX_GART_CHK_RW_VALID_EN      (1<<5)
 443 #       define RADEON_PCIE_TX_GART_INVALIDATE_TLB       (1<<8)
 444 #define RADEON_PCIE_TX_DISCARD_RD_ADDR_LO 0x11
 445 #define RADEON_PCIE_TX_DISCARD_RD_ADDR_HI 0x12
 446 #define RADEON_PCIE_TX_GART_BASE        0x13
 447 #define RADEON_PCIE_TX_GART_START_LO    0x14
 448 #define RADEON_PCIE_TX_GART_START_HI    0x15
 449 #define RADEON_PCIE_TX_GART_END_LO      0x16
 450 #define RADEON_PCIE_TX_GART_END_HI      0x17
 451
 452 #define RADEON_IGPGART_INDEX            0x168
 453 #define RADEON_IGPGART_DATA             0x16c
 454 #define RADEON_IGPGART_UNK_18           0x18
 455 #define RADEON_IGPGART_CTRL             0x2b
 456 #define RADEON_IGPGART_BASE_ADDR        0x2c
 457 #define RADEON_IGPGART_FLUSH            0x2e
 458 #define RADEON_IGPGART_ENABLE           0x38
 459 #define RADEON_IGPGART_UNK_39           0x39
 460
 461
 462 #define RADEON_MPP_TB_CONFIG            0x01c0
 463 #define RADEON_MEM_CNTL                 0x0140
 464 #define RADEON_MEM_SDRAM_MODE_REG       0x0158
 465 #define RADEON_AGP_BASE                 0x0170
 466
 467 #define RADEON_RB3D_COLOROFFSET         0x1c40
 468 #define RADEON_RB3D_COLORPITCH          0x1c48
 469
 470 #define RADEON_SRC_X_Y                  0x1590
 471
 472 #define RADEON_DP_GUI_MASTER_CNTL       0x146c
 473 #       define RADEON_GMC_SRC_PITCH_OFFSET_CNTL (1 << 0)
 474 #       define RADEON_GMC_DST_PITCH_OFFSET_CNTL (1 << 1)
 475 #       define RADEON_GMC_BRUSH_SOLID_COLOR     (13 << 4)
 476 #       define RADEON_GMC_BRUSH_NONE            (15 << 4)
 477 #       define RADEON_GMC_DST_16BPP             (4 << 8)
 478 #       define RADEON_GMC_DST_24BPP             (5 << 8)
 479 #       define RADEON_GMC_DST_32BPP             (6 << 8)
 480 #       define RADEON_GMC_DST_DATATYPE_SHIFT    8
 481 #       define RADEON_GMC_SRC_DATATYPE_COLOR    (3 << 12)
 482 #       define RADEON_DP_SRC_SOURCE_MEMORY      (2 << 24)
 483 #       define RADEON_DP_SRC_SOURCE_HOST_DATA   (3 << 24)
 484 #       define RADEON_GMC_CLR_CMP_CNTL_DIS      (1 << 28)
 485 #       define RADEON_GMC_WR_MSK_DIS            (1 << 30)
 486 #       define RADEON_ROP3_S                    0x00cc0000
 487 #       define RADEON_ROP3_P                    0x00f00000
 488 #define RADEON_DP_WRITE_MASK            0x16cc
 489 #define RADEON_SRC_PITCH_OFFSET         0x1428
 490 #define RADEON_DST_PITCH_OFFSET         0x142c
 491 #define RADEON_DST_PITCH_OFFSET_C       0x1c80
 492 #       define RADEON_DST_TILE_LINEAR           (0 << 30)
 493 #       define RADEON_DST_TILE_MACRO            (1 << 30)
 494 #       define RADEON_DST_TILE_MICRO            (2 << 30)
 495 #       define RADEON_DST_TILE_BOTH             (3 << 30)
 496
 497 #define RADEON_SCRATCH_REG0             0x15e0
 498 #define RADEON_SCRATCH_REG1             0x15e4
 499 #define RADEON_SCRATCH_REG2             0x15e8
 500 #define RADEON_SCRATCH_REG3             0x15ec
 501 #define RADEON_SCRATCH_REG4             0x15f0
 502 #define RADEON_SCRATCH_REG5             0x15f4
 503 #define RADEON_SCRATCH_UMSK             0x0770
 504 #define RADEON_SCRATCH_ADDR             0x0774
 505
 506 #define RADEON_SCRATCHOFF( x )          (RADEON_SCRATCH_REG_OFFSET + 4*(x))
 507
 508 #define GET_SCRATCH( x )        (dev_priv->writeback_works                      \
 509                                 ? DRM_READ32( dev_priv->ring_rptr, RADEON_SCRATCHOFF(x) ) \
 510                                 : RADEON_READ( RADEON_SCRATCH_REG0 + 4*(x) ) )
 511
 512 #define RADEON_CRTC_CRNT_FRAME 0x0214
 513 #define RADEON_CRTC2_CRNT_FRAME 0x0314
 514
 515 #define RADEON_CRTC_STATUS              0x005c
 516 #define RADEON_CRTC2_STATUS             0x03fc
 517
 518 #define RADEON_GEN_INT_CNTL             0x0040
 519 #       define RADEON_CRTC_VBLANK_MASK          (1 << 0)
 520 #       define RADEON_CRTC2_VBLANK_MASK         (1 << 9)
 521 #       define RADEON_GUI_IDLE_INT_ENABLE       (1 << 19)
 522 #       define RADEON_SW_INT_ENABLE             (1 << 25)
 523
 524 #define RADEON_GEN_INT_STATUS           0x0044
 525 #       define RADEON_CRTC_VBLANK_STAT          (1 << 0)
 526 #       define RADEON_CRTC_VBLANK_STAT_ACK      (1 << 0)
 527 #       define RADEON_CRTC2_VBLANK_STAT         (1 << 9)
 528 #       define RADEON_CRTC2_VBLANK_STAT_ACK     (1 << 9)
 529 #       define RADEON_GUI_IDLE_INT_TEST_ACK     (1 << 19)
 530 #       define RADEON_SW_INT_TEST               (1 << 25)
 531 #       define RADEON_SW_INT_TEST_ACK           (1 << 25)
 532 #       define RADEON_SW_INT_FIRE               (1 << 26)
 533
 534 #define RADEON_HOST_PATH_CNTL           0x0130
 535 #       define RADEON_HDP_SOFT_RESET            (1 << 26)
 536 #       define RADEON_HDP_WC_TIMEOUT_MASK       (7 << 28)
 537 #       define RADEON_HDP_WC_TIMEOUT_28BCLK     (7 << 28)
 538
 539 #define RADEON_ISYNC_CNTL               0x1724
 540 #       define RADEON_ISYNC_ANY2D_IDLE3D        (1 << 0)
 541 #       define RADEON_ISYNC_ANY3D_IDLE2D        (1 << 1)
 542 #       define RADEON_ISYNC_TRIG2D_IDLE3D       (1 << 2)
 543 #       define RADEON_ISYNC_TRIG3D_IDLE2D       (1 << 3)
 544 #       define RADEON_ISYNC_WAIT_IDLEGUI        (1 << 4)
 545 #       define RADEON_ISYNC_CPSCRATCH_IDLEGUI   (1 << 5)
 546
 547 #define RADEON_RBBM_GUICNTL             0x172c
 548 #       define RADEON_HOST_DATA_SWAP_NONE       (0 << 0)
 549 #       define RADEON_HOST_DATA_SWAP_16BIT      (1 << 0)
 550 #       define RADEON_HOST_DATA_SWAP_32BIT      (2 << 0)
 551 #       define RADEON_HOST_DATA_SWAP_HDW        (3 << 0)
 552
 553 #define RADEON_MC_AGP_LOCATION          0x014c
 554 #define RADEON_MC_FB_LOCATION           0x0148
 555 #define RADEON_MCLK_CNTL                0x0012
 556 #       define RADEON_FORCEON_MCLKA             (1 << 16)
 557 #       define RADEON_FORCEON_MCLKB             (1 << 17)
 558 #       define RADEON_FORCEON_YCLKA             (1 << 18)
 559 #       define RADEON_FORCEON_YCLKB             (1 << 19)
 560 #       define RADEON_FORCEON_MC                (1 << 20)
 561 #       define RADEON_FORCEON_AIC               (1 << 21)
 562
 563 #define RADEON_PP_BORDER_COLOR_0        0x1d40
 564 #define RADEON_PP_BORDER_COLOR_1        0x1d44
 565 #define RADEON_PP_BORDER_COLOR_2        0x1d48
 566 #define RADEON_PP_CNTL                  0x1c38
 567 #       define RADEON_SCISSOR_ENABLE            (1 <<  1)
 568 #define RADEON_PP_LUM_MATRIX            0x1d00
 569 #define RADEON_PP_MISC                  0x1c14
 570 #define RADEON_PP_ROT_MATRIX_0          0x1d58
 571 #define RADEON_PP_TXFILTER_0            0x1c54
 572 #define RADEON_PP_TXOFFSET_0            0x1c5c
 573 #define RADEON_PP_TXFILTER_1            0x1c6c
 574 #define RADEON_PP_TXFILTER_2            0x1c84
 575
 576 #define RADEON_RB2D_DSTCACHE_CTLSTAT    0x342c
 577 #       define RADEON_RB2D_DC_FLUSH             (3 << 0)
 578 #       define RADEON_RB2D_DC_FREE              (3 << 2)
 579 #       define RADEON_RB2D_DC_FLUSH_ALL         0xf
 580 #       define RADEON_RB2D_DC_BUSY              (1 << 31)
 581 #define RADEON_RB3D_CNTL                0x1c3c
 582 #       define RADEON_ALPHA_BLEND_ENABLE        (1 << 0)
 583 #       define RADEON_PLANE_MASK_ENABLE         (1 << 1)
 584 #       define RADEON_DITHER_ENABLE             (1 << 2)
 585 #       define RADEON_ROUND_ENABLE              (1 << 3)
 586 #       define RADEON_SCALE_DITHER_ENABLE       (1 << 4)
 587 #       define RADEON_DITHER_INIT               (1 << 5)
 588 #       define RADEON_ROP_ENABLE                (1 << 6)
 589 #       define RADEON_STENCIL_ENABLE            (1 << 7)
 590 #       define RADEON_Z_ENABLE                  (1 << 8)
 591 #       define RADEON_ZBLOCK16                  (1 << 15)
 592 #define RADEON_RB3D_DEPTHOFFSET         0x1c24
 593 #define RADEON_RB3D_DEPTHCLEARVALUE     0x3230
 594 #define RADEON_RB3D_DEPTHPITCH          0x1c28
 595 #define RADEON_RB3D_PLANEMASK           0x1d84
 596 #define RADEON_RB3D_STENCILREFMASK      0x1d7c
 597 #define RADEON_RB3D_ZCACHE_MODE         0x3250
 598 #define RADEON_RB3D_ZCACHE_CTLSTAT      0x3254
 599 #       define RADEON_RB3D_ZC_FLUSH             (1 << 0)
 600 #       define RADEON_RB3D_ZC_FREE              (1 << 2)
 601 #       define RADEON_RB3D_ZC_FLUSH_ALL         0x5
 602 #       define RADEON_RB3D_ZC_BUSY              (1 << 31)
 603 #define RADEON_RB3D_DSTCACHE_CTLSTAT            0x325c
 604 #       define RADEON_RB3D_DC_FLUSH             (3 << 0)
 605 #       define RADEON_RB3D_DC_FREE              (3 << 2)
 606 #       define RADEON_RB3D_DC_FLUSH_ALL         0xf
 607 #       define RADEON_RB3D_DC_BUSY              (1 << 31)
 608 #define RADEON_RB3D_ZSTENCILCNTL        0x1c2c
 609 #       define RADEON_Z_TEST_MASK               (7 << 4)
 610 #       define RADEON_Z_TEST_ALWAYS             (7 << 4)
 611 #       define RADEON_Z_HIERARCHY_ENABLE        (1 << 8)
 612 #       define RADEON_STENCIL_TEST_ALWAYS       (7 << 12)
 613 #       define RADEON_STENCIL_S_FAIL_REPLACE    (2 << 16)
 614 #       define RADEON_STENCIL_ZPASS_REPLACE     (2 << 20)
 615 #       define RADEON_STENCIL_ZFAIL_REPLACE     (2 << 24)
 616 #       define RADEON_Z_COMPRESSION_ENABLE      (1 << 28)
 617 #       define RADEON_FORCE_Z_DIRTY             (1 << 29)
 618 #       define RADEON_Z_WRITE_ENABLE            (1 << 30)
 619 #       define RADEON_Z_DECOMPRESSION_ENABLE    (1 << 31)
 620 #define RADEON_RBBM_SOFT_RESET          0x00f0
 621 #       define RADEON_SOFT_RESET_CP             (1 <<  0)
 622 #       define RADEON_SOFT_RESET_HI             (1 <<  1)
 623 #       define RADEON_SOFT_RESET_SE             (1 <<  2)
 624 #       define RADEON_SOFT_RESET_RE             (1 <<  3)
 625 #       define RADEON_SOFT_RESET_PP             (1 <<  4)
 626 #       define RADEON_SOFT_RESET_E2             (1 <<  5)
 627 #       define RADEON_SOFT_RESET_RB             (1 <<  6)
 628 #       define RADEON_SOFT_RESET_HDP            (1 <<  7)
 629 /*
 630  *   6:0  Available slots in the FIFO
 631  *   8    Host Interface active
 632  *   9    CP request active
 633  *   10   FIFO request active
 634  *   11   Host Interface retry active
 635  *   12   CP retry active
 636  *   13   FIFO retry active
 637  *   14   FIFO pipeline busy
 638  *   15   Event engine busy
 639  *   16   CP command stream busy
 640  *   17   2D engine busy
 641  *   18   2D portion of render backend busy
 642  *   20   3D setup engine busy
 643  *   26   GA engine busy
 644  *   27   CBA 2D engine busy
 645  *   31   2D engine busy or 3D engine busy or FIFO not empty or CP busy or
 646  *           command stream queue not empty or Ring Buffer not empty
 647  */
 648 #define RADEON_RBBM_STATUS              0x0e40
 649 /* Same as the previous RADEON_RBBM_STATUS; this is a mirror of that register.  */
 650 /* #define RADEON_RBBM_STATUS           0x1740 */
 651 /* bits 6:0 are dword slots available in the cmd fifo */
 652 #       define RADEON_RBBM_FIFOCNT_MASK         0x007f
 653 #       define RADEON_HIRQ_ON_RBB       (1 <<  8)
 654 #       define RADEON_CPRQ_ON_RBB       (1 <<  9)
 655 #       define RADEON_CFRQ_ON_RBB       (1 << 10)
 656 #       define RADEON_HIRQ_IN_RTBUF     (1 << 11)
 657 #       define RADEON_CPRQ_IN_RTBUF     (1 << 12)
 658 #       define RADEON_CFRQ_IN_RTBUF     (1 << 13)
 659 #       define RADEON_PIPE_BUSY         (1 << 14)
 660 #       define RADEON_ENG_EV_BUSY       (1 << 15)
 661 #       define RADEON_CP_CMDSTRM_BUSY   (1 << 16)
 662 #       define RADEON_E2_BUSY           (1 << 17)
 663 #       define RADEON_RB2D_BUSY         (1 << 18)
 664 #       define RADEON_RB3D_BUSY         (1 << 19) /* not used on r300 */
 665 #       define RADEON_VAP_BUSY          (1 << 20)
 666 #       define RADEON_RE_BUSY           (1 << 21) /* not used on r300 */
 667 #       define RADEON_TAM_BUSY          (1 << 22) /* not used on r300 */
 668 #       define RADEON_TDM_BUSY          (1 << 23) /* not used on r300 */
 669 #       define RADEON_PB_BUSY           (1 << 24) /* not used on r300 */
 670 #       define RADEON_TIM_BUSY          (1 << 25) /* not used on r300 */
 671 #       define RADEON_GA_BUSY           (1 << 26)
 672 #       define RADEON_CBA2D_BUSY        (1 << 27)
 673 #       define RADEON_RBBM_ACTIVE       (1 << 31)
 674 #define RADEON_RE_LINE_PATTERN          0x1cd0
 675 #define RADEON_RE_MISC                  0x26c4
 676 #define RADEON_RE_TOP_LEFT              0x26c0
 677 #define RADEON_RE_WIDTH_HEIGHT          0x1c44
 678 #define RADEON_RE_STIPPLE_ADDR          0x1cc8
 679 #define RADEON_RE_STIPPLE_DATA          0x1ccc
 680
 681 #define RADEON_SCISSOR_TL_0             0x1cd8
 682 #define RADEON_SCISSOR_BR_0             0x1cdc
 683 #define RADEON_SCISSOR_TL_1             0x1ce0
 684 #define RADEON_SCISSOR_BR_1             0x1ce4
 685 #define RADEON_SCISSOR_TL_2             0x1ce8
 686 #define RADEON_SCISSOR_BR_2             0x1cec
 687 #define RADEON_SE_COORD_FMT             0x1c50
 688 #define RADEON_SE_CNTL                  0x1c4c
 689 #       define RADEON_FFACE_CULL_CW             (0 << 0)
 690 #       define RADEON_BFACE_SOLID               (3 << 1)
 691 #       define RADEON_FFACE_SOLID               (3 << 3)
 692 #       define RADEON_FLAT_SHADE_VTX_LAST       (3 << 6)
 693 #       define RADEON_DIFFUSE_SHADE_FLAT        (1 << 8)
 694 #       define RADEON_DIFFUSE_SHADE_GOURAUD     (2 << 8)
 695 #       define RADEON_ALPHA_SHADE_FLAT          (1 << 10)
 696 #       define RADEON_ALPHA_SHADE_GOURAUD       (2 << 10)
 697 #       define RADEON_SPECULAR_SHADE_FLAT       (1 << 12)
 698 #       define RADEON_SPECULAR_SHADE_GOURAUD    (2 << 12)
 699 #       define RADEON_FOG_SHADE_FLAT            (1 << 14)
 700 #       define RADEON_FOG_SHADE_GOURAUD         (2 << 14)
 701 #       define RADEON_VPORT_XY_XFORM_ENABLE     (1 << 24)
 702 #       define RADEON_VPORT_Z_XFORM_ENABLE      (1 << 25)
 703 #       define RADEON_VTX_PIX_CENTER_OGL        (1 << 27)
 704 #       define RADEON_ROUND_MODE_TRUNC          (0 << 28)
 705 #       define RADEON_ROUND_PREC_8TH_PIX        (1 << 30)
 706 #define RADEON_SE_CNTL_STATUS           0x2140
 707 #define RADEON_SE_LINE_WIDTH            0x1db8
 708 #define RADEON_SE_VPORT_XSCALE          0x1d98
 709 #define RADEON_SE_ZBIAS_FACTOR          0x1db0
 710 #define RADEON_SE_TCL_MATERIAL_EMMISSIVE_RED 0x2210
 711 #define RADEON_SE_TCL_OUTPUT_VTX_FMT         0x2254
 712 #define RADEON_SE_TCL_VECTOR_INDX_REG        0x2200
 713 #       define RADEON_VEC_INDX_OCTWORD_STRIDE_SHIFT  16
 714 #       define RADEON_VEC_INDX_DWORD_COUNT_SHIFT     28
 715 #define RADEON_SE_TCL_VECTOR_DATA_REG       0x2204
 716 #define RADEON_SE_TCL_SCALAR_INDX_REG       0x2208
 717 #       define RADEON_SCAL_INDX_DWORD_STRIDE_SHIFT  16
 718 #define RADEON_SE_TCL_SCALAR_DATA_REG       0x220C
 719 #define RADEON_SURFACE_ACCESS_FLAGS     0x0bf8
 720 #define RADEON_SURFACE_ACCESS_CLR       0x0bfc
 721 #define RADEON_SURFACE_CNTL             0x0b00
 722 #       define RADEON_SURF_TRANSLATION_DIS      (1 << 8)
 723 #       define RADEON_NONSURF_AP0_SWP_MASK      (3 << 20)
 724 #       define RADEON_NONSURF_AP0_SWP_LITTLE    (0 << 20)
 725 #       define RADEON_NONSURF_AP0_SWP_BIG16     (1 << 20)
 726 #       define RADEON_NONSURF_AP0_SWP_BIG32     (2 << 20)
 727 #       define RADEON_NONSURF_AP1_SWP_MASK      (3 << 22)
 728 #       define RADEON_NONSURF_AP1_SWP_LITTLE    (0 << 22)
 729 #       define RADEON_NONSURF_AP1_SWP_BIG16     (1 << 22)
 730 #       define RADEON_NONSURF_AP1_SWP_BIG32     (2 << 22)
 731 #define RADEON_SURFACE0_INFO            0x0b0c
 732 #       define RADEON_SURF_PITCHSEL_MASK        (0x1ff << 0)
 733 #       define RADEON_SURF_TILE_MODE_MASK       (3 << 16)
 734 #       define RADEON_SURF_TILE_MODE_MACRO      (0 << 16)
 735 #       define RADEON_SURF_TILE_MODE_MICRO      (1 << 16)
 736 #       define RADEON_SURF_TILE_MODE_32BIT_Z    (2 << 16)
 737 #       define RADEON_SURF_TILE_MODE_16BIT_Z    (3 << 16)
 738 #define RADEON_SURFACE0_LOWER_BOUND     0x0b04
 739 #define RADEON_SURFACE0_UPPER_BOUND     0x0b08
 740 #       define RADEON_SURF_ADDRESS_FIXED_MASK   (0x3ff << 0)
 741 #define RADEON_SURFACE1_INFO            0x0b1c
 742 #define RADEON_SURFACE1_LOWER_BOUND     0x0b14
 743 #define RADEON_SURFACE1_UPPER_BOUND     0x0b18
 744 #define RADEON_SURFACE2_INFO            0x0b2c
 745 #define RADEON_SURFACE2_LOWER_BOUND     0x0b24
 746 #define RADEON_SURFACE2_UPPER_BOUND     0x0b28
 747 #define RADEON_SURFACE3_INFO            0x0b3c
 748 #define RADEON_SURFACE3_LOWER_BOUND     0x0b34
 749 #define RADEON_SURFACE3_UPPER_BOUND     0x0b38
 750 #define RADEON_SURFACE4_INFO            0x0b4c
 751 #define RADEON_SURFACE4_LOWER_BOUND     0x0b44
 752 #define RADEON_SURFACE4_UPPER_BOUND     0x0b48
 753 #define RADEON_SURFACE5_INFO            0x0b5c
 754 #define RADEON_SURFACE5_LOWER_BOUND     0x0b54
 755 #define RADEON_SURFACE5_UPPER_BOUND     0x0b58
 756 #define RADEON_SURFACE6_INFO            0x0b6c
 757 #define RADEON_SURFACE6_LOWER_BOUND     0x0b64
 758 #define RADEON_SURFACE6_UPPER_BOUND     0x0b68
 759 #define RADEON_SURFACE7_INFO            0x0b7c
 760 #define RADEON_SURFACE7_LOWER_BOUND     0x0b74
 761 #define RADEON_SURFACE7_UPPER_BOUND     0x0b78
 762 #define RADEON_SW_SEMAPHORE             0x013c
 763
 764 #define RADEON_WAIT_UNTIL               0x1720
 765 #       define RADEON_WAIT_CRTC_PFLIP           (1 << 0)
 766 #       define RADEON_WAIT_2D_IDLE              (1 << 14)
 767 #       define RADEON_WAIT_3D_IDLE              (1 << 15)
 768 #       define RADEON_WAIT_2D_IDLECLEAN         (1 << 16)
 769 #       define RADEON_WAIT_3D_IDLECLEAN         (1 << 17)
 770 #       define RADEON_WAIT_HOST_IDLECLEAN       (1 << 18)
 771
 772 #define RADEON_RB3D_ZMASKOFFSET         0x3234
 773 #define RADEON_RB3D_ZSTENCILCNTL        0x1c2c
 774 #       define RADEON_DEPTH_FORMAT_16BIT_INT_Z  (0 << 0)
 775 #       define RADEON_DEPTH_FORMAT_24BIT_INT_Z  (2 << 0)
 776
 777 /* CP registers */
 778 #define RADEON_CP_ME_RAM_ADDR           0x07d4
 779 #define RADEON_CP_ME_RAM_RADDR          0x07d8
 780 #define RADEON_CP_ME_RAM_DATAH          0x07dc
 781 #define RADEON_CP_ME_RAM_DATAL          0x07e0
 782
 783 #define RADEON_CP_RB_BASE               0x0700
 784 #define RADEON_CP_RB_CNTL               0x0704
 785 #       define RADEON_BUF_SWAP_32BIT            (2 << 16)
 786 #       define RADEON_RB_NO_UPDATE              (1 << 27)
 787 #define RADEON_CP_RB_RPTR_ADDR          0x070c
 788 #define RADEON_CP_RB_RPTR               0x0710
 789 #define RADEON_CP_RB_WPTR               0x0714
 790
 791 #define RADEON_CP_RB_WPTR_DELAY         0x0718
 792 #       define RADEON_PRE_WRITE_TIMER_SHIFT     0
 793 #       define RADEON_PRE_WRITE_LIMIT_SHIFT     23
 794
 795 #define RADEON_CP_IB_BASE               0x0738
 796
 797 #define RADEON_CP_CSQ_CNTL              0x0740
 798 #       define RADEON_CSQ_CNT_PRIMARY_MASK      (0xff << 0)
 799 #       define RADEON_CSQ_PRIDIS_INDDIS         (0 << 28)
 800 #       define RADEON_CSQ_PRIPIO_INDDIS         (1 << 28)
 801 #       define RADEON_CSQ_PRIBM_INDDIS          (2 << 28)
 802 #       define RADEON_CSQ_PRIPIO_INDBM          (3 << 28)
 803 #       define RADEON_CSQ_PRIBM_INDBM           (4 << 28)
 804 #       define RADEON_CSQ_PRIPIO_INDPIO         (15 << 28)
 805
 806 #define RADEON_AIC_CNTL                 0x01d0
 807 #       define RADEON_PCIGART_TRANSLATE_EN      (1 << 0)
 808 #define RADEON_AIC_STAT                 0x01d4
 809 #define RADEON_AIC_PT_BASE              0x01d8
 810 #define RADEON_AIC_LO_ADDR              0x01dc
 811 #define RADEON_AIC_HI_ADDR              0x01e0
 812 #define RADEON_AIC_TLB_ADDR             0x01e4
 813 #define RADEON_AIC_TLB_DATA             0x01e8
 814
 815 /* CP command packets */
 816 #define RADEON_CP_PACKET0               0x00000000
 817 #       define RADEON_ONE_REG_WR                (1 << 15)
 818 #define RADEON_CP_PACKET1               0x40000000
 819 #define RADEON_CP_PACKET2               0x80000000
 820 #define RADEON_CP_PACKET3               0xC0000000
 821 #       define RADEON_CP_NOP                    0x00001000
 822 #       define RADEON_CP_NEXT_CHAR              0x00001900
 823 #       define RADEON_CP_PLY_NEXTSCAN           0x00001D00
 824 #       define RADEON_CP_SET_SCISSORS           0x00001E00
 825              /* GEN_INDX_PRIM is unsupported starting with R300 */
 826 #       define RADEON_3D_RNDR_GEN_INDX_PRIM     0x00002300
 827 #       define RADEON_WAIT_FOR_IDLE             0x00002600
 828 #       define RADEON_3D_DRAW_VBUF              0x00002800
 829 #       define RADEON_3D_DRAW_IMMD              0x00002900
 830 #       define RADEON_3D_DRAW_INDX              0x00002A00
 831 #       define RADEON_CP_LOAD_PALETTE           0x00002C00
 832 #       define RADEON_3D_LOAD_VBPNTR            0x00002F00
 833 #       define RADEON_MPEG_IDCT_MACROBLOCK      0x00003000
 834 #       define RADEON_MPEG_IDCT_MACROBLOCK_REV  0x00003100
 835 #       define RADEON_3D_CLEAR_ZMASK            0x00003200
 836 #       define RADEON_CP_INDX_BUFFER            0x00003300
 837 #       define RADEON_CP_3D_DRAW_VBUF_2         0x00003400
 838 #       define RADEON_CP_3D_DRAW_IMMD_2         0x00003500
 839 #       define RADEON_CP_3D_DRAW_INDX_2         0x00003600
 840 #       define RADEON_3D_CLEAR_HIZ              0x00003700
 841 #       define RADEON_CP_3D_CLEAR_CMASK         0x00003802
 842 #       define RADEON_CNTL_HOSTDATA_BLT         0x00009400
 843 #       define RADEON_CNTL_PAINT_MULTI          0x00009A00
 844 #       define RADEON_CNTL_BITBLT_MULTI         0x00009B00
 845 #       define RADEON_CNTL_SET_SCISSORS         0xC0001E00
 846
 847 #define RADEON_CP_PACKET_MASK           0xC0000000
 848 #define RADEON_CP_PACKET_COUNT_MASK     0x3fff0000
 849 #define RADEON_CP_PACKET0_REG_MASK      0x000007ff
 850 #define RADEON_CP_PACKET1_REG0_MASK     0x000007ff
 851 #define RADEON_CP_PACKET1_REG1_MASK     0x003ff800
 852
 853 #define RADEON_VTX_Z_PRESENT                    (1 << 31)
 854 #define RADEON_VTX_PKCOLOR_PRESENT              (1 << 3)
 855
 856 #define RADEON_PRIM_TYPE_NONE                   (0 << 0)
 857 #define RADEON_PRIM_TYPE_POINT                  (1 << 0)
 858 #define RADEON_PRIM_TYPE_LINE                   (2 << 0)
 859 #define RADEON_PRIM_TYPE_LINE_STRIP             (3 << 0)
 860 #define RADEON_PRIM_TYPE_TRI_LIST               (4 << 0)
 861 #define RADEON_PRIM_TYPE_TRI_FAN                (5 << 0)
 862 #define RADEON_PRIM_TYPE_TRI_STRIP              (6 << 0)
 863 #define RADEON_PRIM_TYPE_TRI_TYPE2              (7 << 0)
 864 #define RADEON_PRIM_TYPE_RECT_LIST              (8 << 0)
 865 #define RADEON_PRIM_TYPE_3VRT_POINT_LIST        (9 << 0)
 866 #define RADEON_PRIM_TYPE_3VRT_LINE_LIST         (10 << 0)
 867 #define RADEON_PRIM_TYPE_MASK                   0xf
 868 #define RADEON_PRIM_WALK_IND                    (1 << 4)
 869 #define RADEON_PRIM_WALK_LIST                   (2 << 4)
 870 #define RADEON_PRIM_WALK_RING                   (3 << 4)
 871 #define RADEON_COLOR_ORDER_BGRA                 (0 << 6)
 872 #define RADEON_COLOR_ORDER_RGBA                 (1 << 6)
 873 #define RADEON_MAOS_ENABLE                      (1 << 7)
 874 #define RADEON_VTX_FMT_R128_MODE                (0 << 8)
 875 #define RADEON_VTX_FMT_RADEON_MODE              (1 << 8)
 876 #define RADEON_NUM_VERTICES_SHIFT               16
 877
 878 #define RADEON_COLOR_FORMAT_CI8         2
 879 #define RADEON_COLOR_FORMAT_ARGB1555    3
 880 #define RADEON_COLOR_FORMAT_RGB565      4
 881 #define RADEON_COLOR_FORMAT_ARGB8888    6
 882 #define RADEON_COLOR_FORMAT_RGB332      7
 883 #define RADEON_COLOR_FORMAT_RGB8        9
 884 #define RADEON_COLOR_FORMAT_ARGB4444    15
 885
 886 #define RADEON_TXFORMAT_I8              0
 887 #define RADEON_TXFORMAT_AI88            1
 888 #define RADEON_TXFORMAT_RGB332          2
 889 #define RADEON_TXFORMAT_ARGB1555        3
 890 #define RADEON_TXFORMAT_RGB565          4
 891 #define RADEON_TXFORMAT_ARGB4444        5
 892 #define RADEON_TXFORMAT_ARGB8888        6
 893 #define RADEON_TXFORMAT_RGBA8888        7
 894 #define RADEON_TXFORMAT_Y8              8
 895 #define RADEON_TXFORMAT_VYUY422         10
 896 #define RADEON_TXFORMAT_YVYU422         11
 897 #define RADEON_TXFORMAT_DXT1            12
 898 #define RADEON_TXFORMAT_DXT23           14
 899 #define RADEON_TXFORMAT_DXT45           15
 900
 901 #define R200_PP_TXCBLEND_0                0x2f00
 902 #define R200_PP_TXCBLEND_1                0x2f10
 903 #define R200_PP_TXCBLEND_2                0x2f20
 904 #define R200_PP_TXCBLEND_3                0x2f30
 905 #define R200_PP_TXCBLEND_4                0x2f40
 906 #define R200_PP_TXCBLEND_5                0x2f50
 907 #define R200_PP_TXCBLEND_6                0x2f60
 908 #define R200_PP_TXCBLEND_7                0x2f70
 909 #define R200_SE_TCL_LIGHT_MODEL_CTL_0     0x2268
 910 #define R200_PP_TFACTOR_0                 0x2ee0
 911 #define R200_SE_VTX_FMT_0                 0x2088
 912 #define R200_SE_VAP_CNTL                  0x2080
 913 #define R200_SE_TCL_MATRIX_SEL_0          0x2230
 914 #define R200_SE_TCL_TEX_PROC_CTL_2        0x22a8
 915 #define R200_SE_TCL_UCP_VERT_BLEND_CTL    0x22c0
 916 #define R200_PP_TXFILTER_5                0x2ca0
 917 #define R200_PP_TXFILTER_4                0x2c80
 918 #define R200_PP_TXFILTER_3                0x2c60
 919 #define R200_PP_TXFILTER_2                0x2c40
 920 #define R200_PP_TXFILTER_1                0x2c20
 921 #define R200_PP_TXFILTER_0                0x2c00
 922 #define R200_PP_TXOFFSET_5                0x2d78
 923 #define R200_PP_TXOFFSET_4                0x2d60
 924 #define R200_PP_TXOFFSET_3                0x2d48
 925 #define R200_PP_TXOFFSET_2                0x2d30
 926 #define R200_PP_TXOFFSET_1                0x2d18
 927 #define R200_PP_TXOFFSET_0                0x2d00
 928
 929 #define R200_PP_CUBIC_FACES_0             0x2c18
 930 #define R200_PP_CUBIC_FACES_1             0x2c38
 931 #define R200_PP_CUBIC_FACES_2             0x2c58
 932 #define R200_PP_CUBIC_FACES_3             0x2c78
 933 #define R200_PP_CUBIC_FACES_4             0x2c98
 934 #define R200_PP_CUBIC_FACES_5             0x2cb8
 935 #define R200_PP_CUBIC_OFFSET_F1_0         0x2d04
 936 #define R200_PP_CUBIC_OFFSET_F2_0         0x2d08
 937 #define R200_PP_CUBIC_OFFSET_F3_0         0x2d0c
 938 #define R200_PP_CUBIC_OFFSET_F4_0         0x2d10
 939 #define R200_PP_CUBIC_OFFSET_F5_0         0x2d14
 940 #define R200_PP_CUBIC_OFFSET_F1_1         0x2d1c
 941 #define R200_PP_CUBIC_OFFSET_F2_1         0x2d20
 942 #define R200_PP_CUBIC_OFFSET_F3_1         0x2d24
 943 #define R200_PP_CUBIC_OFFSET_F4_1         0x2d28
 944 #define R200_PP_CUBIC_OFFSET_F5_1         0x2d2c
 945 #define R200_PP_CUBIC_OFFSET_F1_2         0x2d34
 946 #define R200_PP_CUBIC_OFFSET_F2_2         0x2d38
 947 #define R200_PP_CUBIC_OFFSET_F3_2         0x2d3c
 948 #define R200_PP_CUBIC_OFFSET_F4_2         0x2d40
 949 #define R200_PP_CUBIC_OFFSET_F5_2         0x2d44
 950 #define R200_PP_CUBIC_OFFSET_F1_3         0x2d4c
 951 #define R200_PP_CUBIC_OFFSET_F2_3         0x2d50
 952 #define R200_PP_CUBIC_OFFSET_F3_3         0x2d54
 953 #define R200_PP_CUBIC_OFFSET_F4_3         0x2d58
 954 #define R200_PP_CUBIC_OFFSET_F5_3         0x2d5c
 955 #define R200_PP_CUBIC_OFFSET_F1_4         0x2d64
 956 #define R200_PP_CUBIC_OFFSET_F2_4         0x2d68
 957 #define R200_PP_CUBIC_OFFSET_F3_4         0x2d6c
 958 #define R200_PP_CUBIC_OFFSET_F4_4         0x2d70
 959 #define R200_PP_CUBIC_OFFSET_F5_4         0x2d74
 960 #define R200_PP_CUBIC_OFFSET_F1_5         0x2d7c
 961 #define R200_PP_CUBIC_OFFSET_F2_5         0x2d80
 962 #define R200_PP_CUBIC_OFFSET_F3_5         0x2d84
 963 #define R200_PP_CUBIC_OFFSET_F4_5         0x2d88
 964 #define R200_PP_CUBIC_OFFSET_F5_5         0x2d8c
 965
 966 #define R200_RE_AUX_SCISSOR_CNTL          0x26f0
 967 #define R200_SE_VTE_CNTL                  0x20b0
 968 #define R200_SE_TCL_OUTPUT_VTX_COMP_SEL   0x2250
 969 #define R200_PP_TAM_DEBUG3                0x2d9c
 970 #define R200_PP_CNTL_X                    0x2cc4
 971 #define R200_SE_VAP_CNTL_STATUS           0x2140
 972 #define R200_RE_SCISSOR_TL_0              0x1cd8
 973 #define R200_RE_SCISSOR_TL_1              0x1ce0
 974 #define R200_RE_SCISSOR_TL_2              0x1ce8
 975 #define R200_RB3D_DEPTHXY_OFFSET          0x1d60
 976 #define R200_RE_AUX_SCISSOR_CNTL          0x26f0
 977 #define R200_SE_VTX_STATE_CNTL            0x2180
 978 #define R200_RE_POINTSIZE                 0x2648
 979 #define R200_SE_TCL_INPUT_VTX_VECTOR_ADDR_0 0x2254
 980
 981 #define RADEON_PP_TEX_SIZE_0                0x1d04      /* NPOT */
 982 #define RADEON_PP_TEX_SIZE_1                0x1d0c
 983 #define RADEON_PP_TEX_SIZE_2                0x1d14
 984
 985 #define RADEON_PP_CUBIC_FACES_0             0x1d24
 986 #define RADEON_PP_CUBIC_FACES_1             0x1d28
 987 #define RADEON_PP_CUBIC_FACES_2             0x1d2c
 988 #define RADEON_PP_CUBIC_OFFSET_T0_0         0x1dd0      /* bits [31:5] */
 989 #define RADEON_PP_CUBIC_OFFSET_T1_0         0x1e00
 990 #define RADEON_PP_CUBIC_OFFSET_T2_0         0x1e14
 991
 992 #define RADEON_SE_TCL_STATE_FLUSH           0x2284
 993
 994 #define SE_VAP_CNTL__TCL_ENA_MASK                          0x00000001
 995 #define SE_VAP_CNTL__FORCE_W_TO_ONE_MASK                   0x00010000
 996 #define SE_VAP_CNTL__VF_MAX_VTX_NUM__SHIFT                 0x00000012
 997 #define SE_VTE_CNTL__VTX_XY_FMT_MASK                       0x00000100
 998 #define SE_VTE_CNTL__VTX_Z_FMT_MASK                        0x00000200
 999 #define SE_VTX_FMT_0__VTX_Z0_PRESENT_MASK                  0x00000001
1000 #define SE_VTX_FMT_0__VTX_W0_PRESENT_MASK                  0x00000002
1001 #define SE_VTX_FMT_0__VTX_COLOR_0_FMT__SHIFT               0x0000000b
1002 #define R200_3D_DRAW_IMMD_2      0xC0003500
1003 #define R200_SE_VTX_FMT_1                 0x208c
1004 #define R200_RE_CNTL                      0x1c50
1005
1006 #define R200_RB3D_BLENDCOLOR              0x3218
1007
1008 #define R200_SE_TCL_POINT_SPRITE_CNTL     0x22c4
1009
1010 #define R200_PP_TRI_PERF                  0x2cf8
1011
1012 #define R200_PP_AFS_0                     0x2f80
1013 #define R200_PP_AFS_1                     0x2f00 /* same as txcblend_0 */
1014
1015 #define R200_VAP_PVS_CNTL_1               0x22D0
1016
1017 /* MPEG settings from VHA code */
1018 #define RADEON_VHA_SETTO16_1                       0x2694
1019 #define RADEON_VHA_SETTO16_2                       0x2680
1020 #define RADEON_VHA_SETTO0_1                        0x1840
1021 #define RADEON_VHA_FB_OFFSET                       0x19e4
1022 #define RADEON_VHA_SETTO1AND70S                    0x19d8
1023 #define RADEON_VHA_DST_PITCH                       0x1408
1024
1025 // set as reference header
1026 #define RADEON_VHA_BACKFRAME0_OFF_Y              0x1840
1027 #define RADEON_VHA_BACKFRAME1_OFF_PITCH_Y        0x1844
1028 #define RADEON_VHA_BACKFRAME0_OFF_U              0x1848
1029 #define RADEON_VHA_BACKFRAME1_OFF_PITCH_U        0x184c
1030 #define RADOEN_VHA_BACKFRAME0_OFF_V              0x1850
1031 #define RADEON_VHA_BACKFRAME1_OFF_PITCH_V        0x1854
1032 #define RADEON_VHA_FORWFRAME0_OFF_Y              0x1858
1033 #define RADEON_VHA_FORWFRAME1_OFF_PITCH_Y        0x185c
1034 #define RADEON_VHA_FORWFRAME0_OFF_U              0x1860
1035 #define RADEON_VHA_FORWFRAME1_OFF_PITCH_U        0x1864
1036 #define RADEON_VHA_FORWFRAME0_OFF_V              0x1868
1037 #define RADEON_VHA_FORWFRAME0_OFF_PITCH_V        0x1880
1038 #define RADEON_VHA_BACKFRAME0_OFF_Y_2            0x1884
1039 #define RADEON_VHA_BACKFRAME1_OFF_PITCH_Y_2      0x1888
1040 #define RADEON_VHA_BACKFRAME0_OFF_U_2            0x188c
1041 #define RADEON_VHA_BACKFRAME1_OFF_PITCH_U_2      0x1890
1042 #define RADEON_VHA_BACKFRAME0_OFF_V_2            0x1894
1043 #define RADEON_VHA_BACKFRAME1_OFF_PITCH_V_2      0x1898
1044
1045
1046
1047 /* Constants */
1048 #define RADEON_MAX_USEC_TIMEOUT         100000  /* 100 ms */
1049
1050 #define RADEON_LAST_FRAME_REG           RADEON_SCRATCH_REG0
1051 #define RADEON_LAST_DISPATCH_REG        RADEON_SCRATCH_REG1
1052 #define RADEON_LAST_CLEAR_REG           RADEON_SCRATCH_REG2
1053 #define RADEON_LAST_SWI_REG             RADEON_SCRATCH_REG3
1054 #define RADEON_LAST_DISPATCH            1
1055
1056 #define RADEON_MAX_VB_AGE               0x7fffffff
1057 #define RADEON_MAX_VB_VERTS             (0xffff)
1058
1059 #define RADEON_RING_HIGH_MARK           128
1060
1061 #define RADEON_PCIGART_TABLE_SIZE      (32*1024)
1062
1063 #define RADEON_READ(reg)        DRM_READ32(  dev_priv->mmio, (reg) )
1064 #define RADEON_WRITE(reg,val)   DRM_WRITE32( dev_priv->mmio, (reg), (val) )
1065 #define RADEON_READ8(reg)       DRM_READ8(  dev_priv->mmio, (reg) )
1066 #define RADEON_WRITE8(reg,val)  DRM_WRITE8( dev_priv->mmio, (reg), (val) )
1067
1068 #define RADEON_WRITE_PLL( addr, val )                                   \
1069 do {                                                                    \
1070         RADEON_WRITE8( RADEON_CLOCK_CNTL_INDEX,                         \
1071                        ((addr) & 0x1f) | RADEON_PLL_WR_EN );            \
1072         RADEON_WRITE( RADEON_CLOCK_CNTL_DATA, (val) );                  \
1073 } while (0)
1074
1075 #define RADEON_WRITE_IGPGART( addr, val )                               \
1076 do {                                                                    \
1077         RADEON_WRITE( RADEON_IGPGART_INDEX,                             \
1078                         ((addr) & 0x7f) | (1 << 8));                    \
1079         RADEON_WRITE( RADEON_IGPGART_DATA, (val) );                     \
1080         RADEON_WRITE( RADEON_IGPGART_INDEX, 0x7f );                     \
1081 } while (0)
1082
1083 #define RADEON_WRITE_PCIE( addr, val )                                  \
1084 do {                                                                    \
1085         RADEON_WRITE8( RADEON_PCIE_INDEX,                               \
1086                         ((addr) & 0xff));                               \
1087         RADEON_WRITE( RADEON_PCIE_DATA, (val) );                        \
1088 } while (0)
1089
1090 #define CP_PACKET0( reg, n )                                            \
1091         (RADEON_CP_PACKET0 | ((n) << 16) | ((reg) >> 2))
1092 #define CP_PACKET0_TABLE( reg, n )                                      \
1093         (RADEON_CP_PACKET0 | RADEON_ONE_REG_WR | ((n) << 16) | ((reg) >> 2))
1094 #define CP_PACKET1( reg0, reg1 )                                        \
1095         (RADEON_CP_PACKET1 | (((reg1) >> 2) << 15) | ((reg0) >> 2))
1096 #define CP_PACKET2()                                                    \
1097         (RADEON_CP_PACKET2)
1098 #define CP_PACKET3( pkt, n )                                            \
1099         (RADEON_CP_PACKET3 | (pkt) | ((n) << 16))
1100
1101 /* ================================================================
1102  * Engine control helper macros
1103  */
1104
1105 #define RADEON_WAIT_UNTIL_2D_IDLE() do {                                \
1106         OUT_RING( CP_PACKET0( RADEON_WAIT_UNTIL, 0 ) );                 \
1107         OUT_RING( (RADEON_WAIT_2D_IDLECLEAN |                           \
1108                    RADEON_WAIT_HOST_IDLECLEAN) );                       \
1109 } while (0)
1110
1111 #define RADEON_WAIT_UNTIL_3D_IDLE() do {                                \
1112         OUT_RING( CP_PACKET0( RADEON_WAIT_UNTIL, 0 ) );                 \
1113         OUT_RING( (RADEON_WAIT_3D_IDLECLEAN |                           \
1114                    RADEON_WAIT_HOST_IDLECLEAN) );                       \
1115 } while (0)
1116
1117 #define RADEON_WAIT_UNTIL_IDLE() do {                                   \
1118         OUT_RING( CP_PACKET0( RADEON_WAIT_UNTIL, 0 ) );                 \
1119         OUT_RING( (RADEON_WAIT_2D_IDLECLEAN |                           \
1120                    RADEON_WAIT_3D_IDLECLEAN |                           \
1121                    RADEON_WAIT_HOST_IDLECLEAN) );                       \
1122 } while (0)
1123
1124 #define RADEON_WAIT_UNTIL_PAGE_FLIPPED() do {                           \
1125         OUT_RING( CP_PACKET0( RADEON_WAIT_UNTIL, 0 ) );                 \
1126         OUT_RING( RADEON_WAIT_CRTC_PFLIP );                             \
1127 } while (0)
1128
1129 #define RADEON_FLUSH_CACHE() do {                                       \
1130         OUT_RING( CP_PACKET0( RADEON_RB3D_DSTCACHE_CTLSTAT, 0 ) );      \
1131         OUT_RING( RADEON_RB3D_DC_FLUSH );                               \
1132 } while (0)
1133
1134 #define RADEON_PURGE_CACHE() do {                                       \
1135         OUT_RING( CP_PACKET0( RADEON_RB3D_DSTCACHE_CTLSTAT, 0 ) );      \
1136         OUT_RING( RADEON_RB3D_DC_FLUSH_ALL );                           \
1137 } while (0)
1138
1139 #define RADEON_FLUSH_ZCACHE() do {                                      \
1140         OUT_RING( CP_PACKET0( RADEON_RB3D_ZCACHE_CTLSTAT, 0 ) );        \
1141         OUT_RING( RADEON_RB3D_ZC_FLUSH );                               \
1142 } while (0)
1143
1144 #define RADEON_PURGE_ZCACHE() do {                                      \
1145         OUT_RING( CP_PACKET0( RADEON_RB3D_ZCACHE_CTLSTAT, 0 ) );        \
1146         OUT_RING( RADEON_RB3D_ZC_FLUSH_ALL );                           \
1147 } while (0)
1148
1149 /* ================================================================
1150  * Misc helper macros
1151  */
1152
1153 /* Perfbox functionality only.
1154  */
1155 #define RING_SPACE_TEST_WITH_RETURN( dev_priv )                         \
1156 do {                                                                    \
1157         if (!(dev_priv->stats.boxes & RADEON_BOX_DMA_IDLE)) {           \
1158                 u32 head = GET_RING_HEAD( dev_priv );                   \
1159                 if (head == dev_priv->ring.tail)                        \
1160                         dev_priv->stats.boxes |= RADEON_BOX_DMA_IDLE;   \
1161         }                                                               \
1162 } while (0)
1163
1164 #define VB_AGE_TEST_WITH_RETURN( dev_priv )                             \
1165 do {                                                                    \
1166         drm_radeon_sarea_t *sarea_priv = dev_priv->sarea_priv;          \
1167         if ( sarea_priv->last_dispatch >= RADEON_MAX_VB_AGE ) {         \
1168                 int __ret = radeon_do_cp_idle( dev_priv );              \
1169                 if ( __ret ) return __ret;                              \
1170                 sarea_priv->last_dispatch = 0;                          \
1171                 radeon_freelist_reset( dev );                           \
1172         }                                                               \
1173 } while (0)
1174
1175 #define RADEON_DISPATCH_AGE( age ) do {                                 \
1176         OUT_RING( CP_PACKET0( RADEON_LAST_DISPATCH_REG, 0 ) );          \
1177         OUT_RING( age );                                                \
1178 } while (0)
1179
1180 #define RADEON_FRAME_AGE( age ) do {                                    \
1181         OUT_RING( CP_PACKET0( RADEON_LAST_FRAME_REG, 0 ) );             \
1182         OUT_RING( age );                                                \
1183 } while (0)
1184
1185 #define RADEON_CLEAR_AGE( age ) do {                                    \
1186         OUT_RING( CP_PACKET0( RADEON_LAST_CLEAR_REG, 0 ) );             \
1187         OUT_RING( age );                                                \
1188 } while (0)
1189
1190 /* ================================================================
1191  * Ring control
1192  */
1193
1194 #define RADEON_VERBOSE  0
1195
1196 #define RING_LOCALS     int write, _nr; unsigned int mask; u32 *ring;
1197
1198 #define BEGIN_RING( n ) do {                                            \
1199         if ( RADEON_VERBOSE ) {                                         \
1200                 DRM_INFO( "BEGIN_RING( %d ) in %s\n",                   \
1201                            n, __FUNCTION__ );                           \
1202         }                                                               \
1203         if ( dev_priv->ring.space <= (n) * sizeof(u32) ) {              \
1204                 COMMIT_RING();                                          \
1205                 radeon_wait_ring( dev_priv, (n) * sizeof(u32) );        \
1206         }                                                               \
1207         _nr = n; dev_priv->ring.space -= (n) * sizeof(u32);             \
1208         ring = dev_priv->ring.start;                                    \
1209         write = dev_priv->ring.tail;                                    \
1210         mask = dev_priv->ring.tail_mask;                                \
1211 } while (0)
1212
1213 #define ADVANCE_RING() do {                                             \
1214         if ( RADEON_VERBOSE ) {                                         \
1215                 DRM_INFO( "ADVANCE_RING() wr=0x%06x tail=0x%06x\n",     \
1216                           write, dev_priv->ring.tail );                 \
1217         }                                                               \
1218         if (((dev_priv->ring.tail + _nr) & mask) != write) {            \
1219                 DRM_ERROR(                                              \
1220                         "ADVANCE_RING(): mismatch: nr: %x write: %x line: %d\n",        \
1221                         ((dev_priv->ring.tail + _nr) & mask),           \
1222                         write, __LINE__);                                               \
1223         } else                                                          \
1224                 dev_priv->ring.tail = write;                            \
1225 } while (0)
1226
1227 #define COMMIT_RING() do {                                              \
1228         /* Flush writes to ring */                                      \
1229         DRM_MEMORYBARRIER();                                            \
1230         GET_RING_HEAD( dev_priv );                                      \
1231         RADEON_WRITE( RADEON_CP_RB_WPTR, dev_priv->ring.tail );         \
1232         /* read from PCI bus to ensure correct posting */               \
1233         RADEON_READ( RADEON_CP_RB_RPTR );                               \
1234 } while (0)
1235
1236 #define OUT_RING( x ) do {                                              \
1237         if ( RADEON_VERBOSE ) {                                         \
1238                 DRM_INFO( "   OUT_RING( 0x%08x ) at 0x%x\n",            \
1239                            (unsigned int)(x), write );                  \
1240         }                                                               \
1241         ring[write++] = (x);                                            \
1242         write &= mask;                                                  \
1243 } while (0)
1244
1245 #define OUT_RING_REG( reg, val ) do {                                   \
1246         OUT_RING( CP_PACKET0( reg, 0 ) );                               \
1247         OUT_RING( val );                                                \
1248 } while (0)
1249
1250 #define OUT_RING_TABLE( tab, sz ) do {                          \
1251         int _size = (sz);                                       \
1252         int *_tab = (int *)(tab);                               \
1253                                                                 \
1254         if (write + _size > mask) {                             \
1255                 int _i = (mask+1) - write;                      \
1256                 _size -= _i;                                    \
1257                 while (_i > 0) {                                \
1258                         *(int *)(ring + write) = *_tab++;       \
1259                         write++;                                \
1260                         _i--;                                   \
1261                 }                                               \
1262                 write = 0;                                      \
1263                 _tab += _i;                                     \
1264         }                                                       \
1265         while (_size > 0) {                                     \
1266                 *(ring + write) = *_tab++;                      \
1267                 write++;                                        \
1268                 _size--;                                        \
1269         }                                                       \
1270         write &= mask;                                          \
1271 } while (0)
1272
1273 #endif                          /* __RADEON_DRV_H__ */