shared-core/radeon_drv.h

   1 /* radeon_drv.h -- Private header for radeon driver -*- linux-c -*-
   2  *
   3  * Copyright 1999 Precision Insight, Inc., Cedar Park, Texas.
   4  * Copyright 2000 VA Linux Systems, Inc., Fremont, California.
   5  * All rights reserved.
   6  *
   7  * Permission is hereby granted, free of charge, to any person obtaining a
   8  * copy of this software and associated documentation files (the "Software"),
   9  * to deal in the Software without restriction, including without limitation
  10  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  11  * and/or sell copies of the Software, and to permit persons to whom the
  12  * Software is furnished to do so, subject to the following conditions:
  13  *
  14  * The above copyright notice and this permission notice (including the next
  15  * paragraph) shall be included in all copies or substantial portions of the
  16  * Software.
  17  *
  18  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  19  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  20  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  21  * PRECISION INSIGHT AND/OR ITS SUPPLIERS BE LIABLE FOR ANY CLAIM, DAMAGES OR
  22  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  23  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
  24  * DEALINGS IN THE SOFTWARE.
  25  *
  26  * Authors:
  27  *    Kevin E. Martin <martin@valinux.com>
  28  *    Gareth Hughes <gareth@valinux.com>
  29  */
  30
  31 #ifndef __RADEON_DRV_H__
  32 #define __RADEON_DRV_H__
  33
  34 #include "atom.h"
  35 /* General customization:
  36  */
  37
  38 #define DRIVER_AUTHOR           "Gareth Hughes, Keith Whitwell, others."
  39
  40 #define DRIVER_NAME             "radeon"
  41 #define DRIVER_DESC             "ATI Radeon"
  42 #define DRIVER_DATE             "20080613"
  43
  44 /* Interface history:
  45  *
  46  * 1.1 - ??
  47  * 1.2 - Add vertex2 ioctl (keith)
  48  *     - Add stencil capability to clear ioctl (gareth, keith)
  49  *     - Increase MAX_TEXTURE_LEVELS (brian)
  50  * 1.3 - Add cmdbuf ioctl (keith)
  51  *     - Add support for new radeon packets (keith)
  52  *     - Add getparam ioctl (keith)
  53  *     - Add flip-buffers ioctl, deprecate fullscreen foo (keith).
  54  * 1.4 - Add scratch registers to get_param ioctl.
  55  * 1.5 - Add r200 packets to cmdbuf ioctl
  56  *     - Add r200 function to init ioctl
  57  *     - Add 'scalar2' instruction to cmdbuf
  58  * 1.6 - Add static GART memory manager
  59  *       Add irq handler (won't be turned on unless X server knows to)
  60  *       Add irq ioctls and irq_active getparam.
  61  *       Add wait command for cmdbuf ioctl
  62  *       Add GART offset query for getparam
  63  * 1.7 - Add support for cube map registers: R200_PP_CUBIC_FACES_[0..5]
  64  *       and R200_PP_CUBIC_OFFSET_F1_[0..5].
  65  *       Added packets R200_EMIT_PP_CUBIC_FACES_[0..5] and
  66  *       R200_EMIT_PP_CUBIC_OFFSETS_[0..5].  (brian)
  67  * 1.8 - Remove need to call cleanup ioctls on last client exit (keith)
  68  *       Add 'GET' queries for starting additional clients on different VT's.
  69  * 1.9 - Add DRM_IOCTL_RADEON_CP_RESUME ioctl.
  70  *       Add texture rectangle support for r100.
  71  * 1.10- Add SETPARAM ioctl; first parameter to set is FB_LOCATION, which
  72  *       clients use to tell the DRM where they think the framebuffer is
  73  *       located in the card's address space
  74  * 1.11- Add packet R200_EMIT_RB3D_BLENDCOLOR to support GL_EXT_blend_color
  75  *       and GL_EXT_blend_[func|equation]_separate on r200
  76  * 1.12- Add R300 CP microcode support - this just loads the CP on r300
  77  *       (No 3D support yet - just microcode loading).
  78  * 1.13- Add packet R200_EMIT_TCL_POINT_SPRITE_CNTL for ARB_point_parameters
  79  *     - Add hyperz support, add hyperz flags to clear ioctl.
  80  * 1.14- Add support for color tiling
  81  *     - Add R100/R200 surface allocation/free support
  82  * 1.15- Add support for texture micro tiling
  83  *     - Add support for r100 cube maps
  84  * 1.16- Add R200_EMIT_PP_TRI_PERF_CNTL packet to support brilinear
  85  *       texture filtering on r200
  86  * 1.17- Add initial support for R300 (3D).
  87  * 1.18- Add support for GL_ATI_fragment_shader, new packets
  88  *       R200_EMIT_PP_AFS_0/1, R200_EMIT_PP_TXCTLALL_0-5 (replaces
  89  *       R200_EMIT_PP_TXFILTER_0-5, 2 more regs) and R200_EMIT_ATF_TFACTOR
  90  *       (replaces R200_EMIT_TFACTOR_0 (8 consts instead of 6)
  91  * 1.19- Add support for gart table in FB memory and PCIE r300
  92  * 1.20- Add support for r300 texrect
  93  * 1.21- Add support for card type getparam
  94  * 1.22- Add support for texture cache flushes (R300_TX_CNTL)
  95  * 1.23- Add new radeon memory map work from benh
  96  * 1.24- Add general-purpose packet for manipulating scratch registers (r300)
  97  * 1.25- Add support for r200 vertex programs (R200_EMIT_VAP_PVS_CNTL,
  98  *       new packet type)
  99  * 1.26- Add support for variable size PCI(E) gart aperture
 100  * 1.27- Add support for IGPGART
 101  * 1.28- Add support for VBL on CRTC2
 102  * 1.29- R500 3D cmd buffer support
 103  */
 104
 105 #define DRIVER_MAJOR            1
 106 #define DRIVER_MINOR            30
 107 #define DRIVER_PATCHLEVEL       0
 108
 109 /*
 110  * Radeon chip families
 111  */
 112 enum radeon_family {
 113         CHIP_R100,
 114         CHIP_RV100,
 115         CHIP_RS100,
 116         CHIP_RV200,
 117         CHIP_RS200,
 118         CHIP_R200,
 119         CHIP_RV250,
 120         CHIP_RS300,
 121         CHIP_RV280,
 122         CHIP_R300,
 123         CHIP_R350,
 124         CHIP_RV350,
 125         CHIP_RV380,
 126         CHIP_R420,
 127         CHIP_R423,
 128         CHIP_RV410,
 129         CHIP_RS400,
 130         CHIP_RS480,
 131         CHIP_RS600,
 132         CHIP_RS690,
 133         CHIP_RS740,
 134         CHIP_RV515,
 135         CHIP_R520,
 136         CHIP_RV530,
 137         CHIP_RV560,
 138         CHIP_RV570,
 139         CHIP_R580,
 140         CHIP_R600,
 141         CHIP_R630,
 142         CHIP_RV610,
 143         CHIP_RV630,
 144         CHIP_RV670,
 145         CHIP_RV620,
 146         CHIP_RV635,
 147         CHIP_RS780,
 148         CHIP_RV770,
 149         CHIP_LAST,
 150 };
 151
 152 /*
 153  * Chip flags
 154  */
 155 enum radeon_chip_flags {
 156         RADEON_FAMILY_MASK = 0x0000ffffUL,
 157         RADEON_FLAGS_MASK = 0xffff0000UL,
 158         RADEON_IS_MOBILITY = 0x00010000UL,
 159         RADEON_IS_IGP = 0x00020000UL,
 160         RADEON_SINGLE_CRTC = 0x00040000UL,
 161         RADEON_IS_AGP = 0x00080000UL,
 162         RADEON_HAS_HIERZ = 0x00100000UL,
 163         RADEON_IS_PCIE = 0x00200000UL,
 164         RADEON_NEW_MEMMAP = 0x00400000UL,
 165         RADEON_IS_PCI = 0x00800000UL,
 166         RADEON_IS_IGPGART = 0x01000000UL,
 167 };
 168
 169 /*
 170  * Errata workarounds
 171  */
 172 enum radeon_pll_errata {
 173         CHIP_ERRATA_R300_CG             = 0x00000001,
 174         CHIP_ERRATA_PLL_DUMMYREADS      = 0x00000002,
 175         CHIP_ERRATA_PLL_DELAY           = 0x00000004
 176 };
 177
 178 enum radeon_ext_tmds_chip {
 179         RADEON_DVOCHIP_NONE,
 180         RADEON_SIL_164,
 181         RADEON_SIL_1178
 182 };
 183
 184 #if defined(__powerpc__)
 185 enum radeon_mac_model {
 186         RADEON_MAC_NONE,
 187         RADEON_MAC_IBOOK,
 188         RADEON_MAC_POWERBOOK_EXTERNAL,
 189         RADEON_MAC_POWERBOOK_INTERNAL,
 190         RADEON_MAC_POWERBOOK_VGA,
 191         RADEON_MAC_MINI_EXTERNAL,
 192         RADEON_MAC_MINI_INTERNAL,
 193         RADEON_MAC_IMAC_G5_ISIGHT
 194 };
 195 #endif
 196
 197
 198 #define GET_RING_HEAD(dev_priv) (dev_priv->writeback_works ? \
 199                                  (dev_priv->mm.ring_read.bo ? readl(dev_priv->mm.ring_read.kmap.virtual + 0) : DRM_READ32((dev_priv)->ring_rptr, 0 )) : \
 200                                  RADEON_READ(RADEON_CP_RB_RPTR))
 201
 202 #define SET_RING_HEAD(dev_priv,val) (dev_priv->mm.ring_read.bo ? \
 203                                      writel((val), dev_priv->mm.ring_read.kmap.virtual) : \
 204                                      DRM_WRITE32((dev_priv)->ring_rptr, 0, (val)))
 205
 206 typedef struct drm_radeon_freelist {
 207         unsigned int age;
 208         struct drm_buf *buf;
 209         struct drm_radeon_freelist *next;
 210         struct drm_radeon_freelist *prev;
 211 } drm_radeon_freelist_t;
 212
 213 typedef struct drm_radeon_ring_buffer {
 214         u32 *start;
 215         u32 *end;
 216         int size; /* Double Words */
 217         int size_l2qw; /* log2 Quad Words */
 218
 219         int rptr_update; /* Double Words */
 220         int rptr_update_l2qw; /* log2 Quad Words */
 221
 222         int fetch_size_l2ow; /* log2 Oct Words */
 223
 224         u32 tail;
 225         u32 tail_mask;
 226         int space;
 227
 228         int high_mark;
 229 } drm_radeon_ring_buffer_t;
 230
 231 typedef struct drm_radeon_depth_clear_t {
 232         u32 rb3d_cntl;
 233         u32 rb3d_zstencilcntl;
 234         u32 se_cntl;
 235 } drm_radeon_depth_clear_t;
 236
 237 struct drm_radeon_driver_file_fields {
 238         int64_t radeon_fb_delta;
 239 };
 240
 241 struct mem_block {
 242         struct mem_block *next;
 243         struct mem_block *prev;
 244         int start;
 245         int size;
 246         struct drm_file *file_priv; /* NULL: free, -1: heap, other: real files */
 247 };
 248
 249 struct radeon_surface {
 250         int refcount;
 251         u32 lower;
 252         u32 upper;
 253         u32 flags;
 254 };
 255
 256 struct radeon_virt_surface {
 257         int surface_index;
 258         u32 lower;
 259         u32 upper;
 260         u32 flags;
 261         struct drm_file *file_priv;
 262 };
 263
 264 struct radeon_mm_obj {
 265         struct drm_buffer_object *bo;
 266         struct drm_bo_kmap_obj kmap;
 267 };
 268
 269 struct radeon_mm_info {
 270         uint64_t vram_offset; // Offset into GPU space
 271         uint64_t vram_size;
 272         uint64_t vram_visible;
 273
 274         uint64_t gart_start;
 275         uint64_t gart_size;
 276
 277         void *pcie_table_backup;
 278
 279         struct radeon_mm_obj pcie_table;
 280         struct radeon_mm_obj ring;
 281         struct radeon_mm_obj ring_read;
 282
 283         struct radeon_mm_obj dma_bufs;
 284         struct drm_map fake_agp_map;
 285 };
 286
 287 #include "radeon_mode.h"
 288
 289 struct drm_radeon_master_private {
 290         drm_local_map_t *sarea;
 291         drm_radeon_sarea_t *sarea_priv;
 292 };
 293
 294 #define RADEON_FLUSH_EMITED     (1 < 0)
 295 #define RADEON_PURGE_EMITED     (1 < 1)
 296
 297 struct drm_radeon_kernel_chunk {
 298         uint32_t chunk_id;
 299         uint32_t length_dw;
 300         uint32_t __user *chunk_data;
 301         uint32_t *kdata;
 302 };
 303
 304 struct drm_radeon_cs_parser {
 305         struct drm_device *dev;
 306         struct drm_file *file_priv;
 307         uint32_t num_chunks;
 308         struct drm_radeon_kernel_chunk *chunks;
 309         int ib_index;
 310         int reloc_index;
 311         uint32_t card_offset;
 312         void *ib;
 313 };
 314
 315 /* command submission struct */
 316 struct drm_radeon_cs_priv {
 317         uint32_t id_wcnt;
 318         uint32_t id_scnt;
 319         uint32_t id_last_wcnt;
 320         uint32_t id_last_scnt;
 321
 322         int (*parse)(struct drm_radeon_cs_parser *parser);
 323         void (*id_emit)(struct drm_radeon_cs_parser *parser, uint32_t *id);
 324         uint32_t (*id_last_get)(struct drm_device *dev);
 325         /* this ib handling callback are for hidding memory manager drm
 326          * from memory manager less drm, free have to emit ib discard
 327          * sequence into the ring */
 328         int (*ib_get)(struct drm_radeon_cs_parser *parser);
 329         uint32_t (*ib_get_ptr)(struct drm_device *dev, void *ib);
 330         void (*ib_free)(struct drm_radeon_cs_parser *parser);
 331         /* do a relocation either MM or non-MM */
 332         int (*relocate)(struct drm_radeon_cs_parser *parser,
 333                         uint32_t *reloc, uint32_t *offset);
 334 };
 335
 336
 337
 338 struct radeon_pm_regs {
 339         uint32_t crtc_ext_cntl;
 340         uint32_t bios_scratch[8];
 341 };
 342
 343 typedef struct drm_radeon_private {
 344
 345         drm_radeon_ring_buffer_t ring;
 346
 347         bool new_memmap;
 348
 349         bool user_mm_enable;
 350
 351         int gart_size;
 352         u32 gart_vm_start;
 353         unsigned long gart_buffers_offset;
 354
 355         int cp_mode;
 356         int cp_running;
 357
 358         drm_radeon_freelist_t *head;
 359         drm_radeon_freelist_t *tail;
 360         int last_buf;
 361         volatile u32 *scratch;
 362         int writeback_works;
 363
 364         int usec_timeout;
 365
 366         struct {
 367                 u32 boxes;
 368                 int freelist_timeouts;
 369                 int freelist_loops;
 370                 int requested_bufs;
 371                 int last_frame_reads;
 372                 int last_clear_reads;
 373                 int clears;
 374                 int texture_uploads;
 375         } stats;
 376
 377         int do_boxes;
 378         int page_flipping;
 379
 380         u32 color_fmt;
 381         unsigned int front_offset;
 382         unsigned int front_pitch;
 383         unsigned int back_offset;
 384         unsigned int back_pitch;
 385
 386         u32 depth_fmt;
 387         unsigned int depth_offset;
 388         unsigned int depth_pitch;
 389
 390         u32 front_pitch_offset;
 391         u32 back_pitch_offset;
 392         u32 depth_pitch_offset;
 393
 394         drm_radeon_depth_clear_t depth_clear;
 395
 396         unsigned long ring_offset;
 397         unsigned long ring_rptr_offset;
 398         unsigned long buffers_offset;
 399         unsigned long gart_textures_offset;
 400
 401         drm_local_map_t *cp_ring;
 402         drm_local_map_t *ring_rptr;
 403         drm_local_map_t *gart_textures;
 404
 405         struct mem_block *gart_heap;
 406         struct mem_block *fb_heap;
 407
 408         /* SW interrupt */
 409         int counter;
 410         wait_queue_head_t swi_queue;
 411         int vblank_crtc;
 412         uint32_t irq_enable_reg;
 413         int irq_enabled;
 414         uint32_t r500_disp_irq_reg;
 415
 416         struct radeon_surface surfaces[RADEON_MAX_SURFACES];
 417         struct radeon_virt_surface virt_surfaces[2 * RADEON_MAX_SURFACES];
 418
 419         u32 scratch_ages[5];
 420
 421         unsigned int crtc_last_cnt;
 422         unsigned int crtc2_last_cnt;
 423
 424         /* starting from here on, data is preserved accross an open */
 425         uint32_t flags;         /* see radeon_chip_flags */
 426         unsigned long fb_aper_offset;
 427
 428         bool mm_enabled;
 429         struct radeon_mm_info mm;
 430         drm_local_map_t *mmio;
 431
 432
 433         unsigned long pcigart_offset;
 434         unsigned int pcigart_offset_set;
 435         struct drm_ati_pcigart_info gart_info;
 436
 437         struct radeon_mode_info mode_info;
 438
 439         uint8_t *bios; /* copy of the BIOS image */
 440         bool is_atom_bios;
 441         uint16_t bios_header_start;
 442         u32 fb_location;
 443         u32 fb_size;
 444         bool is_ddr;
 445         u32 ram_width;
 446
 447         uint32_t mc_fb_location;
 448         uint32_t mc_agp_loc_lo;
 449         uint32_t mc_agp_loc_hi;
 450
 451         enum radeon_pll_errata pll_errata;
 452
 453         int num_gb_pipes;
 454         int track_flush;
 455         uint32_t chip_family; /* extract from flags */
 456
 457         struct radeon_mm_obj **ib_objs;
 458         /* ib bitmap */
 459         uint64_t ib_alloc_bitmap; // TO DO replace with a real bitmap
 460         struct drm_radeon_cs_priv cs;
 461
 462         struct radeon_pm_regs pmregs;
 463         int irq_emitted;
 464         atomic_t irq_received;
 465
 466         uint32_t aper_size;
 467         int vram_mtrr;
 468 } drm_radeon_private_t;
 469
 470 typedef struct drm_radeon_buf_priv {
 471         u32 age;
 472 } drm_radeon_buf_priv_t;
 473
 474 typedef struct drm_radeon_kcmd_buffer {
 475         int bufsz;
 476         char *buf;
 477         int nbox;
 478         struct drm_clip_rect __user *boxes;
 479 } drm_radeon_kcmd_buffer_t;
 480
 481 extern int radeon_no_wb;
 482 extern int radeon_dynclks;
 483 extern int radeon_r4xx_atom;
 484 extern struct drm_ioctl_desc radeon_ioctls[];
 485 extern int radeon_max_ioctl;
 486 extern int radeon_agpmode;
 487 extern int radeon_modeset;
 488
 489 /* Check whether the given hardware address is inside the framebuffer or the
 490  * GART area.
 491  */
 492 static __inline__ int radeon_check_offset(drm_radeon_private_t *dev_priv,
 493                                           u64 off)
 494 {
 495         u32 fb_start = dev_priv->fb_location;
 496         u32 fb_end = fb_start + dev_priv->fb_size - 1;
 497         u32 gart_start = dev_priv->gart_vm_start;
 498         u32 gart_end = gart_start + dev_priv->gart_size - 1;
 499
 500         return ((off >= fb_start && off <= fb_end) ||
 501                 (off >= gart_start && off <= gart_end));
 502 }
 503
 504                                 /* radeon_cp.c */
 505 extern int radeon_cp_init(struct drm_device *dev, void *data, struct drm_file *file_priv);
 506 extern int radeon_cp_start(struct drm_device *dev, void *data, struct drm_file *file_priv);
 507 extern int radeon_cp_stop(struct drm_device *dev, void *data, struct drm_file *file_priv);
 508 extern int radeon_cp_reset(struct drm_device *dev, void *data, struct drm_file *file_priv);
 509 extern int radeon_cp_idle(struct drm_device *dev, void *data, struct drm_file *file_priv);
 510 extern int radeon_cp_resume(struct drm_device *dev, void *data, struct drm_file *file_priv);
 511 extern int radeon_engine_reset(struct drm_device *dev, void *data, struct drm_file *file_priv);
 512 extern int radeon_fullscreen(struct drm_device *dev, void *data, struct drm_file *file_priv);
 513 extern int radeon_cp_buffers(struct drm_device *dev, void *data, struct drm_file *file_priv);
 514 extern u32 radeon_read_fb_location(drm_radeon_private_t *dev_priv);
 515
 516 extern void radeon_freelist_reset(struct drm_device * dev);
 517 extern struct drm_buf *radeon_freelist_get(struct drm_device * dev);
 518
 519 extern int radeon_wait_ring(drm_radeon_private_t * dev_priv, int n);
 520
 521 extern int radeon_do_wait_for_idle(drm_radeon_private_t * dev_priv);
 522 extern int radeon_do_cp_idle(drm_radeon_private_t * dev_priv);
 523
 524 extern int radeon_mem_alloc(struct drm_device *dev, void *data, struct drm_file *file_priv);
 525 extern int radeon_mem_free(struct drm_device *dev, void *data, struct drm_file *file_priv);
 526 extern int radeon_mem_init_heap(struct drm_device *dev, void *data, struct drm_file *file_priv);
 527 extern void radeon_mem_takedown(struct mem_block **heap);
 528 extern void radeon_mem_release(struct drm_file *file_priv,
 529                                struct mem_block *heap);
 530
 531                                 /* radeon_irq.c */
 532 extern void radeon_irq_set_state(struct drm_device *dev, u32 mask, int state);
 533 extern int radeon_irq_emit(struct drm_device *dev, void *data, struct drm_file *file_priv);
 534 extern int radeon_irq_wait(struct drm_device *dev, void *data, struct drm_file *file_priv);
 535
 536 extern void radeon_do_release(struct drm_device * dev);
 537 extern u32 radeon_get_vblank_counter(struct drm_device *dev, int crtc);
 538 extern int radeon_enable_vblank(struct drm_device *dev, int crtc);
 539 extern void radeon_disable_vblank(struct drm_device *dev, int crtc);
 540 extern irqreturn_t radeon_driver_irq_handler(DRM_IRQ_ARGS);
 541 extern void radeon_driver_irq_preinstall(struct drm_device * dev);
 542 extern int radeon_driver_irq_postinstall(struct drm_device * dev);
 543 extern void radeon_driver_irq_uninstall(struct drm_device * dev);
 544 extern int radeon_vblank_crtc_get(struct drm_device *dev);
 545 extern int radeon_vblank_crtc_set(struct drm_device *dev, int64_t value);
 546
 547 extern int radeon_driver_load(struct drm_device *dev, unsigned long flags);
 548 extern int radeon_driver_unload(struct drm_device *dev);
 549 extern int radeon_driver_firstopen(struct drm_device *dev);
 550 extern void radeon_driver_preclose(struct drm_device * dev,
 551                                    struct drm_file *file_priv);
 552 extern void radeon_driver_postclose(struct drm_device * dev,
 553                                     struct drm_file *file_priv);
 554 extern void radeon_driver_lastclose(struct drm_device * dev);
 555 extern int radeon_driver_open(struct drm_device * dev,
 556                               struct drm_file * file_priv);
 557 extern long radeon_compat_ioctl(struct file *filp, unsigned int cmd,
 558                                          unsigned long arg);
 559
 560 /* r300_cmdbuf.c */
 561 extern void r300_init_reg_flags(struct drm_device *dev);
 562
 563 extern int r300_do_cp_cmdbuf(struct drm_device *dev,
 564                              struct drm_file *file_priv,
 565                              drm_radeon_kcmd_buffer_t *cmdbuf);
 566
 567 extern int radeon_modeset_cp_suspend(struct drm_device *dev);
 568 extern int radeon_modeset_cp_resume(struct drm_device *dev);
 569 /* radeon_pm.c */
 570 int radeon_suspend(struct drm_device *dev, pm_message_t state);
 571 int radeon_resume(struct drm_device *dev);
 572 /* Flags for stats.boxes
 573  */
 574 #define RADEON_BOX_DMA_IDLE      0x1
 575 #define RADEON_BOX_RING_FULL     0x2
 576 #define RADEON_BOX_FLIP          0x4
 577 #define RADEON_BOX_WAIT_IDLE     0x8
 578 #define RADEON_BOX_TEXTURE_LOAD  0x10
 579
 580 #define R600_CONFIG_MEMSIZE                                     0x5428
 581 #define R600_CONFIG_APER_SIZE                                   0x5430
 582 /* Register definitions, register access macros and drmAddMap constants
 583  * for Radeon kernel driver.
 584  */
 585
 586 #include "radeon_reg.h"
 587
 588 #define RADEON_AGP_COMMAND              0x0f60
 589 #define RADEON_AGP_COMMAND_PCI_CONFIG   0x0060  /* offset in PCI config */
 590 #       define RADEON_AGP_ENABLE            (1<<8)
 591 #define RADEON_AUX_SCISSOR_CNTL         0x26f0
 592 #       define RADEON_EXCLUSIVE_SCISSOR_0       (1 << 24)
 593 #       define RADEON_EXCLUSIVE_SCISSOR_1       (1 << 25)
 594 #       define RADEON_EXCLUSIVE_SCISSOR_2       (1 << 26)
 595 #       define RADEON_SCISSOR_0_ENABLE          (1 << 28)
 596 #       define RADEON_SCISSOR_1_ENABLE          (1 << 29)
 597 #       define RADEON_SCISSOR_2_ENABLE          (1 << 30)
 598
 599 #define RADEON_BUS_CNTL                 0x0030
 600 /* r1xx, r2xx, r300, r(v)350, r420/r481, rs400/rs480 */
 601 #       define RADEON_BUS_MASTER_DIS            (1 << 6)
 602 /* rs600/rs690/rs740 */
 603 #       define RS600_BUS_MASTER_DIS             (1 << 14)
 604 #       define RS600_MSI_REARM                  (1 << 20)
 605
 606 #define RADEON_CLOCK_CNTL_DATA          0x000c
 607 #       define RADEON_PLL_WR_EN                 (1 << 7)
 608 #define RADEON_CLOCK_CNTL_INDEX         0x0008
 609 #define RADEON_CONFIG_APER_SIZE         0x0108
 610 #define RADEON_CONFIG_MEMSIZE           0x00f8
 611 #define RADEON_CRTC_OFFSET              0x0224
 612 #define RADEON_CRTC_OFFSET_CNTL         0x0228
 613 #       define RADEON_CRTC_TILE_EN              (1 << 15)
 614 #       define RADEON_CRTC_OFFSET_FLIP_CNTL     (1 << 16)
 615 #define RADEON_CRTC2_OFFSET             0x0324
 616 #define RADEON_CRTC2_OFFSET_CNTL        0x0328
 617
 618 #define RADEON_PCIE_INDEX               0x0030
 619 #define RADEON_PCIE_DATA                0x0034
 620 #define RADEON_PCIE_TX_GART_CNTL        0x10
 621 #       define RADEON_PCIE_TX_GART_EN           (1 << 0)
 622 #       define RADEON_PCIE_TX_GART_UNMAPPED_ACCESS_PASS_THRU (0 << 1)
 623 #       define RADEON_PCIE_TX_GART_UNMAPPED_ACCESS_CLAMP_LO  (1 << 1)
 624 #       define RADEON_PCIE_TX_GART_UNMAPPED_ACCESS_DISCARD   (3 << 1)
 625 #       define RADEON_PCIE_TX_GART_MODE_32_128_CACHE    (0 << 3)
 626 #       define RADEON_PCIE_TX_GART_MODE_8_4_128_CACHE   (1 << 3)
 627 #       define RADEON_PCIE_TX_GART_CHK_RW_VALID_EN      (1 << 5)
 628 #       define RADEON_PCIE_TX_GART_INVALIDATE_TLB       (1 << 8)
 629 #define RADEON_PCIE_TX_DISCARD_RD_ADDR_LO 0x11
 630 #define RADEON_PCIE_TX_DISCARD_RD_ADDR_HI 0x12
 631 #define RADEON_PCIE_TX_GART_BASE        0x13
 632 #define RADEON_PCIE_TX_GART_START_LO    0x14
 633 #define RADEON_PCIE_TX_GART_START_HI    0x15
 634 #define RADEON_PCIE_TX_GART_END_LO      0x16
 635 #define RADEON_PCIE_TX_GART_END_HI      0x17
 636
 637 #define RS480_NB_MC_INDEX               0x168
 638 #       define RS480_NB_MC_IND_WR_EN    (1 << 8)
 639 #define RS480_NB_MC_DATA                0x16c
 640
 641 #define RS690_MC_INDEX                  0x78
 642 #   define RS690_MC_INDEX_MASK          0x1ff
 643 #   define RS690_MC_INDEX_WR_EN         (1 << 9)
 644 #   define RS690_MC_INDEX_WR_ACK        0x7f
 645 #define RS690_MC_DATA                   0x7c
 646
 647 /* MC indirect registers */
 648 #define RS480_MC_MISC_CNTL              0x18
 649 #       define RS480_DISABLE_GTW        (1 << 1)
 650 /* switch between MCIND GART and MM GART registers. 0 = mmgart, 1 = mcind gart */
 651 #       define RS480_GART_INDEX_REG_EN  (1 << 12)
 652 #       define RS690_BLOCK_GFX_D3_EN    (1 << 14)
 653 #define RS480_K8_FB_LOCATION            0x1e
 654 #define RS480_GART_FEATURE_ID           0x2b
 655 #       define RS480_HANG_EN            (1 << 11)
 656 #       define RS480_TLB_ENABLE         (1 << 18)
 657 #       define RS480_P2P_ENABLE         (1 << 19)
 658 #       define RS480_GTW_LAC_EN         (1 << 25)
 659 #       define RS480_2LEVEL_GART        (0 << 30)
 660 #       define RS480_1LEVEL_GART        (1 << 30)
 661 #       define RS480_PDC_EN             (1 << 31)
 662 #define RS480_GART_BASE                 0x2c
 663 #define RS480_GART_CACHE_CNTRL          0x2e
 664 #       define RS480_GART_CACHE_INVALIDATE (1 << 0) /* wait for it to clear */
 665 #define RS480_AGP_ADDRESS_SPACE_SIZE    0x38
 666 #       define RS480_GART_EN            (1 << 0)
 667 #       define RS480_VA_SIZE_32MB       (0 << 1)
 668 #       define RS480_VA_SIZE_64MB       (1 << 1)
 669 #       define RS480_VA_SIZE_128MB      (2 << 1)
 670 #       define RS480_VA_SIZE_256MB      (3 << 1)
 671 #       define RS480_VA_SIZE_512MB      (4 << 1)
 672 #       define RS480_VA_SIZE_1GB        (5 << 1)
 673 #       define RS480_VA_SIZE_2GB        (6 << 1)
 674 #define RS480_AGP_MODE_CNTL             0x39
 675 #       define RS480_POST_GART_Q_SIZE   (1 << 18)
 676 #       define RS480_NONGART_SNOOP      (1 << 19)
 677 #       define RS480_AGP_RD_BUF_SIZE    (1 << 20)
 678 #       define RS480_REQ_TYPE_SNOOP_SHIFT 22
 679 #       define RS480_REQ_TYPE_SNOOP_MASK  0x3
 680 #       define RS480_REQ_TYPE_SNOOP_DIS (1 << 24)
 681 #define RS480_MC_MISC_UMA_CNTL          0x5f
 682 #define RS480_MC_MCLK_CNTL              0x7a
 683 #define RS480_MC_UMA_DUALCH_CNTL        0x86
 684
 685 #define RS690_MC_FB_LOCATION            0x100
 686 #define RS690_MC_AGP_LOCATION           0x101
 687 #define RS690_MC_AGP_BASE               0x102
 688 #define RS690_MC_AGP_BASE_2             0x103
 689
 690 #define R520_MC_IND_INDEX 0x70
 691 #define R520_MC_IND_WR_EN (1 << 24)
 692 #define R520_MC_IND_DATA  0x74
 693
 694 #define RADEON_MPP_TB_CONFIG            0x01c0
 695 #define RADEON_MEM_CNTL                 0x0140
 696 #define RADEON_MEM_SDRAM_MODE_REG       0x0158
 697 #define RADEON_AGP_BASE_2               0x015c /* r200+ only */
 698 #define RS480_AGP_BASE_2                0x0164
 699 #define RADEON_AGP_BASE                 0x0170
 700
 701 /* pipe config regs */
 702 #define R400_GB_PIPE_SELECT             0x402c
 703 #define R500_DYN_SCLK_PWMEM_PIPE        0x000d /* PLL */
 704 #define R500_SU_REG_DEST                0x42c8
 705 #define R300_GB_TILE_CONFIG             0x4018
 706 #       define R300_ENABLE_TILING       (1 << 0)
 707 #       define R300_PIPE_COUNT_RV350    (0 << 1)
 708 #       define R300_PIPE_COUNT_R300     (3 << 1)
 709 #       define R300_PIPE_COUNT_R420_3P  (6 << 1)
 710 #       define R300_PIPE_COUNT_R420     (7 << 1)
 711 #       define R300_TILE_SIZE_8         (0 << 4)
 712 #       define R300_TILE_SIZE_16        (1 << 4)
 713 #       define R300_TILE_SIZE_32        (2 << 4)
 714 #       define R300_SUBPIXEL_1_12       (0 << 16)
 715 #       define R300_SUBPIXEL_1_16       (1 << 16)
 716 #define R300_DST_PIPE_CONFIG            0x170c
 717 #       define R300_PIPE_AUTO_CONFIG    (1 << 31)
 718 #define R300_RB2D_DSTCACHE_MODE         0x3428
 719 #       define R300_DC_AUTOFLUSH_ENABLE (1 << 8)
 720 #       define R300_DC_DC_DISABLE_IGNORE_PE (1 << 17)
 721
 722 #define RADEON_RB3D_COLOROFFSET         0x1c40
 723 #define RADEON_RB3D_COLORPITCH          0x1c48
 724
 725 #define RADEON_SRC_X_Y                  0x1590
 726
 727 #define RADEON_DP_GUI_MASTER_CNTL       0x146c
 728 #       define RADEON_GMC_SRC_PITCH_OFFSET_CNTL (1 << 0)
 729 #       define RADEON_GMC_DST_PITCH_OFFSET_CNTL (1 << 1)
 730 #       define RADEON_GMC_BRUSH_SOLID_COLOR     (13 << 4)
 731 #       define RADEON_GMC_BRUSH_NONE            (15 << 4)
 732 #       define RADEON_GMC_DST_16BPP             (4 << 8)
 733 #       define RADEON_GMC_DST_24BPP             (5 << 8)
 734 #       define RADEON_GMC_DST_32BPP             (6 << 8)
 735 #       define RADEON_GMC_DST_DATATYPE_SHIFT    8
 736 #       define RADEON_GMC_SRC_DATATYPE_COLOR    (3 << 12)
 737 #       define RADEON_DP_SRC_SOURCE_MEMORY      (2 << 24)
 738 #       define RADEON_DP_SRC_SOURCE_HOST_DATA   (3 << 24)
 739 #       define RADEON_GMC_CLR_CMP_CNTL_DIS      (1 << 28)
 740 #       define RADEON_GMC_WR_MSK_DIS            (1 << 30)
 741 #       define RADEON_ROP3_S                    0x00cc0000
 742 #       define RADEON_ROP3_P                    0x00f00000
 743 #define RADEON_DP_WRITE_MASK            0x16cc
 744 #define RADEON_SRC_PITCH_OFFSET         0x1428
 745 #define RADEON_DST_PITCH_OFFSET         0x142c
 746 #define RADEON_DST_PITCH_OFFSET_C       0x1c80
 747 #       define RADEON_DST_TILE_LINEAR           (0 << 30)
 748 #       define RADEON_DST_TILE_MACRO            (1 << 30)
 749 #       define RADEON_DST_TILE_MICRO            (2 << 30)
 750 #       define RADEON_DST_TILE_BOTH             (3 << 30)
 751
 752 #define RADEON_SCRATCH_REG0             0x15e0
 753 #define RADEON_SCRATCH_REG1             0x15e4
 754 #define RADEON_SCRATCH_REG2             0x15e8
 755 #define RADEON_SCRATCH_REG3             0x15ec
 756 #define RADEON_SCRATCH_REG4             0x15f0
 757 #define RADEON_SCRATCH_REG5             0x15f4
 758 #define RADEON_SCRATCH_REG6             0x15f8
 759 #define RADEON_SCRATCH_UMSK             0x0770
 760 #define RADEON_SCRATCH_ADDR             0x0774
 761
 762 #define RADEON_SCRATCHOFF( x )          (RADEON_SCRATCH_REG_OFFSET + 4*(x))
 763
 764 #define GET_SCRATCH( x ) (dev_priv->writeback_works ?                   \
 765                          (dev_priv->mm.ring_read.bo ? \
 766                           readl(dev_priv->mm.ring_read.kmap.virtual + RADEON_SCRATCHOFF(x)) : \
 767                           DRM_READ32(dev_priv->ring_rptr, RADEON_SCRATCHOFF(x))) : \
 768                          RADEON_READ( RADEON_SCRATCH_REG0 + 4*(x)))
 769
 770 #define RADEON_CRTC_CRNT_FRAME 0x0214
 771 #define RADEON_CRTC2_CRNT_FRAME 0x0314
 772
 773 #define RADEON_CRTC_STATUS              0x005c
 774 #define RADEON_CRTC2_STATUS             0x03fc
 775
 776 #define RADEON_GEN_INT_CNTL             0x0040
 777 #       define RADEON_CRTC_VBLANK_MASK          (1 << 0)
 778 #       define RADEON_CRTC2_VBLANK_MASK         (1 << 9)
 779 #       define RADEON_GUI_IDLE_INT_ENABLE       (1 << 19)
 780 #       define RADEON_SW_INT_ENABLE             (1 << 25)
 781
 782 #define RADEON_GEN_INT_STATUS           0x0044
 783 #       define RADEON_CRTC_VBLANK_STAT          (1 << 0)
 784 #       define RADEON_CRTC_VBLANK_STAT_ACK      (1 << 0)
 785 #       define RADEON_CRTC2_VBLANK_STAT         (1 << 9)
 786 #       define RADEON_CRTC2_VBLANK_STAT_ACK     (1 << 9)
 787 #       define RADEON_GUI_IDLE_INT_TEST_ACK     (1 << 19)
 788 #       define RADEON_SW_INT_TEST               (1 << 25)
 789 #       define RADEON_SW_INT_TEST_ACK           (1 << 25)
 790 #       define RADEON_SW_INT_FIRE               (1 << 26)
 791 #       define R500_DISPLAY_INT_STATUS          (1 << 0)
 792
 793 #define RADEON_HOST_PATH_CNTL               0x0130
 794 #       define RADEON_HDP_APER_CNTL         (1 << 23)
 795 #       define RADEON_HP_LIN_RD_CACHE_DIS   (1 << 24)
 796 #       define RADEON_HDP_SOFT_RESET        (1 << 26)
 797 #       define RADEON_HDP_READ_BUFFER_INVALIDATED (1 << 27)
 798
 799 #define RADEON_NB_TOM                       0x15c
 800
 801 #define RADEON_ISYNC_CNTL               0x1724
 802 #       define RADEON_ISYNC_ANY2D_IDLE3D        (1 << 0)
 803 #       define RADEON_ISYNC_ANY3D_IDLE2D        (1 << 1)
 804 #       define RADEON_ISYNC_TRIG2D_IDLE3D       (1 << 2)
 805 #       define RADEON_ISYNC_TRIG3D_IDLE2D       (1 << 3)
 806 #       define RADEON_ISYNC_WAIT_IDLEGUI        (1 << 4)
 807 #       define RADEON_ISYNC_CPSCRATCH_IDLEGUI   (1 << 5)
 808
 809 #define RADEON_RBBM_GUICNTL             0x172c
 810 #       define RADEON_HOST_DATA_SWAP_NONE       (0 << 0)
 811 #       define RADEON_HOST_DATA_SWAP_16BIT      (1 << 0)
 812 #       define RADEON_HOST_DATA_SWAP_32BIT      (2 << 0)
 813 #       define RADEON_HOST_DATA_SWAP_HDW        (3 << 0)
 814
 815 #define RADEON_MC_AGP_LOCATION          0x014c
 816 #define RADEON_MC_FB_LOCATION           0x0148
 817 #define RADEON_MCLK_CNTL                0x0012
 818 #       define RADEON_FORCEON_MCLKA             (1 << 16)
 819 #       define RADEON_FORCEON_MCLKB             (1 << 17)
 820 #       define RADEON_FORCEON_YCLKA             (1 << 18)
 821 #       define RADEON_FORCEON_YCLKB             (1 << 19)
 822 #       define RADEON_FORCEON_MC                (1 << 20)
 823 #       define RADEON_FORCEON_AIC               (1 << 21)
 824
 825 #define RADEON_PP_BORDER_COLOR_0        0x1d40
 826 #define RADEON_PP_BORDER_COLOR_1        0x1d44
 827 #define RADEON_PP_BORDER_COLOR_2        0x1d48
 828 #define RADEON_PP_CNTL                  0x1c38
 829 #       define RADEON_SCISSOR_ENABLE            (1 <<  1)
 830 #define RADEON_PP_LUM_MATRIX            0x1d00
 831 #define RADEON_PP_MISC                  0x1c14
 832 #define RADEON_PP_ROT_MATRIX_0          0x1d58
 833 #define RADEON_PP_TXFILTER_0            0x1c54
 834 #define RADEON_PP_TXOFFSET_0            0x1c5c
 835 #define RADEON_PP_TXFILTER_1            0x1c6c
 836 #define RADEON_PP_TXFILTER_2            0x1c84
 837
 838 #define RADEON_RB3D_CNTL                0x1c3c
 839 #       define RADEON_ALPHA_BLEND_ENABLE        (1 << 0)
 840 #       define RADEON_PLANE_MASK_ENABLE         (1 << 1)
 841 #       define RADEON_DITHER_ENABLE             (1 << 2)
 842 #       define RADEON_ROUND_ENABLE              (1 << 3)
 843 #       define RADEON_SCALE_DITHER_ENABLE       (1 << 4)
 844 #       define RADEON_DITHER_INIT               (1 << 5)
 845 #       define RADEON_ROP_ENABLE                (1 << 6)
 846 #       define RADEON_STENCIL_ENABLE            (1 << 7)
 847 #       define RADEON_Z_ENABLE                  (1 << 8)
 848 #       define RADEON_ZBLOCK16                  (1 << 15)
 849 #define RADEON_RB3D_DEPTHOFFSET         0x1c24
 850 #define RADEON_RB3D_DEPTHCLEARVALUE     0x3230
 851 #define RADEON_RB3D_DEPTHPITCH          0x1c28
 852 #define RADEON_RB3D_PLANEMASK           0x1d84
 853 #define RADEON_RB3D_STENCILREFMASK      0x1d7c
 854 #define RADEON_RB3D_ZCACHE_MODE         0x3250
 855 #define RADEON_RB3D_ZCACHE_CTLSTAT      0x3254
 856 #       define RADEON_RB3D_ZC_FLUSH             (1 << 0)
 857 #       define RADEON_RB3D_ZC_FREE              (1 << 2)
 858 #       define RADEON_RB3D_ZC_FLUSH_ALL         0x5
 859 #       define RADEON_RB3D_ZC_BUSY              (1 << 31)
 860 #define R300_ZB_ZCACHE_CTLSTAT                  0x4f18
 861 #       define R300_ZC_FLUSH                    (1 << 0)
 862 #       define R300_ZC_FREE                     (1 << 1)
 863 #       define R300_ZC_BUSY                     (1 << 31)
 864 #define R300_RB3D_DSTCACHE_CTLSTAT              0x4e4c
 865 #       define R300_RB3D_DC_FLUSH               (2 << 0)
 866 #       define R300_RB3D_DC_FREE                (2 << 2)
 867 #       define R300_RB3D_DC_FINISH              (1 << 4)
 868 #define RADEON_RB3D_ZSTENCILCNTL        0x1c2c
 869 #       define RADEON_Z_TEST_MASK               (7 << 4)
 870 #       define RADEON_Z_TEST_ALWAYS             (7 << 4)
 871 #       define RADEON_Z_HIERARCHY_ENABLE        (1 << 8)
 872 #       define RADEON_STENCIL_TEST_ALWAYS       (7 << 12)
 873 #       define RADEON_STENCIL_S_FAIL_REPLACE    (2 << 16)
 874 #       define RADEON_STENCIL_ZPASS_REPLACE     (2 << 20)
 875 #       define RADEON_STENCIL_ZFAIL_REPLACE     (2 << 24)
 876 #       define RADEON_Z_COMPRESSION_ENABLE      (1 << 28)
 877 #       define RADEON_FORCE_Z_DIRTY             (1 << 29)
 878 #       define RADEON_Z_WRITE_ENABLE            (1 << 30)
 879 #       define RADEON_Z_DECOMPRESSION_ENABLE    (1 << 31)
 880 #define RADEON_RBBM_SOFT_RESET          0x00f0
 881 #       define RADEON_SOFT_RESET_CP             (1 <<  0)
 882 #       define RADEON_SOFT_RESET_HI             (1 <<  1)
 883 #       define RADEON_SOFT_RESET_SE             (1 <<  2)
 884 #       define RADEON_SOFT_RESET_RE             (1 <<  3)
 885 #       define RADEON_SOFT_RESET_PP             (1 <<  4)
 886 #       define RADEON_SOFT_RESET_E2             (1 <<  5)
 887 #       define RADEON_SOFT_RESET_RB             (1 <<  6)
 888 #       define RADEON_SOFT_RESET_HDP            (1 <<  7)
 889 /*
 890  *   6:0  Available slots in the FIFO
 891  *   8    Host Interface active
 892  *   9    CP request active
 893  *   10   FIFO request active
 894  *   11   Host Interface retry active
 895  *   12   CP retry active
 896  *   13   FIFO retry active
 897  *   14   FIFO pipeline busy
 898  *   15   Event engine busy
 899  *   16   CP command stream busy
 900  *   17   2D engine busy
 901  *   18   2D portion of render backend busy
 902  *   20   3D setup engine busy
 903  *   26   GA engine busy
 904  *   27   CBA 2D engine busy
 905  *   31   2D engine busy or 3D engine busy or FIFO not empty or CP busy or
 906  *           command stream queue not empty or Ring Buffer not empty
 907  */
 908 #define RADEON_RBBM_STATUS              0x0e40
 909 /* Same as the previous RADEON_RBBM_STATUS; this is a mirror of that register.  */
 910 /* #define RADEON_RBBM_STATUS           0x1740 */
 911 /* bits 6:0 are dword slots available in the cmd fifo */
 912 #       define RADEON_RBBM_FIFOCNT_MASK         0x007f
 913 #       define RADEON_HIRQ_ON_RBB       (1 <<  8)
 914 #       define RADEON_CPRQ_ON_RBB       (1 <<  9)
 915 #       define RADEON_CFRQ_ON_RBB       (1 << 10)
 916 #       define RADEON_HIRQ_IN_RTBUF     (1 << 11)
 917 #       define RADEON_CPRQ_IN_RTBUF     (1 << 12)
 918 #       define RADEON_CFRQ_IN_RTBUF     (1 << 13)
 919 #       define RADEON_PIPE_BUSY         (1 << 14)
 920 #       define RADEON_ENG_EV_BUSY       (1 << 15)
 921 #       define RADEON_CP_CMDSTRM_BUSY   (1 << 16)
 922 #       define RADEON_E2_BUSY           (1 << 17)
 923 #       define RADEON_RB2D_BUSY         (1 << 18)
 924 #       define RADEON_RB3D_BUSY         (1 << 19) /* not used on r300 */
 925 #       define RADEON_VAP_BUSY          (1 << 20)
 926 #       define RADEON_RE_BUSY           (1 << 21) /* not used on r300 */
 927 #       define RADEON_TAM_BUSY          (1 << 22) /* not used on r300 */
 928 #       define RADEON_TDM_BUSY          (1 << 23) /* not used on r300 */
 929 #       define RADEON_PB_BUSY           (1 << 24) /* not used on r300 */
 930 #       define RADEON_TIM_BUSY          (1 << 25) /* not used on r300 */
 931 #       define RADEON_GA_BUSY           (1 << 26)
 932 #       define RADEON_CBA2D_BUSY        (1 << 27)
 933 #       define RADEON_RBBM_ACTIVE       (1 << 31)
 934 #define RADEON_RE_LINE_PATTERN          0x1cd0
 935 #define RADEON_RE_MISC                  0x26c4
 936 #define RADEON_RE_TOP_LEFT              0x26c0
 937 #define RADEON_RE_WIDTH_HEIGHT          0x1c44
 938 #define RADEON_RE_STIPPLE_ADDR          0x1cc8
 939 #define RADEON_RE_STIPPLE_DATA          0x1ccc
 940
 941 #define RADEON_SCISSOR_TL_0             0x1cd8
 942 #define RADEON_SCISSOR_BR_0             0x1cdc
 943 #define RADEON_SCISSOR_TL_1             0x1ce0
 944 #define RADEON_SCISSOR_BR_1             0x1ce4
 945 #define RADEON_SCISSOR_TL_2             0x1ce8
 946 #define RADEON_SCISSOR_BR_2             0x1cec
 947 #define RADEON_SE_COORD_FMT             0x1c50
 948 #define RADEON_SE_CNTL                  0x1c4c
 949 #       define RADEON_FFACE_CULL_CW             (0 << 0)
 950 #       define RADEON_BFACE_SOLID               (3 << 1)
 951 #       define RADEON_FFACE_SOLID               (3 << 3)
 952 #       define RADEON_FLAT_SHADE_VTX_LAST       (3 << 6)
 953 #       define RADEON_DIFFUSE_SHADE_FLAT        (1 << 8)
 954 #       define RADEON_DIFFUSE_SHADE_GOURAUD     (2 << 8)
 955 #       define RADEON_ALPHA_SHADE_FLAT          (1 << 10)
 956 #       define RADEON_ALPHA_SHADE_GOURAUD       (2 << 10)
 957 #       define RADEON_SPECULAR_SHADE_FLAT       (1 << 12)
 958 #       define RADEON_SPECULAR_SHADE_GOURAUD    (2 << 12)
 959 #       define RADEON_FOG_SHADE_FLAT            (1 << 14)
 960 #       define RADEON_FOG_SHADE_GOURAUD         (2 << 14)
 961 #       define RADEON_VPORT_XY_XFORM_ENABLE     (1 << 24)
 962 #       define RADEON_VPORT_Z_XFORM_ENABLE      (1 << 25)
 963 #       define RADEON_VTX_PIX_CENTER_OGL        (1 << 27)
 964 #       define RADEON_ROUND_MODE_TRUNC          (0 << 28)
 965 #       define RADEON_ROUND_PREC_8TH_PIX        (1 << 30)
 966 #define RADEON_SE_CNTL_STATUS           0x2140
 967 #define RADEON_SE_LINE_WIDTH            0x1db8
 968 #define RADEON_SE_VPORT_XSCALE          0x1d98
 969 #define RADEON_SE_ZBIAS_FACTOR          0x1db0
 970 #define RADEON_SE_TCL_MATERIAL_EMMISSIVE_RED 0x2210
 971 #define RADEON_SE_TCL_OUTPUT_VTX_FMT         0x2254
 972 #define RADEON_SE_TCL_VECTOR_INDX_REG        0x2200
 973 #       define RADEON_VEC_INDX_OCTWORD_STRIDE_SHIFT  16
 974 #       define RADEON_VEC_INDX_DWORD_COUNT_SHIFT     28
 975 #define RADEON_SE_TCL_VECTOR_DATA_REG       0x2204
 976 #define RADEON_SE_TCL_SCALAR_INDX_REG       0x2208
 977 #       define RADEON_SCAL_INDX_DWORD_STRIDE_SHIFT  16
 978 #define RADEON_SE_TCL_SCALAR_DATA_REG       0x220C
 979 #define RADEON_SURFACE_ACCESS_FLAGS     0x0bf8
 980 #define RADEON_SURFACE_ACCESS_CLR       0x0bfc
 981 #define RADEON_SURFACE_CNTL             0x0b00
 982 #       define RADEON_SURF_TRANSLATION_DIS      (1 << 8)
 983 #       define RADEON_NONSURF_AP0_SWP_MASK      (3 << 20)
 984 #       define RADEON_NONSURF_AP0_SWP_LITTLE    (0 << 20)
 985 #       define RADEON_NONSURF_AP0_SWP_BIG16     (1 << 20)
 986 #       define RADEON_NONSURF_AP0_SWP_BIG32     (2 << 20)
 987 #       define RADEON_NONSURF_AP1_SWP_MASK      (3 << 22)
 988 #       define RADEON_NONSURF_AP1_SWP_LITTLE    (0 << 22)
 989 #       define RADEON_NONSURF_AP1_SWP_BIG16     (1 << 22)
 990 #       define RADEON_NONSURF_AP1_SWP_BIG32     (2 << 22)
 991 #define RADEON_SURFACE0_INFO            0x0b0c
 992 #       define RADEON_SURF_PITCHSEL_MASK        (0x1ff << 0)
 993 #       define RADEON_SURF_TILE_MODE_MASK       (3 << 16)
 994 #       define RADEON_SURF_TILE_MODE_MACRO      (0 << 16)
 995 #       define RADEON_SURF_TILE_MODE_MICRO      (1 << 16)
 996 #       define RADEON_SURF_TILE_MODE_32BIT_Z    (2 << 16)
 997 #       define RADEON_SURF_TILE_MODE_16BIT_Z    (3 << 16)
 998 #define RADEON_SURFACE0_LOWER_BOUND     0x0b04
 999 #define RADEON_SURFACE0_UPPER_BOUND     0x0b08
1000 #       define RADEON_SURF_ADDRESS_FIXED_MASK   (0x3ff << 0)
1001 #define RADEON_SURFACE1_INFO            0x0b1c
1002 #define RADEON_SURFACE1_LOWER_BOUND     0x0b14
1003 #define RADEON_SURFACE1_UPPER_BOUND     0x0b18
1004 #define RADEON_SURFACE2_INFO            0x0b2c
1005 #define RADEON_SURFACE2_LOWER_BOUND     0x0b24
1006 #define RADEON_SURFACE2_UPPER_BOUND     0x0b28
1007 #define RADEON_SURFACE3_INFO            0x0b3c
1008 #define RADEON_SURFACE3_LOWER_BOUND     0x0b34
1009 #define RADEON_SURFACE3_UPPER_BOUND     0x0b38
1010 #define RADEON_SURFACE4_INFO            0x0b4c
1011 #define RADEON_SURFACE4_LOWER_BOUND     0x0b44
1012 #define RADEON_SURFACE4_UPPER_BOUND     0x0b48
1013 #define RADEON_SURFACE5_INFO            0x0b5c
1014 #define RADEON_SURFACE5_LOWER_BOUND     0x0b54
1015 #define RADEON_SURFACE5_UPPER_BOUND     0x0b58
1016 #define RADEON_SURFACE6_INFO            0x0b6c
1017 #define RADEON_SURFACE6_LOWER_BOUND     0x0b64
1018 #define RADEON_SURFACE6_UPPER_BOUND     0x0b68
1019 #define RADEON_SURFACE7_INFO            0x0b7c
1020 #define RADEON_SURFACE7_LOWER_BOUND     0x0b74
1021 #define RADEON_SURFACE7_UPPER_BOUND     0x0b78
1022 #define RADEON_SW_SEMAPHORE             0x013c
1023
1024 #define RADEON_WAIT_UNTIL               0x1720
1025 #       define RADEON_WAIT_CRTC_PFLIP           (1 << 0)
1026 #       define RADEON_WAIT_2D_IDLE              (1 << 14)
1027 #       define RADEON_WAIT_3D_IDLE              (1 << 15)
1028 #       define RADEON_WAIT_2D_IDLECLEAN         (1 << 16)
1029 #       define RADEON_WAIT_3D_IDLECLEAN         (1 << 17)
1030 #       define RADEON_WAIT_HOST_IDLECLEAN       (1 << 18)
1031
1032 #define RADEON_RB3D_ZMASKOFFSET         0x3234
1033 #define RADEON_RB3D_ZSTENCILCNTL        0x1c2c
1034 #       define RADEON_DEPTH_FORMAT_16BIT_INT_Z  (0 << 0)
1035 #       define RADEON_DEPTH_FORMAT_24BIT_INT_Z  (2 << 0)
1036
1037 /* CP registers */
1038 #define RADEON_CP_ME_RAM_ADDR           0x07d4
1039 #define RADEON_CP_ME_RAM_RADDR          0x07d8
1040 #define RADEON_CP_ME_RAM_DATAH          0x07dc
1041 #define RADEON_CP_ME_RAM_DATAL          0x07e0
1042
1043 #define RADEON_CP_RB_BASE               0x0700
1044 #define RADEON_CP_RB_CNTL               0x0704
1045 #       define RADEON_BUF_SWAP_32BIT            (2 << 16)
1046 #       define RADEON_RB_NO_UPDATE              (1 << 27)
1047 #define RADEON_CP_RB_RPTR_ADDR          0x070c
1048 #define RADEON_CP_RB_RPTR               0x0710
1049 #define RADEON_CP_RB_WPTR               0x0714
1050
1051 #define RADEON_CP_RB_WPTR_DELAY         0x0718
1052 #       define RADEON_PRE_WRITE_TIMER_SHIFT     0
1053 #       define RADEON_PRE_WRITE_LIMIT_SHIFT     23
1054
1055 #define RADEON_CP_IB_BASE               0x0738
1056
1057 #define RADEON_CP_CSQ_CNTL              0x0740
1058 #       define RADEON_CSQ_CNT_PRIMARY_MASK      (0xff << 0)
1059 #       define RADEON_CSQ_PRIDIS_INDDIS         (0 << 28)
1060 #       define RADEON_CSQ_PRIPIO_INDDIS         (1 << 28)
1061 #       define RADEON_CSQ_PRIBM_INDDIS          (2 << 28)
1062 #       define RADEON_CSQ_PRIPIO_INDBM          (3 << 28)
1063 #       define RADEON_CSQ_PRIBM_INDBM           (4 << 28)
1064 #       define RADEON_CSQ_PRIPIO_INDPIO         (15 << 28)
1065
1066 #define RADEON_AIC_CNTL                 0x01d0
1067 #       define RADEON_PCIGART_TRANSLATE_EN      (1 << 0)
1068 #       define RS400_MSI_REARM                  (1 << 3)
1069 #define RADEON_AIC_STAT                 0x01d4
1070 #define RADEON_AIC_PT_BASE              0x01d8
1071 #define RADEON_AIC_LO_ADDR              0x01dc
1072 #define RADEON_AIC_HI_ADDR              0x01e0
1073 #define RADEON_AIC_TLB_ADDR             0x01e4
1074 #define RADEON_AIC_TLB_DATA             0x01e8
1075
1076 /* CP command packets */
1077 #define RADEON_CP_PACKET0               0x00000000
1078 #       define RADEON_ONE_REG_WR                (1 << 15)
1079 #define RADEON_CP_PACKET1               0x40000000
1080 #define RADEON_CP_PACKET2               0x80000000
1081 #define RADEON_CP_PACKET3               0xC0000000
1082 #       define RADEON_CP_NOP                    0x00001000
1083 #       define RADEON_CP_NEXT_CHAR              0x00001900
1084 #       define RADEON_CP_PLY_NEXTSCAN           0x00001D00
1085 #       define RADEON_CP_SET_SCISSORS           0x00001E00
1086              /* GEN_INDX_PRIM is unsupported starting with R300 */
1087 #       define RADEON_3D_RNDR_GEN_INDX_PRIM     0x00002300
1088 #       define RADEON_WAIT_FOR_IDLE             0x00002600
1089 #       define RADEON_3D_DRAW_VBUF              0x00002800
1090 #       define RADEON_3D_DRAW_IMMD              0x00002900
1091 #       define RADEON_3D_DRAW_INDX              0x00002A00
1092 #       define RADEON_CP_LOAD_PALETTE           0x00002C00
1093 #       define RADEON_3D_LOAD_VBPNTR            0x00002F00
1094 #       define RADEON_MPEG_IDCT_MACROBLOCK      0x00003000
1095 #       define RADEON_MPEG_IDCT_MACROBLOCK_REV  0x00003100
1096 #       define RADEON_3D_CLEAR_ZMASK            0x00003200
1097 #       define RADEON_CP_INDX_BUFFER            0x00003300
1098 #       define RADEON_CP_3D_DRAW_VBUF_2         0x00003400
1099 #       define RADEON_CP_3D_DRAW_IMMD_2         0x00003500
1100 #       define RADEON_CP_3D_DRAW_INDX_2         0x00003600
1101 #       define RADEON_3D_CLEAR_HIZ              0x00003700
1102 #       define RADEON_CP_3D_CLEAR_CMASK         0x00003802
1103 #       define RADEON_CNTL_HOSTDATA_BLT         0x00009400
1104 #       define RADEON_CNTL_PAINT_MULTI          0x00009A00
1105 #       define RADEON_CNTL_BITBLT_MULTI         0x00009B00
1106 #       define RADEON_CNTL_SET_SCISSORS         0xC0001E00
1107
1108 #define RADEON_CP_PACKET_MASK           0xC0000000
1109 #define RADEON_CP_PACKET_COUNT_MASK     0x3fff0000
1110 #define RADEON_CP_PACKET0_REG_MASK      0x000007ff
1111 #define RADEON_CP_PACKET1_REG0_MASK     0x000007ff
1112 #define RADEON_CP_PACKET1_REG1_MASK     0x003ff800
1113
1114 #define RADEON_VTX_Z_PRESENT                    (1 << 31)
1115 #define RADEON_VTX_PKCOLOR_PRESENT              (1 << 3)
1116
1117 #define RADEON_PRIM_TYPE_NONE                   (0 << 0)
1118 #define RADEON_PRIM_TYPE_POINT                  (1 << 0)
1119 #define RADEON_PRIM_TYPE_LINE                   (2 << 0)
1120 #define RADEON_PRIM_TYPE_LINE_STRIP             (3 << 0)
1121 #define RADEON_PRIM_TYPE_TRI_LIST               (4 << 0)
1122 #define RADEON_PRIM_TYPE_TRI_FAN                (5 << 0)
1123 #define RADEON_PRIM_TYPE_TRI_STRIP              (6 << 0)
1124 #define RADEON_PRIM_TYPE_TRI_TYPE2              (7 << 0)
1125 #define RADEON_PRIM_TYPE_RECT_LIST              (8 << 0)
1126 #define RADEON_PRIM_TYPE_3VRT_POINT_LIST        (9 << 0)
1127 #define RADEON_PRIM_TYPE_3VRT_LINE_LIST         (10 << 0)
1128 #define RADEON_PRIM_TYPE_MASK                   0xf
1129 #define RADEON_PRIM_WALK_IND                    (1 << 4)
1130 #define RADEON_PRIM_WALK_LIST                   (2 << 4)
1131 #define RADEON_PRIM_WALK_RING                   (3 << 4)
1132 #define RADEON_COLOR_ORDER_BGRA                 (0 << 6)
1133 #define RADEON_COLOR_ORDER_RGBA                 (1 << 6)
1134 #define RADEON_MAOS_ENABLE                      (1 << 7)
1135 #define RADEON_VTX_FMT_R128_MODE                (0 << 8)
1136 #define RADEON_VTX_FMT_RADEON_MODE              (1 << 8)
1137 #define RADEON_NUM_VERTICES_SHIFT               16
1138
1139 #define RADEON_COLOR_FORMAT_CI8         2
1140
1141 #define R200_PP_TXCBLEND_0                0x2f00
1142 #define R200_PP_TXCBLEND_1                0x2f10
1143 #define R200_PP_TXCBLEND_2                0x2f20
1144 #define R200_PP_TXCBLEND_3                0x2f30
1145 #define R200_PP_TXCBLEND_4                0x2f40
1146 #define R200_PP_TXCBLEND_5                0x2f50
1147 #define R200_PP_TXCBLEND_6                0x2f60
1148 #define R200_PP_TXCBLEND_7                0x2f70
1149 #define R200_SE_TCL_LIGHT_MODEL_CTL_0     0x2268
1150 #define R200_PP_TFACTOR_0                 0x2ee0
1151 #define R200_SE_VTX_FMT_0                 0x2088
1152 #define R200_SE_VAP_CNTL                  0x2080
1153 #define R200_SE_TCL_MATRIX_SEL_0          0x2230
1154 #define R200_SE_TCL_TEX_PROC_CTL_2        0x22a8
1155 #define R200_SE_TCL_UCP_VERT_BLEND_CTL    0x22c0
1156 #define R200_PP_TXFILTER_5                0x2ca0
1157 #define R200_PP_TXFILTER_4                0x2c80
1158 #define R200_PP_TXFILTER_3                0x2c60
1159 #define R200_PP_TXFILTER_2                0x2c40
1160 #define R200_PP_TXFILTER_1                0x2c20
1161 #define R200_PP_TXFILTER_0                0x2c00
1162 #define R200_PP_TXOFFSET_5                0x2d78
1163 #define R200_PP_TXOFFSET_4                0x2d60
1164 #define R200_PP_TXOFFSET_3                0x2d48
1165 #define R200_PP_TXOFFSET_2                0x2d30
1166 #define R200_PP_TXOFFSET_1                0x2d18
1167 #define R200_PP_TXOFFSET_0                0x2d00
1168
1169 #define R200_PP_CUBIC_FACES_0             0x2c18
1170 #define R200_PP_CUBIC_FACES_1             0x2c38
1171 #define R200_PP_CUBIC_FACES_2             0x2c58
1172 #define R200_PP_CUBIC_FACES_3             0x2c78
1173 #define R200_PP_CUBIC_FACES_4             0x2c98
1174 #define R200_PP_CUBIC_FACES_5             0x2cb8
1175 #define R200_PP_CUBIC_OFFSET_F1_0         0x2d04
1176 #define R200_PP_CUBIC_OFFSET_F2_0         0x2d08
1177 #define R200_PP_CUBIC_OFFSET_F3_0         0x2d0c
1178 #define R200_PP_CUBIC_OFFSET_F4_0         0x2d10
1179 #define R200_PP_CUBIC_OFFSET_F5_0         0x2d14
1180 #define R200_PP_CUBIC_OFFSET_F1_1         0x2d1c
1181 #define R200_PP_CUBIC_OFFSET_F2_1         0x2d20
1182 #define R200_PP_CUBIC_OFFSET_F3_1         0x2d24
1183 #define R200_PP_CUBIC_OFFSET_F4_1         0x2d28
1184 #define R200_PP_CUBIC_OFFSET_F5_1         0x2d2c
1185 #define R200_PP_CUBIC_OFFSET_F1_2         0x2d34
1186 #define R200_PP_CUBIC_OFFSET_F2_2         0x2d38
1187 #define R200_PP_CUBIC_OFFSET_F3_2         0x2d3c
1188 #define R200_PP_CUBIC_OFFSET_F4_2         0x2d40
1189 #define R200_PP_CUBIC_OFFSET_F5_2         0x2d44
1190 #define R200_PP_CUBIC_OFFSET_F1_3         0x2d4c
1191 #define R200_PP_CUBIC_OFFSET_F2_3         0x2d50
1192 #define R200_PP_CUBIC_OFFSET_F3_3         0x2d54
1193 #define R200_PP_CUBIC_OFFSET_F4_3         0x2d58
1194 #define R200_PP_CUBIC_OFFSET_F5_3         0x2d5c
1195 #define R200_PP_CUBIC_OFFSET_F1_4         0x2d64
1196 #define R200_PP_CUBIC_OFFSET_F2_4         0x2d68
1197 #define R200_PP_CUBIC_OFFSET_F3_4         0x2d6c
1198 #define R200_PP_CUBIC_OFFSET_F4_4         0x2d70
1199 #define R200_PP_CUBIC_OFFSET_F5_4         0x2d74
1200 #define R200_PP_CUBIC_OFFSET_F1_5         0x2d7c
1201 #define R200_PP_CUBIC_OFFSET_F2_5         0x2d80
1202 #define R200_PP_CUBIC_OFFSET_F3_5         0x2d84
1203 #define R200_PP_CUBIC_OFFSET_F4_5         0x2d88
1204 #define R200_PP_CUBIC_OFFSET_F5_5         0x2d8c
1205
1206 #define R200_RE_AUX_SCISSOR_CNTL          0x26f0
1207 #define R200_SE_VTE_CNTL                  0x20b0
1208 #define R200_SE_TCL_OUTPUT_VTX_COMP_SEL   0x2250
1209 #define R200_PP_TAM_DEBUG3                0x2d9c
1210 #define R200_PP_CNTL_X                    0x2cc4
1211 #define R200_SE_VAP_CNTL_STATUS           0x2140
1212 #define R200_RE_SCISSOR_TL_0              0x1cd8
1213 #define R200_RE_SCISSOR_TL_1              0x1ce0
1214 #define R200_RE_SCISSOR_TL_2              0x1ce8
1215 #define R200_RB3D_DEPTHXY_OFFSET          0x1d60
1216 #define R200_RE_AUX_SCISSOR_CNTL          0x26f0
1217 #define R200_SE_VTX_STATE_CNTL            0x2180
1218 #define R200_RE_POINTSIZE                 0x2648
1219 #define R200_SE_TCL_INPUT_VTX_VECTOR_ADDR_0 0x2254
1220
1221 #define RADEON_PP_TEX_SIZE_0                0x1d04      /* NPOT */
1222 #define RADEON_PP_TEX_SIZE_1                0x1d0c
1223 #define RADEON_PP_TEX_SIZE_2                0x1d14
1224
1225 #define RADEON_PP_CUBIC_FACES_0             0x1d24
1226 #define RADEON_PP_CUBIC_FACES_1             0x1d28
1227 #define RADEON_PP_CUBIC_FACES_2             0x1d2c
1228 #define RADEON_PP_CUBIC_OFFSET_T0_0         0x1dd0      /* bits [31:5] */
1229 #define RADEON_PP_CUBIC_OFFSET_T1_0         0x1e00
1230 #define RADEON_PP_CUBIC_OFFSET_T2_0         0x1e14
1231
1232 #define RADEON_SE_TCL_STATE_FLUSH           0x2284
1233
1234 #define SE_VAP_CNTL__TCL_ENA_MASK                          0x00000001
1235 #define SE_VAP_CNTL__FORCE_W_TO_ONE_MASK                   0x00010000
1236 #define SE_VAP_CNTL__VF_MAX_VTX_NUM__SHIFT                 0x00000012
1237 #define SE_VTE_CNTL__VTX_XY_FMT_MASK                       0x00000100
1238 #define SE_VTE_CNTL__VTX_Z_FMT_MASK                        0x00000200
1239 #define SE_VTX_FMT_0__VTX_Z0_PRESENT_MASK                  0x00000001
1240 #define SE_VTX_FMT_0__VTX_W0_PRESENT_MASK                  0x00000002
1241 #define SE_VTX_FMT_0__VTX_COLOR_0_FMT__SHIFT               0x0000000b
1242 #define R200_3D_DRAW_IMMD_2      0xC0003500
1243 #define R200_SE_VTX_FMT_1                 0x208c
1244 #define R200_RE_CNTL                      0x1c50
1245
1246 #define R200_RB3D_BLENDCOLOR              0x3218
1247
1248 #define R200_SE_TCL_POINT_SPRITE_CNTL     0x22c4
1249
1250 #define R200_PP_TRI_PERF                  0x2cf8
1251
1252 #define R200_PP_AFS_0                     0x2f80
1253 #define R200_PP_AFS_1                     0x2f00 /* same as txcblend_0 */
1254
1255 #define R200_VAP_PVS_CNTL_1               0x22D0
1256
1257 /* MPEG settings from VHA code */
1258 #define RADEON_VHA_SETTO16_1                       0x2694
1259 #define RADEON_VHA_SETTO16_2                       0x2680
1260 #define RADEON_VHA_SETTO0_1                        0x1840
1261 #define RADEON_VHA_FB_OFFSET                       0x19e4
1262 #define RADEON_VHA_SETTO1AND70S                    0x19d8
1263 #define RADEON_VHA_DST_PITCH                       0x1408
1264
1265 // set as reference header
1266 #define RADEON_VHA_BACKFRAME0_OFF_Y              0x1840
1267 #define RADEON_VHA_BACKFRAME1_OFF_PITCH_Y        0x1844
1268 #define RADEON_VHA_BACKFRAME0_OFF_U              0x1848
1269 #define RADEON_VHA_BACKFRAME1_OFF_PITCH_U        0x184c
1270 #define RADOEN_VHA_BACKFRAME0_OFF_V              0x1850
1271 #define RADEON_VHA_BACKFRAME1_OFF_PITCH_V        0x1854
1272 #define RADEON_VHA_FORWFRAME0_OFF_Y              0x1858
1273 #define RADEON_VHA_FORWFRAME1_OFF_PITCH_Y        0x185c
1274 #define RADEON_VHA_FORWFRAME0_OFF_U              0x1860
1275 #define RADEON_VHA_FORWFRAME1_OFF_PITCH_U        0x1864
1276 #define RADEON_VHA_FORWFRAME0_OFF_V              0x1868
1277 #define RADEON_VHA_FORWFRAME0_OFF_PITCH_V        0x1880
1278 #define RADEON_VHA_BACKFRAME0_OFF_Y_2            0x1884
1279 #define RADEON_VHA_BACKFRAME1_OFF_PITCH_Y_2      0x1888
1280 #define RADEON_VHA_BACKFRAME0_OFF_U_2            0x188c
1281 #define RADEON_VHA_BACKFRAME1_OFF_PITCH_U_2      0x1890
1282 #define RADEON_VHA_BACKFRAME0_OFF_V_2            0x1894
1283 #define RADEON_VHA_BACKFRAME1_OFF_PITCH_V_2      0x1898
1284
1285 #define R500_D1CRTC_STATUS 0x609c
1286 #define R500_D2CRTC_STATUS 0x689c
1287 #define R500_CRTC_V_BLANK (1<<0)
1288
1289 #define R500_D1CRTC_FRAME_COUNT 0x60a4
1290 #define R500_D2CRTC_FRAME_COUNT 0x68a4
1291
1292 #define R500_D1MODE_V_COUNTER 0x6530
1293 #define R500_D2MODE_V_COUNTER 0x6d30
1294
1295 #define R500_D1MODE_VBLANK_STATUS 0x6534
1296 #define R500_D2MODE_VBLANK_STATUS 0x6d34
1297 #define R500_VBLANK_OCCURED (1<<0)
1298 #define R500_VBLANK_ACK     (1<<4)
1299 #define R500_VBLANK_STAT    (1<<12)
1300 #define R500_VBLANK_INT     (1<<16)
1301
1302 #define R500_DxMODE_INT_MASK 0x6540
1303 #define R500_D1MODE_INT_MASK (1<<0)
1304 #define R500_D2MODE_INT_MASK (1<<8)
1305
1306 #define R500_DISP_INTERRUPT_STATUS 0x7edc
1307 #define R500_D1_VBLANK_INTERRUPT (1 << 4)
1308 #define R500_D2_VBLANK_INTERRUPT (1 << 5)
1309
1310 /* Constants */
1311 #define RADEON_MAX_USEC_TIMEOUT         100000  /* 100 ms */
1312
1313 #define RADEON_LAST_FRAME_REG           RADEON_SCRATCH_REG0
1314 #define RADEON_LAST_DISPATCH_REG        RADEON_SCRATCH_REG1
1315 #define RADEON_LAST_CLEAR_REG           RADEON_SCRATCH_REG2
1316 #define RADEON_LAST_SWI_REG             RADEON_SCRATCH_REG3
1317 #define RADEON_LAST_DISPATCH            1
1318
1319 #define RADEON_MAX_VB_AGE               0x7fffffff
1320 #define RADEON_MAX_VB_VERTS             (0xffff)
1321
1322 #define RADEON_RING_HIGH_MARK           128
1323
1324 #define RADEON_PCIGART_TABLE_SIZE      (32*1024)
1325 #define RADEON_DEFAULT_RING_SIZE       (1024*1024)
1326 #define RADEON_DEFAULT_CP_TIMEOUT     100000  /* usecs */
1327
1328 #define RADEON_READ(reg)    DRM_READ32(  dev_priv->mmio, (reg) )
1329 #define RADEON_WRITE(reg,val)  DRM_WRITE32( dev_priv->mmio, (reg), (val) )
1330 #define RADEON_READ8(reg)       DRM_READ8(  dev_priv->mmio, (reg) )
1331 #define RADEON_WRITE8(reg,val)  DRM_WRITE8( dev_priv->mmio, (reg), (val) )
1332
1333 extern u32 RADEON_READ_PLL(struct drm_radeon_private *dev_priv, int addr);
1334 extern void RADEON_WRITE_PLL(struct drm_radeon_private *dev_priv, int addr, uint32_t data);
1335 extern u32 RADEON_READ_PCIE(drm_radeon_private_t *dev_priv, int addr);
1336
1337 #define RADEON_WRITE_P(reg, val, mask)          \
1338 do {                                            \
1339         uint32_t tmp = RADEON_READ(reg);        \
1340         tmp &= (mask);                          \
1341         tmp |= ((val) & ~(mask));               \
1342         RADEON_WRITE(reg, tmp);                 \
1343 } while(0)
1344
1345 #define RADEON_WRITE_PLL_P(dev_priv, addr, val, mask)           \
1346 do {                                                            \
1347         uint32_t tmp_ = RADEON_READ_PLL(dev_priv, addr);        \
1348         tmp_ &= (mask);                                         \
1349         tmp_ |= ((val) & ~(mask));                              \
1350         RADEON_WRITE_PLL(dev_priv, addr, tmp_);                 \
1351 } while (0)
1352
1353
1354
1355 #define RADEON_WRITE_PCIE(addr, val)                                    \
1356 do {                                                                    \
1357         RADEON_WRITE8(RADEON_PCIE_INDEX,                                \
1358                         ((addr) & 0xff));                               \
1359         RADEON_WRITE(RADEON_PCIE_DATA, (val));                  \
1360 } while (0)
1361
1362 #define R500_WRITE_MCIND(addr, val)                                     \
1363 do {                                                            \
1364         RADEON_WRITE(R520_MC_IND_INDEX, 0xff0000 | ((addr) & 0xff));    \
1365         RADEON_WRITE(R520_MC_IND_DATA, (val));                  \
1366         RADEON_WRITE(R520_MC_IND_INDEX, 0);     \
1367 } while (0)
1368
1369 #define RS480_WRITE_MCIND(addr, val)                            \
1370 do {                                                                    \
1371         RADEON_WRITE(RS480_NB_MC_INDEX,                         \
1372                         ((addr) & 0xff) | RS480_NB_MC_IND_WR_EN);       \
1373         RADEON_WRITE(RS480_NB_MC_DATA, (val));                  \
1374         RADEON_WRITE(RS480_NB_MC_INDEX, 0xff);                  \
1375 } while (0)
1376
1377 #define RS690_WRITE_MCIND(addr, val)                                    \
1378 do {                                                            \
1379         RADEON_WRITE(RS690_MC_INDEX, RS690_MC_INDEX_WR_EN | ((addr) & RS690_MC_INDEX_MASK));    \
1380         RADEON_WRITE(RS690_MC_DATA, val);                       \
1381         RADEON_WRITE(RS690_MC_INDEX, RS690_MC_INDEX_WR_ACK);    \
1382 } while (0)
1383
1384 #define IGP_WRITE_MCIND(addr, val)                              \
1385 do {                                                                    \
1386         if ((dev_priv->flags & RADEON_FAMILY_MASK) == CHIP_RS690)       \
1387                 RS690_WRITE_MCIND(addr, val);                           \
1388         else                                                            \
1389                 RS480_WRITE_MCIND(addr, val);                           \
1390 } while (0)
1391
1392 #define CP_PACKET0( reg, n )                                            \
1393         (RADEON_CP_PACKET0 | ((n) << 16) | ((reg) >> 2))
1394 #define CP_PACKET0_TABLE( reg, n )                                      \
1395         (RADEON_CP_PACKET0 | RADEON_ONE_REG_WR | ((n) << 16) | ((reg) >> 2))
1396 #define CP_PACKET1( reg0, reg1 )                                        \
1397         (RADEON_CP_PACKET1 | (((reg1) >> 2) << 15) | ((reg0) >> 2))
1398 #define CP_PACKET2()                                                    \
1399         (RADEON_CP_PACKET2)
1400 #define CP_PACKET3( pkt, n )                                            \
1401         (RADEON_CP_PACKET3 | (pkt) | ((n) << 16))
1402
1403 /* ================================================================
1404  * Engine control helper macros
1405  */
1406
1407 #define RADEON_WAIT_UNTIL_2D_IDLE() do {                                \
1408         OUT_RING( CP_PACKET0( RADEON_WAIT_UNTIL, 0 ) );                 \
1409         OUT_RING( (RADEON_WAIT_2D_IDLECLEAN |                           \
1410                    RADEON_WAIT_HOST_IDLECLEAN) );                       \
1411 } while (0)
1412
1413 #define RADEON_WAIT_UNTIL_3D_IDLE() do {                                \
1414         OUT_RING( CP_PACKET0( RADEON_WAIT_UNTIL, 0 ) );                 \
1415         OUT_RING( (RADEON_WAIT_3D_IDLECLEAN |                           \
1416                    RADEON_WAIT_HOST_IDLECLEAN) );                       \
1417 } while (0)
1418
1419 #define RADEON_WAIT_UNTIL_IDLE() do {                                   \
1420         OUT_RING( CP_PACKET0( RADEON_WAIT_UNTIL, 0 ) );                 \
1421         OUT_RING( (RADEON_WAIT_2D_IDLECLEAN |                           \
1422                    RADEON_WAIT_3D_IDLECLEAN |                           \
1423                    RADEON_WAIT_HOST_IDLECLEAN) );                       \
1424 } while (0)
1425
1426 #define RADEON_WAIT_UNTIL_PAGE_FLIPPED() do {                           \
1427         OUT_RING( CP_PACKET0( RADEON_WAIT_UNTIL, 0 ) );                 \
1428         OUT_RING( RADEON_WAIT_CRTC_PFLIP );                             \
1429 } while (0)
1430
1431 #define RADEON_FLUSH_CACHE() do {                                       \
1432         if ((dev_priv->flags & RADEON_FAMILY_MASK) <= CHIP_RV280) {     \
1433                 OUT_RING(CP_PACKET0(RADEON_RB3D_DSTCACHE_CTLSTAT, 0));  \
1434                 OUT_RING(RADEON_RB3D_DC_FLUSH);                         \
1435         } else {                                                        \
1436                 OUT_RING(CP_PACKET0(R300_RB3D_DSTCACHE_CTLSTAT, 0));    \
1437                 OUT_RING(RADEON_RB3D_DC_FLUSH);                         \
1438         }                                                               \
1439 } while (0)
1440
1441 #define RADEON_PURGE_CACHE() do {                                       \
1442         if ((dev_priv->flags & RADEON_FAMILY_MASK) <= CHIP_RV280) {     \
1443                 OUT_RING(CP_PACKET0(RADEON_RB3D_DSTCACHE_CTLSTAT, 0));  \
1444                 OUT_RING(RADEON_RB3D_DC_FLUSH | RADEON_RB3D_DC_FREE);   \
1445         } else {                                                        \
1446                 OUT_RING(CP_PACKET0(R300_RB3D_DSTCACHE_CTLSTAT, 0));    \
1447                 OUT_RING(R300_RB3D_DC_FLUSH | R300_RB3D_DC_FREE );      \
1448         }                                                               \
1449 } while (0)
1450
1451 #define RADEON_FLUSH_ZCACHE() do {                                      \
1452         if ((dev_priv->flags & RADEON_FAMILY_MASK) <= CHIP_RV280) {     \
1453                 OUT_RING(CP_PACKET0(RADEON_RB3D_ZCACHE_CTLSTAT, 0));    \
1454                 OUT_RING(RADEON_RB3D_ZC_FLUSH);                         \
1455         } else {                                                        \
1456                 OUT_RING(CP_PACKET0(R300_ZB_ZCACHE_CTLSTAT, 0));        \
1457                 OUT_RING(R300_ZC_FLUSH);                                \
1458         }                                                               \
1459 } while (0)
1460
1461 #define RADEON_PURGE_ZCACHE() do {                                      \
1462         if ((dev_priv->flags & RADEON_FAMILY_MASK) <= CHIP_RV280) {     \
1463                 OUT_RING(CP_PACKET0(RADEON_RB3D_ZCACHE_CTLSTAT, 0));    \
1464                 OUT_RING(RADEON_RB3D_ZC_FLUSH | RADEON_RB3D_ZC_FREE);   \
1465         } else {                                                        \
1466                 OUT_RING(CP_PACKET0(R300_ZB_ZCACHE_CTLSTAT, 0));        \
1467                 OUT_RING(R300_ZC_FLUSH | R300_ZC_FREE);                 \
1468         }                                                               \
1469 } while (0)
1470
1471 /* ================================================================
1472  * Misc helper macros
1473  */
1474
1475 /* Perfbox functionality only.
1476  */
1477 #define RING_SPACE_TEST_WITH_RETURN( dev_priv )                         \
1478 do {                                                                    \
1479         if (!(dev_priv->stats.boxes & RADEON_BOX_DMA_IDLE)) {           \
1480                 u32 head = GET_RING_HEAD( dev_priv );                   \
1481                 if (head == dev_priv->ring.tail)                        \
1482                         dev_priv->stats.boxes |= RADEON_BOX_DMA_IDLE;   \
1483         }                                                               \
1484 } while (0)
1485
1486 #define VB_AGE_TEST_WITH_RETURN( dev_priv )                             \
1487 do {                                                                    \
1488         struct drm_radeon_master_private *master_priv = file_priv->master->driver_priv;         \
1489         drm_radeon_sarea_t *sarea_priv = master_priv->sarea_priv;       \
1490         if ( sarea_priv->last_dispatch >= RADEON_MAX_VB_AGE ) {         \
1491                 int __ret = radeon_do_cp_idle( dev_priv );              \
1492                 if ( __ret ) return __ret;                              \
1493                 sarea_priv->last_dispatch = 0;                          \
1494                 radeon_freelist_reset( dev );                           \
1495         }                                                               \
1496 } while (0)
1497
1498 #define RADEON_DISPATCH_AGE( age ) do {                                 \
1499         OUT_RING( CP_PACKET0( RADEON_LAST_DISPATCH_REG, 0 ) );          \
1500         OUT_RING( age );                                                \
1501 } while (0)
1502
1503 #define RADEON_FRAME_AGE( age ) do {                                    \
1504         OUT_RING( CP_PACKET0( RADEON_LAST_FRAME_REG, 0 ) );             \
1505         OUT_RING( age );                                                \
1506 } while (0)
1507
1508 #define RADEON_CLEAR_AGE( age ) do {                                    \
1509         OUT_RING( CP_PACKET0( RADEON_LAST_CLEAR_REG, 0 ) );             \
1510         OUT_RING( age );                                                \
1511 } while (0)
1512
1513 /* ================================================================
1514  * Ring control
1515  */
1516
1517 #define RADEON_VERBOSE  0
1518
1519 #define RING_LOCALS     int write, _nr, _align_nr; unsigned int mask; u32 *ring;
1520
1521 #define BEGIN_RING( n ) do {                                            \
1522         if ( RADEON_VERBOSE ) {                                         \
1523                 DRM_INFO( "BEGIN_RING( %d )\n", (n));                   \
1524         }                                                               \
1525         _align_nr = (n + 0xf) & ~0xf;                                   \
1526         if (dev_priv->ring.space <= (_align_nr * sizeof(u32))) {        \
1527                 COMMIT_RING();                                          \
1528                 radeon_wait_ring(dev_priv, _align_nr * sizeof(u32));    \
1529         }                                                               \
1530         _nr = n; dev_priv->ring.space -= (n) * sizeof(u32);             \
1531         ring = dev_priv->ring.start;                                    \
1532         write = dev_priv->ring.tail;                                    \
1533         mask = dev_priv->ring.tail_mask;                                \
1534 } while (0)
1535
1536 #define ADVANCE_RING() do {                                             \
1537         if ( RADEON_VERBOSE ) {                                         \
1538                 DRM_INFO( "ADVANCE_RING() wr=0x%06x tail=0x%06x\n",     \
1539                           write, dev_priv->ring.tail );                 \
1540         }                                                               \
1541         if (((dev_priv->ring.tail + _nr) & mask) != write) {            \
1542                 DRM_ERROR(                                              \
1543                         "ADVANCE_RING(): mismatch: nr: %x write: %x line: %d\n",        \
1544                         ((dev_priv->ring.tail + _nr) & mask),           \
1545                         write, __LINE__);                               \
1546         } else                                                          \
1547                 dev_priv->ring.tail = write;                            \
1548 } while (0)
1549
1550 #define COMMIT_RING() do {                                              \
1551                 radeon_commit_ring(dev_priv);                           \
1552         } while(0)
1553
1554 #define OUT_RING( x ) do {                                              \
1555         if ( RADEON_VERBOSE ) {                                         \
1556                 DRM_INFO( "   OUT_RING( 0x%08x ) at 0x%x\n",            \
1557                            (unsigned int)(x), write );                  \
1558         }                                                               \
1559         ring[write++] = (x);                                            \
1560         write &= mask;                                                  \
1561 } while (0)
1562
1563 #define OUT_RING_REG( reg, val ) do {                                   \
1564         OUT_RING( CP_PACKET0( reg, 0 ) );                               \
1565         OUT_RING( val );                                                \
1566 } while (0)
1567
1568 #define OUT_RING_TABLE( tab, sz ) do {                          \
1569         int _size = (sz);                                       \
1570         int *_tab = (int *)(tab);                               \
1571                                                                 \
1572         if (write + _size > mask) {                             \
1573                 int _i = (mask+1) - write;                      \
1574                 _size -= _i;                                    \
1575                 while (_i > 0) {                                \
1576                         *(int *)(ring + write) = *_tab++;       \
1577                         write++;                                \
1578                         _i--;                                   \
1579                 }                                               \
1580                 write = 0;                                      \
1581                 _tab += _i;                                     \
1582         }                                                       \
1583         while (_size > 0) {                                     \
1584                 *(ring + write) = *_tab++;                      \
1585                 write++;                                        \
1586                 _size--;                                        \
1587         }                                                       \
1588         write &= mask;                                          \
1589 } while (0)
1590
1591 /* radeon GEM->TTM munger */
1592 struct drm_radeon_gem_object {
1593         /* wrap a TTM bo */
1594         struct drm_buffer_object *bo;
1595         struct drm_fence_object *fence;
1596         struct drm_gem_object *obj;
1597
1598 };
1599
1600 extern int radeon_gem_info_ioctl(struct drm_device *dev, void *data,
1601                                  struct drm_file *file_priv);
1602
1603 extern int radeon_gem_create_ioctl(struct drm_device *dev, void *data,
1604                                    struct drm_file *file_priv);
1605
1606 extern int radeon_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1607                                    struct drm_file *file_priv);
1608
1609 extern int radeon_gem_mmap_ioctl(struct drm_device *dev, void *data,
1610                                  struct drm_file *file_priv);
1611 extern int radeon_gem_pread_ioctl(struct drm_device *dev, void *data,
1612                                    struct drm_file *file_priv);
1613
1614 extern void radeon_fence_handler(struct drm_device *dev);
1615 extern int radeon_fence_emit_sequence(struct drm_device *dev, uint32_t class,
1616                                       uint32_t flags, uint32_t *sequence,
1617                                     uint32_t *native_type);
1618 extern void radeon_poke_flush(struct drm_device *dev, uint32_t class);
1619 extern int radeon_fence_has_irq(struct drm_device *dev, uint32_t class, uint32_t flags);
1620
1621 /* radeon_buffer.c */
1622 extern struct drm_ttm_backend *radeon_create_ttm_backend_entry(struct drm_device *dev);
1623 extern int radeon_fence_types(struct drm_buffer_object *bo, uint32_t *class, uint32_t *type);
1624 extern int radeon_invalidate_caches(struct drm_device *dev, uint64_t buffer_flags);
1625 extern int radeon_init_mem_type(struct drm_device * dev, uint32_t type,
1626                                 struct drm_mem_type_manager * man);
1627 extern int radeon_move(struct drm_buffer_object * bo,
1628                        int evict, int no_wait, struct drm_bo_mem_reg * new_mem);
1629
1630 extern void radeon_gart_flush(struct drm_device *dev);
1631 extern uint64_t radeon_evict_flags(struct drm_buffer_object *bo);
1632
1633 #define BREADCRUMB_BITS 31
1634 #define BREADCRUMB_MASK ((1U << BREADCRUMB_BITS) - 1)
1635
1636 /* Breadcrumb - swi irq */
1637 #define READ_BREADCRUMB(dev_priv) GET_SCRATCH(3)
1638
1639 static inline int radeon_update_breadcrumb(struct drm_device *dev)
1640 {
1641         struct drm_radeon_private *dev_priv = dev->dev_private;
1642         struct drm_radeon_master_private *master_priv;
1643
1644         ++dev_priv->counter;
1645         if (dev_priv->counter > BREADCRUMB_MASK)
1646                 dev_priv->counter = 1;
1647
1648         if (dev->primary->master) {
1649                 master_priv = dev->primary->master->driver_priv;
1650
1651                 if (master_priv->sarea_priv)
1652                         master_priv->sarea_priv->last_fence = dev_priv->counter;
1653         }
1654         return dev_priv->counter;
1655 }
1656
1657 #define radeon_is_avivo(dev_priv) ((dev_priv->chip_family >= CHIP_RS600))
1658
1659 #define radeon_is_dce3(dev_priv) ((dev_priv->chip_family >= CHIP_RV620))
1660
1661 #define radeon_is_rv100(dev_priv) ((dev_priv->chip_family == CHIP_RV100) || \
1662                                    (dev_priv->chip_family == CHIP_RV200) || \
1663                                    (dev_priv->chip_family == CHIP_RS100) || \
1664                                    (dev_priv->chip_family == CHIP_RS200) || \
1665                                    (dev_priv->chip_family == CHIP_RV250) || \
1666                                    (dev_priv->chip_family == CHIP_RV280) || \
1667                                    (dev_priv->chip_family == CHIP_RS300))
1668
1669 #define radeon_is_r300(dev_priv) ((dev_priv->chip_family == CHIP_R300)  || \
1670                                   (dev_priv->chip_family == CHIP_RV350) || \
1671                                   (dev_priv->chip_family == CHIP_R350)  || \
1672                                   (dev_priv->chip_family == CHIP_RV380) || \
1673                                   (dev_priv->chip_family == CHIP_R420)  || \
1674                                   (dev_priv->chip_family == CHIP_R423)  || \
1675                                   (dev_priv->chip_family == CHIP_RV410) || \
1676                                   (dev_priv->chip_family == CHIP_RS400) || \
1677                                   (dev_priv->chip_family == CHIP_RS480))
1678
1679 #define radeon_bios8(dev_priv, v) (dev_priv->bios[v])
1680 #define radeon_bios16(dev_priv, v) (dev_priv->bios[v] | (dev_priv->bios[(v) + 1] << 8))
1681 #define radeon_bios32(dev_priv, v) ((dev_priv->bios[v]) | \
1682                                     (dev_priv->bios[(v) + 1] << 8) | \
1683                                     (dev_priv->bios[(v) + 2] << 16) | \
1684                                     (dev_priv->bios[(v) + 3] << 24))
1685
1686 extern void radeon_pll_errata_after_index(struct drm_radeon_private *dev_priv);
1687 extern int radeon_emit_irq(struct drm_device * dev);
1688
1689 extern void radeon_gem_free_object(struct drm_gem_object *obj);
1690 extern int radeon_gem_init_object(struct drm_gem_object *obj);
1691 extern int radeon_gem_mm_init(struct drm_device *dev);
1692 extern void radeon_gem_mm_fini(struct drm_device *dev);
1693 extern int radeon_gem_pin_ioctl(struct drm_device *dev, void *data,
1694                                 struct drm_file *file_priv);
1695 extern int radeon_gem_unpin_ioctl(struct drm_device *dev, void *data,
1696                                   struct drm_file *file_priv);
1697 int radeon_gem_object_pin(struct drm_gem_object *obj,
1698                           uint32_t alignment, uint32_t pin_domain);
1699 int radeon_gem_object_unpin(struct drm_gem_object *obj);
1700 int radeon_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1701                                 struct drm_file *file_priv);
1702 int radeon_gem_wait_rendering(struct drm_device *dev, void *data,
1703                               struct drm_file *file_priv);
1704 struct drm_gem_object *radeon_gem_object_alloc(struct drm_device *dev, int size, int alignment,
1705                                                int initial_domain, bool discardable);
1706 int radeon_modeset_init(struct drm_device *dev);
1707 void radeon_modeset_cleanup(struct drm_device *dev);
1708 extern u32 radeon_read_mc_reg(drm_radeon_private_t *dev_priv, int addr);
1709 extern void radeon_write_mc_reg(drm_radeon_private_t *dev_priv, u32 addr, u32 val);
1710 void radeon_read_agp_location(drm_radeon_private_t *dev_priv, u32 *agp_lo, u32 *agp_hi);
1711 void radeon_write_fb_location(drm_radeon_private_t *dev_priv, u32 fb_loc);
1712 extern void radeon_set_pcigart(drm_radeon_private_t * dev_priv, int on);
1713 #define RADEONFB_CONN_LIMIT 4
1714
1715 extern int radeon_master_create(struct drm_device *dev, struct drm_master *master);
1716 extern void radeon_master_destroy(struct drm_device *dev, struct drm_master *master);
1717 extern void radeon_cp_dispatch_flip(struct drm_device * dev, struct drm_master *master);
1718 extern int radeon_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *fpriv);
1719 extern int radeon_cs2_ioctl(struct drm_device *dev, void *data, struct drm_file *fpriv);
1720 extern int radeon_cs_init(struct drm_device *dev);
1721 void radeon_gem_update_offsets(struct drm_device *dev, struct drm_master *master);
1722 void radeon_init_memory_map(struct drm_device *dev);
1723 void radeon_enable_bm(struct drm_radeon_private *dev_priv);
1724
1725 extern int radeon_gem_proc_init(struct drm_minor *minor);
1726 extern void radeon_gem_proc_cleanup(struct drm_minor *minor);
1727 #define MARK_SAFE               1
1728 #define MARK_CHECK_OFFSET       2
1729 #define MARK_CHECK_SCISSOR      3
1730
1731 extern void radeon_commit_ring(drm_radeon_private_t *dev_priv);
1732
1733 extern int r300_check_range(unsigned reg, int count);
1734 extern int r300_get_reg_flags(unsigned reg);
1735 #endif                          /* __RADEON_DRV_H__ */