shared-core/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 /* General customization:
  34  */
  35
  36 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  37
  38 #define DRIVER_NAME             "i915"
  39 #define DRIVER_DESC             "Intel Graphics"
  40 #define DRIVER_DATE             "20070209"
  41
  42 #if defined(__linux__)
  43 #define I915_HAVE_FENCE
  44 #define I915_HAVE_BUFFER
  45 #endif
  46
  47 /* Interface history:
  48  *
  49  * 1.1: Original.
  50  * 1.2: Add Power Management
  51  * 1.3: Add vblank support
  52  * 1.4: Fix cmdbuffer path, add heap destroy
  53  * 1.5: Add vblank pipe configuration
  54  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
  55  *      - Support vertical blank on secondary display pipe
  56  * 1.8: New ioctl for ARB_Occlusion_Query
  57  * 1.9: Usable page flipping and triple buffering
  58  * 1.10: Plane/pipe disentangling
  59  * 1.11: TTM superioctl
  60  * 1.12: TTM relocation optimization
  61  */
  62 #define DRIVER_MAJOR            1
  63 #if defined(I915_HAVE_FENCE) && defined(I915_HAVE_BUFFER)
  64 #define DRIVER_MINOR            12
  65 #else
  66 #define DRIVER_MINOR            6
  67 #endif
  68 #define DRIVER_PATCHLEVEL       0
  69
  70 #ifdef I915_HAVE_BUFFER
  71 #define I915_MAX_VALIDATE_BUFFERS 4096
  72 struct drm_i915_validate_buffer;
  73 #endif
  74
  75 struct drm_i915_ring_buffer {
  76         int tail_mask;
  77         unsigned long Start;
  78         unsigned long End;
  79         unsigned long Size;
  80         u8 *virtual_start;
  81         int head;
  82         int tail;
  83         int space;
  84         drm_local_map_t map;
  85 };
  86
  87 struct mem_block {
  88         struct mem_block *next;
  89         struct mem_block *prev;
  90         int start;
  91         int size;
  92         struct drm_file *file_priv; /* NULL: free, -1: heap, other: real files */
  93 };
  94
  95 struct drm_i915_vbl_swap {
  96         struct list_head head;
  97         drm_drawable_t drw_id;
  98         unsigned int plane;
  99         unsigned int sequence;
 100         int flip;
 101         struct drm_minor *minor;
 102 };
 103
 104 struct drm_i915_master_private {
 105         drm_local_map_t *sarea;
 106         struct drm_i915_sarea *sarea_priv;
 107 };
 108
 109 struct drm_i915_private {
 110         struct drm_buffer_object *ring_buffer;
 111
 112         drm_local_map_t *mmio_map;
 113
 114         unsigned long mmiobase;
 115         unsigned long mmiolen;
 116
 117         struct drm_i915_ring_buffer ring;
 118
 119         struct drm_dma_handle *status_page_dmah;
 120         void *hw_status_page;
 121         dma_addr_t dma_status_page;
 122         uint32_t counter;
 123         unsigned int status_gfx_addr;
 124         drm_local_map_t hws_map;
 125
 126         unsigned int cpp;
 127         int use_mi_batchbuffer_start;
 128
 129         wait_queue_head_t irq_queue;
 130         atomic_t irq_received;
 131         atomic_t irq_emitted;
 132
 133         int tex_lru_log_granularity;
 134         int allow_batchbuffer;
 135         struct mem_block *agp_heap;
 136         unsigned int sr01, adpa, ppcr, dvob, dvoc, lvds;
 137         int vblank_pipe;
 138         DRM_SPINTYPE user_irq_lock;
 139         int user_irq_refcount;
 140         int fence_irq_on;
 141         uint32_t irq_enable_reg;
 142         int irq_enabled;
 143         struct workqueue_struct *wq;
 144
 145         bool cursor_needs_physical;
 146
 147 #ifdef I915_HAVE_FENCE
 148         uint32_t flush_sequence;
 149         uint32_t flush_flags;
 150         uint32_t flush_pending;
 151         uint32_t saved_flush_status;
 152 #endif
 153 #ifdef I915_HAVE_BUFFER
 154         void *agp_iomap;
 155         unsigned int max_validate_buffers;
 156         struct mutex cmdbuf_mutex;
 157         size_t stolen_base;
 158         struct drm_i915_validate_buffer *val_bufs;
 159 #endif
 160
 161         DRM_SPINTYPE swaps_lock;
 162         struct drm_i915_vbl_swap vbl_swaps;
 163         unsigned int swaps_pending;
 164
 165         /* LVDS info */
 166         int backlight_duty_cycle;  /* restore backlight to this value */
 167         bool panel_wants_dither;
 168         struct drm_display_mode *panel_fixed_mode;
 169
 170         /* DRI2 sarea */
 171         struct drm_buffer_object *sarea_bo;
 172         struct drm_bo_kmap_obj sarea_kmap;
 173
 174         /* Register state */
 175         u8 saveLBB;
 176         u32 saveDSPACNTR;
 177         u32 saveDSPBCNTR;
 178         u32 savePIPEACONF;
 179         u32 savePIPEBCONF;
 180         u32 savePIPEASRC;
 181         u32 savePIPEBSRC;
 182         u32 saveFPA0;
 183         u32 saveFPA1;
 184         u32 saveDPLL_A;
 185         u32 saveDPLL_A_MD;
 186         u32 saveHTOTAL_A;
 187         u32 saveHBLANK_A;
 188         u32 saveHSYNC_A;
 189         u32 saveVTOTAL_A;
 190         u32 saveVBLANK_A;
 191         u32 saveVSYNC_A;
 192         u32 saveBCLRPAT_A;
 193         u32 savePIPEASTAT;
 194         u32 saveDSPASTRIDE;
 195         u32 saveDSPASIZE;
 196         u32 saveDSPAPOS;
 197         u32 saveDSPABASE;
 198         u32 saveDSPASURF;
 199         u32 saveDSPATILEOFF;
 200         u32 savePFIT_PGM_RATIOS;
 201         u32 saveBLC_PWM_CTL;
 202         u32 saveBLC_PWM_CTL2;
 203         u32 saveFPB0;
 204         u32 saveFPB1;
 205         u32 saveDPLL_B;
 206         u32 saveDPLL_B_MD;
 207         u32 saveHTOTAL_B;
 208         u32 saveHBLANK_B;
 209         u32 saveHSYNC_B;
 210         u32 saveVTOTAL_B;
 211         u32 saveVBLANK_B;
 212         u32 saveVSYNC_B;
 213         u32 saveBCLRPAT_B;
 214         u32 savePIPEBSTAT;
 215         u32 saveDSPBSTRIDE;
 216         u32 saveDSPBSIZE;
 217         u32 saveDSPBPOS;
 218         u32 saveDSPBBASE;
 219         u32 saveDSPBSURF;
 220         u32 saveDSPBTILEOFF;
 221         u32 saveVCLK_DIVISOR_VGA0;
 222         u32 saveVCLK_DIVISOR_VGA1;
 223         u32 saveVCLK_POST_DIV;
 224         u32 saveVGACNTRL;
 225         u32 saveADPA;
 226         u32 saveLVDS;
 227         u32 saveLVDSPP_ON;
 228         u32 saveLVDSPP_OFF;
 229         u32 saveDVOA;
 230         u32 saveDVOB;
 231         u32 saveDVOC;
 232         u32 savePP_ON;
 233         u32 savePP_OFF;
 234         u32 savePP_CONTROL;
 235         u32 savePP_CYCLE;
 236         u32 savePFIT_CONTROL;
 237         u32 save_palette_a[256];
 238         u32 save_palette_b[256];
 239         u32 saveFBC_CFB_BASE;
 240         u32 saveFBC_LL_BASE;
 241         u32 saveFBC_CONTROL;
 242         u32 saveFBC_CONTROL2;
 243         u32 saveIER;
 244         u32 saveIIR;
 245         u32 saveIMR;
 246         u32 saveCACHE_MODE_0;
 247         u32 saveDSPCLK_GATE_D;
 248         u32 saveMI_ARB_STATE;
 249         u32 saveSWF0[16];
 250         u32 saveSWF1[16];
 251         u32 saveSWF2[3];
 252         u8 saveMSR;
 253         u8 saveSR[8];
 254         u8 saveGR[25];
 255         u8 saveAR_INDEX;
 256         u8 saveAR[20];
 257         u8 saveDACMASK;
 258         u8 saveDACDATA[256*3]; /* 256 3-byte colors */
 259         u8 saveCR[36];
 260 };
 261
 262 enum intel_chip_family {
 263         CHIP_I8XX = 0x01,
 264         CHIP_I9XX = 0x02,
 265         CHIP_I915 = 0x04,
 266         CHIP_I965 = 0x08,
 267 };
 268
 269 extern struct drm_ioctl_desc i915_ioctls[];
 270 extern int i915_max_ioctl;
 271
 272 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
 273 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
 274                                 /* i915_dma.c */
 275 extern void i915_kernel_lost_context(struct drm_device * dev);
 276 extern int i915_driver_load(struct drm_device *, unsigned long flags);
 277 extern int i915_driver_unload(struct drm_device *dev);
 278 extern void i915_driver_lastclose(struct drm_device * dev);
 279 extern void i915_driver_preclose(struct drm_device *dev,
 280                                  struct drm_file *file_priv);
 281 extern int i915_driver_device_is_agp(struct drm_device * dev);
 282 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
 283                               unsigned long arg);
 284 extern void i915_emit_breadcrumb(struct drm_device *dev);
 285 extern void i915_dispatch_flip(struct drm_device * dev, int pipes, int sync);
 286 extern int i915_emit_mi_flush(struct drm_device *dev, uint32_t flush);
 287 extern int i915_driver_firstopen(struct drm_device *dev);
 288 extern int i915_do_cleanup_pageflip(struct drm_device *dev);
 289 extern int i915_dma_cleanup(struct drm_device *dev);
 290
 291 /* i915_irq.c */
 292 extern int i915_irq_emit(struct drm_device *dev, void *data,
 293                          struct drm_file *file_priv);
 294 extern int i915_irq_wait(struct drm_device *dev, void *data,
 295                          struct drm_file *file_priv);
 296
 297 extern irqreturn_t i915_driver_irq_handler(DRM_IRQ_ARGS);
 298 extern void i915_driver_irq_preinstall(struct drm_device * dev);
 299 extern int i915_driver_irq_postinstall(struct drm_device * dev);
 300 extern void i915_driver_irq_uninstall(struct drm_device * dev);
 301 extern int i915_vblank_pipe_set(struct drm_device *dev, void *data,
 302                                 struct drm_file *file_priv);
 303 extern int i915_vblank_pipe_get(struct drm_device *dev, void *data,
 304                                 struct drm_file *file_priv);
 305 extern int i915_emit_irq(struct drm_device * dev);
 306 extern void i915_enable_interrupt (struct drm_device *dev);
 307 extern int i915_enable_vblank(struct drm_device *dev, int crtc);
 308 extern void i915_disable_vblank(struct drm_device *dev, int crtc);
 309 extern u32 i915_get_vblank_counter(struct drm_device *dev, int crtc);
 310 extern int i915_vblank_swap(struct drm_device *dev, void *data,
 311                             struct drm_file *file_priv);
 312 extern void i915_user_irq_on(struct drm_device *dev);
 313 extern void i915_user_irq_off(struct drm_device *dev);
 314
 315 /* i915_mem.c */
 316 extern int i915_mem_alloc(struct drm_device *dev, void *data,
 317                           struct drm_file *file_priv);
 318 extern int i915_mem_free(struct drm_device *dev, void *data,
 319                          struct drm_file *file_priv);
 320 extern int i915_mem_init_heap(struct drm_device *dev, void *data,
 321                               struct drm_file *file_priv);
 322 extern int i915_mem_destroy_heap(struct drm_device *dev, void *data,
 323                                  struct drm_file *file_priv);
 324 extern void i915_mem_takedown(struct mem_block **heap);
 325 extern void i915_mem_release(struct drm_device * dev,
 326                              struct drm_file *file_priv,
 327                              struct mem_block *heap);
 328 #ifdef I915_HAVE_FENCE
 329 /* i915_fence.c */
 330 extern void i915_fence_handler(struct drm_device *dev);
 331 extern void i915_invalidate_reported_sequence(struct drm_device *dev);
 332
 333 #endif
 334
 335 #ifdef I915_HAVE_BUFFER
 336 /* i915_buffer.c */
 337 extern struct drm_ttm_backend *i915_create_ttm_backend_entry(struct drm_device *dev);
 338 extern int i915_fence_type(struct drm_buffer_object *bo, uint32_t *fclass,
 339                            uint32_t *type);
 340 extern int i915_invalidate_caches(struct drm_device *dev, uint64_t buffer_flags);
 341 extern int i915_init_mem_type(struct drm_device *dev, uint32_t type,
 342                                struct drm_mem_type_manager *man);
 343 extern uint64_t i915_evict_flags(struct drm_buffer_object *bo);
 344 extern int i915_move(struct drm_buffer_object *bo, int evict,
 345                 int no_wait, struct drm_bo_mem_reg *new_mem);
 346 void i915_flush_ttm(struct drm_ttm *ttm);
 347 #endif
 348
 349 #ifdef __linux__
 350 #if LINUX_VERSION_CODE < KERNEL_VERSION(2,6,25)
 351 extern void intel_init_chipset_flush_compat(struct drm_device *dev);
 352 extern void intel_fini_chipset_flush_compat(struct drm_device *dev);
 353 #endif
 354 #endif
 355
 356
 357 /* modesetting */
 358 extern void intel_modeset_init(struct drm_device *dev);
 359 extern void intel_modeset_cleanup(struct drm_device *dev);
 360
 361
 362 #define I915_READ(reg)          DRM_READ32(dev_priv->mmio_map, (reg))
 363 #define I915_WRITE(reg,val)     DRM_WRITE32(dev_priv->mmio_map, (reg), (val))
 364 #define I915_READ16(reg)        DRM_READ16(dev_priv->mmio_map, (reg))
 365 #define I915_WRITE16(reg,val)   DRM_WRITE16(dev_priv->mmio_map, (reg), (val))
 366
 367 #define I915_VERBOSE 0
 368
 369 #define RING_LOCALS     unsigned int outring, ringmask, outcount; \
 370                         volatile char *virt;
 371
 372 #define BEGIN_LP_RING(n) do {                           \
 373         if (I915_VERBOSE)                               \
 374                 DRM_DEBUG("BEGIN_LP_RING(%d)\n",        \
 375                                  (n));                  \
 376         if (dev_priv->ring.space < (n)*4)                      \
 377                 i915_wait_ring(dev, (n)*4, __FUNCTION__);      \
 378         outcount = 0;                                   \
 379         outring = dev_priv->ring.tail;                  \
 380         ringmask = dev_priv->ring.tail_mask;            \
 381         virt = dev_priv->ring.virtual_start;            \
 382 } while (0)
 383
 384 #define OUT_RING(n) do {                                        \
 385         if (I915_VERBOSE) DRM_DEBUG("   OUT_RING %x\n", (int)(n));      \
 386         *(volatile unsigned int *)(virt + outring) = (n);               \
 387         outcount++;                                             \
 388         outring += 4;                                           \
 389         outring &= ringmask;                                    \
 390 } while (0)
 391
 392 #define ADVANCE_LP_RING() do {                                          \
 393         if (I915_VERBOSE) DRM_DEBUG("ADVANCE_LP_RING %x\n", outring);   \
 394         dev_priv->ring.tail = outring;                                  \
 395         dev_priv->ring.space -= outcount * 4;                           \
 396         I915_WRITE(LP_RING + RING_TAIL, outring);                       \
 397 } while(0)
 398
 399 #define MI_NOOP (0x00 << 23)
 400
 401 extern int i915_wait_ring(struct drm_device * dev, int n, const char *caller);
 402
 403 /*
 404  * The Bridge device's PCI config space has information about the
 405  * fb aperture size and the amount of pre-reserved memory.
 406  */
 407 #define INTEL_GMCH_CTRL         0x52
 408 #define INTEL_GMCH_ENABLED      0x4
 409 #define INTEL_GMCH_MEM_MASK     0x1
 410 #define INTEL_GMCH_MEM_64M      0x1
 411 #define INTEL_GMCH_MEM_128M     0
 412
 413 #define INTEL_855_GMCH_GMS_MASK         (0x7 << 4)
 414 #define INTEL_855_GMCH_GMS_DISABLED     (0x0 << 4)
 415 #define INTEL_855_GMCH_GMS_STOLEN_1M    (0x1 << 4)
 416 #define INTEL_855_GMCH_GMS_STOLEN_4M    (0x2 << 4)
 417 #define INTEL_855_GMCH_GMS_STOLEN_8M    (0x3 << 4)
 418 #define INTEL_855_GMCH_GMS_STOLEN_16M   (0x4 << 4)
 419 #define INTEL_855_GMCH_GMS_STOLEN_32M   (0x5 << 4)
 420
 421 #define INTEL_915G_GMCH_GMS_STOLEN_48M  (0x6 << 4)
 422 #define INTEL_915G_GMCH_GMS_STOLEN_64M  (0x7 << 4)
 423
 424 /* Extended config space */
 425 #define LBB 0xf4
 426
 427 /* VGA stuff */
 428
 429 #define VGA_ST01_MDA 0x3ba
 430 #define VGA_ST01_CGA 0x3da
 431
 432 #define VGA_MSR_WRITE 0x3c2
 433 #define VGA_MSR_READ 0x3cc
 434 #define   VGA_MSR_MEM_EN (1<<1)
 435 #define   VGA_MSR_CGA_MODE (1<<0)
 436
 437 #define VGA_SR_INDEX 0x3c4
 438 #define VGA_SR_DATA 0x3c5
 439
 440 #define VGA_AR_INDEX 0x3c0
 441 #define   VGA_AR_VID_EN (1<<5)
 442 #define VGA_AR_DATA_WRITE 0x3c0
 443 #define VGA_AR_DATA_READ 0x3c1
 444
 445 #define VGA_GR_INDEX 0x3ce
 446 #define VGA_GR_DATA 0x3cf
 447 /* GR05 */
 448 #define   VGA_GR_MEM_READ_MODE_SHIFT 3
 449 #define     VGA_GR_MEM_READ_MODE_PLANE 1
 450 /* GR06 */
 451 #define   VGA_GR_MEM_MODE_MASK 0xc
 452 #define   VGA_GR_MEM_MODE_SHIFT 2
 453 #define   VGA_GR_MEM_A0000_AFFFF 0
 454 #define   VGA_GR_MEM_A0000_BFFFF 1
 455 #define   VGA_GR_MEM_B0000_B7FFF 2
 456 #define   VGA_GR_MEM_B0000_BFFFF 3
 457
 458 #define VGA_DACMASK 0x3c6
 459 #define VGA_DACRX 0x3c7
 460 #define VGA_DACWX 0x3c8
 461 #define VGA_DACDATA 0x3c9
 462
 463 #define VGA_CR_INDEX_MDA 0x3b4
 464 #define VGA_CR_DATA_MDA 0x3b5
 465 #define VGA_CR_INDEX_CGA 0x3d4
 466 #define VGA_CR_DATA_CGA 0x3d5
 467
 468 #define GFX_OP_USER_INTERRUPT           ((0<<29)|(2<<23))
 469 #define GFX_OP_BREAKPOINT_INTERRUPT     ((0<<29)|(1<<23))
 470 #define CMD_REPORT_HEAD                 (7<<23)
 471 #define CMD_STORE_DWORD_IDX             ((0x21<<23) | 0x1)
 472 #define CMD_OP_BATCH_BUFFER  ((0x0<<29)|(0x30<<23)|0x1)
 473
 474 #define CMD_MI_FLUSH         (0x04 << 23)
 475 #define MI_NO_WRITE_FLUSH    (1 << 2)
 476 #define MI_READ_FLUSH        (1 << 0)
 477 #define MI_EXE_FLUSH         (1 << 1)
 478 #define MI_END_SCENE         (1 << 4) /* flush binner and incr scene count */
 479 #define MI_SCENE_COUNT       (1 << 3) /* just increment scene count */
 480
 481 /* Packet to load a register value from the ring/batch command stream:
 482  */
 483 #define CMD_MI_LOAD_REGISTER_IMM        ((0x22 << 23)|0x1)
 484
 485 #define BB1_START_ADDR_MASK   (~0x7)
 486 #define BB1_PROTECTED         (1<<0)
 487 #define BB1_UNPROTECTED       (0<<0)
 488 #define BB2_END_ADDR_MASK     (~0x7)
 489
 490 #define I915REG_HWS_PGA         0x02080
 491
 492 /* Framebuffer compression */
 493 #define FBC_CFB_BASE            0x03200 /* 4k page aligned */
 494 #define FBC_LL_BASE             0x03204 /* 4k page aligned */
 495 #define FBC_CONTROL             0x03208
 496 #define   FBC_CTL_EN            (1<<31)
 497 #define   FBC_CTL_PERIODIC      (1<<30)
 498 #define   FBC_CTL_INTERVAL_SHIFT (16)
 499 #define   FBC_CTL_UNCOMPRESSIBLE (1<<14)
 500 #define   FBC_CTL_STRIDE_SHIFT  (5)
 501 #define   FBC_CTL_FENCENO       (1<<0)
 502 #define FBC_COMMAND             0x0320c
 503 #define   FBC_CMD_COMPRESS      (1<<0)
 504 #define FBC_STATUS              0x03210
 505 #define   FBC_STAT_COMPRESSING  (1<<31)
 506 #define   FBC_STAT_COMPRESSED   (1<<30)
 507 #define   FBC_STAT_MODIFIED     (1<<29)
 508 #define   FBC_STAT_CURRENT_LINE (1<<0)
 509 #define FBC_CONTROL2            0x03214
 510 #define   FBC_CTL_FENCE_DBL     (0<<4)
 511 #define   FBC_CTL_IDLE_IMM      (0<<2)
 512 #define   FBC_CTL_IDLE_FULL     (1<<2)
 513 #define   FBC_CTL_IDLE_LINE     (2<<2)
 514 #define   FBC_CTL_IDLE_DEBUG    (3<<2)
 515 #define   FBC_CTL_CPU_FENCE     (1<<1)
 516 #define   FBC_CTL_PLANEA        (0<<0)
 517 #define   FBC_CTL_PLANEB        (1<<0)
 518 #define FBC_FENCE_OFF           0x0321b
 519
 520 #define FBC_LL_SIZE             (1536)
 521 #define FBC_LL_PAD              (32)
 522
 523 /* Interrupt bits:
 524  */
 525 #define I915_PIPE_CONTROL_NOTIFY_INTERRUPT              (1<<18)
 526 #define I915_DISPLAY_PORT_INTERRUPT                     (1<<17)
 527 #define I915_RENDER_COMMAND_PARSER_ERROR_INTERRUPT      (1<<15)
 528 #define I915_GMCH_THERMAL_SENSOR_EVENT_INTERRUPT        (1<<14)
 529 #define I915_HWB_OOM_INTERRUPT                          (1<<13) /* binner out of memory */
 530 #define I915_SYNC_STATUS_INTERRUPT                      (1<<12)
 531 #define I915_DISPLAY_PLANE_A_FLIP_PENDING_INTERRUPT     (1<<11)
 532 #define I915_DISPLAY_PLANE_B_FLIP_PENDING_INTERRUPT     (1<<10)
 533 #define I915_OVERLAY_PLANE_FLIP_PENDING_INTERRUPT       (1<<9)
 534 #define I915_DISPLAY_PLANE_C_FLIP_PENDING_INTERRUPT     (1<<8)
 535 #define I915_DISPLAY_PIPE_A_VBLANK_INTERRUPT            (1<<7)
 536 #define I915_DISPLAY_PIPE_A_EVENT_INTERRUPT             (1<<6)
 537 #define I915_DISPLAY_PIPE_B_VBLANK_INTERRUPT            (1<<5)
 538 #define I915_DISPLAY_PIPE_B_EVENT_INTERRUPT             (1<<4)
 539 #define I915_DEBUG_INTERRUPT                            (1<<2)
 540 #define I915_USER_INTERRUPT                             (1<<1)
 541
 542
 543 #define I915REG_HWSTAM          0x02098
 544 #define I915REG_INT_IDENTITY_R  0x020a4
 545 #define I915REG_INT_MASK_R      0x020a8
 546 #define I915REG_INT_ENABLE_R    0x020a0
 547 #define I915REG_INSTPM          0x020c0
 548
 549 #define PIPEADSL                0x70000
 550 #define PIPEBDSL                0x71000
 551
 552 #define I915REG_PIPEASTAT       0x70024
 553 #define I915REG_PIPEBSTAT       0x71024
 554
 555 #define I915_VBLANK_INTERRUPT_ENABLE    (1UL<<17)
 556 #define I915_HOTPLUG_INTERRUPT_ENABLE   (1UL<<26)
 557 #define I915_HOTPLUG_CLEAR              (1UL<<10)
 558 #define I915_VBLANK_CLEAR               (1UL<<1)
 559
 560 /*
 561  * The two pipe frame counter registers are not synchronized, so
 562  * reading a stable value is somewhat tricky. The following code
 563  * should work:
 564  *
 565  *  do {
 566  *    high1 = ((INREG(PIPEAFRAMEHIGH) & PIPE_FRAME_HIGH_MASK) >>
 567  *             PIPE_FRAME_HIGH_SHIFT;
 568  *    low1 =  ((INREG(PIPEAFRAMEPIXEL) & PIPE_FRAME_LOW_MASK) >>
 569  *             PIPE_FRAME_LOW_SHIFT);
 570  *    high2 = ((INREG(PIPEAFRAMEHIGH) & PIPE_FRAME_HIGH_MASK) >>
 571  *             PIPE_FRAME_HIGH_SHIFT);
 572  *  } while (high1 != high2);
 573  *  frame = (high1 << 8) | low1;
 574  */
 575 #define PIPEAFRAMEHIGH          0x70040
 576 #define PIPEBFRAMEHIGH          0x71040
 577 #define PIPE_FRAME_HIGH_MASK    0x0000ffff
 578 #define PIPE_FRAME_HIGH_SHIFT   0
 579 #define PIPEAFRAMEPIXEL         0x70044
 580 #define PIPEBFRAMEPIXEL         0x71044
 581
 582 #define PIPE_FRAME_LOW_MASK     0xff000000
 583 #define PIPE_FRAME_LOW_SHIFT    24
 584 /*
 585  * Pixel within the current frame is counted in the PIPEAFRAMEPIXEL register
 586  * and is 24 bits wide.
 587  */
 588 #define PIPE_PIXEL_MASK         0x00ffffff
 589 #define PIPE_PIXEL_SHIFT        0
 590
 591 #define GPIOA                   0x5010
 592 #define GPIOB                   0x5014
 593 #define GPIOC                   0x5018
 594 #define GPIOD                   0x501c
 595 #define GPIOE                   0x5020
 596 #define GPIOF                   0x5024
 597 #define GPIOG                   0x5028
 598 #define GPIOH                   0x502c
 599 # define GPIO_CLOCK_DIR_MASK            (1 << 0)
 600 # define GPIO_CLOCK_DIR_IN              (0 << 1)
 601 # define GPIO_CLOCK_DIR_OUT             (1 << 1)
 602 # define GPIO_CLOCK_VAL_MASK            (1 << 2)
 603 # define GPIO_CLOCK_VAL_OUT             (1 << 3)
 604 # define GPIO_CLOCK_VAL_IN              (1 << 4)
 605 # define GPIO_CLOCK_PULLUP_DISABLE      (1 << 5)
 606 # define GPIO_DATA_DIR_MASK             (1 << 8)
 607 # define GPIO_DATA_DIR_IN               (0 << 9)
 608 # define GPIO_DATA_DIR_OUT              (1 << 9)
 609 # define GPIO_DATA_VAL_MASK             (1 << 10)
 610 # define GPIO_DATA_VAL_OUT              (1 << 11)
 611 # define GPIO_DATA_VAL_IN               (1 << 12)
 612 # define GPIO_DATA_PULLUP_DISABLE       (1 << 13)
 613
 614 /* p317, 319
 615  */
 616 #define VCLK2_VCO_M        0x6008 /* treat as 16 bit? (includes msbs) */
 617 #define VCLK2_VCO_N        0x600a
 618 #define VCLK2_VCO_DIV_SEL  0x6012
 619
 620 #define VCLK_DIVISOR_VGA0   0x6000
 621 #define VCLK_DIVISOR_VGA1   0x6004
 622 #define VCLK_POST_DIV       0x6010
 623 /** Selects a post divisor of 4 instead of 2. */
 624 # define VGA1_PD_P2_DIV_4       (1 << 15)
 625 /** Overrides the p2 post divisor field */
 626 # define VGA1_PD_P1_DIV_2       (1 << 13)
 627 # define VGA1_PD_P1_SHIFT       8
 628 /** P1 value is 2 greater than this field */
 629 # define VGA1_PD_P1_MASK        (0x1f << 8)
 630 /** Selects a post divisor of 4 instead of 2. */
 631 # define VGA0_PD_P2_DIV_4       (1 << 7)
 632 /** Overrides the p2 post divisor field */
 633 # define VGA0_PD_P1_DIV_2       (1 << 5)
 634 # define VGA0_PD_P1_SHIFT       0
 635 /** P1 value is 2 greater than this field */
 636 # define VGA0_PD_P1_MASK        (0x1f << 0)
 637
 638 #define POST_DIV_SELECT        0x70
 639 #define POST_DIV_1             0x00
 640 #define POST_DIV_2             0x10
 641 #define POST_DIV_4             0x20
 642 #define POST_DIV_8             0x30
 643 #define POST_DIV_16            0x40
 644 #define POST_DIV_32            0x50
 645 #define VCO_LOOP_DIV_BY_4M     0x00
 646 #define VCO_LOOP_DIV_BY_16M    0x04
 647
 648 #define I915_FIFO_UNDERRUN_STATUS               (1UL<<31)
 649 #define I915_CRC_ERROR_ENABLE                   (1UL<<29)
 650 #define I915_CRC_DONE_ENABLE                    (1UL<<28)
 651 #define I915_GMBUS_EVENT_ENABLE                 (1UL<<27)
 652 #define I915_HOTPLUG_INTERRUPT_ENABLE           (1UL<<26)
 653 #define I915_VSYNC_INTERRUPT_ENABLE             (1UL<<25)
 654 #define I915_DISPLAY_LINE_COMPARE_ENABLE        (1UL<<24)
 655 #define I915_DPST_EVENT_ENABLE                  (1UL<<23)
 656 #define I915_LEGACY_BLC_EVENT_ENABLE            (1UL<<22)
 657 #define I915_ODD_FIELD_INTERRUPT_ENABLE         (1UL<<21)
 658 #define I915_EVEN_FIELD_INTERRUPT_ENABLE        (1UL<<20)
 659 #define I915_START_VBLANK_INTERRUPT_ENABLE      (1UL<<18)       /* 965 or later */
 660 #define I915_VBLANK_INTERRUPT_ENABLE            (1UL<<17)
 661 #define I915_OVERLAY_UPDATED_ENABLE             (1UL<<16)
 662 #define I915_CRC_ERROR_INTERRUPT_STATUS         (1UL<<13)
 663 #define I915_CRC_DONE_INTERRUPT_STATUS          (1UL<<12)
 664 #define I915_GMBUS_INTERRUPT_STATUS             (1UL<<11)
 665 #define I915_HOTPLUG_INTERRUPT_STATUS           (1UL<<10)
 666 #define I915_VSYNC_INTERRUPT_STATUS             (1UL<<9)
 667 #define I915_DISPLAY_LINE_COMPARE_STATUS        (1UL<<8)
 668 #define I915_DPST_EVENT_STATUS                  (1UL<<7)
 669 #define I915_LEGACY_BLC_EVENT_STATUS            (1UL<<6)
 670 #define I915_ODD_FIELD_INTERRUPT_STATUS         (1UL<<5)
 671 #define I915_EVEN_FIELD_INTERRUPT_STATUS        (1UL<<4)
 672 #define I915_START_VBLANK_INTERRUPT_STATUS      (1UL<<2)        /* 965 or later */
 673 #define I915_VBLANK_INTERRUPT_STATUS            (1UL<<1)
 674 #define I915_OVERLAY_UPDATED_STATUS             (1UL<<0)
 675
 676 #define SRX_INDEX               0x3c4
 677 #define SRX_DATA                0x3c5
 678 #define SR01                    1
 679 #define SR01_SCREEN_OFF         (1<<5)
 680
 681 #define PPCR                    0x61204
 682 #define PPCR_ON                 (1<<0)
 683
 684 #define DVOA                    0x61120
 685 #define DVOA_ON                 (1<<31)
 686 #define DVOB                    0x61140
 687 #define DVOB_ON                 (1<<31)
 688 #define DVOC                    0x61160
 689 #define DVOC_ON                 (1<<31)
 690 #define LVDS                    0x61180
 691 #define LVDS_ON                 (1<<31)
 692
 693 #define ADPA                    0x61100
 694 #define ADPA_DPMS_MASK          (~(3<<10))
 695 #define ADPA_DPMS_ON            (0<<10)
 696 #define ADPA_DPMS_SUSPEND       (1<<10)
 697 #define ADPA_DPMS_STANDBY       (2<<10)
 698 #define ADPA_DPMS_OFF           (3<<10)
 699
 700 #define NOPID                   0x2094
 701 #define LP_RING                 0x2030
 702 #define HP_RING                 0x2040
 703 /* The binner has its own ring buffer:
 704  */
 705 #define HWB_RING                0x2400
 706
 707 #define RING_TAIL               0x00
 708 #define TAIL_ADDR               0x001FFFF8
 709 #define RING_HEAD               0x04
 710 #define HEAD_WRAP_COUNT         0xFFE00000
 711 #define HEAD_WRAP_ONE           0x00200000
 712 #define HEAD_ADDR               0x001FFFFC
 713 #define RING_START              0x08
 714 #define START_ADDR              0x0xFFFFF000
 715 #define RING_LEN                0x0C
 716 #define RING_NR_PAGES           0x001FF000
 717 #define RING_REPORT_MASK        0x00000006
 718 #define RING_REPORT_64K         0x00000002
 719 #define RING_REPORT_128K        0x00000004
 720 #define RING_NO_REPORT          0x00000000
 721 #define RING_VALID_MASK         0x00000001
 722 #define RING_VALID              0x00000001
 723 #define RING_INVALID            0x00000000
 724
 725 /* Instruction parser error reg:
 726  */
 727 #define IPEIR                   0x2088
 728
 729 /* Scratch pad debug 0 reg:
 730  */
 731 #define SCPD0                   0x209c
 732
 733 /* Error status reg:
 734  */
 735 #define ESR                     0x20b8
 736
 737 /* Secondary DMA fetch address debug reg:
 738  */
 739 #define DMA_FADD_S              0x20d4
 740
 741 /* Memory Interface Arbitration State
 742  */
 743 #define MI_ARB_STATE            0x20e4
 744
 745 /* Cache mode 0 reg.
 746  *  - Manipulating render cache behaviour is central
 747  *    to the concept of zone rendering, tuning this reg can help avoid
 748  *    unnecessary render cache reads and even writes (for z/stencil)
 749  *    at beginning and end of scene.
 750  *
 751  * - To change a bit, write to this reg with a mask bit set and the
 752  * bit of interest either set or cleared.  EG: (BIT<<16) | BIT to set.
 753  */
 754 #define Cache_Mode_0            0x2120
 755 #define CACHE_MODE_0            0x2120
 756 #define CM0_MASK_SHIFT          16
 757 #define CM0_IZ_OPT_DISABLE      (1<<6)
 758 #define CM0_ZR_OPT_DISABLE      (1<<5)
 759 #define CM0_DEPTH_EVICT_DISABLE (1<<4)
 760 #define CM0_COLOR_EVICT_DISABLE (1<<3)
 761 #define CM0_DEPTH_WRITE_DISABLE (1<<1)
 762 #define CM0_RC_OP_FLUSH_DISABLE (1<<0)
 763
 764
 765 /* Graphics flush control.  A CPU write flushes the GWB of all writes.
 766  * The data is discarded.
 767  */
 768 #define GFX_FLSH_CNTL           0x2170
 769
 770 /* Binner control.  Defines the location of the bin pointer list:
 771  */
 772 #define BINCTL                  0x2420
 773 #define BC_MASK                 (1 << 9)
 774
 775 /* Binned scene info.
 776  */
 777 #define BINSCENE                0x2428
 778 #define BS_OP_LOAD              (1 << 8)
 779 #define BS_MASK                 (1 << 22)
 780
 781 /* Bin command parser debug reg:
 782  */
 783 #define BCPD                    0x2480
 784
 785 /* Bin memory control debug reg:
 786  */
 787 #define BMCD                    0x2484
 788
 789 /* Bin data cache debug reg:
 790  */
 791 #define BDCD                    0x2488
 792
 793 /* Binner pointer cache debug reg:
 794  */
 795 #define BPCD                    0x248c
 796
 797 /* Binner scratch pad debug reg:
 798  */
 799 #define BINSKPD                 0x24f0
 800
 801 /* HWB scratch pad debug reg:
 802  */
 803 #define HWBSKPD                 0x24f4
 804
 805 /* Binner memory pool reg:
 806  */
 807 #define BMP_BUFFER              0x2430
 808 #define BMP_PAGE_SIZE_4K        (0 << 10)
 809 #define BMP_BUFFER_SIZE_SHIFT   1
 810 #define BMP_ENABLE              (1 << 0)
 811
 812 /* Get/put memory from the binner memory pool:
 813  */
 814 #define BMP_GET                 0x2438
 815 #define BMP_PUT                 0x2440
 816 #define BMP_OFFSET_SHIFT        5
 817
 818 /* 3D state packets:
 819  */
 820 #define GFX_OP_RASTER_RULES    ((0x3<<29)|(0x7<<24))
 821
 822 #define GFX_OP_SCISSOR         ((0x3<<29)|(0x1c<<24)|(0x10<<19))
 823 #define SC_UPDATE_SCISSOR       (0x1<<1)
 824 #define SC_ENABLE_MASK          (0x1<<0)
 825 #define SC_ENABLE               (0x1<<0)
 826
 827 #define GFX_OP_LOAD_INDIRECT   ((0x3<<29)|(0x1d<<24)|(0x7<<16))
 828
 829 #define GFX_OP_SCISSOR_INFO    ((0x3<<29)|(0x1d<<24)|(0x81<<16)|(0x1))
 830 #define SCI_YMIN_MASK      (0xffff<<16)
 831 #define SCI_XMIN_MASK      (0xffff<<0)
 832 #define SCI_YMAX_MASK      (0xffff<<16)
 833 #define SCI_XMAX_MASK      (0xffff<<0)
 834
 835 #define GFX_OP_SCISSOR_ENABLE    ((0x3<<29)|(0x1c<<24)|(0x10<<19))
 836 #define GFX_OP_SCISSOR_RECT      ((0x3<<29)|(0x1d<<24)|(0x81<<16)|1)
 837 #define GFX_OP_COLOR_FACTOR      ((0x3<<29)|(0x1d<<24)|(0x1<<16)|0x0)
 838 #define GFX_OP_STIPPLE           ((0x3<<29)|(0x1d<<24)|(0x83<<16))
 839 #define GFX_OP_MAP_INFO          ((0x3<<29)|(0x1d<<24)|0x4)
 840 #define GFX_OP_DESTBUFFER_VARS   ((0x3<<29)|(0x1d<<24)|(0x85<<16)|0x0)
 841 #define GFX_OP_DRAWRECT_INFO     ((0x3<<29)|(0x1d<<24)|(0x80<<16)|(0x3))
 842
 843 #define GFX_OP_DRAWRECT_INFO_I965  ((0x7900<<16)|0x2)
 844
 845 #define SRC_COPY_BLT_CMD                ((2<<29)|(0x43<<22)|4)
 846 #define XY_SRC_COPY_BLT_CMD             ((2<<29)|(0x53<<22)|6)
 847 #define XY_MONO_SRC_COPY_IMM_BLT        ((2<<29)|(0x71<<22)|5)
 848 #define XY_SRC_COPY_BLT_WRITE_ALPHA     (1<<21)
 849 #define XY_SRC_COPY_BLT_WRITE_RGB       (1<<20)
 850 #define   BLT_DEPTH_8                   (0<<24)
 851 #define   BLT_DEPTH_16_565              (1<<24)
 852 #define   BLT_DEPTH_16_1555             (2<<24)
 853 #define   BLT_DEPTH_32                  (3<<24)
 854 #define   BLT_ROP_GXCOPY                (0xcc<<16)
 855
 856 #define MI_BATCH_BUFFER         ((0x30<<23)|1)
 857 #define MI_BATCH_BUFFER_START   (0x31<<23)
 858 #define MI_BATCH_BUFFER_END     (0xA<<23)
 859 #define MI_BATCH_NON_SECURE     (1)
 860
 861 #define MI_BATCH_NON_SECURE_I965 (1<<8)
 862
 863 #define MI_WAIT_FOR_EVENT       ((0x3<<23))
 864 #define MI_WAIT_FOR_PLANE_B_FLIP      (1<<6)
 865 #define MI_WAIT_FOR_PLANE_A_FLIP      (1<<2)
 866 #define MI_WAIT_FOR_PLANE_A_SCANLINES (1<<1)
 867
 868 #define MI_LOAD_SCAN_LINES_INCL  ((0x12<<23))
 869
 870 #define CMD_OP_DISPLAYBUFFER_INFO ((0x0<<29)|(0x14<<23)|2)
 871 #define ASYNC_FLIP                (1<<22)
 872 #define DISPLAY_PLANE_A           (0<<20)
 873 #define DISPLAY_PLANE_B           (1<<20)
 874
 875 /* Display regs */
 876 #define DSPACNTR                0x70180
 877 #define DSPBCNTR                0x71180
 878 #define DISPPLANE_SEL_PIPE_MASK                 (1<<24)
 879
 880 /* Define the region of interest for the binner:
 881  */
 882 #define CMD_OP_BIN_CONTROL       ((0x3<<29)|(0x1d<<24)|(0x84<<16)|4)
 883
 884 #define CMD_OP_DESTBUFFER_INFO   ((0x3<<29)|(0x1d<<24)|(0x8e<<16)|1)
 885
 886 #define BREADCRUMB_BITS 31
 887 #define BREADCRUMB_MASK ((1U << BREADCRUMB_BITS) - 1)
 888
 889 #define READ_BREADCRUMB(dev_priv)  (((volatile u32*)(dev_priv->hw_status_page))[5])
 890 #define READ_HWSP(dev_priv, reg)  (((volatile u32*)(dev_priv->hw_status_page))[reg])
 891
 892 #define BLC_PWM_CTL             0x61254
 893 #define BACKLIGHT_MODULATION_FREQ_SHIFT         (17)
 894
 895 #define BLC_PWM_CTL2            0x61250
 896
 897 /**
 898  * This is the most significant 15 bits of the number of backlight cycles in a
 899  * complete cycle of the modulated backlight control.
 900  *
 901  * The actual value is this field multiplied by two.
 902  */
 903 #define BACKLIGHT_MODULATION_FREQ_MASK          (0x7fff << 17)
 904 #define BLM_LEGACY_MODE                         (1 << 16)
 905 /**
 906  * This is the number of cycles out of the backlight modulation cycle for which
 907  * the backlight is on.
 908  *
 909  * This field must be no greater than the number of cycles in the complete
 910  * backlight modulation cycle.
 911  */
 912 #define BACKLIGHT_DUTY_CYCLE_SHIFT              (0)
 913 #define BACKLIGHT_DUTY_CYCLE_MASK               (0xffff)
 914
 915 #define I915_GCFGC                      0xf0
 916 #define I915_LOW_FREQUENCY_ENABLE               (1 << 7)
 917 #define I915_DISPLAY_CLOCK_190_200_MHZ          (0 << 4)
 918 #define I915_DISPLAY_CLOCK_333_MHZ              (4 << 4)
 919 #define I915_DISPLAY_CLOCK_MASK                 (7 << 4)
 920
 921 #define I855_HPLLCC                     0xc0
 922 #define I855_CLOCK_CONTROL_MASK                 (3 << 0)
 923 #define I855_CLOCK_133_200                      (0 << 0)
 924 #define I855_CLOCK_100_200                      (1 << 0)
 925 #define I855_CLOCK_100_133                      (2 << 0)
 926 #define I855_CLOCK_166_250                      (3 << 0)
 927
 928 /* p317, 319
 929  */
 930 #define VCLK2_VCO_M        0x6008 /* treat as 16 bit? (includes msbs) */
 931 #define VCLK2_VCO_N        0x600a
 932 #define VCLK2_VCO_DIV_SEL  0x6012
 933
 934 #define VCLK_DIVISOR_VGA0   0x6000
 935 #define VCLK_DIVISOR_VGA1   0x6004
 936 #define VCLK_POST_DIV       0x6010
 937 /** Selects a post divisor of 4 instead of 2. */
 938 # define VGA1_PD_P2_DIV_4       (1 << 15)
 939 /** Overrides the p2 post divisor field */
 940 # define VGA1_PD_P1_DIV_2       (1 << 13)
 941 # define VGA1_PD_P1_SHIFT       8
 942 /** P1 value is 2 greater than this field */
 943 # define VGA1_PD_P1_MASK        (0x1f << 8)
 944 /** Selects a post divisor of 4 instead of 2. */
 945 # define VGA0_PD_P2_DIV_4       (1 << 7)
 946 /** Overrides the p2 post divisor field */
 947 # define VGA0_PD_P1_DIV_2       (1 << 5)
 948 # define VGA0_PD_P1_SHIFT       0
 949 /** P1 value is 2 greater than this field */
 950 # define VGA0_PD_P1_MASK        (0x1f << 0)
 951
 952 #define DSPCLK_GATE_D   0x6200
 953
 954 /* I830 CRTC registers */
 955 #define HTOTAL_A        0x60000
 956 #define HBLANK_A        0x60004
 957 #define HSYNC_A         0x60008
 958 #define VTOTAL_A        0x6000c
 959 #define VBLANK_A        0x60010
 960 #define VSYNC_A         0x60014
 961 #define PIPEASRC        0x6001c
 962 #define BCLRPAT_A       0x60020
 963 #define VSYNCSHIFT_A    0x60028
 964
 965 #define HTOTAL_B        0x61000
 966 #define HBLANK_B        0x61004
 967 #define HSYNC_B         0x61008
 968 #define VTOTAL_B        0x6100c
 969 #define VBLANK_B        0x61010
 970 #define VSYNC_B         0x61014
 971 #define PIPEBSRC        0x6101c
 972 #define BCLRPAT_B       0x61020
 973 #define VSYNCSHIFT_B    0x61028
 974
 975 #define HACTIVE_MASK    0x00000fff
 976 #define VTOTAL_MASK     0x00001fff
 977 #define VTOTAL_SHIFT    16
 978 #define VACTIVE_MASK    0x00000fff
 979 #define VBLANK_END_MASK 0x00001fff
 980 #define VBLANK_END_SHIFT 16
 981 #define VBLANK_START_MASK 0x00001fff
 982
 983 #define PP_STATUS       0x61200
 984 # define PP_ON                                  (1 << 31)
 985 /**
 986  * Indicates that all dependencies of the panel are on:
 987  *
 988  * - PLL enabled
 989  * - pipe enabled
 990  * - LVDS/DVOB/DVOC on
 991  */
 992 # define PP_READY                               (1 << 30)
 993 # define PP_SEQUENCE_NONE                       (0 << 28)
 994 # define PP_SEQUENCE_ON                         (1 << 28)
 995 # define PP_SEQUENCE_OFF                        (2 << 28)
 996 # define PP_SEQUENCE_MASK                       0x30000000
 997 #define PP_CONTROL      0x61204
 998 # define POWER_TARGET_ON                        (1 << 0)
 999
1000 #define LVDSPP_ON       0x61208
1001 #define LVDSPP_OFF      0x6120c
1002 #define PP_CYCLE        0x61210
1003
1004 #define PFIT_CONTROL    0x61230
1005 # define PFIT_ENABLE                            (1 << 31)
1006 # define PFIT_PIPE_MASK                         (3 << 29)
1007 # define PFIT_PIPE_SHIFT                        29
1008 # define VERT_INTERP_DISABLE                    (0 << 10)
1009 # define VERT_INTERP_BILINEAR                   (1 << 10)
1010 # define VERT_INTERP_MASK                       (3 << 10)
1011 # define VERT_AUTO_SCALE                        (1 << 9)
1012 # define HORIZ_INTERP_DISABLE                   (0 << 6)
1013 # define HORIZ_INTERP_BILINEAR                  (1 << 6)
1014 # define HORIZ_INTERP_MASK                      (3 << 6)
1015 # define HORIZ_AUTO_SCALE                       (1 << 5)
1016 # define PANEL_8TO6_DITHER_ENABLE               (1 << 3)
1017
1018 #define PFIT_PGM_RATIOS 0x61234
1019 # define PFIT_VERT_SCALE_MASK                   0xfff00000
1020 # define PFIT_HORIZ_SCALE_MASK                  0x0000fff0
1021
1022 #define PFIT_AUTO_RATIOS        0x61238
1023
1024
1025 #define DPLL_A          0x06014
1026 #define DPLL_B          0x06018
1027 # define DPLL_VCO_ENABLE                        (1 << 31)
1028 # define DPLL_DVO_HIGH_SPEED                    (1 << 30)
1029 # define DPLL_SYNCLOCK_ENABLE                   (1 << 29)
1030 # define DPLL_VGA_MODE_DIS                      (1 << 28)
1031 # define DPLLB_MODE_DAC_SERIAL                  (1 << 26) /* i915 */
1032 # define DPLLB_MODE_LVDS                        (2 << 26) /* i915 */
1033 # define DPLL_MODE_MASK                         (3 << 26)
1034 # define DPLL_DAC_SERIAL_P2_CLOCK_DIV_10        (0 << 24) /* i915 */
1035 # define DPLL_DAC_SERIAL_P2_CLOCK_DIV_5         (1 << 24) /* i915 */
1036 # define DPLLB_LVDS_P2_CLOCK_DIV_14             (0 << 24) /* i915 */
1037 # define DPLLB_LVDS_P2_CLOCK_DIV_7              (1 << 24) /* i915 */
1038 # define DPLL_P2_CLOCK_DIV_MASK                 0x03000000 /* i915 */
1039 # define DPLL_FPA01_P1_POST_DIV_MASK            0x00ff0000 /* i915 */
1040 /**
1041  *  The i830 generation, in DAC/serial mode, defines p1 as two plus this
1042  * bitfield, or just 2 if PLL_P1_DIVIDE_BY_TWO is set.
1043  */
1044 # define DPLL_FPA01_P1_POST_DIV_MASK_I830       0x001f0000
1045 /**
1046  * The i830 generation, in LVDS mode, defines P1 as the bit number set within
1047  * this field (only one bit may be set).
1048  */
1049 # define DPLL_FPA01_P1_POST_DIV_MASK_I830_LVDS  0x003f0000
1050 # define DPLL_FPA01_P1_POST_DIV_SHIFT           16
1051 # define PLL_P2_DIVIDE_BY_4                     (1 << 23) /* i830, required in DVO non-gang */
1052 # define PLL_P1_DIVIDE_BY_TWO                   (1 << 21) /* i830 */
1053 # define PLL_REF_INPUT_DREFCLK                  (0 << 13)
1054 # define PLL_REF_INPUT_TVCLKINA                 (1 << 13) /* i830 */
1055 # define PLL_REF_INPUT_TVCLKINBC                (2 << 13) /* SDVO TVCLKIN */
1056 # define PLLB_REF_INPUT_SPREADSPECTRUMIN        (3 << 13)
1057 # define PLL_REF_INPUT_MASK                     (3 << 13)
1058 # define PLL_LOAD_PULSE_PHASE_SHIFT             9
1059 /*
1060  * Parallel to Serial Load Pulse phase selection.
1061  * Selects the phase for the 10X DPLL clock for the PCIe
1062  * digital display port. The range is 4 to 13; 10 or more
1063  * is just a flip delay. The default is 6
1064  */
1065 # define PLL_LOAD_PULSE_PHASE_MASK              (0xf << PLL_LOAD_PULSE_PHASE_SHIFT)
1066 # define DISPLAY_RATE_SELECT_FPA1               (1 << 8)
1067
1068 /**
1069  * SDVO multiplier for 945G/GM. Not used on 965.
1070  *
1071  * \sa DPLL_MD_UDI_MULTIPLIER_MASK
1072  */
1073 # define SDVO_MULTIPLIER_MASK                   0x000000ff
1074 # define SDVO_MULTIPLIER_SHIFT_HIRES            4
1075 # define SDVO_MULTIPLIER_SHIFT_VGA              0
1076
1077 /** @defgroup DPLL_MD
1078  * @{
1079  */
1080 /** Pipe A SDVO/UDI clock multiplier/divider register for G965. */
1081 #define DPLL_A_MD               0x0601c
1082 /** Pipe B SDVO/UDI clock multiplier/divider register for G965. */
1083 #define DPLL_B_MD               0x06020
1084 /**
1085  * UDI pixel divider, controlling how many pixels are stuffed into a packet.
1086  *
1087  * Value is pixels minus 1.  Must be set to 1 pixel for SDVO.
1088  */
1089 # define DPLL_MD_UDI_DIVIDER_MASK               0x3f000000
1090 # define DPLL_MD_UDI_DIVIDER_SHIFT              24
1091 /** UDI pixel divider for VGA, same as DPLL_MD_UDI_DIVIDER_MASK. */
1092 # define DPLL_MD_VGA_UDI_DIVIDER_MASK           0x003f0000
1093 # define DPLL_MD_VGA_UDI_DIVIDER_SHIFT          16
1094 /**
1095  * SDVO/UDI pixel multiplier.
1096  *
1097  * SDVO requires that the bus clock rate be between 1 and 2 Ghz, and the bus
1098  * clock rate is 10 times the DPLL clock.  At low resolution/refresh rate
1099  * modes, the bus rate would be below the limits, so SDVO allows for stuffing
1100  * dummy bytes in the datastream at an increased clock rate, with both sides of
1101  * the link knowing how many bytes are fill.
1102  *
1103  * So, for a mode with a dotclock of 65Mhz, we would want to double the clock
1104  * rate to 130Mhz to get a bus rate of 1.30Ghz.  The DPLL clock rate would be
1105  * set to 130Mhz, and the SDVO multiplier set to 2x in this register and
1106  * through an SDVO command.
1107  *
1108  * This register field has values of multiplication factor minus 1, with
1109  * a maximum multiplier of 5 for SDVO.
1110  */
1111 # define DPLL_MD_UDI_MULTIPLIER_MASK            0x00003f00
1112 # define DPLL_MD_UDI_MULTIPLIER_SHIFT           8
1113 /** SDVO/UDI pixel multiplier for VGA, same as DPLL_MD_UDI_MULTIPLIER_MASK.
1114  * This best be set to the default value (3) or the CRT won't work. No,
1115  * I don't entirely understand what this does...
1116  */
1117 # define DPLL_MD_VGA_UDI_MULTIPLIER_MASK        0x0000003f
1118 # define DPLL_MD_VGA_UDI_MULTIPLIER_SHIFT       0
1119 /** @} */
1120
1121 #define DPLL_TEST               0x606c
1122 # define DPLLB_TEST_SDVO_DIV_1                  (0 << 22)
1123 # define DPLLB_TEST_SDVO_DIV_2                  (1 << 22)
1124 # define DPLLB_TEST_SDVO_DIV_4                  (2 << 22)
1125 # define DPLLB_TEST_SDVO_DIV_MASK               (3 << 22)
1126 # define DPLLB_TEST_N_BYPASS                    (1 << 19)
1127 # define DPLLB_TEST_M_BYPASS                    (1 << 18)
1128 # define DPLLB_INPUT_BUFFER_ENABLE              (1 << 16)
1129 # define DPLLA_TEST_N_BYPASS                    (1 << 3)
1130 # define DPLLA_TEST_M_BYPASS                    (1 << 2)
1131 # define DPLLA_INPUT_BUFFER_ENABLE              (1 << 0)
1132
1133 #define ADPA                    0x61100
1134 #define ADPA_DAC_ENABLE         (1<<31)
1135 #define ADPA_DAC_DISABLE        0
1136 #define ADPA_PIPE_SELECT_MASK   (1<<30)
1137 #define ADPA_PIPE_A_SELECT      0
1138 #define ADPA_PIPE_B_SELECT      (1<<30)
1139 #define ADPA_USE_VGA_HVPOLARITY (1<<15)
1140 #define ADPA_SETS_HVPOLARITY    0
1141 #define ADPA_VSYNC_CNTL_DISABLE (1<<11)
1142 #define ADPA_VSYNC_CNTL_ENABLE  0
1143 #define ADPA_HSYNC_CNTL_DISABLE (1<<10)
1144 #define ADPA_HSYNC_CNTL_ENABLE  0
1145 #define ADPA_VSYNC_ACTIVE_HIGH  (1<<4)
1146 #define ADPA_VSYNC_ACTIVE_LOW   0
1147 #define ADPA_HSYNC_ACTIVE_HIGH  (1<<3)
1148 #define ADPA_HSYNC_ACTIVE_LOW   0
1149
1150 #define FPA0            0x06040
1151 #define FPA1            0x06044
1152 #define FPB0            0x06048
1153 #define FPB1            0x0604c
1154 # define FP_N_DIV_MASK                          0x003f0000
1155 # define FP_N_DIV_SHIFT                         16
1156 # define FP_M1_DIV_MASK                         0x00003f00
1157 # define FP_M1_DIV_SHIFT                        8
1158 # define FP_M2_DIV_MASK                         0x0000003f
1159 # define FP_M2_DIV_SHIFT                        0
1160
1161
1162 #define PORT_HOTPLUG_EN         0x61110
1163 # define SDVOB_HOTPLUG_INT_EN                   (1 << 26)
1164 # define SDVOC_HOTPLUG_INT_EN                   (1 << 25)
1165 # define TV_HOTPLUG_INT_EN                      (1 << 18)
1166 # define CRT_HOTPLUG_INT_EN                     (1 << 9)
1167 # define CRT_HOTPLUG_FORCE_DETECT               (1 << 3)
1168
1169 #define PORT_HOTPLUG_STAT       0x61114
1170 # define CRT_HOTPLUG_INT_STATUS                 (1 << 11)
1171 # define TV_HOTPLUG_INT_STATUS                  (1 << 10)
1172 # define CRT_HOTPLUG_MONITOR_MASK               (3 << 8)
1173 # define CRT_HOTPLUG_MONITOR_COLOR              (3 << 8)
1174 # define CRT_HOTPLUG_MONITOR_MONO               (2 << 8)
1175 # define CRT_HOTPLUG_MONITOR_NONE               (0 << 8)
1176 # define SDVOC_HOTPLUG_INT_STATUS               (1 << 7)
1177 # define SDVOB_HOTPLUG_INT_STATUS               (1 << 6)
1178
1179 #define SDVOB                   0x61140
1180 #define SDVOC                   0x61160
1181 #define SDVO_ENABLE                             (1 << 31)
1182 #define SDVO_PIPE_B_SELECT                      (1 << 30)
1183 #define SDVO_STALL_SELECT                       (1 << 29)
1184 #define SDVO_INTERRUPT_ENABLE                   (1 << 26)
1185 /**
1186  * 915G/GM SDVO pixel multiplier.
1187  *
1188  * Programmed value is multiplier - 1, up to 5x.
1189  *
1190  * \sa DPLL_MD_UDI_MULTIPLIER_MASK
1191  */
1192 #define SDVO_PORT_MULTIPLY_MASK                 (7 << 23)
1193 #define SDVO_PORT_MULTIPLY_SHIFT                23
1194 #define SDVO_PHASE_SELECT_MASK                  (15 << 19)
1195 #define SDVO_PHASE_SELECT_DEFAULT               (6 << 19)
1196 #define SDVO_CLOCK_OUTPUT_INVERT                (1 << 18)
1197 #define SDVOC_GANG_MODE                         (1 << 16)
1198 #define SDVO_BORDER_ENABLE                      (1 << 7)
1199 #define SDVOB_PCIE_CONCURRENCY                  (1 << 3)
1200 #define SDVO_DETECTED                           (1 << 2)
1201 /* Bits to be preserved when writing */
1202 #define SDVOB_PRESERVE_MASK                     ((1 << 17) | (1 << 16) | (1 << 14) | (1 << 26))
1203 #define SDVOC_PRESERVE_MASK                     ((1 << 17) | (1 << 26))
1204
1205 /** @defgroup LVDS
1206  * @{
1207  */
1208 /**
1209  * This register controls the LVDS output enable, pipe selection, and data
1210  * format selection.
1211  *
1212  * All of the clock/data pairs are force powered down by power sequencing.
1213  */
1214 #define LVDS                    0x61180
1215 /**
1216  * Enables the LVDS port.  This bit must be set before DPLLs are enabled, as
1217  * the DPLL semantics change when the LVDS is assigned to that pipe.
1218  */
1219 # define LVDS_PORT_EN                   (1 << 31)
1220 /** Selects pipe B for LVDS data.  Must be set on pre-965. */
1221 # define LVDS_PIPEB_SELECT              (1 << 30)
1222
1223 /**
1224  * Enables the A0-A2 data pairs and CLKA, containing 18 bits of color data per
1225  * pixel.
1226  */
1227 # define LVDS_A0A2_CLKA_POWER_MASK      (3 << 8)
1228 # define LVDS_A0A2_CLKA_POWER_DOWN      (0 << 8)
1229 # define LVDS_A0A2_CLKA_POWER_UP        (3 << 8)
1230 /**
1231  * Controls the A3 data pair, which contains the additional LSBs for 24 bit
1232  * mode.  Only enabled if LVDS_A0A2_CLKA_POWER_UP also indicates it should be
1233  * on.
1234  */
1235 # define LVDS_A3_POWER_MASK             (3 << 6)
1236 # define LVDS_A3_POWER_DOWN             (0 << 6)
1237 # define LVDS_A3_POWER_UP               (3 << 6)
1238 /**
1239  * Controls the CLKB pair.  This should only be set when LVDS_B0B3_POWER_UP
1240  * is set.
1241  */
1242 # define LVDS_CLKB_POWER_MASK           (3 << 4)
1243 # define LVDS_CLKB_POWER_DOWN           (0 << 4)
1244 # define LVDS_CLKB_POWER_UP             (3 << 4)
1245
1246 /**
1247  * Controls the B0-B3 data pairs.  This must be set to match the DPLL p2
1248  * setting for whether we are in dual-channel mode.  The B3 pair will
1249  * additionally only be powered up when LVDS_A3_POWER_UP is set.
1250  */
1251 # define LVDS_B0B3_POWER_MASK           (3 << 2)
1252 # define LVDS_B0B3_POWER_DOWN           (0 << 2)
1253 # define LVDS_B0B3_POWER_UP             (3 << 2)
1254
1255 #define TV_CTL                  0x68000
1256 /** Enables the TV encoder */
1257 # define TV_ENC_ENABLE                  (1 << 31)
1258 /** Sources the TV encoder input from pipe B instead of A. */
1259 # define TV_ENC_PIPEB_SELECT            (1 << 30)
1260 /** Outputs composite video (DAC A only) */
1261 # define TV_ENC_OUTPUT_COMPOSITE        (0 << 28)
1262 /** Outputs SVideo video (DAC B/C) */
1263 # define TV_ENC_OUTPUT_SVIDEO           (1 << 28)
1264 /** Outputs Component video (DAC A/B/C) */
1265 # define TV_ENC_OUTPUT_COMPONENT        (2 << 28)
1266 /** Outputs Composite and SVideo (DAC A/B/C) */
1267 # define TV_ENC_OUTPUT_SVIDEO_COMPOSITE (3 << 28)
1268 # define TV_TRILEVEL_SYNC               (1 << 21)
1269 /** Enables slow sync generation (945GM only) */
1270 # define TV_SLOW_SYNC                   (1 << 20)
1271 /** Selects 4x oversampling for 480i and 576p */
1272 # define TV_OVERSAMPLE_4X               (0 << 18)
1273 /** Selects 2x oversampling for 720p and 1080i */
1274 # define TV_OVERSAMPLE_2X               (1 << 18)
1275 /** Selects no oversampling for 1080p */
1276 # define TV_OVERSAMPLE_NONE             (2 << 18)
1277 /** Selects 8x oversampling */
1278 # define TV_OVERSAMPLE_8X               (3 << 18)
1279 /** Selects progressive mode rather than interlaced */
1280 # define TV_PROGRESSIVE                 (1 << 17)
1281 /** Sets the colorburst to PAL mode.  Required for non-M PAL modes. */
1282 # define TV_PAL_BURST                   (1 << 16)
1283 /** Field for setting delay of Y compared to C */
1284 # define TV_YC_SKEW_MASK                (7 << 12)
1285 /** Enables a fix for 480p/576p standard definition modes on the 915GM only */
1286 # define TV_ENC_SDP_FIX                 (1 << 11)
1287 /**
1288  * Enables a fix for the 915GM only.
1289  *
1290  * Not sure what it does.
1291  */
1292 # define TV_ENC_C0_FIX                  (1 << 10)
1293 /** Bits that must be preserved by software */
1294 # define TV_CTL_SAVE                    ((3 << 8) | (3 << 6))
1295 # define TV_FUSE_STATE_MASK             (3 << 4)
1296 /** Read-only state that reports all features enabled */
1297 # define TV_FUSE_STATE_ENABLED          (0 << 4)
1298 /** Read-only state that reports that Macrovision is disabled in hardware*/
1299 # define TV_FUSE_STATE_NO_MACROVISION   (1 << 4)
1300 /** Read-only state that reports that TV-out is disabled in hardware. */
1301 # define TV_FUSE_STATE_DISABLED         (2 << 4)
1302 /** Normal operation */
1303 # define TV_TEST_MODE_NORMAL            (0 << 0)
1304 /** Encoder test pattern 1 - combo pattern */
1305 # define TV_TEST_MODE_PATTERN_1         (1 << 0)
1306 /** Encoder test pattern 2 - full screen vertical 75% color bars */
1307 # define TV_TEST_MODE_PATTERN_2         (2 << 0)
1308 /** Encoder test pattern 3 - full screen horizontal 75% color bars */
1309 # define TV_TEST_MODE_PATTERN_3         (3 << 0)
1310 /** Encoder test pattern 4 - random noise */
1311 # define TV_TEST_MODE_PATTERN_4         (4 << 0)
1312 /** Encoder test pattern 5 - linear color ramps */
1313 # define TV_TEST_MODE_PATTERN_5         (5 << 0)
1314 /**
1315  * This test mode forces the DACs to 50% of full output.
1316  *
1317  * This is used for load detection in combination with TVDAC_SENSE_MASK
1318  */
1319 # define TV_TEST_MODE_MONITOR_DETECT    (7 << 0)
1320 # define TV_TEST_MODE_MASK              (7 << 0)
1321 /** @} */
1322
1323 /** @defgroup TV_DAC
1324  * @{
1325  */
1326 #define TV_DAC                  0x68004
1327 /**
1328  * Reports that DAC state change logic has reported change (RO).
1329  *
1330  * This gets cleared when TV_DAC_STATE_EN is cleared
1331 */
1332 # define TVDAC_STATE_CHG                (1 << 31)
1333 # define TVDAC_SENSE_MASK               (7 << 28)
1334 /** Reports that DAC A voltage is above the detect threshold */
1335 # define TVDAC_A_SENSE                  (1 << 30)
1336 /** Reports that DAC B voltage is above the detect threshold */
1337 # define TVDAC_B_SENSE                  (1 << 29)
1338 /** Reports that DAC C voltage is above the detect threshold */
1339 # define TVDAC_C_SENSE                  (1 << 28)
1340 /**
1341  * Enables DAC state detection logic, for load-based TV detection.
1342  *
1343  * The PLL of the chosen pipe (in TV_CTL) must be running, and the encoder set
1344  * to off, for load detection to work.
1345  */
1346 # define TVDAC_STATE_CHG_EN             (1 << 27)
1347 /** Sets the DAC A sense value to high */
1348 # define TVDAC_A_SENSE_CTL              (1 << 26)
1349 /** Sets the DAC B sense value to high */
1350 # define TVDAC_B_SENSE_CTL              (1 << 25)
1351 /** Sets the DAC C sense value to high */
1352 # define TVDAC_C_SENSE_CTL              (1 << 24)
1353 /** Overrides the ENC_ENABLE and DAC voltage levels */
1354 # define DAC_CTL_OVERRIDE               (1 << 7)
1355 /** Sets the slew rate.  Must be preserved in software */
1356 # define ENC_TVDAC_SLEW_FAST            (1 << 6)
1357 # define DAC_A_1_3_V                    (0 << 4)
1358 # define DAC_A_1_1_V                    (1 << 4)
1359 # define DAC_A_0_7_V                    (2 << 4)
1360 # define DAC_A_OFF                      (3 << 4)
1361 # define DAC_B_1_3_V                    (0 << 2)
1362 # define DAC_B_1_1_V                    (1 << 2)
1363 # define DAC_B_0_7_V                    (2 << 2)
1364 # define DAC_B_OFF                      (3 << 2)
1365 # define DAC_C_1_3_V                    (0 << 0)
1366 # define DAC_C_1_1_V                    (1 << 0)
1367 # define DAC_C_0_7_V                    (2 << 0)
1368 # define DAC_C_OFF                      (3 << 0)
1369 /** @} */
1370
1371 /**
1372  * CSC coefficients are stored in a floating point format with 9 bits of
1373  * mantissa and 2 or 3 bits of exponent.  The exponent is represented as 2**-n,
1374  * where 2-bit exponents are unsigned n, and 3-bit exponents are signed n with
1375  * -1 (0x3) being the only legal negative value.
1376  */
1377 #define TV_CSC_Y                0x68010
1378 # define TV_RY_MASK                     0x07ff0000
1379 # define TV_RY_SHIFT                    16
1380 # define TV_GY_MASK                     0x00000fff
1381 # define TV_GY_SHIFT                    0
1382
1383 #define TV_CSC_Y2               0x68014
1384 # define TV_BY_MASK                     0x07ff0000
1385 # define TV_BY_SHIFT                    16
1386 /**
1387  * Y attenuation for component video.
1388  *
1389  * Stored in 1.9 fixed point.
1390  */
1391 # define TV_AY_MASK                     0x000003ff
1392 # define TV_AY_SHIFT                    0
1393
1394 #define TV_CSC_U                0x68018
1395 # define TV_RU_MASK                     0x07ff0000
1396 # define TV_RU_SHIFT                    16
1397 # define TV_GU_MASK                     0x000007ff
1398 # define TV_GU_SHIFT                    0
1399
1400 #define TV_CSC_U2               0x6801c
1401 # define TV_BU_MASK                     0x07ff0000
1402 # define TV_BU_SHIFT                    16
1403 /**
1404  * U attenuation for component video.
1405  *
1406  * Stored in 1.9 fixed point.
1407  */
1408 # define TV_AU_MASK                     0x000003ff
1409 # define TV_AU_SHIFT                    0
1410
1411 #define TV_CSC_V                0x68020
1412 # define TV_RV_MASK                     0x0fff0000
1413 # define TV_RV_SHIFT                    16
1414 # define TV_GV_MASK                     0x000007ff
1415 # define TV_GV_SHIFT                    0
1416
1417 #define TV_CSC_V2               0x68024
1418 # define TV_BV_MASK                     0x07ff0000
1419 # define TV_BV_SHIFT                    16
1420 /**
1421  * V attenuation for component video.
1422  *
1423  * Stored in 1.9 fixed point.
1424  */
1425 # define TV_AV_MASK                     0x000007ff
1426 # define TV_AV_SHIFT                    0
1427
1428 /** @defgroup TV_CSC_KNOBS
1429  * @{
1430  */
1431 #define TV_CLR_KNOBS            0x68028
1432 /** 2s-complement brightness adjustment */
1433 # define TV_BRIGHTNESS_MASK             0xff000000
1434 # define TV_BRIGHTNESS_SHIFT            24
1435 /** Contrast adjustment, as a 2.6 unsigned floating point number */
1436 # define TV_CONTRAST_MASK               0x00ff0000
1437 # define TV_CONTRAST_SHIFT              16
1438 /** Saturation adjustment, as a 2.6 unsigned floating point number */
1439 # define TV_SATURATION_MASK             0x0000ff00
1440 # define TV_SATURATION_SHIFT            8
1441 /** Hue adjustment, as an integer phase angle in degrees */
1442 # define TV_HUE_MASK                    0x000000ff
1443 # define TV_HUE_SHIFT                   0
1444 /** @} */
1445
1446 /** @defgroup TV_CLR_LEVEL
1447  * @{
1448  */
1449 #define TV_CLR_LEVEL            0x6802c
1450 /** Controls the DAC level for black */
1451 # define TV_BLACK_LEVEL_MASK            0x01ff0000
1452 # define TV_BLACK_LEVEL_SHIFT           16
1453 /** Controls the DAC level for blanking */
1454 # define TV_BLANK_LEVEL_MASK            0x000001ff
1455 # define TV_BLANK_LEVEL_SHIFT           0
1456 /* @} */
1457
1458 /** @defgroup TV_H_CTL_1
1459  * @{
1460  */
1461 #define TV_H_CTL_1              0x68030
1462 /** Number of pixels in the hsync. */
1463 # define TV_HSYNC_END_MASK              0x1fff0000
1464 # define TV_HSYNC_END_SHIFT             16
1465 /** Total number of pixels minus one in the line (display and blanking). */
1466 # define TV_HTOTAL_MASK                 0x00001fff
1467 # define TV_HTOTAL_SHIFT                0
1468 /** @} */
1469
1470 /** @defgroup TV_H_CTL_2
1471  * @{
1472  */
1473 #define TV_H_CTL_2              0x68034
1474 /** Enables the colorburst (needed for non-component color) */
1475 # define TV_BURST_ENA                   (1 << 31)
1476 /** Offset of the colorburst from the start of hsync, in pixels minus one. */
1477 # define TV_HBURST_START_SHIFT          16
1478 # define TV_HBURST_START_MASK           0x1fff0000
1479 /** Length of the colorburst */
1480 # define TV_HBURST_LEN_SHIFT            0
1481 # define TV_HBURST_LEN_MASK             0x0001fff
1482 /** @} */
1483
1484 /** @defgroup TV_H_CTL_3
1485  * @{
1486  */
1487 #define TV_H_CTL_3              0x68038
1488 /** End of hblank, measured in pixels minus one from start of hsync */
1489 # define TV_HBLANK_END_SHIFT            16
1490 # define TV_HBLANK_END_MASK             0x1fff0000
1491 /** Start of hblank, measured in pixels minus one from start of hsync */
1492 # define TV_HBLANK_START_SHIFT          0
1493 # define TV_HBLANK_START_MASK           0x0001fff
1494 /** @} */
1495
1496 /** @defgroup TV_V_CTL_1
1497  * @{
1498  */
1499 #define TV_V_CTL_1              0x6803c
1500 /** XXX */
1501 # define TV_NBR_END_SHIFT               16
1502 # define TV_NBR_END_MASK                0x07ff0000
1503 /** XXX */
1504 # define TV_VI_END_F1_SHIFT             8
1505 # define TV_VI_END_F1_MASK              0x00003f00
1506 /** XXX */
1507 # define TV_VI_END_F2_SHIFT             0
1508 # define TV_VI_END_F2_MASK              0x0000003f
1509 /** @} */
1510
1511 /** @defgroup TV_V_CTL_2
1512  * @{
1513  */
1514 #define TV_V_CTL_2              0x68040
1515 /** Length of vsync, in half lines */
1516 # define TV_VSYNC_LEN_MASK              0x07ff0000
1517 # define TV_VSYNC_LEN_SHIFT             16
1518 /** Offset of the start of vsync in field 1, measured in one less than the
1519  * number of half lines.
1520  */
1521 # define TV_VSYNC_START_F1_MASK         0x00007f00
1522 # define TV_VSYNC_START_F1_SHIFT        8
1523 /**
1524  * Offset of the start of vsync in field 2, measured in one less than the
1525  * number of half lines.
1526  */
1527 # define TV_VSYNC_START_F2_MASK         0x0000007f
1528 # define TV_VSYNC_START_F2_SHIFT        0
1529 /** @} */
1530
1531 /** @defgroup TV_V_CTL_3
1532  * @{
1533  */
1534 #define TV_V_CTL_3              0x68044
1535 /** Enables generation of the equalization signal */
1536 # define TV_EQUAL_ENA                   (1 << 31)
1537 /** Length of vsync, in half lines */
1538 # define TV_VEQ_LEN_MASK                0x007f0000
1539 # define TV_VEQ_LEN_SHIFT               16
1540 /** Offset of the start of equalization in field 1, measured in one less than
1541  * the number of half lines.
1542  */
1543 # define TV_VEQ_START_F1_MASK           0x0007f00
1544 # define TV_VEQ_START_F1_SHIFT          8
1545 /**
1546  * Offset of the start of equalization in field 2, measured in one less than
1547  * the number of half lines.
1548  */
1549 # define TV_VEQ_START_F2_MASK           0x000007f
1550 # define TV_VEQ_START_F2_SHIFT          0
1551 /** @} */
1552
1553 /** @defgroup TV_V_CTL_4
1554  * @{
1555  */
1556 #define TV_V_CTL_4              0x68048
1557 /**
1558  * Offset to start of vertical colorburst, measured in one less than the
1559  * number of lines from vertical start.
1560  */
1561 # define TV_VBURST_START_F1_MASK        0x003f0000
1562 # define TV_VBURST_START_F1_SHIFT       16
1563 /**
1564  * Offset to the end of vertical colorburst, measured in one less than the
1565  * number of lines from the start of NBR.
1566  */
1567 # define TV_VBURST_END_F1_MASK          0x000000ff
1568 # define TV_VBURST_END_F1_SHIFT         0
1569 /** @} */
1570
1571 /** @defgroup TV_V_CTL_5
1572  * @{
1573  */
1574 #define TV_V_CTL_5              0x6804c
1575 /**
1576  * Offset to start of vertical colorburst, measured in one less than the
1577  * number of lines from vertical start.
1578  */
1579 # define TV_VBURST_START_F2_MASK        0x003f0000
1580 # define TV_VBURST_START_F2_SHIFT       16
1581 /**
1582  * Offset to the end of vertical colorburst, measured in one less than the
1583  * number of lines from the start of NBR.
1584  */
1585 # define TV_VBURST_END_F2_MASK          0x000000ff
1586 # define TV_VBURST_END_F2_SHIFT         0
1587 /** @} */
1588
1589 /** @defgroup TV_V_CTL_6
1590  * @{
1591  */
1592 #define TV_V_CTL_6              0x68050
1593 /**
1594  * Offset to start of vertical colorburst, measured in one less than the
1595  * number of lines from vertical start.
1596  */
1597 # define TV_VBURST_START_F3_MASK        0x003f0000
1598 # define TV_VBURST_START_F3_SHIFT       16
1599 /**
1600  * Offset to the end of vertical colorburst, measured in one less than the
1601  * number of lines from the start of NBR.
1602  */
1603 # define TV_VBURST_END_F3_MASK          0x000000ff
1604 # define TV_VBURST_END_F3_SHIFT         0
1605 /** @} */
1606
1607 /** @defgroup TV_V_CTL_7
1608  * @{
1609  */
1610 #define TV_V_CTL_7              0x68054
1611 /**
1612  * Offset to start of vertical colorburst, measured in one less than the
1613  * number of lines from vertical start.
1614  */
1615 # define TV_VBURST_START_F4_MASK        0x003f0000
1616 # define TV_VBURST_START_F4_SHIFT       16
1617 /**
1618  * Offset to the end of vertical colorburst, measured in one less than the
1619  * number of lines from the start of NBR.
1620  */
1621 # define TV_VBURST_END_F4_MASK          0x000000ff
1622 # define TV_VBURST_END_F4_SHIFT         0
1623 /** @} */
1624
1625 /** @defgroup TV_SC_CTL_1
1626  * @{
1627  */
1628 #define TV_SC_CTL_1             0x68060
1629 /** Turns on the first subcarrier phase generation DDA */
1630 # define TV_SC_DDA1_EN                  (1 << 31)
1631 /** Turns on the first subcarrier phase generation DDA */
1632 # define TV_SC_DDA2_EN                  (1 << 30)
1633 /** Turns on the first subcarrier phase generation DDA */
1634 # define TV_SC_DDA3_EN                  (1 << 29)
1635 /** Sets the subcarrier DDA to reset frequency every other field */
1636 # define TV_SC_RESET_EVERY_2            (0 << 24)
1637 /** Sets the subcarrier DDA to reset frequency every fourth field */
1638 # define TV_SC_RESET_EVERY_4            (1 << 24)
1639 /** Sets the subcarrier DDA to reset frequency every eighth field */
1640 # define TV_SC_RESET_EVERY_8            (2 << 24)
1641 /** Sets the subcarrier DDA to never reset the frequency */
1642 # define TV_SC_RESET_NEVER              (3 << 24)
1643 /** Sets the peak amplitude of the colorburst.*/
1644 # define TV_BURST_LEVEL_MASK            0x00ff0000
1645 # define TV_BURST_LEVEL_SHIFT           16
1646 /** Sets the increment of the first subcarrier phase generation DDA */
1647 # define TV_SCDDA1_INC_MASK             0x00000fff
1648 # define TV_SCDDA1_INC_SHIFT            0
1649 /** @} */
1650
1651 /** @defgroup TV_SC_CTL_2
1652  * @{
1653  */
1654 #define TV_SC_CTL_2             0x68064
1655 /** Sets the rollover for the second subcarrier phase generation DDA */
1656 # define TV_SCDDA2_SIZE_MASK            0x7fff0000
1657 # define TV_SCDDA2_SIZE_SHIFT           16
1658 /** Sets the increent of the second subcarrier phase generation DDA */
1659 # define TV_SCDDA2_INC_MASK             0x00007fff
1660 # define TV_SCDDA2_INC_SHIFT            0
1661 /** @} */
1662
1663 /** @defgroup TV_SC_CTL_3
1664  * @{
1665  */
1666 #define TV_SC_CTL_3             0x68068
1667 /** Sets the rollover for the third subcarrier phase generation DDA */
1668 # define TV_SCDDA3_SIZE_MASK            0x7fff0000
1669 # define TV_SCDDA3_SIZE_SHIFT           16
1670 /** Sets the increent of the third subcarrier phase generation DDA */
1671 # define TV_SCDDA3_INC_MASK             0x00007fff
1672 # define TV_SCDDA3_INC_SHIFT            0
1673 /** @} */
1674
1675 /** @defgroup TV_WIN_POS
1676  * @{
1677  */
1678 #define TV_WIN_POS              0x68070
1679 /** X coordinate of the display from the start of horizontal active */
1680 # define TV_XPOS_MASK                   0x1fff0000
1681 # define TV_XPOS_SHIFT                  16
1682 /** Y coordinate of the display from the start of vertical active (NBR) */
1683 # define TV_YPOS_MASK                   0x00000fff
1684 # define TV_YPOS_SHIFT                  0
1685 /** @} */
1686
1687 /** @defgroup TV_WIN_SIZE
1688  * @{
1689  */
1690 #define TV_WIN_SIZE             0x68074
1691 /** Horizontal size of the display window, measured in pixels*/
1692 # define TV_XSIZE_MASK                  0x1fff0000
1693 # define TV_XSIZE_SHIFT                 16
1694 /**
1695  * Vertical size of the display window, measured in pixels.
1696  *
1697  * Must be even for interlaced modes.
1698  */
1699 # define TV_YSIZE_MASK                  0x00000fff
1700 # define TV_YSIZE_SHIFT                 0
1701 /** @} */
1702
1703 /** @defgroup TV_FILTER_CTL_1
1704  * @{
1705  */
1706 #define TV_FILTER_CTL_1         0x68080
1707 /**
1708  * Enables automatic scaling calculation.
1709  *
1710  * If set, the rest of the registers are ignored, and the calculated values can
1711  * be read back from the register.
1712  */
1713 # define TV_AUTO_SCALE                  (1 << 31)
1714 /**
1715  * Disables the vertical filter.
1716  *
1717  * This is required on modes more than 1024 pixels wide */
1718 # define TV_V_FILTER_BYPASS             (1 << 29)
1719 /** Enables adaptive vertical filtering */
1720 # define TV_VADAPT                      (1 << 28)
1721 # define TV_VADAPT_MODE_MASK            (3 << 26)
1722 /** Selects the least adaptive vertical filtering mode */
1723 # define TV_VADAPT_MODE_LEAST           (0 << 26)
1724 /** Selects the moderately adaptive vertical filtering mode */
1725 # define TV_VADAPT_MODE_MODERATE        (1 << 26)
1726 /** Selects the most adaptive vertical filtering mode */
1727 # define TV_VADAPT_MODE_MOST            (3 << 26)
1728 /**
1729  * Sets the horizontal scaling factor.
1730  *
1731  * This should be the fractional part of the horizontal scaling factor divided
1732  * by the oversampling rate.  TV_HSCALE should be less than 1, and set to:
1733  *
1734  * (src width - 1) / ((oversample * dest width) - 1)
1735  */
1736 # define TV_HSCALE_FRAC_MASK            0x00003fff
1737 # define TV_HSCALE_FRAC_SHIFT           0
1738 /** @} */
1739
1740 /** @defgroup TV_FILTER_CTL_2
1741  * @{
1742  */
1743 #define TV_FILTER_CTL_2         0x68084
1744 /**
1745  * Sets the integer part of the 3.15 fixed-point vertical scaling factor.
1746  *
1747  * TV_VSCALE should be (src height - 1) / ((interlace * dest height) - 1)
1748  */
1749 # define TV_VSCALE_INT_MASK             0x00038000
1750 # define TV_VSCALE_INT_SHIFT            15
1751 /**
1752  * Sets the fractional part of the 3.15 fixed-point vertical scaling factor.
1753  *
1754  * \sa TV_VSCALE_INT_MASK
1755  */
1756 # define TV_VSCALE_FRAC_MASK            0x00007fff
1757 # define TV_VSCALE_FRAC_SHIFT           0
1758 /** @} */
1759
1760 /** @defgroup TV_FILTER_CTL_3
1761  * @{
1762  */
1763 #define TV_FILTER_CTL_3         0x68088
1764 /**
1765  * Sets the integer part of the 3.15 fixed-point vertical scaling factor.
1766  *
1767  * TV_VSCALE should be (src height - 1) / (1/4 * (dest height - 1))
1768  *
1769  * For progressive modes, TV_VSCALE_IP_INT should be set to zeroes.
1770  */
1771 # define TV_VSCALE_IP_INT_MASK          0x00038000
1772 # define TV_VSCALE_IP_INT_SHIFT         15
1773 /**
1774  * Sets the fractional part of the 3.15 fixed-point vertical scaling factor.
1775  *
1776  * For progressive modes, TV_VSCALE_IP_INT should be set to zeroes.
1777  *
1778  * \sa TV_VSCALE_IP_INT_MASK
1779  */
1780 # define TV_VSCALE_IP_FRAC_MASK         0x00007fff
1781 # define TV_VSCALE_IP_FRAC_SHIFT                0
1782 /** @} */
1783
1784 /** @defgroup TV_CC_CONTROL
1785  * @{
1786  */
1787 #define TV_CC_CONTROL           0x68090
1788 # define TV_CC_ENABLE                   (1 << 31)
1789 /**
1790  * Specifies which field to send the CC data in.
1791  *
1792  * CC data is usually sent in field 0.
1793  */
1794 # define TV_CC_FID_MASK                 (1 << 27)
1795 # define TV_CC_FID_SHIFT                27
1796 /** Sets the horizontal position of the CC data.  Usually 135. */
1797 # define TV_CC_HOFF_MASK                0x03ff0000
1798 # define TV_CC_HOFF_SHIFT               16
1799 /** Sets the vertical position of the CC data.  Usually 21 */
1800 # define TV_CC_LINE_MASK                0x0000003f
1801 # define TV_CC_LINE_SHIFT               0
1802 /** @} */
1803
1804 /** @defgroup TV_CC_DATA
1805  * @{
1806  */
1807 #define TV_CC_DATA              0x68094
1808 # define TV_CC_RDY                      (1 << 31)
1809 /** Second word of CC data to be transmitted. */
1810 # define TV_CC_DATA_2_MASK              0x007f0000
1811 # define TV_CC_DATA_2_SHIFT             16
1812 /** First word of CC data to be transmitted. */
1813 # define TV_CC_DATA_1_MASK              0x0000007f
1814 # define TV_CC_DATA_1_SHIFT             0
1815 /** @}
1816  */
1817
1818 /** @{ */
1819 #define TV_H_LUMA_0             0x68100
1820 #define TV_H_LUMA_59            0x681ec
1821 #define TV_H_CHROMA_0           0x68200
1822 #define TV_H_CHROMA_59          0x682ec
1823 #define TV_V_LUMA_0             0x68300
1824 #define TV_V_LUMA_42            0x683a8
1825 #define TV_V_CHROMA_0           0x68400
1826 #define TV_V_CHROMA_42          0x684a8
1827
1828 #define PIPEACONF 0x70008
1829 #define PIPEACONF_ENABLE        (1<<31)
1830 #define PIPEACONF_DISABLE       0
1831 #define PIPEACONF_DOUBLE_WIDE   (1<<30)
1832 #define I965_PIPECONF_ACTIVE    (1<<30)
1833 #define PIPEACONF_SINGLE_WIDE   0
1834 #define PIPEACONF_PIPE_UNLOCKED 0
1835 #define PIPEACONF_PIPE_LOCKED   (1<<25)
1836 #define PIPEACONF_PALETTE       0
1837 #define PIPEACONF_GAMMA         (1<<24)
1838 #define PIPECONF_FORCE_BORDER   (1<<25)
1839 #define PIPECONF_PROGRESSIVE    (0 << 21)
1840 #define PIPECONF_INTERLACE_W_FIELD_INDICATION   (6 << 21)
1841 #define PIPECONF_INTERLACE_FIELD_0_ONLY         (7 << 21)
1842
1843 #define PIPEBCONF 0x71008
1844 #define PIPEBCONF_ENABLE        (1<<31)
1845 #define PIPEBCONF_DISABLE       0
1846 #define PIPEBCONF_DOUBLE_WIDE   (1<<30)
1847 #define PIPEBCONF_DISABLE       0
1848 #define PIPEBCONF_GAMMA         (1<<24)
1849 #define PIPEBCONF_PALETTE       0
1850
1851 #define PIPEBGCMAXRED           0x71010
1852 #define PIPEBGCMAXGREEN         0x71014
1853 #define PIPEBGCMAXBLUE          0x71018
1854 #define PIPEBSTAT               0x71024
1855 #define PIPEBFRAMEHIGH          0x71040
1856 #define PIPEBFRAMEPIXEL         0x71044
1857
1858 #define DSPACNTR                0x70180
1859 #define DSPBCNTR                0x71180
1860 #define DISPLAY_PLANE_ENABLE                    (1<<31)
1861 #define DISPLAY_PLANE_DISABLE                   0
1862 #define DISPPLANE_GAMMA_ENABLE                  (1<<30)
1863 #define DISPPLANE_GAMMA_DISABLE                 0
1864 #define DISPPLANE_PIXFORMAT_MASK                (0xf<<26)
1865 #define DISPPLANE_8BPP                          (0x2<<26)
1866 #define DISPPLANE_15_16BPP                      (0x4<<26)
1867 #define DISPPLANE_16BPP                         (0x5<<26)
1868 #define DISPPLANE_32BPP_NO_ALPHA                (0x6<<26)
1869 #define DISPPLANE_32BPP                         (0x7<<26)
1870 #define DISPPLANE_STEREO_ENABLE                 (1<<25)
1871 #define DISPPLANE_STEREO_DISABLE                0
1872 #define DISPPLANE_SEL_PIPE_MASK                 (1<<24)
1873 #define DISPPLANE_SEL_PIPE_A                    0
1874 #define DISPPLANE_SEL_PIPE_B                    (1<<24)
1875 #define DISPPLANE_SRC_KEY_ENABLE                (1<<22)
1876 #define DISPPLANE_SRC_KEY_DISABLE               0
1877 #define DISPPLANE_LINE_DOUBLE                   (1<<20)
1878 #define DISPPLANE_NO_LINE_DOUBLE                0
1879 #define DISPPLANE_STEREO_POLARITY_FIRST         0
1880 #define DISPPLANE_STEREO_POLARITY_SECOND        (1<<18)
1881 /* plane B only */
1882 #define DISPPLANE_ALPHA_TRANS_ENABLE            (1<<15)
1883 #define DISPPLANE_ALPHA_TRANS_DISABLE           0
1884 #define DISPPLANE_SPRITE_ABOVE_DISPLAYA         0
1885 #define DISPPLANE_SPRITE_ABOVE_OVERLAY          (1)
1886
1887 #define DSPABASE                0x70184
1888 #define DSPASTRIDE              0x70188
1889
1890 #define DSPBBASE                0x71184
1891 #define DSPBADDR                DSPBBASE
1892 #define DSPBSTRIDE              0x71188
1893
1894 #define DSPAKEYVAL              0x70194
1895 #define DSPAKEYMASK             0x70198
1896
1897 #define DSPAPOS                 0x7018C /* reserved */
1898 #define DSPASIZE                0x70190
1899 #define DSPBPOS                 0x7118C
1900 #define DSPBSIZE                0x71190
1901
1902 #define DSPASURF                0x7019C
1903 #define DSPATILEOFF             0x701A4
1904
1905 #define DSPBSURF                0x7119C
1906 #define DSPBTILEOFF             0x711A4
1907
1908 #define VGACNTRL                0x71400
1909 # define VGA_DISP_DISABLE                       (1 << 31)
1910 # define VGA_2X_MODE                            (1 << 30)
1911 # define VGA_PIPE_B_SELECT                      (1 << 29)
1912
1913 /*
1914  * Some BIOS scratch area registers.  The 845 (and 830?) store the amount
1915  * of video memory available to the BIOS in SWF1.
1916  */
1917
1918 #define SWF0                    0x71410
1919 #define SWF1                    0x71414
1920 #define SWF2                    0x71418
1921 #define SWF3                    0x7141c
1922 #define SWF4                    0x71420
1923 #define SWF5                    0x71424
1924 #define SWF6                    0x71428
1925
1926 #define SWF10                   0x70410
1927 #define SWF30                   0x72414
1928 #define SWF31                   0x72418
1929 #define SWF32                   0x7241c
1930
1931 /*
1932  * Overlay registers.  These are overlay registers accessed via MMIO.
1933  * Those loaded via the overlay register page are defined in i830_video.c.
1934  */
1935 #define OVADD                   0x30000
1936
1937 #define DOVSTA                  0x30008
1938 #define OC_BUF                  (0x3<<20)
1939
1940 #define OGAMC5                  0x30010
1941 #define OGAMC4                  0x30014
1942 #define OGAMC3                  0x30018
1943 #define OGAMC2                  0x3001c
1944 #define OGAMC1                  0x30020
1945 #define OGAMC0                  0x30024
1946
1947 /*
1948  * Palette registers
1949  */
1950 #define PALETTE_A               0x0a000
1951 #define PALETTE_B               0x0a800
1952
1953 #define IS_I830(dev) ((dev)->pci_device == 0x3577)
1954 #define IS_845G(dev) ((dev)->pci_device == 0x2562)
1955 #define IS_I85X(dev) ((dev)->pci_device == 0x3582)
1956 #define IS_I855(dev) ((dev)->pci_device == 0x3582)
1957 #define IS_I865G(dev) ((dev)->pci_device == 0x2572)
1958
1959 #define IS_I915G(dev) ((dev)->pci_device == 0x2582 || (dev)->pci_device == 0x258a)
1960 #define IS_I915GM(dev) ((dev)->pci_device == 0x2592)
1961 #define IS_I945G(dev) ((dev)->pci_device == 0x2772)
1962 #define IS_I945GM(dev) ((dev)->pci_device == 0x27A2)
1963
1964 #define IS_I965G(dev) ((dev)->pci_device == 0x2972 || \
1965                        (dev)->pci_device == 0x2982 || \
1966                        (dev)->pci_device == 0x2992 || \
1967                        (dev)->pci_device == 0x29A2 || \
1968                        (dev)->pci_device == 0x2A02 || \
1969                        (dev)->pci_device == 0x2A12 || \
1970                        (dev)->pci_device == 0x2A42)
1971
1972 #define IS_I965GM(dev) ((dev)->pci_device == 0x2A02)
1973
1974 #define IS_IGD_GM(dev) ((dev)->pci_device == 0x2A42)
1975
1976 #define IS_G33(dev)    ((dev)->pci_device == 0x29C2 ||  \
1977                         (dev)->pci_device == 0x29B2 ||  \
1978                         (dev)->pci_device == 0x29D2)
1979
1980 #define IS_I9XX(dev) (IS_I915G(dev) || IS_I915GM(dev) || IS_I945G(dev) || \
1981                       IS_I945GM(dev) || IS_I965G(dev) || IS_G33(dev))
1982
1983 #define IS_MOBILE(dev) (IS_I830(dev) || IS_I85X(dev) || IS_I915GM(dev) || \
1984                         IS_I945GM(dev) || IS_I965GM(dev) || IS_IGD_GM(dev))
1985
1986 #define PRIMARY_RINGBUFFER_SIZE         (128*1024)
1987
1988 #endif