shared/radeon_drv.h

   1 /* radeon_drv.h -- Private header for radeon driver -*- linux-c -*-
   2  *
   3  * Copyright 1999 Precision Insight, Inc., Cedar Park, Texas.
   4  * Copyright 2000 VA Linux Systems, Inc., Fremont, California.
   5  * All rights reserved.
   6  *
   7  * Permission is hereby granted, free of charge, to any person obtaining a
   8  * copy of this software and associated documentation files (the "Software"),
   9  * to deal in the Software without restriction, including without limitation
  10  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  11  * and/or sell copies of the Software, and to permit persons to whom the
  12  * Software is furnished to do so, subject to the following conditions:
  13  *
  14  * The above copyright notice and this permission notice (including the next
  15  * paragraph) shall be included in all copies or substantial portions of the
  16  * Software.
  17  *
  18  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  19  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  20  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  21  * PRECISION INSIGHT AND/OR ITS SUPPLIERS BE LIABLE FOR ANY CLAIM, DAMAGES OR
  22  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  23  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
  24  * DEALINGS IN THE SOFTWARE.
  25  *
  26  * Authors:
  27  *    Kevin E. Martin <martin@valinux.com>
  28  *    Gareth Hughes <gareth@valinux.com>
  29  */
  30
  31 #ifndef __RADEON_DRV_H__
  32 #define __RADEON_DRV_H__
  33
  34 /*
  35  * Chip flags
  36  */
  37 enum radeon_chip_flags {
  38         CHIP_FAMILY_MASK        = 0x0000ffffUL,
  39         CHIP_FLAGS_MASK         = 0xffff0000UL,
  40         CHIP_IS_MOBILITY        = 0x00010000UL,
  41         CHIP_IS_IGP             = 0x00020000UL,
  42         CHIP_SINGLE_CRTC        = 0x00040000UL,
  43 };
  44
  45 #define GET_RING_HEAD(dev_priv)         DRM_READ32(  (dev_priv)->ring_rptr, 0 )
  46 #define SET_RING_HEAD(dev_priv,val)     DRM_WRITE32( (dev_priv)->ring_rptr, 0, (val) )
  47
  48 typedef struct drm_radeon_freelist {
  49         unsigned int age;
  50         drm_buf_t *buf;
  51         struct drm_radeon_freelist *next;
  52         struct drm_radeon_freelist *prev;
  53 } drm_radeon_freelist_t;
  54
  55 typedef struct drm_radeon_ring_buffer {
  56         u32 *start;
  57         u32 *end;
  58         int size;
  59         int size_l2qw;
  60
  61         u32 tail;
  62         u32 tail_mask;
  63         int space;
  64
  65         int high_mark;
  66 } drm_radeon_ring_buffer_t;
  67
  68 typedef struct drm_radeon_depth_clear_t {
  69         u32 rb3d_cntl;
  70         u32 rb3d_zstencilcntl;
  71         u32 se_cntl;
  72 } drm_radeon_depth_clear_t;
  73
  74
  75 struct mem_block {
  76         struct mem_block *next;
  77         struct mem_block *prev;
  78         int start;
  79         int size;
  80         DRMFILE filp;           /* 0: free, -1: heap, other: real files */
  81 };
  82
  83 typedef struct drm_radeon_private {
  84         drm_radeon_ring_buffer_t ring;
  85         drm_radeon_sarea_t *sarea_priv;
  86
  87         u32 fb_location;
  88
  89         int gart_size;
  90         u32 gart_vm_start;
  91         unsigned long gart_buffers_offset;
  92
  93         int cp_mode;
  94         int cp_running;
  95
  96         drm_radeon_freelist_t *head;
  97         drm_radeon_freelist_t *tail;
  98         int last_buf;
  99         volatile u32 *scratch;
 100         int writeback_works;
 101
 102         int usec_timeout;
 103
 104         int is_r200;
 105
 106         int is_pci;
 107         unsigned long phys_pci_gart;
 108         dma_addr_t bus_pci_gart;
 109
 110         struct {
 111                 u32 boxes;
 112                 int freelist_timeouts;
 113                 int freelist_loops;
 114                 int requested_bufs;
 115                 int last_frame_reads;
 116                 int last_clear_reads;
 117                 int clears;
 118                 int texture_uploads;
 119         } stats;
 120
 121         int do_boxes;
 122         int page_flipping;
 123         int current_page;
 124
 125         u32 color_fmt;
 126         unsigned int front_offset;
 127         unsigned int front_pitch;
 128         unsigned int back_offset;
 129         unsigned int back_pitch;
 130
 131         u32 depth_fmt;
 132         unsigned int depth_offset;
 133         unsigned int depth_pitch;
 134
 135         u32 front_pitch_offset;
 136         u32 back_pitch_offset;
 137         u32 depth_pitch_offset;
 138
 139         drm_radeon_depth_clear_t depth_clear;
 140
 141         unsigned long fb_offset;
 142         unsigned long mmio_offset;
 143         unsigned long ring_offset;
 144         unsigned long ring_rptr_offset;
 145         unsigned long buffers_offset;
 146         unsigned long gart_textures_offset;
 147
 148         drm_local_map_t *sarea;
 149         drm_local_map_t *mmio;
 150         drm_local_map_t *cp_ring;
 151         drm_local_map_t *ring_rptr;
 152         drm_local_map_t *buffers;
 153         drm_local_map_t *gart_textures;
 154
 155         struct mem_block *gart_heap;
 156         struct mem_block *fb_heap;
 157
 158         /* SW interrupt */
 159         wait_queue_head_t swi_queue;
 160         atomic_t swi_emitted;
 161
 162 } drm_radeon_private_t;
 163
 164 typedef struct drm_radeon_buf_priv {
 165         u32 age;
 166 } drm_radeon_buf_priv_t;
 167
 168                                 /* radeon_cp.c */
 169 extern int radeon_cp_init( DRM_IOCTL_ARGS );
 170 extern int radeon_cp_start( DRM_IOCTL_ARGS );
 171 extern int radeon_cp_stop( DRM_IOCTL_ARGS );
 172 extern int radeon_cp_reset( DRM_IOCTL_ARGS );
 173 extern int radeon_cp_idle( DRM_IOCTL_ARGS );
 174 extern int radeon_cp_resume( DRM_IOCTL_ARGS );
 175 extern int radeon_engine_reset( DRM_IOCTL_ARGS );
 176 extern int radeon_fullscreen( DRM_IOCTL_ARGS );
 177 extern int radeon_cp_buffers( DRM_IOCTL_ARGS );
 178
 179 extern void radeon_freelist_reset( drm_device_t *dev );
 180 extern drm_buf_t *radeon_freelist_get( drm_device_t *dev );
 181
 182 extern int radeon_wait_ring( drm_radeon_private_t *dev_priv, int n );
 183
 184 extern int radeon_do_cp_idle( drm_radeon_private_t *dev_priv );
 185 extern int radeon_do_cleanup_cp( drm_device_t *dev );
 186 extern int radeon_do_cleanup_pageflip( drm_device_t *dev );
 187
 188                                 /* radeon_state.c */
 189 extern int radeon_cp_clear( DRM_IOCTL_ARGS );
 190 extern int radeon_cp_swap( DRM_IOCTL_ARGS );
 191 extern int radeon_cp_vertex( DRM_IOCTL_ARGS );
 192 extern int radeon_cp_indices( DRM_IOCTL_ARGS );
 193 extern int radeon_cp_texture( DRM_IOCTL_ARGS );
 194 extern int radeon_cp_stipple( DRM_IOCTL_ARGS );
 195 extern int radeon_cp_indirect( DRM_IOCTL_ARGS );
 196 extern int radeon_cp_vertex2( DRM_IOCTL_ARGS );
 197 extern int radeon_cp_cmdbuf( DRM_IOCTL_ARGS );
 198 extern int radeon_cp_getparam( DRM_IOCTL_ARGS );
 199 extern int radeon_cp_setparam( DRM_IOCTL_ARGS );
 200 extern int radeon_cp_flip( DRM_IOCTL_ARGS );
 201
 202 extern int radeon_mem_alloc( DRM_IOCTL_ARGS );
 203 extern int radeon_mem_free( DRM_IOCTL_ARGS );
 204 extern int radeon_mem_init_heap( DRM_IOCTL_ARGS );
 205 extern void radeon_mem_takedown( struct mem_block **heap );
 206 extern void radeon_mem_release( DRMFILE filp, struct mem_block *heap );
 207
 208                                 /* radeon_irq.c */
 209 extern int radeon_irq_emit( DRM_IOCTL_ARGS );
 210 extern int radeon_irq_wait( DRM_IOCTL_ARGS );
 211
 212 extern int radeon_emit_and_wait_irq(drm_device_t *dev);
 213 extern int radeon_wait_irq(drm_device_t *dev, int swi_nr);
 214 extern int radeon_emit_irq(drm_device_t *dev);
 215
 216 extern void radeon_do_release(drm_device_t *dev);
 217
 218 /* Flags for stats.boxes
 219  */
 220 #define RADEON_BOX_DMA_IDLE      0x1
 221 #define RADEON_BOX_RING_FULL     0x2
 222 #define RADEON_BOX_FLIP          0x4
 223 #define RADEON_BOX_WAIT_IDLE     0x8
 224 #define RADEON_BOX_TEXTURE_LOAD  0x10
 225
 226
 227
 228 /* Register definitions, register access macros and drmAddMap constants
 229  * for Radeon kernel driver.
 230  */
 231
 232 #define RADEON_AGP_COMMAND              0x0f60
 233 #define RADEON_AUX_SCISSOR_CNTL         0x26f0
 234 #       define RADEON_EXCLUSIVE_SCISSOR_0       (1 << 24)
 235 #       define RADEON_EXCLUSIVE_SCISSOR_1       (1 << 25)
 236 #       define RADEON_EXCLUSIVE_SCISSOR_2       (1 << 26)
 237 #       define RADEON_SCISSOR_0_ENABLE          (1 << 28)
 238 #       define RADEON_SCISSOR_1_ENABLE          (1 << 29)
 239 #       define RADEON_SCISSOR_2_ENABLE          (1 << 30)
 240
 241 #define RADEON_BUS_CNTL                 0x0030
 242 #       define RADEON_BUS_MASTER_DIS            (1 << 6)
 243
 244 #define RADEON_CLOCK_CNTL_DATA          0x000c
 245 #       define RADEON_PLL_WR_EN                 (1 << 7)
 246 #define RADEON_CLOCK_CNTL_INDEX         0x0008
 247 #define RADEON_CONFIG_APER_SIZE         0x0108
 248 #define RADEON_CRTC_OFFSET              0x0224
 249 #define RADEON_CRTC_OFFSET_CNTL         0x0228
 250 #       define RADEON_CRTC_TILE_EN              (1 << 15)
 251 #       define RADEON_CRTC_OFFSET_FLIP_CNTL     (1 << 16)
 252 #define RADEON_CRTC2_OFFSET             0x0324
 253 #define RADEON_CRTC2_OFFSET_CNTL        0x0328
 254
 255 #define RADEON_RB3D_COLOROFFSET         0x1c40
 256 #define RADEON_RB3D_COLORPITCH          0x1c48
 257
 258 #define RADEON_DP_GUI_MASTER_CNTL       0x146c
 259 #       define RADEON_GMC_SRC_PITCH_OFFSET_CNTL (1 << 0)
 260 #       define RADEON_GMC_DST_PITCH_OFFSET_CNTL (1 << 1)
 261 #       define RADEON_GMC_BRUSH_SOLID_COLOR     (13 << 4)
 262 #       define RADEON_GMC_BRUSH_NONE            (15 << 4)
 263 #       define RADEON_GMC_DST_16BPP             (4 << 8)
 264 #       define RADEON_GMC_DST_24BPP             (5 << 8)
 265 #       define RADEON_GMC_DST_32BPP             (6 << 8)
 266 #       define RADEON_GMC_DST_DATATYPE_SHIFT    8
 267 #       define RADEON_GMC_SRC_DATATYPE_COLOR    (3 << 12)
 268 #       define RADEON_DP_SRC_SOURCE_MEMORY      (2 << 24)
 269 #       define RADEON_DP_SRC_SOURCE_HOST_DATA   (3 << 24)
 270 #       define RADEON_GMC_CLR_CMP_CNTL_DIS      (1 << 28)
 271 #       define RADEON_GMC_WR_MSK_DIS            (1 << 30)
 272 #       define RADEON_ROP3_S                    0x00cc0000
 273 #       define RADEON_ROP3_P                    0x00f00000
 274 #define RADEON_DP_WRITE_MASK            0x16cc
 275 #define RADEON_DST_PITCH_OFFSET         0x142c
 276 #define RADEON_DST_PITCH_OFFSET_C       0x1c80
 277 #       define RADEON_DST_TILE_LINEAR           (0 << 30)
 278 #       define RADEON_DST_TILE_MACRO            (1 << 30)
 279 #       define RADEON_DST_TILE_MICRO            (2 << 30)
 280 #       define RADEON_DST_TILE_BOTH             (3 << 30)
 281
 282 #define RADEON_SCRATCH_REG0             0x15e0
 283 #define RADEON_SCRATCH_REG1             0x15e4
 284 #define RADEON_SCRATCH_REG2             0x15e8
 285 #define RADEON_SCRATCH_REG3             0x15ec
 286 #define RADEON_SCRATCH_REG4             0x15f0
 287 #define RADEON_SCRATCH_REG5             0x15f4
 288 #define RADEON_SCRATCH_UMSK             0x0770
 289 #define RADEON_SCRATCH_ADDR             0x0774
 290
 291 #define RADEON_SCRATCHOFF( x )          (RADEON_SCRATCH_REG_OFFSET + 4*(x))
 292
 293 #define GET_SCRATCH( x )        (dev_priv->writeback_works                      \
 294                                 ? DRM_READ32( dev_priv->ring_rptr, RADEON_SCRATCHOFF(x) ) \
 295                                 : RADEON_READ( RADEON_SCRATCH_REG0 + 4*(x) ) )
 296
 297
 298 #define RADEON_GEN_INT_CNTL             0x0040
 299 #       define RADEON_CRTC_VBLANK_MASK          (1 << 0)
 300 #       define RADEON_GUI_IDLE_INT_ENABLE       (1 << 19)
 301 #       define RADEON_SW_INT_ENABLE             (1 << 25)
 302
 303 #define RADEON_GEN_INT_STATUS           0x0044
 304 #       define RADEON_CRTC_VBLANK_STAT          (1 << 0)
 305 #       define RADEON_CRTC_VBLANK_STAT_ACK      (1 << 0)
 306 #       define RADEON_GUI_IDLE_INT_TEST_ACK     (1 << 19)
 307 #       define RADEON_SW_INT_TEST               (1 << 25)
 308 #       define RADEON_SW_INT_TEST_ACK           (1 << 25)
 309 #       define RADEON_SW_INT_FIRE               (1 << 26)
 310
 311 #define RADEON_HOST_PATH_CNTL           0x0130
 312 #       define RADEON_HDP_SOFT_RESET            (1 << 26)
 313 #       define RADEON_HDP_WC_TIMEOUT_MASK       (7 << 28)
 314 #       define RADEON_HDP_WC_TIMEOUT_28BCLK     (7 << 28)
 315
 316 #define RADEON_ISYNC_CNTL               0x1724
 317 #       define RADEON_ISYNC_ANY2D_IDLE3D        (1 << 0)
 318 #       define RADEON_ISYNC_ANY3D_IDLE2D        (1 << 1)
 319 #       define RADEON_ISYNC_TRIG2D_IDLE3D       (1 << 2)
 320 #       define RADEON_ISYNC_TRIG3D_IDLE2D       (1 << 3)
 321 #       define RADEON_ISYNC_WAIT_IDLEGUI        (1 << 4)
 322 #       define RADEON_ISYNC_CPSCRATCH_IDLEGUI   (1 << 5)
 323
 324 #define RADEON_RBBM_GUICNTL             0x172c
 325 #       define RADEON_HOST_DATA_SWAP_NONE       (0 << 0)
 326 #       define RADEON_HOST_DATA_SWAP_16BIT      (1 << 0)
 327 #       define RADEON_HOST_DATA_SWAP_32BIT      (2 << 0)
 328 #       define RADEON_HOST_DATA_SWAP_HDW        (3 << 0)
 329
 330 #define RADEON_MC_AGP_LOCATION          0x014c
 331 #define RADEON_MC_FB_LOCATION           0x0148
 332 #define RADEON_MCLK_CNTL                0x0012
 333 #       define RADEON_FORCEON_MCLKA             (1 << 16)
 334 #       define RADEON_FORCEON_MCLKB             (1 << 17)
 335 #       define RADEON_FORCEON_YCLKA             (1 << 18)
 336 #       define RADEON_FORCEON_YCLKB             (1 << 19)
 337 #       define RADEON_FORCEON_MC                (1 << 20)
 338 #       define RADEON_FORCEON_AIC               (1 << 21)
 339
 340 #define RADEON_PP_BORDER_COLOR_0        0x1d40
 341 #define RADEON_PP_BORDER_COLOR_1        0x1d44
 342 #define RADEON_PP_BORDER_COLOR_2        0x1d48
 343 #define RADEON_PP_CNTL                  0x1c38
 344 #       define RADEON_SCISSOR_ENABLE            (1 <<  1)
 345 #define RADEON_PP_LUM_MATRIX            0x1d00
 346 #define RADEON_PP_MISC                  0x1c14
 347 #define RADEON_PP_ROT_MATRIX_0          0x1d58
 348 #define RADEON_PP_TXFILTER_0            0x1c54
 349 #define RADEON_PP_TXOFFSET_0            0x1c5c
 350 #define RADEON_PP_TXFILTER_1            0x1c6c
 351 #define RADEON_PP_TXFILTER_2            0x1c84
 352
 353 #define RADEON_RB2D_DSTCACHE_CTLSTAT    0x342c
 354 #       define RADEON_RB2D_DC_FLUSH             (3 << 0)
 355 #       define RADEON_RB2D_DC_FREE              (3 << 2)
 356 #       define RADEON_RB2D_DC_FLUSH_ALL         0xf
 357 #       define RADEON_RB2D_DC_BUSY              (1 << 31)
 358 #define RADEON_RB3D_CNTL                0x1c3c
 359 #       define RADEON_ALPHA_BLEND_ENABLE        (1 << 0)
 360 #       define RADEON_PLANE_MASK_ENABLE         (1 << 1)
 361 #       define RADEON_DITHER_ENABLE             (1 << 2)
 362 #       define RADEON_ROUND_ENABLE              (1 << 3)
 363 #       define RADEON_SCALE_DITHER_ENABLE       (1 << 4)
 364 #       define RADEON_DITHER_INIT               (1 << 5)
 365 #       define RADEON_ROP_ENABLE                (1 << 6)
 366 #       define RADEON_STENCIL_ENABLE            (1 << 7)
 367 #       define RADEON_Z_ENABLE                  (1 << 8)
 368 #define RADEON_RB3D_DEPTHOFFSET         0x1c24
 369 #define RADEON_RB3D_DEPTHPITCH          0x1c28
 370 #define RADEON_RB3D_PLANEMASK           0x1d84
 371 #define RADEON_RB3D_STENCILREFMASK      0x1d7c
 372 #define RADEON_RB3D_ZCACHE_MODE         0x3250
 373 #define RADEON_RB3D_ZCACHE_CTLSTAT      0x3254
 374 #       define RADEON_RB3D_ZC_FLUSH             (1 << 0)
 375 #       define RADEON_RB3D_ZC_FREE              (1 << 2)
 376 #       define RADEON_RB3D_ZC_FLUSH_ALL         0x5
 377 #       define RADEON_RB3D_ZC_BUSY              (1 << 31)
 378 #define RADEON_RB3D_ZSTENCILCNTL        0x1c2c
 379 #       define RADEON_Z_TEST_MASK               (7 << 4)
 380 #       define RADEON_Z_TEST_ALWAYS             (7 << 4)
 381 #       define RADEON_STENCIL_TEST_ALWAYS       (7 << 12)
 382 #       define RADEON_STENCIL_S_FAIL_REPLACE    (2 << 16)
 383 #       define RADEON_STENCIL_ZPASS_REPLACE     (2 << 20)
 384 #       define RADEON_STENCIL_ZFAIL_REPLACE     (2 << 24)
 385 #       define RADEON_Z_WRITE_ENABLE            (1 << 30)
 386 #define RADEON_RBBM_SOFT_RESET          0x00f0
 387 #       define RADEON_SOFT_RESET_CP             (1 <<  0)
 388 #       define RADEON_SOFT_RESET_HI             (1 <<  1)
 389 #       define RADEON_SOFT_RESET_SE             (1 <<  2)
 390 #       define RADEON_SOFT_RESET_RE             (1 <<  3)
 391 #       define RADEON_SOFT_RESET_PP             (1 <<  4)
 392 #       define RADEON_SOFT_RESET_E2             (1 <<  5)
 393 #       define RADEON_SOFT_RESET_RB             (1 <<  6)
 394 #       define RADEON_SOFT_RESET_HDP            (1 <<  7)
 395 #define RADEON_RBBM_STATUS              0x0e40
 396 #       define RADEON_RBBM_FIFOCNT_MASK         0x007f
 397 #       define RADEON_RBBM_ACTIVE               (1 << 31)
 398 #define RADEON_RE_LINE_PATTERN          0x1cd0
 399 #define RADEON_RE_MISC                  0x26c4
 400 #define RADEON_RE_TOP_LEFT              0x26c0
 401 #define RADEON_RE_WIDTH_HEIGHT          0x1c44
 402 #define RADEON_RE_STIPPLE_ADDR          0x1cc8
 403 #define RADEON_RE_STIPPLE_DATA          0x1ccc
 404
 405 #define RADEON_SCISSOR_TL_0             0x1cd8
 406 #define RADEON_SCISSOR_BR_0             0x1cdc
 407 #define RADEON_SCISSOR_TL_1             0x1ce0
 408 #define RADEON_SCISSOR_BR_1             0x1ce4
 409 #define RADEON_SCISSOR_TL_2             0x1ce8
 410 #define RADEON_SCISSOR_BR_2             0x1cec
 411 #define RADEON_SE_COORD_FMT             0x1c50
 412 #define RADEON_SE_CNTL                  0x1c4c
 413 #       define RADEON_FFACE_CULL_CW             (0 << 0)
 414 #       define RADEON_BFACE_SOLID               (3 << 1)
 415 #       define RADEON_FFACE_SOLID               (3 << 3)
 416 #       define RADEON_FLAT_SHADE_VTX_LAST       (3 << 6)
 417 #       define RADEON_DIFFUSE_SHADE_FLAT        (1 << 8)
 418 #       define RADEON_DIFFUSE_SHADE_GOURAUD     (2 << 8)
 419 #       define RADEON_ALPHA_SHADE_FLAT          (1 << 10)
 420 #       define RADEON_ALPHA_SHADE_GOURAUD       (2 << 10)
 421 #       define RADEON_SPECULAR_SHADE_FLAT       (1 << 12)
 422 #       define RADEON_SPECULAR_SHADE_GOURAUD    (2 << 12)
 423 #       define RADEON_FOG_SHADE_FLAT            (1 << 14)
 424 #       define RADEON_FOG_SHADE_GOURAUD         (2 << 14)
 425 #       define RADEON_VPORT_XY_XFORM_ENABLE     (1 << 24)
 426 #       define RADEON_VPORT_Z_XFORM_ENABLE      (1 << 25)
 427 #       define RADEON_VTX_PIX_CENTER_OGL        (1 << 27)
 428 #       define RADEON_ROUND_MODE_TRUNC          (0 << 28)
 429 #       define RADEON_ROUND_PREC_8TH_PIX        (1 << 30)
 430 #define RADEON_SE_CNTL_STATUS           0x2140
 431 #define RADEON_SE_LINE_WIDTH            0x1db8
 432 #define RADEON_SE_VPORT_XSCALE          0x1d98
 433 #define RADEON_SE_ZBIAS_FACTOR          0x1db0
 434 #define RADEON_SE_TCL_MATERIAL_EMMISSIVE_RED 0x2210
 435 #define RADEON_SE_TCL_OUTPUT_VTX_FMT         0x2254
 436 #define RADEON_SE_TCL_VECTOR_INDX_REG        0x2200
 437 #       define RADEON_VEC_INDX_OCTWORD_STRIDE_SHIFT  16
 438 #       define RADEON_VEC_INDX_DWORD_COUNT_SHIFT     28
 439 #define RADEON_SE_TCL_VECTOR_DATA_REG       0x2204
 440 #define RADEON_SE_TCL_SCALAR_INDX_REG       0x2208
 441 #       define RADEON_SCAL_INDX_DWORD_STRIDE_SHIFT  16
 442 #define RADEON_SE_TCL_SCALAR_DATA_REG       0x220C
 443 #define RADEON_SURFACE_ACCESS_FLAGS     0x0bf8
 444 #define RADEON_SURFACE_ACCESS_CLR       0x0bfc
 445 #define RADEON_SURFACE_CNTL             0x0b00
 446 #       define RADEON_SURF_TRANSLATION_DIS      (1 << 8)
 447 #       define RADEON_NONSURF_AP0_SWP_MASK      (3 << 20)
 448 #       define RADEON_NONSURF_AP0_SWP_LITTLE    (0 << 20)
 449 #       define RADEON_NONSURF_AP0_SWP_BIG16     (1 << 20)
 450 #       define RADEON_NONSURF_AP0_SWP_BIG32     (2 << 20)
 451 #       define RADEON_NONSURF_AP1_SWP_MASK      (3 << 22)
 452 #       define RADEON_NONSURF_AP1_SWP_LITTLE    (0 << 22)
 453 #       define RADEON_NONSURF_AP1_SWP_BIG16     (1 << 22)
 454 #       define RADEON_NONSURF_AP1_SWP_BIG32     (2 << 22)
 455 #define RADEON_SURFACE0_INFO            0x0b0c
 456 #       define RADEON_SURF_PITCHSEL_MASK        (0x1ff << 0)
 457 #       define RADEON_SURF_TILE_MODE_MASK       (3 << 16)
 458 #       define RADEON_SURF_TILE_MODE_MACRO      (0 << 16)
 459 #       define RADEON_SURF_TILE_MODE_MICRO      (1 << 16)
 460 #       define RADEON_SURF_TILE_MODE_32BIT_Z    (2 << 16)
 461 #       define RADEON_SURF_TILE_MODE_16BIT_Z    (3 << 16)
 462 #define RADEON_SURFACE0_LOWER_BOUND     0x0b04
 463 #define RADEON_SURFACE0_UPPER_BOUND     0x0b08
 464 #define RADEON_SURFACE1_INFO            0x0b1c
 465 #define RADEON_SURFACE1_LOWER_BOUND     0x0b14
 466 #define RADEON_SURFACE1_UPPER_BOUND     0x0b18
 467 #define RADEON_SURFACE2_INFO            0x0b2c
 468 #define RADEON_SURFACE2_LOWER_BOUND     0x0b24
 469 #define RADEON_SURFACE2_UPPER_BOUND     0x0b28
 470 #define RADEON_SURFACE3_INFO            0x0b3c
 471 #define RADEON_SURFACE3_LOWER_BOUND     0x0b34
 472 #define RADEON_SURFACE3_UPPER_BOUND     0x0b38
 473 #define RADEON_SURFACE4_INFO            0x0b4c
 474 #define RADEON_SURFACE4_LOWER_BOUND     0x0b44
 475 #define RADEON_SURFACE4_UPPER_BOUND     0x0b48
 476 #define RADEON_SURFACE5_INFO            0x0b5c
 477 #define RADEON_SURFACE5_LOWER_BOUND     0x0b54
 478 #define RADEON_SURFACE5_UPPER_BOUND     0x0b58
 479 #define RADEON_SURFACE6_INFO            0x0b6c
 480 #define RADEON_SURFACE6_LOWER_BOUND     0x0b64
 481 #define RADEON_SURFACE6_UPPER_BOUND     0x0b68
 482 #define RADEON_SURFACE7_INFO            0x0b7c
 483 #define RADEON_SURFACE7_LOWER_BOUND     0x0b74
 484 #define RADEON_SURFACE7_UPPER_BOUND     0x0b78
 485 #define RADEON_SW_SEMAPHORE             0x013c
 486
 487 #define RADEON_WAIT_UNTIL               0x1720
 488 #       define RADEON_WAIT_CRTC_PFLIP           (1 << 0)
 489 #       define RADEON_WAIT_2D_IDLECLEAN         (1 << 16)
 490 #       define RADEON_WAIT_3D_IDLECLEAN         (1 << 17)
 491 #       define RADEON_WAIT_HOST_IDLECLEAN       (1 << 18)
 492
 493 #define RADEON_RB3D_ZMASKOFFSET         0x1c34
 494 #define RADEON_RB3D_ZSTENCILCNTL        0x1c2c
 495 #       define RADEON_DEPTH_FORMAT_16BIT_INT_Z  (0 << 0)
 496 #       define RADEON_DEPTH_FORMAT_24BIT_INT_Z  (2 << 0)
 497
 498
 499 /* CP registers */
 500 #define RADEON_CP_ME_RAM_ADDR           0x07d4
 501 #define RADEON_CP_ME_RAM_RADDR          0x07d8
 502 #define RADEON_CP_ME_RAM_DATAH          0x07dc
 503 #define RADEON_CP_ME_RAM_DATAL          0x07e0
 504
 505 #define RADEON_CP_RB_BASE               0x0700
 506 #define RADEON_CP_RB_CNTL               0x0704
 507 #       define RADEON_BUF_SWAP_32BIT            (2 << 16)
 508 #define RADEON_CP_RB_RPTR_ADDR          0x070c
 509 #define RADEON_CP_RB_RPTR               0x0710
 510 #define RADEON_CP_RB_WPTR               0x0714
 511
 512 #define RADEON_CP_RB_WPTR_DELAY         0x0718
 513 #       define RADEON_PRE_WRITE_TIMER_SHIFT     0
 514 #       define RADEON_PRE_WRITE_LIMIT_SHIFT     23
 515
 516 #define RADEON_CP_IB_BASE               0x0738
 517
 518 #define RADEON_CP_CSQ_CNTL              0x0740
 519 #       define RADEON_CSQ_CNT_PRIMARY_MASK      (0xff << 0)
 520 #       define RADEON_CSQ_PRIDIS_INDDIS         (0 << 28)
 521 #       define RADEON_CSQ_PRIPIO_INDDIS         (1 << 28)
 522 #       define RADEON_CSQ_PRIBM_INDDIS          (2 << 28)
 523 #       define RADEON_CSQ_PRIPIO_INDBM          (3 << 28)
 524 #       define RADEON_CSQ_PRIBM_INDBM           (4 << 28)
 525 #       define RADEON_CSQ_PRIPIO_INDPIO         (15 << 28)
 526
 527 #define RADEON_AIC_CNTL                 0x01d0
 528 #       define RADEON_PCIGART_TRANSLATE_EN      (1 << 0)
 529 #define RADEON_AIC_STAT                 0x01d4
 530 #define RADEON_AIC_PT_BASE              0x01d8
 531 #define RADEON_AIC_LO_ADDR              0x01dc
 532 #define RADEON_AIC_HI_ADDR              0x01e0
 533 #define RADEON_AIC_TLB_ADDR             0x01e4
 534 #define RADEON_AIC_TLB_DATA             0x01e8
 535
 536 /* CP command packets */
 537 #define RADEON_CP_PACKET0               0x00000000
 538 #       define RADEON_ONE_REG_WR                (1 << 15)
 539 #define RADEON_CP_PACKET1               0x40000000
 540 #define RADEON_CP_PACKET2               0x80000000
 541 #define RADEON_CP_PACKET3               0xC0000000
 542 #       define RADEON_3D_RNDR_GEN_INDX_PRIM     0x00002300
 543 #       define RADEON_WAIT_FOR_IDLE             0x00002600
 544 #       define RADEON_3D_DRAW_VBUF              0x00002800
 545 #       define RADEON_3D_DRAW_IMMD              0x00002900
 546 #       define RADEON_3D_DRAW_INDX              0x00002A00
 547 #       define RADEON_3D_LOAD_VBPNTR            0x00002F00
 548 #       define RADEON_CNTL_HOSTDATA_BLT         0x00009400
 549 #       define RADEON_CNTL_PAINT_MULTI          0x00009A00
 550 #       define RADEON_CNTL_BITBLT_MULTI         0x00009B00
 551 #       define RADEON_CNTL_SET_SCISSORS         0xC0001E00
 552
 553 #define RADEON_CP_PACKET_MASK           0xC0000000
 554 #define RADEON_CP_PACKET_COUNT_MASK     0x3fff0000
 555 #define RADEON_CP_PACKET0_REG_MASK      0x000007ff
 556 #define RADEON_CP_PACKET1_REG0_MASK     0x000007ff
 557 #define RADEON_CP_PACKET1_REG1_MASK     0x003ff800
 558
 559 #define RADEON_VTX_Z_PRESENT                    (1 << 31)
 560 #define RADEON_VTX_PKCOLOR_PRESENT              (1 << 3)
 561
 562 #define RADEON_PRIM_TYPE_NONE                   (0 << 0)
 563 #define RADEON_PRIM_TYPE_POINT                  (1 << 0)
 564 #define RADEON_PRIM_TYPE_LINE                   (2 << 0)
 565 #define RADEON_PRIM_TYPE_LINE_STRIP             (3 << 0)
 566 #define RADEON_PRIM_TYPE_TRI_LIST               (4 << 0)
 567 #define RADEON_PRIM_TYPE_TRI_FAN                (5 << 0)
 568 #define RADEON_PRIM_TYPE_TRI_STRIP              (6 << 0)
 569 #define RADEON_PRIM_TYPE_TRI_TYPE2              (7 << 0)
 570 #define RADEON_PRIM_TYPE_RECT_LIST              (8 << 0)
 571 #define RADEON_PRIM_TYPE_3VRT_POINT_LIST        (9 << 0)
 572 #define RADEON_PRIM_TYPE_3VRT_LINE_LIST         (10 << 0)
 573 #define RADEON_PRIM_TYPE_MASK                   0xf
 574 #define RADEON_PRIM_WALK_IND                    (1 << 4)
 575 #define RADEON_PRIM_WALK_LIST                   (2 << 4)
 576 #define RADEON_PRIM_WALK_RING                   (3 << 4)
 577 #define RADEON_COLOR_ORDER_BGRA                 (0 << 6)
 578 #define RADEON_COLOR_ORDER_RGBA                 (1 << 6)
 579 #define RADEON_MAOS_ENABLE                      (1 << 7)
 580 #define RADEON_VTX_FMT_R128_MODE                (0 << 8)
 581 #define RADEON_VTX_FMT_RADEON_MODE              (1 << 8)
 582 #define RADEON_NUM_VERTICES_SHIFT               16
 583
 584 #define RADEON_COLOR_FORMAT_CI8         2
 585 #define RADEON_COLOR_FORMAT_ARGB1555    3
 586 #define RADEON_COLOR_FORMAT_RGB565      4
 587 #define RADEON_COLOR_FORMAT_ARGB8888    6
 588 #define RADEON_COLOR_FORMAT_RGB332      7
 589 #define RADEON_COLOR_FORMAT_RGB8        9
 590 #define RADEON_COLOR_FORMAT_ARGB4444    15
 591
 592 #define RADEON_TXFORMAT_I8              0
 593 #define RADEON_TXFORMAT_AI88            1
 594 #define RADEON_TXFORMAT_RGB332          2
 595 #define RADEON_TXFORMAT_ARGB1555        3
 596 #define RADEON_TXFORMAT_RGB565          4
 597 #define RADEON_TXFORMAT_ARGB4444        5
 598 #define RADEON_TXFORMAT_ARGB8888        6
 599 #define RADEON_TXFORMAT_RGBA8888        7
 600 #define RADEON_TXFORMAT_Y8              8
 601 #define RADEON_TXFORMAT_VYUY422         10
 602 #define RADEON_TXFORMAT_YVYU422         11
 603 #define RADEON_TXFORMAT_DXT1            12
 604 #define RADEON_TXFORMAT_DXT23           14
 605 #define RADEON_TXFORMAT_DXT45           15
 606
 607 #define R200_PP_TXCBLEND_0                0x2f00
 608 #define R200_PP_TXCBLEND_1                0x2f10
 609 #define R200_PP_TXCBLEND_2                0x2f20
 610 #define R200_PP_TXCBLEND_3                0x2f30
 611 #define R200_PP_TXCBLEND_4                0x2f40
 612 #define R200_PP_TXCBLEND_5                0x2f50
 613 #define R200_PP_TXCBLEND_6                0x2f60
 614 #define R200_PP_TXCBLEND_7                0x2f70
 615 #define R200_SE_TCL_LIGHT_MODEL_CTL_0     0x2268
 616 #define R200_PP_TFACTOR_0                 0x2ee0
 617 #define R200_SE_VTX_FMT_0                 0x2088
 618 #define R200_SE_VAP_CNTL                  0x2080
 619 #define R200_SE_TCL_MATRIX_SEL_0          0x2230
 620 #define R200_SE_TCL_TEX_PROC_CTL_2        0x22a8
 621 #define R200_SE_TCL_UCP_VERT_BLEND_CTL    0x22c0
 622 #define R200_PP_TXFILTER_5                0x2ca0
 623 #define R200_PP_TXFILTER_4                0x2c80
 624 #define R200_PP_TXFILTER_3                0x2c60
 625 #define R200_PP_TXFILTER_2                0x2c40
 626 #define R200_PP_TXFILTER_1                0x2c20
 627 #define R200_PP_TXFILTER_0                0x2c00
 628 #define R200_PP_TXOFFSET_5                0x2d78
 629 #define R200_PP_TXOFFSET_4                0x2d60
 630 #define R200_PP_TXOFFSET_3                0x2d48
 631 #define R200_PP_TXOFFSET_2                0x2d30
 632 #define R200_PP_TXOFFSET_1                0x2d18
 633 #define R200_PP_TXOFFSET_0                0x2d00
 634
 635 #define R200_PP_CUBIC_FACES_0             0x2c18
 636 #define R200_PP_CUBIC_FACES_1             0x2c38
 637 #define R200_PP_CUBIC_FACES_2             0x2c58
 638 #define R200_PP_CUBIC_FACES_3             0x2c78
 639 #define R200_PP_CUBIC_FACES_4             0x2c98
 640 #define R200_PP_CUBIC_FACES_5             0x2cb8
 641 #define R200_PP_CUBIC_OFFSET_F1_0         0x2d04
 642 #define R200_PP_CUBIC_OFFSET_F2_0         0x2d08
 643 #define R200_PP_CUBIC_OFFSET_F3_0         0x2d0c
 644 #define R200_PP_CUBIC_OFFSET_F4_0         0x2d10
 645 #define R200_PP_CUBIC_OFFSET_F5_0         0x2d14
 646 #define R200_PP_CUBIC_OFFSET_F1_1         0x2d1c
 647 #define R200_PP_CUBIC_OFFSET_F2_1         0x2d20
 648 #define R200_PP_CUBIC_OFFSET_F3_1         0x2d24
 649 #define R200_PP_CUBIC_OFFSET_F4_1         0x2d28
 650 #define R200_PP_CUBIC_OFFSET_F5_1         0x2d2c
 651 #define R200_PP_CUBIC_OFFSET_F1_2         0x2d34
 652 #define R200_PP_CUBIC_OFFSET_F2_2         0x2d38
 653 #define R200_PP_CUBIC_OFFSET_F3_2         0x2d3c
 654 #define R200_PP_CUBIC_OFFSET_F4_2         0x2d40
 655 #define R200_PP_CUBIC_OFFSET_F5_2         0x2d44
 656 #define R200_PP_CUBIC_OFFSET_F1_3         0x2d4c
 657 #define R200_PP_CUBIC_OFFSET_F2_3         0x2d50
 658 #define R200_PP_CUBIC_OFFSET_F3_3         0x2d54
 659 #define R200_PP_CUBIC_OFFSET_F4_3         0x2d58
 660 #define R200_PP_CUBIC_OFFSET_F5_3         0x2d5c
 661 #define R200_PP_CUBIC_OFFSET_F1_4         0x2d64
 662 #define R200_PP_CUBIC_OFFSET_F2_4         0x2d68
 663 #define R200_PP_CUBIC_OFFSET_F3_4         0x2d6c
 664 #define R200_PP_CUBIC_OFFSET_F4_4         0x2d70
 665 #define R200_PP_CUBIC_OFFSET_F5_4         0x2d74
 666 #define R200_PP_CUBIC_OFFSET_F1_5         0x2d7c
 667 #define R200_PP_CUBIC_OFFSET_F2_5         0x2d80
 668 #define R200_PP_CUBIC_OFFSET_F3_5         0x2d84
 669 #define R200_PP_CUBIC_OFFSET_F4_5         0x2d88
 670 #define R200_PP_CUBIC_OFFSET_F5_5         0x2d8c
 671
 672 #define R200_RE_AUX_SCISSOR_CNTL          0x26f0
 673 #define R200_SE_VTE_CNTL                  0x20b0
 674 #define R200_SE_TCL_OUTPUT_VTX_COMP_SEL   0x2250
 675 #define R200_PP_TAM_DEBUG3                0x2d9c
 676 #define R200_PP_CNTL_X                    0x2cc4
 677 #define R200_SE_VAP_CNTL_STATUS           0x2140
 678 #define R200_RE_SCISSOR_TL_0              0x1cd8
 679 #define R200_RE_SCISSOR_TL_1              0x1ce0
 680 #define R200_RE_SCISSOR_TL_2              0x1ce8
 681 #define R200_RB3D_DEPTHXY_OFFSET          0x1d60
 682 #define R200_RE_AUX_SCISSOR_CNTL          0x26f0
 683 #define R200_SE_VTX_STATE_CNTL            0x2180
 684 #define R200_RE_POINTSIZE                 0x2648
 685 #define R200_SE_TCL_INPUT_VTX_VECTOR_ADDR_0 0x2254
 686
 687 #define RADEON_PP_TEX_SIZE_0                0x1d04  /* NPOT */
 688 #define RADEON_PP_TEX_SIZE_1                0x1d0c
 689 #define RADEON_PP_TEX_SIZE_2                0x1d14
 690
 691
 692 #define SE_VAP_CNTL__TCL_ENA_MASK                          0x00000001
 693 #define SE_VAP_CNTL__FORCE_W_TO_ONE_MASK                   0x00010000
 694 #define SE_VAP_CNTL__VF_MAX_VTX_NUM__SHIFT                 0x00000012
 695 #define SE_VTE_CNTL__VTX_XY_FMT_MASK                       0x00000100
 696 #define SE_VTE_CNTL__VTX_Z_FMT_MASK                        0x00000200
 697 #define SE_VTX_FMT_0__VTX_Z0_PRESENT_MASK                  0x00000001
 698 #define SE_VTX_FMT_0__VTX_W0_PRESENT_MASK                  0x00000002
 699 #define SE_VTX_FMT_0__VTX_COLOR_0_FMT__SHIFT               0x0000000b
 700 #define R200_3D_DRAW_IMMD_2      0xC0003500
 701 #define R200_SE_VTX_FMT_1                 0x208c
 702 #define R200_RE_CNTL                      0x1c50
 703
 704 #define R200_RB3D_BLENDCOLOR              0x3218
 705
 706 /* Constants */
 707 #define RADEON_MAX_USEC_TIMEOUT         100000  /* 100 ms */
 708
 709 #define RADEON_LAST_FRAME_REG           RADEON_SCRATCH_REG0
 710 #define RADEON_LAST_DISPATCH_REG        RADEON_SCRATCH_REG1
 711 #define RADEON_LAST_CLEAR_REG           RADEON_SCRATCH_REG2
 712 #define RADEON_LAST_SWI_REG             RADEON_SCRATCH_REG3
 713 #define RADEON_LAST_DISPATCH            1
 714
 715 #define RADEON_MAX_VB_AGE               0x7fffffff
 716 #define RADEON_MAX_VB_VERTS             (0xffff)
 717
 718 #define RADEON_RING_HIGH_MARK           128
 719
 720 #define RADEON_READ(reg)        DRM_READ32(  dev_priv->mmio, (reg) )
 721 #define RADEON_WRITE(reg,val)   DRM_WRITE32( dev_priv->mmio, (reg), (val) )
 722 #define RADEON_READ8(reg)       DRM_READ8(  dev_priv->mmio, (reg) )
 723 #define RADEON_WRITE8(reg,val)  DRM_WRITE8( dev_priv->mmio, (reg), (val) )
 724
 725 #define RADEON_WRITE_PLL( addr, val )                                   \
 726 do {                                                                    \
 727         RADEON_WRITE8( RADEON_CLOCK_CNTL_INDEX,                         \
 728                        ((addr) & 0x1f) | RADEON_PLL_WR_EN );            \
 729         RADEON_WRITE( RADEON_CLOCK_CNTL_DATA, (val) );                  \
 730 } while (0)
 731
 732 extern int RADEON_READ_PLL( drm_device_t *dev, int addr );
 733
 734
 735 #define CP_PACKET0( reg, n )                                            \
 736         (RADEON_CP_PACKET0 | ((n) << 16) | ((reg) >> 2))
 737 #define CP_PACKET0_TABLE( reg, n )                                      \
 738         (RADEON_CP_PACKET0 | RADEON_ONE_REG_WR | ((n) << 16) | ((reg) >> 2))
 739 #define CP_PACKET1( reg0, reg1 )                                        \
 740         (RADEON_CP_PACKET1 | (((reg1) >> 2) << 15) | ((reg0) >> 2))
 741 #define CP_PACKET2()                                                    \
 742         (RADEON_CP_PACKET2)
 743 #define CP_PACKET3( pkt, n )                                            \
 744         (RADEON_CP_PACKET3 | (pkt) | ((n) << 16))
 745
 746
 747 /* ================================================================
 748  * Engine control helper macros
 749  */
 750
 751 #define RADEON_WAIT_UNTIL_2D_IDLE() do {                                \
 752         OUT_RING( CP_PACKET0( RADEON_WAIT_UNTIL, 0 ) );                 \
 753         OUT_RING( (RADEON_WAIT_2D_IDLECLEAN |                           \
 754                    RADEON_WAIT_HOST_IDLECLEAN) );                       \
 755 } while (0)
 756
 757 #define RADEON_WAIT_UNTIL_3D_IDLE() do {                                \
 758         OUT_RING( CP_PACKET0( RADEON_WAIT_UNTIL, 0 ) );                 \
 759         OUT_RING( (RADEON_WAIT_3D_IDLECLEAN |                           \
 760                    RADEON_WAIT_HOST_IDLECLEAN) );                       \
 761 } while (0)
 762
 763 #define RADEON_WAIT_UNTIL_IDLE() do {                                   \
 764         OUT_RING( CP_PACKET0( RADEON_WAIT_UNTIL, 0 ) );                 \
 765         OUT_RING( (RADEON_WAIT_2D_IDLECLEAN |                           \
 766                    RADEON_WAIT_3D_IDLECLEAN |                           \
 767                    RADEON_WAIT_HOST_IDLECLEAN) );                       \
 768 } while (0)
 769
 770 #define RADEON_WAIT_UNTIL_PAGE_FLIPPED() do {                           \
 771         OUT_RING( CP_PACKET0( RADEON_WAIT_UNTIL, 0 ) );                 \
 772         OUT_RING( RADEON_WAIT_CRTC_PFLIP );                             \
 773 } while (0)
 774
 775 #define RADEON_FLUSH_CACHE() do {                                       \
 776         OUT_RING( CP_PACKET0( RADEON_RB2D_DSTCACHE_CTLSTAT, 0 ) );      \
 777         OUT_RING( RADEON_RB2D_DC_FLUSH );                               \
 778 } while (0)
 779
 780 #define RADEON_PURGE_CACHE() do {                                       \
 781         OUT_RING( CP_PACKET0( RADEON_RB2D_DSTCACHE_CTLSTAT, 0 ) );      \
 782         OUT_RING( RADEON_RB2D_DC_FLUSH_ALL );                           \
 783 } while (0)
 784
 785 #define RADEON_FLUSH_ZCACHE() do {                                      \
 786         OUT_RING( CP_PACKET0( RADEON_RB3D_ZCACHE_CTLSTAT, 0 ) );        \
 787         OUT_RING( RADEON_RB3D_ZC_FLUSH );                               \
 788 } while (0)
 789
 790 #define RADEON_PURGE_ZCACHE() do {                                      \
 791         OUT_RING( CP_PACKET0( RADEON_RB3D_ZCACHE_CTLSTAT, 0 ) );        \
 792         OUT_RING( RADEON_RB3D_ZC_FLUSH_ALL );                           \
 793 } while (0)
 794
 795
 796 /* ================================================================
 797  * Misc helper macros
 798  */
 799
 800 /* Perfbox functionality only.
 801  */
 802 #define RING_SPACE_TEST_WITH_RETURN( dev_priv )                         \
 803 do {                                                                    \
 804         if (!(dev_priv->stats.boxes & RADEON_BOX_DMA_IDLE)) {           \
 805                 u32 head = GET_RING_HEAD( dev_priv );                   \
 806                 if (head == dev_priv->ring.tail)                        \
 807                         dev_priv->stats.boxes |= RADEON_BOX_DMA_IDLE;   \
 808         }                                                               \
 809 } while (0)
 810
 811 #define VB_AGE_TEST_WITH_RETURN( dev_priv )                             \
 812 do {                                                                    \
 813         drm_radeon_sarea_t *sarea_priv = dev_priv->sarea_priv;          \
 814         if ( sarea_priv->last_dispatch >= RADEON_MAX_VB_AGE ) {         \
 815                 int __ret = radeon_do_cp_idle( dev_priv );              \
 816                 if ( __ret ) return __ret;                              \
 817                 sarea_priv->last_dispatch = 0;                          \
 818                 radeon_freelist_reset( dev );                           \
 819         }                                                               \
 820 } while (0)
 821
 822 #define RADEON_DISPATCH_AGE( age ) do {                                 \
 823         OUT_RING( CP_PACKET0( RADEON_LAST_DISPATCH_REG, 0 ) );          \
 824         OUT_RING( age );                                                \
 825 } while (0)
 826
 827 #define RADEON_FRAME_AGE( age ) do {                                    \
 828         OUT_RING( CP_PACKET0( RADEON_LAST_FRAME_REG, 0 ) );             \
 829         OUT_RING( age );                                                \
 830 } while (0)
 831
 832 #define RADEON_CLEAR_AGE( age ) do {                                    \
 833         OUT_RING( CP_PACKET0( RADEON_LAST_CLEAR_REG, 0 ) );             \
 834         OUT_RING( age );                                                \
 835 } while (0)
 836
 837
 838 /* ================================================================
 839  * Ring control
 840  */
 841
 842 #define RADEON_VERBOSE  0
 843
 844 #define RING_LOCALS     int write, _nr; unsigned int mask; u32 *ring;
 845
 846 #define BEGIN_RING( n ) do {                                            \
 847         if ( RADEON_VERBOSE ) {                                         \
 848                 DRM_INFO( "BEGIN_RING( %d ) in %s\n",                   \
 849                            n, __FUNCTION__ );                           \
 850         }                                                               \
 851         if ( dev_priv->ring.space <= (n) * sizeof(u32) ) {              \
 852                 COMMIT_RING();                                          \
 853                 radeon_wait_ring( dev_priv, (n) * sizeof(u32) );        \
 854         }                                                               \
 855         _nr = n; dev_priv->ring.space -= (n) * sizeof(u32);             \
 856         ring = dev_priv->ring.start;                                    \
 857         write = dev_priv->ring.tail;                                    \
 858         mask = dev_priv->ring.tail_mask;                                \
 859 } while (0)
 860
 861 #define ADVANCE_RING() do {                                             \
 862         if ( RADEON_VERBOSE ) {                                         \
 863                 DRM_INFO( "ADVANCE_RING() wr=0x%06x tail=0x%06x\n",     \
 864                           write, dev_priv->ring.tail );                 \
 865         }                                                               \
 866         if (((dev_priv->ring.tail + _nr) & mask) != write) {            \
 867                 DRM_ERROR(                                              \
 868                         "ADVANCE_RING(): mismatch: nr: %x write: %x line: %d\n",        \
 869                         ((dev_priv->ring.tail + _nr) & mask),           \
 870                         write, __LINE__);                                               \
 871         } else                                                          \
 872                 dev_priv->ring.tail = write;                            \
 873 } while (0)
 874
 875 #define COMMIT_RING() do {                                              \
 876         /* Flush writes to ring */                                      \
 877         DRM_MEMORYBARRIER();                                            \
 878         GET_RING_HEAD( dev_priv );                                      \
 879         RADEON_WRITE( RADEON_CP_RB_WPTR, dev_priv->ring.tail );         \
 880         /* read from PCI bus to ensure correct posting */               \
 881         RADEON_READ( RADEON_CP_RB_RPTR );                               \
 882 } while (0)
 883
 884 #define OUT_RING( x ) do {                                              \
 885         if ( RADEON_VERBOSE ) {                                         \
 886                 DRM_INFO( "   OUT_RING( 0x%08x ) at 0x%x\n",            \
 887                            (unsigned int)(x), write );                  \
 888         }                                                               \
 889         ring[write++] = (x);                                            \
 890         write &= mask;                                                  \
 891 } while (0)
 892
 893 #define OUT_RING_REG( reg, val ) do {                                   \
 894         OUT_RING( CP_PACKET0( reg, 0 ) );                               \
 895         OUT_RING( val );                                                \
 896 } while (0)
 897
 898
 899 #define OUT_RING_USER_TABLE( tab, sz ) do {                     \
 900         int _size = (sz);                                       \
 901         int __user *_tab = (tab);                                       \
 902                                                                 \
 903         if (write + _size > mask) {                             \
 904                 int i = (mask+1) - write;                       \
 905                 if (DRM_COPY_FROM_USER_UNCHECKED( (int *)(ring+write),  \
 906                                       _tab, i*4 ))              \
 907                         return DRM_ERR(EFAULT);         \
 908                 write = 0;                                      \
 909                 _size -= i;                                     \
 910                 _tab += i;                                      \
 911         }                                                       \
 912                                                                 \
 913         if (_size && DRM_COPY_FROM_USER_UNCHECKED( (int *)(ring+write), \
 914                                        _tab, _size*4 ))         \
 915                 return DRM_ERR(EFAULT);                 \
 916                                                                 \
 917         write += _size;                                         \
 918         write &= mask;                                          \
 919 } while (0)
 920
 921
 922 #endif /* __RADEON_DRV_H__ */