shared/radeon_drm.h

   1 /* radeon_drm.h -- Public header for the radeon driver -*- linux-c -*-
   2  *
   3  * Copyright 2000 Precision Insight, Inc., Cedar Park, Texas.
   4  * Copyright 2000 VA Linux Systems, Inc., Fremont, California.
   5  * Copyright 2002 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All rights reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the "Software"),
  10  * to deal in the Software without restriction, including without limitation
  11  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  12  * and/or sell copies of the Software, and to permit persons to whom the
  13  * Software is furnished to do so, subject to the following conditions:
  14  *
  15  * The above copyright notice and this permission notice (including the next
  16  * paragraph) shall be included in all copies or substantial portions of the
  17  * Software.
  18  *
  19  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  20  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  21  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  22  * PRECISION INSIGHT AND/OR ITS SUPPLIERS BE LIABLE FOR ANY CLAIM, DAMAGES OR
  23  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  24  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
  25  * DEALINGS IN THE SOFTWARE.
  26  *
  27  * Authors:
  28  *    Kevin E. Martin <martin@valinux.com>
  29  *    Gareth Hughes <gareth@valinux.com>
  30  *    Keith Whitwell <keith_whitwell@yahoo.com>
  31  */
  32
  33 #ifndef __RADEON_DRM_H__
  34 #define __RADEON_DRM_H__
  35
  36 /* WARNING: If you change any of these defines, make sure to change the
  37  * defines in the X server file (radeon_sarea.h)
  38  */
  39 #ifndef __RADEON_SAREA_DEFINES__
  40 #define __RADEON_SAREA_DEFINES__
  41
  42 /* Old style state flags, required for sarea interface (1.1 and 1.2
  43  * clears) and 1.2 drm_vertex2 ioctl.
  44  */
  45 #define RADEON_UPLOAD_CONTEXT           0x00000001
  46 #define RADEON_UPLOAD_VERTFMT           0x00000002
  47 #define RADEON_UPLOAD_LINE              0x00000004
  48 #define RADEON_UPLOAD_BUMPMAP           0x00000008
  49 #define RADEON_UPLOAD_MASKS             0x00000010
  50 #define RADEON_UPLOAD_VIEWPORT          0x00000020
  51 #define RADEON_UPLOAD_SETUP             0x00000040
  52 #define RADEON_UPLOAD_TCL               0x00000080
  53 #define RADEON_UPLOAD_MISC              0x00000100
  54 #define RADEON_UPLOAD_TEX0              0x00000200
  55 #define RADEON_UPLOAD_TEX1              0x00000400
  56 #define RADEON_UPLOAD_TEX2              0x00000800
  57 #define RADEON_UPLOAD_TEX0IMAGES        0x00001000
  58 #define RADEON_UPLOAD_TEX1IMAGES        0x00002000
  59 #define RADEON_UPLOAD_TEX2IMAGES        0x00004000
  60 #define RADEON_UPLOAD_CLIPRECTS         0x00008000 /* handled client-side */
  61 #define RADEON_REQUIRE_QUIESCENCE       0x00010000
  62 #define RADEON_UPLOAD_ZBIAS             0x00020000 /* version 1.2 and newer */
  63 #define RADEON_UPLOAD_ALL               0x003effff
  64 #define RADEON_UPLOAD_CONTEXT_ALL       0x003e01ff
  65
  66
  67 /* New style per-packet identifiers for use in cmd_buffer ioctl with
  68  * the RADEON_EMIT_PACKET command.  Comments relate new packets to old
  69  * state bits and the packet size:
  70  */
  71 #define RADEON_EMIT_PP_MISC                         0 /* context/7 */
  72 #define RADEON_EMIT_PP_CNTL                         1 /* context/3 */
  73 #define RADEON_EMIT_RB3D_COLORPITCH                 2 /* context/1 */
  74 #define RADEON_EMIT_RE_LINE_PATTERN                 3 /* line/2 */
  75 #define RADEON_EMIT_SE_LINE_WIDTH                   4 /* line/1 */
  76 #define RADEON_EMIT_PP_LUM_MATRIX                   5 /* bumpmap/1 */
  77 #define RADEON_EMIT_PP_ROT_MATRIX_0                 6 /* bumpmap/2 */
  78 #define RADEON_EMIT_RB3D_STENCILREFMASK             7 /* masks/3 */
  79 #define RADEON_EMIT_SE_VPORT_XSCALE                 8 /* viewport/6 */
  80 #define RADEON_EMIT_SE_CNTL                         9 /* setup/2 */
  81 #define RADEON_EMIT_SE_CNTL_STATUS                  10 /* setup/1 */
  82 #define RADEON_EMIT_RE_MISC                         11 /* misc/1 */
  83 #define RADEON_EMIT_PP_TXFILTER_0                   12 /* tex0/6 */
  84 #define RADEON_EMIT_PP_BORDER_COLOR_0               13 /* tex0/1 */
  85 #define RADEON_EMIT_PP_TXFILTER_1                   14 /* tex1/6 */
  86 #define RADEON_EMIT_PP_BORDER_COLOR_1               15 /* tex1/1 */
  87 #define RADEON_EMIT_PP_TXFILTER_2                   16 /* tex2/6 */
  88 #define RADEON_EMIT_PP_BORDER_COLOR_2               17 /* tex2/1 */
  89 #define RADEON_EMIT_SE_ZBIAS_FACTOR                 18 /* zbias/2 */
  90 #define RADEON_EMIT_SE_TCL_OUTPUT_VTX_FMT           19 /* tcl/11 */
  91 #define RADEON_EMIT_SE_TCL_MATERIAL_EMMISSIVE_RED   20 /* material/17 */
  92 #define RADEON_MAX_STATE_PACKETS                    21
  93
  94
  95 /* Commands understood by cmd_buffer ioctl.  More can be added but
  96  * obviously these can't be removed or changed:
  97  */
  98 #define RADEON_CMD_PACKET      1 /* emit one of the register packets above */
  99 #define RADEON_CMD_SCALARS     2 /* emit scalar data */
 100 #define RADEON_CMD_VECTORS     3 /* emit vector data */
 101 #define RADEON_CMD_DMA_DISCARD 4 /* discard current dma buf */
 102 #define RADEON_CMD_PACKET3     5 /* emit hw packet */
 103 #define RADEON_CMD_PACKET3_CLIP 6 /* emit hw packet wrapped in cliprects */
 104
 105
 106 typedef union {
 107         int i;
 108         struct {
 109                 char cmd_type, pad0, pad1, pad2;
 110         } header;
 111         struct {
 112                 char cmd_type, packet_id, pad0, pad1;
 113         } packet;
 114         struct {
 115                 char cmd_type, offset, stride, count;
 116         } scalars;
 117         struct {
 118                 char cmd_type, offset, stride, count;
 119         } vectors;
 120         struct {
 121                 char cmd_type, buf_idx, pad0, pad1;
 122         } dma;
 123 } drm_radeon_cmd_header_t;
 124
 125
 126 #define RADEON_FRONT                    0x1
 127 #define RADEON_BACK                     0x2
 128 #define RADEON_DEPTH                    0x4
 129 #define RADEON_STENCIL                  0x8
 130
 131 /* Primitive types
 132  */
 133 #define RADEON_POINTS                   0x1
 134 #define RADEON_LINES                    0x2
 135 #define RADEON_LINE_STRIP               0x3
 136 #define RADEON_TRIANGLES                0x4
 137 #define RADEON_TRIANGLE_FAN             0x5
 138 #define RADEON_TRIANGLE_STRIP           0x6
 139
 140 /* Vertex/indirect buffer size
 141  */
 142 #define RADEON_BUFFER_SIZE              65536
 143
 144 /* Byte offsets for indirect buffer data
 145  */
 146 #define RADEON_INDEX_PRIM_OFFSET        20
 147
 148 #define RADEON_SCRATCH_REG_OFFSET       32
 149
 150 #define RADEON_NR_SAREA_CLIPRECTS       12
 151
 152 /* There are 2 heaps (local/AGP).  Each region within a heap is a
 153  * minimum of 64k, and there are at most 64 of them per heap.
 154  */
 155 #define RADEON_LOCAL_TEX_HEAP           0
 156 #define RADEON_AGP_TEX_HEAP             1
 157 #define RADEON_NR_TEX_HEAPS             2
 158 #define RADEON_NR_TEX_REGIONS           64
 159 #define RADEON_LOG_TEX_GRANULARITY      16
 160
 161 #define RADEON_MAX_TEXTURE_LEVELS       12
 162 #define RADEON_MAX_TEXTURE_UNITS        3
 163
 164 #endif /* __RADEON_SAREA_DEFINES__ */
 165
 166 typedef struct {
 167         unsigned int red;
 168         unsigned int green;
 169         unsigned int blue;
 170         unsigned int alpha;
 171 } radeon_color_regs_t;
 172
 173 typedef struct {
 174         /* Context state */
 175         unsigned int pp_misc;                           /* 0x1c14 */
 176         unsigned int pp_fog_color;
 177         unsigned int re_solid_color;
 178         unsigned int rb3d_blendcntl;
 179         unsigned int rb3d_depthoffset;
 180         unsigned int rb3d_depthpitch;
 181         unsigned int rb3d_zstencilcntl;
 182
 183         unsigned int pp_cntl;                           /* 0x1c38 */
 184         unsigned int rb3d_cntl;
 185         unsigned int rb3d_coloroffset;
 186         unsigned int re_width_height;
 187         unsigned int rb3d_colorpitch;
 188         unsigned int se_cntl;
 189
 190         /* Vertex format state */
 191         unsigned int se_coord_fmt;                      /* 0x1c50 */
 192
 193         /* Line state */
 194         unsigned int re_line_pattern;                   /* 0x1cd0 */
 195         unsigned int re_line_state;
 196
 197         unsigned int se_line_width;                     /* 0x1db8 */
 198
 199         /* Bumpmap state */
 200         unsigned int pp_lum_matrix;                     /* 0x1d00 */
 201
 202         unsigned int pp_rot_matrix_0;                   /* 0x1d58 */
 203         unsigned int pp_rot_matrix_1;
 204
 205         /* Mask state */
 206         unsigned int rb3d_stencilrefmask;               /* 0x1d7c */
 207         unsigned int rb3d_ropcntl;
 208         unsigned int rb3d_planemask;
 209
 210         /* Viewport state */
 211         unsigned int se_vport_xscale;                   /* 0x1d98 */
 212         unsigned int se_vport_xoffset;
 213         unsigned int se_vport_yscale;
 214         unsigned int se_vport_yoffset;
 215         unsigned int se_vport_zscale;
 216         unsigned int se_vport_zoffset;
 217
 218         /* Setup state */
 219         unsigned int se_cntl_status;                    /* 0x2140 */
 220
 221         /* Misc state */
 222         unsigned int re_top_left;                       /* 0x26c0 */
 223         unsigned int re_misc;
 224 } drm_radeon_context_regs_t;
 225
 226 typedef struct {
 227         /* Zbias state */
 228         unsigned int se_zbias_factor;                   /* 0x1dac */
 229         unsigned int se_zbias_constant;
 230 } drm_radeon_context2_regs_t;
 231
 232
 233 /* Setup registers for each texture unit
 234  */
 235 typedef struct {
 236         unsigned int pp_txfilter;
 237         unsigned int pp_txformat;
 238         unsigned int pp_txoffset;
 239         unsigned int pp_txcblend;
 240         unsigned int pp_txablend;
 241         unsigned int pp_tfactor;
 242         unsigned int pp_border_color;
 243 } drm_radeon_texture_regs_t;
 244
 245 typedef struct {
 246         unsigned int start;
 247         unsigned int finish;
 248         unsigned int prim:8;
 249         unsigned int stateidx:8;
 250         unsigned int numverts:16; /* overloaded as offset/64 for elt prims */
 251         unsigned int vc_format;   /* vertex format */
 252 } drm_radeon_prim_t;
 253
 254
 255 typedef struct {
 256         drm_radeon_context_regs_t context;
 257         drm_radeon_texture_regs_t tex[RADEON_MAX_TEXTURE_UNITS];
 258         drm_radeon_context2_regs_t context2;
 259         unsigned int dirty;
 260 } drm_radeon_state_t;
 261
 262
 263 typedef struct {
 264         unsigned char next, prev;
 265         unsigned char in_use;
 266         int age;
 267 } drm_radeon_tex_region_t;
 268
 269 typedef struct {
 270         /* The channel for communication of state information to the
 271          * kernel on firing a vertex buffer with either of the
 272          * obsoleted vertex/index ioctls.
 273          */
 274         drm_radeon_context_regs_t context_state;
 275         drm_radeon_texture_regs_t tex_state[RADEON_MAX_TEXTURE_UNITS];
 276         unsigned int dirty;
 277         unsigned int vertsize;
 278         unsigned int vc_format;
 279
 280         /* The current cliprects, or a subset thereof.
 281          */
 282         drm_clip_rect_t boxes[RADEON_NR_SAREA_CLIPRECTS];
 283         unsigned int nbox;
 284
 285         /* Counters for client-side throttling of rendering clients.
 286          */
 287         unsigned int last_frame;
 288         unsigned int last_dispatch;
 289         unsigned int last_clear;
 290
 291         drm_radeon_tex_region_t tex_list[RADEON_NR_TEX_HEAPS][RADEON_NR_TEX_REGIONS+1];
 292         int tex_age[RADEON_NR_TEX_HEAPS];
 293         int ctx_owner;
 294         int pfState;                /* number of 3d windows (0,1,2ormore) */
 295         int pfCurrentPage;          /* which buffer is being displayed? */
 296 } drm_radeon_sarea_t;
 297
 298
 299 /* WARNING: If you change any of these defines, make sure to change the
 300  * defines in the Xserver file (xf86drmRadeon.h)
 301  *
 302  * KW: actually it's illegal to change any of this (backwards compatibility).
 303  */
 304
 305 /* Radeon specific ioctls
 306  * The device specific ioctl range is 0x40 to 0x79.
 307  */
 308 #define DRM_IOCTL_RADEON_CP_INIT    DRM_IOW( 0x40, drm_radeon_init_t)
 309 #define DRM_IOCTL_RADEON_CP_START   DRM_IO(  0x41)
 310 #define DRM_IOCTL_RADEON_CP_STOP    DRM_IOW( 0x42, drm_radeon_cp_stop_t)
 311 #define DRM_IOCTL_RADEON_CP_RESET   DRM_IO(  0x43)
 312 #define DRM_IOCTL_RADEON_CP_IDLE    DRM_IO(  0x44)
 313 #define DRM_IOCTL_RADEON_RESET      DRM_IO(  0x45)
 314 #define DRM_IOCTL_RADEON_FULLSCREEN DRM_IOW( 0x46, drm_radeon_fullscreen_t)
 315 #define DRM_IOCTL_RADEON_SWAP       DRM_IO(  0x47)
 316 #define DRM_IOCTL_RADEON_CLEAR      DRM_IOW( 0x48, drm_radeon_clear_t)
 317 #define DRM_IOCTL_RADEON_VERTEX     DRM_IOW( 0x49, drm_radeon_vertex_t)
 318 #define DRM_IOCTL_RADEON_INDICES    DRM_IOW( 0x4a, drm_radeon_indices_t)
 319 #define DRM_IOCTL_RADEON_STIPPLE    DRM_IOW( 0x4c, drm_radeon_stipple_t)
 320 #define DRM_IOCTL_RADEON_INDIRECT   DRM_IOWR(0x4d, drm_radeon_indirect_t)
 321 #define DRM_IOCTL_RADEON_TEXTURE    DRM_IOWR(0x4e, drm_radeon_texture_t)
 322 #define DRM_IOCTL_RADEON_VERTEX2    DRM_IOW( 0x4f, drm_radeon_vertex_t)
 323 #define DRM_IOCTL_RADEON_CMDBUF     DRM_IOW( 0x50, drm_radeon_cmd_buffer_t)
 324 #define DRM_IOCTL_RADEON_GETPARAM   DRM_IOWR(0x51, drm_radeon_getparam_t)
 325 #define DRM_IOCTL_RADEON_FLIP       DRM_IO(  0x52)
 326
 327 typedef struct drm_radeon_init {
 328         enum {
 329                 RADEON_INIT_CP    = 0x01,
 330                 RADEON_CLEANUP_CP = 0x02
 331         } func;
 332         unsigned long sarea_priv_offset;
 333         int is_pci;
 334         int cp_mode;
 335         int agp_size;
 336         int ring_size;
 337         int usec_timeout;
 338
 339         unsigned int fb_bpp;
 340         unsigned int front_offset, front_pitch;
 341         unsigned int back_offset, back_pitch;
 342         unsigned int depth_bpp;
 343         unsigned int depth_offset, depth_pitch;
 344
 345         unsigned long fb_offset;
 346         unsigned long mmio_offset;
 347         unsigned long ring_offset;
 348         unsigned long ring_rptr_offset;
 349         unsigned long buffers_offset;
 350         unsigned long agp_textures_offset;
 351 } drm_radeon_init_t;
 352
 353 typedef struct drm_radeon_cp_stop {
 354         int flush;
 355         int idle;
 356 } drm_radeon_cp_stop_t;
 357
 358 typedef struct drm_radeon_fullscreen {
 359         enum {
 360                 RADEON_INIT_FULLSCREEN    = 0x01,
 361                 RADEON_CLEANUP_FULLSCREEN = 0x02
 362         } func;
 363 } drm_radeon_fullscreen_t;
 364
 365 #define CLEAR_X1        0
 366 #define CLEAR_Y1        1
 367 #define CLEAR_X2        2
 368 #define CLEAR_Y2        3
 369 #define CLEAR_DEPTH     4
 370
 371 typedef union drm_radeon_clear_rect {
 372         float f[5];
 373         unsigned int ui[5];
 374 } drm_radeon_clear_rect_t;
 375
 376 typedef struct drm_radeon_clear {
 377         unsigned int flags;
 378         unsigned int clear_color;
 379         unsigned int clear_depth;
 380         unsigned int color_mask;
 381         unsigned int depth_mask;   /* misnamed field:  should be stencil */
 382         drm_radeon_clear_rect_t *depth_boxes;
 383 } drm_radeon_clear_t;
 384
 385 typedef struct drm_radeon_vertex {
 386         int prim;
 387         int idx;                        /* Index of vertex buffer */
 388         int count;                      /* Number of vertices in buffer */
 389         int discard;                    /* Client finished with buffer? */
 390 } drm_radeon_vertex_t;
 391
 392 typedef struct drm_radeon_indices {
 393         int prim;
 394         int idx;
 395         int start;
 396         int end;
 397         int discard;                    /* Client finished with buffer? */
 398 } drm_radeon_indices_t;
 399
 400 /* v1.2 - obsoletes drm_radeon_vertex and drm_radeon_indices
 401  *      - allows multiple primitives and state changes in a single ioctl
 402  *      - supports driver change to emit native primitives
 403  */
 404 typedef struct drm_radeon_vertex2 {
 405         int idx;                        /* Index of vertex buffer */
 406         int discard;                    /* Client finished with buffer? */
 407         int nr_states;
 408         drm_radeon_state_t *state;
 409         int nr_prims;
 410         drm_radeon_prim_t *prim;
 411 } drm_radeon_vertex2_t;
 412
 413 /* v1.3 - obsoletes drm_radeon_vertex2
 414  *      - allows arbitarily large cliprect list
 415  *      - allows updating of tcl packet, vector and scalar state
 416  *      - allows memory-efficient description of state updates
 417  *      - allows state to be emitted without a primitive
 418  *           (for clears, ctx switches)
 419  *      - allows more than one dma buffer to be referenced per ioctl
 420  *      - supports tcl driver
 421  *      - may be extended in future versions with new cmd types, packets
 422  */
 423 typedef struct drm_radeon_cmd_buffer {
 424         int bufsz;
 425         char *buf;
 426         int nbox;
 427         drm_clip_rect_t *boxes;
 428 } drm_radeon_cmd_buffer_t;
 429
 430 typedef struct drm_radeon_tex_image {
 431         unsigned int x, y;              /* Blit coordinates */
 432         unsigned int width, height;
 433         const void *data;
 434 } drm_radeon_tex_image_t;
 435
 436 typedef struct drm_radeon_texture {
 437         int offset;
 438         int pitch;
 439         int format;
 440         int width;                      /* Texture image coordinates */
 441         int height;
 442         drm_radeon_tex_image_t *image;
 443 } drm_radeon_texture_t;
 444
 445 typedef struct drm_radeon_stipple {
 446         unsigned int *mask;
 447 } drm_radeon_stipple_t;
 448
 449 typedef struct drm_radeon_indirect {
 450         int idx;
 451         int start;
 452         int end;
 453         int discard;
 454 } drm_radeon_indirect_t;
 455
 456
 457 /* 1.3: An ioctl to get parameters that aren't available to the 3d
 458  * client any other way.
 459  */
 460 #define RADEON_PARAM_AGP_BUFFER_OFFSET 0x1
 461 #define RADEON_PARAM_LAST_FRAME 0x2
 462 #define RADEON_PARAM_LAST_DISPATCH 0x3
 463 #define RADEON_PARAM_LAST_CLEAR 0x4
 464
 465 typedef struct drm_radeon_getparam {
 466         int param;
 467         int *value;
 468 } drm_radeon_getparam_t;
 469
 470 #endif