opcodes/ppc-opc.c

   1 /* ppc-opc.c -- PowerPC opcode list
   2    Copyright (C) 1994-2017 Free Software Foundation, Inc.
   3    Written by Ian Lance Taylor, Cygnus Support
   4
   5    This file is part of the GNU opcodes library.
   6
   7    This library is free software; you can redistribute it and/or modify
   8    it under the terms of the GNU General Public License as published by
   9    the Free Software Foundation; either version 3, or (at your option)
  10    any later version.
  11
  12    It is distributed in the hope that it will be useful, but WITHOUT
  13    ANY WARRANTY; without even the implied warranty of MERCHANTABILITY
  14    or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public
  15    License for more details.
  16
  17    You should have received a copy of the GNU General Public License
  18    along with this file; see the file COPYING.  If not, write to the
  19    Free Software Foundation, 51 Franklin Street - Fifth Floor, Boston,
  20    MA 02110-1301, USA.  */
  21
  22 #include "sysdep.h"
  23 #include <stdio.h>
  24 #include "opcode/ppc.h"
  25 #include "opintl.h"
  26
  27 /* This file holds the PowerPC opcode table.  The opcode table
  28    includes almost all of the extended instruction mnemonics.  This
  29    permits the disassembler to use them, and simplifies the assembler
  30    logic, at the cost of increasing the table size.  The table is
  31    strictly constant data, so the compiler should be able to put it in
  32    the text segment.
  33
  34    This file also holds the operand table.  All knowledge about
  35    inserting operands into instructions and vice-versa is kept in this
  36    file.  */
  37
  38 /* The functions used to insert and extract complicated operands.  */
  39
  40 /* The ARX, ARY, RX and RY operands are alternate encodings of GPRs.  */
  41
  42 static unsigned long
  43 insert_arx (unsigned long insn,
  44             long value,
  45             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
  46             const char **errmsg ATTRIBUTE_UNUSED)
  47 {
  48   if (value >= 8 && value < 24)
  49     return insn | ((value - 8) & 0xf);
  50   else
  51     {
  52       *errmsg = _("invalid register");
  53       return 0;
  54     }
  55 }
  56
  57 static long
  58 extract_arx (unsigned long insn,
  59              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
  60              int *invalid ATTRIBUTE_UNUSED)
  61 {
  62   return (insn & 0xf) + 8;
  63 }
  64
  65 static unsigned long
  66 insert_ary (unsigned long insn,
  67             long value,
  68             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
  69             const char **errmsg ATTRIBUTE_UNUSED)
  70 {
  71   if (value >= 8 && value < 24)
  72     return insn | (((value - 8) & 0xf) << 4);
  73   else
  74     {
  75       *errmsg = _("invalid register");
  76       return 0;
  77     }
  78 }
  79
  80 static long
  81 extract_ary (unsigned long insn,
  82              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
  83              int *invalid ATTRIBUTE_UNUSED)
  84 {
  85   return ((insn >> 4) & 0xf) + 8;
  86 }
  87
  88 static unsigned long
  89 insert_rx (unsigned long insn,
  90            long value,
  91            ppc_cpu_t dialect ATTRIBUTE_UNUSED,
  92            const char **errmsg)
  93 {
  94   if (value >= 0 && value < 8)
  95     return insn | value;
  96   else if (value >= 24 && value <= 31)
  97     return insn | (value - 16);
  98   else
  99     {
 100       *errmsg = _("invalid register");
 101       return 0;
 102     }
 103 }
 104
 105 static long
 106 extract_rx (unsigned long insn,
 107             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 108             int *invalid ATTRIBUTE_UNUSED)
 109 {
 110   int value = insn & 0xf;
 111   if (value >= 0 && value < 8)
 112     return value;
 113   else
 114     return value + 16;
 115 }
 116
 117 static unsigned long
 118 insert_ry (unsigned long insn,
 119            long value,
 120            ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 121            const char **errmsg)
 122 {
 123   if (value >= 0 && value < 8)
 124     return insn | (value << 4);
 125   else if (value >= 24 && value <= 31)
 126     return insn | ((value - 16) << 4);
 127   else
 128     {
 129       *errmsg = _("invalid register");
 130       return 0;
 131     }
 132 }
 133
 134 static long
 135 extract_ry (unsigned long insn,
 136             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 137             int *invalid ATTRIBUTE_UNUSED)
 138 {
 139   int value = (insn >> 4) & 0xf;
 140   if (value >= 0 && value < 8)
 141     return value;
 142   else
 143     return value + 16;
 144 }
 145
 146 /* The BA field in an XL form instruction when it must be the same as
 147    the BT field in the same instruction.  This operand is marked FAKE.
 148    The insertion function just copies the BT field into the BA field,
 149    and the extraction function just checks that the fields are the
 150    same.  */
 151
 152 static unsigned long
 153 insert_bat (unsigned long insn,
 154             long value ATTRIBUTE_UNUSED,
 155             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 156             const char **errmsg ATTRIBUTE_UNUSED)
 157 {
 158   return insn | (((insn >> 21) & 0x1f) << 16);
 159 }
 160
 161 static long
 162 extract_bat (unsigned long insn,
 163              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 164              int *invalid)
 165 {
 166   if (((insn >> 21) & 0x1f) != ((insn >> 16) & 0x1f))
 167     *invalid = 1;
 168   return 0;
 169 }
 170
 171 /* The BB field in an XL form instruction when it must be the same as
 172    the BA field in the same instruction.  This operand is marked FAKE.
 173    The insertion function just copies the BA field into the BB field,
 174    and the extraction function just checks that the fields are the
 175    same.  */
 176
 177 static unsigned long
 178 insert_bba (unsigned long insn,
 179             long value ATTRIBUTE_UNUSED,
 180             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 181             const char **errmsg ATTRIBUTE_UNUSED)
 182 {
 183   return insn | (((insn >> 16) & 0x1f) << 11);
 184 }
 185
 186 static long
 187 extract_bba (unsigned long insn,
 188              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 189              int *invalid)
 190 {
 191   if (((insn >> 16) & 0x1f) != ((insn >> 11) & 0x1f))
 192     *invalid = 1;
 193   return 0;
 194 }
 195
 196 /* The BD field in a B form instruction when the - modifier is used.
 197    This modifier means that the branch is not expected to be taken.
 198    For chips built to versions of the architecture prior to version 2
 199    (ie. not Power4 compatible), we set the y bit of the BO field to 1
 200    if the offset is negative.  When extracting, we require that the y
 201    bit be 1 and that the offset be positive, since if the y bit is 0
 202    we just want to print the normal form of the instruction.
 203    Power4 compatible targets use two bits, "a", and "t", instead of
 204    the "y" bit.  "at" == 00 => no hint, "at" == 01 => unpredictable,
 205    "at" == 10 => not taken, "at" == 11 => taken.  The "t" bit is 00001
 206    in BO field, the "a" bit is 00010 for branch on CR(BI) and 01000
 207    for branch on CTR.  We only handle the taken/not-taken hint here.
 208    Note that we don't relax the conditions tested here when
 209    disassembling with -Many because insns using extract_bdm and
 210    extract_bdp always occur in pairs.  One or the other will always
 211    be valid.  */
 212
 213 #define ISA_V2 (PPC_OPCODE_POWER4 | PPC_OPCODE_E500MC | PPC_OPCODE_TITAN)
 214
 215 static unsigned long
 216 insert_bdm (unsigned long insn,
 217             long value,
 218             ppc_cpu_t dialect,
 219             const char **errmsg ATTRIBUTE_UNUSED)
 220 {
 221   if ((dialect & ISA_V2) == 0)
 222     {
 223       if ((value & 0x8000) != 0)
 224         insn |= 1 << 21;
 225     }
 226   else
 227     {
 228       if ((insn & (0x14 << 21)) == (0x04 << 21))
 229         insn |= 0x02 << 21;
 230       else if ((insn & (0x14 << 21)) == (0x10 << 21))
 231         insn |= 0x08 << 21;
 232     }
 233   return insn | (value & 0xfffc);
 234 }
 235
 236 static long
 237 extract_bdm (unsigned long insn,
 238              ppc_cpu_t dialect,
 239              int *invalid)
 240 {
 241   if ((dialect & ISA_V2) == 0)
 242     {
 243       if (((insn & (1 << 21)) == 0) != ((insn & (1 << 15)) == 0))
 244         *invalid = 1;
 245     }
 246   else
 247     {
 248       if ((insn & (0x17 << 21)) != (0x06 << 21)
 249           && (insn & (0x1d << 21)) != (0x18 << 21))
 250         *invalid = 1;
 251     }
 252
 253   return ((insn & 0xfffc) ^ 0x8000) - 0x8000;
 254 }
 255
 256 /* The BD field in a B form instruction when the + modifier is used.
 257    This is like BDM, above, except that the branch is expected to be
 258    taken.  */
 259
 260 static unsigned long
 261 insert_bdp (unsigned long insn,
 262             long value,
 263             ppc_cpu_t dialect,
 264             const char **errmsg ATTRIBUTE_UNUSED)
 265 {
 266   if ((dialect & ISA_V2) == 0)
 267     {
 268       if ((value & 0x8000) == 0)
 269         insn |= 1 << 21;
 270     }
 271   else
 272     {
 273       if ((insn & (0x14 << 21)) == (0x04 << 21))
 274         insn |= 0x03 << 21;
 275       else if ((insn & (0x14 << 21)) == (0x10 << 21))
 276         insn |= 0x09 << 21;
 277     }
 278   return insn | (value & 0xfffc);
 279 }
 280
 281 static long
 282 extract_bdp (unsigned long insn,
 283              ppc_cpu_t dialect,
 284              int *invalid)
 285 {
 286   if ((dialect & ISA_V2) == 0)
 287     {
 288       if (((insn & (1 << 21)) == 0) == ((insn & (1 << 15)) == 0))
 289         *invalid = 1;
 290     }
 291   else
 292     {
 293       if ((insn & (0x17 << 21)) != (0x07 << 21)
 294           && (insn & (0x1d << 21)) != (0x19 << 21))
 295         *invalid = 1;
 296     }
 297
 298   return ((insn & 0xfffc) ^ 0x8000) - 0x8000;
 299 }
 300
 301 static inline int
 302 valid_bo_pre_v2 (long value)
 303 {
 304   /* Certain encodings have bits that are required to be zero.
 305      These are (z must be zero, y may be anything):
 306          0000y
 307          0001y
 308          001zy
 309          0100y
 310          0101y
 311          011zy
 312          1z00y
 313          1z01y
 314          1z1zz
 315   */
 316   if ((value & 0x14) == 0)
 317     return 1;
 318   else if ((value & 0x14) == 0x4)
 319     return (value & 0x2) == 0;
 320   else if ((value & 0x14) == 0x10)
 321     return (value & 0x8) == 0;
 322   else
 323     return value == 0x14;
 324 }
 325
 326 static inline int
 327 valid_bo_post_v2 (long value)
 328 {
 329   /* Certain encodings have bits that are required to be zero.
 330      These are (z must be zero, a & t may be anything):
 331          0000z
 332          0001z
 333          001at
 334          0100z
 335          0101z
 336          011at
 337          1a00t
 338          1a01t
 339          1z1zz
 340   */
 341   if ((value & 0x14) == 0)
 342     return (value & 0x1) == 0;
 343   else if ((value & 0x14) == 0x14)
 344     return value == 0x14;
 345   else
 346     return 1;
 347 }
 348
 349 /* Check for legal values of a BO field.  */
 350
 351 static int
 352 valid_bo (long value, ppc_cpu_t dialect, int extract)
 353 {
 354   int valid_y = valid_bo_pre_v2 (value);
 355   int valid_at = valid_bo_post_v2 (value);
 356
 357   /* When disassembling with -Many, accept either encoding on the
 358      second pass through opcodes.  */
 359   if (extract && dialect == ~(ppc_cpu_t) PPC_OPCODE_ANY)
 360     return valid_y || valid_at;
 361   if ((dialect & ISA_V2) == 0)
 362     return valid_y;
 363   else
 364     return valid_at;
 365 }
 366
 367 /* The BO field in a B form instruction.  Warn about attempts to set
 368    the field to an illegal value.  */
 369
 370 static unsigned long
 371 insert_bo (unsigned long insn,
 372            long value,
 373            ppc_cpu_t dialect,
 374            const char **errmsg)
 375 {
 376   if (!valid_bo (value, dialect, 0))
 377     *errmsg = _("invalid conditional option");
 378   else if (PPC_OP (insn) == 19 && (insn & 0x400) && ! (value & 4))
 379     *errmsg = _("invalid counter access");
 380   return insn | ((value & 0x1f) << 21);
 381 }
 382
 383 static long
 384 extract_bo (unsigned long insn,
 385             ppc_cpu_t dialect,
 386             int *invalid)
 387 {
 388   long value;
 389
 390   value = (insn >> 21) & 0x1f;
 391   if (!valid_bo (value, dialect, 1))
 392     *invalid = 1;
 393   return value;
 394 }
 395
 396 /* The BO field in a B form instruction when the + or - modifier is
 397    used.  This is like the BO field, but it must be even.  When
 398    extracting it, we force it to be even.  */
 399
 400 static unsigned long
 401 insert_boe (unsigned long insn,
 402             long value,
 403             ppc_cpu_t dialect,
 404             const char **errmsg)
 405 {
 406   if (!valid_bo (value, dialect, 0))
 407     *errmsg = _("invalid conditional option");
 408   else if (PPC_OP (insn) == 19 && (insn & 0x400) && ! (value & 4))
 409     *errmsg = _("invalid counter access");
 410   else if ((value & 1) != 0)
 411     *errmsg = _("attempt to set y bit when using + or - modifier");
 412
 413   return insn | ((value & 0x1f) << 21);
 414 }
 415
 416 static long
 417 extract_boe (unsigned long insn,
 418              ppc_cpu_t dialect,
 419              int *invalid)
 420 {
 421   long value;
 422
 423   value = (insn >> 21) & 0x1f;
 424   if (!valid_bo (value, dialect, 1))
 425     *invalid = 1;
 426   return value & 0x1e;
 427 }
 428
 429 /* The DCMX field in a X form instruction when the field is split
 430    into separate DC, DM and DX fields.  */
 431
 432 static unsigned long
 433 insert_dcmxs (unsigned long insn,
 434               long value,
 435               ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 436               const char **errmsg ATTRIBUTE_UNUSED)
 437 {
 438   return (insn
 439           | ((value & 0x1f) << 16)
 440           | ((value & 0x20) >> 3)
 441           | (value & 0x40));
 442 }
 443
 444 static long
 445 extract_dcmxs (unsigned long insn,
 446                ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 447                int *invalid ATTRIBUTE_UNUSED)
 448 {
 449   return (insn & 0x40) | ((insn << 3) & 0x20) | ((insn >> 16) & 0x1f);
 450 }
 451
 452 /* The D field in a DX form instruction when the field is split
 453    into separate D0, D1 and D2 fields.  */
 454
 455 static unsigned long
 456 insert_dxd (unsigned long insn,
 457             long value,
 458             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 459             const char **errmsg ATTRIBUTE_UNUSED)
 460 {
 461   return insn | (value & 0xffc1) | ((value & 0x3e) << 15);
 462 }
 463
 464 static long
 465 extract_dxd (unsigned long insn,
 466              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 467              int *invalid ATTRIBUTE_UNUSED)
 468 {
 469   unsigned long dxd = (insn & 0xffc1) | ((insn >> 15) & 0x3e);
 470   return (dxd ^ 0x8000) - 0x8000;
 471 }
 472
 473 static unsigned long
 474 insert_dxdn (unsigned long insn,
 475              long value,
 476              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 477              const char **errmsg ATTRIBUTE_UNUSED)
 478 {
 479   return insert_dxd (insn, -value, dialect, errmsg);
 480 }
 481
 482 static long
 483 extract_dxdn (unsigned long insn,
 484               ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 485               int *invalid ATTRIBUTE_UNUSED)
 486 {
 487   return -extract_dxd (insn, dialect, invalid);
 488 }
 489
 490 /* FXM mask in mfcr and mtcrf instructions.  */
 491
 492 static unsigned long
 493 insert_fxm (unsigned long insn,
 494             long value,
 495             ppc_cpu_t dialect,
 496             const char **errmsg)
 497 {
 498   /* If we're handling the mfocrf and mtocrf insns ensure that exactly
 499      one bit of the mask field is set.  */
 500   if ((insn & (1 << 20)) != 0)
 501     {
 502       if (value == 0 || (value & -value) != value)
 503         {
 504           *errmsg = _("invalid mask field");
 505           value = 0;
 506         }
 507     }
 508
 509   /* If only one bit of the FXM field is set, we can use the new form
 510      of the instruction, which is faster.  Unlike the Power4 branch hint
 511      encoding, this is not backward compatible.  Do not generate the
 512      new form unless -mpower4 has been given, or -many and the two
 513      operand form of mfcr was used.  */
 514   else if (value > 0
 515            && (value & -value) == value
 516            && ((dialect & PPC_OPCODE_POWER4) != 0
 517                || ((dialect & PPC_OPCODE_ANY) != 0
 518                    && (insn & (0x3ff << 1)) == 19 << 1)))
 519     insn |= 1 << 20;
 520
 521   /* Any other value on mfcr is an error.  */
 522   else if ((insn & (0x3ff << 1)) == 19 << 1)
 523     {
 524       /* A value of -1 means we used the one operand form of
 525          mfcr which is valid.  */
 526       if (value != -1)
 527         *errmsg = _("invalid mfcr mask");
 528       value = 0;
 529     }
 530
 531   return insn | ((value & 0xff) << 12);
 532 }
 533
 534 static long
 535 extract_fxm (unsigned long insn,
 536              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 537              int *invalid)
 538 {
 539   long mask = (insn >> 12) & 0xff;
 540
 541   /* Is this a Power4 insn?  */
 542   if ((insn & (1 << 20)) != 0)
 543     {
 544       /* Exactly one bit of MASK should be set.  */
 545       if (mask == 0 || (mask & -mask) != mask)
 546         *invalid = 1;
 547     }
 548
 549   /* Check that non-power4 form of mfcr has a zero MASK.  */
 550   else if ((insn & (0x3ff << 1)) == 19 << 1)
 551     {
 552       if (mask != 0)
 553         *invalid = 1;
 554       else
 555         mask = -1;
 556     }
 557
 558   return mask;
 559 }
 560
 561 static unsigned long
 562 insert_li20 (unsigned long insn,
 563              long value,
 564              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 565              const char **errmsg ATTRIBUTE_UNUSED)
 566 {
 567   return (insn
 568           | ((value & 0xf0000) >> 5)
 569           | ((value & 0x0f800) << 5)
 570           | (value & 0x7ff));
 571 }
 572
 573 static long
 574 extract_li20 (unsigned long insn,
 575               ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 576               int *invalid ATTRIBUTE_UNUSED)
 577 {
 578   long ext = ((insn & 0x4000) == 0x4000) ? 0xfff00000 : 0x00000000;
 579
 580   return (ext
 581           | (((insn >> 11) & 0xf) << 16)
 582           | (((insn >> 17) & 0xf) << 12)
 583           | (((insn >> 16) & 0x1) << 11)
 584           | (insn & 0x7ff));
 585 }
 586
 587 /* The 2-bit L field in a SYNC or WC field in a WAIT instruction.
 588    For SYNC, some L values are reserved:
 589      * Value 3 is reserved on newer server cpus.
 590      * Values 2 and 3 are reserved on all other cpus.  */
 591
 592 static unsigned long
 593 insert_ls (unsigned long insn,
 594            long value,
 595            ppc_cpu_t dialect,
 596            const char **errmsg)
 597 {
 598   /* For SYNC, some L values are illegal.  */
 599   if (((insn >> 1) & 0x3ff) == 598)
 600     {
 601       long max_lvalue = (dialect & PPC_OPCODE_POWER4) ? 2 : 1;
 602       if (value > max_lvalue)
 603         {
 604           *errmsg = _("illegal L operand value");
 605           return insn;
 606         }
 607     }
 608
 609   return insn | ((value & 0x3) << 21);
 610 }
 611
 612 static long
 613 extract_ls (unsigned long insn,
 614             ppc_cpu_t dialect,
 615             int *invalid)
 616 {
 617   unsigned long lvalue = (insn >> 21) & 3;
 618
 619   if (((insn >> 1) & 0x3ff) == 598)
 620     {
 621       unsigned long max_lvalue = (dialect & PPC_OPCODE_POWER4) ? 2 : 1;
 622       if (lvalue > max_lvalue)
 623         *invalid = 1;
 624     }
 625   return lvalue;
 626 }
 627
 628 /* The 4-bit E field in a sync instruction that accepts 2 operands.
 629    If ESYNC is non-zero, then the L field must be either 0 or 1 and
 630    the complement of ESYNC-bit2.  */
 631
 632 static unsigned long
 633 insert_esync (unsigned long insn,
 634               long value,
 635               ppc_cpu_t dialect,
 636               const char **errmsg)
 637 {
 638   unsigned long ls = (insn >> 21) & 0x03;
 639
 640   if (value == 0)
 641     {
 642       if (((dialect & PPC_OPCODE_E6500) != 0 && ls > 1)
 643           || ((dialect & PPC_OPCODE_POWER9) != 0 && ls > 2))
 644         *errmsg = _("illegal L operand value");
 645       return insn;
 646     }
 647
 648   if ((ls & ~0x1)
 649       || (((value >> 1) & 0x1) ^ ls) == 0)
 650     *errmsg = _("incompatible L operand value");
 651
 652   return insn | ((value & 0xf) << 16);
 653 }
 654
 655 static long
 656 extract_esync (unsigned long insn,
 657                ppc_cpu_t dialect,
 658                int *invalid)
 659 {
 660   unsigned long ls = (insn >> 21) & 0x3;
 661   unsigned long lvalue = (insn >> 16) & 0xf;
 662
 663   if (lvalue == 0)
 664     {
 665       if (((dialect & PPC_OPCODE_E6500) != 0 && ls > 1)
 666           || ((dialect & PPC_OPCODE_POWER9) != 0 && ls > 2))
 667         *invalid = 1;
 668     }
 669   else if ((ls & ~0x1)
 670            || (((lvalue >> 1) & 0x1) ^ ls) == 0)
 671     *invalid = 1;
 672
 673   return lvalue;
 674 }
 675
 676 /* The MB and ME fields in an M form instruction expressed as a single
 677    operand which is itself a bitmask.  The extraction function always
 678    marks it as invalid, since we never want to recognize an
 679    instruction which uses a field of this type.  */
 680
 681 static unsigned long
 682 insert_mbe (unsigned long insn,
 683             long value,
 684             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 685             const char **errmsg)
 686 {
 687   unsigned long uval, mask;
 688   int mb, me, mx, count, last;
 689
 690   uval = value;
 691
 692   if (uval == 0)
 693     {
 694       *errmsg = _("illegal bitmask");
 695       return insn;
 696     }
 697
 698   mb = 0;
 699   me = 32;
 700   if ((uval & 1) != 0)
 701     last = 1;
 702   else
 703     last = 0;
 704   count = 0;
 705
 706   /* mb: location of last 0->1 transition */
 707   /* me: location of last 1->0 transition */
 708   /* count: # transitions */
 709
 710   for (mx = 0, mask = 1L << 31; mx < 32; ++mx, mask >>= 1)
 711     {
 712       if ((uval & mask) && !last)
 713         {
 714           ++count;
 715           mb = mx;
 716           last = 1;
 717         }
 718       else if (!(uval & mask) && last)
 719         {
 720           ++count;
 721           me = mx;
 722           last = 0;
 723         }
 724     }
 725   if (me == 0)
 726     me = 32;
 727
 728   if (count != 2 && (count != 0 || ! last))
 729     *errmsg = _("illegal bitmask");
 730
 731   return insn | (mb << 6) | ((me - 1) << 1);
 732 }
 733
 734 static long
 735 extract_mbe (unsigned long insn,
 736              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 737              int *invalid)
 738 {
 739   long ret;
 740   int mb, me;
 741   int i;
 742
 743   *invalid = 1;
 744
 745   mb = (insn >> 6) & 0x1f;
 746   me = (insn >> 1) & 0x1f;
 747   if (mb < me + 1)
 748     {
 749       ret = 0;
 750       for (i = mb; i <= me; i++)
 751         ret |= 1L << (31 - i);
 752     }
 753   else if (mb == me + 1)
 754     ret = ~0;
 755   else /* (mb > me + 1) */
 756     {
 757       ret = ~0;
 758       for (i = me + 1; i < mb; i++)
 759         ret &= ~(1L << (31 - i));
 760     }
 761   return ret;
 762 }
 763
 764 /* The MB or ME field in an MD or MDS form instruction.  The high bit
 765    is wrapped to the low end.  */
 766
 767 static unsigned long
 768 insert_mb6 (unsigned long insn,
 769             long value,
 770             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 771             const char **errmsg ATTRIBUTE_UNUSED)
 772 {
 773   return insn | ((value & 0x1f) << 6) | (value & 0x20);
 774 }
 775
 776 static long
 777 extract_mb6 (unsigned long insn,
 778              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 779              int *invalid ATTRIBUTE_UNUSED)
 780 {
 781   return ((insn >> 6) & 0x1f) | (insn & 0x20);
 782 }
 783
 784 /* The NB field in an X form instruction.  The value 32 is stored as
 785    0.  */
 786
 787 static long
 788 extract_nb (unsigned long insn,
 789             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 790             int *invalid ATTRIBUTE_UNUSED)
 791 {
 792   long ret;
 793
 794   ret = (insn >> 11) & 0x1f;
 795   if (ret == 0)
 796     ret = 32;
 797   return ret;
 798 }
 799
 800 /* The NB field in an lswi instruction, which has special value
 801    restrictions.  The value 32 is stored as 0.  */
 802
 803 static unsigned long
 804 insert_nbi (unsigned long insn,
 805             long value,
 806             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 807             const char **errmsg ATTRIBUTE_UNUSED)
 808 {
 809   long rtvalue = (insn >> 21) & 0x1f;
 810   long ravalue = (insn >> 16) & 0x1f;
 811
 812   if (value == 0)
 813     value = 32;
 814   if (rtvalue + (value + 3) / 4 > (rtvalue > ravalue ? ravalue + 32
 815                                                      : ravalue))
 816     *errmsg = _("address register in load range");
 817   return insn | ((value & 0x1f) << 11);
 818 }
 819
 820 /* The NSI field in a D form instruction.  This is the same as the SI
 821    field, only negated.  The extraction function always marks it as
 822    invalid, since we never want to recognize an instruction which uses
 823    a field of this type.  */
 824
 825 static unsigned long
 826 insert_nsi (unsigned long insn,
 827             long value,
 828             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 829             const char **errmsg ATTRIBUTE_UNUSED)
 830 {
 831   return insn | (-value & 0xffff);
 832 }
 833
 834 static long
 835 extract_nsi (unsigned long insn,
 836              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 837              int *invalid)
 838 {
 839   *invalid = 1;
 840   return -(((insn & 0xffff) ^ 0x8000) - 0x8000);
 841 }
 842
 843 /* The RA field in a D or X form instruction which is an updating
 844    load, which means that the RA field may not be zero and may not
 845    equal the RT field.  */
 846
 847 static unsigned long
 848 insert_ral (unsigned long insn,
 849             long value,
 850             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 851             const char **errmsg)
 852 {
 853   if (value == 0
 854       || (unsigned long) value == ((insn >> 21) & 0x1f))
 855     *errmsg = "invalid register operand when updating";
 856   return insn | ((value & 0x1f) << 16);
 857 }
 858
 859 static long
 860 extract_ral (unsigned long insn,
 861              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 862              int *invalid)
 863 {
 864   long rtvalue = (insn >> 21) & 0x1f;
 865   long ravalue = (insn >> 16) & 0x1f;
 866
 867   if (rtvalue == ravalue || ravalue == 0)
 868     *invalid = 1;
 869   return ravalue;
 870 }
 871
 872 /* The RA field in an lmw instruction, which has special value
 873    restrictions.  */
 874
 875 static unsigned long
 876 insert_ram (unsigned long insn,
 877             long value,
 878             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 879             const char **errmsg)
 880 {
 881   if ((unsigned long) value >= ((insn >> 21) & 0x1f))
 882     *errmsg = _("index register in load range");
 883   return insn | ((value & 0x1f) << 16);
 884 }
 885
 886 static long
 887 extract_ram (unsigned long insn,
 888              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 889              int *invalid)
 890 {
 891   unsigned long rtvalue = (insn >> 21) & 0x1f;
 892   unsigned long ravalue = (insn >> 16) & 0x1f;
 893
 894   if (ravalue >= rtvalue)
 895     *invalid = 1;
 896   return ravalue;
 897 }
 898
 899 /* The RA field in the DQ form lq or an lswx instruction, which have special
 900    value restrictions.  */
 901
 902 static unsigned long
 903 insert_raq (unsigned long insn,
 904             long value,
 905             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 906             const char **errmsg)
 907 {
 908   long rtvalue = (insn >> 21) & 0x1f;
 909
 910   if (value == rtvalue)
 911     *errmsg = _("source and target register operands must be different");
 912   return insn | ((value & 0x1f) << 16);
 913 }
 914
 915 static long
 916 extract_raq (unsigned long insn,
 917              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 918              int *invalid)
 919 {
 920   unsigned long rtvalue = (insn >> 21) & 0x1f;
 921   unsigned long ravalue = (insn >> 16) & 0x1f;
 922
 923   if (ravalue == rtvalue)
 924     *invalid = 1;
 925   return ravalue;
 926 }
 927
 928 /* The RA field in a D or X form instruction which is an updating
 929    store or an updating floating point load, which means that the RA
 930    field may not be zero.  */
 931
 932 static unsigned long
 933 insert_ras (unsigned long insn,
 934             long value,
 935             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 936             const char **errmsg)
 937 {
 938   if (value == 0)
 939     *errmsg = _("invalid register operand when updating");
 940   return insn | ((value & 0x1f) << 16);
 941 }
 942
 943 static long
 944 extract_ras (unsigned long insn,
 945              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 946              int *invalid)
 947 {
 948   unsigned long ravalue = (insn >> 16) & 0x1f;
 949
 950   if (ravalue == 0)
 951     *invalid = 1;
 952   return ravalue;
 953 }
 954
 955 /* The RB field in an X form instruction when it must be the same as
 956    the RS field in the instruction.  This is used for extended
 957    mnemonics like mr.  This operand is marked FAKE.  The insertion
 958    function just copies the BT field into the BA field, and the
 959    extraction function just checks that the fields are the same.  */
 960
 961 static unsigned long
 962 insert_rbs (unsigned long insn,
 963             long value ATTRIBUTE_UNUSED,
 964             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 965             const char **errmsg ATTRIBUTE_UNUSED)
 966 {
 967   return insn | (((insn >> 21) & 0x1f) << 11);
 968 }
 969
 970 static long
 971 extract_rbs (unsigned long insn,
 972              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 973              int *invalid)
 974 {
 975   if (((insn >> 21) & 0x1f) != ((insn >> 11) & 0x1f))
 976     *invalid = 1;
 977   return 0;
 978 }
 979
 980 /* The RB field in an lswx instruction, which has special value
 981    restrictions.  */
 982
 983 static unsigned long
 984 insert_rbx (unsigned long insn,
 985             long value,
 986             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 987             const char **errmsg)
 988 {
 989   long rtvalue = (insn >> 21) & 0x1f;
 990
 991   if (value == rtvalue)
 992     *errmsg = _("source and target register operands must be different");
 993   return insn | ((value & 0x1f) << 11);
 994 }
 995
 996 static long
 997 extract_rbx (unsigned long insn,
 998              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
 999              int *invalid)
1000 {
1001   unsigned long rtvalue = (insn >> 21) & 0x1f;
1002   unsigned long rbvalue = (insn >> 11) & 0x1f;
1003
1004   if (rbvalue == rtvalue)
1005     *invalid = 1;
1006   return rbvalue;
1007 }
1008
1009 /* The SCI8 field is made up of SCL and {U,N}I8 fields.  */
1010 static unsigned long
1011 insert_sci8 (unsigned long insn,
1012              long value,
1013              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1014              const char **errmsg)
1015 {
1016   unsigned int fill_scale = 0;
1017   unsigned long ui8 = value;
1018
1019   if ((ui8 & 0xffffff00) == 0)
1020     ;
1021   else if ((ui8 & 0xffffff00) == 0xffffff00)
1022     fill_scale = 0x400;
1023   else if ((ui8 & 0xffff00ff) == 0)
1024     {
1025       fill_scale = 1 << 8;
1026       ui8 >>= 8;
1027     }
1028   else if ((ui8 & 0xffff00ff) == 0xffff00ff)
1029     {
1030       fill_scale = 0x400 | (1 << 8);
1031       ui8 >>= 8;
1032     }
1033   else if ((ui8 & 0xff00ffff) == 0)
1034     {
1035       fill_scale = 2 << 8;
1036       ui8 >>= 16;
1037     }
1038   else if ((ui8 & 0xff00ffff) == 0xff00ffff)
1039     {
1040       fill_scale = 0x400 | (2 << 8);
1041       ui8 >>= 16;
1042     }
1043   else if ((ui8 & 0x00ffffff) == 0)
1044     {
1045       fill_scale = 3 << 8;
1046       ui8 >>= 24;
1047     }
1048   else if ((ui8 & 0x00ffffff) == 0x00ffffff)
1049     {
1050       fill_scale = 0x400 | (3 << 8);
1051       ui8 >>= 24;
1052     }
1053   else
1054     {
1055       *errmsg = _("illegal immediate value");
1056       ui8 = 0;
1057     }
1058
1059   return insn | fill_scale | (ui8 & 0xff);
1060 }
1061
1062 static long
1063 extract_sci8 (unsigned long insn,
1064               ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1065               int *invalid ATTRIBUTE_UNUSED)
1066 {
1067   int fill = insn & 0x400;
1068   int scale_factor = (insn & 0x300) >> 5;
1069   long value = (insn & 0xff) << scale_factor;
1070
1071   if (fill != 0)
1072     value |= ~((long) 0xff << scale_factor);
1073   return value;
1074 }
1075
1076 static unsigned long
1077 insert_sci8n (unsigned long insn,
1078               long value,
1079               ppc_cpu_t dialect,
1080               const char **errmsg)
1081 {
1082   return insert_sci8 (insn, -value, dialect, errmsg);
1083 }
1084
1085 static long
1086 extract_sci8n (unsigned long insn,
1087                ppc_cpu_t dialect,
1088                int *invalid)
1089 {
1090   return -extract_sci8 (insn, dialect, invalid);
1091 }
1092
1093 static unsigned long
1094 insert_sd4h (unsigned long insn,
1095              long value,
1096              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1097              const char **errmsg ATTRIBUTE_UNUSED)
1098 {
1099   return insn | ((value & 0x1e) << 7);
1100 }
1101
1102 static long
1103 extract_sd4h (unsigned long insn,
1104               ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1105               int *invalid ATTRIBUTE_UNUSED)
1106 {
1107   return ((insn >> 8) & 0xf) << 1;
1108 }
1109
1110 static unsigned long
1111 insert_sd4w (unsigned long insn,
1112              long value,
1113              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1114              const char **errmsg ATTRIBUTE_UNUSED)
1115 {
1116   return insn | ((value & 0x3c) << 6);
1117 }
1118
1119 static long
1120 extract_sd4w (unsigned long insn,
1121               ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1122               int *invalid ATTRIBUTE_UNUSED)
1123 {
1124   return ((insn >> 8) & 0xf) << 2;
1125 }
1126
1127 static unsigned long
1128 insert_oimm (unsigned long insn,
1129              long value,
1130              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1131              const char **errmsg ATTRIBUTE_UNUSED)
1132 {
1133   return insn | (((value - 1) & 0x1f) << 4);
1134 }
1135
1136 static long
1137 extract_oimm (unsigned long insn,
1138               ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1139               int *invalid ATTRIBUTE_UNUSED)
1140 {
1141   return ((insn >> 4) & 0x1f) + 1;
1142 }
1143
1144 /* The SH field in an MD form instruction.  This is split.  */
1145
1146 static unsigned long
1147 insert_sh6 (unsigned long insn,
1148             long value,
1149             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1150             const char **errmsg ATTRIBUTE_UNUSED)
1151 {
1152   /* SH6 operand in the rldixor instructions.  */
1153   if (PPC_OP (insn) == 4)
1154     return insn | ((value & 0x1f) << 6) | ((value & 0x20) >> 5);
1155   else
1156     return insn | ((value & 0x1f) << 11) | ((value & 0x20) >> 4);
1157 }
1158
1159 static long
1160 extract_sh6 (unsigned long insn,
1161              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1162              int *invalid ATTRIBUTE_UNUSED)
1163 {
1164   /* SH6 operand in the rldixor instructions.  */
1165   if (PPC_OP (insn) == 4)
1166     return ((insn >> 6) & 0x1f) | ((insn << 5) & 0x20);
1167   else
1168     return ((insn >> 11) & 0x1f) | ((insn << 4) & 0x20);
1169 }
1170
1171 /* The SPR field in an XFX form instruction.  This is flipped--the
1172    lower 5 bits are stored in the upper 5 and vice- versa.  */
1173
1174 static unsigned long
1175 insert_spr (unsigned long insn,
1176             long value,
1177             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1178             const char **errmsg ATTRIBUTE_UNUSED)
1179 {
1180   return insn | ((value & 0x1f) << 16) | ((value & 0x3e0) << 6);
1181 }
1182
1183 static long
1184 extract_spr (unsigned long insn,
1185              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1186              int *invalid ATTRIBUTE_UNUSED)
1187 {
1188   return ((insn >> 16) & 0x1f) | ((insn >> 6) & 0x3e0);
1189 }
1190
1191 /* Some dialects have 8 SPRG registers instead of the standard 4.  */
1192 #define ALLOW8_SPRG (PPC_OPCODE_BOOKE | PPC_OPCODE_405)
1193
1194 static unsigned long
1195 insert_sprg (unsigned long insn,
1196              long value,
1197              ppc_cpu_t dialect,
1198              const char **errmsg)
1199 {
1200   if (value > 7
1201       || (value > 3 && (dialect & ALLOW8_SPRG) == 0))
1202     *errmsg = _("invalid sprg number");
1203
1204   /* If this is mfsprg4..7 then use spr 260..263 which can be read in
1205      user mode.  Anything else must use spr 272..279.  */
1206   if (value <= 3 || (insn & 0x100) != 0)
1207     value |= 0x10;
1208
1209   return insn | ((value & 0x17) << 16);
1210 }
1211
1212 static long
1213 extract_sprg (unsigned long insn,
1214               ppc_cpu_t dialect,
1215               int *invalid)
1216 {
1217   unsigned long val = (insn >> 16) & 0x1f;
1218
1219   /* mfsprg can use 260..263 and 272..279.  mtsprg only uses spr 272..279
1220      If not BOOKE, 405 or VLE, then both use only 272..275.  */
1221   if ((val - 0x10 > 3 && (dialect & ALLOW8_SPRG) == 0)
1222       || (val - 0x10 > 7 && (insn & 0x100) != 0)
1223       || val <= 3
1224       || (val & 8) != 0)
1225     *invalid = 1;
1226   return val & 7;
1227 }
1228
1229 /* The TBR field in an XFX instruction.  This is just like SPR, but it
1230    is optional.  */
1231
1232 static unsigned long
1233 insert_tbr (unsigned long insn,
1234             long value,
1235             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1236             const char **errmsg)
1237 {
1238   if (value != 268 && value != 269)
1239     *errmsg = _("invalid tbr number");
1240   return insn | ((value & 0x1f) << 16) | ((value & 0x3e0) << 6);
1241 }
1242
1243 static long
1244 extract_tbr (unsigned long insn,
1245              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1246              int *invalid)
1247 {
1248   long ret;
1249
1250   ret = ((insn >> 16) & 0x1f) | ((insn >> 6) & 0x3e0);
1251   if (ret != 268 && ret != 269)
1252     *invalid = 1;
1253   return ret;
1254 }
1255
1256 /* The XT and XS fields in an XX1 or XX3 form instruction.  This is split.  */
1257
1258 static unsigned long
1259 insert_xt6 (unsigned long insn,
1260             long value,
1261             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1262             const char **errmsg ATTRIBUTE_UNUSED)
1263 {
1264   return insn | ((value & 0x1f) << 21) | ((value & 0x20) >> 5);
1265 }
1266
1267 static long
1268 extract_xt6 (unsigned long insn,
1269              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1270              int *invalid ATTRIBUTE_UNUSED)
1271 {
1272   return ((insn << 5) & 0x20) | ((insn >> 21) & 0x1f);
1273 }
1274
1275 /* The XT and XS fields in an DQ form VSX instruction.  This is split.  */
1276 static unsigned long
1277 insert_xtq6 (unsigned long insn,
1278              long value,
1279              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1280              const char **errmsg ATTRIBUTE_UNUSED)
1281 {
1282   return insn | ((value & 0x1f) << 21) | ((value & 0x20) >> 2);
1283 }
1284
1285 static long
1286 extract_xtq6 (unsigned long insn,
1287               ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1288               int *invalid ATTRIBUTE_UNUSED)
1289 {
1290   return ((insn << 2) & 0x20) | ((insn >> 21) & 0x1f);
1291 }
1292
1293 /* The XA field in an XX3 form instruction.  This is split.  */
1294
1295 static unsigned long
1296 insert_xa6 (unsigned long insn,
1297             long value,
1298             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1299             const char **errmsg ATTRIBUTE_UNUSED)
1300 {
1301   return insn | ((value & 0x1f) << 16) | ((value & 0x20) >> 3);
1302 }
1303
1304 static long
1305 extract_xa6 (unsigned long insn,
1306              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1307              int *invalid ATTRIBUTE_UNUSED)
1308 {
1309   return ((insn << 3) & 0x20) | ((insn >> 16) & 0x1f);
1310 }
1311
1312 /* The XB field in an XX3 form instruction.  This is split.  */
1313
1314 static unsigned long
1315 insert_xb6 (unsigned long insn,
1316             long value,
1317             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1318             const char **errmsg ATTRIBUTE_UNUSED)
1319 {
1320   return insn | ((value & 0x1f) << 11) | ((value & 0x20) >> 4);
1321 }
1322
1323 static long
1324 extract_xb6 (unsigned long insn,
1325              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1326              int *invalid ATTRIBUTE_UNUSED)
1327 {
1328   return ((insn << 4) & 0x20) | ((insn >> 11) & 0x1f);
1329 }
1330
1331 /* The XB field in an XX3 form instruction when it must be the same as
1332    the XA field in the instruction.  This is used for extended
1333    mnemonics like xvmovdp.  This operand is marked FAKE.  The insertion
1334    function just copies the XA field into the XB field, and the
1335    extraction function just checks that the fields are the same.  */
1336
1337 static unsigned long
1338 insert_xb6s (unsigned long insn,
1339              long value ATTRIBUTE_UNUSED,
1340              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1341              const char **errmsg ATTRIBUTE_UNUSED)
1342 {
1343   return insn | (((insn >> 16) & 0x1f) << 11) | (((insn >> 2) & 0x1) << 1);
1344 }
1345
1346 static long
1347 extract_xb6s (unsigned long insn,
1348               ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1349               int *invalid)
1350 {
1351   if ((((insn >> 16) & 0x1f) != ((insn >> 11) & 0x1f))
1352       || (((insn >> 2) & 0x1) != ((insn >> 1) & 0x1)))
1353     *invalid = 1;
1354   return 0;
1355 }
1356
1357 /* The XC field in an XX4 form instruction.  This is split.  */
1358
1359 static unsigned long
1360 insert_xc6 (unsigned long insn,
1361             long value,
1362             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1363             const char **errmsg ATTRIBUTE_UNUSED)
1364 {
1365   return insn | ((value & 0x1f) << 6) | ((value & 0x20) >> 2);
1366 }
1367
1368 static long
1369 extract_xc6 (unsigned long insn,
1370              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1371              int *invalid ATTRIBUTE_UNUSED)
1372 {
1373   return ((insn << 2) & 0x20) | ((insn >> 6) & 0x1f);
1374 }
1375
1376 static unsigned long
1377 insert_dm (unsigned long insn,
1378            long value,
1379            ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1380            const char **errmsg)
1381 {
1382   if (value != 0 && value != 1)
1383     *errmsg = _("invalid constant");
1384   return insn | (((value) ? 3 : 0) << 8);
1385 }
1386
1387 static long
1388 extract_dm (unsigned long insn,
1389             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1390             int *invalid)
1391 {
1392   long value;
1393
1394   value = (insn >> 8) & 3;
1395   if (value != 0 && value != 3)
1396     *invalid = 1;
1397   return (value) ? 1 : 0;
1398 }
1399
1400 /* The VLESIMM field in an I16A form instruction.  This is split.  */
1401
1402 static unsigned long
1403 insert_vlesi (unsigned long insn,
1404               long value,
1405               ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1406               const char **errmsg ATTRIBUTE_UNUSED)
1407 {
1408   return insn | ((value & 0xf800) << 10) | (value & 0x7ff);
1409 }
1410
1411 static long
1412 extract_vlesi (unsigned long insn,
1413                ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1414                int *invalid ATTRIBUTE_UNUSED)
1415 {
1416   long value = ((insn >> 10) & 0xf800) | (insn & 0x7ff);
1417   value = (value ^ 0x8000) - 0x8000;
1418   return value;
1419 }
1420
1421 static unsigned long
1422 insert_vlensi (unsigned long insn,
1423                long value,
1424                ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1425                const char **errmsg ATTRIBUTE_UNUSED)
1426 {
1427   value = -value;
1428   return insn | ((value & 0xf800) << 10) | (value & 0x7ff);
1429 }
1430 static long
1431 extract_vlensi (unsigned long insn,
1432                 ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1433                 int *invalid ATTRIBUTE_UNUSED)
1434 {
1435   long value = ((insn >> 10) & 0xf800) | (insn & 0x7ff);
1436   value = (value ^ 0x8000) - 0x8000;
1437   /* Don't use for disassembly.  */
1438   *invalid = 1;
1439   return -value;
1440 }
1441
1442 /* The VLEUIMM field in an I16A form instruction.  This is split.  */
1443
1444 static unsigned long
1445 insert_vleui (unsigned long insn,
1446               long value,
1447               ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1448               const char **errmsg ATTRIBUTE_UNUSED)
1449 {
1450   return insn | ((value & 0xf800) << 10) | (value & 0x7ff);
1451 }
1452
1453 static long
1454 extract_vleui (unsigned long insn,
1455                ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1456                int *invalid ATTRIBUTE_UNUSED)
1457 {
1458   return ((insn >> 10) & 0xf800) | (insn & 0x7ff);
1459 }
1460
1461 /* The VLEUIMML field in an I16L form instruction.  This is split.  */
1462
1463 static unsigned long
1464 insert_vleil (unsigned long insn,
1465               long value,
1466               ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1467               const char **errmsg ATTRIBUTE_UNUSED)
1468 {
1469   return insn | ((value & 0xf800) << 5) | (value & 0x7ff);
1470 }
1471
1472 static long
1473 extract_vleil (unsigned long insn,
1474                ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1475                int *invalid ATTRIBUTE_UNUSED)
1476 {
1477   return ((insn >> 5) & 0xf800) | (insn & 0x7ff);
1478 }
1479
1480 static unsigned long
1481 insert_evuimm1_ex0 (unsigned long insn,
1482                     long value,
1483                     ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1484                     const char **errmsg)
1485 {
1486   if (value > 0 && value <= 0x1f)
1487     return insn | ((value & 0x1f) << 11);
1488   else
1489     {
1490       *errmsg = _("UIMM = 00000 is illegal");
1491       return 0;
1492     }
1493 }
1494
1495 static long
1496 extract_evuimm1_ex0 (unsigned long insn,
1497                      ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1498                      int *invalid)
1499 {
1500   long value = ((insn >> 11) & 0x1f);
1501   if (value == 0)
1502     *invalid = 1;
1503
1504   return value;
1505 }
1506
1507 static unsigned long
1508 insert_evuimm2_ex0 (unsigned long insn,
1509                     long value,
1510                     ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1511                     const char **errmsg)
1512 {
1513   if (value > 0 && value <= 0x3e)
1514     return insn | ((value & 0x3e) << 10);
1515   else
1516     {
1517       *errmsg = _("UIMM = 00000 is illegal");
1518       return 0;
1519     }
1520 }
1521
1522 static long
1523 extract_evuimm2_ex0 (unsigned long insn,
1524                      ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1525                      int *invalid)
1526 {
1527   long value = ((insn >> 10) & 0x3e);
1528   if (value == 0)
1529     *invalid = 1;
1530
1531   return value;
1532 }
1533
1534 static unsigned long
1535 insert_evuimm4_ex0 (unsigned long insn,
1536                     long value,
1537                     ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1538                     const char **errmsg)
1539 {
1540   if (value > 0 && value <= 0x7c)
1541     return insn | ((value & 0x7c) << 9);
1542   else
1543     {
1544       *errmsg = _("UIMM = 00000 is illegal");
1545       return 0;
1546     }
1547 }
1548
1549 static long
1550 extract_evuimm4_ex0 (unsigned long insn,
1551                      ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1552                      int *invalid)
1553 {
1554   long value = ((insn >> 9) & 0x7c);
1555   if (value == 0)
1556     *invalid = 1;
1557
1558   return value;
1559 }
1560
1561 static unsigned long
1562 insert_evuimm8_ex0 (unsigned long insn,
1563                     long value,
1564                     ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1565                     const char **errmsg)
1566 {
1567   if (value > 0 && value <= 0xf8)
1568     return insn | ((value & 0xf8) << 8);
1569   else
1570     {
1571       *errmsg = _("UIMM = 00000 is illegal");
1572       return 0;
1573     }
1574 }
1575
1576 static long
1577 extract_evuimm8_ex0 (unsigned long insn,
1578                      ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1579                      int *invalid)
1580 {
1581   long value = ((insn >> 8) & 0xf8);
1582   if (value == 0)
1583     *invalid = 1;
1584
1585   return value;
1586 }
1587
1588 static unsigned long
1589 insert_evuimm_lt8 (unsigned long insn,
1590                    long value,
1591                    ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1592                    const char **errmsg)
1593 {
1594   if (value >= 0 && value <= 7)
1595     return insn | ((value & 0x7) << 11);
1596   else
1597     {
1598       *errmsg = _("UIMM values >7 are illegal");
1599       return 0;
1600     }
1601 }
1602
1603 static long
1604 extract_evuimm_lt8 (unsigned long insn,
1605                     ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1606                     int *invalid)
1607 {
1608   long value = ((insn >> 11) & 0x1f);
1609   if (value > 7)
1610     *invalid = 1;
1611
1612   return value;
1613 }
1614
1615 static unsigned long
1616 insert_evuimm_lt16 (unsigned long insn,
1617                     long value,
1618                     ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1619                     const char **errmsg)
1620 {
1621   if (value >= 0 && value <= 15)
1622     return insn | ((value & 0xf) << 11);
1623   else
1624     {
1625       *errmsg = _("UIMM values >15 are illegal");
1626       return 0;
1627     }
1628 }
1629
1630 static long
1631 extract_evuimm_lt16 (unsigned long insn,
1632                      ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1633                      int *invalid)
1634 {
1635   long value = ((insn >> 11) & 0x1f);
1636   if (value > 15)
1637     *invalid = 1;
1638
1639   return value;
1640 }
1641
1642 static unsigned long
1643 insert_rD_rS_even (unsigned long insn,
1644                    long value,
1645                    ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1646                    const char **errmsg)
1647 {
1648   if ((value & 0x1) == 0)
1649     return insn | ((value & 0x1e) << 21);
1650   else
1651     {
1652       *errmsg = _("GPR odd is illegal");
1653       return 0;
1654     }
1655 }
1656
1657 static long
1658 extract_rD_rS_even (unsigned long insn,
1659                     ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1660                     int *invalid)
1661 {
1662   long value = ((insn >> 21) & 0x1f);
1663   if ((value & 0x1) != 0)
1664     *invalid = 1;
1665
1666   return value;
1667 }
1668
1669 static unsigned long
1670 insert_off_lsp (unsigned long insn,
1671                 long value,
1672                 ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1673                 const char **errmsg)
1674 {
1675   if (value > 0 && value <= 0x3)
1676     return insn | (value & 0x3);
1677   else
1678     {
1679       *errmsg = _("invalid offset");
1680       return 0;
1681     }
1682 }
1683
1684 static long
1685 extract_off_lsp (unsigned long insn,
1686                  ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1687                  int *invalid)
1688 {
1689   long value = (insn & 0x3);
1690   if (value == 0)
1691     *invalid = 1;
1692
1693   return value;
1694 }
1695
1696 static unsigned long
1697 insert_off_spe2 (unsigned long insn,
1698                  long value,
1699                  ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1700                  const char **errmsg)
1701 {
1702   if (value > 0 && value <= 0x7)
1703     return insn | (value & 0x7);
1704   else
1705     {
1706       *errmsg = _("invalid offset");
1707       return 0;
1708     }
1709 }
1710
1711 static long
1712 extract_off_spe2 (unsigned long insn,
1713                   ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1714                   int *invalid)
1715 {
1716   long value = (insn & 0x7);
1717   if (value == 0)
1718     *invalid = 1;
1719
1720   return value;
1721 }
1722
1723 static unsigned long
1724 insert_Ddd (unsigned long insn,
1725             long value,
1726             ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1727             const char **errmsg)
1728 {
1729   if (value >= 0 && value <= 0x7)
1730     return insn | ((value & 0x3) << 11) | ((value & 0x4) >> 2);
1731   else
1732     {
1733       *errmsg = _("invalid Ddd value");
1734       return 0;
1735     }
1736 }
1737
1738 static long
1739 extract_Ddd (unsigned long insn,
1740              ppc_cpu_t dialect ATTRIBUTE_UNUSED,
1741              int *invalid ATTRIBUTE_UNUSED)
1742 {
1743   return ((insn >> 11) & 0x3) | ((insn << 2) & 0x4);
1744 }
1745 \f
1746 /* The operands table.
1747
1748    The fields are bitm, shift, insert, extract, flags.
1749
1750    We used to put parens around the various additions, like the one
1751    for BA just below.  However, that caused trouble with feeble
1752    compilers with a limit on depth of a parenthesized expression, like
1753    (reportedly) the compiler in Microsoft Developer Studio 5.  So we
1754    omit the parens, since the macros are never used in a context where
1755    the addition will be ambiguous.  */
1756
1757 const struct powerpc_operand powerpc_operands[] =
1758 {
1759   /* The zero index is used to indicate the end of the list of
1760      operands.  */
1761 #define UNUSED 0
1762   { 0, 0, NULL, NULL, 0 },
1763
1764   /* The BA field in an XL form instruction.  */
1765 #define BA UNUSED + 1
1766   /* The BI field in a B form or XL form instruction.  */
1767 #define BI BA
1768 #define BI_MASK (0x1f << 16)
1769   { 0x1f, 16, NULL, NULL, PPC_OPERAND_CR_BIT },
1770
1771   /* The BA field in an XL form instruction when it must be the same
1772      as the BT field in the same instruction.  */
1773 #define BAT BA + 1
1774   { 0x1f, 16, insert_bat, extract_bat, PPC_OPERAND_FAKE },
1775
1776   /* The BB field in an XL form instruction.  */
1777 #define BB BAT + 1
1778 #define BB_MASK (0x1f << 11)
1779   { 0x1f, 11, NULL, NULL, PPC_OPERAND_CR_BIT },
1780
1781   /* The BB field in an XL form instruction when it must be the same
1782      as the BA field in the same instruction.  */
1783 #define BBA BB + 1
1784   /* The VB field in a VX form instruction when it must be the same
1785      as the VA field in the same instruction.  */
1786 #define VBA BBA
1787   { 0x1f, 11, insert_bba, extract_bba, PPC_OPERAND_FAKE },
1788
1789   /* The BD field in a B form instruction.  The lower two bits are
1790      forced to zero.  */
1791 #define BD BBA + 1
1792   { 0xfffc, 0, NULL, NULL, PPC_OPERAND_RELATIVE | PPC_OPERAND_SIGNED },
1793
1794   /* The BD field in a B form instruction when absolute addressing is
1795      used.  */
1796 #define BDA BD + 1
1797   { 0xfffc, 0, NULL, NULL, PPC_OPERAND_ABSOLUTE | PPC_OPERAND_SIGNED },
1798
1799   /* The BD field in a B form instruction when the - modifier is used.
1800      This sets the y bit of the BO field appropriately.  */
1801 #define BDM BDA + 1
1802   { 0xfffc, 0, insert_bdm, extract_bdm,
1803     PPC_OPERAND_RELATIVE | PPC_OPERAND_SIGNED },
1804
1805   /* The BD field in a B form instruction when the - modifier is used
1806      and absolute address is used.  */
1807 #define BDMA BDM + 1
1808   { 0xfffc, 0, insert_bdm, extract_bdm,
1809     PPC_OPERAND_ABSOLUTE | PPC_OPERAND_SIGNED },
1810
1811   /* The BD field in a B form instruction when the + modifier is used.
1812      This sets the y bit of the BO field appropriately.  */
1813 #define BDP BDMA + 1
1814   { 0xfffc, 0, insert_bdp, extract_bdp,
1815     PPC_OPERAND_RELATIVE | PPC_OPERAND_SIGNED },
1816
1817   /* The BD field in a B form instruction when the + modifier is used
1818      and absolute addressing is used.  */
1819 #define BDPA BDP + 1
1820   { 0xfffc, 0, insert_bdp, extract_bdp,
1821     PPC_OPERAND_ABSOLUTE | PPC_OPERAND_SIGNED },
1822
1823   /* The BF field in an X or XL form instruction.  */
1824 #define BF BDPA + 1
1825   /* The CRFD field in an X form instruction.  */
1826 #define CRFD BF
1827   /* The CRD field in an XL form instruction.  */
1828 #define CRD BF
1829   { 0x7, 23, NULL, NULL, PPC_OPERAND_CR_REG },
1830
1831   /* The BF field in an X or XL form instruction.  */
1832 #define BFF BF + 1
1833   { 0x7, 23, NULL, NULL, 0 },
1834
1835   /* An optional BF field.  This is used for comparison instructions,
1836      in which an omitted BF field is taken as zero.  */
1837 #define OBF BFF + 1
1838   { 0x7, 23, NULL, NULL, PPC_OPERAND_CR_REG | PPC_OPERAND_OPTIONAL },
1839
1840   /* The BFA field in an X or XL form instruction.  */
1841 #define BFA OBF + 1
1842   { 0x7, 18, NULL, NULL, PPC_OPERAND_CR_REG },
1843
1844   /* The BO field in a B form instruction.  Certain values are
1845      illegal.  */
1846 #define BO BFA + 1
1847 #define BO_MASK (0x1f << 21)
1848   { 0x1f, 21, insert_bo, extract_bo, 0 },
1849
1850   /* The BO field in a B form instruction when the + or - modifier is
1851      used.  This is like the BO field, but it must be even.  */
1852 #define BOE BO + 1
1853   { 0x1e, 21, insert_boe, extract_boe, 0 },
1854
1855   /* The RM field in an X form instruction.  */
1856 #define RM BOE + 1
1857 #define DD RM
1858   { 0x3, 11, NULL, NULL, 0 },
1859
1860 #define BH RM + 1
1861   { 0x3, 11, NULL, NULL, PPC_OPERAND_OPTIONAL },
1862
1863   /* The BT field in an X or XL form instruction.  */
1864 #define BT BH + 1
1865   { 0x1f, 21, NULL, NULL, PPC_OPERAND_CR_BIT },
1866
1867   /* The BI16 field in a BD8 form instruction.  */
1868 #define BI16 BT + 1
1869   { 0x3, 8, NULL, NULL, PPC_OPERAND_CR_BIT },
1870
1871   /* The BI32 field in a BD15 form instruction.  */
1872 #define BI32 BI16 + 1
1873   { 0xf, 16, NULL, NULL, PPC_OPERAND_CR_BIT },
1874
1875   /* The BO32 field in a BD15 form instruction.  */
1876 #define BO32 BI32 + 1
1877   { 0x3, 20, NULL, NULL, 0 },
1878
1879   /* The B8 field in a BD8 form instruction.  */
1880 #define B8 BO32 + 1
1881   { 0x1fe, -1, NULL, NULL, PPC_OPERAND_RELATIVE | PPC_OPERAND_SIGNED },
1882
1883   /* The B15 field in a BD15 form instruction.  The lowest bit is
1884      forced to zero.  */
1885 #define B15 B8 + 1
1886   { 0xfffe, 0, NULL, NULL, PPC_OPERAND_RELATIVE | PPC_OPERAND_SIGNED },
1887
1888   /* The B24 field in a BD24 form instruction.  The lowest bit is
1889      forced to zero.  */
1890 #define B24 B15 + 1
1891   { 0x1fffffe, 0, NULL, NULL, PPC_OPERAND_RELATIVE | PPC_OPERAND_SIGNED },
1892
1893   /* The condition register number portion of the BI field in a B form
1894      or XL form instruction.  This is used for the extended
1895      conditional branch mnemonics, which set the lower two bits of the
1896      BI field.  This field is optional.  */
1897 #define CR B24 + 1
1898   { 0x7, 18, NULL, NULL, PPC_OPERAND_CR_REG | PPC_OPERAND_OPTIONAL },
1899
1900   /* The CRB field in an X form instruction.  */
1901 #define CRB CR + 1
1902   /* The MB field in an M form instruction.  */
1903 #define MB CRB
1904 #define MB_MASK (0x1f << 6)
1905   { 0x1f, 6, NULL, NULL, 0 },
1906
1907   /* The CRD32 field in an XL form instruction.  */
1908 #define CRD32 CRB + 1
1909   { 0x3, 21, NULL, NULL, PPC_OPERAND_CR_REG },
1910
1911   /* The CRFS field in an X form instruction.  */
1912 #define CRFS CRD32 + 1
1913   { 0x7, 0, NULL, NULL, PPC_OPERAND_CR_REG },
1914
1915 #define CRS CRFS + 1
1916   { 0x3, 18, NULL, NULL, PPC_OPERAND_CR_REG | PPC_OPERAND_OPTIONAL },
1917
1918   /* The CT field in an X form instruction.  */
1919 #define CT CRS + 1
1920   /* The MO field in an mbar instruction.  */
1921 #define MO CT
1922   { 0x1f, 21, NULL, NULL, PPC_OPERAND_OPTIONAL },
1923
1924   /* The D field in a D form instruction.  This is a displacement off
1925      a register, and implies that the next operand is a register in
1926      parentheses.  */
1927 #define D CT + 1
1928   { 0xffff, 0, NULL, NULL, PPC_OPERAND_PARENS | PPC_OPERAND_SIGNED },
1929
1930   /* The D8 field in a D form instruction.  This is a displacement off
1931      a register, and implies that the next operand is a register in
1932      parentheses.  */
1933 #define D8 D + 1
1934   { 0xff, 0, NULL, NULL, PPC_OPERAND_PARENS | PPC_OPERAND_SIGNED },
1935
1936   /* The DCMX field in an X form instruction.  */
1937 #define DCMX D8 + 1
1938   { 0x7f, 16, NULL, NULL, 0 },
1939
1940   /* The split DCMX field in an X form instruction.  */
1941 #define DCMXS DCMX + 1
1942   { 0x7f, PPC_OPSHIFT_INV, insert_dcmxs, extract_dcmxs, 0 },
1943
1944   /* The DQ field in a DQ form instruction.  This is like D, but the
1945      lower four bits are forced to zero. */
1946 #define DQ DCMXS + 1
1947   { 0xfff0, 0, NULL, NULL,
1948     PPC_OPERAND_PARENS | PPC_OPERAND_SIGNED | PPC_OPERAND_DQ },
1949
1950   /* The DS field in a DS form instruction.  This is like D, but the
1951      lower two bits are forced to zero.  */
1952 #define DS DQ + 1
1953   { 0xfffc, 0, NULL, NULL,
1954     PPC_OPERAND_PARENS | PPC_OPERAND_SIGNED | PPC_OPERAND_DS },
1955
1956   /* The DUIS or BHRBE fields in a XFX form instruction, 10 bits
1957      unsigned imediate */
1958 #define DUIS DS + 1
1959 #define BHRBE DUIS
1960   { 0x3ff, 11, NULL, NULL, 0 },
1961
1962   /* The split D field in a DX form instruction.  */
1963 #define DXD DUIS + 1
1964   { 0xffff, PPC_OPSHIFT_INV, insert_dxd, extract_dxd,
1965     PPC_OPERAND_SIGNED | PPC_OPERAND_SIGNOPT},
1966
1967   /* The split ND field in a DX form instruction.
1968      This is the same as the DX field, only negated.  */
1969 #define NDXD DXD + 1
1970   { 0xffff, PPC_OPSHIFT_INV, insert_dxdn, extract_dxdn,
1971     PPC_OPERAND_NEGATIVE | PPC_OPERAND_SIGNED | PPC_OPERAND_SIGNOPT},
1972
1973   /* The E field in a wrteei instruction.  */
1974   /* And the W bit in the pair singles instructions.  */
1975   /* And the ST field in a VX form instruction.  */
1976 #define E NDXD + 1
1977 #define PSW E
1978 #define ST E
1979   { 0x1, 15, NULL, NULL, 0 },
1980
1981   /* The FL1 field in a POWER SC form instruction.  */
1982 #define FL1 E + 1
1983   /* The U field in an X form instruction.  */
1984 #define U FL1
1985   { 0xf, 12, NULL, NULL, 0 },
1986
1987   /* The FL2 field in a POWER SC form instruction.  */
1988 #define FL2 FL1 + 1
1989   { 0x7, 2, NULL, NULL, 0 },
1990
1991   /* The FLM field in an XFL form instruction.  */
1992 #define FLM FL2 + 1
1993   { 0xff, 17, NULL, NULL, 0 },
1994
1995   /* The FRA field in an X or A form instruction.  */
1996 #define FRA FLM + 1
1997 #define FRA_MASK (0x1f << 16)
1998   { 0x1f, 16, NULL, NULL, PPC_OPERAND_FPR },
1999
2000   /* The FRAp field of DFP instructions.  */
2001 #define FRAp FRA + 1
2002   { 0x1e, 16, NULL, NULL, PPC_OPERAND_FPR },
2003
2004   /* The FRB field in an X or A form instruction.  */
2005 #define FRB FRAp + 1
2006 #define FRB_MASK (0x1f << 11)
2007   { 0x1f, 11, NULL, NULL, PPC_OPERAND_FPR },
2008
2009   /* The FRBp field of DFP instructions.  */
2010 #define FRBp FRB + 1
2011   { 0x1e, 11, NULL, NULL, PPC_OPERAND_FPR },
2012
2013   /* The FRC field in an A form instruction.  */
2014 #define FRC FRBp + 1
2015 #define FRC_MASK (0x1f << 6)
2016   { 0x1f, 6, NULL, NULL, PPC_OPERAND_FPR },
2017
2018   /* The FRS field in an X form instruction or the FRT field in a D, X
2019      or A form instruction.  */
2020 #define FRS FRC + 1
2021 #define FRT FRS
2022   { 0x1f, 21, NULL, NULL, PPC_OPERAND_FPR },
2023
2024   /* The FRSp field of stfdp or the FRTp field of lfdp and DFP
2025      instructions.  */
2026 #define FRSp FRS + 1
2027 #define FRTp FRSp
2028   { 0x1e, 21, NULL, NULL, PPC_OPERAND_FPR },
2029
2030   /* The FXM field in an XFX instruction.  */
2031 #define FXM FRSp + 1
2032   { 0xff, 12, insert_fxm, extract_fxm, 0 },
2033
2034   /* Power4 version for mfcr.  */
2035 #define FXM4 FXM + 1
2036   { 0xff, 12, insert_fxm, extract_fxm,
2037     PPC_OPERAND_OPTIONAL | PPC_OPERAND_OPTIONAL_VALUE},
2038   /* If the FXM4 operand is ommitted, use the sentinel value -1.  */
2039   { -1, -1, NULL, NULL, 0},
2040
2041   /* The IMM20 field in an LI instruction.  */
2042 #define IMM20 FXM4 + 2
2043   { 0xfffff, PPC_OPSHIFT_INV, insert_li20, extract_li20, PPC_OPERAND_SIGNED},
2044
2045   /* The L field in a D or X form instruction.  */
2046 #define L IMM20 + 1
2047   { 0x1, 21, NULL, NULL, 0 },
2048
2049   /* The optional L field in tlbie and tlbiel instructions.  */
2050 #define LOPT L + 1
2051   /* The R field in a HTM X form instruction.  */
2052 #define HTM_R LOPT
2053   { 0x1, 21, NULL, NULL, PPC_OPERAND_OPTIONAL },
2054
2055   /* The optional (for 32-bit) L field in cmp[l][i] instructions.  */
2056 #define L32OPT LOPT + 1
2057   { 0x1, 21, NULL, NULL, PPC_OPERAND_OPTIONAL | PPC_OPERAND_OPTIONAL32 },
2058
2059   /* The L field in dcbf instruction.  */
2060 #define L2OPT L32OPT + 1
2061   { 0x3, 21, NULL, NULL, PPC_OPERAND_OPTIONAL },
2062
2063   /* The LEV field in a POWER SVC / POWER9 SCV form instruction.  */
2064 #define SVC_LEV L2OPT + 1
2065   { 0x7f, 5, NULL, NULL, 0 },
2066
2067   /* The LEV field in an SC form instruction.  */
2068 #define LEV SVC_LEV + 1
2069   { 0x7f, 5, NULL, NULL, PPC_OPERAND_OPTIONAL },
2070
2071   /* The LI field in an I form instruction.  The lower two bits are
2072      forced to zero.  */
2073 #define LI LEV + 1
2074   { 0x3fffffc, 0, NULL, NULL, PPC_OPERAND_RELATIVE | PPC_OPERAND_SIGNED },
2075
2076   /* The LI field in an I form instruction when used as an absolute
2077      address.  */
2078 #define LIA LI + 1
2079   { 0x3fffffc, 0, NULL, NULL, PPC_OPERAND_ABSOLUTE | PPC_OPERAND_SIGNED },
2080
2081   /* The LS or WC field in an X (sync or wait) form instruction.  */
2082 #define LS LIA + 1
2083 #define WC LS
2084   { 0x3, 21, insert_ls, extract_ls, PPC_OPERAND_OPTIONAL },
2085
2086   /* The ME field in an M form instruction.  */
2087 #define ME LS + 1
2088 #define ME_MASK (0x1f << 1)
2089   { 0x1f, 1, NULL, NULL, 0 },
2090
2091   /* The MB and ME fields in an M form instruction expressed a single
2092      operand which is a bitmask indicating which bits to select.  This
2093      is a two operand form using PPC_OPERAND_NEXT.  See the
2094      description in opcode/ppc.h for what this means.  */
2095 #define MBE ME + 1
2096   { 0x1f, 6, NULL, NULL, PPC_OPERAND_OPTIONAL | PPC_OPERAND_NEXT },
2097   { -1, 0, insert_mbe, extract_mbe, 0 },
2098
2099   /* The MB or ME field in an MD or MDS form instruction.  The high
2100      bit is wrapped to the low end.  */
2101 #define MB6 MBE + 2
2102 #define ME6 MB6
2103 #define MB6_MASK (0x3f << 5)
2104   { 0x3f, 5, insert_mb6, extract_mb6, 0 },
2105
2106   /* The NB field in an X form instruction.  The value 32 is stored as
2107      0.  */
2108 #define NB MB6 + 1
2109   { 0x1f, 11, NULL, extract_nb, PPC_OPERAND_PLUS1 },
2110
2111   /* The NBI field in an lswi instruction, which has special value
2112      restrictions.  The value 32 is stored as 0.  */
2113 #define NBI NB + 1
2114   { 0x1f, 11, insert_nbi, extract_nb, PPC_OPERAND_PLUS1 },
2115
2116   /* The NSI field in a D form instruction.  This is the same as the
2117      SI field, only negated.  */
2118 #define NSI NBI + 1
2119   { 0xffff, 0, insert_nsi, extract_nsi,
2120     PPC_OPERAND_NEGATIVE | PPC_OPERAND_SIGNED },
2121
2122   /* The NSI field in a D form instruction when we accept a wide range
2123      of positive values.  */
2124 #define NSISIGNOPT NSI + 1
2125   { 0xffff, 0, insert_nsi, extract_nsi,
2126     PPC_OPERAND_NEGATIVE | PPC_OPERAND_SIGNED | PPC_OPERAND_SIGNOPT },
2127
2128   /* The RA field in an D, DS, DQ, X, XO, M, or MDS form instruction.  */
2129 #define RA NSISIGNOPT + 1
2130 #define RA_MASK (0x1f << 16)
2131   { 0x1f, 16, NULL, NULL, PPC_OPERAND_GPR },
2132
2133   /* As above, but 0 in the RA field means zero, not r0.  */
2134 #define RA0 RA + 1
2135   { 0x1f, 16, NULL, NULL, PPC_OPERAND_GPR_0 },
2136
2137   /* The RA field in the DQ form lq or an lswx instruction, which have
2138      special value restrictions.  */
2139 #define RAQ RA0 + 1
2140 #define RAX RAQ
2141   { 0x1f, 16, insert_raq, extract_raq, PPC_OPERAND_GPR_0 },
2142
2143   /* The RA field in a D or X form instruction which is an updating
2144      load, which means that the RA field may not be zero and may not
2145      equal the RT field.  */
2146 #define RAL RAQ + 1
2147   { 0x1f, 16, insert_ral, extract_ral, PPC_OPERAND_GPR_0 },
2148
2149   /* The RA field in an lmw instruction, which has special value
2150      restrictions.  */
2151 #define RAM RAL + 1
2152   { 0x1f, 16, insert_ram, extract_ram, PPC_OPERAND_GPR_0 },
2153
2154   /* The RA field in a D or X form instruction which is an updating
2155      store or an updating floating point load, which means that the RA
2156      field may not be zero.  */
2157 #define RAS RAM + 1
2158   { 0x1f, 16, insert_ras, extract_ras, PPC_OPERAND_GPR_0 },
2159
2160   /* The RA field of the tlbwe, dccci and iccci instructions,
2161      which are optional.  */
2162 #define RAOPT RAS + 1
2163   { 0x1f, 16, NULL, NULL, PPC_OPERAND_GPR | PPC_OPERAND_OPTIONAL },
2164
2165   /* The RB field in an X, XO, M, or MDS form instruction.  */
2166 #define RB RAOPT + 1
2167 #define RB_MASK (0x1f << 11)
2168   { 0x1f, 11, NULL, NULL, PPC_OPERAND_GPR },
2169
2170   /* The RB field in an X form instruction when it must be the same as
2171      the RS field in the instruction.  This is used for extended
2172      mnemonics like mr.  */
2173 #define RBS RB + 1
2174   { 0x1f, 11, insert_rbs, extract_rbs, PPC_OPERAND_FAKE },
2175
2176   /* The RB field in an lswx instruction, which has special value
2177      restrictions.  */
2178 #define RBX RBS + 1
2179   { 0x1f, 11, insert_rbx, extract_rbx, PPC_OPERAND_GPR },
2180
2181   /* The RB field of the dccci and iccci instructions, which are optional.  */
2182 #define RBOPT RBX + 1
2183   { 0x1f, 11, NULL, NULL, PPC_OPERAND_GPR | PPC_OPERAND_OPTIONAL },
2184
2185   /* The RC register field in an maddld, maddhd or maddhdu instruction.  */
2186 #define RC RBOPT + 1
2187   { 0x1f, 6, NULL, NULL, PPC_OPERAND_GPR },
2188
2189   /* The RS field in a D, DS, X, XFX, XS, M, MD or MDS form
2190      instruction or the RT field in a D, DS, X, XFX or XO form
2191      instruction.  */
2192 #define RS RC + 1
2193 #define RT RS
2194 #define RT_MASK (0x1f << 21)
2195 #define RD RS
2196   { 0x1f, 21, NULL, NULL, PPC_OPERAND_GPR },
2197
2198 #define RD_EVEN RS + 1
2199 #define RS_EVEN RD_EVEN
2200   { 0x1f, 21, insert_rD_rS_even, extract_rD_rS_even, PPC_OPERAND_GPR },
2201
2202   /* The RS and RT fields of the DS form stq and DQ form lq instructions,
2203      which have special value restrictions.  */
2204 #define RSQ RS_EVEN + 1
2205 #define RTQ RSQ
2206 #define Q_MASK (1 << 21)
2207   { 0x1e, 21, NULL, NULL, PPC_OPERAND_GPR },
2208
2209   /* The RS field of the tlbwe instruction, which is optional.  */
2210 #define RSO RSQ + 1
2211 #define RTO RSO
2212   { 0x1f, 21, NULL, NULL, PPC_OPERAND_GPR | PPC_OPERAND_OPTIONAL },
2213
2214   /* The RX field of the SE_RR form instruction.  */
2215 #define RX RSO + 1
2216   { 0x1f, PPC_OPSHIFT_INV, insert_rx, extract_rx, PPC_OPERAND_GPR },
2217
2218   /* The ARX field of the SE_RR form instruction.  */
2219 #define ARX RX + 1
2220   { 0x1f, PPC_OPSHIFT_INV, insert_arx, extract_arx, PPC_OPERAND_GPR },
2221
2222   /* The RY field of the SE_RR form instruction.  */
2223 #define RY ARX + 1
2224 #define RZ RY
2225   { 0x1f, PPC_OPSHIFT_INV, insert_ry, extract_ry, PPC_OPERAND_GPR },
2226
2227   /* The ARY field of the SE_RR form instruction.  */
2228 #define ARY RY + 1
2229   { 0x1f, PPC_OPSHIFT_INV, insert_ary, extract_ary, PPC_OPERAND_GPR },
2230
2231   /* The SCLSCI8 field in a D form instruction.  */
2232 #define SCLSCI8 ARY + 1
2233   { 0xffffffff, PPC_OPSHIFT_INV, insert_sci8, extract_sci8, 0 },
2234
2235   /* The SCLSCI8N field in a D form instruction.  This is the same as the
2236      SCLSCI8 field, only negated.  */
2237 #define SCLSCI8N SCLSCI8 + 1
2238   { 0xffffffff, PPC_OPSHIFT_INV, insert_sci8n, extract_sci8n,
2239     PPC_OPERAND_NEGATIVE | PPC_OPERAND_SIGNED },
2240
2241   /* The SD field of the SD4 form instruction.  */
2242 #define SE_SD SCLSCI8N + 1
2243   { 0xf, 8, NULL, NULL, PPC_OPERAND_PARENS },
2244
2245   /* The SD field of the SD4 form instruction, for halfword.  */
2246 #define SE_SDH SE_SD + 1
2247   { 0x1e, PPC_OPSHIFT_INV, insert_sd4h, extract_sd4h, PPC_OPERAND_PARENS },
2248
2249   /* The SD field of the SD4 form instruction, for word.  */
2250 #define SE_SDW SE_SDH + 1
2251   { 0x3c, PPC_OPSHIFT_INV, insert_sd4w, extract_sd4w, PPC_OPERAND_PARENS },
2252
2253   /* The SH field in an X or M form instruction.  */
2254 #define SH SE_SDW + 1
2255 #define SH_MASK (0x1f << 11)
2256   /* The other UIMM field in a EVX form instruction.  */
2257 #define EVUIMM SH
2258   /* The FC field in an atomic X form instruction.  */
2259 #define FC SH
2260   { 0x1f, 11, NULL, NULL, 0 },
2261
2262 #define EVUIMM_LT8 SH + 1
2263   { 0x1f, 11, insert_evuimm_lt8, extract_evuimm_lt8, 0 },
2264
2265 #define EVUIMM_LT16 EVUIMM_LT8 + 1
2266   { 0x1f, 11, insert_evuimm_lt16, extract_evuimm_lt16, 0 },
2267
2268   /* The SI field in a HTM X form instruction.  */
2269 #define HTM_SI EVUIMM_LT16 + 1
2270   { 0x1f, 11, NULL, NULL, PPC_OPERAND_SIGNED },
2271
2272   /* The SH field in an MD form instruction.  This is split.  */
2273 #define SH6 HTM_SI + 1
2274 #define SH6_MASK ((0x1f << 11) | (1 << 1))
2275   { 0x3f, PPC_OPSHIFT_INV, insert_sh6, extract_sh6, 0 },
2276
2277   /* The SH field of some variants of the tlbre and tlbwe
2278      instructions, and the ELEV field of the e_sc instruction.  */
2279 #define SHO SH6 + 1
2280 #define ELEV SHO
2281   { 0x1f, 11, NULL, NULL, PPC_OPERAND_OPTIONAL },
2282
2283   /* The SI field in a D form instruction.  */
2284 #define SI SHO + 1
2285   { 0xffff, 0, NULL, NULL, PPC_OPERAND_SIGNED },
2286
2287   /* The SI field in a D form instruction when we accept a wide range
2288      of positive values.  */
2289 #define SISIGNOPT SI + 1
2290   { 0xffff, 0, NULL, NULL, PPC_OPERAND_SIGNED | PPC_OPERAND_SIGNOPT },
2291
2292   /* The SI8 field in a D form instruction.  */
2293 #define SI8 SISIGNOPT + 1
2294   { 0xff, 0, NULL, NULL, PPC_OPERAND_SIGNED },
2295
2296   /* The SPR field in an XFX form instruction.  This is flipped--the
2297      lower 5 bits are stored in the upper 5 and vice- versa.  */
2298 #define SPR SI8 + 1
2299 #define PMR SPR
2300 #define TMR SPR
2301 #define SPR_MASK (0x3ff << 11)
2302   { 0x3ff, 11, insert_spr, extract_spr, PPC_OPERAND_SPR },
2303
2304   /* The BAT index number in an XFX form m[ft]ibat[lu] instruction.  */
2305 #define SPRBAT SPR + 1
2306 #define SPRBAT_MASK (0x3 << 17)
2307   { 0x3, 17, NULL, NULL, 0 },
2308
2309   /* The SPRG register number in an XFX form m[ft]sprg instruction.  */
2310 #define SPRG SPRBAT + 1
2311   { 0x1f, 16, insert_sprg, extract_sprg, PPC_OPERAND_SPR },
2312
2313   /* The SR field in an X form instruction.  */
2314 #define SR SPRG + 1
2315   /* The 4-bit UIMM field in a VX form instruction.  */
2316 #define UIMM4 SR
2317   { 0xf, 16, NULL, NULL, 0 },
2318
2319   /* The STRM field in an X AltiVec form instruction.  */
2320 #define STRM SR + 1
2321   /* The T field in a tlbilx form instruction.  */
2322 #define T STRM
2323   /* The L field in wclr instructions.  */
2324 #define L2 STRM
2325   { 0x3, 21, NULL, NULL, 0 },
2326
2327   /* The ESYNC field in an X (sync) form instruction.  */
2328 #define ESYNC STRM + 1
2329   { 0xf, 16, insert_esync, extract_esync, PPC_OPERAND_OPTIONAL },
2330
2331   /* The SV field in a POWER SC form instruction.  */
2332 #define SV ESYNC + 1
2333   { 0x3fff, 2, NULL, NULL, 0 },
2334
2335   /* The TBR field in an XFX form instruction.  This is like the SPR
2336      field, but it is optional.  */
2337 #define TBR SV + 1
2338   { 0x3ff, 11, insert_tbr, extract_tbr,
2339     PPC_OPERAND_SPR | PPC_OPERAND_OPTIONAL | PPC_OPERAND_OPTIONAL_VALUE},
2340   /* If the TBR operand is ommitted, use the value 268.  */
2341   { -1, 268, NULL, NULL, 0},
2342
2343   /* The TO field in a D or X form instruction.  */
2344 #define TO TBR + 2
2345 #define DUI TO
2346 #define TO_MASK (0x1f << 21)
2347   { 0x1f, 21, NULL, NULL, 0 },
2348
2349   /* The UI field in a D form instruction.  */
2350 #define UI TO + 1
2351   { 0xffff, 0, NULL, NULL, 0 },
2352
2353 #define UISIGNOPT UI + 1
2354   { 0xffff, 0, NULL, NULL, PPC_OPERAND_SIGNOPT },
2355
2356   /* The IMM field in an SE_IM5 instruction.  */
2357 #define UI5 UISIGNOPT + 1
2358   { 0x1f, 4, NULL, NULL, 0 },
2359
2360   /* The OIMM field in an SE_OIM5 instruction.  */
2361 #define OIMM5 UI5 + 1
2362   { 0x1f, PPC_OPSHIFT_INV, insert_oimm, extract_oimm, PPC_OPERAND_PLUS1 },
2363
2364   /* The UI7 field in an SE_LI instruction.  */
2365 #define UI7 OIMM5 + 1
2366   { 0x7f, 4, NULL, NULL, 0 },
2367
2368   /* The VA field in a VA, VX or VXR form instruction.  */
2369 #define VA UI7 + 1
2370   { 0x1f, 16, NULL, NULL, PPC_OPERAND_VR },
2371
2372   /* The VB field in a VA, VX or VXR form instruction.  */
2373 #define VB VA + 1
2374   { 0x1f, 11, NULL, NULL, PPC_OPERAND_VR },
2375
2376   /* The VC field in a VA form instruction.  */
2377 #define VC VB + 1
2378   { 0x1f, 6, NULL, NULL, PPC_OPERAND_VR },
2379
2380   /* The VD or VS field in a VA, VX, VXR or X form instruction.  */
2381 #define VD VC + 1
2382 #define VS VD
2383   { 0x1f, 21, NULL, NULL, PPC_OPERAND_VR },
2384
2385   /* The SIMM field in a VX form instruction, and TE in Z form.  */
2386 #define SIMM VD + 1
2387 #define TE SIMM
2388   { 0x1f, 16, NULL, NULL, PPC_OPERAND_SIGNED},
2389
2390   /* The UIMM field in a VX form instruction.  */
2391 #define UIMM SIMM + 1
2392 #define DCTL UIMM
2393   { 0x1f, 16, NULL, NULL, 0 },
2394
2395   /* The 3-bit UIMM field in a VX form instruction.  */
2396 #define UIMM3 UIMM + 1
2397   { 0x7, 16, NULL, NULL, 0 },
2398
2399   /* The 6-bit UIM field in a X form instruction.  */
2400 #define UIM6 UIMM3 + 1
2401   { 0x3f, 16, NULL, NULL, 0 },
2402
2403   /* The SIX field in a VX form instruction.  */
2404 #define SIX UIM6 + 1
2405 #define MMMM SIX
2406   { 0xf, 11, NULL, NULL, 0 },
2407
2408   /* The PS field in a VX form instruction.  */
2409 #define PS SIX + 1
2410   { 0x1, 9, NULL, NULL, 0 },
2411
2412   /* The SHB field in a VA form instruction.  */
2413 #define SHB PS + 1
2414   { 0xf, 6, NULL, NULL, 0 },
2415
2416   /* The other UIMM field in a half word EVX form instruction.  */
2417 #define EVUIMM_1 SHB + 1
2418   { 0x1f, 11, NULL, NULL, PPC_OPERAND_PARENS },
2419
2420 #define EVUIMM_1_EX0 EVUIMM_1 + 1
2421   { 0x1f, 11, insert_evuimm1_ex0, extract_evuimm1_ex0, PPC_OPERAND_PARENS },
2422
2423 #define EVUIMM_2 EVUIMM_1_EX0 + 1
2424   { 0x3e, 10, NULL, NULL, PPC_OPERAND_PARENS },
2425
2426 #define EVUIMM_2_EX0 EVUIMM_2 + 1
2427   { 0x3e, 10, insert_evuimm2_ex0, extract_evuimm2_ex0, PPC_OPERAND_PARENS },
2428
2429   /* The other UIMM field in a word EVX form instruction.  */
2430 #define EVUIMM_4 EVUIMM_2_EX0 + 1
2431   { 0x7c, 9, NULL, NULL, PPC_OPERAND_PARENS },
2432
2433 #define EVUIMM_4_EX0 EVUIMM_4 + 1
2434   { 0x7c, 9, insert_evuimm4_ex0, extract_evuimm4_ex0, PPC_OPERAND_PARENS },
2435
2436   /* The other UIMM field in a double EVX form instruction.  */
2437 #define EVUIMM_8 EVUIMM_4_EX0 + 1
2438   { 0xf8, 8, NULL, NULL, PPC_OPERAND_PARENS },
2439
2440 #define EVUIMM_8_EX0 EVUIMM_8 + 1
2441   { 0xf8, 8, insert_evuimm8_ex0, extract_evuimm8_ex0, PPC_OPERAND_PARENS },
2442
2443   /* The WS or DRM field in an X form instruction.  */
2444 #define WS EVUIMM_8_EX0 + 1
2445 #define DRM WS
2446   /* The NNN field in a VX form instruction for SPE2  */
2447 #define NNN WS
2448   { 0x7, 11, NULL, NULL, 0 },
2449
2450   /* PowerPC paired singles extensions.  */
2451   /* W bit in the pair singles instructions for x type instructions.  */
2452 #define PSWM WS + 1
2453   /* The BO16 field in a BD8 form instruction.  */
2454 #define BO16 PSWM
2455   {  0x1, 10, 0, 0, 0 },
2456
2457   /* IDX bits for quantization in the pair singles instructions.  */
2458 #define PSQ PSWM + 1
2459   {  0x7, 12, 0, 0, PPC_OPERAND_GQR },
2460
2461   /* IDX bits for quantization in the pair singles x-type instructions.  */
2462 #define PSQM PSQ + 1
2463   {  0x7, 7, 0, 0, PPC_OPERAND_GQR },
2464
2465   /* Smaller D field for quantization in the pair singles instructions.  */
2466 #define PSD PSQM + 1
2467   {  0xfff, 0, 0, 0,  PPC_OPERAND_PARENS | PPC_OPERAND_SIGNED },
2468
2469   /* The L field in an mtmsrd or A form instruction or R or W in an
2470      X form.  */
2471 #define A_L PSD + 1
2472 #define W A_L
2473 #define X_R A_L
2474   { 0x1, 16, NULL, NULL, PPC_OPERAND_OPTIONAL },
2475
2476   /* The RMC or CY field in a Z23 form instruction.  */
2477 #define RMC A_L + 1
2478 #define CY RMC
2479   { 0x3, 9, NULL, NULL, 0 },
2480
2481 #define R RMC + 1
2482   { 0x1, 16, NULL, NULL, 0 },
2483
2484 #define RIC R + 1
2485   { 0x3, 18, NULL, NULL, PPC_OPERAND_OPTIONAL },
2486
2487 #define PRS RIC + 1
2488   { 0x1, 17, NULL, NULL, PPC_OPERAND_OPTIONAL },
2489
2490 #define SP PRS + 1
2491   { 0x3, 19, NULL, NULL, 0 },
2492
2493 #define S SP + 1
2494   { 0x1, 20, NULL, NULL, 0 },
2495
2496   /* The S field in a XL form instruction.  */
2497 #define SXL S + 1
2498   { 0x1, 11, NULL, NULL, PPC_OPERAND_OPTIONAL | PPC_OPERAND_OPTIONAL_VALUE},
2499   /* If the SXL operand is ommitted, use the value 1.  */
2500   { -1, 1, NULL, NULL, 0},
2501
2502   /* SH field starting at bit position 16.  */
2503 #define SH16 SXL + 2
2504   /* The DCM and DGM fields in a Z form instruction.  */
2505 #define DCM SH16
2506 #define DGM DCM
2507   { 0x3f, 10, NULL, NULL, 0 },
2508
2509   /* The EH field in larx instruction.  */
2510 #define EH SH16 + 1
2511   { 0x1, 0, NULL, NULL, PPC_OPERAND_OPTIONAL },
2512
2513   /* The L field in an mtfsf or XFL form instruction.  */
2514   /* The A field in a HTM X form instruction.  */
2515 #define XFL_L EH + 1
2516 #define HTM_A XFL_L
2517   { 0x1, 25, NULL, NULL, PPC_OPERAND_OPTIONAL},
2518
2519   /* Xilinx APU related masks and macros */
2520 #define FCRT XFL_L + 1
2521 #define FCRT_MASK (0x1f << 21)
2522   { 0x1f, 21, 0, 0, PPC_OPERAND_FCR },
2523
2524   /* Xilinx FSL related masks and macros */
2525 #define FSL FCRT + 1
2526 #define FSL_MASK (0x1f << 11)
2527   { 0x1f, 11, 0, 0, PPC_OPERAND_FSL },
2528
2529   /* Xilinx UDI related masks and macros */
2530 #define URT FSL + 1
2531   { 0x1f, 21, 0, 0, PPC_OPERAND_UDI },
2532
2533 #define URA URT + 1
2534   { 0x1f, 16, 0, 0, PPC_OPERAND_UDI },
2535
2536 #define URB URA + 1
2537   { 0x1f, 11, 0, 0, PPC_OPERAND_UDI },
2538
2539 #define URC URB + 1
2540   { 0x1f, 6, 0, 0, PPC_OPERAND_UDI },
2541
2542   /* The VLESIMM field in a D form instruction.  */
2543 #define VLESIMM URC + 1
2544   { 0xffff, PPC_OPSHIFT_INV, insert_vlesi, extract_vlesi,
2545     PPC_OPERAND_SIGNED | PPC_OPERAND_SIGNOPT },
2546
2547   /* The VLENSIMM field in a D form instruction.  */
2548 #define VLENSIMM VLESIMM + 1
2549   { 0xffff, PPC_OPSHIFT_INV, insert_vlensi, extract_vlensi,
2550     PPC_OPERAND_NEGATIVE | PPC_OPERAND_SIGNED | PPC_OPERAND_SIGNOPT },
2551
2552   /* The VLEUIMM field in a D form instruction.  */
2553 #define VLEUIMM VLENSIMM + 1
2554   { 0xffff, PPC_OPSHIFT_INV, insert_vleui, extract_vleui, 0 },
2555
2556   /* The VLEUIMML field in a D form instruction.  */
2557 #define VLEUIMML VLEUIMM + 1
2558   { 0xffff, PPC_OPSHIFT_INV, insert_vleil, extract_vleil, 0 },
2559
2560   /* The XT and XS fields in an XX1 or XX3 form instruction.  This is
2561      split.  */
2562 #define XS6 VLEUIMML + 1
2563 #define XT6 XS6
2564   { 0x3f, PPC_OPSHIFT_INV, insert_xt6, extract_xt6, PPC_OPERAND_VSR },
2565
2566   /* The XT and XS fields in an DQ form VSX instruction.  This is split.  */
2567 #define XSQ6 XT6 + 1
2568 #define XTQ6 XSQ6
2569   { 0x3f, PPC_OPSHIFT_INV, insert_xtq6, extract_xtq6, PPC_OPERAND_VSR },
2570
2571   /* The XA field in an XX3 form instruction.  This is split.  */
2572 #define XA6 XTQ6 + 1
2573   { 0x3f, PPC_OPSHIFT_INV, insert_xa6, extract_xa6, PPC_OPERAND_VSR },
2574
2575   /* The XB field in an XX2 or XX3 form instruction.  This is split.  */
2576 #define XB6 XA6 + 1
2577   { 0x3f, PPC_OPSHIFT_INV, insert_xb6, extract_xb6, PPC_OPERAND_VSR },
2578
2579   /* The XB field in an XX3 form instruction when it must be the same as
2580      the XA field in the instruction.  This is used in extended mnemonics
2581      like xvmovdp.  This is split.  */
2582 #define XB6S XB6 + 1
2583   { 0x3f, PPC_OPSHIFT_INV, insert_xb6s, extract_xb6s, PPC_OPERAND_FAKE },
2584
2585   /* The XC field in an XX4 form instruction.  This is split.  */
2586 #define XC6 XB6S + 1
2587   { 0x3f, PPC_OPSHIFT_INV, insert_xc6, extract_xc6, PPC_OPERAND_VSR },
2588
2589   /* The DM or SHW field in an XX3 form instruction.  */
2590 #define DM XC6 + 1
2591 #define SHW DM
2592   { 0x3, 8, NULL, NULL, 0 },
2593
2594   /* The DM field in an extended mnemonic XX3 form instruction.  */
2595 #define DMEX DM + 1
2596   { 0x3, 8, insert_dm, extract_dm, 0 },
2597
2598   /* The UIM field in an XX2 form instruction.  */
2599 #define UIM DMEX + 1
2600   /* The 2-bit UIMM field in a VX form instruction.  */
2601 #define UIMM2 UIM
2602   /* The 2-bit L field in a darn instruction.  */
2603 #define LRAND UIM
2604   { 0x3, 16, NULL, NULL, 0 },
2605
2606 #define ERAT_T UIM + 1
2607   { 0x7, 21, NULL, NULL, 0 },
2608
2609 #define IH ERAT_T + 1
2610   { 0x7, 21, NULL, NULL, PPC_OPERAND_OPTIONAL },
2611
2612   /* The 8-bit IMM8 field in a XX1 form instruction.  */
2613 #define IMM8 IH + 1
2614   { 0xff, 11, NULL, NULL, PPC_OPERAND_SIGNOPT },
2615
2616 #define VX_OFF IMM8 + 1
2617   { 0x3, 0, insert_off_lsp, extract_off_lsp, 0 },
2618
2619 #define VX_OFF_SPE2 VX_OFF + 1
2620   { 0x7, 0, insert_off_spe2, extract_off_spe2, 0 },
2621
2622 #define BBB VX_OFF_SPE2 + 1
2623   { 0x7, 13, NULL, NULL, 0 },
2624
2625 #define DDD BBB + 1
2626 #define VX_MASK_DDD  (VX_MASK & ~0x1)
2627   { 0x7, PPC_OPSHIFT_INV, insert_Ddd, extract_Ddd, 0 },
2628
2629 #define HH DDD + 1
2630   { 0x3, 13, NULL, NULL, 0 },
2631 };
2632
2633 const unsigned int num_powerpc_operands = (sizeof (powerpc_operands)
2634                                            / sizeof (powerpc_operands[0]));
2635 \f
2636 /* Macros used to form opcodes.  */
2637
2638 /* The main opcode.  */
2639 #define OP(x) ((((unsigned long)(x)) & 0x3f) << 26)
2640 #define OP_MASK OP (0x3f)
2641
2642 /* The main opcode combined with a trap code in the TO field of a D
2643    form instruction.  Used for extended mnemonics for the trap
2644    instructions.  */
2645 #define OPTO(x,to) (OP (x) | ((((unsigned long)(to)) & 0x1f) << 21))
2646 #define OPTO_MASK (OP_MASK | TO_MASK)
2647
2648 /* The main opcode combined with a comparison size bit in the L field
2649    of a D form or X form instruction.  Used for extended mnemonics for
2650    the comparison instructions.  */
2651 #define OPL(x,l) (OP (x) | ((((unsigned long)(l)) & 1) << 21))
2652 #define OPL_MASK OPL (0x3f,1)
2653
2654 /* The main opcode combined with an update code in D form instruction.
2655    Used for extended mnemonics for VLE memory instructions.  */
2656 #define OPVUP(x,vup) (OP (x) | ((((unsigned long)(vup)) & 0xff) << 8))
2657 #define OPVUP_MASK OPVUP (0x3f,  0xff)
2658
2659 /* The main opcode combined with an update code and the RT fields
2660    specified in D form instruction.  Used for VLE volatile context
2661    save/restore instructions.  */
2662 #define OPVUPRT(x,vup,rt)                       \
2663   (OPVUP (x, vup)                               \
2664    | ((((unsigned long)(rt)) & 0x1f) << 21))
2665 #define OPVUPRT_MASK OPVUPRT (0x3f, 0xff, 0x1f)
2666
2667 /* An A form instruction.  */
2668 #define A(op, xop, rc)                          \
2669   (OP (op)                                      \
2670    | ((((unsigned long)(xop)) & 0x1f) << 1)     \
2671    | (((unsigned long)(rc)) & 1))
2672 #define A_MASK A (0x3f, 0x1f, 1)
2673
2674 /* An A_MASK with the FRB field fixed.  */
2675 #define AFRB_MASK (A_MASK | FRB_MASK)
2676
2677 /* An A_MASK with the FRC field fixed.  */
2678 #define AFRC_MASK (A_MASK | FRC_MASK)
2679
2680 /* An A_MASK with the FRA and FRC fields fixed.  */
2681 #define AFRAFRC_MASK (A_MASK | FRA_MASK | FRC_MASK)
2682
2683 /* An AFRAFRC_MASK, but with L bit clear.  */
2684 #define AFRALFRC_MASK (AFRAFRC_MASK & ~((unsigned long) 1 << 16))
2685
2686 /* A B form instruction.  */
2687 #define B(op, aa, lk)                           \
2688   (OP (op)                                      \
2689    | ((((unsigned long)(aa)) & 1) << 1)         \
2690    | ((lk) & 1))
2691 #define B_MASK B (0x3f, 1, 1)
2692
2693 /* A BD8 form instruction.  This is a 16-bit instruction.  */
2694 #define BD8(op, aa, lk)                         \
2695   (((((unsigned long)(op)) & 0x3f) << 10)       \
2696    | (((aa) & 1) << 9)                          \
2697    | (((lk) & 1) << 8))
2698 #define BD8_MASK BD8 (0x3f, 1, 1)
2699
2700 /* Another BD8 form instruction.  This is a 16-bit instruction.  */
2701 #define BD8IO(op) ((((unsigned long)(op)) & 0x1f) << 11)
2702 #define BD8IO_MASK BD8IO (0x1f)
2703
2704 /* A BD8 form instruction for simplified mnemonics.  */
2705 #define EBD8IO(op, bo, bi) (BD8IO ((op)) | ((bo) << 10) | ((bi) << 8))
2706 /* A mask that excludes BO32 and BI32.  */
2707 #define EBD8IO1_MASK 0xf800
2708 /* A mask that includes BO32 and excludes BI32.  */
2709 #define EBD8IO2_MASK 0xfc00
2710 /* A mask that include BO32 AND BI32.  */
2711 #define EBD8IO3_MASK 0xff00
2712
2713 /* A BD15 form instruction.  */
2714 #define BD15(op, aa, lk)                        \
2715   (OP (op)                                      \
2716    | ((((unsigned long)(aa)) & 0xf) << 22)      \
2717    | ((lk) & 1))
2718 #define BD15_MASK BD15 (0x3f, 0xf, 1)
2719
2720 /* A BD15 form instruction for extended conditional branch mnemonics.  */
2721 #define EBD15(op, aa, bo, lk)                   \
2722   (((op) & 0x3f) << 26)                         \
2723   | (((aa) & 0xf) << 22)                        \
2724   | (((bo) & 0x3) << 20)                        \
2725   | ((lk) & 1)
2726 #define EBD15_MASK 0xfff00001
2727
2728 /* A BD15 form instruction for extended conditional branch mnemonics
2729    with BI.  */
2730 #define EBD15BI(op, aa, bo, bi, lk)             \
2731   ((((op) & 0x3f) << 26)                        \
2732    | (((aa) & 0xf) << 22)                       \
2733    | (((bo) & 0x3) << 20)                       \
2734    | (((bi) & 0x3) << 16)                       \
2735    | ((lk) & 1))
2736
2737 #define EBD15BI_MASK  0xfff30001
2738
2739 /* A BD24 form instruction.  */
2740 #define BD24(op, aa, lk)                        \
2741   (OP (op)                                      \
2742    | ((((unsigned long)(aa)) & 1) << 25)        \
2743    | ((lk) & 1))
2744 #define BD24_MASK BD24 (0x3f, 1, 1)
2745
2746 /* A B form instruction setting the BO field.  */
2747 #define BBO(op, bo, aa, lk)                     \
2748   (B ((op), (aa), (lk))                         \
2749    | ((((unsigned long)(bo)) & 0x1f) << 21))
2750 #define BBO_MASK BBO (0x3f, 0x1f, 1, 1)
2751
2752 /* A BBO_MASK with the y bit of the BO field removed.  This permits
2753    matching a conditional branch regardless of the setting of the y
2754    bit.  Similarly for the 'at' bits used for power4 branch hints.  */
2755 #define Y_MASK   (((unsigned long) 1) << 21)
2756 #define AT1_MASK (((unsigned long) 3) << 21)
2757 #define AT2_MASK (((unsigned long) 9) << 21)
2758 #define BBOY_MASK  (BBO_MASK &~ Y_MASK)
2759 #define BBOAT_MASK (BBO_MASK &~ AT1_MASK)
2760
2761 /* A B form instruction setting the BO field and the condition bits of
2762    the BI field.  */
2763 #define BBOCB(op, bo, cb, aa, lk) \
2764   (BBO ((op), (bo), (aa), (lk)) | ((((unsigned long)(cb)) & 0x3) << 16))
2765 #define BBOCB_MASK BBOCB (0x3f, 0x1f, 0x3, 1, 1)
2766
2767 /* A BBOCB_MASK with the y bit of the BO field removed.  */
2768 #define BBOYCB_MASK (BBOCB_MASK &~ Y_MASK)
2769 #define BBOATCB_MASK (BBOCB_MASK &~ AT1_MASK)
2770 #define BBOAT2CB_MASK (BBOCB_MASK &~ AT2_MASK)
2771
2772 /* A BBOYCB_MASK in which the BI field is fixed.  */
2773 #define BBOYBI_MASK (BBOYCB_MASK | BI_MASK)
2774 #define BBOATBI_MASK (BBOAT2CB_MASK | BI_MASK)
2775
2776 /* A VLE C form instruction.  */
2777 #define C_LK(x, lk) (((((unsigned long)(x)) & 0x7fff) << 1) | ((lk) & 1))
2778 #define C_LK_MASK C_LK(0x7fff, 1)
2779 #define C(x) ((((unsigned long)(x)) & 0xffff))
2780 #define C_MASK C(0xffff)
2781
2782 /* An Context form instruction.  */
2783 #define CTX(op, xop)   (OP (op) | (((unsigned long)(xop)) & 0x7))
2784 #define CTX_MASK CTX(0x3f, 0x7)
2785
2786 /* An User Context form instruction.  */
2787 #define UCTX(op, xop)  (OP (op) | (((unsigned long)(xop)) & 0x1f))
2788 #define UCTX_MASK UCTX(0x3f, 0x1f)
2789
2790 /* The main opcode mask with the RA field clear.  */
2791 #define DRA_MASK (OP_MASK | RA_MASK)
2792
2793 /* A DQ form VSX instruction.  */
2794 #define DQX(op, xop) (OP (op) | ((xop) & 0x7))
2795 #define DQX_MASK DQX (0x3f, 7)
2796
2797 /* A DS form instruction.  */
2798 #define DSO(op, xop) (OP (op) | ((xop) & 0x3))
2799 #define DS_MASK DSO (0x3f, 3)
2800
2801 /* An DX form instruction.  */
2802 #define DX(op, xop) (OP (op) | ((((unsigned long)(xop)) & 0x1f) << 1))
2803 #define DX_MASK DX (0x3f, 0x1f)
2804 /* An DX form instruction with the D bits specified.  */
2805 #define NODX_MASK (DX_MASK | 0x1fffc1)
2806
2807 /* An EVSEL form instruction.  */
2808 #define EVSEL(op, xop) (OP (op) | (((unsigned long)(xop)) & 0xff) << 3)
2809 #define EVSEL_MASK EVSEL(0x3f, 0xff)
2810
2811 /* An IA16 form instruction.  */
2812 #define IA16(op, xop) (OP (op) | (((unsigned long)(xop)) & 0x1f) << 11)
2813 #define IA16_MASK IA16(0x3f, 0x1f)
2814
2815 /* An I16A form instruction.  */
2816 #define I16A(op, xop) (OP (op) | (((unsigned long)(xop)) & 0x1f) << 11)
2817 #define I16A_MASK I16A(0x3f, 0x1f)
2818
2819 /* An I16L form instruction.  */
2820 #define I16L(op, xop) (OP (op) | (((unsigned long)(xop)) & 0x1f) << 11)
2821 #define I16L_MASK I16L(0x3f, 0x1f)
2822
2823 /* An IM7 form instruction.  */
2824 #define IM7(op) ((((unsigned long)(op)) & 0x1f) << 11)
2825 #define IM7_MASK IM7(0x1f)
2826
2827 /* An M form instruction.  */
2828 #define M(op, rc) (OP (op) | ((rc) & 1))
2829 #define M_MASK M (0x3f, 1)
2830
2831 /* An LI20 form instruction.  */
2832 #define LI20(op, xop) (OP (op) | (((unsigned long)(xop)) & 0x1) << 15)
2833 #define LI20_MASK LI20(0x3f, 0x1)
2834
2835 /* An M form instruction with the ME field specified.  */
2836 #define MME(op, me, rc)                         \
2837   (M ((op), (rc))                               \
2838    | ((((unsigned long)(me)) & 0x1f) << 1))
2839
2840 /* An M_MASK with the MB and ME fields fixed.  */
2841 #define MMBME_MASK (M_MASK | MB_MASK | ME_MASK)
2842
2843 /* An M_MASK with the SH and ME fields fixed.  */
2844 #define MSHME_MASK (M_MASK | SH_MASK | ME_MASK)
2845
2846 /* An MD form instruction.  */
2847 #define MD(op, xop, rc)                         \
2848   (OP (op)                                      \
2849    | ((((unsigned long)(xop)) & 0x7) << 2)      \
2850    | ((rc) & 1))
2851 #define MD_MASK MD (0x3f, 0x7, 1)
2852
2853 /* An MD_MASK with the MB field fixed.  */
2854 #define MDMB_MASK (MD_MASK | MB6_MASK)
2855
2856 /* An MD_MASK with the SH field fixed.  */
2857 #define MDSH_MASK (MD_MASK | SH6_MASK)
2858
2859 /* An MDS form instruction.  */
2860 #define MDS(op, xop, rc)                        \
2861   (OP (op)                                      \
2862    | ((((unsigned long)(xop)) & 0xf) << 1)      \
2863    | ((rc) & 1))
2864 #define MDS_MASK MDS (0x3f, 0xf, 1)
2865
2866 /* An MDS_MASK with the MB field fixed.  */
2867 #define MDSMB_MASK (MDS_MASK | MB6_MASK)
2868
2869 /* An SC form instruction.  */
2870 #define SC(op, sa, lk)                          \
2871   (OP (op)                                      \
2872    | ((((unsigned long)(sa)) & 1) << 1)         \
2873    | ((lk) & 1))
2874 #define SC_MASK                                 \
2875   (OP_MASK                                      \
2876    | (((unsigned long) 0x3ff) << 16)            \
2877    | (((unsigned long) 1) << 1)                 \
2878    | 1)
2879
2880 /* An SCI8 form instruction.  */
2881 #define SCI8(op, xop) (OP (op) | ((((unsigned long)(xop)) & 0x1f) << 11))
2882 #define SCI8_MASK SCI8(0x3f, 0x1f)
2883
2884 /* An SCI8 form instruction.  */
2885 #define SCI8BF(op, fop, xop)                    \
2886   (OP (op)                                      \
2887    | ((((unsigned long)(xop)) & 0x1f) << 11)    \
2888    | (((fop) & 7) << 23))
2889 #define SCI8BF_MASK SCI8BF(0x3f, 7, 0x1f)
2890
2891 /* An SD4 form instruction.  This is a 16-bit instruction.  */
2892 #define SD4(op) ((((unsigned long)(op)) & 0xf) << 12)
2893 #define SD4_MASK SD4(0xf)
2894
2895 /* An SE_IM5 form instruction.  This is a 16-bit instruction.  */
2896 #define SE_IM5(op, xop)                         \
2897   (((((unsigned long)(op)) & 0x3f) << 10)       \
2898    | (((xop) & 0x1) << 9))
2899 #define SE_IM5_MASK SE_IM5(0x3f, 1)
2900
2901 /* An SE_R form instruction.  This is a 16-bit instruction.  */
2902 #define SE_R(op, xop)                           \
2903   (((((unsigned long)(op)) & 0x3f) << 10)       \
2904    | (((xop) & 0x3f) << 4))
2905 #define SE_R_MASK SE_R(0x3f, 0x3f)
2906
2907 /* An SE_RR form instruction.  This is a 16-bit instruction.  */
2908 #define SE_RR(op, xop)                          \
2909   (((((unsigned long)(op)) & 0x3f) << 10)       \
2910    | (((xop) & 0x3) << 8))
2911 #define SE_RR_MASK SE_RR(0x3f, 3)
2912
2913 /* A VX form instruction.  */
2914 #define VX(op, xop) (OP (op) | (((unsigned long)(xop)) & 0x7ff))
2915
2916 /* The mask for an VX form instruction.  */
2917 #define VX_MASK VX(0x3f, 0x7ff)
2918
2919 /* A VX LSP form instruction.  */
2920 #define VX_LSP(op, xop) (OP (op) | (((unsigned long)(xop)) & 0xffff))
2921
2922 /* The mask for an VX LSP form instruction.  */
2923 #define VX_LSP_MASK     VX_LSP(0x3f, 0xffff)
2924 #define VX_LSP_OFF_MASK VX_LSP(0x3f, 0x7fc)
2925
2926 /* Additional format of VX SPE2 form instruction.   */
2927 #define VX_RA_CONST(op, xop, bits11_15)                 \
2928   (OP (op)                                              \
2929    | (((unsigned long)(bits11_15) & 0x1f) << 16)        \
2930    | (((unsigned long)(xop)) & 0x7ff))
2931 #define VX_RA_CONST_MASK VX_RA_CONST(0x3f, 0x7ff, 0x1f)
2932
2933 #define VX_RB_CONST(op, xop, bits16_20)                 \
2934   (OP (op)                                              \
2935    | (((unsigned long)(bits16_20) & 0x1f) << 11)        \
2936    | (((unsigned long)(xop)) & 0x7ff))
2937 #define VX_RB_CONST_MASK VX_RB_CONST(0x3f, 0x7ff, 0x1f)
2938
2939 #define VX_OFF_SPE2_MASK VX(0x3f, 0x7f8)
2940
2941 #define VX_SPE_CRFD(op, xop, bits9_10)                  \
2942   (OP (op)                                              \
2943    | (((unsigned long)(bits9_10) & 0x3) << 21)          \
2944    | (((unsigned long)(xop)) & 0x7ff))
2945 #define VX_SPE_CRFD_MASK VX_SPE_CRFD(0x3f, 0x7ff, 0x3)
2946
2947 #define VX_SPE2_CLR(op, xop, bit16)                     \
2948   (OP (op)                                              \
2949    | (((unsigned long)(bit16) & 0x1) << 15)             \
2950    | (((unsigned long)(xop)) & 0x7ff))
2951 #define VX_SPE2_CLR_MASK VX_SPE2_CLR(0x3f, 0x7ff, 0x1)
2952
2953 #define VX_SPE2_SPLATB(op, xop, bits19_20)              \
2954   (OP (op)                                              \
2955    | (((unsigned long)(bits19_20) & 0x3) << 11)         \
2956    | (((unsigned long)(xop)) & 0x7ff))
2957 #define VX_SPE2_SPLATB_MASK VX_SPE2_SPLATB(0x3f, 0x7ff, 0x3)
2958
2959 #define VX_SPE2_OCTET(op, xop, bits16_17)               \
2960   (OP (op)                                              \
2961    | (((unsigned long)(bits16_17) & 0x3) << 14)         \
2962    | (((unsigned long)(xop)) & 0x7ff))
2963 #define VX_SPE2_OCTET_MASK VX_SPE2_OCTET(0x3f, 0x7ff, 0x7)
2964
2965 #define VX_SPE2_DDHH(op, xop, bit16)                    \
2966   (OP (op)                                              \
2967    | (((unsigned long)(bit16) & 0x1) << 15)             \
2968    | (((unsigned long)(xop)) & 0x7ff))
2969 #define VX_SPE2_DDHH_MASK VX_SPE2_DDHH(0x3f, 0x7ff, 0x1)
2970
2971 #define VX_SPE2_HH(op, xop, bit16, bits19_20)           \
2972   (OP (op)                                              \
2973    | (((unsigned long)(bit16) & 0x1) << 15)             \
2974    | (((unsigned long)(bits19_20) & 0x3) << 11) \
2975    | (((unsigned long)(xop)) & 0x7ff))
2976 #define VX_SPE2_HH_MASK VX_SPE2_HH(0x3f, 0x7ff, 0x1, 0x3)
2977
2978 #define VX_SPE2_EVMAR(op, xop)                          \
2979   (OP (op)                                              \
2980    | ((unsigned long)(0x1) << 11)                       \
2981    | (((unsigned long)(xop)) & 0x7ff))
2982 #define VX_SPE2_EVMAR_MASK                              \
2983   (VX_SPE2_EVMAR(0x3f, 0x7ff)                           \
2984    | ((unsigned long)(0x1) << 11))
2985
2986 /* A VX_MASK with the VA field fixed.  */
2987 #define VXVA_MASK (VX_MASK | (0x1f << 16))
2988
2989 /* A VX_MASK with the VB field fixed.  */
2990 #define VXVB_MASK (VX_MASK | (0x1f << 11))
2991
2992 /* A VX_MASK with the VA and VB fields fixed.  */
2993 #define VXVAVB_MASK (VX_MASK | (0x1f << 16) | (0x1f << 11))
2994
2995 /* A VX_MASK with the VD and VA fields fixed.  */
2996 #define VXVDVA_MASK (VX_MASK | (0x1f << 21) | (0x1f << 16))
2997
2998 /* A VX_MASK with a UIMM4 field.  */
2999 #define VXUIMM4_MASK (VX_MASK | (0x1 << 20))
3000
3001 /* A VX_MASK with a UIMM3 field.  */
3002 #define VXUIMM3_MASK (VX_MASK | (0x3 << 19))
3003
3004 /* A VX_MASK with a UIMM2 field.  */
3005 #define VXUIMM2_MASK (VX_MASK | (0x7 << 18))
3006
3007 /* A VX_MASK with a PS field.  */
3008 #define VXPS_MASK (VX_MASK & ~(0x1 << 9))
3009
3010 /* A VX_MASK with the VA field fixed with a PS field.  */
3011 #define VXVAPS_MASK ((VX_MASK | (0x1f << 16)) & ~(0x1 << 9))
3012
3013 /* A VA form instruction.  */
3014 #define VXA(op, xop) (OP (op) | (((unsigned long)(xop)) & 0x03f))
3015
3016 /* The mask for an VA form instruction.  */
3017 #define VXA_MASK VXA(0x3f, 0x3f)
3018
3019 /* A VXA_MASK with a SHB field.  */
3020 #define VXASHB_MASK (VXA_MASK | (1 << 10))
3021
3022 /* A VXR form instruction.  */
3023 #define VXR(op, xop, rc)                        \
3024   (OP (op)                                      \
3025    | (((rc) & 1) << 10)                         \
3026    | (((unsigned long)(xop)) & 0x3ff))
3027
3028 /* The mask for a VXR form instruction.  */
3029 #define VXR_MASK VXR(0x3f, 0x3ff, 1)
3030
3031 /* A VX form instruction with a VA tertiary opcode.  */
3032 #define VXVA(op, xop, vaop) (VX(op,xop) | (((vaop) & 0x1f) << 16))
3033
3034 #define VXASH(op, xop) (OP (op) | ((((unsigned long)(xop)) & 0x1f) << 1))
3035 #define VXASH_MASK VXASH (0x3f, 0x1f)
3036
3037 /* An X form instruction.  */
3038 #define X(op, xop) (OP (op) | ((((unsigned long)(xop)) & 0x3ff) << 1))
3039
3040 /* A X form instruction for Quad-Precision FP Instructions.  */
3041 #define XVA(op, xop, vaop) (X(op,xop) | (((vaop) & 0x1f) << 16))
3042
3043 /* An EX form instruction.  */
3044 #define EX(op, xop) (OP (op) | (((unsigned long)(xop)) & 0x7ff))
3045
3046 /* The mask for an EX form instruction.  */
3047 #define EX_MASK EX (0x3f, 0x7ff)
3048
3049 /* An XX2 form instruction.  */
3050 #define XX2(op, xop) (OP (op) | ((((unsigned long)(xop)) & 0x1ff) << 2))
3051
3052 /* A XX2 form instruction with the VA bits specified.  */
3053 #define XX2VA(op, xop, vaop) (XX2(op,xop) | (((vaop) & 0x1f) << 16))
3054
3055 /* An XX3 form instruction.  */
3056 #define XX3(op, xop) (OP (op) | ((((unsigned long)(xop)) & 0xff) << 3))
3057
3058 /* An XX3 form instruction with the RC bit specified.  */
3059 #define XX3RC(op, xop, rc)                      \
3060   (OP (op)                                      \
3061    | (((rc) & 1) << 10)                         \
3062    | ((((unsigned long)(xop)) & 0x7f) << 3))
3063
3064 /* An XX4 form instruction.  */
3065 #define XX4(op, xop) (OP (op) | ((((unsigned long)(xop)) & 0x3) << 4))
3066
3067 /* A Z form instruction.  */
3068 #define Z(op, xop) (OP (op) | ((((unsigned long)(xop)) & 0x1ff) << 1))
3069
3070 /* An X form instruction with the RC bit specified.  */
3071 #define XRC(op, xop, rc) (X ((op), (xop)) | ((rc) & 1))
3072
3073 /* A X form instruction for Quad-Precision FP Instructions with RC bit.  */
3074 #define XVARC(op, xop, vaop, rc) (XVA ((op), (xop), (vaop)) | ((rc) & 1))
3075
3076 /* An X form instruction with the RA bits specified as two ops.  */
3077 #define XMMF(op, xop, mop0, mop1)               \
3078   (X ((op), (xop))                              \
3079    | ((mop0) & 3) << 19                         \
3080    | ((mop1) & 7) << 16)
3081
3082 /* A Z form instruction with the RC bit specified.  */
3083 #define ZRC(op, xop, rc) (Z ((op), (xop)) | ((rc) & 1))
3084
3085 /* The mask for an X form instruction.  */
3086 #define X_MASK XRC (0x3f, 0x3ff, 1)
3087
3088 /* The mask for an X form instruction with the BF bits specified.  */
3089 #define XBF_MASK (X_MASK | (3 << 21))
3090
3091 /* An X form wait instruction with everything filled in except the WC
3092    field.  */
3093 #define XWC_MASK (XRC (0x3f, 0x3ff, 1) | (7 << 23) | RA_MASK | RB_MASK)
3094
3095 /* The mask for an XX1 form instruction.  */
3096 #define XX1_MASK X (0x3f, 0x3ff)
3097
3098 /* An XX1_MASK with the RB field fixed.  */
3099 #define XX1RB_MASK (XX1_MASK | RB_MASK)
3100
3101 /* The mask for an XX2 form instruction.  */
3102 #define XX2_MASK (XX2 (0x3f, 0x1ff) | (0x1f << 16))
3103
3104 /* The mask for an XX2 form instruction with the UIM bits specified.  */
3105 #define XX2UIM_MASK (XX2 (0x3f, 0x1ff) | (7 << 18))
3106
3107 /* The mask for an XX2 form instruction with the 4 UIM bits specified.  */
3108 #define XX2UIM4_MASK (XX2 (0x3f, 0x1ff) | (1 << 20))
3109
3110 /* The mask for an XX2 form instruction with the BF bits specified.  */
3111 #define XX2BF_MASK (XX2_MASK | (3 << 21) | (1))
3112
3113 /* The mask for an XX2 form instruction with the BF and DCMX bits
3114    specified.  */
3115 #define XX2BFD_MASK (XX2 (0x3f, 0x1ff) | 1)
3116
3117 /* The mask for an XX2 form instruction with a split DCMX bits
3118    specified.  */
3119 #define XX2DCMXS_MASK XX2 (0x3f, 0x1ee)
3120
3121 /* The mask for an XX3 form instruction.  */
3122 #define XX3_MASK XX3 (0x3f, 0xff)
3123
3124 /* The mask for an XX3 form instruction with the BF bits specified.  */
3125 #define XX3BF_MASK (XX3 (0x3f, 0xff) | (3 << 21) | (1))
3126
3127 /* The mask for an XX3 form instruction with the DM or SHW bits
3128    specified.  */
3129 #define XX3DM_MASK (XX3 (0x3f, 0x1f) | (1 << 10))
3130 #define XX3SHW_MASK XX3DM_MASK
3131
3132 /* The mask for an XX4 form instruction.  */
3133 #define XX4_MASK XX4 (0x3f, 0x3)
3134
3135 /* An X form wait instruction with everything filled in except the WC
3136    field.  */
3137 #define XWC_MASK (XRC (0x3f, 0x3ff, 1) | (7 << 23) | RA_MASK | RB_MASK)
3138
3139 /* The mask for an XMMF form instruction.  */
3140 #define XMMF_MASK (XMMF (0x3f, 0x3ff, 3, 7) | (1))
3141
3142 /* The mask for a Z form instruction.  */
3143 #define Z_MASK ZRC (0x3f, 0x1ff, 1)
3144 #define Z2_MASK ZRC (0x3f, 0xff, 1)
3145
3146 /* An X_MASK with the RA/VA field fixed.  */
3147 #define XRA_MASK (X_MASK | RA_MASK)
3148 #define XVA_MASK XRA_MASK
3149
3150 /* An XRA_MASK with the A_L/W field clear.  */
3151 #define XWRA_MASK (XRA_MASK & ~((unsigned long) 1 << 16))
3152 #define XRLA_MASK XWRA_MASK
3153
3154 /* An X_MASK with the RB field fixed.  */
3155 #define XRB_MASK (X_MASK | RB_MASK)
3156
3157 /* An X_MASK with the RT field fixed.  */
3158 #define XRT_MASK (X_MASK | RT_MASK)
3159
3160 /* An XRT_MASK mask with the L bits clear.  */
3161 #define XLRT_MASK (XRT_MASK & ~((unsigned long) 0x3 << 21))
3162
3163 /* An X_MASK with the RA and RB fields fixed.  */
3164 #define XRARB_MASK (X_MASK | RA_MASK | RB_MASK)
3165
3166 /* An XBF_MASK with the RA and RB fields fixed.  */
3167 #define XBFRARB_MASK (XBF_MASK | RA_MASK | RB_MASK)
3168
3169 /* An XRARB_MASK, but with the L bit clear.  */
3170 #define XRLARB_MASK (XRARB_MASK & ~((unsigned long) 1 << 16))
3171
3172 /* An XRARB_MASK, but with the L bits in a darn instruction clear.  */
3173 #define XLRAND_MASK (XRARB_MASK & ~((unsigned long) 3 << 16))
3174
3175 /* An X_MASK with the RT and RA fields fixed.  */
3176 #define XRTRA_MASK (X_MASK | RT_MASK | RA_MASK)
3177
3178 /* An X_MASK with the RT and RB fields fixed.  */
3179 #define XRTRB_MASK (X_MASK | RT_MASK | RB_MASK)
3180
3181 /* An XRTRA_MASK, but with L bit clear.  */
3182 #define XRTLRA_MASK (XRTRA_MASK & ~((unsigned long) 1 << 21))
3183
3184 /* An X_MASK with the RT, RA and RB fields fixed.  */
3185 #define XRTRARB_MASK (X_MASK | RT_MASK | RA_MASK | RB_MASK)
3186
3187 /* An XRTRARB_MASK, but with L bit clear.  */
3188 #define XRTLRARB_MASK (XRTRARB_MASK & ~((unsigned long) 1 << 21))
3189
3190 /* An XRTRARB_MASK, but with A bit clear.  */
3191 #define XRTARARB_MASK (XRTRARB_MASK & ~((unsigned long) 1 << 25))
3192
3193 /* An XRTRARB_MASK, but with BF bits clear.  */
3194 #define XRTBFRARB_MASK (XRTRARB_MASK & ~((unsigned long) 7 << 23))
3195
3196 /* An X form instruction with the L bit specified.  */
3197 #define XOPL(op, xop, l)                        \
3198   (X ((op), (xop))                              \
3199    | ((((unsigned long)(l)) & 1) << 21))
3200
3201 /* An X form instruction with the L bits specified.  */
3202 #define XOPL2(op, xop, l)                       \
3203   (X ((op), (xop))                              \
3204    | ((((unsigned long)(l)) & 3) << 21))
3205
3206 /* An X form instruction with the L bit and RC bit specified.  */
3207 #define XRCL(op, xop, l, rc)                    \
3208   (XRC ((op), (xop), (rc))                      \
3209    | ((((unsigned long)(l)) & 1) << 21))
3210
3211 /* An X form instruction with RT fields specified */
3212 #define XRT(op, xop, rt)                        \
3213   (X ((op), (xop))                              \
3214    | ((((unsigned long)(rt)) & 0x1f) << 21))
3215
3216 /* An X form instruction with RT and RA fields specified */
3217 #define XRTRA(op, xop, rt, ra)                  \
3218   (X ((op), (xop))                              \
3219    | ((((unsigned long)(rt)) & 0x1f) << 21)     \
3220    | ((((unsigned long)(ra)) & 0x1f) << 16))
3221
3222 /* The mask for an X form comparison instruction.  */
3223 #define XCMP_MASK (X_MASK | (((unsigned long)1) << 22))
3224
3225 /* The mask for an X form comparison instruction with the L field
3226    fixed.  */
3227 #define XCMPL_MASK (XCMP_MASK | (((unsigned long)1) << 21))
3228
3229 /* An X form trap instruction with the TO field specified.  */
3230 #define XTO(op, xop, to)                        \
3231   (X ((op), (xop))                              \
3232    | ((((unsigned long)(to)) & 0x1f) << 21))
3233 #define XTO_MASK (X_MASK | TO_MASK)
3234
3235 /* An X form tlb instruction with the SH field specified.  */
3236 #define XTLB(op, xop, sh)                       \
3237   (X ((op), (xop))                              \
3238    | ((((unsigned long)(sh)) & 0x1f) << 11))
3239 #define XTLB_MASK (X_MASK | SH_MASK)
3240
3241 /* An X form sync instruction.  */
3242 #define XSYNC(op, xop, l)                       \
3243   (X ((op), (xop))                              \
3244    | ((((unsigned long)(l)) & 3) << 21))
3245
3246 /* An X form sync instruction with everything filled in except the LS
3247    field.  */
3248 #define XSYNC_MASK (0xff9fffff)
3249
3250 /* An X form sync instruction with everything filled in except the L
3251    and E fields.  */
3252 #define XSYNCLE_MASK (0xff90ffff)
3253
3254 /* An X_MASK, but with the EH bit clear.  */
3255 #define XEH_MASK (X_MASK & ~((unsigned long )1))
3256
3257 /* An X form AltiVec dss instruction.  */
3258 #define XDSS(op, xop, a) (X ((op), (xop)) | ((((unsigned long)(a)) & 1) << 25))
3259 #define XDSS_MASK XDSS(0x3f, 0x3ff, 1)
3260
3261 /* An XFL form instruction.  */
3262 #define XFL(op, xop, rc)                        \
3263   (OP (op)                                      \
3264    | ((((unsigned long)(xop)) & 0x3ff) << 1)    \
3265    | (((unsigned long)(rc)) & 1))
3266 #define XFL_MASK XFL (0x3f, 0x3ff, 1)
3267
3268 /* An X form isel instruction.  */
3269 #define XISEL(op, xop)  (OP (op) | ((((unsigned long)(xop)) & 0x1f) << 1))
3270 #define XISEL_MASK      XISEL(0x3f, 0x1f)
3271
3272 /* An XL form instruction with the LK field set to 0.  */
3273 #define XL(op, xop) (OP (op) | ((((unsigned long)(xop)) & 0x3ff) << 1))
3274
3275 /* An XL form instruction which uses the LK field.  */
3276 #define XLLK(op, xop, lk) (XL ((op), (xop)) | ((lk) & 1))
3277
3278 /* The mask for an XL form instruction.  */
3279 #define XL_MASK XLLK (0x3f, 0x3ff, 1)
3280
3281 /* An XL_MASK with the RT, RA and RB fields fixed, but S bit clear.  */
3282 #define XLS_MASK ((XL_MASK | RT_MASK | RA_MASK | RB_MASK) & ~(1 << 11))
3283
3284 /* An XL form instruction which explicitly sets the BO field.  */
3285 #define XLO(op, bo, xop, lk) \
3286   (XLLK ((op), (xop), (lk)) | ((((unsigned long)(bo)) & 0x1f) << 21))
3287 #define XLO_MASK (XL_MASK | BO_MASK)
3288
3289 /* An XL form instruction which explicitly sets the y bit of the BO
3290    field.  */
3291 #define XLYLK(op, xop, y, lk)                   \
3292   (XLLK ((op), (xop), (lk))                     \
3293    | ((((unsigned long)(y)) & 1) << 21))
3294 #define XLYLK_MASK (XL_MASK | Y_MASK)
3295
3296 /* An XL form instruction which sets the BO field and the condition
3297    bits of the BI field.  */
3298 #define XLOCB(op, bo, cb, xop, lk) \
3299   (XLO ((op), (bo), (xop), (lk)) | ((((unsigned long)(cb)) & 3) << 16))
3300 #define XLOCB_MASK XLOCB (0x3f, 0x1f, 0x3, 0x3ff, 1)
3301
3302 /* An XL_MASK or XLYLK_MASK or XLOCB_MASK with the BB field fixed.  */
3303 #define XLBB_MASK (XL_MASK | BB_MASK)
3304 #define XLYBB_MASK (XLYLK_MASK | BB_MASK)
3305 #define XLBOCBBB_MASK (XLOCB_MASK | BB_MASK)
3306
3307 /* A mask for branch instructions using the BH field.  */
3308 #define XLBH_MASK (XL_MASK | (0x1c << 11))
3309
3310 /* An XL_MASK with the BO and BB fields fixed.  */
3311 #define XLBOBB_MASK (XL_MASK | BO_MASK | BB_MASK)
3312
3313 /* An XL_MASK with the BO, BI and BB fields fixed.  */
3314 #define XLBOBIBB_MASK (XL_MASK | BO_MASK | BI_MASK | BB_MASK)
3315
3316 /* An X form mbar instruction with MO field.  */
3317 #define XMBAR(op, xop, mo)                      \
3318   (X ((op), (xop))                              \
3319    | ((((unsigned long)(mo)) & 1) << 21))
3320
3321 /* An XO form instruction.  */
3322 #define XO(op, xop, oe, rc)                     \
3323   (OP (op)                                      \
3324    | ((((unsigned long)(xop)) & 0x1ff) << 1)    \
3325    | ((((unsigned long)(oe)) & 1) << 10)        \
3326    | (((unsigned long)(rc)) & 1))
3327 #define XO_MASK XO (0x3f, 0x1ff, 1, 1)
3328
3329 /* An XO_MASK with the RB field fixed.  */
3330 #define XORB_MASK (XO_MASK | RB_MASK)
3331
3332 /* An XOPS form instruction for paired singles.  */
3333 #define XOPS(op, xop, rc)                       \
3334   (OP (op)                                      \
3335    | ((((unsigned long)(xop)) & 0x3ff) << 1)    \
3336    | (((unsigned long)(rc)) & 1))
3337 #define XOPS_MASK XOPS (0x3f, 0x3ff, 1)
3338
3339
3340 /* An XS form instruction.  */
3341 #define XS(op, xop, rc)                         \
3342   (OP (op)                                      \
3343    | ((((unsigned long)(xop)) & 0x1ff) << 2)    \
3344    | (((unsigned long)(rc)) & 1))
3345 #define XS_MASK XS (0x3f, 0x1ff, 1)
3346
3347 /* A mask for the FXM version of an XFX form instruction.  */
3348 #define XFXFXM_MASK (X_MASK | (1 << 11) | (1 << 20))
3349
3350 /* An XFX form instruction with the FXM field filled in.  */
3351 #define XFXM(op, xop, fxm, p4)                  \
3352   (X ((op), (xop))                              \
3353    | ((((unsigned long)(fxm)) & 0xff) << 12)    \
3354    | ((unsigned long)(p4) << 20))
3355
3356 /* An XFX form instruction with the SPR field filled in.  */
3357 #define XSPR(op, xop, spr)                      \
3358   (X ((op), (xop))                              \
3359    | ((((unsigned long)(spr)) & 0x1f) << 16)    \
3360    | ((((unsigned long)(spr)) & 0x3e0) << 6))
3361 #define XSPR_MASK (X_MASK | SPR_MASK)
3362
3363 /* An XFX form instruction with the SPR field filled in except for the
3364    SPRBAT field.  */
3365 #define XSPRBAT_MASK (XSPR_MASK &~ SPRBAT_MASK)
3366
3367 /* An XFX form instruction with the SPR field filled in except for the
3368    SPRG field.  */
3369 #define XSPRG_MASK (XSPR_MASK & ~(0x1f << 16))
3370
3371 /* An X form instruction with everything filled in except the E field.  */
3372 #define XE_MASK (0xffff7fff)
3373
3374 /* An X form user context instruction.  */
3375 #define XUC(op, xop)  (OP (op) | (((unsigned long)(xop)) & 0x1f))
3376 #define XUC_MASK      XUC(0x3f, 0x1f)
3377
3378 /* An XW form instruction.  */
3379 #define XW(op, xop, rc)                         \
3380   (OP (op)                                      \
3381    | ((((unsigned long)(xop)) & 0x3f) << 1)     \
3382    | ((rc) & 1))
3383 /* The mask for a G form instruction. rc not supported at present.  */
3384 #define XW_MASK XW (0x3f, 0x3f, 0)
3385
3386 /* An APU form instruction.  */
3387 #define APU(op, xop, rc)                        \
3388   (OP (op)                                      \
3389    | (((unsigned long)(xop)) & 0x3ff) << 1      \
3390    | ((rc) & 1))
3391
3392 /* The mask for an APU form instruction.  */
3393 #define APU_MASK APU (0x3f, 0x3ff, 1)
3394 #define APU_RT_MASK (APU_MASK | RT_MASK)
3395 #define APU_RA_MASK (APU_MASK | RA_MASK)
3396
3397 /* The BO encodings used in extended conditional branch mnemonics.  */
3398 #define BODNZF  (0x0)
3399 #define BODNZFP (0x1)
3400 #define BODZF   (0x2)
3401 #define BODZFP  (0x3)
3402 #define BODNZT  (0x8)
3403 #define BODNZTP (0x9)
3404 #define BODZT   (0xa)
3405 #define BODZTP  (0xb)
3406
3407 #define BOF     (0x4)
3408 #define BOFP    (0x5)
3409 #define BOFM4   (0x6)
3410 #define BOFP4   (0x7)
3411 #define BOT     (0xc)
3412 #define BOTP    (0xd)
3413 #define BOTM4   (0xe)
3414 #define BOTP4   (0xf)
3415
3416 #define BODNZ   (0x10)
3417 #define BODNZP  (0x11)
3418 #define BODZ    (0x12)
3419 #define BODZP   (0x13)
3420 #define BODNZM4 (0x18)
3421 #define BODNZP4 (0x19)
3422 #define BODZM4  (0x1a)
3423 #define BODZP4  (0x1b)
3424
3425 #define BOU     (0x14)
3426
3427 /* The BO16 encodings used in extended VLE conditional branch mnemonics.  */
3428 #define BO16F   (0x0)
3429 #define BO16T   (0x1)
3430
3431 /* The BO32 encodings used in extended VLE conditional branch mnemonics.  */
3432 #define BO32F   (0x0)
3433 #define BO32T   (0x1)
3434 #define BO32DNZ (0x2)
3435 #define BO32DZ  (0x3)
3436
3437 /* The BI condition bit encodings used in extended conditional branch
3438    mnemonics.  */
3439 #define CBLT    (0)
3440 #define CBGT    (1)
3441 #define CBEQ    (2)
3442 #define CBSO    (3)
3443
3444 /* The TO encodings used in extended trap mnemonics.  */
3445 #define TOLGT   (0x1)
3446 #define TOLLT   (0x2)
3447 #define TOEQ    (0x4)
3448 #define TOLGE   (0x5)
3449 #define TOLNL   (0x5)
3450 #define TOLLE   (0x6)
3451 #define TOLNG   (0x6)
3452 #define TOGT    (0x8)
3453 #define TOGE    (0xc)
3454 #define TONL    (0xc)
3455 #define TOLT    (0x10)
3456 #define TOLE    (0x14)
3457 #define TONG    (0x14)
3458 #define TONE    (0x18)
3459 #define TOU     (0x1f)
3460 \f
3461 /* Smaller names for the flags so each entry in the opcodes table will
3462    fit on a single line.  */
3463 #undef  PPC
3464 #define PPC     PPC_OPCODE_PPC
3465 #define PPCCOM  PPC_OPCODE_PPC | PPC_OPCODE_COMMON
3466 #define POWER4  PPC_OPCODE_POWER4
3467 #define POWER5  PPC_OPCODE_POWER5
3468 #define POWER6  PPC_OPCODE_POWER6
3469 #define POWER7  PPC_OPCODE_POWER7
3470 #define POWER8  PPC_OPCODE_POWER8
3471 #define POWER9  PPC_OPCODE_POWER9
3472 #define CELL    PPC_OPCODE_CELL
3473 #define PPC64   PPC_OPCODE_64 | PPC_OPCODE_64_BRIDGE
3474 #define NON32   (PPC_OPCODE_64 | PPC_OPCODE_POWER4      \
3475                  | PPC_OPCODE_EFS | PPC_OPCODE_E500MC | PPC_OPCODE_TITAN)
3476 #define PPC403  PPC_OPCODE_403
3477 #define PPC405  PPC_OPCODE_405
3478 #define PPC440  PPC_OPCODE_440
3479 #define PPC464  PPC440
3480 #define PPC476  PPC_OPCODE_476
3481 #define PPC750  PPC_OPCODE_750
3482 #define PPC7450 PPC_OPCODE_7450
3483 #define PPC860  PPC_OPCODE_860
3484 #define PPCPS   PPC_OPCODE_PPCPS
3485 #define PPCVEC  PPC_OPCODE_ALTIVEC
3486 #define PPCVEC2 (PPC_OPCODE_POWER8 | PPC_OPCODE_E6500)
3487 #define PPCVEC3 PPC_OPCODE_POWER9
3488 #define PPCVSX  PPC_OPCODE_VSX
3489 #define PPCVSX2 PPC_OPCODE_POWER8
3490 #define PPCVSX3 PPC_OPCODE_POWER9
3491 #define POWER   PPC_OPCODE_POWER
3492 #define POWER2  PPC_OPCODE_POWER | PPC_OPCODE_POWER2
3493 #define PWR2COM PPC_OPCODE_POWER | PPC_OPCODE_POWER2 | PPC_OPCODE_COMMON
3494 #define PPCPWR2 (PPC_OPCODE_PPC | PPC_OPCODE_POWER | PPC_OPCODE_POWER2 \
3495                  | PPC_OPCODE_COMMON)
3496 #define COM     PPC_OPCODE_POWER | PPC_OPCODE_PPC | PPC_OPCODE_COMMON
3497 #define M601    PPC_OPCODE_POWER | PPC_OPCODE_601
3498 #define PWRCOM  PPC_OPCODE_POWER | PPC_OPCODE_601 | PPC_OPCODE_COMMON
3499 #define MFDEC1  PPC_OPCODE_POWER
3500 #define MFDEC2  (PPC_OPCODE_PPC | PPC_OPCODE_601 | PPC_OPCODE_BOOKE \
3501                  | PPC_OPCODE_TITAN)
3502 #define BOOKE   PPC_OPCODE_BOOKE
3503 #define NO371   PPC_OPCODE_BOOKE | PPC_OPCODE_PPCPS | PPC_OPCODE_EFS
3504 #define PPCE300 PPC_OPCODE_E300
3505 #define PPCSPE  PPC_OPCODE_SPE
3506 #define PPCSPE2 PPC_OPCODE_SPE2
3507 #define PPCISEL PPC_OPCODE_ISEL
3508 #define PPCEFS  PPC_OPCODE_EFS
3509 #define PPCEFS2 PPC_OPCODE_EFS2
3510 #define PPCBRLK PPC_OPCODE_BRLOCK
3511 #define PPCPMR  PPC_OPCODE_PMR
3512 #define PPCTMR  PPC_OPCODE_TMR
3513 #define PPCCHLK PPC_OPCODE_CACHELCK
3514 #define PPCRFMCI        PPC_OPCODE_RFMCI
3515 #define E500MC  PPC_OPCODE_E500MC
3516 #define PPCA2   PPC_OPCODE_A2
3517 #define TITAN   PPC_OPCODE_TITAN
3518 #define MULHW   PPC_OPCODE_405 | PPC_OPCODE_440 | PPC_OPCODE_476 | TITAN
3519 #define E500    PPC_OPCODE_E500
3520 #define E6500   PPC_OPCODE_E6500
3521 #define PPCVLE  PPC_OPCODE_VLE
3522 #define PPCHTM  PPC_OPCODE_POWER8
3523 #define E200Z4  PPC_OPCODE_E200Z4
3524 #define PPCLSP  PPC_OPCODE_LSP
3525 /* The list of embedded processors that use the embedded operand ordering
3526    for the 3 operand dcbt and dcbtst instructions.  */
3527 #define DCBT_EO (PPC_OPCODE_E500 | PPC_OPCODE_E500MC | PPC_OPCODE_476 \
3528                  | PPC_OPCODE_A2)
3529
3530
3531 \f
3532 /* The opcode table.
3533
3534    The format of the opcode table is:
3535
3536    NAME         OPCODE          MASK         FLAGS      ANTI            {OPERANDS}
3537
3538    NAME is the name of the instruction.
3539    OPCODE is the instruction opcode.
3540    MASK is the opcode mask; this is used to tell the disassembler
3541      which bits in the actual opcode must match OPCODE.
3542    FLAGS are flags indicating which processors support the instruction.
3543    ANTI indicates which processors don't support the instruction.
3544    OPERANDS is the list of operands.
3545
3546    The disassembler reads the table in order and prints the first
3547    instruction which matches, so this table is sorted to put more
3548    specific instructions before more general instructions.
3549
3550    This table must be sorted by major opcode.  Please try to keep it
3551    vaguely sorted within major opcode too, except of course where
3552    constrained otherwise by disassembler operation.  */
3553
3554 const struct powerpc_opcode powerpc_opcodes[] = {
3555 {"attn",        X(0,256),       X_MASK,   POWER4|PPCA2, PPC476|PPCVLE,  {0}},
3556 {"tdlgti",      OPTO(2,TOLGT),  OPTO_MASK,   PPC64,     PPCVLE,         {RA, SI}},
3557 {"tdllti",      OPTO(2,TOLLT),  OPTO_MASK,   PPC64,     PPCVLE,         {RA, SI}},
3558 {"tdeqi",       OPTO(2,TOEQ),   OPTO_MASK,   PPC64,     PPCVLE,         {RA, SI}},
3559 {"tdlgei",      OPTO(2,TOLGE),  OPTO_MASK,   PPC64,     PPCVLE,         {RA, SI}},
3560 {"tdlnli",      OPTO(2,TOLNL),  OPTO_MASK,   PPC64,     PPCVLE,         {RA, SI}},
3561 {"tdllei",      OPTO(2,TOLLE),  OPTO_MASK,   PPC64,     PPCVLE,         {RA, SI}},
3562 {"tdlngi",      OPTO(2,TOLNG),  OPTO_MASK,   PPC64,     PPCVLE,         {RA, SI}},
3563 {"tdgti",       OPTO(2,TOGT),   OPTO_MASK,   PPC64,     PPCVLE,         {RA, SI}},
3564 {"tdgei",       OPTO(2,TOGE),   OPTO_MASK,   PPC64,     PPCVLE,         {RA, SI}},
3565 {"tdnli",       OPTO(2,TONL),   OPTO_MASK,   PPC64,     PPCVLE,         {RA, SI}},
3566 {"tdlti",       OPTO(2,TOLT),   OPTO_MASK,   PPC64,     PPCVLE,         {RA, SI}},
3567 {"tdlei",       OPTO(2,TOLE),   OPTO_MASK,   PPC64,     PPCVLE,         {RA, SI}},
3568 {"tdngi",       OPTO(2,TONG),   OPTO_MASK,   PPC64,     PPCVLE,         {RA, SI}},
3569 {"tdnei",       OPTO(2,TONE),   OPTO_MASK,   PPC64,     PPCVLE,         {RA, SI}},
3570 {"tdui",        OPTO(2,TOU),    OPTO_MASK,   PPC64,     PPCVLE,         {RA, SI}},
3571 {"tdi",         OP(2),          OP_MASK,     PPC64,     PPCVLE,         {TO, RA, SI}},
3572
3573 {"twlgti",      OPTO(3,TOLGT),  OPTO_MASK,   PPCCOM,    PPCVLE,         {RA, SI}},
3574 {"tlgti",       OPTO(3,TOLGT),  OPTO_MASK,   PWRCOM,    PPCVLE,         {RA, SI}},
3575 {"twllti",      OPTO(3,TOLLT),  OPTO_MASK,   PPCCOM,    PPCVLE,         {RA, SI}},
3576 {"tllti",       OPTO(3,TOLLT),  OPTO_MASK,   PWRCOM,    PPCVLE,         {RA, SI}},
3577 {"tweqi",       OPTO(3,TOEQ),   OPTO_MASK,   PPCCOM,    PPCVLE,         {RA, SI}},
3578 {"teqi",        OPTO(3,TOEQ),   OPTO_MASK,   PWRCOM,    PPCVLE,         {RA, SI}},
3579 {"twlgei",      OPTO(3,TOLGE),  OPTO_MASK,   PPCCOM,    PPCVLE,         {RA, SI}},
3580 {"tlgei",       OPTO(3,TOLGE),  OPTO_MASK,   PWRCOM,    PPCVLE,         {RA, SI}},
3581 {"twlnli",      OPTO(3,TOLNL),  OPTO_MASK,   PPCCOM,    PPCVLE,         {RA, SI}},
3582 {"tlnli",       OPTO(3,TOLNL),  OPTO_MASK,   PWRCOM,    PPCVLE,         {RA, SI}},
3583 {"twllei",      OPTO(3,TOLLE),  OPTO_MASK,   PPCCOM,    PPCVLE,         {RA, SI}},
3584 {"tllei",       OPTO(3,TOLLE),  OPTO_MASK,   PWRCOM,    PPCVLE,         {RA, SI}},
3585 {"twlngi",      OPTO(3,TOLNG),  OPTO_MASK,   PPCCOM,    PPCVLE,         {RA, SI}},
3586 {"tlngi",       OPTO(3,TOLNG),  OPTO_MASK,   PWRCOM,    PPCVLE,         {RA, SI}},
3587 {"twgti",       OPTO(3,TOGT),   OPTO_MASK,   PPCCOM,    PPCVLE,         {RA, SI}},
3588 {"tgti",        OPTO(3,TOGT),   OPTO_MASK,   PWRCOM,    PPCVLE,         {RA, SI}},
3589 {"twgei",       OPTO(3,TOGE),   OPTO_MASK,   PPCCOM,    PPCVLE,         {RA, SI}},
3590 {"tgei",        OPTO(3,TOGE),   OPTO_MASK,   PWRCOM,    PPCVLE,         {RA, SI}},
3591 {"twnli",       OPTO(3,TONL),   OPTO_MASK,   PPCCOM,    PPCVLE,         {RA, SI}},
3592 {"tnli",        OPTO(3,TONL),   OPTO_MASK,   PWRCOM,    PPCVLE,         {RA, SI}},
3593 {"twlti",       OPTO(3,TOLT),   OPTO_MASK,   PPCCOM,    PPCVLE,         {RA, SI}},
3594 {"tlti",        OPTO(3,TOLT),   OPTO_MASK,   PWRCOM,    PPCVLE,         {RA, SI}},
3595 {"twlei",       OPTO(3,TOLE),   OPTO_MASK,   PPCCOM,    PPCVLE,         {RA, SI}},
3596 {"tlei",        OPTO(3,TOLE),   OPTO_MASK,   PWRCOM,    PPCVLE,         {RA, SI}},
3597 {"twngi",       OPTO(3,TONG),   OPTO_MASK,   PPCCOM,    PPCVLE,         {RA, SI}},
3598 {"tngi",        OPTO(3,TONG),   OPTO_MASK,   PWRCOM,    PPCVLE,         {RA, SI}},
3599 {"twnei",       OPTO(3,TONE),   OPTO_MASK,   PPCCOM,    PPCVLE,         {RA, SI}},
3600 {"tnei",        OPTO(3,TONE),   OPTO_MASK,   PWRCOM,    PPCVLE,         {RA, SI}},
3601 {"twui",        OPTO(3,TOU),    OPTO_MASK,   PPCCOM,    PPCVLE,         {RA, SI}},
3602 {"tui",         OPTO(3,TOU),    OPTO_MASK,   PWRCOM,    PPCVLE,         {RA, SI}},
3603 {"twi",         OP(3),          OP_MASK,     PPCCOM,    PPCVLE,         {TO, RA, SI}},
3604 {"ti",          OP(3),          OP_MASK,     PWRCOM,    PPCVLE,         {TO, RA, SI}},
3605
3606 {"ps_cmpu0",    X  (4,   0),    XBF_MASK,    PPCPS,     0,              {BF, FRA, FRB}},
3607 {"vaddubm",     VX (4,   0),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3608 {"vmul10cuq",   VX (4,   1),    VXVB_MASK,   PPCVEC3,   0,              {VD, VA}},
3609 {"vmaxub",      VX (4,   2),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3610 {"vrlb",        VX (4,   4),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3611 {"vcmpequb",    VXR(4,   6,0),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
3612 {"vcmpneb",     VXR(4,   7,0),  VXR_MASK,    PPCVEC3,   0,              {VD, VA, VB}},
3613 {"vmuloub",     VX (4,   8),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3614 {"vaddfp",      VX (4,  10),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3615 {"psq_lx",      XW (4,   6,0),  XW_MASK,     PPCPS,     0,              {FRT,RA,RB,PSWM,PSQM}},
3616 {"vmrghb",      VX (4,  12),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3617 {"psq_stx",     XW (4,   7,0),  XW_MASK,     PPCPS,     0,              {FRS,RA,RB,PSWM,PSQM}},
3618 {"vpkuhum",     VX (4,  14),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3619 {"mulhhwu",     XRC(4,   8,0),  X_MASK,      MULHW,     0,              {RT, RA, RB}},
3620 {"mulhhwu.",    XRC(4,   8,1),  X_MASK,      MULHW,     0,              {RT, RA, RB}},
3621 {"ps_sum0",     A  (4,  10,0),  A_MASK,      PPCPS,     0,              {FRT, FRA, FRC, FRB}},
3622 {"ps_sum0.",    A  (4,  10,1),  A_MASK,      PPCPS,     0,              {FRT, FRA, FRC, FRB}},
3623 {"ps_sum1",     A  (4,  11,0),  A_MASK,      PPCPS,     0,              {FRT, FRA, FRC, FRB}},
3624 {"ps_sum1.",    A  (4,  11,1),  A_MASK,      PPCPS,     0,              {FRT, FRA, FRC, FRB}},
3625 {"ps_muls0",    A  (4,  12,0),  AFRB_MASK,   PPCPS,     0,              {FRT, FRA, FRC}},
3626 {"machhwu",     XO (4,  12,0,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
3627 {"ps_muls0.",   A  (4,  12,1),  AFRB_MASK,   PPCPS,     0,              {FRT, FRA, FRC}},
3628 {"machhwu.",    XO (4,  12,0,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
3629 {"ps_muls1",    A  (4,  13,0),  AFRB_MASK,   PPCPS,     0,              {FRT, FRA, FRC}},
3630 {"ps_muls1.",   A  (4,  13,1),  AFRB_MASK,   PPCPS,     0,              {FRT, FRA, FRC}},
3631 {"ps_madds0",   A  (4,  14,0),  A_MASK,      PPCPS,     0,              {FRT, FRA, FRC, FRB}},
3632 {"ps_madds0.",  A  (4,  14,1),  A_MASK,      PPCPS,     0,              {FRT, FRA, FRC, FRB}},
3633 {"ps_madds1",   A  (4,  15,0),  A_MASK,      PPCPS,     0,              {FRT, FRA, FRC, FRB}},
3634 {"ps_madds1.",  A  (4,  15,1),  A_MASK,      PPCPS,     0,              {FRT, FRA, FRC, FRB}},
3635 {"vmhaddshs",   VXA(4,  32),    VXA_MASK,    PPCVEC,    0,              {VD, VA, VB, VC}},
3636 {"vmhraddshs",  VXA(4,  33),    VXA_MASK,    PPCVEC,    0,              {VD, VA, VB, VC}},
3637 {"vmladduhm",   VXA(4,  34),    VXA_MASK,    PPCVEC,    0,              {VD, VA, VB, VC}},
3638 {"vmsumudm",    VXA(4,  35),    VXA_MASK,    PPCVEC3,   0,              {VD, VA, VB, VC}},
3639 {"ps_div",      A  (4,  18,0),  AFRC_MASK,   PPCPS,     0,              {FRT, FRA, FRB}},
3640 {"vmsumubm",    VXA(4,  36),    VXA_MASK,    PPCVEC,    0,              {VD, VA, VB, VC}},
3641 {"ps_div.",     A  (4,  18,1),  AFRC_MASK,   PPCPS,     0,              {FRT, FRA, FRB}},
3642 {"vmsummbm",    VXA(4,  37),    VXA_MASK,    PPCVEC,    0,              {VD, VA, VB, VC}},
3643 {"vmsumuhm",    VXA(4,  38),    VXA_MASK,    PPCVEC,    0,              {VD, VA, VB, VC}},
3644 {"vmsumuhs",    VXA(4,  39),    VXA_MASK,    PPCVEC,    0,              {VD, VA, VB, VC}},
3645 {"ps_sub",      A  (4,  20,0),  AFRC_MASK,   PPCPS,     0,              {FRT, FRA, FRB}},
3646 {"vmsumshm",    VXA(4,  40),    VXA_MASK,    PPCVEC,    0,              {VD, VA, VB, VC}},
3647 {"ps_sub.",     A  (4,  20,1),  AFRC_MASK,   PPCPS,     0,              {FRT, FRA, FRB}},
3648 {"vmsumshs",    VXA(4,  41),    VXA_MASK,    PPCVEC,    0,              {VD, VA, VB, VC}},
3649 {"ps_add",      A  (4,  21,0),  AFRC_MASK,   PPCPS,     0,              {FRT, FRA, FRB}},
3650 {"vsel",        VXA(4,  42),    VXA_MASK,    PPCVEC,    0,              {VD, VA, VB, VC}},
3651 {"ps_add.",     A  (4,  21,1),  AFRC_MASK,   PPCPS,     0,              {FRT, FRA, FRB}},
3652 {"vperm",       VXA(4,  43),    VXA_MASK,    PPCVEC,    0,              {VD, VA, VB, VC}},
3653 {"vsldoi",      VXA(4,  44),    VXASHB_MASK, PPCVEC,    0,              {VD, VA, VB, SHB}},
3654 {"vpermxor",    VXA(4,  45),    VXA_MASK,    PPCVEC2,   0,              {VD, VA, VB, VC}},
3655 {"ps_sel",      A  (4,  23,0),  A_MASK,      PPCPS,     0,              {FRT, FRA, FRC, FRB}},
3656 {"vmaddfp",     VXA(4,  46),    VXA_MASK,    PPCVEC,    0,              {VD, VA, VC, VB}},
3657 {"ps_sel.",     A  (4,  23,1),  A_MASK,      PPCPS,     0,              {FRT, FRA, FRC, FRB}},
3658 {"vnmsubfp",    VXA(4,  47),    VXA_MASK,    PPCVEC,    0,              {VD, VA, VC, VB}},
3659 {"ps_res",      A  (4,  24,0), AFRAFRC_MASK, PPCPS,     0,              {FRT, FRB}},
3660 {"maddhd",      VXA(4,  48),    VXA_MASK,    POWER9,    0,              {RT, RA, RB, RC}},
3661 {"ps_res.",     A  (4,  24,1), AFRAFRC_MASK, PPCPS,     0,              {FRT, FRB}},
3662 {"maddhdu",     VXA(4,  49),    VXA_MASK,    POWER9,    0,              {RT, RA, RB, RC}},
3663 {"ps_mul",      A  (4,  25,0),  AFRB_MASK,   PPCPS,     0,              {FRT, FRA, FRC}},
3664 {"ps_mul.",     A  (4,  25,1),  AFRB_MASK,   PPCPS,     0,              {FRT, FRA, FRC}},
3665 {"maddld",      VXA(4,  51),    VXA_MASK,    POWER9,    0,              {RT, RA, RB, RC}},
3666 {"ps_rsqrte",   A  (4,  26,0), AFRAFRC_MASK, PPCPS,     0,              {FRT, FRB}},
3667 {"ps_rsqrte.",  A  (4,  26,1), AFRAFRC_MASK, PPCPS,     0,              {FRT, FRB}},
3668 {"ps_msub",     A  (4,  28,0),  A_MASK,      PPCPS,     0,              {FRT, FRA, FRC, FRB}},
3669 {"ps_msub.",    A  (4,  28,1),  A_MASK,      PPCPS,     0,              {FRT, FRA, FRC, FRB}},
3670 {"ps_madd",     A  (4,  29,0),  A_MASK,      PPCPS,     0,              {FRT, FRA, FRC, FRB}},
3671 {"ps_madd.",    A  (4,  29,1),  A_MASK,      PPCPS,     0,              {FRT, FRA, FRC, FRB}},
3672 {"vpermr",      VXA(4,  59),    VXA_MASK,    PPCVEC3,   0,              {VD, VA, VB, VC}},
3673 {"ps_nmsub",    A  (4,  30,0),  A_MASK,      PPCPS,     0,              {FRT, FRA, FRC, FRB}},
3674 {"vaddeuqm",    VXA(4,  60),    VXA_MASK,    PPCVEC2,   0,              {VD, VA, VB, VC}},
3675 {"ps_nmsub.",   A  (4,  30,1),  A_MASK,      PPCPS,     0,              {FRT, FRA, FRC, FRB}},
3676 {"vaddecuq",    VXA(4,  61),    VXA_MASK,    PPCVEC2,   0,              {VD, VA, VB, VC}},
3677 {"ps_nmadd",    A  (4,  31,0),  A_MASK,      PPCPS,     0,              {FRT, FRA, FRC, FRB}},
3678 {"vsubeuqm",    VXA(4,  62),    VXA_MASK,    PPCVEC2,   0,              {VD, VA, VB, VC}},
3679 {"ps_nmadd.",   A  (4,  31,1),  A_MASK,      PPCPS,     0,              {FRT, FRA, FRC, FRB}},
3680 {"vsubecuq",    VXA(4,  63),    VXA_MASK,    PPCVEC2,   0,              {VD, VA, VB, VC}},
3681 {"ps_cmpo0",    X  (4,  32),    XBF_MASK,    PPCPS,     0,              {BF, FRA, FRB}},
3682 {"vadduhm",     VX (4,  64),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3683 {"vmul10ecuq",  VX (4,  65),    VX_MASK,     PPCVEC3,   0,              {VD, VA, VB}},
3684 {"vmaxuh",      VX (4,  66),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3685 {"vrlh",        VX (4,  68),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3686 {"vcmpequh",    VXR(4,  70,0),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
3687 {"vcmpneh",     VXR(4,  71,0),  VXR_MASK,    PPCVEC3,   0,              {VD, VA, VB}},
3688 {"vmulouh",     VX (4,  72),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3689 {"vsubfp",      VX (4,  74),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3690 {"psq_lux",     XW (4,  38,0),  XW_MASK,     PPCPS,     0,              {FRT,RA,RB,PSWM,PSQM}},
3691 {"vmrghh",      VX (4,  76),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3692 {"psq_stux",    XW (4,  39,0),  XW_MASK,     PPCPS,     0,              {FRS,RA,RB,PSWM,PSQM}},
3693 {"vpkuwum",     VX (4,  78),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3694 {"ps_neg",      XRC(4,  40,0),  XRA_MASK,    PPCPS,     0,              {FRT, FRB}},
3695 {"mulhhw",      XRC(4,  40,0),  X_MASK,      MULHW,     0,              {RT, RA, RB}},
3696 {"ps_neg.",     XRC(4,  40,1),  XRA_MASK,    PPCPS,     0,              {FRT, FRB}},
3697 {"mulhhw.",     XRC(4,  40,1),  X_MASK,      MULHW,     0,              {RT, RA, RB}},
3698 {"machhw",      XO (4,  44,0,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
3699 {"machhw.",     XO (4,  44,0,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
3700 {"nmachhw",     XO (4,  46,0,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
3701 {"nmachhw.",    XO (4,  46,0,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
3702 {"ps_cmpu1",    X  (4,  64),    XBF_MASK,    PPCPS,     0,              {BF, FRA, FRB}},
3703 {"vadduwm",     VX (4,  128),   VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3704 {"vmaxuw",      VX (4,  130),   VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3705 {"vrlw",        VX (4,  132),   VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3706 {"vrlwmi",      VX (4,  133),   VX_MASK,     PPCVEC3,   0,              {VD, VA, VB}},
3707 {"vcmpequw",    VXR(4,  134,0), VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
3708 {"vcmpnew",     VXR(4,  135,0), VXR_MASK,    PPCVEC3,   0,              {VD, VA, VB}},
3709 {"vmulouw",     VX (4,  136),   VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
3710 {"vmuluwm",     VX (4,  137),   VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
3711 {"vmrghw",      VX (4,  140),   VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3712 {"vpkuhus",     VX (4,  142),   VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3713 {"ps_mr",       XRC(4,  72,0),  XRA_MASK,    PPCPS,     0,              {FRT, FRB}},
3714 {"ps_mr.",      XRC(4,  72,1),  XRA_MASK,    PPCPS,     0,              {FRT, FRB}},
3715 {"machhwsu",    XO (4,  76,0,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
3716 {"machhwsu.",   XO (4,  76,0,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
3717 {"ps_cmpo1",    X  (4,  96),    XBF_MASK,    PPCPS,     0,              {BF, FRA, FRB}},
3718 {"vaddudm",     VX (4, 192),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
3719 {"vmaxud",      VX (4, 194),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
3720 {"vrld",        VX (4, 196),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
3721 {"vrldmi",      VX (4, 197),    VX_MASK,     PPCVEC3,   0,              {VD, VA, VB}},
3722 {"vcmpeqfp",    VXR(4, 198,0),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
3723 {"vcmpequd",    VXR(4, 199,0),  VXR_MASK,    PPCVEC2,   0,              {VD, VA, VB}},
3724 {"vpkuwus",     VX (4, 206),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3725 {"machhws",     XO (4, 108,0,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
3726 {"machhws.",    XO (4, 108,0,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
3727 {"nmachhws",    XO (4, 110,0,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
3728 {"nmachhws.",   XO (4, 110,0,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
3729 {"vadduqm",     VX (4, 256),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
3730 {"vmaxsb",      VX (4, 258),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3731 {"vslb",        VX (4, 260),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3732 {"vcmpnezb",    VXR(4, 263,0),  VXR_MASK,    PPCVEC3,   0,              {VD, VA, VB}},
3733 {"vmulosb",     VX (4, 264),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3734 {"vrefp",       VX (4, 266),    VXVA_MASK,   PPCVEC,    0,              {VD, VB}},
3735 {"vmrglb",      VX (4, 268),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3736 {"vpkshus",     VX (4, 270),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3737 {"ps_nabs",     XRC(4, 136,0),  XRA_MASK,    PPCPS,     0,              {FRT, FRB}},
3738 {"mulchwu",     XRC(4, 136,0),  X_MASK,      MULHW,     0,              {RT, RA, RB}},
3739 {"ps_nabs.",    XRC(4, 136,1),  XRA_MASK,    PPCPS,     0,              {FRT, FRB}},
3740 {"mulchwu.",    XRC(4, 136,1),  X_MASK,      MULHW,     0,              {RT, RA, RB}},
3741 {"macchwu",     XO (4, 140,0,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
3742 {"macchwu.",    XO (4, 140,0,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
3743 {"vaddcuq",     VX (4, 320),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
3744 {"vmaxsh",      VX (4, 322),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3745 {"vslh",        VX (4, 324),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3746 {"vcmpnezh",    VXR(4, 327,0),  VXR_MASK,    PPCVEC3,   0,              {VD, VA, VB}},
3747 {"vmulosh",     VX (4, 328),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3748 {"vrsqrtefp",   VX (4, 330),    VXVA_MASK,   PPCVEC,    0,              {VD, VB}},
3749 {"vmrglh",      VX (4, 332),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3750 {"vpkswus",     VX (4, 334),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3751 {"mulchw",      XRC(4, 168,0),  X_MASK,      MULHW,     0,              {RT, RA, RB}},
3752 {"mulchw.",     XRC(4, 168,1),  X_MASK,      MULHW,     0,              {RT, RA, RB}},
3753 {"macchw",      XO (4, 172,0,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
3754 {"macchw.",     XO (4, 172,0,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
3755 {"nmacchw",     XO (4, 174,0,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
3756 {"nmacchw.",    XO (4, 174,0,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
3757 {"vaddcuw",     VX (4, 384),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3758 {"vmaxsw",      VX (4, 386),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3759 {"vslw",        VX (4, 388),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3760 {"vrlwnm",      VX (4, 389),    VX_MASK,     PPCVEC3,   0,              {VD, VA, VB}},
3761 {"vcmpnezw",    VXR(4, 391,0),  VXR_MASK,    PPCVEC3,   0,              {VD, VA, VB}},
3762 {"vmulosw",     VX (4, 392),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
3763 {"vexptefp",    VX (4, 394),    VXVA_MASK,   PPCVEC,    0,              {VD, VB}},
3764 {"vmrglw",      VX (4, 396),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3765 {"vpkshss",     VX (4, 398),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3766 {"macchwsu",    XO (4, 204,0,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
3767 {"macchwsu.",   XO (4, 204,0,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
3768 {"vmaxsd",      VX (4, 450),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
3769 {"vsl",         VX (4, 452),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3770 {"vrldnm",      VX (4, 453),    VX_MASK,     PPCVEC3,   0,              {VD, VA, VB}},
3771 {"vcmpgefp",    VXR(4, 454,0),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
3772 {"vlogefp",     VX (4, 458),    VXVA_MASK,   PPCVEC,    0,              {VD, VB}},
3773 {"vpkswss",     VX (4, 462),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3774 {"macchws",     XO (4, 236,0,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
3775 {"macchws.",    XO (4, 236,0,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
3776 {"nmacchws",    XO (4, 238,0,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
3777 {"nmacchws.",   XO (4, 238,0,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
3778 {"evaddw",      VX (4, 512),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3779 {"vaddubs",     VX (4, 512),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3780 {"vmul10uq",    VX (4, 513),    VXVB_MASK,   PPCVEC3,   0,              {VD, VA}},
3781 {"evaddiw",     VX (4, 514),    VX_MASK,     PPCSPE,    0,              {RS, RB, UIMM}},
3782 {"vminub",      VX (4, 514),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3783 {"evsubfw",     VX (4, 516),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3784 {"evsubw",      VX (4, 516),    VX_MASK,     PPCSPE,    0,              {RS, RB, RA}},
3785 {"vsrb",        VX (4, 516),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3786 {"evsubifw",    VX (4, 518),    VX_MASK,     PPCSPE,    0,              {RS, UIMM, RB}},
3787 {"evsubiw",     VX (4, 518),    VX_MASK,     PPCSPE,    0,              {RS, RB, UIMM}},
3788 {"vcmpgtub",    VXR(4, 518,0),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
3789 {"evabs",       VX (4, 520),    VX_MASK,     PPCSPE,    0,              {RS, RA}},
3790 {"vmuleub",     VX (4, 520),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3791 {"evneg",       VX (4, 521),    VX_MASK,     PPCSPE,    0,              {RS, RA}},
3792 {"evextsb",     VX (4, 522),    VX_MASK,     PPCSPE,    0,              {RS, RA}},
3793 {"vrfin",       VX (4, 522),    VXVA_MASK,   PPCVEC,    0,              {VD, VB}},
3794 {"evextsh",     VX (4, 523),    VX_MASK,     PPCSPE,    0,              {RS, RA}},
3795 {"evrndw",      VX (4, 524),    VX_MASK,     PPCSPE,    0,              {RS, RA}},
3796 {"vspltb",      VX (4, 524),   VXUIMM4_MASK, PPCVEC,    0,              {VD, VB, UIMM4}},
3797 {"vextractub",  VX (4, 525),   VXUIMM4_MASK, PPCVEC3,   0,              {VD, VB, UIMM4}},
3798 {"evcntlzw",    VX (4, 525),    VX_MASK,     PPCSPE,    0,              {RS, RA}},
3799 {"evcntlsw",    VX (4, 526),    VX_MASK,     PPCSPE,    0,              {RS, RA}},
3800 {"vupkhsb",     VX (4, 526),    VXVA_MASK,   PPCVEC,    0,              {VD, VB}},
3801 {"brinc",       VX (4, 527),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3802 {"ps_abs",      XRC(4, 264,0),  XRA_MASK,    PPCPS,     0,              {FRT, FRB}},
3803 {"ps_abs.",     XRC(4, 264,1),  XRA_MASK,    PPCPS,     0,              {FRT, FRB}},
3804 {"evand",       VX (4, 529),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3805 {"evandc",      VX (4, 530),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3806 {"evxor",       VX (4, 534),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3807 {"evmr",        VX (4, 535),    VX_MASK,     PPCSPE,    0,              {RS, RA, BBA}},
3808 {"evor",        VX (4, 535),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3809 {"evnor",       VX (4, 536),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3810 {"evnot",       VX (4, 536),    VX_MASK,     PPCSPE,    0,              {RS, RA, BBA}},
3811 {"get",         APU(4, 268,0),  APU_RA_MASK, PPC405,    0,              {RT, FSL}},
3812 {"eveqv",       VX (4, 537),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3813 {"evorc",       VX (4, 539),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3814 {"evnand",      VX (4, 542),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3815 {"evsrwu",      VX (4, 544),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3816 {"evsrws",      VX (4, 545),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3817 {"evsrwiu",     VX (4, 546),    VX_MASK,     PPCSPE,    0,              {RS, RA, EVUIMM}},
3818 {"evsrwis",     VX (4, 547),    VX_MASK,     PPCSPE,    0,              {RS, RA, EVUIMM}},
3819 {"evslw",       VX (4, 548),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3820 {"evslwi",      VX (4, 550),    VX_MASK,     PPCSPE,    0,              {RS, RA, EVUIMM}},
3821 {"evrlw",       VX (4, 552),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3822 {"evsplati",    VX (4, 553),    VX_MASK,     PPCSPE,    0,              {RS, SIMM}},
3823 {"evrlwi",      VX (4, 554),    VX_MASK,     PPCSPE,    0,              {RS, RA, EVUIMM}},
3824 {"evsplatfi",   VX (4, 555),    VX_MASK,     PPCSPE,    0,              {RS, SIMM}},
3825 {"evmergehi",   VX (4, 556),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3826 {"evmergelo",   VX (4, 557),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3827 {"evmergehilo", VX (4, 558),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3828 {"evmergelohi", VX (4, 559),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3829 {"evcmpgtu",    VX (4, 560),    VX_MASK,     PPCSPE,    0,              {CRFD, RA, RB}},
3830 {"evcmpgts",    VX (4, 561),    VX_MASK,     PPCSPE,    0,              {CRFD, RA, RB}},
3831 {"evcmpltu",    VX (4, 562),    VX_MASK,     PPCSPE,    0,              {CRFD, RA, RB}},
3832 {"evcmplts",    VX (4, 563),    VX_MASK,     PPCSPE,    0,              {CRFD, RA, RB}},
3833 {"evcmpeq",     VX (4, 564),    VX_MASK,     PPCSPE,    0,              {CRFD, RA, RB}},
3834 {"cget",        APU(4, 284,0),  APU_RA_MASK, PPC405,    0,              {RT, FSL}},
3835 {"vadduhs",     VX (4, 576),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3836 {"vmul10euq",   VX (4, 577),    VX_MASK,     PPCVEC3,   0,              {VD, VA, VB}},
3837 {"vminuh",      VX (4, 578),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3838 {"vsrh",        VX (4, 580),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3839 {"vcmpgtuh",    VXR(4, 582,0),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
3840 {"vmuleuh",     VX (4, 584),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3841 {"vrfiz",       VX (4, 586),    VXVA_MASK,   PPCVEC,    0,              {VD, VB}},
3842 {"vsplth",      VX (4, 588),   VXUIMM3_MASK, PPCVEC,    0,              {VD, VB, UIMM3}},
3843 {"vextractuh",  VX (4, 589),   VXUIMM4_MASK, PPCVEC3,   0,              {VD, VB, UIMM4}},
3844 {"vupkhsh",     VX (4, 590),    VXVA_MASK,   PPCVEC,    0,              {VD, VB}},
3845 {"nget",        APU(4, 300,0),  APU_RA_MASK, PPC405,    0,              {RT, FSL}},
3846 {"evsel",       EVSEL(4,79),    EVSEL_MASK,  PPCSPE,    0,              {RS, RA, RB, CRFS}},
3847 {"ncget",       APU(4, 316,0),  APU_RA_MASK, PPC405,    0,              {RT, FSL}},
3848 {"evfsadd",     VX (4, 640),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3849 {"vadduws",     VX (4, 640),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3850 {"evfssub",     VX (4, 641),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3851 {"evfsmadd",    VX (4, 642),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3852 {"vminuw",      VX (4, 642),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3853 {"evfsmsub",    VX (4, 643),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3854 {"evfsabs",     VX (4, 644),    VX_MASK,     PPCSPE,    0,              {RS, RA}},
3855 {"vsrw",        VX (4, 644),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3856 {"evfsnabs",    VX (4, 645),    VX_MASK,     PPCSPE,    0,              {RS, RA}},
3857 {"evfsneg",     VX (4, 646),    VX_MASK,     PPCSPE,    0,              {RS, RA}},
3858 {"vcmpgtuw",    VXR(4, 646,0),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
3859 {"evfssqrt",    VX_RB_CONST(4, 647, 0),  VX_RB_CONST_MASK,      PPCEFS2,        0,              {RD, RA}},
3860 {"vmuleuw",     VX (4, 648),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
3861 {"evfsmul",     VX (4, 648),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3862 {"evfsdiv",     VX (4, 649),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3863 {"evfsnmadd",   VX (4, 650),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3864 {"vrfip",       VX (4, 650),    VXVA_MASK,   PPCVEC,    0,              {VD, VB}},
3865 {"evfsnmsub",   VX (4, 651),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3866 {"evfscmpgt",   VX (4, 652),    VX_MASK,     PPCSPE,    0,              {CRFD, RA, RB}},
3867 {"vspltw",      VX (4, 652),   VXUIMM2_MASK, PPCVEC,    0,              {VD, VB, UIMM2}},
3868 {"vextractuw",  VX (4, 653),   VXUIMM4_MASK, PPCVEC3,   0,              {VD, VB, UIMM4}},
3869 {"evfscmplt",   VX (4, 653),    VX_MASK,     PPCSPE,    0,              {CRFD, RA, RB}},
3870 {"evfscmpeq",   VX (4, 654),    VX_MASK,     PPCSPE,    0,              {CRFD, RA, RB}},
3871 {"vupklsb",     VX (4, 654),    VXVA_MASK,   PPCVEC,    0,              {VD, VB}},
3872 {"evfscfui",    VX (4, 656),    VX_MASK,     PPCSPE,    0,              {RS, RB}},
3873 {"evfscfh",     VX_RA_CONST(4, 657, 4),  VX_RA_CONST_MASK,      PPCEFS2,        0,              {RD, RB}},
3874 {"evfscfsi",    VX (4, 657),    VX_MASK,     PPCSPE,    0,              {RS, RB}},
3875 {"evfscfuf",    VX (4, 658),    VX_MASK,     PPCSPE,    0,              {RS, RB}},
3876 {"evfscfsf",    VX (4, 659),    VX_MASK,     PPCSPE,    0,              {RS, RB}},
3877 {"evfsctui",    VX (4, 660),    VX_MASK,     PPCSPE,    0,              {RS, RB}},
3878 {"evfscth",     VX_RA_CONST(4, 661, 4),  VX_RA_CONST_MASK,      PPCEFS2,        0,              {RD, RB}},
3879 {"evfsctsi",    VX (4, 661),    VX_MASK,     PPCSPE,    0,              {RS, RB}},
3880 {"evfsctuf",    VX (4, 662),    VX_MASK,     PPCSPE,    0,              {RS, RB}},
3881 {"evfsctsf",    VX (4, 663),    VX_MASK,     PPCSPE,    0,              {RS, RB}},
3882 {"evfsctuiz",   VX (4, 664),    VX_MASK,     PPCSPE,    0,              {RS, RB}},
3883 {"put",         APU(4, 332,0),  APU_RT_MASK, PPC405,    0,              {RA, FSL}},
3884 {"evfsctsiz",   VX (4, 666),    VX_MASK,     PPCSPE,    0,              {RS, RB}},
3885 {"evfststgt",   VX (4, 668),    VX_MASK,     PPCSPE,    0,              {CRFD, RA, RB}},
3886 {"evfststlt",   VX (4, 669),    VX_MASK,     PPCSPE,    0,              {CRFD, RA, RB}},
3887 {"evfststeq",   VX (4, 670),    VX_MASK,     PPCSPE,    0,              {CRFD, RA, RB}},
3888 {"evfsmax",     VX (4, 672),    VX_MASK,     PPCEFS2,   0,              {RD, RA, RB}},
3889 {"evfsmin",     VX (4, 673),    VX_MASK,     PPCEFS2,   0,              {RD, RA, RB}},
3890 {"evfsaddsub",  VX (4, 674),    VX_MASK,     PPCEFS2,   0,              {RD, RA, RB}},
3891 {"evfssubadd",  VX (4, 675),    VX_MASK,     PPCEFS2,   0,              {RD, RA, RB}},
3892 {"evfssum",     VX (4, 676),    VX_MASK,     PPCEFS2,   0,              {RD, RA, RB}},
3893 {"evfsdiff",    VX (4, 677),    VX_MASK,     PPCEFS2,   0,              {RD, RA, RB}},
3894 {"evfssumdiff", VX (4, 678),    VX_MASK,     PPCEFS2,   0,              {RD, RA, RB}},
3895 {"evfsdiffsum", VX (4, 679),    VX_MASK,     PPCEFS2,   0,              {RD, RA, RB}},
3896 {"evfsaddx",    VX (4, 680),    VX_MASK,     PPCEFS2,   0,              {RD, RA, RB}},
3897 {"evfssubx",    VX (4, 681),    VX_MASK,     PPCEFS2,   0,              {RD, RA, RB}},
3898 {"evfsaddsubx", VX (4, 682),    VX_MASK,     PPCEFS2,   0,              {RD, RA, RB}},
3899 {"evfssubaddx", VX (4, 683),    VX_MASK,     PPCEFS2,   0,              {RD, RA, RB}},
3900 {"evfsmulx",    VX (4, 684),    VX_MASK,     PPCEFS2,   0,              {RD, RA, RB}},
3901 {"evfsmule",    VX (4, 686),    VX_MASK,     PPCEFS2,   0,              {RD, RA, RB}},
3902 {"evfsmulo",    VX (4, 687),    VX_MASK,     PPCEFS2,   0,              {RD, RA, RB}},
3903 {"efsmax",      VX (4, 688),    VX_MASK,     PPCEFS2,   0,              {RD, RA, RB}},
3904 {"efsmin",      VX (4, 689),    VX_MASK,     PPCEFS2,   0,              {RD, RA, RB}},
3905 {"efdmax",      VX (4, 696),    VX_MASK,     PPCEFS2,   0,              {RD, RA, RB}},
3906 {"cput",        APU(4, 348,0),  APU_RT_MASK, PPC405,    0,              {RA, FSL}},
3907 {"efdmin",      VX (4, 697),    VX_MASK,     PPCEFS2,   0,              {RD, RA, RB}},
3908 {"efsadd",      VX (4, 704),    VX_MASK,     PPCEFS,    0,              {RS, RA, RB}},
3909 {"efssub",      VX (4, 705),    VX_MASK,     PPCEFS,    0,              {RS, RA, RB}},
3910 {"efsmadd",     VX (4, 706),    VX_MASK,     PPCEFS2,   0,              {RS, RA, RB}},
3911 {"vminud",      VX (4, 706),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
3912 {"efsmsub",     VX (4, 707),    VX_MASK,     PPCEFS2,   0,              {RS, RA, RB}},
3913 {"efsabs",      VX (4, 708),    VX_MASK,     PPCEFS,    0,              {RS, RA}},
3914 {"vsr",         VX (4, 708),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3915 {"efsnabs",     VX (4, 709),    VX_MASK,     PPCEFS,    0,              {RS, RA}},
3916 {"efsneg",      VX (4, 710),    VX_MASK,     PPCEFS,    0,              {RS, RA}},
3917 {"vcmpgtfp",    VXR(4, 710,0),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
3918 {"efssqrt",     VX_RB_CONST(4, 711, 0), VX_RB_CONST_MASK,PPCEFS2, 0,    {RD, RA}},
3919 {"vcmpgtud",    VXR(4, 711,0),  VXR_MASK,    PPCVEC2,   0,              {VD, VA, VB}},
3920 {"efsmul",      VX (4, 712),    VX_MASK,     PPCEFS,    0,              {RS, RA, RB}},
3921 {"efsdiv",      VX (4, 713),    VX_MASK,     PPCEFS,    0,              {RS, RA, RB}},
3922 {"efsnmadd",    VX (4, 714),    VX_MASK,     PPCEFS2,   0,              {RS, RA, RB}},
3923 {"vrfim",       VX (4, 714),    VXVA_MASK,   PPCVEC,    0,              {VD, VB}},
3924 {"efsnmsub",    VX (4, 715),    VX_MASK,     PPCEFS2,   0,              {RS, RA, RB}},
3925 {"efscmpgt",    VX (4, 716),    VX_MASK,     PPCEFS,    0,              {CRFD, RA, RB}},
3926 {"vextractd",   VX (4, 717),   VXUIMM4_MASK, PPCVEC3,   0,              {VD, VB, UIMM4}},
3927 {"efscmplt",    VX (4, 717),    VX_MASK,     PPCEFS,    0,              {CRFD, RA, RB}},
3928 {"efscmpeq",    VX (4, 718),    VX_MASK,     PPCEFS,    0,              {CRFD, RA, RB}},
3929 {"vupklsh",     VX (4, 718),    VXVA_MASK,   PPCVEC,    0,              {VD, VB}},
3930 {"efscfd",      VX (4, 719),    VX_MASK,     PPCEFS,    0,              {RS, RB}},
3931 {"efscfui",     VX (4, 720),    VX_MASK,     PPCEFS,    0,              {RS, RB}},
3932 {"efscfh",      VX_RA_CONST(4, 721, 4), VX_RA_CONST_MASK, PPCEFS2, 0,   {RD, RB}},
3933 {"efscfsi",     VX (4, 721),    VX_MASK,     PPCEFS,    0,              {RS, RB}},
3934 {"efscfuf",     VX (4, 722),    VX_MASK,     PPCEFS,    0,              {RS, RB}},
3935 {"efscfsf",     VX (4, 723),    VX_MASK,     PPCEFS,    0,              {RS, RB}},
3936 {"efsctui",     VX (4, 724),    VX_MASK,     PPCEFS,    0,              {RS, RB}},
3937 {"efscth",      VX_RA_CONST(4, 725, 4), VX_RA_CONST_MASK, PPCEFS2, 0,   {RD, RB}},
3938 {"efsctsi",     VX (4, 725),    VX_MASK,     PPCEFS,    0,              {RS, RB}},
3939 {"efsctuf",     VX (4, 726),    VX_MASK,     PPCEFS,    0,              {RS, RB}},
3940 {"efsctsf",     VX (4, 727),    VX_MASK,     PPCEFS,    0,              {RS, RB}},
3941 {"efsctuiz",    VX (4, 728),    VX_MASK,     PPCEFS,    0,              {RS, RB}},
3942 {"nput",        APU(4, 364,0),  APU_RT_MASK, PPC405,    0,              {RA, FSL}},
3943 {"efsctsiz",    VX (4, 730),    VX_MASK,     PPCEFS,    0,              {RS, RB}},
3944 {"efststgt",    VX (4, 732),    VX_MASK,     PPCEFS,    0,              {CRFD, RA, RB}},
3945 {"efststlt",    VX (4, 733),    VX_MASK,     PPCEFS,    0,              {CRFD, RA, RB}},
3946 {"efststeq",    VX (4, 734),    VX_MASK,     PPCEFS,    0,              {CRFD, RA, RB}},
3947 {"efdadd",      VX (4, 736),    VX_MASK,     PPCEFS,    0,              {RS, RA, RB}},
3948 {"efdsub",      VX (4, 737),    VX_MASK,     PPCEFS,    0,              {RS, RA, RB}},
3949 {"efdmadd",     VX (4, 738),    VX_MASK,     PPCEFS2,   E500|E500MC,    {RD, RA, RB}},
3950 {"efdcfuid",    VX (4, 738),    VX_MASK,     E500|E500MC,0,             {RS, RB}},
3951 {"efdmsub",     VX (4, 739),    VX_MASK,     PPCEFS2,   E500|E500MC,    {RD, RA, RB}},
3952 {"efdcfsid",    VX (4, 739),    VX_MASK,     E500|E500MC,0,             {RS, RB}},
3953 {"efdabs",      VX (4, 740),    VX_MASK,     PPCEFS,    0,              {RS, RA}},
3954 {"efdnabs",     VX (4, 741),    VX_MASK,     PPCEFS,    0,              {RS, RA}},
3955 {"efdneg",      VX (4, 742),    VX_MASK,     PPCEFS,    0,              {RS, RA}},
3956 {"efdsqrt",     VX_RB_CONST(4, 743, 0), VX_RB_CONST_MASK, PPCEFS2, 0,   {RD, RA}},
3957 {"efdmul",      VX (4, 744),    VX_MASK,     PPCEFS,    0,              {RS, RA, RB}},
3958 {"efddiv",      VX (4, 745),    VX_MASK,     PPCEFS,    0,              {RS, RA, RB}},
3959 {"efdnmadd",    VX (4, 746),    VX_MASK,     PPCEFS2,   E500|E500MC,    {RD, RA, RB}},
3960 {"efdctuidz",   VX (4, 746),    VX_MASK,     E500|E500MC,0,             {RS, RB}},
3961 {"efdnmsub",    VX (4, 747),    VX_MASK,     PPCEFS2,   E500|E500MC,    {RD, RA, RB}},
3962 {"efdctsidz",   VX (4, 747),    VX_MASK,     E500|E500MC,0,             {RS, RB}},
3963 {"efdcmpgt",    VX (4, 748),    VX_MASK,     PPCEFS,    0,              {CRFD, RA, RB}},
3964 {"efdcmplt",    VX (4, 749),    VX_MASK,     PPCEFS,    0,              {CRFD, RA, RB}},
3965 {"efdcmpeq",    VX (4, 750),    VX_MASK,     PPCEFS,    0,              {CRFD, RA, RB}},
3966 {"efdcfs",      VX (4, 751),    VX_MASK,     PPCEFS,    0,              {RS, RB}},
3967 {"efdcfui",     VX_RA_CONST(4, 752, 0), VX_RA_CONST_MASK, PPCEFS, 0,    {RS, RB}},
3968 {"efdcfuid",    VX_RA_CONST(4, 752, 1), VX_RA_CONST_MASK, PPCEFS, E500|E500MC,  {RS, RB}},
3969 {"efdcfsi",     VX_RA_CONST(4, 753, 0), VX_RA_CONST_MASK, PPCEFS, 0,    {RS, RB}},
3970 {"efdcfsid",    VX_RA_CONST(4, 753, 1), VX_RA_CONST_MASK, PPCEFS, E500|E500MC,  {RS, RB}},
3971 {"efdcfh",      VX_RA_CONST(4, 753, 4), VX_RA_CONST_MASK, PPCEFS2, 0,   {RD, RB}},
3972 {"efdcfuf",     VX (4, 754),    VX_MASK,     PPCEFS,    0,              {RS, RB}},
3973 {"efdcfsf",     VX (4, 755),    VX_MASK,     PPCEFS,    0,              {RS, RB}},
3974 {"efdctui",     VX (4, 756),    VX_MASK,     PPCEFS,    0,              {RS, RB}},
3975 {"efdcth",      VX_RA_CONST(4, 757, 4), VX_RA_CONST_MASK, PPCEFS2, 0,   {RD, RB}},
3976 {"efdctsi",     VX (4, 757),    VX_MASK,     PPCEFS,    0,              {RS, RB}},
3977 {"efdctuf",     VX (4, 758),    VX_MASK,     PPCEFS,    0,              {RS, RB}},
3978 {"efdctsf",     VX (4, 759),    VX_MASK,     PPCEFS,    0,              {RS, RB}},
3979 {"efdctuiz",    VX_RA_CONST(4, 760, 0), VX_RA_CONST_MASK, PPCEFS, 0,    {RS, RB}},
3980 {"efdctuidz",   VX_RA_CONST(4, 760, 1), VX_RA_CONST_MASK, PPCEFS, E500|E500MC,  {RS, RB}},
3981 {"ncput",       APU(4, 380,0),  APU_RT_MASK, PPC405,    0,              {RA, FSL}},
3982 {"efdctsiz",    VX_RA_CONST(4, 762, 0), VX_RA_CONST_MASK, PPCEFS, 0,    {RS, RB}},
3983 {"efdctsidz",   VX_RA_CONST(4, 762, 1), VX_RA_CONST_MASK, PPCEFS, E500|E500MC,  {RS, RB}},
3984 {"efdtstgt",    VX (4, 764),    VX_MASK,     PPCEFS,    0,              {CRFD, RA, RB}},
3985 {"efdtstlt",    VX (4, 765),    VX_MASK,     PPCEFS,    0,              {CRFD, RA, RB}},
3986 {"efdtsteq",    VX (4, 766),    VX_MASK,     PPCEFS,    0,              {CRFD, RA, RB}},
3987 {"evlddx",      VX (4, 768),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3988 {"vaddsbs",     VX (4, 768),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3989 {"evldd",       VX (4, 769),    VX_MASK,     PPCSPE,    0,              {RS, EVUIMM_8, RA}},
3990 {"evldwx",      VX (4, 770),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3991 {"vminsb",      VX (4, 770),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3992 {"evldw",       VX (4, 771),    VX_MASK,     PPCSPE,    0,              {RS, EVUIMM_8, RA}},
3993 {"evldhx",      VX (4, 772),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3994 {"vsrab",       VX (4, 772),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3995 {"evldh",       VX (4, 773),    VX_MASK,     PPCSPE,    0,              {RS, EVUIMM_8, RA}},
3996 {"vcmpgtsb",    VXR(4, 774,0),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
3997 {"evlhhesplatx",VX (4, 776),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
3998 {"vmulesb",     VX (4, 776),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
3999 {"evlhhesplat", VX (4, 777),    VX_MASK,     PPCSPE,    0,              {RS, EVUIMM_2, RA}},
4000 {"vcfux",       VX (4, 778),    VX_MASK,     PPCVEC,    0,              {VD, VB, UIMM}},
4001 {"vcuxwfp",     VX (4, 778),    VX_MASK,     PPCVEC,    0,              {VD, VB, UIMM}},
4002 {"evlhhousplatx",VX(4, 780),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4003 {"vspltisb",    VX (4, 780),    VXVB_MASK,   PPCVEC,    0,              {VD, SIMM}},
4004 {"vinsertb",    VX (4, 781),   VXUIMM4_MASK, PPCVEC3,   0,              {VD, VB, UIMM4}},
4005 {"evlhhousplat",VX (4, 781),    VX_MASK,     PPCSPE,    0,              {RS, EVUIMM_2, RA}},
4006 {"evlhhossplatx",VX(4, 782),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4007 {"vpkpx",       VX (4, 782),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4008 {"evlhhossplat",VX (4, 783),    VX_MASK,     PPCSPE,    0,              {RS, EVUIMM_2, RA}},
4009 {"mullhwu",     XRC(4, 392,0),  X_MASK,      MULHW,     0,              {RT, RA, RB}},
4010 {"evlwhex",     VX (4, 784),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4011 {"mullhwu.",    XRC(4, 392,1),  X_MASK,      MULHW,     0,              {RT, RA, RB}},
4012 {"evlwhe",      VX (4, 785),    VX_MASK,     PPCSPE,    0,              {RS, EVUIMM_4, RA}},
4013 {"evlwhoux",    VX (4, 788),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4014 {"evlwhou",     VX (4, 789),    VX_MASK,     PPCSPE,    0,              {RS, EVUIMM_4, RA}},
4015 {"evlwhosx",    VX (4, 790),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4016 {"evlwhos",     VX (4, 791),    VX_MASK,     PPCSPE,    0,              {RS, EVUIMM_4, RA}},
4017 {"maclhwu",     XO (4, 396,0,0),XO_MASK,     MULHW,     0,              {RT, RA, RB}},
4018 {"evlwwsplatx", VX (4, 792),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4019 {"maclhwu.",    XO (4, 396,0,1),XO_MASK,     MULHW,     0,              {RT, RA, RB}},
4020 {"evlwwsplat",  VX (4, 793),    VX_MASK,     PPCSPE,    0,              {RS, EVUIMM_4, RA}},
4021 {"evlwhsplatx", VX (4, 796),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4022 {"evlwhsplat",  VX (4, 797),    VX_MASK,     PPCSPE,    0,              {RS, EVUIMM_4, RA}},
4023 {"evstddx",     VX (4, 800),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4024 {"evstdd",      VX (4, 801),    VX_MASK,     PPCSPE,    0,              {RS, EVUIMM_8, RA}},
4025 {"evstdwx",     VX (4, 802),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4026 {"evstdw",      VX (4, 803),    VX_MASK,     PPCSPE,    0,              {RS, EVUIMM_8, RA}},
4027 {"evstdhx",     VX (4, 804),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4028 {"evstdh",      VX (4, 805),    VX_MASK,     PPCSPE,    0,              {RS, EVUIMM_8, RA}},
4029 {"evstwhex",    VX (4, 816),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4030 {"evstwhe",     VX (4, 817),    VX_MASK,     PPCSPE,    0,              {RS, EVUIMM_4, RA}},
4031 {"evstwhox",    VX (4, 820),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4032 {"evstwho",     VX (4, 821),    VX_MASK,     PPCSPE,    0,              {RS, EVUIMM_4, RA}},
4033 {"evstwwex",    VX (4, 824),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4034 {"evstwwe",     VX (4, 825),    VX_MASK,     PPCSPE,    0,              {RS, EVUIMM_4, RA}},
4035 {"evstwwox",    VX (4, 828),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4036 {"evstwwo",     VX (4, 829),    VX_MASK,     PPCSPE,    0,              {RS, EVUIMM_4, RA}},
4037 {"vaddshs",     VX (4, 832),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4038 {"bcdcpsgn.",   VX (4, 833),    VX_MASK,     PPCVEC3,   0,              {VD, VA, VB}},
4039 {"vminsh",      VX (4, 834),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4040 {"vsrah",       VX (4, 836),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4041 {"vcmpgtsh",    VXR(4, 838,0),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
4042 {"vmulesh",     VX (4, 840),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4043 {"vcfsx",       VX (4, 842),    VX_MASK,     PPCVEC,    0,              {VD, VB, UIMM}},
4044 {"vcsxwfp",     VX (4, 842),    VX_MASK,     PPCVEC,    0,              {VD, VB, UIMM}},
4045 {"vspltish",    VX (4, 844),    VXVB_MASK,   PPCVEC,    0,              {VD, SIMM}},
4046 {"vinserth",    VX (4, 845),   VXUIMM4_MASK, PPCVEC3,   0,              {VD, VB, UIMM4}},
4047 {"vupkhpx",     VX (4, 846),    VXVA_MASK,   PPCVEC,    0,              {VD, VB}},
4048 {"mullhw",      XRC(4, 424,0),  X_MASK,      MULHW,     0,              {RT, RA, RB}},
4049 {"mullhw.",     XRC(4, 424,1),  X_MASK,      MULHW,     0,              {RT, RA, RB}},
4050 {"maclhw",      XO (4, 428,0,0),XO_MASK,     MULHW,     0,              {RT, RA, RB}},
4051 {"maclhw.",     XO (4, 428,0,1),XO_MASK,     MULHW,     0,              {RT, RA, RB}},
4052 {"nmaclhw",     XO (4, 430,0,0),XO_MASK,     MULHW,     0,              {RT, RA, RB}},
4053 {"nmaclhw.",    XO (4, 430,0,1),XO_MASK,     MULHW,     0,              {RT, RA, RB}},
4054 {"vaddsws",     VX (4, 896),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4055 {"vminsw",      VX (4, 898),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4056 {"vsraw",       VX (4, 900),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4057 {"vcmpgtsw",    VXR(4, 902,0),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
4058 {"vmulesw",     VX (4, 904),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4059 {"vctuxs",      VX (4, 906),    VX_MASK,     PPCVEC,    0,              {VD, VB, UIMM}},
4060 {"vcfpuxws",    VX (4, 906),    VX_MASK,     PPCVEC,    0,              {VD, VB, UIMM}},
4061 {"vspltisw",    VX (4, 908),    VXVB_MASK,   PPCVEC,    0,              {VD, SIMM}},
4062 {"vinsertw",    VX (4, 909),   VXUIMM4_MASK, PPCVEC3,   0,              {VD, VB, UIMM4}},
4063 {"maclhwsu",    XO (4, 460,0,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4064 {"maclhwsu.",   XO (4, 460,0,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4065 {"vminsd",      VX (4, 962),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4066 {"vsrad",       VX (4, 964),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4067 {"vcmpbfp",     VXR(4, 966,0),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
4068 {"vcmpgtsd",    VXR(4, 967,0),  VXR_MASK,    PPCVEC2,   0,              {VD, VA, VB}},
4069 {"vctsxs",      VX (4, 970),    VX_MASK,     PPCVEC,    0,              {VD, VB, UIMM}},
4070 {"vcfpsxws",    VX (4, 970),    VX_MASK,     PPCVEC,    0,              {VD, VB, UIMM}},
4071 {"vinsertd",    VX (4, 973),   VXUIMM4_MASK, PPCVEC3,   0,              {VD, VB, UIMM4}},
4072 {"vupklpx",     VX (4, 974),    VXVA_MASK,   PPCVEC,    0,              {VD, VB}},
4073 {"maclhws",     XO (4, 492,0,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4074 {"maclhws.",    XO (4, 492,0,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4075 {"nmaclhws",    XO (4, 494,0,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4076 {"nmaclhws.",   XO (4, 494,0,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4077 {"vsububm",     VX (4,1024),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4078 {"bcdadd.",     VX (4,1025),    VXPS_MASK,   PPCVEC2,   0,              {VD, VA, VB, PS}},
4079 {"vavgub",      VX (4,1026),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4080 {"vabsdub",     VX (4,1027),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4081 {"evmhessf",    VX (4,1027),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4082 {"vand",        VX (4,1028),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4083 {"vcmpequb.",   VXR(4,   6,1),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
4084 {"vcmpneb.",    VXR(4,   7,1),  VXR_MASK,    PPCVEC3,   0,              {VD, VA, VB}},
4085 {"udi0fcm.",    APU(4, 515,0),  APU_MASK, PPC405|PPC440, 0,             {URT, URA, URB}},
4086 {"udi0fcm",     APU(4, 515,1),  APU_MASK, PPC405|PPC440, 0,             {URT, URA, URB}},
4087 {"evmhossf",    VX (4,1031),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4088 {"vpmsumb",     VX (4,1032),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4089 {"evmheumi",    VX (4,1032),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4090 {"evmhesmi",    VX (4,1033),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4091 {"vmaxfp",      VX (4,1034),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4092 {"evmhesmf",    VX (4,1035),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4093 {"evmhoumi",    VX (4,1036),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4094 {"vslo",        VX (4,1036),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4095 {"evmhosmi",    VX (4,1037),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4096 {"evmhosmf",    VX (4,1039),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4097 {"machhwuo",    XO (4,  12,1,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4098 {"machhwuo.",   XO (4,  12,1,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4099 {"ps_merge00",  XOPS(4,528,0),  XOPS_MASK,   PPCPS,     0,              {FRT, FRA, FRB}},
4100 {"ps_merge00.", XOPS(4,528,1),  XOPS_MASK,   PPCPS,     0,              {FRT, FRA, FRB}},
4101 {"evmhessfa",   VX (4,1059),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4102 {"evmhossfa",   VX (4,1063),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4103 {"evmheumia",   VX (4,1064),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4104 {"evmhesmia",   VX (4,1065),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4105 {"evmhesmfa",   VX (4,1067),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4106 {"evmhoumia",   VX (4,1068),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4107 {"evmhosmia",   VX (4,1069),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4108 {"evmhosmfa",   VX (4,1071),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4109 {"vsubuhm",     VX (4,1088),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4110 {"bcdsub.",     VX (4,1089),    VXPS_MASK,   PPCVEC2,   0,              {VD, VA, VB, PS}},
4111 {"vavguh",      VX (4,1090),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4112 {"evmwlssf",    VX (4,1091),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4113 {"vabsduh",     VX (4,1091),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4114 {"vandc",       VX (4,1092),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4115 {"vcmpequh.",   VXR(4,  70,1),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
4116 {"udi1fcm.",    APU(4, 547,0),  APU_MASK, PPC405|PPC440, 0,             {URT, URA, URB}},
4117 {"udi1fcm",     APU(4, 547,1),  APU_MASK, PPC405|PPC440, 0,             {URT, URA, URB}},
4118 {"vcmpneh.",    VXR(4,  71,1),  VXR_MASK,    PPCVEC3,   0,              {VD, VA, VB}},
4119 {"evmwhssf",    VX (4,1095),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4120 {"vpmsumh",     VX (4,1096),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4121 {"evmwlumi",    VX (4,1096),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4122 {"vminfp",      VX (4,1098),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4123 {"evmwlsmf",    VX (4,1099),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4124 {"evmwhumi",    VX (4,1100),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4125 {"vsro",        VX (4,1100),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4126 {"evmwhsmi",    VX (4,1101),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4127 {"vpkudum",     VX (4,1102),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4128 {"evmwhsmf",    VX (4,1103),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4129 {"evmwssf",     VX (4,1107),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4130 {"machhwo",     XO (4,  44,1,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4131 {"evmwumi",     VX (4,1112),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4132 {"machhwo.",    XO (4,  44,1,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4133 {"evmwsmi",     VX (4,1113),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4134 {"evmwsmf",     VX (4,1115),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4135 {"nmachhwo",    XO (4,  46,1,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4136 {"nmachhwo.",   XO (4,  46,1,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4137 {"ps_merge01",  XOPS(4,560,0),  XOPS_MASK,   PPCPS,     0,              {FRT, FRA, FRB}},
4138 {"ps_merge01.", XOPS(4,560,1),  XOPS_MASK,   PPCPS,     0,              {FRT, FRA, FRB}},
4139 {"evmwlssfa",   VX (4,1123),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4140 {"evmwhssfa",   VX (4,1127),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4141 {"evmwlumia",   VX (4,1128),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4142 {"evmwlsmfa",   VX (4,1131),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4143 {"evmwhumia",   VX (4,1132),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4144 {"evmwhsmia",   VX (4,1133),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4145 {"evmwhsmfa",   VX (4,1135),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4146 {"evmwssfa",    VX (4,1139),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4147 {"evmwumia",    VX (4,1144),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4148 {"evmwsmia",    VX (4,1145),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4149 {"evmwsmfa",    VX (4,1147),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4150 {"vsubuwm",     VX (4,1152),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4151 {"bcdus.",      VX (4,1153),    VX_MASK,     PPCVEC3,   0,              {VD, VA, VB}},
4152 {"vavguw",      VX (4,1154),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4153 {"vabsduw",     VX (4,1155),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4154 {"vmr",         VX (4,1156),    VX_MASK,     PPCVEC,    0,              {VD, VA, VBA}},
4155 {"vor",         VX (4,1156),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4156 {"vcmpnew.",    VXR(4, 135,1),  VXR_MASK,    PPCVEC3,   0,              {VD, VA, VB}},
4157 {"vpmsumw",     VX (4,1160),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4158 {"vcmpequw.",   VXR(4, 134,1),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
4159 {"udi2fcm.",    APU(4, 579,0),  APU_MASK, PPC405|PPC440, 0,             {URT, URA, URB}},
4160 {"udi2fcm",     APU(4, 579,1),  APU_MASK, PPC405|PPC440, 0,             {URT, URA, URB}},
4161 {"machhwsuo",   XO (4,  76,1,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4162 {"machhwsuo.",  XO (4,  76,1,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4163 {"ps_merge10",  XOPS(4,592,0),  XOPS_MASK,   PPCPS,     0,              {FRT, FRA, FRB}},
4164 {"ps_merge10.", XOPS(4,592,1),  XOPS_MASK,   PPCPS,     0,              {FRT, FRA, FRB}},
4165 {"vsubudm",     VX (4,1216),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4166 {"evaddusiaaw", VX (4,1216),    VX_MASK,     PPCSPE,    0,              {RS, RA}},
4167 {"bcds.",       VX (4,1217),    VXPS_MASK,   PPCVEC3,   0,              {VD, VA, VB, PS}},
4168 {"evaddssiaaw", VX (4,1217),    VX_MASK,     PPCSPE,    0,              {RS, RA}},
4169 {"evsubfusiaaw",VX (4,1218),    VX_MASK,     PPCSPE,    0,              {RS, RA}},
4170 {"evsubfssiaaw",VX (4,1219),    VX_MASK,     PPCSPE,    0,              {RS, RA}},
4171 {"evmra",       VX (4,1220),    VX_MASK,     PPCSPE,    0,              {RS, RA}},
4172 {"vxor",        VX (4,1220),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4173 {"evdivws",     VX (4,1222),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4174 {"vcmpeqfp.",   VXR(4, 198,1),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
4175 {"udi3fcm.",    APU(4, 611,0),  APU_MASK, PPC405|PPC440, 0,             {URT, URA, URB}},
4176 {"vcmpequd.",   VXR(4, 199,1),  VXR_MASK,    PPCVEC2,   0,              {VD, VA, VB}},
4177 {"udi3fcm",     APU(4, 611,1),  APU_MASK, PPC405|PPC440, 0,             {URT, URA, URB}},
4178 {"evdivwu",     VX (4,1223),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4179 {"vpmsumd",     VX (4,1224),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4180 {"evaddumiaaw", VX (4,1224),    VX_MASK,     PPCSPE,    0,              {RS, RA}},
4181 {"evaddsmiaaw", VX (4,1225),    VX_MASK,     PPCSPE,    0,              {RS, RA}},
4182 {"evsubfumiaaw",VX (4,1226),    VX_MASK,     PPCSPE,    0,              {RS, RA}},
4183 {"evsubfsmiaaw",VX (4,1227),    VX_MASK,     PPCSPE,    0,              {RS, RA}},
4184 {"vpkudus",     VX (4,1230),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4185 {"machhwso",    XO (4, 108,1,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4186 {"machhwso.",   XO (4, 108,1,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4187 {"nmachhwso",   XO (4, 110,1,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4188 {"nmachhwso.",  XO (4, 110,1,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4189 {"ps_merge11",  XOPS(4,624,0),  XOPS_MASK,   PPCPS,     0,              {FRT, FRA, FRB}},
4190 {"ps_merge11.", XOPS(4,624,1),  XOPS_MASK,   PPCPS,     0,              {FRT, FRA, FRB}},
4191 {"vsubuqm",     VX (4,1280),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4192 {"evmheusiaaw", VX (4,1280),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4193 {"bcdtrunc.",   VX (4,1281),    VXPS_MASK,   PPCVEC3,   0,              {VD, VA, VB, PS}},
4194 {"evmhessiaaw", VX (4,1281),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4195 {"vavgsb",      VX (4,1282),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4196 {"evmhessfaaw", VX (4,1283),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4197 {"evmhousiaaw", VX (4,1284),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4198 {"vnot",        VX (4,1284),    VX_MASK,     PPCVEC,    0,              {VD, VA, VBA}},
4199 {"vnor",        VX (4,1284),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4200 {"evmhossiaaw", VX (4,1285),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4201 {"udi4fcm.",    APU(4, 643,0),  APU_MASK, PPC405|PPC440, 0,             {URT, URA, URB}},
4202 {"udi4fcm",     APU(4, 643,1),  APU_MASK, PPC405|PPC440, 0,             {URT, URA, URB}},
4203 {"vcmpnezb.",   VXR(4, 263,1),  VXR_MASK,    PPCVEC3,   0,              {VD, VA, VB}},
4204 {"evmhossfaaw", VX (4,1287),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4205 {"evmheumiaaw", VX (4,1288),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4206 {"vcipher",     VX (4,1288),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4207 {"vcipherlast", VX (4,1289),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4208 {"evmhesmiaaw", VX (4,1289),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4209 {"evmhesmfaaw", VX (4,1291),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4210 {"vgbbd",       VX (4,1292),    VXVA_MASK,   PPCVEC2,   0,              {VD, VB}},
4211 {"evmhoumiaaw", VX (4,1292),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4212 {"evmhosmiaaw", VX (4,1293),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4213 {"evmhosmfaaw", VX (4,1295),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4214 {"macchwuo",    XO (4, 140,1,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4215 {"macchwuo.",   XO (4, 140,1,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4216 {"evmhegumiaa", VX (4,1320),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4217 {"evmhegsmiaa", VX (4,1321),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4218 {"evmhegsmfaa", VX (4,1323),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4219 {"evmhogumiaa", VX (4,1324),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4220 {"evmhogsmiaa", VX (4,1325),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4221 {"evmhogsmfaa", VX (4,1327),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4222 {"vsubcuq",     VX (4,1344),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4223 {"evmwlusiaaw", VX (4,1344),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4224 {"bcdutrunc.",  VX (4,1345),    VX_MASK,     PPCVEC3,   0,              {VD, VA, VB}},
4225 {"evmwlssiaaw", VX (4,1345),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4226 {"vavgsh",      VX (4,1346),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4227 {"evmwlssfaaw", VX (4,1347),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4228 {"evmwhusiaa",  VX (4,1348),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4229 {"vorc",        VX (4,1348),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4230 {"evmwhssmaa",  VX (4,1349),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4231 {"udi5fcm.",    APU(4, 675,0),  APU_MASK, PPC405|PPC440, 0,             {URT, URA, URB}},
4232 {"udi5fcm",     APU(4, 675,1),  APU_MASK, PPC405|PPC440, 0,             {URT, URA, URB}},
4233 {"vcmpnezh.",   VXR(4, 327,1),  VXR_MASK,    PPCVEC3,   0,              {VD, VA, VB}},
4234 {"evmwhssfaa",  VX (4,1351),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4235 {"vncipher",    VX (4,1352),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4236 {"evmwlumiaaw", VX (4,1352),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4237 {"vncipherlast",VX (4,1353),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4238 {"evmwlsmiaaw", VX (4,1353),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4239 {"evmwlsmfaaw", VX (4,1355),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4240 {"evmwhumiaa",  VX (4,1356),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4241 {"vbpermq",     VX (4,1356),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4242 {"evmwhsmiaa",  VX (4,1357),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4243 {"vpksdus",     VX (4,1358),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4244 {"evmwhsmfaa",  VX (4,1359),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4245 {"evmwssfaa",   VX (4,1363),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4246 {"macchwo",     XO (4, 172,1,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4247 {"evmwumiaa",   VX (4,1368),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4248 {"macchwo.",    XO (4, 172,1,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4249 {"evmwsmiaa",   VX (4,1369),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4250 {"evmwsmfaa",   VX (4,1371),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4251 {"nmacchwo",    XO (4, 174,1,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4252 {"nmacchwo.",   XO (4, 174,1,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4253 {"evmwhgumiaa", VX (4,1380),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4254 {"evmwhgsmiaa", VX (4,1381),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4255 {"evmwhgssfaa", VX (4,1383),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4256 {"evmwhgsmfaa", VX (4,1391),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4257 {"evmheusianw", VX (4,1408),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4258 {"vsubcuw",     VX (4,1408),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4259 {"evmhessianw", VX (4,1409),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4260 {"bcdctsq.",    VXVA(4,1409,0), VXVA_MASK,   PPCVEC3,   0,              {VD, VB}},
4261 {"bcdcfsq.",    VXVA(4,1409,2), VXVAPS_MASK, PPCVEC3,   0,              {VD, VB, PS}},
4262 {"bcdctz.",     VXVA(4,1409,4), VXVAPS_MASK, PPCVEC3,   0,              {VD, VB, PS}},
4263 {"bcdctn.",     VXVA(4,1409,5), VXVA_MASK,   PPCVEC3,   0,              {VD, VB}},
4264 {"bcdcfz.",     VXVA(4,1409,6), VXVAPS_MASK, PPCVEC3,   0,              {VD, VB, PS}},
4265 {"bcdcfn.",     VXVA(4,1409,7), VXVAPS_MASK, PPCVEC3,   0,              {VD, VB, PS}},
4266 {"bcdsetsgn.",  VXVA(4,1409,31), VXVAPS_MASK, PPCVEC3,  0,              {VD, VB, PS}},
4267 {"vavgsw",      VX (4,1410),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4268 {"evmhessfanw", VX (4,1411),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4269 {"vnand",       VX (4,1412),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4270 {"evmhousianw", VX (4,1412),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4271 {"evmhossianw", VX (4,1413),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4272 {"udi6fcm.",    APU(4, 707,0),  APU_MASK, PPC405|PPC440, 0,             {URT, URA, URB}},
4273 {"udi6fcm",     APU(4, 707,1),  APU_MASK, PPC405|PPC440, 0,             {URT, URA, URB}},
4274 {"vcmpnezw.",   VXR(4, 391,1),  VXR_MASK,    PPCVEC3,   0,              {VD, VA, VB}},
4275 {"evmhossfanw", VX (4,1415),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4276 {"evmheumianw", VX (4,1416),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4277 {"evmhesmianw", VX (4,1417),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4278 {"evmhesmfanw", VX (4,1419),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4279 {"evmhoumianw", VX (4,1420),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4280 {"evmhosmianw", VX (4,1421),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4281 {"evmhosmfanw", VX (4,1423),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4282 {"macchwsuo",   XO (4, 204,1,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4283 {"macchwsuo.",  XO (4, 204,1,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4284 {"evmhegumian", VX (4,1448),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4285 {"evmhegsmian", VX (4,1449),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4286 {"evmhegsmfan", VX (4,1451),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4287 {"evmhogumian", VX (4,1452),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4288 {"evmhogsmian", VX (4,1453),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4289 {"evmhogsmfan", VX (4,1455),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4290 {"evmwlusianw", VX (4,1472),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4291 {"bcdsr.",      VX (4,1473),    VXPS_MASK,   PPCVEC3,   0,              {VD, VA, VB, PS}},
4292 {"evmwlssianw", VX (4,1473),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4293 {"evmwlssfanw", VX (4,1475),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4294 {"evmwhusian",  VX (4,1476),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4295 {"vsld",        VX (4,1476),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4296 {"evmwhssian",  VX (4,1477),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4297 {"vcmpgefp.",   VXR(4, 454,1),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
4298 {"udi7fcm.",    APU(4, 739,0),  APU_MASK, PPC405|PPC440, 0,             {URT, URA, URB}},
4299 {"udi7fcm",     APU(4, 739,1),  APU_MASK, PPC405|PPC440, 0,             {URT, URA, URB}},
4300 {"evmwhssfan",  VX (4,1479),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4301 {"vsbox",       VX (4,1480),    VXVB_MASK,   PPCVEC2,   0,              {VD, VA}},
4302 {"evmwlumianw", VX (4,1480),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4303 {"evmwlsmianw", VX (4,1481),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4304 {"evmwlsmfanw", VX (4,1483),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4305 {"evmwhumian",  VX (4,1484),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4306 {"vbpermd",     VX (4,1484),    VX_MASK,     PPCVEC3,   0,              {VD, VA, VB}},
4307 {"evmwhsmian",  VX (4,1485),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4308 {"vpksdss",     VX (4,1486),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4309 {"evmwhsmfan",  VX (4,1487),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4310 {"evmwssfan",   VX (4,1491),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4311 {"macchwso",    XO (4, 236,1,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4312 {"evmwumian",   VX (4,1496),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4313 {"macchwso.",   XO (4, 236,1,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4314 {"evmwsmian",   VX (4,1497),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4315 {"evmwsmfan",   VX (4,1499),    VX_MASK,     PPCSPE,    0,              {RS, RA, RB}},
4316 {"evmwhgumian", VX (4,1508),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4317 {"evmwhgsmian", VX (4,1509),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4318 {"evmwhgssfan", VX (4,1511),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4319 {"evmwhgsmfan", VX (4,1519),    VX_MASK,     PPCSPE,    0,              {RD, RA, RB}},
4320 {"nmacchwso",   XO (4, 238,1,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4321 {"nmacchwso.",  XO (4, 238,1,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4322 {"vsububs",     VX (4,1536),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4323 {"vclzlsbb",    VXVA(4,1538,0), VXVA_MASK,   PPCVEC3,   0,              {RT, VB}},
4324 {"vctzlsbb",    VXVA(4,1538,1), VXVA_MASK,   PPCVEC3,   0,              {RT, VB}},
4325 {"vnegw",       VXVA(4,1538,6), VXVA_MASK,   PPCVEC3,   0,              {VD, VB}},
4326 {"vnegd",       VXVA(4,1538,7), VXVA_MASK,   PPCVEC3,   0,              {VD, VB}},
4327 {"vprtybw",     VXVA(4,1538,8), VXVA_MASK,   PPCVEC3,   0,              {VD, VB}},
4328 {"vprtybd",     VXVA(4,1538,9), VXVA_MASK,   PPCVEC3,   0,              {VD, VB}},
4329 {"vprtybq",     VXVA(4,1538,10), VXVA_MASK,  PPCVEC3,   0,              {VD, VB}},
4330 {"vextsb2w",    VXVA(4,1538,16), VXVA_MASK,  PPCVEC3,   0,              {VD, VB}},
4331 {"vextsh2w",    VXVA(4,1538,17), VXVA_MASK,  PPCVEC3,   0,              {VD, VB}},
4332 {"vextsb2d",    VXVA(4,1538,24), VXVA_MASK,  PPCVEC3,   0,              {VD, VB}},
4333 {"vextsh2d",    VXVA(4,1538,25), VXVA_MASK,  PPCVEC3,   0,              {VD, VB}},
4334 {"vextsw2d",    VXVA(4,1538,26), VXVA_MASK,  PPCVEC3,   0,              {VD, VB}},
4335 {"vctzb",       VXVA(4,1538,28), VXVA_MASK,  PPCVEC3,   0,              {VD, VB}},
4336 {"vctzh",       VXVA(4,1538,29), VXVA_MASK,  PPCVEC3,   0,              {VD, VB}},
4337 {"vctzw",       VXVA(4,1538,30), VXVA_MASK,  PPCVEC3,   0,              {VD, VB}},
4338 {"vctzd",       VXVA(4,1538,31), VXVA_MASK,  PPCVEC3,   0,              {VD, VB}},
4339 {"mfvscr",      VX (4,1540),    VXVAVB_MASK, PPCVEC,    0,              {VD}},
4340 {"vcmpgtub.",   VXR(4, 518,1),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
4341 {"udi8fcm.",    APU(4, 771,0),  APU_MASK,    PPC440,    0,              {URT, URA, URB}},
4342 {"udi8fcm",     APU(4, 771,1),  APU_MASK,    PPC440,    0,              {URT, URA, URB}},
4343 {"vsum4ubs",    VX (4,1544),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4344 {"vextublx",    VX (4,1549),    VX_MASK,     PPCVEC3,   0,              {RT, RA, VB}},
4345 {"vsubuhs",     VX (4,1600),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4346 {"mtvscr",      VX (4,1604),    VXVDVA_MASK, PPCVEC,    0,              {VB}},
4347 {"vcmpgtuh.",   VXR(4, 582,1),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
4348 {"vsum4shs",    VX (4,1608),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4349 {"udi9fcm.",    APU(4, 804,0),  APU_MASK,    PPC440,    0,              {URT, URA, URB}},
4350 {"udi9fcm",     APU(4, 804,1),  APU_MASK,    PPC440,    0,              {URT, URA, URB}},
4351 {"vextuhlx",    VX (4,1613),    VX_MASK,     PPCVEC3,   0,              {RT, RA, VB}},
4352 {"vupkhsw",     VX (4,1614),    VXVA_MASK,   PPCVEC2,   0,              {VD, VB}},
4353 {"vsubuws",     VX (4,1664),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4354 {"vshasigmaw",  VX (4,1666),    VX_MASK,     PPCVEC2,   0,              {VD, VA, ST, SIX}},
4355 {"veqv",        VX (4,1668),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4356 {"vcmpgtuw.",   VXR(4, 646,1),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
4357 {"udi10fcm.",   APU(4, 835,0),  APU_MASK,    PPC440,    0,              {URT, URA, URB}},
4358 {"udi10fcm",    APU(4, 835,1),  APU_MASK,    PPC440,    0,              {URT, URA, URB}},
4359 {"vsum2sws",    VX (4,1672),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4360 {"vmrgow",      VX (4,1676),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4361 {"vextuwlx",    VX (4,1677),    VX_MASK,     PPCVEC3,   0,              {RT, RA, VB}},
4362 {"vshasigmad",  VX (4,1730),    VX_MASK,     PPCVEC2,   0,              {VD, VA, ST, SIX}},
4363 {"vsrd",        VX (4,1732),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4364 {"vcmpgtfp.",   VXR(4, 710,1),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
4365 {"udi11fcm.",   APU(4, 867,0),  APU_MASK,    PPC440,    0,              {URT, URA, URB}},
4366 {"vcmpgtud.",   VXR(4, 711,1),  VXR_MASK,    PPCVEC2,   0,              {VD, VA, VB}},
4367 {"udi11fcm",    APU(4, 867,1),  APU_MASK,    PPC440,    0,              {URT, URA, URB}},
4368 {"vupklsw",     VX (4,1742),    VXVA_MASK,   PPCVEC2,   0,              {VD, VB}},
4369 {"vsubsbs",     VX (4,1792),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4370 {"vclzb",       VX (4,1794),    VXVA_MASK,   PPCVEC2,   0,              {VD, VB}},
4371 {"vpopcntb",    VX (4,1795),    VXVA_MASK,   PPCVEC2,   0,              {VD, VB}},
4372 {"vsrv",        VX (4,1796),    VX_MASK,     PPCVEC3,   0,              {VD, VA, VB}},
4373 {"vcmpgtsb.",   VXR(4, 774,1),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
4374 {"udi12fcm.",   APU(4, 899,0),  APU_MASK,    PPC440,    0,              {URT, URA, URB}},
4375 {"udi12fcm",    APU(4, 899,1),  APU_MASK,    PPC440,    0,              {URT, URA, URB}},
4376 {"vsum4sbs",    VX (4,1800),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4377 {"vextubrx",    VX (4,1805),    VX_MASK,     PPCVEC3,   0,              {RT, RA, VB}},
4378 {"maclhwuo",    XO (4, 396,1,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4379 {"maclhwuo.",   XO (4, 396,1,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4380 {"vsubshs",     VX (4,1856),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4381 {"vclzh",       VX (4,1858),    VXVA_MASK,   PPCVEC2,   0,              {VD, VB}},
4382 {"vpopcnth",    VX (4,1859),    VXVA_MASK,   PPCVEC2,   0,              {VD, VB}},
4383 {"vslv",        VX (4,1860),    VX_MASK,     PPCVEC3,   0,              {VD, VA, VB}},
4384 {"vcmpgtsh.",   VXR(4, 838,1),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
4385 {"vextuhrx",    VX (4,1869),    VX_MASK,     PPCVEC3,   0,              {RT, RA, VB}},
4386 {"udi13fcm.",   APU(4, 931,0),  APU_MASK,    PPC440,    0,              {URT, URA, URB}},
4387 {"udi13fcm",    APU(4, 931,1),  APU_MASK,    PPC440,    0,              {URT, URA, URB}},
4388 {"maclhwo",     XO (4, 428,1,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4389 {"maclhwo.",    XO (4, 428,1,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4390 {"nmaclhwo",    XO (4, 430,1,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4391 {"nmaclhwo.",   XO (4, 430,1,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4392 {"vsubsws",     VX (4,1920),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4393 {"vclzw",       VX (4,1922),    VXVA_MASK,   PPCVEC2,   0,              {VD, VB}},
4394 {"vpopcntw",    VX (4,1923),    VXVA_MASK,   PPCVEC2,   0,              {VD, VB}},
4395 {"vcmpgtsw.",   VXR(4, 902,1),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
4396 {"udi14fcm.",   APU(4, 963,0),  APU_MASK,    PPC440,    0,              {URT, URA, URB}},
4397 {"udi14fcm",    APU(4, 963,1),  APU_MASK,    PPC440,    0,              {URT, URA, URB}},
4398 {"vsumsws",     VX (4,1928),    VX_MASK,     PPCVEC,    0,              {VD, VA, VB}},
4399 {"vmrgew",      VX (4,1932),    VX_MASK,     PPCVEC2,   0,              {VD, VA, VB}},
4400 {"vextuwrx",    VX (4,1933),    VX_MASK,     PPCVEC3,   0,              {RT, RA, VB}},
4401 {"maclhwsuo",   XO (4, 460,1,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4402 {"maclhwsuo.",  XO (4, 460,1,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4403 {"vclzd",       VX (4,1986),    VXVA_MASK,   PPCVEC2,   0,              {VD, VB}},
4404 {"vpopcntd",    VX (4,1987),    VXVA_MASK,   PPCVEC2,   0,              {VD, VB}},
4405 {"vcmpbfp.",    VXR(4, 966,1),  VXR_MASK,    PPCVEC,    0,              {VD, VA, VB}},
4406 {"udi15fcm.",   APU(4, 995,0),  APU_MASK,    PPC440,    0,              {URT, URA, URB}},
4407 {"vcmpgtsd.",   VXR(4, 967,1),  VXR_MASK,    PPCVEC2,   0,              {VD, VA, VB}},
4408 {"udi15fcm",    APU(4, 995,1),  APU_MASK,    PPC440,    0,              {URT, URA, URB}},
4409 {"maclhwso",    XO (4, 492,1,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4410 {"maclhwso.",   XO (4, 492,1,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4411 {"nmaclhwso",   XO (4, 494,1,0), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4412 {"nmaclhwso.",  XO (4, 494,1,1), XO_MASK,    MULHW,     0,              {RT, RA, RB}},
4413 {"dcbz_l",      X  (4,1014),    XRT_MASK,    PPCPS,     0,              {RA, RB}},
4414
4415 {"mulli",       OP(7),          OP_MASK,     PPCCOM,    PPCVLE,         {RT, RA, SI}},
4416 {"muli",        OP(7),          OP_MASK,     PWRCOM,    PPCVLE,         {RT, RA, SI}},
4417
4418 {"subfic",      OP(8),          OP_MASK,     PPCCOM,    PPCVLE,         {RT, RA, SI}},
4419 {"sfi",         OP(8),          OP_MASK,     PWRCOM,    PPCVLE,         {RT, RA, SI}},
4420
4421 {"dozi",        OP(9),          OP_MASK,     M601,      PPCVLE,         {RT, RA, SI}},
4422
4423 {"cmplwi",      OPL(10,0),      OPL_MASK,    PPCCOM,    PPCVLE,         {OBF, RA, UISIGNOPT}},
4424 {"cmpldi",      OPL(10,1),      OPL_MASK,    PPC64,     PPCVLE,         {OBF, RA, UISIGNOPT}},
4425 {"cmpli",       OP(10),         OP_MASK,     PPC,       PPCVLE,         {BF, L32OPT, RA, UISIGNOPT}},
4426 {"cmpli",       OP(10),         OP_MASK,     PWRCOM,    PPC|PPCVLE,     {BF, RA, UISIGNOPT}},
4427
4428 {"cmpwi",       OPL(11,0),      OPL_MASK,    PPCCOM,    PPCVLE,         {OBF, RA, SI}},
4429 {"cmpdi",       OPL(11,1),      OPL_MASK,    PPC64,     PPCVLE,         {OBF, RA, SI}},
4430 {"cmpi",        OP(11),         OP_MASK,     PPC,       PPCVLE,         {BF, L32OPT, RA, SI}},
4431 {"cmpi",        OP(11),         OP_MASK,     PWRCOM,    PPC|PPCVLE,     {BF, RA, SI}},
4432
4433 {"addic",       OP(12),         OP_MASK,     PPCCOM,    PPCVLE,         {RT, RA, SI}},
4434 {"ai",          OP(12),         OP_MASK,     PWRCOM,    PPCVLE,         {RT, RA, SI}},
4435 {"subic",       OP(12),         OP_MASK,     PPCCOM,    PPCVLE,         {RT, RA, NSI}},
4436
4437 {"addic.",      OP(13),         OP_MASK,     PPCCOM,    PPCVLE,         {RT, RA, SI}},
4438 {"ai.",         OP(13),         OP_MASK,     PWRCOM,    PPCVLE,         {RT, RA, SI}},
4439 {"subic.",      OP(13),         OP_MASK,     PPCCOM,    PPCVLE,         {RT, RA, NSI}},
4440
4441 {"li",          OP(14),         DRA_MASK,    PPCCOM,    PPCVLE,         {RT, SI}},
4442 {"lil",         OP(14),         DRA_MASK,    PWRCOM,    PPCVLE,         {RT, SI}},
4443 {"addi",        OP(14),         OP_MASK,     PPCCOM,    PPCVLE,         {RT, RA0, SI}},
4444 {"cal",         OP(14),         OP_MASK,     PWRCOM,    PPCVLE,         {RT, D, RA0}},
4445 {"subi",        OP(14),         OP_MASK,     PPCCOM,    PPCVLE,         {RT, RA0, NSI}},
4446 {"la",          OP(14),         OP_MASK,     PPCCOM,    PPCVLE,         {RT, D, RA0}},
4447
4448 {"lis",         OP(15),         DRA_MASK,    PPCCOM,    PPCVLE,         {RT, SISIGNOPT}},
4449 {"liu",         OP(15),         DRA_MASK,    PWRCOM,    PPCVLE,         {RT, SISIGNOPT}},
4450 {"addis",       OP(15),         OP_MASK,     PPCCOM,    PPCVLE,         {RT, RA0, SISIGNOPT}},
4451 {"cau",         OP(15),         OP_MASK,     PWRCOM,    PPCVLE,         {RT, RA0, SISIGNOPT}},
4452 {"subis",       OP(15),         OP_MASK,     PPCCOM,    PPCVLE,         {RT, RA0, NSISIGNOPT}},
4453
4454 {"bdnz-",    BBO(16,BODNZ,0,0),         BBOATBI_MASK,  PPCCOM,   PPCVLE,        {BDM}},
4455 {"bdnz+",    BBO(16,BODNZ,0,0),         BBOATBI_MASK,  PPCCOM,   PPCVLE,        {BDP}},
4456 {"bdnz",     BBO(16,BODNZ,0,0),         BBOATBI_MASK,  PPCCOM,   PPCVLE,        {BD}},
4457 {"bdn",      BBO(16,BODNZ,0,0),         BBOATBI_MASK,  PWRCOM,   PPCVLE,        {BD}},
4458 {"bdnzl-",   BBO(16,BODNZ,0,1),         BBOATBI_MASK,  PPCCOM,   PPCVLE,        {BDM}},
4459 {"bdnzl+",   BBO(16,BODNZ,0,1),         BBOATBI_MASK,  PPCCOM,   PPCVLE,        {BDP}},
4460 {"bdnzl",    BBO(16,BODNZ,0,1),         BBOATBI_MASK,  PPCCOM,   PPCVLE,        {BD}},
4461 {"bdnl",     BBO(16,BODNZ,0,1),         BBOATBI_MASK,  PWRCOM,   PPCVLE,        {BD}},
4462 {"bdnza-",   BBO(16,BODNZ,1,0),         BBOATBI_MASK,  PPCCOM,   PPCVLE,        {BDMA}},
4463 {"bdnza+",   BBO(16,BODNZ,1,0),         BBOATBI_MASK,  PPCCOM,   PPCVLE,        {BDPA}},
4464 {"bdnza",    BBO(16,BODNZ,1,0),         BBOATBI_MASK,  PPCCOM,   PPCVLE,        {BDA}},
4465 {"bdna",     BBO(16,BODNZ,1,0),         BBOATBI_MASK,  PWRCOM,   PPCVLE,        {BDA}},
4466 {"bdnzla-",  BBO(16,BODNZ,1,1),         BBOATBI_MASK,  PPCCOM,   PPCVLE,        {BDMA}},
4467 {"bdnzla+",  BBO(16,BODNZ,1,1),         BBOATBI_MASK,  PPCCOM,   PPCVLE,        {BDPA}},
4468 {"bdnzla",   BBO(16,BODNZ,1,1),         BBOATBI_MASK,  PPCCOM,   PPCVLE,        {BDA}},
4469 {"bdnla",    BBO(16,BODNZ,1,1),         BBOATBI_MASK,  PWRCOM,   PPCVLE,        {BDA}},
4470 {"bdz-",     BBO(16,BODZ,0,0),          BBOATBI_MASK,  PPCCOM,   PPCVLE,        {BDM}},
4471 {"bdz+",     BBO(16,BODZ,0,0),          BBOATBI_MASK,  PPCCOM,   PPCVLE,        {BDP}},
4472 {"bdz",      BBO(16,BODZ,0,0),          BBOATBI_MASK,  COM,      PPCVLE,        {BD}},
4473 {"bdzl-",    BBO(16,BODZ,0,1),          BBOATBI_MASK,  PPCCOM,   PPCVLE,        {BDM}},
4474 {"bdzl+",    BBO(16,BODZ,0,1),          BBOATBI_MASK,  PPCCOM,   PPCVLE,        {BDP}},
4475 {"bdzl",     BBO(16,BODZ,0,1),          BBOATBI_MASK,  COM,      PPCVLE,        {BD}},
4476 {"bdza-",    BBO(16,BODZ,1,0),          BBOATBI_MASK,  PPCCOM,   PPCVLE,        {BDMA}},
4477 {"bdza+",    BBO(16,BODZ,1,0),          BBOATBI_MASK,  PPCCOM,   PPCVLE,        {BDPA}},
4478 {"bdza",     BBO(16,BODZ,1,0),          BBOATBI_MASK,  COM,      PPCVLE,        {BDA}},
4479 {"bdzla-",   BBO(16,BODZ,1,1),          BBOATBI_MASK,  PPCCOM,   PPCVLE,        {BDMA}},
4480 {"bdzla+",   BBO(16,BODZ,1,1),          BBOATBI_MASK,  PPCCOM,   PPCVLE,        {BDPA}},
4481 {"bdzla",    BBO(16,BODZ,1,1),          BBOATBI_MASK,  COM,      PPCVLE,        {BDA}},
4482
4483 {"bge-",     BBOCB(16,BOF,CBLT,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDM}},
4484 {"bge+",     BBOCB(16,BOF,CBLT,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDP}},
4485 {"bge",      BBOCB(16,BOF,CBLT,0,0),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BD}},
4486 {"bnl-",     BBOCB(16,BOF,CBLT,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDM}},
4487 {"bnl+",     BBOCB(16,BOF,CBLT,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDP}},
4488 {"bnl",      BBOCB(16,BOF,CBLT,0,0),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BD}},
4489 {"bgel-",    BBOCB(16,BOF,CBLT,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDM}},
4490 {"bgel+",    BBOCB(16,BOF,CBLT,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDP}},
4491 {"bgel",     BBOCB(16,BOF,CBLT,0,1),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BD}},
4492 {"bnll-",    BBOCB(16,BOF,CBLT,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDM}},
4493 {"bnll+",    BBOCB(16,BOF,CBLT,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDP}},
4494 {"bnll",     BBOCB(16,BOF,CBLT,0,1),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BD}},
4495 {"bgea-",    BBOCB(16,BOF,CBLT,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDMA}},
4496 {"bgea+",    BBOCB(16,BOF,CBLT,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDPA}},
4497 {"bgea",     BBOCB(16,BOF,CBLT,1,0),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BDA}},
4498 {"bnla-",    BBOCB(16,BOF,CBLT,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDMA}},
4499 {"bnla+",    BBOCB(16,BOF,CBLT,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDPA}},
4500 {"bnla",     BBOCB(16,BOF,CBLT,1,0),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BDA}},
4501 {"bgela-",   BBOCB(16,BOF,CBLT,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDMA}},
4502 {"bgela+",   BBOCB(16,BOF,CBLT,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDPA}},
4503 {"bgela",    BBOCB(16,BOF,CBLT,1,1),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BDA}},
4504 {"bnlla-",   BBOCB(16,BOF,CBLT,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDMA}},
4505 {"bnlla+",   BBOCB(16,BOF,CBLT,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDPA}},
4506 {"bnlla",    BBOCB(16,BOF,CBLT,1,1),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BDA}},
4507 {"ble-",     BBOCB(16,BOF,CBGT,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDM}},
4508 {"ble+",     BBOCB(16,BOF,CBGT,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDP}},
4509 {"ble",      BBOCB(16,BOF,CBGT,0,0),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BD}},
4510 {"bng-",     BBOCB(16,BOF,CBGT,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDM}},
4511 {"bng+",     BBOCB(16,BOF,CBGT,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDP}},
4512 {"bng",      BBOCB(16,BOF,CBGT,0,0),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BD}},
4513 {"blel-",    BBOCB(16,BOF,CBGT,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDM}},
4514 {"blel+",    BBOCB(16,BOF,CBGT,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDP}},
4515 {"blel",     BBOCB(16,BOF,CBGT,0,1),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BD}},
4516 {"bngl-",    BBOCB(16,BOF,CBGT,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDM}},
4517 {"bngl+",    BBOCB(16,BOF,CBGT,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDP}},
4518 {"bngl",     BBOCB(16,BOF,CBGT,0,1),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BD}},
4519 {"blea-",    BBOCB(16,BOF,CBGT,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDMA}},
4520 {"blea+",    BBOCB(16,BOF,CBGT,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDPA}},
4521 {"blea",     BBOCB(16,BOF,CBGT,1,0),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BDA}},
4522 {"bnga-",    BBOCB(16,BOF,CBGT,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDMA}},
4523 {"bnga+",    BBOCB(16,BOF,CBGT,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDPA}},
4524 {"bnga",     BBOCB(16,BOF,CBGT,1,0),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BDA}},
4525 {"blela-",   BBOCB(16,BOF,CBGT,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDMA}},
4526 {"blela+",   BBOCB(16,BOF,CBGT,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDPA}},
4527 {"blela",    BBOCB(16,BOF,CBGT,1,1),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BDA}},
4528 {"bngla-",   BBOCB(16,BOF,CBGT,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDMA}},
4529 {"bngla+",   BBOCB(16,BOF,CBGT,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDPA}},
4530 {"bngla",    BBOCB(16,BOF,CBGT,1,1),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BDA}},
4531 {"bne-",     BBOCB(16,BOF,CBEQ,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDM}},
4532 {"bne+",     BBOCB(16,BOF,CBEQ,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDP}},
4533 {"bne",      BBOCB(16,BOF,CBEQ,0,0),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BD}},
4534 {"bnel-",    BBOCB(16,BOF,CBEQ,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDM}},
4535 {"bnel+",    BBOCB(16,BOF,CBEQ,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDP}},
4536 {"bnel",     BBOCB(16,BOF,CBEQ,0,1),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BD}},
4537 {"bnea-",    BBOCB(16,BOF,CBEQ,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDMA}},
4538 {"bnea+",    BBOCB(16,BOF,CBEQ,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDPA}},
4539 {"bnea",     BBOCB(16,BOF,CBEQ,1,0),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BDA}},
4540 {"bnela-",   BBOCB(16,BOF,CBEQ,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDMA}},
4541 {"bnela+",   BBOCB(16,BOF,CBEQ,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDPA}},
4542 {"bnela",    BBOCB(16,BOF,CBEQ,1,1),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BDA}},
4543 {"bns-",     BBOCB(16,BOF,CBSO,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDM}},
4544 {"bns+",     BBOCB(16,BOF,CBSO,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDP}},
4545 {"bns",      BBOCB(16,BOF,CBSO,0,0),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BD}},
4546 {"bnu-",     BBOCB(16,BOF,CBSO,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDM}},
4547 {"bnu+",     BBOCB(16,BOF,CBSO,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDP}},
4548 {"bnu",      BBOCB(16,BOF,CBSO,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BD}},
4549 {"bnsl-",    BBOCB(16,BOF,CBSO,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDM}},
4550 {"bnsl+",    BBOCB(16,BOF,CBSO,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDP}},
4551 {"bnsl",     BBOCB(16,BOF,CBSO,0,1),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BD}},
4552 {"bnul-",    BBOCB(16,BOF,CBSO,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDM}},
4553 {"bnul+",    BBOCB(16,BOF,CBSO,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDP}},
4554 {"bnul",     BBOCB(16,BOF,CBSO,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BD}},
4555 {"bnsa-",    BBOCB(16,BOF,CBSO,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDMA}},
4556 {"bnsa+",    BBOCB(16,BOF,CBSO,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDPA}},
4557 {"bnsa",     BBOCB(16,BOF,CBSO,1,0),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BDA}},
4558 {"bnua-",    BBOCB(16,BOF,CBSO,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDMA}},
4559 {"bnua+",    BBOCB(16,BOF,CBSO,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDPA}},
4560 {"bnua",     BBOCB(16,BOF,CBSO,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDA}},
4561 {"bnsla-",   BBOCB(16,BOF,CBSO,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDMA}},
4562 {"bnsla+",   BBOCB(16,BOF,CBSO,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDPA}},
4563 {"bnsla",    BBOCB(16,BOF,CBSO,1,1),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BDA}},
4564 {"bnula-",   BBOCB(16,BOF,CBSO,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDMA}},
4565 {"bnula+",   BBOCB(16,BOF,CBSO,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDPA}},
4566 {"bnula",    BBOCB(16,BOF,CBSO,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDA}},
4567
4568 {"blt-",     BBOCB(16,BOT,CBLT,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDM}},
4569 {"blt+",     BBOCB(16,BOT,CBLT,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDP}},
4570 {"blt",      BBOCB(16,BOT,CBLT,0,0),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BD}},
4571 {"bltl-",    BBOCB(16,BOT,CBLT,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDM}},
4572 {"bltl+",    BBOCB(16,BOT,CBLT,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDP}},
4573 {"bltl",     BBOCB(16,BOT,CBLT,0,1),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BD}},
4574 {"blta-",    BBOCB(16,BOT,CBLT,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDMA}},
4575 {"blta+",    BBOCB(16,BOT,CBLT,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDPA}},
4576 {"blta",     BBOCB(16,BOT,CBLT,1,0),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BDA}},
4577 {"bltla-",   BBOCB(16,BOT,CBLT,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDMA}},
4578 {"bltla+",   BBOCB(16,BOT,CBLT,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDPA}},
4579 {"bltla",    BBOCB(16,BOT,CBLT,1,1),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BDA}},
4580 {"bgt-",     BBOCB(16,BOT,CBGT,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDM}},
4581 {"bgt+",     BBOCB(16,BOT,CBGT,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDP}},
4582 {"bgt",      BBOCB(16,BOT,CBGT,0,0),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BD}},
4583 {"bgtl-",    BBOCB(16,BOT,CBGT,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDM}},
4584 {"bgtl+",    BBOCB(16,BOT,CBGT,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDP}},
4585 {"bgtl",     BBOCB(16,BOT,CBGT,0,1),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BD}},
4586 {"bgta-",    BBOCB(16,BOT,CBGT,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDMA}},
4587 {"bgta+",    BBOCB(16,BOT,CBGT,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDPA}},
4588 {"bgta",     BBOCB(16,BOT,CBGT,1,0),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BDA}},
4589 {"bgtla-",   BBOCB(16,BOT,CBGT,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDMA}},
4590 {"bgtla+",   BBOCB(16,BOT,CBGT,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDPA}},
4591 {"bgtla",    BBOCB(16,BOT,CBGT,1,1),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BDA}},
4592 {"beq-",     BBOCB(16,BOT,CBEQ,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDM}},
4593 {"beq+",     BBOCB(16,BOT,CBEQ,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDP}},
4594 {"beq",      BBOCB(16,BOT,CBEQ,0,0),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BD}},
4595 {"beql-",    BBOCB(16,BOT,CBEQ,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDM}},
4596 {"beql+",    BBOCB(16,BOT,CBEQ,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDP}},
4597 {"beql",     BBOCB(16,BOT,CBEQ,0,1),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BD}},
4598 {"beqa-",    BBOCB(16,BOT,CBEQ,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDMA}},
4599 {"beqa+",    BBOCB(16,BOT,CBEQ,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDPA}},
4600 {"beqa",     BBOCB(16,BOT,CBEQ,1,0),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BDA}},
4601 {"beqla-",   BBOCB(16,BOT,CBEQ,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDMA}},
4602 {"beqla+",   BBOCB(16,BOT,CBEQ,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDPA}},
4603 {"beqla",    BBOCB(16,BOT,CBEQ,1,1),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BDA}},
4604 {"bso-",     BBOCB(16,BOT,CBSO,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDM}},
4605 {"bso+",     BBOCB(16,BOT,CBSO,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDP}},
4606 {"bso",      BBOCB(16,BOT,CBSO,0,0),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BD}},
4607 {"bun-",     BBOCB(16,BOT,CBSO,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDM}},
4608 {"bun+",     BBOCB(16,BOT,CBSO,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDP}},
4609 {"bun",      BBOCB(16,BOT,CBSO,0,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BD}},
4610 {"bsol-",    BBOCB(16,BOT,CBSO,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDM}},
4611 {"bsol+",    BBOCB(16,BOT,CBSO,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDP}},
4612 {"bsol",     BBOCB(16,BOT,CBSO,0,1),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BD}},
4613 {"bunl-",    BBOCB(16,BOT,CBSO,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDM}},
4614 {"bunl+",    BBOCB(16,BOT,CBSO,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDP}},
4615 {"bunl",     BBOCB(16,BOT,CBSO,0,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BD}},
4616 {"bsoa-",    BBOCB(16,BOT,CBSO,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDMA}},
4617 {"bsoa+",    BBOCB(16,BOT,CBSO,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDPA}},
4618 {"bsoa",     BBOCB(16,BOT,CBSO,1,0),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BDA}},
4619 {"buna-",    BBOCB(16,BOT,CBSO,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDMA}},
4620 {"buna+",    BBOCB(16,BOT,CBSO,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDPA}},
4621 {"buna",     BBOCB(16,BOT,CBSO,1,0),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDA}},
4622 {"bsola-",   BBOCB(16,BOT,CBSO,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDMA}},
4623 {"bsola+",   BBOCB(16,BOT,CBSO,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDPA}},
4624 {"bsola",    BBOCB(16,BOT,CBSO,1,1),    BBOATCB_MASK,  COM,      PPCVLE,        {CR, BDA}},
4625 {"bunla-",   BBOCB(16,BOT,CBSO,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDMA}},
4626 {"bunla+",   BBOCB(16,BOT,CBSO,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDPA}},
4627 {"bunla",    BBOCB(16,BOT,CBSO,1,1),    BBOATCB_MASK,  PPCCOM,   PPCVLE,        {CR, BDA}},
4628
4629 {"bdnzf-",   BBO(16,BODNZF,0,0),        BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDM}},
4630 {"bdnzf+",   BBO(16,BODNZF,0,0),        BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDP}},
4631 {"bdnzf",    BBO(16,BODNZF,0,0),        BBOY_MASK,     PPCCOM,   PPCVLE,        {BI, BD}},
4632 {"bdnzfl-",  BBO(16,BODNZF,0,1),        BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDM}},
4633 {"bdnzfl+",  BBO(16,BODNZF,0,1),        BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDP}},
4634 {"bdnzfl",   BBO(16,BODNZF,0,1),        BBOY_MASK,     PPCCOM,   PPCVLE,        {BI, BD}},
4635 {"bdnzfa-",  BBO(16,BODNZF,1,0),        BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDMA}},
4636 {"bdnzfa+",  BBO(16,BODNZF,1,0),        BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDPA}},
4637 {"bdnzfa",   BBO(16,BODNZF,1,0),        BBOY_MASK,     PPCCOM,   PPCVLE,        {BI, BDA}},
4638 {"bdnzfla-", BBO(16,BODNZF,1,1),        BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDMA}},
4639 {"bdnzfla+", BBO(16,BODNZF,1,1),        BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDPA}},
4640 {"bdnzfla",  BBO(16,BODNZF,1,1),        BBOY_MASK,     PPCCOM,   PPCVLE,        {BI, BDA}},
4641 {"bdzf-",    BBO(16,BODZF,0,0),         BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDM}},
4642 {"bdzf+",    BBO(16,BODZF,0,0),         BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDP}},
4643 {"bdzf",     BBO(16,BODZF,0,0),         BBOY_MASK,     PPCCOM,   PPCVLE,        {BI, BD}},
4644 {"bdzfl-",   BBO(16,BODZF,0,1),         BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDM}},
4645 {"bdzfl+",   BBO(16,BODZF,0,1),         BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDP}},
4646 {"bdzfl",    BBO(16,BODZF,0,1),         BBOY_MASK,     PPCCOM,   PPCVLE,        {BI, BD}},
4647 {"bdzfa-",   BBO(16,BODZF,1,0),         BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDMA}},
4648 {"bdzfa+",   BBO(16,BODZF,1,0),         BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDPA}},
4649 {"bdzfa",    BBO(16,BODZF,1,0),         BBOY_MASK,     PPCCOM,   PPCVLE,        {BI, BDA}},
4650 {"bdzfla-",  BBO(16,BODZF,1,1),         BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDMA}},
4651 {"bdzfla+",  BBO(16,BODZF,1,1),         BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDPA}},
4652 {"bdzfla",   BBO(16,BODZF,1,1),         BBOY_MASK,     PPCCOM,   PPCVLE,        {BI, BDA}},
4653
4654 {"bf-",      BBO(16,BOF,0,0),           BBOAT_MASK,    PPCCOM,   PPCVLE,        {BI, BDM}},
4655 {"bf+",      BBO(16,BOF,0,0),           BBOAT_MASK,    PPCCOM,   PPCVLE,        {BI, BDP}},
4656 {"bf",       BBO(16,BOF,0,0),           BBOAT_MASK,    PPCCOM,   PPCVLE,        {BI, BD}},
4657 {"bbf",      BBO(16,BOF,0,0),           BBOAT_MASK,    PWRCOM,   PPCVLE,        {BI, BD}},
4658 {"bfl-",     BBO(16,BOF,0,1),           BBOAT_MASK,    PPCCOM,   PPCVLE,        {BI, BDM}},
4659 {"bfl+",     BBO(16,BOF,0,1),           BBOAT_MASK,    PPCCOM,   PPCVLE,        {BI, BDP}},
4660 {"bfl",      BBO(16,BOF,0,1),           BBOAT_MASK,    PPCCOM,   PPCVLE,        {BI, BD}},
4661 {"bbfl",     BBO(16,BOF,0,1),           BBOAT_MASK,    PWRCOM,   PPCVLE,        {BI, BD}},
4662 {"bfa-",     BBO(16,BOF,1,0),           BBOAT_MASK,    PPCCOM,   PPCVLE,        {BI, BDMA}},
4663 {"bfa+",     BBO(16,BOF,1,0),           BBOAT_MASK,    PPCCOM,   PPCVLE,        {BI, BDPA}},
4664 {"bfa",      BBO(16,BOF,1,0),           BBOAT_MASK,    PPCCOM,   PPCVLE,        {BI, BDA}},
4665 {"bbfa",     BBO(16,BOF,1,0),           BBOAT_MASK,    PWRCOM,   PPCVLE,        {BI, BDA}},
4666 {"bfla-",    BBO(16,BOF,1,1),           BBOAT_MASK,    PPCCOM,   PPCVLE,        {BI, BDMA}},
4667 {"bfla+",    BBO(16,BOF,1,1),           BBOAT_MASK,    PPCCOM,   PPCVLE,        {BI, BDPA}},
4668 {"bfla",     BBO(16,BOF,1,1),           BBOAT_MASK,    PPCCOM,   PPCVLE,        {BI, BDA}},
4669 {"bbfla",    BBO(16,BOF,1,1),           BBOAT_MASK,    PWRCOM,   PPCVLE,        {BI, BDA}},
4670
4671 {"bdnzt-",   BBO(16,BODNZT,0,0),        BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDM}},
4672 {"bdnzt+",   BBO(16,BODNZT,0,0),        BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDP}},
4673 {"bdnzt",    BBO(16,BODNZT,0,0),        BBOY_MASK,     PPCCOM,   PPCVLE,        {BI, BD}},
4674 {"bdnztl-",  BBO(16,BODNZT,0,1),        BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDM}},
4675 {"bdnztl+",  BBO(16,BODNZT,0,1),        BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDP}},
4676 {"bdnztl",   BBO(16,BODNZT,0,1),        BBOY_MASK,     PPCCOM,   PPCVLE,        {BI, BD}},
4677 {"bdnzta-",  BBO(16,BODNZT,1,0),        BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDMA}},
4678 {"bdnzta+",  BBO(16,BODNZT,1,0),        BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDPA}},
4679 {"bdnzta",   BBO(16,BODNZT,1,0),        BBOY_MASK,     PPCCOM,   PPCVLE,        {BI, BDA}},
4680 {"bdnztla-", BBO(16,BODNZT,1,1),        BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDMA}},
4681 {"bdnztla+", BBO(16,BODNZT,1,1),        BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDPA}},
4682 {"bdnztla",  BBO(16,BODNZT,1,1),        BBOY_MASK,     PPCCOM,   PPCVLE,        {BI, BDA}},
4683 {"bdzt-",    BBO(16,BODZT,0,0),         BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDM}},
4684 {"bdzt+",    BBO(16,BODZT,0,0),         BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDP}},
4685 {"bdzt",     BBO(16,BODZT,0,0),         BBOY_MASK,     PPCCOM,   PPCVLE,        {BI, BD}},
4686 {"bdztl-",   BBO(16,BODZT,0,1),         BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDM}},
4687 {"bdztl+",   BBO(16,BODZT,0,1),         BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDP}},
4688 {"bdztl",    BBO(16,BODZT,0,1),         BBOY_MASK,     PPCCOM,   PPCVLE,        {BI, BD}},
4689 {"bdzta-",   BBO(16,BODZT,1,0),         BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDMA}},
4690 {"bdzta+",   BBO(16,BODZT,1,0),         BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDPA}},
4691 {"bdzta",    BBO(16,BODZT,1,0),         BBOY_MASK,     PPCCOM,   PPCVLE,        {BI, BDA}},
4692 {"bdztla-",  BBO(16,BODZT,1,1),         BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDMA}},
4693 {"bdztla+",  BBO(16,BODZT,1,1),         BBOY_MASK,     PPCCOM,   ISA_V2|PPCVLE, {BI, BDPA}},
4694 {"bdztla",   BBO(16,BODZT,1,1),         BBOY_MASK,     PPCCOM,   PPCVLE,        {BI, BDA}},
4695
4696 {"bt-",      BBO(16,BOT,0,0),           BBOAT_MASK,    PPCCOM,   PPCVLE,        {BI, BDM}},
4697 {"bt+",      BBO(16,BOT,0,0),           BBOAT_MASK,    PPCCOM,   PPCVLE,        {BI, BDP}},
4698 {"bt",       BBO(16,BOT,0,0),           BBOAT_MASK,    PPCCOM,   PPCVLE,        {BI, BD}},
4699 {"bbt",      BBO(16,BOT,0,0),           BBOAT_MASK,    PWRCOM,   PPCVLE,        {BI, BD}},
4700 {"btl-",     BBO(16,BOT,0,1),           BBOAT_MASK,    PPCCOM,   PPCVLE,        {BI, BDM}},
4701 {"btl+",     BBO(16,BOT,0,1),           BBOAT_MASK,    PPCCOM,   PPCVLE,        {BI, BDP}},
4702 {"btl",      BBO(16,BOT,0,1),           BBOAT_MASK,    PPCCOM,   PPCVLE,        {BI, BD}},
4703 {"bbtl",     BBO(16,BOT,0,1),           BBOAT_MASK,    PWRCOM,   PPCVLE,        {BI, BD}},
4704 {"bta-",     BBO(16,BOT,1,0),           BBOAT_MASK,    PPCCOM,   PPCVLE,        {BI, BDMA}},
4705 {"bta+",     BBO(16,BOT,1,0),           BBOAT_MASK,    PPCCOM,   PPCVLE,        {BI, BDPA}},
4706 {"bta",      BBO(16,BOT,1,0),           BBOAT_MASK,    PPCCOM,   PPCVLE,        {BI, BDA}},
4707 {"bbta",     BBO(16,BOT,1,0),           BBOAT_MASK,    PWRCOM,   PPCVLE,        {BI, BDA}},
4708 {"btla-",    BBO(16,BOT,1,1),           BBOAT_MASK,    PPCCOM,   PPCVLE,        {BI, BDMA}},
4709 {"btla+",    BBO(16,BOT,1,1),           BBOAT_MASK,    PPCCOM,   PPCVLE,        {BI, BDPA}},
4710 {"btla",     BBO(16,BOT,1,1),           BBOAT_MASK,    PPCCOM,   PPCVLE,        {BI, BDA}},
4711 {"bbtla",    BBO(16,BOT,1,1),           BBOAT_MASK,    PWRCOM,   PPCVLE,        {BI, BDA}},
4712
4713 {"bc-",         B(16,0,0),      B_MASK,      PPCCOM,    PPCVLE,         {BOE, BI, BDM}},
4714 {"bc+",         B(16,0,0),      B_MASK,      PPCCOM,    PPCVLE,         {BOE, BI, BDP}},
4715 {"bc",          B(16,0,0),      B_MASK,      COM,       PPCVLE,         {BO, BI, BD}},
4716 {"bcl-",        B(16,0,1),      B_MASK,      PPCCOM,    PPCVLE,         {BOE, BI, BDM}},
4717 {"bcl+",        B(16,0,1),      B_MASK,      PPCCOM,    PPCVLE,         {BOE, BI, BDP}},
4718 {"bcl",         B(16,0,1),      B_MASK,      COM,       PPCVLE,         {BO, BI, BD}},
4719 {"bca-",        B(16,1,0),      B_MASK,      PPCCOM,    PPCVLE,         {BOE, BI, BDMA}},
4720 {"bca+",        B(16,1,0),      B_MASK,      PPCCOM,    PPCVLE,         {BOE, BI, BDPA}},
4721 {"bca",         B(16,1,0),      B_MASK,      COM,       PPCVLE,         {BO, BI, BDA}},
4722 {"bcla-",       B(16,1,1),      B_MASK,      PPCCOM,    PPCVLE,         {BOE, BI, BDMA}},
4723 {"bcla+",       B(16,1,1),      B_MASK,      PPCCOM,    PPCVLE,         {BOE, BI, BDPA}},
4724 {"bcla",        B(16,1,1),      B_MASK,      COM,       PPCVLE,         {BO, BI, BDA}},
4725
4726 {"svc",         SC(17,0,0),     SC_MASK,     POWER,     PPCVLE,         {SVC_LEV, FL1, FL2}},
4727 {"scv",         SC(17,0,1),     SC_MASK,     POWER9,    PPCVLE,         {SVC_LEV}},
4728 {"svcl",        SC(17,0,1),     SC_MASK,     POWER,     PPCVLE,         {SVC_LEV, FL1, FL2}},
4729 {"sc",          SC(17,1,0),     SC_MASK,     PPC,       PPCVLE,         {LEV}},
4730 {"svca",        SC(17,1,0),     SC_MASK,     PWRCOM,    PPCVLE,         {SV}},
4731 {"svcla",       SC(17,1,1),     SC_MASK,     POWER,     PPCVLE,         {SV}},
4732
4733 {"b",           B(18,0,0),      B_MASK,      COM,       PPCVLE,         {LI}},
4734 {"bl",          B(18,0,1),      B_MASK,      COM,       PPCVLE,         {LI}},
4735 {"ba",          B(18,1,0),      B_MASK,      COM,       PPCVLE,         {LIA}},
4736 {"bla",         B(18,1,1),      B_MASK,      COM,       PPCVLE,         {LIA}},
4737
4738 {"mcrf",     XL(19,0), XLBB_MASK|(3<<21)|(3<<16), COM,  PPCVLE,         {BF, BFA}},
4739
4740 {"lnia",     DX(19,2),          NODX_MASK,   POWER9,    PPCVLE,         {RT}},
4741 {"addpcis",  DX(19,2),          DX_MASK,     POWER9,    PPCVLE,         {RT, DXD}},
4742 {"subpcis",  DX(19,2),          DX_MASK,     POWER9,    PPCVLE,         {RT, NDXD}},
4743
4744 {"bdnzlr",   XLO(19,BODNZ,16,0),        XLBOBIBB_MASK, PPCCOM,   PPCVLE,        {0}},
4745 {"bdnzlr-",  XLO(19,BODNZ,16,0),        XLBOBIBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {0}},
4746 {"bdnzlrl",  XLO(19,BODNZ,16,1),        XLBOBIBB_MASK, PPCCOM,   PPCVLE,        {0}},
4747 {"bdnzlrl-", XLO(19,BODNZ,16,1),        XLBOBIBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {0}},
4748 {"bdnzlr+",  XLO(19,BODNZP,16,0),       XLBOBIBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {0}},
4749 {"bdnzlrl+", XLO(19,BODNZP,16,1),       XLBOBIBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {0}},
4750 {"bdzlr",    XLO(19,BODZ,16,0),         XLBOBIBB_MASK, PPCCOM,   PPCVLE,        {0}},
4751 {"bdzlr-",   XLO(19,BODZ,16,0),         XLBOBIBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {0}},
4752 {"bdzlrl",   XLO(19,BODZ,16,1),         XLBOBIBB_MASK, PPCCOM,   PPCVLE,        {0}},
4753 {"bdzlrl-",  XLO(19,BODZ,16,1),         XLBOBIBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {0}},
4754 {"bdzlr+",   XLO(19,BODZP,16,0),        XLBOBIBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {0}},
4755 {"bdzlrl+",  XLO(19,BODZP,16,1),        XLBOBIBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {0}},
4756 {"blr",      XLO(19,BOU,16,0),          XLBOBIBB_MASK, PPCCOM,   PPCVLE,        {0}},
4757 {"br",       XLO(19,BOU,16,0),          XLBOBIBB_MASK, PWRCOM,   PPCVLE,        {0}},
4758 {"blrl",     XLO(19,BOU,16,1),          XLBOBIBB_MASK, PPCCOM,   PPCVLE,        {0}},
4759 {"brl",      XLO(19,BOU,16,1),          XLBOBIBB_MASK, PWRCOM,   PPCVLE,        {0}},
4760 {"bdnzlr-",  XLO(19,BODNZM4,16,0),      XLBOBIBB_MASK, ISA_V2,   PPCVLE,        {0}},
4761 {"bdnzlrl-", XLO(19,BODNZM4,16,1),      XLBOBIBB_MASK, ISA_V2,   PPCVLE,        {0}},
4762 {"bdnzlr+",  XLO(19,BODNZP4,16,0),      XLBOBIBB_MASK, ISA_V2,   PPCVLE,        {0}},
4763 {"bdnzlrl+", XLO(19,BODNZP4,16,1),      XLBOBIBB_MASK, ISA_V2,   PPCVLE,        {0}},
4764 {"bdzlr-",   XLO(19,BODZM4,16,0),       XLBOBIBB_MASK, ISA_V2,   PPCVLE,        {0}},
4765 {"bdzlrl-",  XLO(19,BODZM4,16,1),       XLBOBIBB_MASK, ISA_V2,   PPCVLE,        {0}},
4766 {"bdzlr+",   XLO(19,BODZP4,16,0),       XLBOBIBB_MASK, ISA_V2,   PPCVLE,        {0}},
4767 {"bdzlrl+",  XLO(19,BODZP4,16,1),       XLBOBIBB_MASK, ISA_V2,   PPCVLE,        {0}},
4768
4769 {"bgelr",    XLOCB(19,BOF,CBLT,16,0),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
4770 {"bgelr-",   XLOCB(19,BOF,CBLT,16,0),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4771 {"bger",     XLOCB(19,BOF,CBLT,16,0),   XLBOCBBB_MASK, PWRCOM,   PPCVLE,        {CR}},
4772 {"bnllr",    XLOCB(19,BOF,CBLT,16,0),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
4773 {"bnllr-",   XLOCB(19,BOF,CBLT,16,0),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4774 {"bnlr",     XLOCB(19,BOF,CBLT,16,0),   XLBOCBBB_MASK, PWRCOM,   PPCVLE,        {CR}},
4775 {"bgelrl",   XLOCB(19,BOF,CBLT,16,1),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
4776 {"bgelrl-",  XLOCB(19,BOF,CBLT,16,1),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4777 {"bgerl",    XLOCB(19,BOF,CBLT,16,1),   XLBOCBBB_MASK, PWRCOM,   PPCVLE,        {CR}},
4778 {"bnllrl",   XLOCB(19,BOF,CBLT,16,1),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
4779 {"bnllrl-",  XLOCB(19,BOF,CBLT,16,1),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4780 {"bnlrl",    XLOCB(19,BOF,CBLT,16,1),   XLBOCBBB_MASK, PWRCOM,   PPCVLE,        {CR}},
4781 {"blelr",    XLOCB(19,BOF,CBGT,16,0),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
4782 {"blelr-",   XLOCB(19,BOF,CBGT,16,0),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4783 {"bler",     XLOCB(19,BOF,CBGT,16,0),   XLBOCBBB_MASK, PWRCOM,   PPCVLE,        {CR}},
4784 {"bnglr",    XLOCB(19,BOF,CBGT,16,0),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
4785 {"bnglr-",   XLOCB(19,BOF,CBGT,16,0),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4786 {"bngr",     XLOCB(19,BOF,CBGT,16,0),   XLBOCBBB_MASK, PWRCOM,   PPCVLE,        {CR}},
4787 {"blelrl",   XLOCB(19,BOF,CBGT,16,1),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
4788 {"blelrl-",  XLOCB(19,BOF,CBGT,16,1),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4789 {"blerl",    XLOCB(19,BOF,CBGT,16,1),   XLBOCBBB_MASK, PWRCOM,   PPCVLE,        {CR}},
4790 {"bnglrl",   XLOCB(19,BOF,CBGT,16,1),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
4791 {"bnglrl-",  XLOCB(19,BOF,CBGT,16,1),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4792 {"bngrl",    XLOCB(19,BOF,CBGT,16,1),   XLBOCBBB_MASK, PWRCOM,   PPCVLE,        {CR}},
4793 {"bnelr",    XLOCB(19,BOF,CBEQ,16,0),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
4794 {"bnelr-",   XLOCB(19,BOF,CBEQ,16,0),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4795 {"bner",     XLOCB(19,BOF,CBEQ,16,0),   XLBOCBBB_MASK, PWRCOM,   PPCVLE,        {CR}},
4796 {"bnelrl",   XLOCB(19,BOF,CBEQ,16,1),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
4797 {"bnelrl-",  XLOCB(19,BOF,CBEQ,16,1),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4798 {"bnerl",    XLOCB(19,BOF,CBEQ,16,1),   XLBOCBBB_MASK, PWRCOM,   PPCVLE,        {CR}},
4799 {"bnslr",    XLOCB(19,BOF,CBSO,16,0),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
4800 {"bnslr-",   XLOCB(19,BOF,CBSO,16,0),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4801 {"bnsr",     XLOCB(19,BOF,CBSO,16,0),   XLBOCBBB_MASK, PWRCOM,   PPCVLE,        {CR}},
4802 {"bnulr",    XLOCB(19,BOF,CBSO,16,0),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
4803 {"bnulr-",   XLOCB(19,BOF,CBSO,16,0),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4804 {"bnslrl",   XLOCB(19,BOF,CBSO,16,1),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
4805 {"bnslrl-",  XLOCB(19,BOF,CBSO,16,1),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4806 {"bnsrl",    XLOCB(19,BOF,CBSO,16,1),   XLBOCBBB_MASK, PWRCOM,   PPCVLE,        {CR}},
4807 {"bnulrl",   XLOCB(19,BOF,CBSO,16,1),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
4808 {"bnulrl-",  XLOCB(19,BOF,CBSO,16,1),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4809 {"bgelr+",   XLOCB(19,BOFP,CBLT,16,0),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4810 {"bnllr+",   XLOCB(19,BOFP,CBLT,16,0),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4811 {"bgelrl+",  XLOCB(19,BOFP,CBLT,16,1),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4812 {"bnllrl+",  XLOCB(19,BOFP,CBLT,16,1),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4813 {"blelr+",   XLOCB(19,BOFP,CBGT,16,0),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4814 {"bnglr+",   XLOCB(19,BOFP,CBGT,16,0),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4815 {"blelrl+",  XLOCB(19,BOFP,CBGT,16,1),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4816 {"bnglrl+",  XLOCB(19,BOFP,CBGT,16,1),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4817 {"bnelr+",   XLOCB(19,BOFP,CBEQ,16,0),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4818 {"bnelrl+",  XLOCB(19,BOFP,CBEQ,16,1),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4819 {"bnslr+",   XLOCB(19,BOFP,CBSO,16,0),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4820 {"bnulr+",   XLOCB(19,BOFP,CBSO,16,0),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4821 {"bnslrl+",  XLOCB(19,BOFP,CBSO,16,1),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4822 {"bnulrl+",  XLOCB(19,BOFP,CBSO,16,1),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4823 {"bgelr-",   XLOCB(19,BOFM4,CBLT,16,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4824 {"bnllr-",   XLOCB(19,BOFM4,CBLT,16,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4825 {"bgelrl-",  XLOCB(19,BOFM4,CBLT,16,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4826 {"bnllrl-",  XLOCB(19,BOFM4,CBLT,16,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4827 {"blelr-",   XLOCB(19,BOFM4,CBGT,16,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4828 {"bnglr-",   XLOCB(19,BOFM4,CBGT,16,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4829 {"blelrl-",  XLOCB(19,BOFM4,CBGT,16,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4830 {"bnglrl-",  XLOCB(19,BOFM4,CBGT,16,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4831 {"bnelr-",   XLOCB(19,BOFM4,CBEQ,16,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4832 {"bnelrl-",  XLOCB(19,BOFM4,CBEQ,16,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4833 {"bnslr-",   XLOCB(19,BOFM4,CBSO,16,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4834 {"bnulr-",   XLOCB(19,BOFM4,CBSO,16,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4835 {"bnslrl-",  XLOCB(19,BOFM4,CBSO,16,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4836 {"bnulrl-",  XLOCB(19,BOFM4,CBSO,16,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4837 {"bgelr+",   XLOCB(19,BOFP4,CBLT,16,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4838 {"bnllr+",   XLOCB(19,BOFP4,CBLT,16,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4839 {"bgelrl+",  XLOCB(19,BOFP4,CBLT,16,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4840 {"bnllrl+",  XLOCB(19,BOFP4,CBLT,16,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4841 {"blelr+",   XLOCB(19,BOFP4,CBGT,16,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4842 {"bnglr+",   XLOCB(19,BOFP4,CBGT,16,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4843 {"blelrl+",  XLOCB(19,BOFP4,CBGT,16,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4844 {"bnglrl+",  XLOCB(19,BOFP4,CBGT,16,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4845 {"bnelr+",   XLOCB(19,BOFP4,CBEQ,16,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4846 {"bnelrl+",  XLOCB(19,BOFP4,CBEQ,16,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4847 {"bnslr+",   XLOCB(19,BOFP4,CBSO,16,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4848 {"bnulr+",   XLOCB(19,BOFP4,CBSO,16,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4849 {"bnslrl+",  XLOCB(19,BOFP4,CBSO,16,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4850 {"bnulrl+",  XLOCB(19,BOFP4,CBSO,16,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4851 {"bltlr",    XLOCB(19,BOT,CBLT,16,0),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
4852 {"bltlr-",   XLOCB(19,BOT,CBLT,16,0),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4853 {"bltr",     XLOCB(19,BOT,CBLT,16,0),   XLBOCBBB_MASK, PWRCOM,   PPCVLE,        {CR}},
4854 {"bltlrl",   XLOCB(19,BOT,CBLT,16,1),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
4855 {"bltlrl-",  XLOCB(19,BOT,CBLT,16,1),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4856 {"bltrl",    XLOCB(19,BOT,CBLT,16,1),   XLBOCBBB_MASK, PWRCOM,   PPCVLE,        {CR}},
4857 {"bgtlr",    XLOCB(19,BOT,CBGT,16,0),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
4858 {"bgtlr-",   XLOCB(19,BOT,CBGT,16,0),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4859 {"bgtr",     XLOCB(19,BOT,CBGT,16,0),   XLBOCBBB_MASK, PWRCOM,   PPCVLE,        {CR}},
4860 {"bgtlrl",   XLOCB(19,BOT,CBGT,16,1),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
4861 {"bgtlrl-",  XLOCB(19,BOT,CBGT,16,1),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4862 {"bgtrl",    XLOCB(19,BOT,CBGT,16,1),   XLBOCBBB_MASK, PWRCOM,   PPCVLE,        {CR}},
4863 {"beqlr",    XLOCB(19,BOT,CBEQ,16,0),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
4864 {"beqlr-",   XLOCB(19,BOT,CBEQ,16,0),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4865 {"beqr",     XLOCB(19,BOT,CBEQ,16,0),   XLBOCBBB_MASK, PWRCOM,   PPCVLE,        {CR}},
4866 {"beqlrl",   XLOCB(19,BOT,CBEQ,16,1),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
4867 {"beqlrl-",  XLOCB(19,BOT,CBEQ,16,1),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4868 {"beqrl",    XLOCB(19,BOT,CBEQ,16,1),   XLBOCBBB_MASK, PWRCOM,   PPCVLE,        {CR}},
4869 {"bsolr",    XLOCB(19,BOT,CBSO,16,0),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
4870 {"bsolr-",   XLOCB(19,BOT,CBSO,16,0),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4871 {"bsor",     XLOCB(19,BOT,CBSO,16,0),   XLBOCBBB_MASK, PWRCOM,   PPCVLE,        {CR}},
4872 {"bunlr",    XLOCB(19,BOT,CBSO,16,0),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
4873 {"bunlr-",   XLOCB(19,BOT,CBSO,16,0),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4874 {"bsolrl",   XLOCB(19,BOT,CBSO,16,1),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
4875 {"bsolrl-",  XLOCB(19,BOT,CBSO,16,1),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4876 {"bsorl",    XLOCB(19,BOT,CBSO,16,1),   XLBOCBBB_MASK, PWRCOM,   PPCVLE,        {CR}},
4877 {"bunlrl",   XLOCB(19,BOT,CBSO,16,1),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
4878 {"bunlrl-",  XLOCB(19,BOT,CBSO,16,1),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4879 {"bltlr+",   XLOCB(19,BOTP,CBLT,16,0),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4880 {"bltlrl+",  XLOCB(19,BOTP,CBLT,16,1),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4881 {"bgtlr+",   XLOCB(19,BOTP,CBGT,16,0),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4882 {"bgtlrl+",  XLOCB(19,BOTP,CBGT,16,1),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4883 {"beqlr+",   XLOCB(19,BOTP,CBEQ,16,0),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4884 {"beqlrl+",  XLOCB(19,BOTP,CBEQ,16,1),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4885 {"bsolr+",   XLOCB(19,BOTP,CBSO,16,0),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4886 {"bunlr+",   XLOCB(19,BOTP,CBSO,16,0),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4887 {"bsolrl+",  XLOCB(19,BOTP,CBSO,16,1),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4888 {"bunlrl+",  XLOCB(19,BOTP,CBSO,16,1),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
4889 {"bltlr-",   XLOCB(19,BOTM4,CBLT,16,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4890 {"bltlrl-",  XLOCB(19,BOTM4,CBLT,16,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4891 {"bgtlr-",   XLOCB(19,BOTM4,CBGT,16,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4892 {"bgtlrl-",  XLOCB(19,BOTM4,CBGT,16,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4893 {"beqlr-",   XLOCB(19,BOTM4,CBEQ,16,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4894 {"beqlrl-",  XLOCB(19,BOTM4,CBEQ,16,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4895 {"bsolr-",   XLOCB(19,BOTM4,CBSO,16,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4896 {"bunlr-",   XLOCB(19,BOTM4,CBSO,16,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4897 {"bsolrl-",  XLOCB(19,BOTM4,CBSO,16,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4898 {"bunlrl-",  XLOCB(19,BOTM4,CBSO,16,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4899 {"bltlr+",   XLOCB(19,BOTP4,CBLT,16,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4900 {"bltlrl+",  XLOCB(19,BOTP4,CBLT,16,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4901 {"bgtlr+",   XLOCB(19,BOTP4,CBGT,16,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4902 {"bgtlrl+",  XLOCB(19,BOTP4,CBGT,16,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4903 {"beqlr+",   XLOCB(19,BOTP4,CBEQ,16,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4904 {"beqlrl+",  XLOCB(19,BOTP4,CBEQ,16,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4905 {"bsolr+",   XLOCB(19,BOTP4,CBSO,16,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4906 {"bunlr+",   XLOCB(19,BOTP4,CBSO,16,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4907 {"bsolrl+",  XLOCB(19,BOTP4,CBSO,16,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4908 {"bunlrl+",  XLOCB(19,BOTP4,CBSO,16,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
4909
4910 {"bdnzflr",  XLO(19,BODNZF,16,0),       XLBOBB_MASK,   PPCCOM,   PPCVLE,        {BI}},
4911 {"bdnzflr-", XLO(19,BODNZF,16,0),       XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
4912 {"bdnzflrl", XLO(19,BODNZF,16,1),       XLBOBB_MASK,   PPCCOM,   PPCVLE,        {BI}},
4913 {"bdnzflrl-",XLO(19,BODNZF,16,1),       XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
4914 {"bdnzflr+", XLO(19,BODNZFP,16,0),      XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
4915 {"bdnzflrl+",XLO(19,BODNZFP,16,1),      XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
4916 {"bdzflr",   XLO(19,BODZF,16,0),        XLBOBB_MASK,   PPCCOM,   PPCVLE,        {BI}},
4917 {"bdzflr-",  XLO(19,BODZF,16,0),        XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
4918 {"bdzflrl",  XLO(19,BODZF,16,1),        XLBOBB_MASK,   PPCCOM,   PPCVLE,        {BI}},
4919 {"bdzflrl-", XLO(19,BODZF,16,1),        XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
4920 {"bdzflr+",  XLO(19,BODZFP,16,0),       XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
4921 {"bdzflrl+", XLO(19,BODZFP,16,1),       XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
4922 {"bflr",     XLO(19,BOF,16,0),          XLBOBB_MASK,   PPCCOM,   PPCVLE,        {BI}},
4923 {"bflr-",    XLO(19,BOF,16,0),          XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
4924 {"bbfr",     XLO(19,BOF,16,0),          XLBOBB_MASK,   PWRCOM,   PPCVLE,        {BI}},
4925 {"bflrl",    XLO(19,BOF,16,1),          XLBOBB_MASK,   PPCCOM,   PPCVLE,        {BI}},
4926 {"bflrl-",   XLO(19,BOF,16,1),          XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
4927 {"bbfrl",    XLO(19,BOF,16,1),          XLBOBB_MASK,   PWRCOM,   PPCVLE,        {BI}},
4928 {"bflr+",    XLO(19,BOFP,16,0),         XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
4929 {"bflrl+",   XLO(19,BOFP,16,1),         XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
4930 {"bflr-",    XLO(19,BOFM4,16,0),        XLBOBB_MASK,   ISA_V2,   PPCVLE,        {BI}},
4931 {"bflrl-",   XLO(19,BOFM4,16,1),        XLBOBB_MASK,   ISA_V2,   PPCVLE,        {BI}},
4932 {"bflr+",    XLO(19,BOFP4,16,0),        XLBOBB_MASK,   ISA_V2,   PPCVLE,        {BI}},
4933 {"bflrl+",   XLO(19,BOFP4,16,1),        XLBOBB_MASK,   ISA_V2,   PPCVLE,        {BI}},
4934 {"bdnztlr",  XLO(19,BODNZT,16,0),       XLBOBB_MASK,   PPCCOM,   PPCVLE,        {BI}},
4935 {"bdnztlr-", XLO(19,BODNZT,16,0),       XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
4936 {"bdnztlrl", XLO(19,BODNZT,16,1),       XLBOBB_MASK,   PPCCOM,   PPCVLE,        {BI}},
4937 {"bdnztlrl-", XLO(19,BODNZT,16,1),      XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
4938 {"bdnztlr+", XLO(19,BODNZTP,16,0),      XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
4939 {"bdnztlrl+", XLO(19,BODNZTP,16,1),     XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
4940 {"bdztlr",   XLO(19,BODZT,16,0),        XLBOBB_MASK,   PPCCOM,   PPCVLE,        {BI}},
4941 {"bdztlr-",  XLO(19,BODZT,16,0),        XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
4942 {"bdztlrl",  XLO(19,BODZT,16,1),        XLBOBB_MASK,   PPCCOM,   PPCVLE,        {BI}},
4943 {"bdztlrl-", XLO(19,BODZT,16,1),        XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
4944 {"bdztlr+",  XLO(19,BODZTP,16,0),       XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
4945 {"bdztlrl+", XLO(19,BODZTP,16,1),       XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
4946 {"btlr",     XLO(19,BOT,16,0),          XLBOBB_MASK,   PPCCOM,   PPCVLE,        {BI}},
4947 {"btlr-",    XLO(19,BOT,16,0),          XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
4948 {"bbtr",     XLO(19,BOT,16,0),          XLBOBB_MASK,   PWRCOM,   PPCVLE,        {BI}},
4949 {"btlrl",    XLO(19,BOT,16,1),          XLBOBB_MASK,   PPCCOM,   PPCVLE,        {BI}},
4950 {"btlrl-",   XLO(19,BOT,16,1),          XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
4951 {"bbtrl",    XLO(19,BOT,16,1),          XLBOBB_MASK,   PWRCOM,   PPCVLE,        {BI}},
4952 {"btlr+",    XLO(19,BOTP,16,0),         XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
4953 {"btlrl+",   XLO(19,BOTP,16,1),         XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
4954 {"btlr-",    XLO(19,BOTM4,16,0),        XLBOBB_MASK,   ISA_V2,   PPCVLE,        {BI}},
4955 {"btlrl-",   XLO(19,BOTM4,16,1),        XLBOBB_MASK,   ISA_V2,   PPCVLE,        {BI}},
4956 {"btlr+",    XLO(19,BOTP4,16,0),        XLBOBB_MASK,   ISA_V2,   PPCVLE,        {BI}},
4957 {"btlrl+",   XLO(19,BOTP4,16,1),        XLBOBB_MASK,   ISA_V2,   PPCVLE,        {BI}},
4958
4959 {"bclr-",    XLYLK(19,16,0,0),          XLYBB_MASK,    PPCCOM,   PPCVLE,        {BOE, BI}},
4960 {"bclrl-",   XLYLK(19,16,0,1),          XLYBB_MASK,    PPCCOM,   PPCVLE,        {BOE, BI}},
4961 {"bclr+",    XLYLK(19,16,1,0),          XLYBB_MASK,    PPCCOM,   PPCVLE,        {BOE, BI}},
4962 {"bclrl+",   XLYLK(19,16,1,1),          XLYBB_MASK,    PPCCOM,   PPCVLE,        {BOE, BI}},
4963 {"bclr",     XLLK(19,16,0),             XLBH_MASK,     PPCCOM,   PPCVLE,        {BO, BI, BH}},
4964 {"bcr",      XLLK(19,16,0),             XLBB_MASK,     PWRCOM,   PPCVLE,        {BO, BI}},
4965 {"bclrl",    XLLK(19,16,1),             XLBH_MASK,     PPCCOM,   PPCVLE,        {BO, BI, BH}},
4966 {"bcrl",     XLLK(19,16,1),             XLBB_MASK,     PWRCOM,   PPCVLE,        {BO, BI}},
4967
4968 {"rfid",        XL(19,18),      0xffffffff,  PPC64,     PPCVLE, {0}},
4969
4970 {"crnot",       XL(19,33),      XL_MASK,     PPCCOM,    PPCVLE,         {BT, BA, BBA}},
4971 {"crnor",       XL(19,33),      XL_MASK,     COM,       PPCVLE,         {BT, BA, BB}},
4972 {"rfmci",       X(19,38),    0xffffffff, PPCRFMCI|PPCA2|PPC476, PPCVLE, {0}},
4973
4974 {"rfdi",        XL(19,39),      0xffffffff,  E500MC,    PPCVLE,         {0}},
4975 {"rfi",         XL(19,50),      0xffffffff,  COM,       PPCVLE,         {0}},
4976 {"rfci",        XL(19,51), 0xffffffff, PPC403|BOOKE|PPCE300|PPCA2|PPC476, PPCVLE, {0}},
4977
4978 {"rfscv",       XL(19,82),      0xffffffff,  POWER9,    PPCVLE,         {0}},
4979 {"rfsvc",       XL(19,82),      0xffffffff,  POWER,     PPCVLE,         {0}},
4980
4981 {"rfgi",        XL(19,102),   0xffffffff, E500MC|PPCA2, PPCVLE,         {0}},
4982
4983 {"crandc",      XL(19,129),     XL_MASK,     COM,       PPCVLE,         {BT, BA, BB}},
4984
4985 {"rfebb",       XL(19,146),     XLS_MASK,    POWER8,    PPCVLE,         {SXL}},
4986
4987 {"isync",       XL(19,150),     0xffffffff,  PPCCOM,    PPCVLE,         {0}},
4988 {"ics",         XL(19,150),     0xffffffff,  PWRCOM,    PPCVLE,         {0}},
4989
4990 {"crclr",       XL(19,193),     XL_MASK,     PPCCOM,    PPCVLE,         {BT, BAT, BBA}},
4991 {"crxor",       XL(19,193),     XL_MASK,     COM,       PPCVLE,         {BT, BA, BB}},
4992
4993 {"dnh",         X(19,198),      X_MASK,      E500MC,    PPCVLE,         {DUI, DUIS}},
4994
4995 {"crnand",      XL(19,225),     XL_MASK,     COM,       PPCVLE,         {BT, BA, BB}},
4996
4997 {"crand",       XL(19,257),     XL_MASK,     COM,       PPCVLE,         {BT, BA, BB}},
4998
4999 {"hrfid",       XL(19,274),    0xffffffff, POWER5|CELL, PPC476|PPCVLE,  {0}},
5000
5001 {"crset",       XL(19,289),     XL_MASK,     PPCCOM,    PPCVLE,         {BT, BAT, BBA}},
5002 {"creqv",       XL(19,289),     XL_MASK,     COM,       PPCVLE,         {BT, BA, BB}},
5003
5004 {"urfid",       XL(19,306),     0xffffffff,  POWER9,    PPCVLE,         {0}},
5005 {"stop",        XL(19,370),     0xffffffff,  POWER9,    PPCVLE,         {0}},
5006
5007 {"doze",        XL(19,402),     0xffffffff,  POWER6,    POWER9|PPCVLE,  {0}},
5008
5009 {"crorc",       XL(19,417),     XL_MASK,     COM,       PPCVLE,         {BT, BA, BB}},
5010
5011 {"nap",         XL(19,434),     0xffffffff,  POWER6,    POWER9|PPCVLE,  {0}},
5012
5013 {"crmove",      XL(19,449),     XL_MASK,     PPCCOM,    PPCVLE,         {BT, BA, BBA}},
5014 {"cror",        XL(19,449),     XL_MASK,     COM,       PPCVLE,         {BT, BA, BB}},
5015
5016 {"sleep",       XL(19,466),     0xffffffff,  POWER6,    POWER9|PPCVLE,  {0}},
5017 {"rvwinkle",    XL(19,498),     0xffffffff,  POWER6,    POWER9|PPCVLE,  {0}},
5018
5019 {"bctr",    XLO(19,BOU,528,0),          XLBOBIBB_MASK, COM,      PPCVLE,        {0}},
5020 {"bctrl",   XLO(19,BOU,528,1),          XLBOBIBB_MASK, COM,      PPCVLE,        {0}},
5021
5022 {"bgectr",  XLOCB(19,BOF,CBLT,528,0),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
5023 {"bgectr-", XLOCB(19,BOF,CBLT,528,0),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5024 {"bnlctr",  XLOCB(19,BOF,CBLT,528,0),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
5025 {"bnlctr-", XLOCB(19,BOF,CBLT,528,0),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5026 {"bgectrl", XLOCB(19,BOF,CBLT,528,1),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
5027 {"bgectrl-",XLOCB(19,BOF,CBLT,528,1),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5028 {"bnlctrl", XLOCB(19,BOF,CBLT,528,1),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
5029 {"bnlctrl-",XLOCB(19,BOF,CBLT,528,1),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5030 {"blectr",  XLOCB(19,BOF,CBGT,528,0),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
5031 {"blectr-", XLOCB(19,BOF,CBGT,528,0),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5032 {"bngctr",  XLOCB(19,BOF,CBGT,528,0),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
5033 {"bngctr-", XLOCB(19,BOF,CBGT,528,0),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5034 {"blectrl", XLOCB(19,BOF,CBGT,528,1),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
5035 {"blectrl-",XLOCB(19,BOF,CBGT,528,1),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5036 {"bngctrl", XLOCB(19,BOF,CBGT,528,1),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
5037 {"bngctrl-",XLOCB(19,BOF,CBGT,528,1),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5038 {"bnectr",  XLOCB(19,BOF,CBEQ,528,0),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
5039 {"bnectr-", XLOCB(19,BOF,CBEQ,528,0),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5040 {"bnectrl", XLOCB(19,BOF,CBEQ,528,1),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
5041 {"bnectrl-",XLOCB(19,BOF,CBEQ,528,1),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5042 {"bnsctr",  XLOCB(19,BOF,CBSO,528,0),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
5043 {"bnsctr-", XLOCB(19,BOF,CBSO,528,0),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5044 {"bnuctr",  XLOCB(19,BOF,CBSO,528,0),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
5045 {"bnuctr-", XLOCB(19,BOF,CBSO,528,0),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5046 {"bnsctrl", XLOCB(19,BOF,CBSO,528,1),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
5047 {"bnsctrl-",XLOCB(19,BOF,CBSO,528,1),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5048 {"bnuctrl", XLOCB(19,BOF,CBSO,528,1),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
5049 {"bnuctrl-",XLOCB(19,BOF,CBSO,528,1),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5050 {"bgectr+", XLOCB(19,BOFP,CBLT,528,0),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5051 {"bnlctr+", XLOCB(19,BOFP,CBLT,528,0),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5052 {"bgectrl+",XLOCB(19,BOFP,CBLT,528,1),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5053 {"bnlctrl+",XLOCB(19,BOFP,CBLT,528,1),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5054 {"blectr+", XLOCB(19,BOFP,CBGT,528,0),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5055 {"bngctr+", XLOCB(19,BOFP,CBGT,528,0),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5056 {"blectrl+",XLOCB(19,BOFP,CBGT,528,1),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5057 {"bngctrl+",XLOCB(19,BOFP,CBGT,528,1),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5058 {"bnectr+", XLOCB(19,BOFP,CBEQ,528,0),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5059 {"bnectrl+",XLOCB(19,BOFP,CBEQ,528,1),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5060 {"bnsctr+", XLOCB(19,BOFP,CBSO,528,0),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5061 {"bnuctr+", XLOCB(19,BOFP,CBSO,528,0),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5062 {"bnsctrl+",XLOCB(19,BOFP,CBSO,528,1),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5063 {"bnuctrl+",XLOCB(19,BOFP,CBSO,528,1),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5064 {"bgectr-", XLOCB(19,BOFM4,CBLT,528,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5065 {"bnlctr-", XLOCB(19,BOFM4,CBLT,528,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5066 {"bgectrl-",XLOCB(19,BOFM4,CBLT,528,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5067 {"bnlctrl-",XLOCB(19,BOFM4,CBLT,528,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5068 {"blectr-", XLOCB(19,BOFM4,CBGT,528,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5069 {"bngctr-", XLOCB(19,BOFM4,CBGT,528,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5070 {"blectrl-",XLOCB(19,BOFM4,CBGT,528,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5071 {"bngctrl-",XLOCB(19,BOFM4,CBGT,528,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5072 {"bnectr-", XLOCB(19,BOFM4,CBEQ,528,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5073 {"bnectrl-",XLOCB(19,BOFM4,CBEQ,528,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5074 {"bnsctr-", XLOCB(19,BOFM4,CBSO,528,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5075 {"bnuctr-", XLOCB(19,BOFM4,CBSO,528,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5076 {"bnsctrl-",XLOCB(19,BOFM4,CBSO,528,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5077 {"bnuctrl-",XLOCB(19,BOFM4,CBSO,528,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5078 {"bgectr+", XLOCB(19,BOFP4,CBLT,528,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5079 {"bnlctr+", XLOCB(19,BOFP4,CBLT,528,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5080 {"bgectrl+",XLOCB(19,BOFP4,CBLT,528,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5081 {"bnlctrl+",XLOCB(19,BOFP4,CBLT,528,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5082 {"blectr+", XLOCB(19,BOFP4,CBGT,528,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5083 {"bngctr+", XLOCB(19,BOFP4,CBGT,528,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5084 {"blectrl+",XLOCB(19,BOFP4,CBGT,528,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5085 {"bngctrl+",XLOCB(19,BOFP4,CBGT,528,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5086 {"bnectr+", XLOCB(19,BOFP4,CBEQ,528,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5087 {"bnectrl+",XLOCB(19,BOFP4,CBEQ,528,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5088 {"bnsctr+", XLOCB(19,BOFP4,CBSO,528,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5089 {"bnuctr+", XLOCB(19,BOFP4,CBSO,528,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5090 {"bnsctrl+",XLOCB(19,BOFP4,CBSO,528,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5091 {"bnuctrl+",XLOCB(19,BOFP4,CBSO,528,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5092 {"bltctr",  XLOCB(19,BOT,CBLT,528,0),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
5093 {"bltctr-", XLOCB(19,BOT,CBLT,528,0),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5094 {"bltctrl", XLOCB(19,BOT,CBLT,528,1),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
5095 {"bltctrl-",XLOCB(19,BOT,CBLT,528,1),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5096 {"bgtctr",  XLOCB(19,BOT,CBGT,528,0),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
5097 {"bgtctr-", XLOCB(19,BOT,CBGT,528,0),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5098 {"bgtctrl", XLOCB(19,BOT,CBGT,528,1),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
5099 {"bgtctrl-",XLOCB(19,BOT,CBGT,528,1),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5100 {"beqctr",  XLOCB(19,BOT,CBEQ,528,0),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
5101 {"beqctr-", XLOCB(19,BOT,CBEQ,528,0),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5102 {"beqctrl", XLOCB(19,BOT,CBEQ,528,1),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
5103 {"beqctrl-",XLOCB(19,BOT,CBEQ,528,1),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5104 {"bsoctr",  XLOCB(19,BOT,CBSO,528,0),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
5105 {"bsoctr-", XLOCB(19,BOT,CBSO,528,0),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5106 {"bunctr",  XLOCB(19,BOT,CBSO,528,0),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
5107 {"bunctr-", XLOCB(19,BOT,CBSO,528,0),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5108 {"bsoctrl", XLOCB(19,BOT,CBSO,528,1),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
5109 {"bsoctrl-",XLOCB(19,BOT,CBSO,528,1),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5110 {"bunctrl", XLOCB(19,BOT,CBSO,528,1),   XLBOCBBB_MASK, PPCCOM,   PPCVLE,        {CR}},
5111 {"bunctrl-",XLOCB(19,BOT,CBSO,528,1),   XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5112 {"bltctr+", XLOCB(19,BOTP,CBLT,528,0),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5113 {"bltctrl+",XLOCB(19,BOTP,CBLT,528,1),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5114 {"bgtctr+", XLOCB(19,BOTP,CBGT,528,0),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5115 {"bgtctrl+",XLOCB(19,BOTP,CBGT,528,1),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5116 {"beqctr+", XLOCB(19,BOTP,CBEQ,528,0),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5117 {"beqctrl+",XLOCB(19,BOTP,CBEQ,528,1),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5118 {"bsoctr+", XLOCB(19,BOTP,CBSO,528,0),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5119 {"bunctr+", XLOCB(19,BOTP,CBSO,528,0),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5120 {"bsoctrl+",XLOCB(19,BOTP,CBSO,528,1),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5121 {"bunctrl+",XLOCB(19,BOTP,CBSO,528,1),  XLBOCBBB_MASK, PPCCOM,   ISA_V2|PPCVLE, {CR}},
5122 {"bltctr-", XLOCB(19,BOTM4,CBLT,528,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5123 {"bltctrl-",XLOCB(19,BOTM4,CBLT,528,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5124 {"bgtctr-", XLOCB(19,BOTM4,CBGT,528,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5125 {"bgtctrl-",XLOCB(19,BOTM4,CBGT,528,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5126 {"beqctr-", XLOCB(19,BOTM4,CBEQ,528,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5127 {"beqctrl-",XLOCB(19,BOTM4,CBEQ,528,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5128 {"bsoctr-", XLOCB(19,BOTM4,CBSO,528,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5129 {"bunctr-", XLOCB(19,BOTM4,CBSO,528,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5130 {"bsoctrl-",XLOCB(19,BOTM4,CBSO,528,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5131 {"bunctrl-",XLOCB(19,BOTM4,CBSO,528,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5132 {"bltctr+", XLOCB(19,BOTP4,CBLT,528,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5133 {"bltctrl+",XLOCB(19,BOTP4,CBLT,528,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5134 {"bgtctr+", XLOCB(19,BOTP4,CBGT,528,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5135 {"bgtctrl+",XLOCB(19,BOTP4,CBGT,528,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5136 {"beqctr+", XLOCB(19,BOTP4,CBEQ,528,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5137 {"beqctrl+",XLOCB(19,BOTP4,CBEQ,528,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5138 {"bsoctr+", XLOCB(19,BOTP4,CBSO,528,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5139 {"bunctr+", XLOCB(19,BOTP4,CBSO,528,0), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5140 {"bsoctrl+",XLOCB(19,BOTP4,CBSO,528,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5141 {"bunctrl+",XLOCB(19,BOTP4,CBSO,528,1), XLBOCBBB_MASK, ISA_V2,   PPCVLE,        {CR}},
5142
5143 {"bfctr",   XLO(19,BOF,528,0),          XLBOBB_MASK,   PPCCOM,   PPCVLE,        {BI}},
5144 {"bfctr-",  XLO(19,BOF,528,0),          XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
5145 {"bfctrl",  XLO(19,BOF,528,1),          XLBOBB_MASK,   PPCCOM,   PPCVLE,        {BI}},
5146 {"bfctrl-", XLO(19,BOF,528,1),          XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
5147 {"bfctr+",  XLO(19,BOFP,528,0),         XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
5148 {"bfctrl+", XLO(19,BOFP,528,1),         XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
5149 {"bfctr-",  XLO(19,BOFM4,528,0),        XLBOBB_MASK,   ISA_V2,   PPCVLE,        {BI}},
5150 {"bfctrl-", XLO(19,BOFM4,528,1),        XLBOBB_MASK,   ISA_V2,   PPCVLE,        {BI}},
5151 {"bfctr+",  XLO(19,BOFP4,528,0),        XLBOBB_MASK,   ISA_V2,   PPCVLE,        {BI}},
5152 {"bfctrl+", XLO(19,BOFP4,528,1),        XLBOBB_MASK,   ISA_V2,   PPCVLE,        {BI}},
5153 {"btctr",   XLO(19,BOT,528,0),          XLBOBB_MASK,   PPCCOM,   PPCVLE,        {BI}},
5154 {"btctr-",  XLO(19,BOT,528,0),          XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
5155 {"btctrl",  XLO(19,BOT,528,1),          XLBOBB_MASK,   PPCCOM,   PPCVLE,        {BI}},
5156 {"btctrl-", XLO(19,BOT,528,1),          XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
5157 {"btctr+",  XLO(19,BOTP,528,0),         XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
5158 {"btctrl+", XLO(19,BOTP,528,1),         XLBOBB_MASK,   PPCCOM,   ISA_V2|PPCVLE, {BI}},
5159 {"btctr-",  XLO(19,BOTM4,528,0),        XLBOBB_MASK,   ISA_V2,   PPCVLE,        {BI}},
5160 {"btctrl-", XLO(19,BOTM4,528,1),        XLBOBB_MASK,   ISA_V2,   PPCVLE,        {BI}},
5161 {"btctr+",  XLO(19,BOTP4,528,0),        XLBOBB_MASK,   ISA_V2,   PPCVLE,        {BI}},
5162 {"btctrl+", XLO(19,BOTP4,528,1),        XLBOBB_MASK,   ISA_V2,   PPCVLE,        {BI}},
5163
5164 {"bcctr-",  XLYLK(19,528,0,0),          XLYBB_MASK,    PPCCOM,   PPCVLE,        {BOE, BI}},
5165 {"bcctrl-", XLYLK(19,528,0,1),          XLYBB_MASK,    PPCCOM,   PPCVLE,        {BOE, BI}},
5166 {"bcctr+",  XLYLK(19,528,1,0),          XLYBB_MASK,    PPCCOM,   PPCVLE,        {BOE, BI}},
5167 {"bcctrl+", XLYLK(19,528,1,1),          XLYBB_MASK,    PPCCOM,   PPCVLE,        {BOE, BI}},
5168 {"bcctr",   XLLK(19,528,0),             XLBH_MASK,     PPCCOM,   PPCVLE,        {BO, BI, BH}},
5169 {"bcc",     XLLK(19,528,0),             XLBB_MASK,     PWRCOM,   PPCVLE,        {BO, BI}},
5170 {"bcctrl",  XLLK(19,528,1),             XLBH_MASK,     PPCCOM,   PPCVLE,        {BO, BI, BH}},
5171 {"bccl",    XLLK(19,528,1),             XLBB_MASK,     PWRCOM,   PPCVLE,        {BO, BI}},
5172
5173 {"bctar-",  XLYLK(19,560,0,0),          XLYBB_MASK,    POWER8,   PPCVLE,        {BOE, BI}},
5174 {"bctarl-", XLYLK(19,560,0,1),          XLYBB_MASK,    POWER8,   PPCVLE,        {BOE, BI}},
5175 {"bctar+",  XLYLK(19,560,1,0),          XLYBB_MASK,    POWER8,   PPCVLE,        {BOE, BI}},
5176 {"bctarl+", XLYLK(19,560,1,1),          XLYBB_MASK,    POWER8,   PPCVLE,        {BOE, BI}},
5177 {"bctar",   XLLK(19,560,0),             XLBH_MASK,     POWER8,   PPCVLE,        {BO, BI, BH}},
5178 {"bctarl",  XLLK(19,560,1),             XLBH_MASK,     POWER8,   PPCVLE,        {BO, BI, BH}},
5179
5180 {"rlwimi",      M(20,0),        M_MASK,      PPCCOM,    PPCVLE,         {RA, RS, SH, MBE, ME}},
5181 {"rlimi",       M(20,0),        M_MASK,      PWRCOM,    PPCVLE,         {RA, RS, SH, MBE, ME}},
5182
5183 {"rlwimi.",     M(20,1),        M_MASK,      PPCCOM,    PPCVLE,         {RA, RS, SH, MBE, ME}},
5184 {"rlimi.",      M(20,1),        M_MASK,      PWRCOM,    PPCVLE,         {RA, RS, SH, MBE, ME}},
5185
5186 {"rotlwi",      MME(21,31,0),   MMBME_MASK,  PPCCOM,    PPCVLE,         {RA, RS, SH}},
5187 {"clrlwi",      MME(21,31,0),   MSHME_MASK,  PPCCOM,    PPCVLE,         {RA, RS, MB}},
5188 {"rlwinm",      M(21,0),        M_MASK,      PPCCOM,    PPCVLE,         {RA, RS, SH, MBE, ME}},
5189 {"rlinm",       M(21,0),        M_MASK,      PWRCOM,    PPCVLE,         {RA, RS, SH, MBE, ME}},
5190 {"rotlwi.",     MME(21,31,1),   MMBME_MASK,  PPCCOM,    PPCVLE,         {RA, RS, SH}},
5191 {"clrlwi.",     MME(21,31,1),   MSHME_MASK,  PPCCOM,    PPCVLE,         {RA, RS, MB}},
5192 {"rlwinm.",     M(21,1),        M_MASK,      PPCCOM,    PPCVLE,         {RA, RS, SH, MBE, ME}},
5193 {"rlinm.",      M(21,1),        M_MASK,      PWRCOM,    PPCVLE,         {RA, RS, SH, MBE, ME}},
5194
5195 {"rlmi",        M(22,0),        M_MASK,      M601,      PPCVLE,         {RA, RS, RB, MBE, ME}},
5196 {"rlmi.",       M(22,1),        M_MASK,      M601,      PPCVLE,         {RA, RS, RB, MBE, ME}},
5197
5198 {"rotlw",       MME(23,31,0),   MMBME_MASK,  PPCCOM,    PPCVLE,         {RA, RS, RB}},
5199 {"rlwnm",       M(23,0),        M_MASK,      PPCCOM,    PPCVLE,         {RA, RS, RB, MBE, ME}},
5200 {"rlnm",        M(23,0),        M_MASK,      PWRCOM,    PPCVLE,         {RA, RS, RB, MBE, ME}},
5201 {"rotlw.",      MME(23,31,1),   MMBME_MASK,  PPCCOM,    PPCVLE,         {RA, RS, RB}},
5202 {"rlwnm.",      M(23,1),        M_MASK,      PPCCOM,    PPCVLE,         {RA, RS, RB, MBE, ME}},
5203 {"rlnm.",       M(23,1),        M_MASK,      PWRCOM,    PPCVLE,         {RA, RS, RB, MBE, ME}},
5204
5205 {"nop",         OP(24),         0xffffffff,  PPCCOM,    PPCVLE,         {0}},
5206 {"ori",         OP(24),         OP_MASK,     PPCCOM,    PPCVLE,         {RA, RS, UI}},
5207 {"oril",        OP(24),         OP_MASK,     PWRCOM,    PPCVLE,         {RA, RS, UI}},
5208
5209 {"oris",        OP(25),         OP_MASK,     PPCCOM,    PPCVLE,         {RA, RS, UI}},
5210 {"oriu",        OP(25),         OP_MASK,     PWRCOM,    PPCVLE,         {RA, RS, UI}},
5211
5212 {"xnop",        OP(26),         0xffffffff,  PPCCOM,    PPCVLE,         {0}},
5213 {"xori",        OP(26),         OP_MASK,     PPCCOM,    PPCVLE,         {RA, RS, UI}},
5214 {"xoril",       OP(26),         OP_MASK,     PWRCOM,    PPCVLE,         {RA, RS, UI}},
5215
5216 {"xoris",       OP(27),         OP_MASK,     PPCCOM,    PPCVLE,         {RA, RS, UI}},
5217 {"xoriu",       OP(27),         OP_MASK,     PWRCOM,    PPCVLE,         {RA, RS, UI}},
5218
5219 {"andi.",       OP(28),         OP_MASK,     PPCCOM,    PPCVLE,         {RA, RS, UI}},
5220 {"andil.",      OP(28),         OP_MASK,     PWRCOM,    PPCVLE,         {RA, RS, UI}},
5221
5222 {"andis.",      OP(29),         OP_MASK,     PPCCOM,    PPCVLE,         {RA, RS, UI}},
5223 {"andiu.",      OP(29),         OP_MASK,     PWRCOM,    PPCVLE,         {RA, RS, UI}},
5224
5225 {"rotldi",      MD(30,0,0),     MDMB_MASK,   PPC64,     PPCVLE,         {RA, RS, SH6}},
5226 {"clrldi",      MD(30,0,0),     MDSH_MASK,   PPC64,     PPCVLE,         {RA, RS, MB6}},
5227 {"rldicl",      MD(30,0,0),     MD_MASK,     PPC64,     PPCVLE,         {RA, RS, SH6, MB6}},
5228 {"rotldi.",     MD(30,0,1),     MDMB_MASK,   PPC64,     PPCVLE,         {RA, RS, SH6}},
5229 {"clrldi.",     MD(30,0,1),     MDSH_MASK,   PPC64,     PPCVLE,         {RA, RS, MB6}},
5230 {"rldicl.",     MD(30,0,1),     MD_MASK,     PPC64,     PPCVLE,         {RA, RS, SH6, MB6}},
5231
5232 {"rldicr",      MD(30,1,0),     MD_MASK,     PPC64,     PPCVLE,         {RA, RS, SH6, ME6}},
5233 {"rldicr.",     MD(30,1,1),     MD_MASK,     PPC64,     PPCVLE,         {RA, RS, SH6, ME6}},
5234
5235 {"rldic",       MD(30,2,0),     MD_MASK,     PPC64,     PPCVLE,         {RA, RS, SH6, MB6}},
5236 {"rldic.",      MD(30,2,1),     MD_MASK,     PPC64,     PPCVLE,         {RA, RS, SH6, MB6}},
5237
5238 {"rldimi",      MD(30,3,0),     MD_MASK,     PPC64,     PPCVLE,         {RA, RS, SH6, MB6}},
5239 {"rldimi.",     MD(30,3,1),     MD_MASK,     PPC64,     PPCVLE,         {RA, RS, SH6, MB6}},
5240
5241 {"rotld",       MDS(30,8,0),    MDSMB_MASK,  PPC64,     PPCVLE,         {RA, RS, RB}},
5242 {"rldcl",       MDS(30,8,0),    MDS_MASK,    PPC64,     PPCVLE,         {RA, RS, RB, MB6}},
5243 {"rotld.",      MDS(30,8,1),    MDSMB_MASK,  PPC64,     PPCVLE,         {RA, RS, RB}},
5244 {"rldcl.",      MDS(30,8,1),    MDS_MASK,    PPC64,     PPCVLE,         {RA, RS, RB, MB6}},
5245
5246 {"rldcr",       MDS(30,9,0),    MDS_MASK,    PPC64,     PPCVLE,         {RA, RS, RB, ME6}},
5247 {"rldcr.",      MDS(30,9,1),    MDS_MASK,    PPC64,     PPCVLE,         {RA, RS, RB, ME6}},
5248
5249 {"cmpw",        XOPL(31,0,0),   XCMPL_MASK,  PPCCOM,    0,              {OBF, RA, RB}},
5250 {"cmpd",        XOPL(31,0,1),   XCMPL_MASK,  PPC64,     0,              {OBF, RA, RB}},
5251 {"cmp",         X(31,0),        XCMP_MASK,   PPC,       0,              {BF, L32OPT, RA, RB}},
5252 {"cmp",         X(31,0),        XCMPL_MASK,  PWRCOM,    PPC,            {BF, RA, RB}},
5253
5254 {"twlgt",       XTO(31,4,TOLGT), XTO_MASK,   PPCCOM,    0,              {RA, RB}},
5255 {"tlgt",        XTO(31,4,TOLGT), XTO_MASK,   PWRCOM,    0,              {RA, RB}},
5256 {"twllt",       XTO(31,4,TOLLT), XTO_MASK,   PPCCOM,    0,              {RA, RB}},
5257 {"tllt",        XTO(31,4,TOLLT), XTO_MASK,   PWRCOM,    0,              {RA, RB}},
5258 {"tweq",        XTO(31,4,TOEQ),  XTO_MASK,   PPCCOM,    0,              {RA, RB}},
5259 {"teq",         XTO(31,4,TOEQ),  XTO_MASK,   PWRCOM,    0,              {RA, RB}},
5260 {"twlge",       XTO(31,4,TOLGE), XTO_MASK,   PPCCOM,    0,              {RA, RB}},
5261 {"tlge",        XTO(31,4,TOLGE), XTO_MASK,   PWRCOM,    0,              {RA, RB}},
5262 {"twlnl",       XTO(31,4,TOLNL), XTO_MASK,   PPCCOM,    0,              {RA, RB}},
5263 {"tlnl",        XTO(31,4,TOLNL), XTO_MASK,   PWRCOM,    0,              {RA, RB}},
5264 {"twlle",       XTO(31,4,TOLLE), XTO_MASK,   PPCCOM,    0,              {RA, RB}},
5265 {"tlle",        XTO(31,4,TOLLE), XTO_MASK,   PWRCOM,    0,              {RA, RB}},
5266 {"twlng",       XTO(31,4,TOLNG), XTO_MASK,   PPCCOM,    0,              {RA, RB}},
5267 {"tlng",        XTO(31,4,TOLNG), XTO_MASK,   PWRCOM,    0,              {RA, RB}},
5268 {"twgt",        XTO(31,4,TOGT),  XTO_MASK,   PPCCOM,    0,              {RA, RB}},
5269 {"tgt",         XTO(31,4,TOGT),  XTO_MASK,   PWRCOM,    0,              {RA, RB}},
5270 {"twge",        XTO(31,4,TOGE),  XTO_MASK,   PPCCOM,    0,              {RA, RB}},
5271 {"tge",         XTO(31,4,TOGE),  XTO_MASK,   PWRCOM,    0,              {RA, RB}},
5272 {"twnl",        XTO(31,4,TONL),  XTO_MASK,   PPCCOM,    0,              {RA, RB}},
5273 {"tnl",         XTO(31,4,TONL),  XTO_MASK,   PWRCOM,    0,              {RA, RB}},
5274 {"twlt",        XTO(31,4,TOLT),  XTO_MASK,   PPCCOM,    0,              {RA, RB}},
5275 {"tlt",         XTO(31,4,TOLT),  XTO_MASK,   PWRCOM,    0,              {RA, RB}},
5276 {"twle",        XTO(31,4,TOLE),  XTO_MASK,   PPCCOM,    0,              {RA, RB}},
5277 {"tle",         XTO(31,4,TOLE),  XTO_MASK,   PWRCOM,    0,              {RA, RB}},
5278 {"twng",        XTO(31,4,TONG),  XTO_MASK,   PPCCOM,    0,              {RA, RB}},
5279 {"tng",         XTO(31,4,TONG),  XTO_MASK,   PWRCOM,    0,              {RA, RB}},
5280 {"twne",        XTO(31,4,TONE),  XTO_MASK,   PPCCOM,    0,              {RA, RB}},
5281 {"tne",         XTO(31,4,TONE),  XTO_MASK,   PWRCOM,    0,              {RA, RB}},
5282 {"trap",        XTO(31,4,TOU),   0xffffffff, PPCCOM,    0,              {0}},
5283 {"twu",         XTO(31,4,TOU),   XTO_MASK,   PPCCOM,    0,              {RA, RB}},
5284 {"tu",          XTO(31,4,TOU),   XTO_MASK,   PWRCOM,    0,              {RA, RB}},
5285 {"tw",          X(31,4),         X_MASK,     PPCCOM,    0,              {TO, RA, RB}},
5286 {"t",           X(31,4),         X_MASK,     PWRCOM,    0,              {TO, RA, RB}},
5287
5288 {"lvsl",        X(31,6),        X_MASK,      PPCVEC,    0,              {VD, RA0, RB}},
5289 {"lvebx",       X(31,7),        X_MASK,      PPCVEC,    0,              {VD, RA0, RB}},
5290 {"lbfcmx",      APU(31,7,0),    APU_MASK,    PPC405,    0,              {FCRT, RA, RB}},
5291
5292 {"subfc",       XO(31,8,0,0),   XO_MASK,     PPCCOM,    0,              {RT, RA, RB}},
5293 {"sf",          XO(31,8,0,0),   XO_MASK,     PWRCOM,    0,              {RT, RA, RB}},
5294 {"subc",        XO(31,8,0,0),   XO_MASK,     PPCCOM,    0,              {RT, RB, RA}},
5295 {"subfc.",      XO(31,8,0,1),   XO_MASK,     PPCCOM,    0,              {RT, RA, RB}},
5296 {"sf.",         XO(31,8,0,1),   XO_MASK,     PWRCOM,    0,              {RT, RA, RB}},
5297 {"subc.",       XO(31,8,0,1),   XO_MASK,     PPCCOM,    0,              {RT, RB, RA}},
5298
5299 {"mulhdu",      XO(31,9,0,0),   XO_MASK,     PPC64,     0,              {RT, RA, RB}},
5300 {"mulhdu.",     XO(31,9,0,1),   XO_MASK,     PPC64,     0,              {RT, RA, RB}},
5301
5302 {"addc",        XO(31,10,0,0),  XO_MASK,     PPCCOM,    0,              {RT, RA, RB}},
5303 {"a",           XO(31,10,0,0),  XO_MASK,     PWRCOM,    0,              {RT, RA, RB}},
5304 {"addc.",       XO(31,10,0,1),  XO_MASK,     PPCCOM,    0,              {RT, RA, RB}},
5305 {"a.",          XO(31,10,0,1),  XO_MASK,     PWRCOM,    0,              {RT, RA, RB}},
5306
5307 {"mulhwu",      XO(31,11,0,0),  XO_MASK,     PPC,       0,              {RT, RA, RB}},
5308 {"mulhwu.",     XO(31,11,0,1),  XO_MASK,     PPC,       0,              {RT, RA, RB}},
5309
5310 {"lxsiwzx",     X(31,12),       XX1_MASK,    PPCVSX2,   0,              {XT6, RA0, RB}},
5311
5312 {"isellt",      X(31,15),       X_MASK,      PPCISEL,   0,              {RT, RA0, RB}},
5313
5314 {"tlbilxlpid",  XTO(31,18,0),   XTO_MASK, E500MC|PPCA2, 0,              {0}},
5315 {"tlbilxpid",   XTO(31,18,1),   XTO_MASK, E500MC|PPCA2, 0,              {0}},
5316 {"tlbilxva",    XTO(31,18,3),   XTO_MASK, E500MC|PPCA2, 0,              {RA0, RB}},
5317 {"tlbilx",      X(31,18),       X_MASK,   E500MC|PPCA2, 0,              {T, RA0, RB}},
5318
5319 {"mfcr",        XFXM(31,19,0,0), XFXFXM_MASK, COM,      0,              {RT, FXM4}},
5320 {"mfocrf",      XFXM(31,19,0,1), XFXFXM_MASK, COM,      0,              {RT, FXM}},
5321
5322 {"lwarx",       X(31,20),       XEH_MASK,    PPC,       0,              {RT, RA0, RB, EH}},
5323
5324 {"ldx",         X(31,21),       X_MASK,      PPC64,     0,              {RT, RA0, RB}},
5325
5326 {"icbt",        X(31,22),  X_MASK, BOOKE|PPCE300|PPCA2|PPC476, 0,       {CT, RA0, RB}},
5327
5328 {"lwzx",        X(31,23),       X_MASK,      PPCCOM,    0,              {RT, RA0, RB}},
5329 {"lx",          X(31,23),       X_MASK,      PWRCOM,    0,              {RT, RA, RB}},
5330
5331 {"slw",         XRC(31,24,0),   X_MASK,      PPCCOM,    0,              {RA, RS, RB}},
5332 {"sl",          XRC(31,24,0),   X_MASK,      PWRCOM,    0,              {RA, RS, RB}},
5333 {"slw.",        XRC(31,24,1),   X_MASK,      PPCCOM,    0,              {RA, RS, RB}},
5334 {"sl.",         XRC(31,24,1),   X_MASK,      PWRCOM,    0,              {RA, RS, RB}},
5335
5336 {"cntlzw",      XRC(31,26,0),   XRB_MASK,    PPCCOM,    0,              {RA, RS}},
5337 {"cntlz",       XRC(31,26,0),   XRB_MASK,    PWRCOM,    0,              {RA, RS}},
5338 {"cntlzw.",     XRC(31,26,1),   XRB_MASK,    PPCCOM,    0,              {RA, RS}},
5339 {"cntlz.",      XRC(31,26,1),   XRB_MASK,    PWRCOM,    0,              {RA, RS}},
5340
5341 {"sld",         XRC(31,27,0),   X_MASK,      PPC64,     0,              {RA, RS, RB}},
5342 {"sld.",        XRC(31,27,1),   X_MASK,      PPC64,     0,              {RA, RS, RB}},
5343
5344 {"and",         XRC(31,28,0),   X_MASK,      COM,       0,              {RA, RS, RB}},
5345 {"and.",        XRC(31,28,1),   X_MASK,      COM,       0,              {RA, RS, RB}},
5346
5347 {"maskg",       XRC(31,29,0),   X_MASK,      M601,      PPCA2,          {RA, RS, RB}},
5348 {"maskg.",      XRC(31,29,1),   X_MASK,      M601,      PPCA2,          {RA, RS, RB}},
5349
5350 {"ldepx",       X(31,29),       X_MASK,   E500MC|PPCA2, 0,              {RT, RA0, RB}},
5351
5352 {"waitasec",    X(31,30),      XRTRARB_MASK, POWER8,    POWER9,         {0}},
5353 {"wait",        X(31,30),       XWC_MASK,    POWER9,    0,              {WC}},
5354
5355 {"lwepx",       X(31,31),       X_MASK,   E500MC|PPCA2, 0,              {RT, RA0, RB}},
5356
5357 {"cmplw",       XOPL(31,32,0),  XCMPL_MASK,  PPCCOM,    0,              {OBF, RA, RB}},
5358 {"cmpld",       XOPL(31,32,1),  XCMPL_MASK,  PPC64,     0,              {OBF, RA, RB}},
5359 {"cmpl",        X(31,32),       XCMP_MASK,   PPC,       0,              {BF, L32OPT, RA, RB}},
5360 {"cmpl",        X(31,32),       XCMPL_MASK,  PWRCOM,    PPC,            {BF, RA, RB}},
5361
5362 {"lvsr",        X(31,38),       X_MASK,      PPCVEC,    0,              {VD, RA0, RB}},
5363 {"lvehx",       X(31,39),       X_MASK,      PPCVEC,    0,              {VD, RA0, RB}},
5364 {"lhfcmx",      APU(31,39,0),   APU_MASK,    PPC405,    0,              {FCRT, RA, RB}},
5365
5366 {"mviwsplt",    X(31,46),       X_MASK,      E6500,     0,              {VD, RA, RB}},
5367
5368 {"iselgt",      X(31,47),       X_MASK,      PPCISEL,   0,              {RT, RA0, RB}},
5369
5370 {"lvewx",       X(31,71),       X_MASK,      PPCVEC,    0,              {VD, RA0, RB}},
5371
5372 {"addg6s",      XO(31,74,0,0),  XO_MASK,     POWER6,    0,              {RT, RA, RB}},
5373
5374 {"lxsiwax",     X(31,76),       XX1_MASK,    PPCVSX2,   0,              {XT6, RA0, RB}},
5375
5376 {"iseleq",      X(31,79),       X_MASK,      PPCISEL,   0,              {RT, RA0, RB}},
5377
5378 {"isel",        XISEL(31,15), XISEL_MASK, PPCISEL|TITAN, 0,             {RT, RA0, RB, CRB}},
5379
5380 {"subf",        XO(31,40,0,0),  XO_MASK,     PPC,       0,              {RT, RA, RB}},
5381 {"sub",         XO(31,40,0,0),  XO_MASK,     PPC,       0,              {RT, RB, RA}},
5382 {"subf.",       XO(31,40,0,1),  XO_MASK,     PPC,       0,              {RT, RA, RB}},
5383 {"sub.",        XO(31,40,0,1),  XO_MASK,     PPC,       0,              {RT, RB, RA}},
5384
5385 {"mfvsrd",      X(31,51),       XX1RB_MASK,   PPCVSX2,  0,              {RA, XS6}},
5386 {"mffprd",      X(31,51),       XX1RB_MASK|1, PPCVSX2,  0,              {RA, FRS}},
5387 {"mfvrd",       X(31,51)|1,     XX1RB_MASK|1, PPCVSX2,  0,              {RA, VS}},
5388 {"eratilx",     X(31,51),       X_MASK,      PPCA2,     0,              {ERAT_T, RA, RB}},
5389
5390 {"lbarx",       X(31,52),       XEH_MASK, POWER8|E6500, 0,              {RT, RA0, RB, EH}},
5391
5392 {"ldux",        X(31,53),       X_MASK,      PPC64,     0,              {RT, RAL, RB}},
5393
5394 {"dcbst",       X(31,54),       XRT_MASK,    PPC,       0,              {RA0, RB}},
5395
5396 {"lwzux",       X(31,55),       X_MASK,      PPCCOM,    0,              {RT, RAL, RB}},
5397 {"lux",         X(31,55),       X_MASK,      PWRCOM,    0,              {RT, RA, RB}},
5398
5399 {"cntlzd",      XRC(31,58,0),   XRB_MASK,    PPC64,     0,              {RA, RS}},
5400 {"cntlzd.",     XRC(31,58,1),   XRB_MASK,    PPC64,     0,              {RA, RS}},
5401
5402 {"andc",        XRC(31,60,0),   X_MASK,      COM,       0,              {RA, RS, RB}},
5403 {"andc.",       XRC(31,60,1),   X_MASK,      COM,       0,              {RA, RS, RB}},
5404
5405 {"waitrsv",     X(31,62)|(1<<21), 0xffffffff, E500MC|PPCA2, 0,          {0}},
5406 {"waitimpl",    X(31,62)|(2<<21), 0xffffffff, E500MC|PPCA2, 0,          {0}},
5407 {"wait",        X(31,62),       XWC_MASK,    E500MC|PPCA2, 0,           {WC}},
5408
5409 {"dcbstep",     XRT(31,63,0),   XRT_MASK,    E500MC|PPCA2, 0,           {RA0, RB}},
5410
5411 {"tdlgt",       XTO(31,68,TOLGT), XTO_MASK,  PPC64,     0,              {RA, RB}},
5412 {"tdllt",       XTO(31,68,TOLLT), XTO_MASK,  PPC64,     0,              {RA, RB}},
5413 {"tdeq",        XTO(31,68,TOEQ),  XTO_MASK,  PPC64,     0,              {RA, RB}},
5414 {"tdlge",       XTO(31,68,TOLGE), XTO_MASK,  PPC64,     0,              {RA, RB}},
5415 {"tdlnl",       XTO(31,68,TOLNL), XTO_MASK,  PPC64,     0,              {RA, RB}},
5416 {"tdlle",       XTO(31,68,TOLLE), XTO_MASK,  PPC64,     0,              {RA, RB}},
5417 {"tdlng",       XTO(31,68,TOLNG), XTO_MASK,  PPC64,     0,              {RA, RB}},
5418 {"tdgt",        XTO(31,68,TOGT),  XTO_MASK,  PPC64,     0,              {RA, RB}},
5419 {"tdge",        XTO(31,68,TOGE),  XTO_MASK,  PPC64,     0,              {RA, RB}},
5420 {"tdnl",        XTO(31,68,TONL),  XTO_MASK,  PPC64,     0,              {RA, RB}},
5421 {"tdlt",        XTO(31,68,TOLT),  XTO_MASK,  PPC64,     0,              {RA, RB}},
5422 {"tdle",        XTO(31,68,TOLE),  XTO_MASK,  PPC64,     0,              {RA, RB}},
5423 {"tdng",        XTO(31,68,TONG),  XTO_MASK,  PPC64,     0,              {RA, RB}},
5424 {"tdne",        XTO(31,68,TONE),  XTO_MASK,  PPC64,     0,              {RA, RB}},
5425 {"tdu",         XTO(31,68,TOU),   XTO_MASK,  PPC64,     0,              {RA, RB}},
5426 {"td",          X(31,68),       X_MASK,      PPC64,     0,              {TO, RA, RB}},
5427
5428 {"lwfcmx",      APU(31,71,0),   APU_MASK,    PPC405,    0,              {FCRT, RA, RB}},
5429 {"mulhd",       XO(31,73,0,0),  XO_MASK,     PPC64,     0,              {RT, RA, RB}},
5430 {"mulhd.",      XO(31,73,0,1),  XO_MASK,     PPC64,     0,              {RT, RA, RB}},
5431
5432 {"mulhw",       XO(31,75,0,0),  XO_MASK,     PPC,       0,              {RT, RA, RB}},
5433 {"mulhw.",      XO(31,75,0,1),  XO_MASK,     PPC,       0,              {RT, RA, RB}},
5434
5435 {"dlmzb",       XRC(31,78,0), X_MASK, PPC403|PPC440|PPC476|TITAN, 0,    {RA, RS, RB}},
5436 {"dlmzb.",      XRC(31,78,1), X_MASK, PPC403|PPC440|PPC476|TITAN, 0,    {RA, RS, RB}},
5437
5438 {"mtsrd",       X(31,82),  XRB_MASK|(1<<20), PPC64,     0,              {SR, RS}},
5439
5440 {"mfmsr",       X(31,83),       XRARB_MASK,  COM,       0,              {RT}},
5441
5442 {"ldarx",       X(31,84),       XEH_MASK,    PPC64,     0,              {RT, RA0, RB, EH}},
5443
5444 {"dcbfl",       XOPL(31,86,1),  XRT_MASK,    POWER5,    PPC476,         {RA0, RB}},
5445 {"dcbf",        X(31,86),       XLRT_MASK,   PPC,       0,              {RA0, RB, L2OPT}},
5446
5447 {"lbzx",        X(31,87),       X_MASK,      COM,       0,              {RT, RA0, RB}},
5448
5449 {"lbepx",       X(31,95),       X_MASK,   E500MC|PPCA2, 0,              {RT, RA0, RB}},
5450
5451 {"dni",         XRC(31,97,1),   XRB_MASK,    E6500,     0,              {DUI, DCTL}},
5452
5453 {"lvx",         X(31,103),      X_MASK,      PPCVEC,    0,              {VD, RA0, RB}},
5454 {"lqfcmx",      APU(31,103,0),  APU_MASK,    PPC405,    0,              {FCRT, RA, RB}},
5455
5456 {"neg",         XO(31,104,0,0), XORB_MASK,   COM,       0,              {RT, RA}},
5457 {"neg.",        XO(31,104,0,1), XORB_MASK,   COM,       0,              {RT, RA}},
5458
5459 {"mul",         XO(31,107,0,0), XO_MASK,     M601,      0,              {RT, RA, RB}},
5460 {"mul.",        XO(31,107,0,1), XO_MASK,     M601,      0,              {RT, RA, RB}},
5461
5462 {"mvidsplt",    X(31,110),      X_MASK,      E6500,     0,              {VD, RA, RB}},
5463
5464 {"mtsrdin",     X(31,114),      XRA_MASK,    PPC64,     0,              {RS, RB}},
5465
5466 {"mffprwz",     X(31,115),      XX1RB_MASK|1, PPCVSX2,  0,              {RA, FRS}},
5467 {"mfvrwz",      X(31,115)|1,    XX1RB_MASK|1, PPCVSX2,  0,              {RA, VS}},
5468 {"mfvsrwz",     X(31,115),      XX1RB_MASK,   PPCVSX2,  0,              {RA, XS6}},
5469
5470 {"lharx",       X(31,116),      XEH_MASK, POWER8|E6500, 0,              {RT, RA0, RB, EH}},
5471
5472 {"clf",         X(31,118),      XTO_MASK,    POWER,     0,              {RA, RB}},
5473
5474 {"lbzux",       X(31,119),      X_MASK,      COM,       0,              {RT, RAL, RB}},
5475
5476 {"popcntb",     X(31,122),      XRB_MASK,    POWER5,    0,              {RA, RS}},
5477
5478 {"not",         XRC(31,124,0),  X_MASK,      COM,       0,              {RA, RS, RBS}},
5479 {"nor",         XRC(31,124,0),  X_MASK,      COM,       0,              {RA, RS, RB}},
5480 {"not.",        XRC(31,124,1),  X_MASK,      COM,       0,              {RA, RS, RBS}},
5481 {"nor.",        XRC(31,124,1),  X_MASK,      COM,       0,              {RA, RS, RB}},
5482
5483 {"dcbfep",      XRT(31,127,0),  XRT_MASK, E500MC|PPCA2, 0,              {RA0, RB}},
5484
5485 {"setb",        X(31,128),      XRB_MASK|(3<<16), POWER9, 0,            {RT, BFA}},
5486
5487 {"wrtee",       X(31,131), XRARB_MASK, PPC403|BOOKE|PPCA2|PPC476, 0,    {RS}},
5488
5489 {"dcbtstls",    X(31,134),      X_MASK, PPCCHLK|PPC476|TITAN, 0,        {CT, RA0, RB}},
5490
5491 {"stvebx",      X(31,135),      X_MASK,      PPCVEC,    0,              {VS, RA0, RB}},
5492 {"stbfcmx",     APU(31,135,0),  APU_MASK,    PPC405,    0,              {FCRT, RA, RB}},
5493
5494 {"subfe",       XO(31,136,0,0), XO_MASK,     PPCCOM,    0,              {RT, RA, RB}},
5495 {"sfe",         XO(31,136,0,0), XO_MASK,     PWRCOM,    0,              {RT, RA, RB}},
5496 {"subfe.",      XO(31,136,0,1), XO_MASK,     PPCCOM,    0,              {RT, RA, RB}},
5497 {"sfe.",        XO(31,136,0,1), XO_MASK,     PWRCOM,    0,              {RT, RA, RB}},
5498
5499 {"adde",        XO(31,138,0,0), XO_MASK,     PPCCOM,    0,              {RT, RA, RB}},
5500 {"ae",          XO(31,138,0,0), XO_MASK,     PWRCOM,    0,              {RT, RA, RB}},
5501 {"adde.",       XO(31,138,0,1), XO_MASK,     PPCCOM,    0,              {RT, RA, RB}},
5502 {"ae.",         XO(31,138,0,1), XO_MASK,     PWRCOM,    0,              {RT, RA, RB}},
5503
5504 {"stxsiwx",     X(31,140),      XX1_MASK,    PPCVSX2,   0,              {XS6, RA0, RB}},
5505
5506 {"msgsndp",     XRTRA(31,142,0,0), XRTRA_MASK, POWER8,  0,              {RB}},
5507 {"dcbtstlse",   X(31,142),      X_MASK,      PPCCHLK,   E500MC,         {CT, RA0, RB}},
5508
5509 {"mtcr",        XFXM(31,144,0xff,0), XRARB_MASK, COM,   0,              {RS}},
5510 {"mtcrf",       XFXM(31,144,0,0), XFXFXM_MASK, COM,     0,              {FXM, RS}},
5511 {"mtocrf",      XFXM(31,144,0,1), XFXFXM_MASK, COM,     0,              {FXM, RS}},
5512
5513 {"mtmsr",       X(31,146),      XRLARB_MASK, COM,       0,              {RS, A_L}},
5514
5515 {"mtsle",       X(31,147),    XRTLRARB_MASK, POWER8,    0,              {L}},
5516
5517 {"eratsx",      XRC(31,147,0),  X_MASK,      PPCA2,     0,              {RT, RA0, RB}},
5518 {"eratsx.",     XRC(31,147,1),  X_MASK,      PPCA2,     0,              {RT, RA0, RB}},
5519
5520 {"stdx",        X(31,149),      X_MASK,      PPC64,     0,              {RS, RA0, RB}},
5521
5522 {"stwcx.",      XRC(31,150,1),  X_MASK,      PPC,       0,              {RS, RA0, RB}},
5523
5524 {"stwx",        X(31,151),      X_MASK,      PPCCOM,    0,              {RS, RA0, RB}},
5525 {"stx",         X(31,151),      X_MASK,      PWRCOM,    0,              {RS, RA, RB}},
5526
5527 {"slq",         XRC(31,152,0),  X_MASK,      M601,      0,              {RA, RS, RB}},
5528 {"slq.",        XRC(31,152,1),  X_MASK,      M601,      0,              {RA, RS, RB}},
5529
5530 {"sle",         XRC(31,153,0),  X_MASK,      M601,      0,              {RA, RS, RB}},
5531 {"sle.",        XRC(31,153,1),  X_MASK,      M601,      0,              {RA, RS, RB}},
5532
5533 {"prtyw",       X(31,154),    XRB_MASK, POWER6|PPCA2|PPC476, 0,         {RA, RS}},
5534
5535 {"stdepx",      X(31,157),      X_MASK,   E500MC|PPCA2, 0,              {RS, RA0, RB}},
5536
5537 {"stwepx",      X(31,159),      X_MASK,   E500MC|PPCA2, 0,              {RS, RA0, RB}},
5538
5539 {"wrteei",      X(31,163), XE_MASK, PPC403|BOOKE|PPCA2|PPC476, 0,       {E}},
5540
5541 {"dcbtls",      X(31,166),      X_MASK,  PPCCHLK|PPC476|TITAN, 0,       {CT, RA0, RB}},
5542
5543 {"stvehx",      X(31,167),      X_MASK,      PPCVEC,    0,              {VS, RA0, RB}},
5544 {"sthfcmx",     APU(31,167,0),  APU_MASK,    PPC405,    0,              {FCRT, RA, RB}},
5545
5546 {"addex",       ZRC(31,170,0),  Z2_MASK,     POWER9,    0,              {RT, RA, RB, CY}},
5547
5548 {"msgclrp",     XRTRA(31,174,0,0), XRTRA_MASK, POWER8,  0,              {RB}},
5549 {"dcbtlse",     X(31,174),      X_MASK,      PPCCHLK,   E500MC,         {CT, RA0, RB}},
5550
5551 {"mtmsrd",      X(31,178),      XRLARB_MASK, PPC64,     0,              {RS, A_L}},
5552
5553 {"mtvsrd",      X(31,179),      XX1RB_MASK,   PPCVSX2,  0,              {XT6, RA}},
5554 {"mtfprd",      X(31,179),      XX1RB_MASK|1, PPCVSX2,  0,              {FRT, RA}},
5555 {"mtvrd",       X(31,179)|1,    XX1RB_MASK|1, PPCVSX2,  0,              {VD, RA}},
5556 {"eratre",      X(31,179),      X_MASK,      PPCA2,     0,              {RT, RA, WS}},
5557
5558 {"stdux",       X(31,181),      X_MASK,      PPC64,     0,              {RS, RAS, RB}},
5559
5560 {"stqcx.",      XRC(31,182,1), X_MASK|Q_MASK, POWER8,   0,              {RSQ, RA0, RB}},
5561 {"wchkall",     X(31,182),      X_MASK,      PPCA2,     0,              {OBF}},
5562
5563 {"stwux",       X(31,183),      X_MASK,      PPCCOM,    0,              {RS, RAS, RB}},
5564 {"stux",        X(31,183),      X_MASK,      PWRCOM,    0,              {RS, RA0, RB}},
5565
5566 {"sliq",        XRC(31,184,0),  X_MASK,      M601,      0,              {RA, RS, SH}},
5567 {"sliq.",       XRC(31,184,1),  X_MASK,      M601,      0,              {RA, RS, SH}},
5568
5569 {"prtyd",       X(31,186),      XRB_MASK, POWER6|PPCA2, 0,              {RA, RS}},
5570
5571 {"cmprb",       X(31,192),      XCMP_MASK,   POWER9,    0,              {BF, L, RA, RB}},
5572
5573 {"icblq.",      XRC(31,198,1),  X_MASK,      E6500,     0,              {CT, RA0, RB}},
5574
5575 {"stvewx",      X(31,199),      X_MASK,      PPCVEC,    0,              {VS, RA0, RB}},
5576 {"stwfcmx",     APU(31,199,0),  APU_MASK,    PPC405,    0,              {FCRT, RA, RB}},
5577
5578 {"subfze",      XO(31,200,0,0), XORB_MASK,   PPCCOM,    0,              {RT, RA}},
5579 {"sfze",        XO(31,200,0,0), XORB_MASK,   PWRCOM,    0,              {RT, RA}},
5580 {"subfze.",     XO(31,200,0,1), XORB_MASK,   PPCCOM,    0,              {RT, RA}},
5581 {"sfze.",       XO(31,200,0,1), XORB_MASK,   PWRCOM,    0,              {RT, RA}},
5582
5583 {"addze",       XO(31,202,0,0), XORB_MASK,   PPCCOM,    0,              {RT, RA}},
5584 {"aze",         XO(31,202,0,0), XORB_MASK,   PWRCOM,    0,              {RT, RA}},
5585 {"addze.",      XO(31,202,0,1), XORB_MASK,   PPCCOM,    0,              {RT, RA}},
5586 {"aze.",        XO(31,202,0,1), XORB_MASK,   PWRCOM,    0,              {RT, RA}},
5587
5588 {"msgsnd",      XRTRA(31,206,0,0), XRTRA_MASK, E500MC|PPCA2|POWER8, 0,  {RB}},
5589
5590 {"mtsr",        X(31,210), XRB_MASK|(1<<20), COM,       NON32,          {SR, RS}},
5591
5592 {"mtfprwa",     X(31,211),      XX1RB_MASK|1, PPCVSX2,  0,              {FRT, RA}},
5593 {"mtvrwa",      X(31,211)|1,    XX1RB_MASK|1, PPCVSX2,  0,              {VD, RA}},
5594 {"mtvsrwa",     X(31,211),      XX1RB_MASK,   PPCVSX2,  0,              {XT6, RA}},
5595 {"eratwe",      X(31,211),      X_MASK,      PPCA2,     0,              {RS, RA, WS}},
5596
5597 {"ldawx.",      XRC(31,212,1),  X_MASK,      PPCA2,     0,              {RT, RA0, RB}},
5598
5599 {"stdcx.",      XRC(31,214,1),  X_MASK,      PPC64,     0,              {RS, RA0, RB}},
5600
5601 {"stbx",        X(31,215),      X_MASK,      COM,       0,              {RS, RA0, RB}},
5602
5603 {"sllq",        XRC(31,216,0),  X_MASK,      M601,      0,              {RA, RS, RB}},
5604 {"sllq.",       XRC(31,216,1),  X_MASK,      M601,      0,              {RA, RS, RB}},
5605
5606 {"sleq",        XRC(31,217,0),  X_MASK,      M601,      0,              {RA, RS, RB}},
5607 {"sleq.",       XRC(31,217,1),  X_MASK,      M601,      0,              {RA, RS, RB}},
5608
5609 {"stbepx",      X(31,223),      X_MASK,   E500MC|PPCA2, 0,              {RS, RA0, RB}},
5610
5611 {"cmpeqb",      X(31,224),      XCMPL_MASK,  POWER9,    0,              {BF, RA, RB}},
5612
5613 {"icblc",       X(31,230),      X_MASK, PPCCHLK|PPC476|TITAN, 0,        {CT, RA0, RB}},
5614
5615 {"stvx",        X(31,231),      X_MASK,      PPCVEC,    0,              {VS, RA0, RB}},
5616 {"stqfcmx",     APU(31,231,0),  APU_MASK,    PPC405,    0,              {FCRT, RA, RB}},
5617
5618 {"subfme",      XO(31,232,0,0), XORB_MASK,   PPCCOM,    0,              {RT, RA}},
5619 {"sfme",        XO(31,232,0,0), XORB_MASK,   PWRCOM,    0,              {RT, RA}},
5620 {"subfme.",     XO(31,232,0,1), XORB_MASK,   PPCCOM,    0,              {RT, RA}},
5621 {"sfme.",       XO(31,232,0,1), XORB_MASK,   PWRCOM,    0,              {RT, RA}},
5622
5623 {"mulld",       XO(31,233,0,0), XO_MASK,     PPC64,     0,              {RT, RA, RB}},
5624 {"mulld.",      XO(31,233,0,1), XO_MASK,     PPC64,     0,              {RT, RA, RB}},
5625
5626 {"addme",       XO(31,234,0,0), XORB_MASK,   PPCCOM,    0,              {RT, RA}},
5627 {"ame",         XO(31,234,0,0), XORB_MASK,   PWRCOM,    0,              {RT, RA}},
5628 {"addme.",      XO(31,234,0,1), XORB_MASK,   PPCCOM,    0,              {RT, RA}},
5629 {"ame.",        XO(31,234,0,1), XORB_MASK,   PWRCOM,    0,              {RT, RA}},
5630
5631 {"mullw",       XO(31,235,0,0), XO_MASK,     PPCCOM,    0,              {RT, RA, RB}},
5632 {"muls",        XO(31,235,0,0), XO_MASK,     PWRCOM,    0,              {RT, RA, RB}},
5633 {"mullw.",      XO(31,235,0,1), XO_MASK,     PPCCOM,    0,              {RT, RA, RB}},
5634 {"muls.",       XO(31,235,0,1), XO_MASK,     PWRCOM,    0,              {RT, RA, RB}},
5635
5636 {"icblce",      X(31,238),      X_MASK,      PPCCHLK,   E500MC|PPCA2,   {CT, RA, RB}},
5637 {"msgclr",      XRTRA(31,238,0,0), XRTRA_MASK, E500MC|PPCA2|POWER8, 0,  {RB}},
5638 {"mtsrin",      X(31,242),      XRA_MASK,    PPC,       NON32,          {RS, RB}},
5639 {"mtsri",       X(31,242),      XRA_MASK,    POWER,     NON32,          {RS, RB}},
5640
5641 {"mtfprwz",     X(31,243),      XX1RB_MASK|1, PPCVSX2,  0,              {FRT, RA}},
5642 {"mtvrwz",      X(31,243)|1,    XX1RB_MASK|1, PPCVSX2,  0,              {VD, RA}},
5643 {"mtvsrwz",     X(31,243),      XX1RB_MASK,   PPCVSX2,  0,              {XT6, RA}},
5644
5645 {"dcbtstt",     XRT(31,246,0x10), XRT_MASK,  POWER7,    0,              {RA0, RB}},
5646 {"dcbtst",      X(31,246),      X_MASK,      POWER4,    DCBT_EO,        {RA0, RB, CT}},
5647 {"dcbtst",      X(31,246),      X_MASK,      DCBT_EO,   0,              {CT, RA0, RB}},
5648 {"dcbtst",      X(31,246),      X_MASK,      PPC,       POWER4|DCBT_EO, {RA0, RB}},
5649
5650 {"stbux",       X(31,247),      X_MASK,      COM,       0,              {RS, RAS, RB}},
5651
5652 {"slliq",       XRC(31,248,0),  X_MASK,      M601,      0,              {RA, RS, SH}},
5653 {"slliq.",      XRC(31,248,1),  X_MASK,      M601,      0,              {RA, RS, SH}},
5654
5655 {"bpermd",      X(31,252),      X_MASK,   POWER7|PPCA2, 0,              {RA, RS, RB}},
5656
5657 {"dcbtstep",    XRT(31,255,0),  X_MASK,   E500MC|PPCA2, 0,              {RT, RA0, RB}},
5658
5659 {"mfdcrx",      X(31,259),      X_MASK, BOOKE|PPCA2|PPC476, TITAN,      {RS, RA}},
5660 {"mfdcrx.",     XRC(31,259,1),  X_MASK,      PPCA2,     0,              {RS, RA}},
5661
5662 {"lvexbx",      X(31,261),      X_MASK,      E6500,     0,              {VD, RA0, RB}},
5663
5664 {"icbt",        X(31,262),      XRT_MASK,    PPC403,    0,              {RA, RB}},
5665
5666 {"lvepxl",      X(31,263),      X_MASK,      E6500,     0,              {VD, RA0, RB}},
5667
5668 {"ldfcmx",      APU(31,263,0),  APU_MASK,    PPC405,    0,              {FCRT, RA, RB}},
5669 {"doz",         XO(31,264,0,0), XO_MASK,     M601,      0,              {RT, RA, RB}},
5670 {"doz.",        XO(31,264,0,1), XO_MASK,     M601,      0,              {RT, RA, RB}},
5671
5672 {"modud",       X(31,265),      X_MASK,      POWER9,    0,              {RT, RA, RB}},
5673
5674 {"add",         XO(31,266,0,0), XO_MASK,     PPCCOM,    0,              {RT, RA, RB}},
5675 {"cax",         XO(31,266,0,0), XO_MASK,     PWRCOM,    0,              {RT, RA, RB}},
5676 {"add.",        XO(31,266,0,1), XO_MASK,     PPCCOM,    0,              {RT, RA, RB}},
5677 {"cax.",        XO(31,266,0,1), XO_MASK,     PWRCOM,    0,              {RT, RA, RB}},
5678
5679 {"moduw",       X(31,267),      X_MASK,      POWER9,    0,              {RT, RA, RB}},
5680
5681 {"lxvx",        X(31,268),      XX1_MASK|1<<6, PPCVSX3, 0,              {XT6, RA0, RB}},
5682 {"lxvl",        X(31,269),      XX1_MASK,    PPCVSX3,   0,              {XT6, RA0, RB}},
5683
5684 {"ehpriv",      X(31,270),      0xffffffff,  E500MC|PPCA2, 0,           {0}},
5685
5686 {"tlbiel",      X(31,274),      X_MASK|1<<20,POWER9,    0,              {RB, RSO, RIC, PRS, X_R}},
5687 {"tlbiel",      X(31,274),      XRTLRA_MASK, POWER4,    POWER9|PPC476,  {RB, LOPT}},
5688
5689 {"mfapidi",     X(31,275),      X_MASK,      BOOKE,     E500|TITAN,     {RT, RA}},
5690
5691 {"lqarx",       X(31,276),  XEH_MASK|Q_MASK, POWER8,    0,              {RTQ, RAX, RBX, EH}},
5692
5693 {"lscbx",       XRC(31,277,0),  X_MASK,      M601,      0,              {RT, RA, RB}},
5694 {"lscbx.",      XRC(31,277,1),  X_MASK,      M601,      0,              {RT, RA, RB}},
5695
5696 {"dcbtt",       XRT(31,278,0x10), XRT_MASK,  POWER7,    0,              {RA0, RB}},
5697 {"dcbt",        X(31,278),      X_MASK,      POWER4,    DCBT_EO,        {RA0, RB, CT}},
5698 {"dcbt",        X(31,278),      X_MASK,      DCBT_EO,   0,              {CT, RA0, RB}},
5699 {"dcbt",        X(31,278),      X_MASK,      PPC,       POWER4|DCBT_EO, {RA0, RB}},
5700
5701 {"lhzx",        X(31,279),      X_MASK,      COM,       0,              {RT, RA0, RB}},
5702
5703 {"cdtbcd",      X(31,282),      XRB_MASK,    POWER6,    0,              {RA, RS}},
5704
5705 {"eqv",         XRC(31,284,0),  X_MASK,      COM,       0,              {RA, RS, RB}},
5706 {"eqv.",        XRC(31,284,1),  X_MASK,      COM,       0,              {RA, RS, RB}},
5707
5708 {"lhepx",       X(31,287),      X_MASK,   E500MC|PPCA2, 0,              {RT, RA0, RB}},
5709
5710 {"mfdcrux",     X(31,291),      X_MASK,  PPC464|PPC476, 0,              {RS, RA}},
5711
5712 {"lvexhx",      X(31,293),      X_MASK,      E6500,     0,              {VD, RA0, RB}},
5713 {"lvepx",       X(31,295),      X_MASK,      E6500,     0,              {VD, RA0, RB}},
5714
5715 {"lxvll",       X(31,301),      XX1_MASK,    PPCVSX3,   0,              {XT6, RA0, RB}},
5716
5717 {"mfbhrbe",     X(31,302),      X_MASK,      POWER8,    0,              {RT, BHRBE}},
5718
5719 {"tlbie",       X(31,306),      X_MASK|1<<20,POWER9,    TITAN,          {RB, RS, RIC, PRS, X_R}},
5720 {"tlbie",       X(31,306),      XRA_MASK,    POWER7,    POWER9|TITAN,   {RB, RS}},
5721 {"tlbie",       X(31,306),      XRTLRA_MASK, PPC,    E500|POWER7|TITAN, {RB, LOPT}},
5722 {"tlbi",        X(31,306),      XRT_MASK,    POWER,     0,              {RA0, RB}},
5723
5724 {"mfvsrld",     X(31,307),      XX1RB_MASK,  PPCVSX3,   0,              {RA, XS6}},
5725
5726 {"ldmx",        X(31,309),      X_MASK,      POWER9,    0,              {RT, RA0, RB}},
5727
5728 {"eciwx",       X(31,310),      X_MASK,      PPC,       E500|TITAN,     {RT, RA0, RB}},
5729
5730 {"lhzux",       X(31,311),      X_MASK,      COM,       0,              {RT, RAL, RB}},
5731
5732 {"cbcdtd",      X(31,314),      XRB_MASK,    POWER6,    0,              {RA, RS}},
5733
5734 {"xor",         XRC(31,316,0),  X_MASK,      COM,       0,              {RA, RS, RB}},
5735 {"xor.",        XRC(31,316,1),  X_MASK,      COM,       0,              {RA, RS, RB}},
5736
5737 {"dcbtep",      XRT(31,319,0),  X_MASK,   E500MC|PPCA2, 0,              {RT, RA0, RB}},
5738
5739 {"mfexisr",     XSPR(31,323, 64), XSPR_MASK, PPC403,    0,              {RT}},
5740 {"mfexier",     XSPR(31,323, 66), XSPR_MASK, PPC403,    0,              {RT}},
5741 {"mfbr0",       XSPR(31,323,128), XSPR_MASK, PPC403,    0,              {RT}},
5742 {"mfbr1",       XSPR(31,323,129), XSPR_MASK, PPC403,    0,              {RT}},
5743 {"mfbr2",       XSPR(31,323,130), XSPR_MASK, PPC403,    0,              {RT}},
5744 {"mfbr3",       XSPR(31,323,131), XSPR_MASK, PPC403,    0,              {RT}},
5745 {"mfbr4",       XSPR(31,323,132), XSPR_MASK, PPC403,    0,              {RT}},
5746 {"mfbr5",       XSPR(31,323,133), XSPR_MASK, PPC403,    0,              {RT}},
5747 {"mfbr6",       XSPR(31,323,134), XSPR_MASK, PPC403,    0,              {RT}},
5748 {"mfbr7",       XSPR(31,323,135), XSPR_MASK, PPC403,    0,              {RT}},
5749 {"mfbear",      XSPR(31,323,144), XSPR_MASK, PPC403,    0,              {RT}},
5750 {"mfbesr",      XSPR(31,323,145), XSPR_MASK, PPC403,    0,              {RT}},
5751 {"mfiocr",      XSPR(31,323,160), XSPR_MASK, PPC403,    0,              {RT}},
5752 {"mfdmacr0",    XSPR(31,323,192), XSPR_MASK, PPC403,    0,              {RT}},
5753 {"mfdmact0",    XSPR(31,323,193), XSPR_MASK, PPC403,    0,              {RT}},
5754 {"mfdmada0",    XSPR(31,323,194), XSPR_MASK, PPC403,    0,              {RT}},
5755 {"mfdmasa0",    XSPR(31,323,195), XSPR_MASK, PPC403,    0,              {RT}},
5756 {"mfdmacc0",    XSPR(31,323,196), XSPR_MASK, PPC403,    0,              {RT}},
5757 {"mfdmacr1",    XSPR(31,323,200), XSPR_MASK, PPC403,    0,              {RT}},
5758 {"mfdmact1",    XSPR(31,323,201), XSPR_MASK, PPC403,    0,              {RT}},
5759 {"mfdmada1",    XSPR(31,323,202), XSPR_MASK, PPC403,    0,              {RT}},
5760 {"mfdmasa1",    XSPR(31,323,203), XSPR_MASK, PPC403,    0,              {RT}},
5761 {"mfdmacc1",    XSPR(31,323,204), XSPR_MASK, PPC403,    0,              {RT}},
5762 {"mfdmacr2",    XSPR(31,323,208), XSPR_MASK, PPC403,    0,              {RT}},
5763 {"mfdmact2",    XSPR(31,323,209), XSPR_MASK, PPC403,    0,              {RT}},
5764 {"mfdmada2",    XSPR(31,323,210), XSPR_MASK, PPC403,    0,              {RT}},
5765 {"mfdmasa2",    XSPR(31,323,211), XSPR_MASK, PPC403,    0,              {RT}},
5766 {"mfdmacc2",    XSPR(31,323,212), XSPR_MASK, PPC403,    0,              {RT}},
5767 {"mfdmacr3",    XSPR(31,323,216), XSPR_MASK, PPC403,    0,              {RT}},
5768 {"mfdmact3",    XSPR(31,323,217), XSPR_MASK, PPC403,    0,              {RT}},
5769 {"mfdmada3",    XSPR(31,323,218), XSPR_MASK, PPC403,    0,              {RT}},
5770 {"mfdmasa3",    XSPR(31,323,219), XSPR_MASK, PPC403,    0,              {RT}},
5771 {"mfdmacc3",    XSPR(31,323,220), XSPR_MASK, PPC403,    0,              {RT}},
5772 {"mfdmasr",     XSPR(31,323,224), XSPR_MASK, PPC403,    0,              {RT}},
5773 {"mfdcr",       X(31,323), X_MASK, PPC403|BOOKE|PPCA2|PPC476, E500|TITAN, {RT, SPR}},
5774 {"mfdcr.",      XRC(31,323,1),  X_MASK,      PPCA2,     0,              {RT, SPR}},
5775
5776 {"lvexwx",      X(31,325),      X_MASK,      E6500,     0,              {VD, RA0, RB}},
5777
5778 {"dcread",      X(31,326),      X_MASK,   PPC476|TITAN, 0,              {RT, RA0, RB}},
5779
5780 {"div",         XO(31,331,0,0), XO_MASK,     M601,      0,              {RT, RA, RB}},
5781 {"div.",        XO(31,331,0,1), XO_MASK,     M601,      0,              {RT, RA, RB}},
5782
5783 {"lxvdsx",      X(31,332),      XX1_MASK,    PPCVSX,    0,              {XT6, RA0, RB}},
5784
5785 {"mfpmr",       X(31,334),      X_MASK, PPCPMR|PPCE300, 0,              {RT, PMR}},
5786 {"mftmr",       X(31,366),      X_MASK,      PPCTMR,    0,              {RT, TMR}},
5787
5788 {"slbsync",     X(31,338),      0xffffffff,  POWER9,    0,              {0}},
5789
5790 {"mfmq",        XSPR(31,339,  0), XSPR_MASK, M601,      0,              {RT}},
5791 {"mfxer",       XSPR(31,339,  1), XSPR_MASK, COM,       0,              {RT}},
5792 {"mfrtcu",      XSPR(31,339,  4), XSPR_MASK, COM,       TITAN,          {RT}},
5793 {"mfrtcl",      XSPR(31,339,  5), XSPR_MASK, COM,       TITAN,          {RT}},
5794 {"mfdec",       XSPR(31,339,  6), XSPR_MASK, MFDEC1,    0,              {RT}},
5795 {"mflr",        XSPR(31,339,  8), XSPR_MASK, COM,       0,              {RT}},
5796 {"mfctr",       XSPR(31,339,  9), XSPR_MASK, COM,       0,              {RT}},
5797 {"mfdscr",      XSPR(31,339, 17), XSPR_MASK, POWER6,    0,              {RT}},
5798 {"mftid",       XSPR(31,339, 17), XSPR_MASK, POWER,     0,              {RT}},
5799 {"mfdsisr",     XSPR(31,339, 18), XSPR_MASK, COM,       TITAN,          {RT}},
5800 {"mfdar",       XSPR(31,339, 19), XSPR_MASK, COM,       TITAN,          {RT}},
5801 {"mfdec",       XSPR(31,339, 22), XSPR_MASK, MFDEC2,    MFDEC1,         {RT}},
5802 {"mfsdr0",      XSPR(31,339, 24), XSPR_MASK, POWER,     0,              {RT}},
5803 {"mfsdr1",      XSPR(31,339, 25), XSPR_MASK, COM,       TITAN,          {RT}},
5804 {"mfsrr0",      XSPR(31,339, 26), XSPR_MASK, COM,       0,              {RT}},
5805 {"mfsrr1",      XSPR(31,339, 27), XSPR_MASK, COM,       0,              {RT}},
5806 {"mfcfar",      XSPR(31,339, 28), XSPR_MASK, POWER6,    0,              {RT}},
5807 {"mfpid",       XSPR(31,339, 48), XSPR_MASK, BOOKE,     0,              {RT}},
5808 {"mfcsrr0",     XSPR(31,339, 58), XSPR_MASK, BOOKE,     0,              {RT}},
5809 {"mfcsrr1",     XSPR(31,339, 59), XSPR_MASK, BOOKE,     0,              {RT}},
5810 {"mfdear",      XSPR(31,339, 61), XSPR_MASK, BOOKE,     0,              {RT}},
5811 {"mfesr",       XSPR(31,339, 62), XSPR_MASK, BOOKE,     0,              {RT}},
5812 {"mfivpr",      XSPR(31,339, 63), XSPR_MASK, BOOKE,     0,              {RT}},
5813 {"mfctrl",      XSPR(31,339,136), XSPR_MASK, POWER4,    0,              {RT}},
5814 {"mfcmpa",      XSPR(31,339,144), XSPR_MASK, PPC860,    0,              {RT}},
5815 {"mfcmpb",      XSPR(31,339,145), XSPR_MASK, PPC860,    0,              {RT}},
5816 {"mfcmpc",      XSPR(31,339,146), XSPR_MASK, PPC860,    0,              {RT}},
5817 {"mfcmpd",      XSPR(31,339,147), XSPR_MASK, PPC860,    0,              {RT}},
5818 {"mficr",       XSPR(31,339,148), XSPR_MASK, PPC860,    0,              {RT}},
5819 {"mfder",       XSPR(31,339,149), XSPR_MASK, PPC860,    0,              {RT}},
5820 {"mfcounta",    XSPR(31,339,150), XSPR_MASK, PPC860,    0,              {RT}},
5821 {"mfcountb",    XSPR(31,339,151), XSPR_MASK, PPC860,    0,              {RT}},
5822 {"mfcmpe",      XSPR(31,339,152), XSPR_MASK, PPC860,    0,              {RT}},
5823 {"mfcmpf",      XSPR(31,339,153), XSPR_MASK, PPC860,    0,              {RT}},
5824 {"mfcmpg",      XSPR(31,339,154), XSPR_MASK, PPC860,    0,              {RT}},
5825 {"mfcmph",      XSPR(31,339,155), XSPR_MASK, PPC860,    0,              {RT}},
5826 {"mflctrl1",    XSPR(31,339,156), XSPR_MASK, PPC860,    0,              {RT}},
5827 {"mflctrl2",    XSPR(31,339,157), XSPR_MASK, PPC860,    0,              {RT}},
5828 {"mfictrl",     XSPR(31,339,158), XSPR_MASK, PPC860,    0,              {RT}},
5829 {"mfbar",       XSPR(31,339,159), XSPR_MASK, PPC860,    0,              {RT}},
5830 {"mfvrsave",    XSPR(31,339,256), XSPR_MASK, PPCVEC,    0,              {RT}},
5831 {"mfusprg0",    XSPR(31,339,256), XSPR_MASK, BOOKE,     0,              {RT}},
5832 {"mfsprg",      XSPR(31,339,256), XSPRG_MASK, PPC,      0,              {RT, SPRG}},
5833 {"mfsprg4",     XSPR(31,339,260), XSPR_MASK, PPC405|BOOKE, 0,           {RT}},
5834 {"mfsprg5",     XSPR(31,339,261), XSPR_MASK, PPC405|BOOKE, 0,           {RT}},
5835 {"mfsprg6",     XSPR(31,339,262), XSPR_MASK, PPC405|BOOKE, 0,           {RT}},
5836 {"mfsprg7",     XSPR(31,339,263), XSPR_MASK, PPC405|BOOKE, 0,           {RT}},
5837 {"mftbu",       XSPR(31,339,269), XSPR_MASK, POWER4|BOOKE, 0,           {RT}},
5838 {"mftb",        X(31,339),        X_MASK,    POWER4|BOOKE, 0,           {RT, TBR}},
5839 {"mftbl",       XSPR(31,339,268), XSPR_MASK, POWER4|BOOKE, 0,           {RT}},
5840 {"mfsprg0",     XSPR(31,339,272), XSPR_MASK, PPC,       0,              {RT}},
5841 {"mfsprg1",     XSPR(31,339,273), XSPR_MASK, PPC,       0,              {RT}},
5842 {"mfsprg2",     XSPR(31,339,274), XSPR_MASK, PPC,       0,              {RT}},
5843 {"mfsprg3",     XSPR(31,339,275), XSPR_MASK, PPC,       0,              {RT}},
5844 {"mfasr",       XSPR(31,339,280), XSPR_MASK, PPC64,     0,              {RT}},
5845 {"mfear",       XSPR(31,339,282), XSPR_MASK, PPC,       TITAN,          {RT}},
5846 {"mfpir",       XSPR(31,339,286), XSPR_MASK, BOOKE,     0,              {RT}},
5847 {"mfpvr",       XSPR(31,339,287), XSPR_MASK, PPC,       0,              {RT}},
5848 {"mfdbsr",      XSPR(31,339,304), XSPR_MASK, BOOKE,     0,              {RT}},
5849 {"mfdbcr0",     XSPR(31,339,308), XSPR_MASK, BOOKE,     0,              {RT}},
5850 {"mfdbcr1",     XSPR(31,339,309), XSPR_MASK, BOOKE,     0,              {RT}},
5851 {"mfdbcr2",     XSPR(31,339,310), XSPR_MASK, BOOKE,     0,              {RT}},
5852 {"mfiac1",      XSPR(31,339,312), XSPR_MASK, BOOKE,     0,              {RT}},
5853 {"mfiac2",      XSPR(31,339,313), XSPR_MASK, BOOKE,     0,              {RT}},
5854 {"mfiac3",      XSPR(31,339,314), XSPR_MASK, BOOKE,     0,              {RT}},
5855 {"mfiac4",      XSPR(31,339,315), XSPR_MASK, BOOKE,     0,              {RT}},
5856 {"mfdac1",      XSPR(31,339,316), XSPR_MASK, BOOKE,     0,              {RT}},
5857 {"mfdac2",      XSPR(31,339,317), XSPR_MASK, BOOKE,     0,              {RT}},
5858 {"mfdvc1",      XSPR(31,339,318), XSPR_MASK, BOOKE,     0,              {RT}},
5859 {"mfdvc2",      XSPR(31,339,319), XSPR_MASK, BOOKE,     0,              {RT}},
5860 {"mftsr",       XSPR(31,339,336), XSPR_MASK, BOOKE,     0,              {RT}},
5861 {"mftcr",       XSPR(31,339,340), XSPR_MASK, BOOKE,     0,              {RT}},
5862 {"mfivor0",     XSPR(31,339,400), XSPR_MASK, BOOKE,     0,              {RT}},
5863 {"mfivor1",     XSPR(31,339,401), XSPR_MASK, BOOKE,     0,              {RT}},
5864 {"mfivor2",     XSPR(31,339,402), XSPR_MASK, BOOKE,     0,              {RT}},
5865 {"mfivor3",     XSPR(31,339,403), XSPR_MASK, BOOKE,     0,              {RT}},
5866 {"mfivor4",     XSPR(31,339,404), XSPR_MASK, BOOKE,     0,              {RT}},
5867 {"mfivor5",     XSPR(31,339,405), XSPR_MASK, BOOKE,     0,              {RT}},
5868 {"mfivor6",     XSPR(31,339,406), XSPR_MASK, BOOKE,     0,              {RT}},
5869 {"mfivor7",     XSPR(31,339,407), XSPR_MASK, BOOKE,     0,              {RT}},
5870 {"mfivor8",     XSPR(31,339,408), XSPR_MASK, BOOKE,     0,              {RT}},
5871 {"mfivor9",     XSPR(31,339,409), XSPR_MASK, BOOKE,     0,              {RT}},
5872 {"mfivor10",    XSPR(31,339,410), XSPR_MASK, BOOKE,     0,              {RT}},
5873 {"mfivor11",    XSPR(31,339,411), XSPR_MASK, BOOKE,     0,              {RT}},
5874 {"mfivor12",    XSPR(31,339,412), XSPR_MASK, BOOKE,     0,              {RT}},
5875 {"mfivor13",    XSPR(31,339,413), XSPR_MASK, BOOKE,     0,              {RT}},
5876 {"mfivor14",    XSPR(31,339,414), XSPR_MASK, BOOKE,     0,              {RT}},
5877 {"mfivor15",    XSPR(31,339,415), XSPR_MASK, BOOKE,     0,              {RT}},
5878 {"mfspefscr",   XSPR(31,339,512), XSPR_MASK, PPCSPE,    0,              {RT}},
5879 {"mfbbear",     XSPR(31,339,513), XSPR_MASK, PPCBRLK,   0,              {RT}},
5880 {"mfbbtar",     XSPR(31,339,514), XSPR_MASK, PPCBRLK,   0,              {RT}},
5881 {"mfivor32",    XSPR(31,339,528), XSPR_MASK, PPCSPE|E6500, 0,           {RT}},
5882 {"mfivor33",    XSPR(31,339,529), XSPR_MASK, PPCSPE|E6500, 0,           {RT}},
5883 {"mfivor34",    XSPR(31,339,530), XSPR_MASK, PPCSPE,    0,              {RT}},
5884 {"mfivor35",    XSPR(31,339,531), XSPR_MASK, PPCPMR,    0,              {RT}},
5885 {"mfibatu",     XSPR(31,339,528), XSPRBAT_MASK, PPC,    TITAN,          {RT, SPRBAT}},
5886 {"mfibatl",     XSPR(31,339,529), XSPRBAT_MASK, PPC,    TITAN,          {RT, SPRBAT}},
5887 {"mfdbatu",     XSPR(31,339,536), XSPRBAT_MASK, PPC,    TITAN,          {RT, SPRBAT}},
5888 {"mfdbatl",     XSPR(31,339,537), XSPRBAT_MASK, PPC,    TITAN,          {RT, SPRBAT}},
5889 {"mfic_cst",    XSPR(31,339,560), XSPR_MASK, PPC860,    0,              {RT}},
5890 {"mfic_adr",    XSPR(31,339,561), XSPR_MASK, PPC860,    0,              {RT}},
5891 {"mfic_dat",    XSPR(31,339,562), XSPR_MASK, PPC860,    0,              {RT}},
5892 {"mfdc_cst",    XSPR(31,339,568), XSPR_MASK, PPC860,    0,              {RT}},
5893 {"mfdc_adr",    XSPR(31,339,569), XSPR_MASK, PPC860,    0,              {RT}},
5894 {"mfdc_dat",    XSPR(31,339,570), XSPR_MASK, PPC860,    0,              {RT}},
5895 {"mfmcsrr0",    XSPR(31,339,570), XSPR_MASK, PPCRFMCI,  0,              {RT}},
5896 {"mfmcsrr1",    XSPR(31,339,571), XSPR_MASK, PPCRFMCI,  0,              {RT}},
5897 {"mfmcsr",      XSPR(31,339,572), XSPR_MASK, PPCRFMCI,  0,              {RT}},
5898 {"mfmcar",      XSPR(31,339,573), XSPR_MASK, PPCRFMCI,  TITAN,          {RT}},
5899 {"mfdpdr",      XSPR(31,339,630), XSPR_MASK, PPC860,    0,              {RT}},
5900 {"mfdpir",      XSPR(31,339,631), XSPR_MASK, PPC860,    0,              {RT}},
5901 {"mfimmr",      XSPR(31,339,638), XSPR_MASK, PPC860,    0,              {RT}},
5902 {"mfmi_ctr",    XSPR(31,339,784), XSPR_MASK, PPC860,    0,              {RT}},
5903 {"mfmi_ap",     XSPR(31,339,786), XSPR_MASK, PPC860,    0,              {RT}},
5904 {"mfmi_epn",    XSPR(31,339,787), XSPR_MASK, PPC860,    0,              {RT}},
5905 {"mfmi_twc",    XSPR(31,339,789), XSPR_MASK, PPC860,    0,              {RT}},
5906 {"mfmi_rpn",    XSPR(31,339,790), XSPR_MASK, PPC860,    0,              {RT}},
5907 {"mfmd_ctr",    XSPR(31,339,792), XSPR_MASK, PPC860,    0,              {RT}},
5908 {"mfm_casid",   XSPR(31,339,793), XSPR_MASK, PPC860,    0,              {RT}},
5909 {"mfmd_ap",     XSPR(31,339,794), XSPR_MASK, PPC860,    0,              {RT}},
5910 {"mfmd_epn",    XSPR(31,339,795), XSPR_MASK, PPC860,    0,              {RT}},
5911 {"mfmd_twb",    XSPR(31,339,796), XSPR_MASK, PPC860,    0,              {RT}},
5912 {"mfmd_twc",    XSPR(31,339,797), XSPR_MASK, PPC860,    0,              {RT}},
5913 {"mfmd_rpn",    XSPR(31,339,798), XSPR_MASK, PPC860,    0,              {RT}},
5914 {"mfm_tw",      XSPR(31,339,799), XSPR_MASK, PPC860,    0,              {RT}},
5915 {"mfmi_dbcam",  XSPR(31,339,816), XSPR_MASK, PPC860,    0,              {RT}},
5916 {"mfmi_dbram0", XSPR(31,339,817), XSPR_MASK, PPC860,    0,              {RT}},
5917 {"mfmi_dbram1", XSPR(31,339,818), XSPR_MASK, PPC860,    0,              {RT}},
5918 {"mfmd_dbcam",  XSPR(31,339,824), XSPR_MASK, PPC860,    0,              {RT}},
5919 {"mfmd_dbram0", XSPR(31,339,825), XSPR_MASK, PPC860,    0,              {RT}},
5920 {"mfmd_dbram1", XSPR(31,339,826), XSPR_MASK, PPC860,    0,              {RT}},
5921 {"mfivndx",     XSPR(31,339,880), XSPR_MASK, TITAN,     0,              {RT}},
5922 {"mfdvndx",     XSPR(31,339,881), XSPR_MASK, TITAN,     0,              {RT}},
5923 {"mfivlim",     XSPR(31,339,882), XSPR_MASK, TITAN,     0,              {RT}},
5924 {"mfdvlim",     XSPR(31,339,883), XSPR_MASK, TITAN,     0,              {RT}},
5925 {"mfclcsr",     XSPR(31,339,884), XSPR_MASK, TITAN,     0,              {RT}},
5926 {"mfccr1",      XSPR(31,339,888), XSPR_MASK, TITAN,     0,              {RT}},
5927 {"mfppr",       XSPR(31,339,896), XSPR_MASK, POWER7,    0,              {RT}},
5928 {"mfppr32",     XSPR(31,339,898), XSPR_MASK, POWER7,    0,              {RT}},
5929 {"mfrstcfg",    XSPR(31,339,923), XSPR_MASK, TITAN,     0,              {RT}},
5930 {"mfdcdbtrl",   XSPR(31,339,924), XSPR_MASK, TITAN,     0,              {RT}},
5931 {"mfdcdbtrh",   XSPR(31,339,925), XSPR_MASK, TITAN,     0,              {RT}},
5932 {"mficdbtr",    XSPR(31,339,927), XSPR_MASK, TITAN,     0,              {RT}},
5933 {"mfummcr0",    XSPR(31,339,936), XSPR_MASK, PPC750,    0,              {RT}},
5934 {"mfupmc1",     XSPR(31,339,937), XSPR_MASK, PPC750,    0,              {RT}},
5935 {"mfupmc2",     XSPR(31,339,938), XSPR_MASK, PPC750,    0,              {RT}},
5936 {"mfusia",      XSPR(31,339,939), XSPR_MASK, PPC750,    0,              {RT}},
5937 {"mfummcr1",    XSPR(31,339,940), XSPR_MASK, PPC750,    0,              {RT}},
5938 {"mfupmc3",     XSPR(31,339,941), XSPR_MASK, PPC750,    0,              {RT}},
5939 {"mfupmc4",     XSPR(31,339,942), XSPR_MASK, PPC750,    0,              {RT}},
5940 {"mfzpr",       XSPR(31,339,944), XSPR_MASK, PPC403,    0,              {RT}},
5941 {"mfpid",       XSPR(31,339,945), XSPR_MASK, PPC403,    0,              {RT}},
5942 {"mfmmucr",     XSPR(31,339,946), XSPR_MASK, TITAN,     0,              {RT}},
5943 {"mfccr0",      XSPR(31,339,947), XSPR_MASK, PPC405|TITAN, 0,           {RT}},
5944 {"mfiac3",      XSPR(31,339,948), XSPR_MASK, PPC405,    0,              {RT}},
5945 {"mfiac4",      XSPR(31,339,949), XSPR_MASK, PPC405,    0,              {RT}},
5946 {"mfdvc1",      XSPR(31,339,950), XSPR_MASK, PPC405,    0,              {RT}},
5947 {"mfdvc2",      XSPR(31,339,951), XSPR_MASK, PPC405,    0,              {RT}},
5948 {"mfmmcr0",     XSPR(31,339,952), XSPR_MASK, PPC750,    0,              {RT}},
5949 {"mfpmc1",      XSPR(31,339,953), XSPR_MASK, PPC750,    0,              {RT}},
5950 {"mfsgr",       XSPR(31,339,953), XSPR_MASK, PPC403,    0,              {RT}},
5951 {"mfdcwr",      XSPR(31,339,954), XSPR_MASK, PPC403,    0,              {RT}},
5952 {"mfpmc2",      XSPR(31,339,954), XSPR_MASK, PPC750,    0,              {RT}},
5953 {"mfsia",       XSPR(31,339,955), XSPR_MASK, PPC750,    0,              {RT}},
5954 {"mfsler",      XSPR(31,339,955), XSPR_MASK, PPC405,    0,              {RT}},
5955 {"mfmmcr1",     XSPR(31,339,956), XSPR_MASK, PPC750,    0,              {RT}},
5956 {"mfsu0r",      XSPR(31,339,956), XSPR_MASK, PPC405,    0,              {RT}},
5957 {"mfdbcr1",     XSPR(31,339,957), XSPR_MASK, PPC405,    0,              {RT}},
5958 {"mfpmc3",      XSPR(31,339,957), XSPR_MASK, PPC750,    0,              {RT}},
5959 {"mfpmc4",      XSPR(31,339,958), XSPR_MASK, PPC750,    0,              {RT}},
5960 {"mficdbdr",    XSPR(31,339,979), XSPR_MASK, PPC403|TITAN, 0,           {RT}},
5961 {"mfesr",       XSPR(31,339,980), XSPR_MASK, PPC403,    0,              {RT}},
5962 {"mfdear",      XSPR(31,339,981), XSPR_MASK, PPC403,    0,              {RT}},
5963 {"mfevpr",      XSPR(31,339,982), XSPR_MASK, PPC403,    0,              {RT}},
5964 {"mfcdbcr",     XSPR(31,339,983), XSPR_MASK, PPC403,    0,              {RT}},
5965 {"mftsr",       XSPR(31,339,984), XSPR_MASK, PPC403,    0,              {RT}},
5966 {"mftcr",       XSPR(31,339,986), XSPR_MASK, PPC403,    0,              {RT}},
5967 {"mfpit",       XSPR(31,339,987), XSPR_MASK, PPC403,    0,              {RT}},
5968 {"mftbhi",      XSPR(31,339,988), XSPR_MASK, PPC403,    0,              {RT}},
5969 {"mftblo",      XSPR(31,339,989), XSPR_MASK, PPC403,    0,              {RT}},
5970 {"mfsrr2",      XSPR(31,339,990), XSPR_MASK, PPC403,    0,              {RT}},
5971 {"mfsrr3",      XSPR(31,339,991), XSPR_MASK, PPC403,    0,              {RT}},
5972 {"mfdbsr",      XSPR(31,339,1008), XSPR_MASK, PPC403,   0,              {RT}},
5973 {"mfdbcr0",     XSPR(31,339,1010), XSPR_MASK, PPC405,   0,              {RT}},
5974 {"mfdbdr",      XSPR(31,339,1011), XSPR_MASK, TITAN,    0,              {RS}},
5975 {"mfiac1",      XSPR(31,339,1012), XSPR_MASK, PPC403,   0,              {RT}},
5976 {"mfiac2",      XSPR(31,339,1013), XSPR_MASK, PPC403,   0,              {RT}},
5977 {"mfdac1",      XSPR(31,339,1014), XSPR_MASK, PPC403,   0,              {RT}},
5978 {"mfdac2",      XSPR(31,339,1015), XSPR_MASK, PPC403,   0,              {RT}},
5979 {"mfl2cr",      XSPR(31,339,1017), XSPR_MASK, PPC750,   0,              {RT}},
5980 {"mfdccr",      XSPR(31,339,1018), XSPR_MASK, PPC403,   0,              {RT}},
5981 {"mficcr",      XSPR(31,339,1019), XSPR_MASK, PPC403,   0,              {RT}},
5982 {"mfictc",      XSPR(31,339,1019), XSPR_MASK, PPC750,   0,              {RT}},
5983 {"mfpbl1",      XSPR(31,339,1020), XSPR_MASK, PPC403,   0,              {RT}},
5984 {"mfthrm1",     XSPR(31,339,1020), XSPR_MASK, PPC750,   0,              {RT}},
5985 {"mfpbu1",      XSPR(31,339,1021), XSPR_MASK, PPC403,   0,              {RT}},
5986 {"mfthrm2",     XSPR(31,339,1021), XSPR_MASK, PPC750,   0,              {RT}},
5987 {"mfpbl2",      XSPR(31,339,1022), XSPR_MASK, PPC403,   0,              {RT}},
5988 {"mfthrm3",     XSPR(31,339,1022), XSPR_MASK, PPC750,   0,              {RT}},
5989 {"mfpbu2",      XSPR(31,339,1023), XSPR_MASK, PPC403,   0,              {RT}},
5990 {"mfspr",       X(31,339),      X_MASK,      COM,       0,              {RT, SPR}},
5991
5992 {"lwax",        X(31,341),      X_MASK,      PPC64,     0,              {RT, RA0, RB}},
5993
5994 {"dst",         XDSS(31,342,0), XDSS_MASK,   PPCVEC,    0,              {RA, RB, STRM}},
5995
5996 {"lhax",        X(31,343),      X_MASK,      COM,       0,              {RT, RA0, RB}},
5997
5998 {"lvxl",        X(31,359),      X_MASK,      PPCVEC,    0,              {VD, RA0, RB}},
5999
6000 {"abs",         XO(31,360,0,0), XORB_MASK,   M601,      0,              {RT, RA}},
6001 {"abs.",        XO(31,360,0,1), XORB_MASK,   M601,      0,              {RT, RA}},
6002
6003 {"divs",        XO(31,363,0,0), XO_MASK,     M601,      0,              {RT, RA, RB}},
6004 {"divs.",       XO(31,363,0,1), XO_MASK,     M601,      0,              {RT, RA, RB}},
6005
6006 {"lxvwsx",      X(31,364),      XX1_MASK,    PPCVSX3,   0,              {XT6, RA0, RB}},
6007
6008 {"tlbia",       X(31,370),      0xffffffff,  PPC,       E500|TITAN,     {0}},
6009
6010 {"mftbu",       XSPR(31,371,269), XSPR_MASK, PPC,       NO371|POWER4,   {RT}},
6011 {"mftb",        X(31,371),      X_MASK,      PPC,       NO371|POWER4,   {RT, TBR}},
6012 {"mftbl",       XSPR(31,371,268), XSPR_MASK, PPC,       NO371|POWER4,   {RT}},
6013
6014 {"lwaux",       X(31,373),      X_MASK,      PPC64,     0,              {RT, RAL, RB}},
6015
6016 {"dstst",       XDSS(31,374,0), XDSS_MASK,   PPCVEC,    0,              {RA, RB, STRM}},
6017
6018 {"lhaux",       X(31,375),      X_MASK,      COM,       0,              {RT, RAL, RB}},
6019
6020 {"popcntw",     X(31,378),      XRB_MASK,    POWER7|PPCA2, 0,           {RA, RS}},
6021
6022 {"mtdcrx",      X(31,387),      X_MASK,      BOOKE|PPCA2|PPC476, TITAN, {RA, RS}},
6023 {"mtdcrx.",     XRC(31,387,1),  X_MASK,      PPCA2,     0,              {RA, RS}},
6024
6025 {"stvexbx",     X(31,389),      X_MASK,      E6500,     0,              {VS, RA0, RB}},
6026
6027 {"dcblc",       X(31,390),      X_MASK,  PPCCHLK|PPC476|TITAN, 0,       {CT, RA0, RB}},
6028 {"stdfcmx",     APU(31,391,0),  APU_MASK,    PPC405,    0,              {FCRT, RA, RB}},
6029
6030 {"divdeu",      XO(31,393,0,0), XO_MASK,     POWER7|PPCA2, 0,           {RT, RA, RB}},
6031 {"divdeu.",     XO(31,393,0,1), XO_MASK,     POWER7|PPCA2, 0,           {RT, RA, RB}},
6032 {"divweu",      XO(31,395,0,0), XO_MASK,     POWER7|PPCA2, 0,           {RT, RA, RB}},
6033 {"divweu.",     XO(31,395,0,1), XO_MASK,     POWER7|PPCA2, 0,           {RT, RA, RB}},
6034
6035 {"stxvx",       X(31,396),      XX1_MASK,    PPCVSX3,   0,              {XS6, RA0, RB}},
6036 {"stxvl",       X(31,397),      XX1_MASK,    PPCVSX3,   0,              {XS6, RA0, RB}},
6037
6038 {"dcblce",      X(31,398),      X_MASK,      PPCCHLK,   E500MC,         {CT, RA, RB}},
6039
6040 {"slbmte",      X(31,402),      XRA_MASK,    PPC64,     0,              {RS, RB}},
6041
6042 {"mtvsrws",     X(31,403),      XX1RB_MASK,  PPCVSX3,   0,              {XT6, RA}},
6043
6044 {"pbt.",        XRC(31,404,1),  X_MASK,      POWER8,    0,              {RS, RA0, RB}},
6045
6046 {"icswx",       XRC(31,406,0),  X_MASK,   POWER7|PPCA2, 0,              {RS, RA, RB}},
6047 {"icswx.",      XRC(31,406,1),  X_MASK,   POWER7|PPCA2, 0,              {RS, RA, RB}},
6048
6049 {"sthx",        X(31,407),      X_MASK,      COM,       0,              {RS, RA0, RB}},
6050
6051 {"orc",         XRC(31,412,0),  X_MASK,      COM,       0,              {RA, RS, RB}},
6052 {"orc.",        XRC(31,412,1),  X_MASK,      COM,       0,              {RA, RS, RB}},
6053
6054 {"sthepx",      X(31,415),      X_MASK,   E500MC|PPCA2, 0,              {RS, RA0, RB}},
6055
6056 {"mtdcrux",     X(31,419),      X_MASK,  PPC464|PPC476, 0,              {RA, RS}},
6057
6058 {"stvexhx",     X(31,421),      X_MASK,      E6500,     0,              {VS, RA0, RB}},
6059
6060 {"dcblq.",      XRC(31,422,1),  X_MASK,      E6500,     0,              {CT, RA0, RB}},
6061
6062 {"divde",       XO(31,425,0,0), XO_MASK,  POWER7|PPCA2, 0,              {RT, RA, RB}},
6063 {"divde.",      XO(31,425,0,1), XO_MASK,  POWER7|PPCA2, 0,              {RT, RA, RB}},
6064 {"divwe",       XO(31,427,0,0), XO_MASK,  POWER7|PPCA2, 0,              {RT, RA, RB}},
6065 {"divwe.",      XO(31,427,0,1), XO_MASK,  POWER7|PPCA2, 0,              {RT, RA, RB}},
6066
6067 {"stxvll",      X(31,429),      XX1_MASK,    PPCVSX3,   0,              {XS6, RA0, RB}},
6068
6069 {"clrbhrb",     X(31,430),      0xffffffff,  POWER8,    0,              {0}},
6070
6071 {"slbie",       X(31,434),      XRTRA_MASK,  PPC64,     0,              {RB}},
6072
6073 {"mtvsrdd",     X(31,435),      XX1_MASK,    PPCVSX3,   0,              {XT6, RA0, RB}},
6074
6075 {"ecowx",       X(31,438),      X_MASK,      PPC,       E500|TITAN,     {RT, RA0, RB}},
6076
6077 {"sthux",       X(31,439),      X_MASK,      COM,       0,              {RS, RAS, RB}},
6078
6079 {"mdors",       0x7f9ce378,     0xffffffff,  E500MC,    0,              {0}},
6080
6081 {"miso",        0x7f5ad378,     0xffffffff,  E6500,     0,              {0}},
6082
6083 /* The "yield", "mdoio" and "mdoom" instructions are extended mnemonics for
6084    "or rX,rX,rX", with rX being r27, r29 and r30 respectively.  */
6085 {"yield",       0x7f7bdb78,     0xffffffff,  POWER7,    0,              {0}},
6086 {"mdoio",       0x7fbdeb78,     0xffffffff,  POWER7,    0,              {0}},
6087 {"mdoom",       0x7fdef378,     0xffffffff,  POWER7,    0,              {0}},
6088 {"mr",          XRC(31,444,0),  X_MASK,      COM,       0,              {RA, RS, RBS}},
6089 {"or",          XRC(31,444,0),  X_MASK,      COM,       0,              {RA, RS, RB}},
6090 {"mr.",         XRC(31,444,1),  X_MASK,      COM,       0,              {RA, RS, RBS}},
6091 {"or.",         XRC(31,444,1),  X_MASK,      COM,       0,              {RA, RS, RB}},
6092
6093 {"mtexisr",     XSPR(31,451, 64), XSPR_MASK, PPC403,    0,              {RS}},
6094 {"mtexier",     XSPR(31,451, 66), XSPR_MASK, PPC403,    0,              {RS}},
6095 {"mtbr0",       XSPR(31,451,128), XSPR_MASK, PPC403,    0,              {RS}},
6096 {"mtbr1",       XSPR(31,451,129), XSPR_MASK, PPC403,    0,              {RS}},
6097 {"mtbr2",       XSPR(31,451,130), XSPR_MASK, PPC403,    0,              {RS}},
6098 {"mtbr3",       XSPR(31,451,131), XSPR_MASK, PPC403,    0,              {RS}},
6099 {"mtbr4",       XSPR(31,451,132), XSPR_MASK, PPC403,    0,              {RS}},
6100 {"mtbr5",       XSPR(31,451,133), XSPR_MASK, PPC403,    0,              {RS}},
6101 {"mtbr6",       XSPR(31,451,134), XSPR_MASK, PPC403,    0,              {RS}},
6102 {"mtbr7",       XSPR(31,451,135), XSPR_MASK, PPC403,    0,              {RS}},
6103 {"mtbear",      XSPR(31,451,144), XSPR_MASK, PPC403,    0,              {RS}},
6104 {"mtbesr",      XSPR(31,451,145), XSPR_MASK, PPC403,    0,              {RS}},
6105 {"mtiocr",      XSPR(31,451,160), XSPR_MASK, PPC403,    0,              {RS}},
6106 {"mtdmacr0",    XSPR(31,451,192), XSPR_MASK, PPC403,    0,              {RS}},
6107 {"mtdmact0",    XSPR(31,451,193), XSPR_MASK, PPC403,    0,              {RS}},
6108 {"mtdmada0",    XSPR(31,451,194), XSPR_MASK, PPC403,    0,              {RS}},
6109 {"mtdmasa0",    XSPR(31,451,195), XSPR_MASK, PPC403,    0,              {RS}},
6110 {"mtdmacc0",    XSPR(31,451,196), XSPR_MASK, PPC403,    0,              {RS}},
6111 {"mtdmacr1",    XSPR(31,451,200), XSPR_MASK, PPC403,    0,              {RS}},
6112 {"mtdmact1",    XSPR(31,451,201), XSPR_MASK, PPC403,    0,              {RS}},
6113 {"mtdmada1",    XSPR(31,451,202), XSPR_MASK, PPC403,    0,              {RS}},
6114 {"mtdmasa1",    XSPR(31,451,203), XSPR_MASK, PPC403,    0,              {RS}},
6115 {"mtdmacc1",    XSPR(31,451,204), XSPR_MASK, PPC403,    0,              {RS}},
6116 {"mtdmacr2",    XSPR(31,451,208), XSPR_MASK, PPC403,    0,              {RS}},
6117 {"mtdmact2",    XSPR(31,451,209), XSPR_MASK, PPC403,    0,              {RS}},
6118 {"mtdmada2",    XSPR(31,451,210), XSPR_MASK, PPC403,    0,              {RS}},
6119 {"mtdmasa2",    XSPR(31,451,211), XSPR_MASK, PPC403,    0,              {RS}},
6120 {"mtdmacc2",    XSPR(31,451,212), XSPR_MASK, PPC403,    0,              {RS}},
6121 {"mtdmacr3",    XSPR(31,451,216), XSPR_MASK, PPC403,    0,              {RS}},
6122 {"mtdmact3",    XSPR(31,451,217), XSPR_MASK, PPC403,    0,              {RS}},
6123 {"mtdmada3",    XSPR(31,451,218), XSPR_MASK, PPC403,    0,              {RS}},
6124 {"mtdmasa3",    XSPR(31,451,219), XSPR_MASK, PPC403,    0,              {RS}},
6125 {"mtdmacc3",    XSPR(31,451,220), XSPR_MASK, PPC403,    0,              {RS}},
6126 {"mtdmasr",     XSPR(31,451,224), XSPR_MASK, PPC403,    0,              {RS}},
6127 {"mtdcr",       X(31,451), X_MASK, PPC403|BOOKE|PPCA2|PPC476, E500|TITAN, {SPR, RS}},
6128 {"mtdcr.",      XRC(31,451,1), X_MASK,       PPCA2,     0,              {SPR, RS}},
6129
6130 {"stvexwx",     X(31,453),      X_MASK,      E6500,     0,              {VS, RA0, RB}},
6131
6132 {"dccci",       X(31,454), XRT_MASK, PPC403|PPC440|PPC476|TITAN|PPCA2, 0, {RAOPT, RBOPT}},
6133 {"dci",         X(31,454),      XRARB_MASK, PPCA2|PPC476, 0,            {CT}},
6134
6135 {"divdu",       XO(31,457,0,0), XO_MASK,     PPC64,     0,              {RT, RA, RB}},
6136 {"divdu.",      XO(31,457,0,1), XO_MASK,     PPC64,     0,              {RT, RA, RB}},
6137
6138 {"divwu",       XO(31,459,0,0), XO_MASK,     PPC,       0,              {RT, RA, RB}},
6139 {"divwu.",      XO(31,459,0,1), XO_MASK,     PPC,       0,              {RT, RA, RB}},
6140
6141 {"mtpmr",       X(31,462),      X_MASK, PPCPMR|PPCE300, 0,              {PMR, RS}},
6142 {"mttmr",       X(31,494),      X_MASK,      PPCTMR,    0,              {TMR, RS}},
6143
6144 {"slbieg",      X(31,466),      XRA_MASK,    POWER9,    0,              {RS, RB}},
6145
6146 {"mtmq",        XSPR(31,467,  0), XSPR_MASK, M601,      0,              {RS}},
6147 {"mtxer",       XSPR(31,467,  1), XSPR_MASK, COM,       0,              {RS}},
6148 {"mtlr",        XSPR(31,467,  8), XSPR_MASK, COM,       0,              {RS}},
6149 {"mtctr",       XSPR(31,467,  9), XSPR_MASK, COM,       0,              {RS}},
6150 {"mtdscr",      XSPR(31,467, 17), XSPR_MASK, POWER6,    0,              {RS}},
6151 {"mttid",       XSPR(31,467, 17), XSPR_MASK, POWER,     0,              {RS}},
6152 {"mtdsisr",     XSPR(31,467, 18), XSPR_MASK, COM,       TITAN,          {RS}},
6153 {"mtdar",       XSPR(31,467, 19), XSPR_MASK, COM,       TITAN,          {RS}},
6154 {"mtrtcu",      XSPR(31,467, 20), XSPR_MASK, COM,       TITAN,          {RS}},
6155 {"mtrtcl",      XSPR(31,467, 21), XSPR_MASK, COM,       TITAN,          {RS}},
6156 {"mtdec",       XSPR(31,467, 22), XSPR_MASK, COM,       0,              {RS}},
6157 {"mtsdr0",      XSPR(31,467, 24), XSPR_MASK, POWER,     0,              {RS}},
6158 {"mtsdr1",      XSPR(31,467, 25), XSPR_MASK, COM,       TITAN,          {RS}},
6159 {"mtsrr0",      XSPR(31,467, 26), XSPR_MASK, COM,       0,              {RS}},
6160 {"mtsrr1",      XSPR(31,467, 27), XSPR_MASK, COM,       0,              {RS}},
6161 {"mtcfar",      XSPR(31,467, 28), XSPR_MASK, POWER6,    0,              {RS}},
6162 {"mtpid",       XSPR(31,467, 48), XSPR_MASK, BOOKE,     0,              {RS}},
6163 {"mtdecar",     XSPR(31,467, 54), XSPR_MASK, BOOKE,     0,              {RS}},
6164 {"mtcsrr0",     XSPR(31,467, 58), XSPR_MASK, BOOKE,     0,              {RS}},
6165 {"mtcsrr1",     XSPR(31,467, 59), XSPR_MASK, BOOKE,     0,              {RS}},
6166 {"mtdear",      XSPR(31,467, 61), XSPR_MASK, BOOKE,     0,              {RS}},
6167 {"mtesr",       XSPR(31,467, 62), XSPR_MASK, BOOKE,     0,              {RS}},
6168 {"mtivpr",      XSPR(31,467, 63), XSPR_MASK, BOOKE,     0,              {RS}},
6169 {"mtcmpa",      XSPR(31,467,144), XSPR_MASK, PPC860,    0,              {RS}},
6170 {"mtcmpb",      XSPR(31,467,145), XSPR_MASK, PPC860,    0,              {RS}},
6171 {"mtcmpc",      XSPR(31,467,146), XSPR_MASK, PPC860,    0,              {RS}},
6172 {"mtcmpd",      XSPR(31,467,147), XSPR_MASK, PPC860,    0,              {RS}},
6173 {"mticr",       XSPR(31,467,148), XSPR_MASK, PPC860,    0,              {RS}},
6174 {"mtder",       XSPR(31,467,149), XSPR_MASK, PPC860,    0,              {RS}},
6175 {"mtcounta",    XSPR(31,467,150), XSPR_MASK, PPC860,    0,              {RS}},
6176 {"mtcountb",    XSPR(31,467,151), XSPR_MASK, PPC860,    0,              {RS}},
6177 {"mtctrl",      XSPR(31,467,152), XSPR_MASK, POWER4,    0,              {RS}},
6178 {"mtcmpe",      XSPR(31,467,152), XSPR_MASK, PPC860,    0,              {RS}},
6179 {"mtcmpf",      XSPR(31,467,153), XSPR_MASK, PPC860,    0,              {RS}},
6180 {"mtcmpg",      XSPR(31,467,154), XSPR_MASK, PPC860,    0,              {RS}},
6181 {"mtcmph",      XSPR(31,467,155), XSPR_MASK, PPC860,    0,              {RS}},
6182 {"mtlctrl1",    XSPR(31,467,156), XSPR_MASK, PPC860,    0,              {RS}},
6183 {"mtlctrl2",    XSPR(31,467,157), XSPR_MASK, PPC860,    0,              {RS}},
6184 {"mtictrl",     XSPR(31,467,158), XSPR_MASK, PPC860,    0,              {RS}},
6185 {"mtbar",       XSPR(31,467,159), XSPR_MASK, PPC860,    0,              {RS}},
6186 {"mtvrsave",    XSPR(31,467,256), XSPR_MASK, PPCVEC,    0,              {RS}},
6187 {"mtusprg0",    XSPR(31,467,256), XSPR_MASK, BOOKE,     0,              {RS}},
6188 {"mtsprg",      XSPR(31,467,256), XSPRG_MASK, PPC,      0,              {SPRG, RS}},
6189 {"mtsprg0",     XSPR(31,467,272), XSPR_MASK, PPC,       0,              {RS}},
6190 {"mtsprg1",     XSPR(31,467,273), XSPR_MASK, PPC,       0,              {RS}},
6191 {"mtsprg2",     XSPR(31,467,274), XSPR_MASK, PPC,       0,              {RS}},
6192 {"mtsprg3",     XSPR(31,467,275), XSPR_MASK, PPC,       0,              {RS}},
6193 {"mtsprg4",     XSPR(31,467,276), XSPR_MASK, PPC405|BOOKE, 0,           {RS}},
6194 {"mtsprg5",     XSPR(31,467,277), XSPR_MASK, PPC405|BOOKE, 0,           {RS}},
6195 {"mtsprg6",     XSPR(31,467,278), XSPR_MASK, PPC405|BOOKE, 0,           {RS}},
6196 {"mtsprg7",     XSPR(31,467,279), XSPR_MASK, PPC405|BOOKE, 0,           {RS}},
6197 {"mtasr",       XSPR(31,467,280), XSPR_MASK, PPC64,     0,              {RS}},
6198 {"mtear",       XSPR(31,467,282), XSPR_MASK, PPC,       TITAN,          {RS}},
6199 {"mttbl",       XSPR(31,467,284), XSPR_MASK, PPC,       0,              {RS}},
6200 {"mttbu",       XSPR(31,467,285), XSPR_MASK, PPC,       0,              {RS}},
6201 {"mtdbsr",      XSPR(31,467,304), XSPR_MASK, BOOKE,     0,              {RS}},
6202 {"mtdbcr0",     XSPR(31,467,308), XSPR_MASK, BOOKE,     0,              {RS}},
6203 {"mtdbcr1",     XSPR(31,467,309), XSPR_MASK, BOOKE,     0,              {RS}},
6204 {"mtdbcr2",     XSPR(31,467,310), XSPR_MASK, BOOKE,     0,              {RS}},
6205 {"mtiac1",      XSPR(31,467,312), XSPR_MASK, BOOKE,     0,              {RS}},
6206 {"mtiac2",      XSPR(31,467,313), XSPR_MASK, BOOKE,     0,              {RS}},
6207 {"mtiac3",      XSPR(31,467,314), XSPR_MASK, BOOKE,     0,              {RS}},
6208 {"mtiac4",      XSPR(31,467,315), XSPR_MASK, BOOKE,     0,              {RS}},
6209 {"mtdac1",      XSPR(31,467,316), XSPR_MASK, BOOKE,     0,              {RS}},
6210 {"mtdac2",      XSPR(31,467,317), XSPR_MASK, BOOKE,     0,              {RS}},
6211 {"mtdvc1",      XSPR(31,467,318), XSPR_MASK, BOOKE,     0,              {RS}},
6212 {"mtdvc2",      XSPR(31,467,319), XSPR_MASK, BOOKE,     0,              {RS}},
6213 {"mttsr",       XSPR(31,467,336), XSPR_MASK, BOOKE,     0,              {RS}},
6214 {"mttcr",       XSPR(31,467,340), XSPR_MASK, BOOKE,     0,              {RS}},
6215 {"mtivor0",     XSPR(31,467,400), XSPR_MASK, BOOKE,     0,              {RS}},
6216 {"mtivor1",     XSPR(31,467,401), XSPR_MASK, BOOKE,     0,              {RS}},
6217 {"mtivor2",     XSPR(31,467,402), XSPR_MASK, BOOKE,     0,              {RS}},
6218 {"mtivor3",     XSPR(31,467,403), XSPR_MASK, BOOKE,     0,              {RS}},
6219 {"mtivor4",     XSPR(31,467,404), XSPR_MASK, BOOKE,     0,              {RS}},
6220 {"mtivor5",     XSPR(31,467,405), XSPR_MASK, BOOKE,     0,              {RS}},
6221 {"mtivor6",     XSPR(31,467,406), XSPR_MASK, BOOKE,     0,              {RS}},
6222 {"mtivor7",     XSPR(31,467,407), XSPR_MASK, BOOKE,     0,              {RS}},
6223 {"mtivor8",     XSPR(31,467,408), XSPR_MASK, BOOKE,     0,              {RS}},
6224 {"mtivor9",     XSPR(31,467,409), XSPR_MASK, BOOKE,     0,              {RS}},
6225 {"mtivor10",    XSPR(31,467,410), XSPR_MASK, BOOKE,     0,              {RS}},
6226 {"mtivor11",    XSPR(31,467,411), XSPR_MASK, BOOKE,     0,              {RS}},
6227 {"mtivor12",    XSPR(31,467,412), XSPR_MASK, BOOKE,     0,              {RS}},
6228 {"mtivor13",    XSPR(31,467,413), XSPR_MASK, BOOKE,     0,              {RS}},
6229 {"mtivor14",    XSPR(31,467,414), XSPR_MASK, BOOKE,     0,              {RS}},
6230 {"mtivor15",    XSPR(31,467,415), XSPR_MASK, BOOKE,     0,              {RS}},
6231 {"mtspefscr",   XSPR(31,467,512), XSPR_MASK, PPCSPE,    0,              {RS}},
6232 {"mtbbear",     XSPR(31,467,513), XSPR_MASK, PPCBRLK,   0,              {RS}},
6233 {"mtbbtar",     XSPR(31,467,514), XSPR_MASK, PPCBRLK,   0,              {RS}},
6234 {"mtivor32",    XSPR(31,467,528), XSPR_MASK, PPCSPE|E6500, 0,           {RS}},
6235 {"mtivor33",    XSPR(31,467,529), XSPR_MASK, PPCSPE|E6500, 0,           {RS}},
6236 {"mtivor34",    XSPR(31,467,530), XSPR_MASK, PPCSPE,    0,              {RS}},
6237 {"mtivor35",    XSPR(31,467,531), XSPR_MASK, PPCPMR,    0,              {RS}},
6238 {"mtibatu",     XSPR(31,467,528), XSPRBAT_MASK, PPC,    TITAN,          {SPRBAT, RS}},
6239 {"mtibatl",     XSPR(31,467,529), XSPRBAT_MASK, PPC,    TITAN,          {SPRBAT, RS}},
6240 {"mtdbatu",     XSPR(31,467,536), XSPRBAT_MASK, PPC,    TITAN,          {SPRBAT, RS}},
6241 {"mtdbatl",     XSPR(31,467,537), XSPRBAT_MASK, PPC,    TITAN,          {SPRBAT, RS}},
6242 {"mtmcsrr0",    XSPR(31,467,570), XSPR_MASK, PPCRFMCI,  0,              {RS}},
6243 {"mtmcsrr1",    XSPR(31,467,571), XSPR_MASK, PPCRFMCI,  0,              {RS}},
6244 {"mtmcsr",      XSPR(31,467,572), XSPR_MASK, PPCRFMCI,  0,              {RS}},
6245 {"mtivndx",     XSPR(31,467,880), XSPR_MASK, TITAN,     0,              {RS}},
6246 {"mtdvndx",     XSPR(31,467,881), XSPR_MASK, TITAN,     0,              {RS}},
6247 {"mtivlim",     XSPR(31,467,882), XSPR_MASK, TITAN,     0,              {RS}},
6248 {"mtdvlim",     XSPR(31,467,883), XSPR_MASK, TITAN,     0,              {RS}},
6249 {"mtclcsr",     XSPR(31,467,884), XSPR_MASK, TITAN,     0,              {RS}},
6250 {"mtccr1",      XSPR(31,467,888), XSPR_MASK, TITAN,     0,              {RS}},
6251 {"mtppr",       XSPR(31,467,896), XSPR_MASK, POWER7,    0,              {RS}},
6252 {"mtppr32",     XSPR(31,467,898), XSPR_MASK, POWER7,    0,              {RS}},
6253 {"mtummcr0",    XSPR(31,467,936), XSPR_MASK, PPC750,    0,              {RS}},
6254 {"mtupmc1",     XSPR(31,467,937), XSPR_MASK, PPC750,    0,              {RS}},
6255 {"mtupmc2",     XSPR(31,467,938), XSPR_MASK, PPC750,    0,              {RS}},
6256 {"mtusia",      XSPR(31,467,939), XSPR_MASK, PPC750,    0,              {RS}},
6257 {"mtummcr1",    XSPR(31,467,940), XSPR_MASK, PPC750,    0,              {RS}},
6258 {"mtupmc3",     XSPR(31,467,941), XSPR_MASK, PPC750,    0,              {RS}},
6259 {"mtupmc4",     XSPR(31,467,942), XSPR_MASK, PPC750,    0,              {RS}},
6260 {"mtzpr",       XSPR(31,467,944), XSPR_MASK, PPC403,    0,              {RS}},
6261 {"mtpid",       XSPR(31,467,945), XSPR_MASK, PPC403,    0,              {RS}},
6262 {"mtrmmucr",    XSPR(31,467,946), XSPR_MASK, TITAN,     0,              {RS}},
6263 {"mtccr0",      XSPR(31,467,947), XSPR_MASK, PPC405|TITAN, 0,           {RS}},
6264 {"mtiac3",      XSPR(31,467,948), XSPR_MASK, PPC405,    0,              {RS}},
6265 {"mtiac4",      XSPR(31,467,949), XSPR_MASK, PPC405,    0,              {RS}},
6266 {"mtdvc1",      XSPR(31,467,950), XSPR_MASK, PPC405,    0,              {RS}},
6267 {"mtdvc2",      XSPR(31,467,951), XSPR_MASK, PPC405,    0,              {RS}},
6268 {"mtmmcr0",     XSPR(31,467,952), XSPR_MASK, PPC750,    0,              {RS}},
6269 {"mtpmc1",      XSPR(31,467,953), XSPR_MASK, PPC750,    0,              {RS}},
6270 {"mtsgr",       XSPR(31,467,953), XSPR_MASK, PPC403,    0,              {RS}},
6271 {"mtdcwr",      XSPR(31,467,954), XSPR_MASK, PPC403,    0,              {RS}},
6272 {"mtpmc2",      XSPR(31,467,954), XSPR_MASK, PPC750,    0,              {RS}},
6273 {"mtsia",       XSPR(31,467,955), XSPR_MASK, PPC750,    0,              {RS}},
6274 {"mtsler",      XSPR(31,467,955), XSPR_MASK, PPC405,    0,              {RS}},
6275 {"mtmmcr1",     XSPR(31,467,956), XSPR_MASK, PPC750,    0,              {RS}},
6276 {"mtsu0r",      XSPR(31,467,956), XSPR_MASK, PPC405,    0,              {RS}},
6277 {"mtdbcr1",     XSPR(31,467,957), XSPR_MASK, PPC405,    0,              {RS}},
6278 {"mtpmc3",      XSPR(31,467,957), XSPR_MASK, PPC750,    0,              {RS}},
6279 {"mtpmc4",      XSPR(31,467,958), XSPR_MASK, PPC750,    0,              {RS}},
6280 {"mticdbdr",    XSPR(31,467,979), XSPR_MASK, PPC403,    0,              {RS}},
6281 {"mtesr",       XSPR(31,467,980), XSPR_MASK, PPC403,    0,              {RS}},
6282 {"mtdear",      XSPR(31,467,981), XSPR_MASK, PPC403,    0,              {RS}},
6283 {"mtevpr",      XSPR(31,467,982), XSPR_MASK, PPC403,    0,              {RS}},
6284 {"mtcdbcr",     XSPR(31,467,983), XSPR_MASK, PPC403,    0,              {RS}},
6285 {"mttsr",       XSPR(31,467,984), XSPR_MASK, PPC403,    0,              {RS}},
6286 {"mttcr",       XSPR(31,467,986), XSPR_MASK, PPC403,    0,              {RS}},
6287 {"mtpit",       XSPR(31,467,987), XSPR_MASK, PPC403,    0,              {RS}},
6288 {"mttbhi",      XSPR(31,467,988), XSPR_MASK, PPC403,    0,              {RS}},
6289 {"mttblo",      XSPR(31,467,989), XSPR_MASK, PPC403,    0,              {RS}},
6290 {"mtsrr2",      XSPR(31,467,990), XSPR_MASK, PPC403,    0,              {RS}},
6291 {"mtsrr3",      XSPR(31,467,991), XSPR_MASK, PPC403,    0,              {RS}},
6292 {"mtdbsr",      XSPR(31,467,1008), XSPR_MASK, PPC403,   0,              {RS}},
6293 {"mtdbdr",      XSPR(31,467,1011), XSPR_MASK, TITAN,    0,              {RS}},
6294 {"mtdbcr0",     XSPR(31,467,1010), XSPR_MASK, PPC405,   0,              {RS}},
6295 {"mtiac1",      XSPR(31,467,1012), XSPR_MASK, PPC403,   0,              {RS}},
6296 {"mtiac2",      XSPR(31,467,1013), XSPR_MASK, PPC403,   0,              {RS}},
6297 {"mtdac1",      XSPR(31,467,1014), XSPR_MASK, PPC403,   0,              {RS}},
6298 {"mtdac2",      XSPR(31,467,1015), XSPR_MASK, PPC403,   0,              {RS}},
6299 {"mtl2cr",      XSPR(31,467,1017), XSPR_MASK, PPC750,   0,              {RS}},
6300 {"mtdccr",      XSPR(31,467,1018), XSPR_MASK, PPC403,   0,              {RS}},
6301 {"mticcr",      XSPR(31,467,1019), XSPR_MASK, PPC403,   0,              {RS}},
6302 {"mtictc",      XSPR(31,467,1019), XSPR_MASK, PPC750,   0,              {RS}},
6303 {"mtpbl1",      XSPR(31,467,1020), XSPR_MASK, PPC403,   0,              {RS}},
6304 {"mtthrm1",     XSPR(31,467,1020), XSPR_MASK, PPC750,   0,              {RS}},
6305 {"mtpbu1",      XSPR(31,467,1021), XSPR_MASK, PPC403,   0,              {RS}},
6306 {"mtthrm2",     XSPR(31,467,1021), XSPR_MASK, PPC750,   0,              {RS}},
6307 {"mtpbl2",      XSPR(31,467,1022), XSPR_MASK, PPC403,   0,              {RS}},
6308 {"mtthrm3",     XSPR(31,467,1022), XSPR_MASK, PPC750,   0,              {RS}},
6309 {"mtpbu2",      XSPR(31,467,1023), XSPR_MASK, PPC403,   0,              {RS}},
6310 {"mtspr",       X(31,467),      X_MASK,      COM,       0,              {SPR, RS}},
6311
6312 {"dcbi",        X(31,470),      XRT_MASK,    PPC,       0,              {RA0, RB}},
6313
6314 {"nand",        XRC(31,476,0),  X_MASK,      COM,       0,              {RA, RS, RB}},
6315 {"nand.",       XRC(31,476,1),  X_MASK,      COM,       0,              {RA, RS, RB}},
6316
6317 {"dsn",         X(31,483),      XRT_MASK,    E500MC,    0,              {RA, RB}},
6318
6319 {"dcread",      X(31,486),      X_MASK,  PPC403|PPC440, PPCA2,          {RT, RA0, RB}},
6320
6321 {"icbtls",      X(31,486),      X_MASK,  PPCCHLK|PPC476|TITAN, 0,       {CT, RA0, RB}},
6322
6323 {"stvxl",       X(31,487),      X_MASK,      PPCVEC,    0,              {VS, RA0, RB}},
6324
6325 {"nabs",        XO(31,488,0,0), XORB_MASK,   M601,      0,              {RT, RA}},
6326 {"nabs.",       XO(31,488,0,1), XORB_MASK,   M601,      0,              {RT, RA}},
6327
6328 {"divd",        XO(31,489,0,0), XO_MASK,     PPC64,     0,              {RT, RA, RB}},
6329 {"divd.",       XO(31,489,0,1), XO_MASK,     PPC64,     0,              {RT, RA, RB}},
6330
6331 {"divw",        XO(31,491,0,0), XO_MASK,     PPC,       0,              {RT, RA, RB}},
6332 {"divw.",       XO(31,491,0,1), XO_MASK,     PPC,       0,              {RT, RA, RB}},
6333
6334 {"icbtlse",     X(31,494),      X_MASK,      PPCCHLK,   E500MC,         {CT, RA, RB}},
6335
6336 {"slbia",       X(31,498),      0xff1fffff,  POWER6,    0,              {IH}},
6337 {"slbia",       X(31,498),      0xffffffff,  PPC64,     POWER6,         {0}},
6338
6339 {"cli",         X(31,502),      XRB_MASK,    POWER,     0,              {RT, RA}},
6340
6341 {"popcntd",     X(31,506),      XRB_MASK, POWER7|PPCA2, 0,              {RA, RS}},
6342
6343 {"cmpb",        X(31,508),      X_MASK, POWER6|PPCA2|PPC476, 0,         {RA, RS, RB}},
6344
6345 {"mcrxr",       X(31,512),      XBFRARB_MASK, COM,      POWER7,         {BF}},
6346
6347 {"lbdcbx",      X(31,514),      X_MASK,      E200Z4,    0,              {RT, RA, RB}},
6348 {"lbdx",        X(31,515),      X_MASK,  E500MC|E200Z4, 0,              {RT, RA, RB}},
6349
6350 {"bblels",      X(31,518),      X_MASK,      PPCBRLK,   0,              {0}},
6351
6352 {"lvlx",        X(31,519),      X_MASK,      CELL,      0,              {VD, RA0, RB}},
6353 {"lbfcmux",     APU(31,519,0),  APU_MASK,    PPC405,    0,              {FCRT, RA, RB}},
6354
6355 {"subfco",      XO(31,8,1,0),   XO_MASK,     PPCCOM,    0,              {RT, RA, RB}},
6356 {"sfo",         XO(31,8,1,0),   XO_MASK,     PWRCOM,    0,              {RT, RA, RB}},
6357 {"subco",       XO(31,8,1,0),   XO_MASK,     PPCCOM,    0,              {RT, RB, RA}},
6358 {"subfco.",     XO(31,8,1,1),   XO_MASK,     PPCCOM,    0,              {RT, RA, RB}},
6359 {"sfo.",        XO(31,8,1,1),   XO_MASK,     PWRCOM,    0,              {RT, RA, RB}},
6360 {"subco.",      XO(31,8,1,1),   XO_MASK,     PPCCOM,    0,              {RT, RB, RA}},
6361
6362 {"addco",       XO(31,10,1,0),  XO_MASK,     PPCCOM,    0,              {RT, RA, RB}},
6363 {"ao",          XO(31,10,1,0),  XO_MASK,     PWRCOM,    0,              {RT, RA, RB}},
6364 {"addco.",      XO(31,10,1,1),  XO_MASK,     PPCCOM,    0,              {RT, RA, RB}},
6365 {"ao.",         XO(31,10,1,1),  XO_MASK,     PWRCOM,    0,              {RT, RA, RB}},
6366
6367 {"lxsspx",      X(31,524),      XX1_MASK,    PPCVSX2,   0,              {XT6, RA0, RB}},
6368
6369 {"clcs",        X(31,531),      XRB_MASK,    M601,      0,              {RT, RA}},
6370
6371 {"ldbrx",       X(31,532),      X_MASK, CELL|POWER7|PPCA2, 0,           {RT, RA0, RB}},
6372
6373 {"lswx",        X(31,533),      X_MASK,      PPCCOM,    E500|E500MC,    {RT, RAX, RBX}},
6374 {"lsx",         X(31,533),      X_MASK,      PWRCOM,    0,              {RT, RA, RB}},
6375
6376 {"lwbrx",       X(31,534),      X_MASK,      PPCCOM,    0,              {RT, RA0, RB}},
6377 {"lbrx",        X(31,534),      X_MASK,      PWRCOM,    0,              {RT, RA, RB}},
6378
6379 {"lfsx",        X(31,535),      X_MASK,      COM,       PPCEFS,         {FRT, RA0, RB}},
6380
6381 {"srw",         XRC(31,536,0),  X_MASK,      PPCCOM,    0,              {RA, RS, RB}},
6382 {"sr",          XRC(31,536,0),  X_MASK,      PWRCOM,    0,              {RA, RS, RB}},
6383 {"srw.",        XRC(31,536,1),  X_MASK,      PPCCOM,    0,              {RA, RS, RB}},
6384 {"sr.",         XRC(31,536,1),  X_MASK,      PWRCOM,    0,              {RA, RS, RB}},
6385
6386 {"rrib",        XRC(31,537,0),  X_MASK,      M601,      0,              {RA, RS, RB}},
6387 {"rrib.",       XRC(31,537,1),  X_MASK,      M601,      0,              {RA, RS, RB}},
6388
6389 {"cnttzw",      XRC(31,538,0),  XRB_MASK,    POWER9,    0,              {RA, RS}},
6390 {"cnttzw.",     XRC(31,538,1),  XRB_MASK,    POWER9,    0,              {RA, RS}},
6391
6392 {"srd",         XRC(31,539,0),  X_MASK,      PPC64,     0,              {RA, RS, RB}},
6393 {"srd.",        XRC(31,539,1),  X_MASK,      PPC64,     0,              {RA, RS, RB}},
6394
6395 {"maskir",      XRC(31,541,0),  X_MASK,      M601,      0,              {RA, RS, RB}},
6396 {"maskir.",     XRC(31,541,1),  X_MASK,      M601,      0,              {RA, RS, RB}},
6397
6398 {"lhdcbx",      X(31,546),      X_MASK,      E200Z4,    0,              {RT, RA, RB}},
6399 {"lhdx",        X(31,547),      X_MASK,  E500MC|E200Z4, 0,              {RT, RA, RB}},
6400
6401 {"lvtrx",       X(31,549),      X_MASK,      E6500,     0,              {VD, RA0, RB}},
6402
6403 {"bbelr",       X(31,550),      X_MASK,      PPCBRLK,   0,              {0}},
6404
6405 {"lvrx",        X(31,551),      X_MASK,      CELL,      0,              {VD, RA0, RB}},
6406 {"lhfcmux",     APU(31,551,0),  APU_MASK,    PPC405,    0,              {FCRT, RA, RB}},
6407
6408 {"subfo",       XO(31,40,1,0),  XO_MASK,     PPC,       0,              {RT, RA, RB}},
6409 {"subo",        XO(31,40,1,0),  XO_MASK,     PPC,       0,              {RT, RB, RA}},
6410 {"subfo.",      XO(31,40,1,1),  XO_MASK,     PPC,       0,              {RT, RA, RB}},
6411 {"subo.",       XO(31,40,1,1),  XO_MASK,     PPC,       0,              {RT, RB, RA}},
6412
6413 {"tlbsync",     X(31,566),      0xffffffff,  PPC,       0,              {0}},
6414
6415 {"lfsux",       X(31,567),      X_MASK,      COM,       PPCEFS,         {FRT, RAS, RB}},
6416
6417 {"cnttzd",      XRC(31,570,0),  XRB_MASK,    POWER9,    0,              {RA, RS}},
6418 {"cnttzd.",     XRC(31,570,1),  XRB_MASK,    POWER9,    0,              {RA, RS}},
6419
6420 {"mcrxrx",      X(31,576),     XBFRARB_MASK, POWER9,    0,              {BF}},
6421
6422 {"lwdcbx",      X(31,578),      X_MASK,      E200Z4,    0,              {RT, RA, RB}},
6423 {"lwdx",        X(31,579),      X_MASK,  E500MC|E200Z4, 0,              {RT, RA, RB}},
6424
6425 {"lvtlx",       X(31,581),      X_MASK,      E6500,     0,              {VD, RA0, RB}},
6426
6427 {"lwat",        X(31,582),      X_MASK,      POWER9,    0,              {RT, RA0, FC}},
6428
6429 {"lwfcmux",     APU(31,583,0),  APU_MASK,    PPC405,    0,              {FCRT, RA, RB}},
6430
6431 {"lxsdx",       X(31,588),      XX1_MASK,    PPCVSX,    0,              {XT6, RA0, RB}},
6432
6433 {"mfsr",        X(31,595), XRB_MASK|(1<<20), COM,       NON32,          {RT, SR}},
6434
6435 {"lswi",        X(31,597),      X_MASK,      PPCCOM,    E500|E500MC,    {RT, RAX, NBI}},
6436 {"lsi",         X(31,597),      X_MASK,      PWRCOM,    0,              {RT, RA0, NB}},
6437
6438 {"hwsync",      XSYNC(31,598,0), 0xffffffff, POWER4,    BOOKE|PPC476,   {0}},
6439 {"lwsync",      XSYNC(31,598,1), 0xffffffff, PPC,       E500,           {0}},
6440 {"ptesync",     XSYNC(31,598,2), 0xffffffff, PPC64,     0,              {0}},
6441 {"sync",        X(31,598),     XSYNCLE_MASK, E6500,     0,              {LS, ESYNC}},
6442 {"sync",        X(31,598),     XSYNC_MASK,   PPCCOM,    BOOKE|PPC476,   {LS}},
6443 {"msync",       X(31,598),     0xffffffff, BOOKE|PPCA2|PPC476, 0,       {0}},
6444 {"sync",        X(31,598),     0xffffffff,   BOOKE|PPC476, E6500,       {0}},
6445 {"lwsync",      X(31,598),     0xffffffff,   E500,      0,              {0}},
6446 {"dcs",         X(31,598),     0xffffffff,   PWRCOM,    0,              {0}},
6447
6448 {"lfdx",        X(31,599),      X_MASK,      COM,       PPCEFS,         {FRT, RA0, RB}},
6449
6450 {"mffgpr",      XRC(31,607,0),  XRA_MASK,    POWER6,    POWER7,         {FRT, RB}},
6451 {"lfdepx",      X(31,607),      X_MASK,   E500MC|PPCA2, 0,              {FRT, RA0, RB}},
6452
6453 {"lddx",        X(31,611),      X_MASK,      E500MC,    0,              {RT, RA, RB}},
6454
6455 {"lvswx",       X(31,613),      X_MASK,      E6500,     0,              {VD, RA0, RB}},
6456
6457 {"ldat",        X(31,614),      X_MASK,      POWER9,    0,              {RT, RA0, FC}},
6458
6459 {"lqfcmux",     APU(31,615,0),  APU_MASK,    PPC405,    0,              {FCRT, RA, RB}},
6460
6461 {"nego",        XO(31,104,1,0), XORB_MASK,   COM,       0,              {RT, RA}},
6462 {"nego.",       XO(31,104,1,1), XORB_MASK,   COM,       0,              {RT, RA}},
6463
6464 {"mulo",        XO(31,107,1,0), XO_MASK,     M601,      0,              {RT, RA, RB}},
6465 {"mulo.",       XO(31,107,1,1), XO_MASK,     M601,      0,              {RT, RA, RB}},
6466
6467 {"mfsri",       X(31,627),      X_MASK,      M601,      0,              {RT, RA, RB}},
6468
6469 {"dclst",       X(31,630),      XRB_MASK,    M601,      0,              {RS, RA}},
6470
6471 {"lfdux",       X(31,631),      X_MASK,      COM,       PPCEFS,         {FRT, RAS, RB}},
6472
6473 {"stbdcbx",     X(31,642),      X_MASK,      E200Z4,    0,              {RS, RA, RB}},
6474 {"stbdx",       X(31,643),      X_MASK,  E500MC|E200Z4, 0,              {RS, RA, RB}},
6475
6476 {"stvlx",       X(31,647),      X_MASK,      CELL,      0,              {VS, RA0, RB}},
6477 {"stbfcmux",    APU(31,647,0),  APU_MASK,    PPC405,    0,              {FCRT, RA, RB}},
6478
6479 {"stxsspx",     X(31,652),      XX1_MASK,    PPCVSX2,   0,              {XS6, RA0, RB}},
6480
6481 {"tbegin.",     XRC(31,654,1), XRTLRARB_MASK, PPCHTM,   0,              {HTM_R}},
6482
6483 {"subfeo",      XO(31,136,1,0), XO_MASK,     PPCCOM,    0,              {RT, RA, RB}},
6484 {"sfeo",        XO(31,136,1,0), XO_MASK,     PWRCOM,    0,              {RT, RA, RB}},
6485 {"subfeo.",     XO(31,136,1,1), XO_MASK,     PPCCOM,    0,              {RT, RA, RB}},
6486 {"sfeo.",       XO(31,136,1,1), XO_MASK,     PWRCOM,    0,              {RT, RA, RB}},
6487
6488 {"addeo",       XO(31,138,1,0), XO_MASK,     PPCCOM,    0,              {RT, RA, RB}},
6489 {"aeo",         XO(31,138,1,0), XO_MASK,     PWRCOM,    0,              {RT, RA, RB}},
6490 {"addeo.",      XO(31,138,1,1), XO_MASK,     PPCCOM,    0,              {RT, RA, RB}},
6491 {"aeo.",        XO(31,138,1,1), XO_MASK,     PWRCOM,    0,              {RT, RA, RB}},
6492
6493 {"mfsrin",      X(31,659),      XRA_MASK,    PPC,       NON32,          {RT, RB}},
6494
6495 {"stdbrx",      X(31,660),      X_MASK, CELL|POWER7|PPCA2, 0,           {RS, RA0, RB}},
6496
6497 {"stswx",       X(31,661),      X_MASK,      PPCCOM,    E500|E500MC,    {RS, RA0, RB}},
6498 {"stsx",        X(31,661),      X_MASK,      PWRCOM,    0,              {RS, RA0, RB}},
6499
6500 {"stwbrx",      X(31,662),      X_MASK,      PPCCOM,    0,              {RS, RA0, RB}},
6501 {"stbrx",       X(31,662),      X_MASK,      PWRCOM,    0,              {RS, RA0, RB}},
6502
6503 {"stfsx",       X(31,663),      X_MASK,      COM,       PPCEFS,         {FRS, RA0, RB}},
6504
6505 {"srq",         XRC(31,664,0),  X_MASK,      M601,      0,              {RA, RS, RB}},
6506 {"srq.",        XRC(31,664,1),  X_MASK,      M601,      0,              {RA, RS, RB}},
6507
6508 {"sre",         XRC(31,665,0),  X_MASK,      M601,      0,              {RA, RS, RB}},
6509 {"sre.",        XRC(31,665,1),  X_MASK,      M601,      0,              {RA, RS, RB}},
6510
6511 {"sthdcbx",     X(31,674),      X_MASK,      E200Z4,    0,              {RS, RA, RB}},
6512 {"sthdx",       X(31,675),      X_MASK,  E500MC|E200Z4, 0,              {RS, RA, RB}},
6513
6514 {"stvfrx",      X(31,677),      X_MASK,      E6500,     0,              {VS, RA0, RB}},
6515
6516 {"stvrx",       X(31,679),      X_MASK,      CELL,      0,              {VS, RA0, RB}},
6517 {"sthfcmux",    APU(31,679,0),  APU_MASK,    PPC405,    0,              {FCRT, RA, RB}},
6518
6519 {"tendall.",    XRC(31,686,1)|(1<<25), XRTRARB_MASK, PPCHTM, 0,         {0}},
6520 {"tend.",       XRC(31,686,1), XRTARARB_MASK, PPCHTM,   0,              {HTM_A}},
6521
6522 {"stbcx.",      XRC(31,694,1),  X_MASK,   POWER8|E6500, 0,              {RS, RA0, RB}},
6523
6524 {"stfsux",      X(31,695),      X_MASK,      COM,       PPCEFS,         {FRS, RAS, RB}},
6525
6526 {"sriq",        XRC(31,696,0),  X_MASK,      M601,      0,              {RA, RS, SH}},
6527 {"sriq.",       XRC(31,696,1),  X_MASK,      M601,      0,              {RA, RS, SH}},
6528
6529 {"stwdcbx",     X(31,706),      X_MASK,      E200Z4,    0,              {RS, RA, RB}},
6530 {"stwdx",       X(31,707),      X_MASK,  E500MC|E200Z4, 0,              {RS, RA, RB}},
6531
6532 {"stvflx",      X(31,709),      X_MASK,      E6500,     0,              {VS, RA0, RB}},
6533
6534 {"stwat",       X(31,710),      X_MASK,      POWER9,    0,              {RS, RA0, FC}},
6535
6536 {"stwfcmux",    APU(31,711,0),  APU_MASK,    PPC405,    0,              {FCRT, RA, RB}},
6537
6538 {"stxsdx",      X(31,716),      XX1_MASK,    PPCVSX,    0,              {XS6, RA0, RB}},
6539
6540 {"tcheck",      X(31,718),   XRTBFRARB_MASK, PPCHTM,    0,              {BF}},
6541
6542 {"subfzeo",     XO(31,200,1,0), XORB_MASK,   PPCCOM,    0,              {RT, RA}},
6543 {"sfzeo",       XO(31,200,1,0), XORB_MASK,   PWRCOM,    0,              {RT, RA}},
6544 {"subfzeo.",    XO(31,200,1,1), XORB_MASK,   PPCCOM,    0,              {RT, RA}},
6545 {"sfzeo.",      XO(31,200,1,1), XORB_MASK,   PWRCOM,    0,              {RT, RA}},
6546
6547 {"addzeo",      XO(31,202,1,0), XORB_MASK,   PPCCOM,    0,              {RT, RA}},
6548 {"azeo",        XO(31,202,1,0), XORB_MASK,   PWRCOM,    0,              {RT, RA}},
6549 {"addzeo.",     XO(31,202,1,1), XORB_MASK,   PPCCOM,    0,              {RT, RA}},
6550 {"azeo.",       XO(31,202,1,1), XORB_MASK,   PWRCOM,    0,              {RT, RA}},
6551
6552 {"stswi",       X(31,725),      X_MASK,      PPCCOM,    E500|E500MC,    {RS, RA0, NB}},
6553 {"stsi",        X(31,725),      X_MASK,      PWRCOM,    0,              {RS, RA0, NB}},
6554
6555 {"sthcx.",      XRC(31,726,1),  X_MASK,   POWER8|E6500, 0,              {RS, RA0, RB}},
6556
6557 {"stfdx",       X(31,727),      X_MASK,      COM,       PPCEFS,         {FRS, RA0, RB}},
6558
6559 {"srlq",        XRC(31,728,0),  X_MASK,      M601,      0,              {RA, RS, RB}},
6560 {"srlq.",       XRC(31,728,1),  X_MASK,      M601,      0,              {RA, RS, RB}},
6561
6562 {"sreq",        XRC(31,729,0),  X_MASK,      M601,      0,              {RA, RS, RB}},
6563 {"sreq.",       XRC(31,729,1),  X_MASK,      M601,      0,              {RA, RS, RB}},
6564
6565 {"mftgpr",      XRC(31,735,0),  XRA_MASK,    POWER6,    POWER7,         {RT, FRB}},
6566 {"stfdepx",     X(31,735),      X_MASK,   E500MC|PPCA2, 0,              {FRS, RA0, RB}},
6567
6568 {"stddx",       X(31,739),      X_MASK,      E500MC,    0,              {RS, RA, RB}},
6569
6570 {"stvswx",      X(31,741),      X_MASK,      E6500,     0,              {VS, RA0, RB}},
6571
6572 {"stdat",       X(31,742),      X_MASK,      POWER9,    0,              {RS, RA0, FC}},
6573
6574 {"stqfcmux",    APU(31,743,0),  APU_MASK,    PPC405,    0,              {FCRT, RA, RB}},
6575
6576 {"subfmeo",     XO(31,232,1,0), XORB_MASK,   PPCCOM,    0,              {RT, RA}},
6577 {"sfmeo",       XO(31,232,1,0), XORB_MASK,   PWRCOM,    0,              {RT, RA}},
6578 {"subfmeo.",    XO(31,232,1,1), XORB_MASK,   PPCCOM,    0,              {RT, RA}},
6579 {"sfmeo.",      XO(31,232,1,1), XORB_MASK,   PWRCOM,    0,              {RT, RA}},
6580
6581 {"mulldo",      XO(31,233,1,0), XO_MASK,     PPC64,     0,              {RT, RA, RB}},
6582 {"mulldo.",     XO(31,233,1,1), XO_MASK,     PPC64,     0,              {RT, RA, RB}},
6583
6584 {"addmeo",      XO(31,234,1,0), XORB_MASK,   PPCCOM,    0,              {RT, RA}},
6585 {"ameo",        XO(31,234,1,0), XORB_MASK,   PWRCOM,    0,              {RT, RA}},
6586 {"addmeo.",     XO(31,234,1,1), XORB_MASK,   PPCCOM,    0,              {RT, RA}},
6587 {"ameo.",       XO(31,234,1,1), XORB_MASK,   PWRCOM,    0,              {RT, RA}},
6588
6589 {"mullwo",      XO(31,235,1,0), XO_MASK,     PPCCOM,    0,              {RT, RA, RB}},
6590 {"mulso",       XO(31,235,1,0), XO_MASK,     PWRCOM,    0,              {RT, RA, RB}},
6591 {"mullwo.",     XO(31,235,1,1), XO_MASK,     PPCCOM,    0,              {RT, RA, RB}},
6592 {"mulso.",      XO(31,235,1,1), XO_MASK,     PWRCOM,    0,              {RT, RA, RB}},
6593
6594 {"tsuspend.",   XRCL(31,750,0,1), XRTRARB_MASK,PPCHTM,  0,              {0}},
6595 {"tresume.",    XRCL(31,750,1,1), XRTRARB_MASK,PPCHTM,  0,              {0}},
6596 {"tsr.",        XRC(31,750,1),    XRTLRARB_MASK,PPCHTM, 0,              {L}},
6597
6598 {"darn",        X(31,755),      XLRAND_MASK, POWER9,    0,              {RT, LRAND}},
6599
6600 {"dcba",        X(31,758), XRT_MASK, PPC405|PPC7450|BOOKE|PPCA2|PPC476, 0, {RA0, RB}},
6601 {"dcbal",       XOPL(31,758,1), XRT_MASK,    E500MC,    0,              {RA0, RB}},
6602
6603 {"stfdux",      X(31,759),      X_MASK,      COM,       PPCEFS,         {FRS, RAS, RB}},
6604
6605 {"srliq",       XRC(31,760,0),  X_MASK,      M601,      0,              {RA, RS, SH}},
6606 {"srliq.",      XRC(31,760,1),  X_MASK,      M601,      0,              {RA, RS, SH}},
6607
6608 {"lvsm",        X(31,773),      X_MASK,      E6500,     0,              {VD, RA0, RB}},
6609
6610 {"copy",        XOPL(31,774,1), XRT_MASK,    POWER9,    0,              {RA0, RB}},
6611
6612 {"stvepxl",     X(31,775),      X_MASK,      E6500,     0,              {VS, RA0, RB}},
6613 {"lvlxl",       X(31,775),      X_MASK,      CELL,      0,              {VD, RA0, RB}},
6614 {"ldfcmux",     APU(31,775,0),  APU_MASK,    PPC405,    0,              {FCRT, RA, RB}},
6615
6616 {"dozo",        XO(31,264,1,0), XO_MASK,     M601,      0,              {RT, RA, RB}},
6617 {"dozo.",       XO(31,264,1,1), XO_MASK,     M601,      0,              {RT, RA, RB}},
6618
6619 {"addo",        XO(31,266,1,0), XO_MASK,     PPCCOM,    0,              {RT, RA, RB}},
6620 {"caxo",        XO(31,266,1,0), XO_MASK,     PWRCOM,    0,              {RT, RA, RB}},
6621 {"addo.",       XO(31,266,1,1), XO_MASK,     PPCCOM,    0,              {RT, RA, RB}},
6622 {"caxo.",       XO(31,266,1,1), XO_MASK,     PWRCOM,    0,              {RT, RA, RB}},
6623
6624 {"modsd",       X(31,777),      X_MASK,      POWER9,    0,              {RT, RA, RB}},
6625 {"modsw",       X(31,779),      X_MASK,      POWER9,    0,              {RT, RA, RB}},
6626
6627 {"lxvw4x",      X(31,780),      XX1_MASK,    PPCVSX,    0,              {XT6, RA0, RB}},
6628 {"lxsibzx",     X(31,781),      XX1_MASK,    PPCVSX3,   0,              {XT6, RA0, RB}},
6629
6630 {"tabortwc.",   XRC(31,782,1),  X_MASK,      PPCHTM,    0,              {TO, RA, RB}},
6631
6632 {"tlbivax",     X(31,786),      XRT_MASK, BOOKE|PPCA2|PPC476, 0,        {RA0, RB}},
6633
6634 {"lwzcix",      X(31,789),      X_MASK,      POWER6,    0,              {RT, RA0, RB}},
6635
6636 {"lhbrx",       X(31,790),      X_MASK,      COM,       0,              {RT, RA0, RB}},
6637
6638 {"lfdpx",       X(31,791),    X_MASK|Q_MASK, POWER6,    POWER7,         {FRTp, RA0, RB}},
6639 {"lfqx",        X(31,791),      X_MASK,      POWER2,    0,              {FRT, RA, RB}},
6640
6641 {"sraw",        XRC(31,792,0),  X_MASK,      PPCCOM,    0,              {RA, RS, RB}},
6642 {"sra",         XRC(31,792,0),  X_MASK,      PWRCOM,    0,              {RA, RS, RB}},
6643 {"sraw.",       XRC(31,792,1),  X_MASK,      PPCCOM,    0,              {RA, RS, RB}},
6644 {"sra.",        XRC(31,792,1),  X_MASK,      PWRCOM,    0,              {RA, RS, RB}},
6645
6646 {"srad",        XRC(31,794,0),  X_MASK,      PPC64,     0,              {RA, RS, RB}},
6647 {"srad.",       XRC(31,794,1),  X_MASK,      PPC64,     0,              {RA, RS, RB}},
6648
6649 {"evlddepx",    VX (31, 1598),  VX_MASK,     PPCSPE,    0,              {RT, RA, RB}},
6650 {"lfddx",       X(31,803),      X_MASK,      E500MC,    0,              {FRT, RA, RB}},
6651
6652 {"lvtrxl",      X(31,805),      X_MASK,      E6500,     0,              {VD, RA0, RB}},
6653 {"stvepx",      X(31,807),      X_MASK,      E6500,     0,              {VS, RA0, RB}},
6654 {"lvrxl",       X(31,807),      X_MASK,      CELL,      0,              {VD, RA0, RB}},
6655
6656 {"lxvh8x",      X(31,812),      XX1_MASK,    PPCVSX3,   0,              {XT6, RA0, RB}},
6657 {"lxsihzx",     X(31,813),      XX1_MASK,    PPCVSX3,   0,              {XT6, RA0, RB}},
6658
6659 {"tabortdc.",   XRC(31,814,1),  X_MASK,      PPCHTM,    0,              {TO, RA, RB}},
6660
6661 {"rac",         X(31,818),      X_MASK,      M601,      0,              {RT, RA, RB}},
6662
6663 {"erativax",    X(31,819),      X_MASK,      PPCA2,     0,              {RS, RA0, RB}},
6664
6665 {"lhzcix",      X(31,821),      X_MASK,      POWER6,    0,              {RT, RA0, RB}},
6666
6667 {"dss",         XDSS(31,822,0), XDSS_MASK,   PPCVEC,    0,              {STRM}},
6668
6669 {"lfqux",       X(31,823),      X_MASK,      POWER2,    0,              {FRT, RA, RB}},
6670
6671 {"srawi",       XRC(31,824,0),  X_MASK,      PPCCOM,    0,              {RA, RS, SH}},
6672 {"srai",        XRC(31,824,0),  X_MASK,      PWRCOM,    0,              {RA, RS, SH}},
6673 {"srawi.",      XRC(31,824,1),  X_MASK,      PPCCOM,    0,              {RA, RS, SH}},
6674 {"srai.",       XRC(31,824,1),  X_MASK,      PWRCOM,    0,              {RA, RS, SH}},
6675
6676 {"sradi",       XS(31,413,0),   XS_MASK,     PPC64,     0,              {RA, RS, SH6}},
6677 {"sradi.",      XS(31,413,1),   XS_MASK,     PPC64,     0,              {RA, RS, SH6}},
6678
6679 {"lvtlxl",      X(31,837),      X_MASK,      E6500,     0,              {VD, RA0, RB}},
6680
6681 {"cpabort",     X(31,838),      XRTRARB_MASK,POWER9,    0,              {0}},
6682
6683 {"divo",        XO(31,331,1,0), XO_MASK,     M601,      0,              {RT, RA, RB}},
6684 {"divo.",       XO(31,331,1,1), XO_MASK,     M601,      0,              {RT, RA, RB}},
6685
6686 {"lxvd2x",      X(31,844),      XX1_MASK,    PPCVSX,    0,              {XT6, RA0, RB}},
6687 {"lxvx",        X(31,844),      XX1_MASK,    POWER8,    POWER9|PPCVSX3, {XT6, RA0, RB}},
6688
6689 {"tabortwci.",  XRC(31,846,1),  X_MASK,      PPCHTM,    0,              {TO, RA, HTM_SI}},
6690
6691 {"tlbsrx.",     XRC(31,850,1),  XRT_MASK,    PPCA2,     0,              {RA0, RB}},
6692
6693 {"slbiag",      X(31,850),      XRARB_MASK,  POWER9,    0,              {RS}},
6694 {"slbmfev",     X(31,851),      XRLA_MASK,   POWER9,    0,              {RT, RB, A_L}},
6695 {"slbmfev",     X(31,851),      XRA_MASK,    PPC64,     POWER9,         {RT, RB}},
6696
6697 {"lbzcix",      X(31,853),      X_MASK,      POWER6,    0,              {RT, RA0, RB}},
6698
6699 {"eieio",       X(31,854),      0xffffffff,  PPC,   BOOKE|PPCA2|PPC476, {0}},
6700 {"mbar",        X(31,854),      X_MASK,    BOOKE|PPCA2|PPC476, 0,       {MO}},
6701 {"eieio",       XMBAR(31,854,1),0xffffffff,  E500,      0,              {0}},
6702 {"eieio",       X(31,854),      0xffffffff, PPCA2|PPC476, 0,            {0}},
6703
6704 {"lfiwax",      X(31,855),      X_MASK, POWER6|PPCA2|PPC476, 0,         {FRT, RA0, RB}},
6705
6706 {"lvswxl",      X(31,869),      X_MASK,      E6500,     0,              {VD, RA0, RB}},
6707
6708 {"abso",        XO(31,360,1,0), XORB_MASK,   M601,      0,              {RT, RA}},
6709 {"abso.",       XO(31,360,1,1), XORB_MASK,   M601,      0,              {RT, RA}},
6710
6711 {"divso",       XO(31,363,1,0), XO_MASK,     M601,      0,              {RT, RA, RB}},
6712 {"divso.",      XO(31,363,1,1), XO_MASK,     M601,      0,              {RT, RA, RB}},
6713
6714 {"lxvb16x",     X(31,876),      XX1_MASK,    PPCVSX3,   0,              {XT6, RA0, RB}},
6715
6716 {"tabortdci.",  XRC(31,878,1),  X_MASK,      PPCHTM,    0,              {TO, RA, HTM_SI}},
6717
6718 {"rmieg",       X(31,882),      XRTRA_MASK,  POWER9,    0,              {RB}},
6719
6720 {"ldcix",       X(31,885),      X_MASK,      POWER6,    0,              {RT, RA0, RB}},
6721
6722 {"msgsync",     X(31,886),      0xffffffff,  POWER9,    0,              {0}},
6723
6724 {"lfiwzx",      X(31,887),      X_MASK,   POWER7|PPCA2, 0,              {FRT, RA0, RB}},
6725
6726 {"extswsli",    XS(31,445,0),   XS_MASK,     POWER9,    0,              {RA, RS, SH6}},
6727 {"extswsli.",   XS(31,445,1),   XS_MASK,     POWER9,    0,              {RA, RS, SH6}},
6728
6729 {"paste.",      XRCL(31,902,1,1),XRT_MASK,   POWER9,    0,              {RA0, RB}},
6730
6731 {"stvlxl",      X(31,903),      X_MASK,      CELL,      0,              {VS, RA0, RB}},
6732 {"stdfcmux",    APU(31,903,0),  APU_MASK,    PPC405,    0,              {FCRT, RA, RB}},
6733
6734 {"divdeuo",     XO(31,393,1,0), XO_MASK,  POWER7|PPCA2, 0,              {RT, RA, RB}},
6735 {"divdeuo.",    XO(31,393,1,1), XO_MASK,  POWER7|PPCA2, 0,              {RT, RA, RB}},
6736 {"divweuo",     XO(31,395,1,0), XO_MASK,  POWER7|PPCA2, 0,              {RT, RA, RB}},
6737 {"divweuo.",    XO(31,395,1,1), XO_MASK,  POWER7|PPCA2, 0,              {RT, RA, RB}},
6738
6739 {"stxvw4x",     X(31,908),      XX1_MASK,    PPCVSX,    0,              {XS6, RA0, RB}},
6740 {"stxsibx",     X(31,909),      XX1_MASK,    PPCVSX3,   0,              {XS6, RA0, RB}},
6741
6742 {"tabort.",     XRC(31,910,1),  XRTRB_MASK,  PPCHTM,    0,              {RA}},
6743
6744 {"tlbsx",       XRC(31,914,0),  X_MASK, PPC403|BOOKE|PPCA2|PPC476, 0,   {RTO, RA0, RB}},
6745 {"tlbsx.",      XRC(31,914,1),  X_MASK, PPC403|BOOKE|PPCA2|PPC476, 0,   {RTO, RA0, RB}},
6746
6747 {"slbmfee",     X(31,915),      XRLA_MASK,   POWER9,    0,              {RT, RB, A_L}},
6748 {"slbmfee",     X(31,915),      XRA_MASK,    PPC64,     POWER9,         {RT, RB}},
6749
6750 {"stwcix",      X(31,917),      X_MASK,      POWER6,    0,              {RS, RA0, RB}},
6751
6752 {"sthbrx",      X(31,918),      X_MASK,      COM,       0,              {RS, RA0, RB}},
6753
6754 {"stfdpx",      X(31,919),    X_MASK|Q_MASK, POWER6,    POWER7,         {FRSp, RA0, RB}},
6755 {"stfqx",       X(31,919),      X_MASK,      POWER2,    0,              {FRS, RA0, RB}},
6756
6757 {"sraq",        XRC(31,920,0),  X_MASK,      M601,      0,              {RA, RS, RB}},
6758 {"sraq.",       XRC(31,920,1),  X_MASK,      M601,      0,              {RA, RS, RB}},
6759
6760 {"srea",        XRC(31,921,0),  X_MASK,      M601,      0,              {RA, RS, RB}},
6761 {"srea.",       XRC(31,921,1),  X_MASK,      M601,      0,              {RA, RS, RB}},
6762
6763 {"extsh",       XRC(31,922,0),  XRB_MASK,    PPCCOM,    0,              {RA, RS}},
6764 {"exts",        XRC(31,922,0),  XRB_MASK,    PWRCOM,    0,              {RA, RS}},
6765 {"extsh.",      XRC(31,922,1),  XRB_MASK,    PPCCOM,    0,              {RA, RS}},
6766 {"exts.",       XRC(31,922,1),  XRB_MASK,    PWRCOM,    0,              {RA, RS}},
6767
6768 {"evstddepx",   VX (31, 1854),  VX_MASK,     PPCSPE,    0,              {RT, RA, RB}},
6769 {"stfddx",      X(31,931),      X_MASK,      E500MC,    0,              {FRS, RA, RB}},
6770
6771 {"stvfrxl",     X(31,933),      X_MASK,      E6500,     0,              {VS, RA0, RB}},
6772
6773 {"wclrone",     XOPL2(31,934,2),XRT_MASK,    PPCA2,     0,              {RA0, RB}},
6774 {"wclrall",     X(31,934),      XRARB_MASK,  PPCA2,     0,              {L2}},
6775 {"wclr",        X(31,934),      X_MASK,      PPCA2,     0,              {L2, RA0, RB}},
6776
6777 {"stvrxl",      X(31,935),      X_MASK,      CELL,      0,              {VS, RA0, RB}},
6778
6779 {"divdeo",      XO(31,425,1,0), XO_MASK,  POWER7|PPCA2, 0,              {RT, RA, RB}},
6780 {"divdeo.",     XO(31,425,1,1), XO_MASK,  POWER7|PPCA2, 0,              {RT, RA, RB}},
6781 {"divweo",      XO(31,427,1,0), XO_MASK,  POWER7|PPCA2, 0,              {RT, RA, RB}},
6782 {"divweo.",     XO(31,427,1,1), XO_MASK,  POWER7|PPCA2, 0,              {RT, RA, RB}},
6783
6784 {"stxvh8x",     X(31,940),      XX1_MASK,    PPCVSX3,   0,              {XS6, RA0, RB}},
6785 {"stxsihx",     X(31,941),      XX1_MASK,    PPCVSX3,   0,              {XS6, RA0, RB}},
6786
6787 {"treclaim.",   XRC(31,942,1),  XRTRB_MASK,  PPCHTM,    0,              {RA}},
6788
6789 {"tlbrehi",     XTLB(31,946,0), XTLB_MASK,   PPC403,    PPCA2,          {RT, RA}},
6790 {"tlbrelo",     XTLB(31,946,1), XTLB_MASK,   PPC403,    PPCA2,          {RT, RA}},
6791 {"tlbre",       X(31,946),  X_MASK, PPC403|BOOKE|PPCA2|PPC476, 0,       {RSO, RAOPT, SHO}},
6792
6793 {"sthcix",      X(31,949),      X_MASK,      POWER6,    0,              {RS, RA0, RB}},
6794
6795 {"icswepx",     XRC(31,950,0),  X_MASK,      PPCA2,     0,              {RS, RA, RB}},
6796 {"icswepx.",    XRC(31,950,1),  X_MASK,      PPCA2,     0,              {RS, RA, RB}},
6797
6798 {"stfqux",      X(31,951),      X_MASK,      POWER2,    0,              {FRS, RA, RB}},
6799
6800 {"sraiq",       XRC(31,952,0),  X_MASK,      M601,      0,              {RA, RS, SH}},
6801 {"sraiq.",      XRC(31,952,1),  X_MASK,      M601,      0,              {RA, RS, SH}},
6802
6803 {"extsb",       XRC(31,954,0),  XRB_MASK,    PPC,       0,              {RA, RS}},
6804 {"extsb.",      XRC(31,954,1),  XRB_MASK,    PPC,       0,              {RA, RS}},
6805
6806 {"stvflxl",     X(31,965),      X_MASK,      E6500,     0,              {VS, RA0, RB}},
6807
6808 {"iccci",       X(31,966), XRT_MASK, PPC403|PPC440|PPC476|TITAN|PPCA2, 0, {RAOPT, RBOPT}},
6809 {"ici",         X(31,966),      XRARB_MASK,  PPCA2|PPC476, 0,           {CT}},
6810
6811 {"divduo",      XO(31,457,1,0), XO_MASK,     PPC64,     0,              {RT, RA, RB}},
6812 {"divduo.",     XO(31,457,1,1), XO_MASK,     PPC64,     0,              {RT, RA, RB}},
6813
6814 {"divwuo",      XO(31,459,1,0), XO_MASK,     PPC,       0,              {RT, RA, RB}},
6815 {"divwuo.",     XO(31,459,1,1), XO_MASK,     PPC,       0,              {RT, RA, RB}},
6816
6817 {"stxvd2x",     X(31,972),      XX1_MASK,    PPCVSX,    0,              {XS6, RA0, RB}},
6818 {"stxvx",       X(31,972),      XX1_MASK,    POWER8,    POWER9|PPCVSX3, {XS6, RA0, RB}},
6819
6820 {"tlbld",       X(31,978),      XRTRA_MASK,  PPC, PPC403|BOOKE|PPCA2|PPC476, {RB}},
6821 {"tlbwehi",     XTLB(31,978,0), XTLB_MASK,   PPC403,    0,              {RT, RA}},
6822 {"tlbwelo",     XTLB(31,978,1), XTLB_MASK,   PPC403,    0,              {RT, RA}},
6823 {"tlbwe",       X(31,978),  X_MASK, PPC403|BOOKE|PPCA2|PPC476, 0,       {RSO, RAOPT, SHO}},
6824
6825 {"slbfee.",     XRC(31,979,1),  XRA_MASK,    POWER6,    0,              {RT, RB}},
6826
6827 {"stbcix",      X(31,981),      X_MASK,      POWER6,    0,              {RS, RA0, RB}},
6828
6829 {"icbi",        X(31,982),      XRT_MASK,    PPC,       0,              {RA0, RB}},
6830
6831 {"stfiwx",      X(31,983),      X_MASK,      PPC,       PPCEFS,         {FRS, RA0, RB}},
6832
6833 {"extsw",       XRC(31,986,0),  XRB_MASK,    PPC64,     0,              {RA, RS}},
6834 {"extsw.",      XRC(31,986,1),  XRB_MASK,    PPC64,     0,              {RA, RS}},
6835
6836 {"icbiep",      XRT(31,991,0),  XRT_MASK,    E500MC|PPCA2, 0,           {RA0, RB}},
6837
6838 {"stvswxl",     X(31,997),      X_MASK,      E6500,     0,              {VS, RA0, RB}},
6839
6840 {"icread",      X(31,998),     XRT_MASK, PPC403|PPC440|PPC476|TITAN, 0, {RA0, RB}},
6841
6842 {"nabso",       XO(31,488,1,0), XORB_MASK,   M601,      0,              {RT, RA}},
6843 {"nabso.",      XO(31,488,1,1), XORB_MASK,   M601,      0,              {RT, RA}},
6844
6845 {"divdo",       XO(31,489,1,0), XO_MASK,     PPC64,     0,              {RT, RA, RB}},
6846 {"divdo.",      XO(31,489,1,1), XO_MASK,     PPC64,     0,              {RT, RA, RB}},
6847
6848 {"divwo",       XO(31,491,1,0), XO_MASK,     PPC,       0,              {RT, RA, RB}},
6849 {"divwo.",      XO(31,491,1,1), XO_MASK,     PPC,       0,              {RT, RA, RB}},
6850
6851 {"stxvb16x",    X(31,1004),     XX1_MASK,    PPCVSX3,   0,              {XS6, RA0, RB}},
6852
6853 {"trechkpt.",   XRC(31,1006,1), XRTRARB_MASK,PPCHTM,    0,              {0}},
6854
6855 {"tlbli",       X(31,1010),     XRTRA_MASK,  PPC,       TITAN,          {RB}},
6856
6857 {"stdcix",      X(31,1013),     X_MASK,      POWER6,    0,              {RS, RA0, RB}},
6858
6859 {"dcbz",        X(31,1014),     XRT_MASK,    PPC,       0,              {RA0, RB}},
6860 {"dclz",        X(31,1014),     XRT_MASK,    PPC,       0,              {RA0, RB}},
6861
6862 {"dcbzep",      XRT(31,1023,0), XRT_MASK,    E500MC|PPCA2, 0,           {RA0, RB}},
6863
6864 {"dcbzl",       XOPL(31,1014,1), XRT_MASK,   POWER4|E500MC, PPC476,     {RA0, RB}},
6865
6866 {"cctpl",       0x7c210b78,     0xffffffff,  CELL,      0,              {0}},
6867 {"cctpm",       0x7c421378,     0xffffffff,  CELL,      0,              {0}},
6868 {"cctph",       0x7c631b78,     0xffffffff,  CELL,      0,              {0}},
6869
6870 {"dstt",        XDSS(31,342,1), XDSS_MASK,   PPCVEC,    0,              {RA, RB, STRM}},
6871 {"dststt",      XDSS(31,374,1), XDSS_MASK,   PPCVEC,    0,              {RA, RB, STRM}},
6872 {"dssall",      XDSS(31,822,1), XDSS_MASK,   PPCVEC,    0,              {0}},
6873
6874 {"db8cyc",      0x7f9ce378,     0xffffffff,  CELL,      0,              {0}},
6875 {"db10cyc",     0x7fbdeb78,     0xffffffff,  CELL,      0,              {0}},
6876 {"db12cyc",     0x7fdef378,     0xffffffff,  CELL,      0,              {0}},
6877 {"db16cyc",     0x7ffffb78,     0xffffffff,  CELL,      0,              {0}},
6878
6879 {"lwz",         OP(32),         OP_MASK,     PPCCOM,    PPCVLE,         {RT, D, RA0}},
6880 {"l",           OP(32),         OP_MASK,     PWRCOM,    PPCVLE,         {RT, D, RA0}},
6881
6882 {"lwzu",        OP(33),         OP_MASK,     PPCCOM,    PPCVLE,         {RT, D, RAL}},
6883 {"lu",          OP(33),         OP_MASK,     PWRCOM,    PPCVLE,         {RT, D, RA0}},
6884
6885 {"lbz",         OP(34),         OP_MASK,     COM,       PPCVLE,         {RT, D, RA0}},
6886
6887 {"lbzu",        OP(35),         OP_MASK,     COM,       PPCVLE,         {RT, D, RAL}},
6888
6889 {"stw",         OP(36),         OP_MASK,     PPCCOM,    PPCVLE,         {RS, D, RA0}},
6890 {"st",          OP(36),         OP_MASK,     PWRCOM,    PPCVLE,         {RS, D, RA0}},
6891
6892 {"stwu",        OP(37),         OP_MASK,     PPCCOM,    PPCVLE,         {RS, D, RAS}},
6893 {"stu",         OP(37),         OP_MASK,     PWRCOM,    PPCVLE,         {RS, D, RA0}},
6894
6895 {"stb",         OP(38),         OP_MASK,     COM,       PPCVLE,         {RS, D, RA0}},
6896
6897 {"stbu",        OP(39),         OP_MASK,     COM,       PPCVLE,         {RS, D, RAS}},
6898
6899 {"lhz",         OP(40),         OP_MASK,     COM,       PPCVLE,         {RT, D, RA0}},
6900
6901 {"lhzu",        OP(41),         OP_MASK,     COM,       PPCVLE,         {RT, D, RAL}},
6902
6903 {"lha",         OP(42),         OP_MASK,     COM,       PPCVLE,         {RT, D, RA0}},
6904
6905 {"lhau",        OP(43),         OP_MASK,     COM,       PPCVLE,         {RT, D, RAL}},
6906
6907 {"sth",         OP(44),         OP_MASK,     COM,       PPCVLE,         {RS, D, RA0}},
6908
6909 {"sthu",        OP(45),         OP_MASK,     COM,       PPCVLE,         {RS, D, RAS}},
6910
6911 {"lmw",         OP(46),         OP_MASK,     PPCCOM,    PPCVLE,         {RT, D, RAM}},
6912 {"lm",          OP(46),         OP_MASK,     PWRCOM,    PPCVLE,         {RT, D, RA0}},
6913
6914 {"stmw",        OP(47),         OP_MASK,     PPCCOM,    PPCVLE,         {RS, D, RA0}},
6915 {"stm",         OP(47),         OP_MASK,     PWRCOM,    PPCVLE,         {RS, D, RA0}},
6916
6917 {"lfs",         OP(48),         OP_MASK,     COM,       PPCEFS|PPCVLE,  {FRT, D, RA0}},
6918
6919 {"lfsu",        OP(49),         OP_MASK,     COM,       PPCEFS|PPCVLE,  {FRT, D, RAS}},
6920
6921 {"lfd",         OP(50),         OP_MASK,     COM,       PPCEFS|PPCVLE,  {FRT, D, RA0}},
6922
6923 {"lfdu",        OP(51),         OP_MASK,     COM,       PPCEFS|PPCVLE,  {FRT, D, RAS}},
6924
6925 {"stfs",        OP(52),         OP_MASK,     COM,       PPCEFS|PPCVLE,  {FRS, D, RA0}},
6926
6927 {"stfsu",       OP(53),         OP_MASK,     COM,       PPCEFS|PPCVLE,  {FRS, D, RAS}},
6928
6929 {"stfd",        OP(54),         OP_MASK,     COM,       PPCEFS|PPCVLE,  {FRS, D, RA0}},
6930
6931 {"stfdu",       OP(55),         OP_MASK,     COM,       PPCEFS|PPCVLE,  {FRS, D, RAS}},
6932
6933 {"lq",          OP(56),      OP_MASK|Q_MASK, POWER4,    PPC476|PPCVLE,  {RTQ, DQ, RAQ}},
6934 {"psq_l",       OP(56),         OP_MASK,     PPCPS,     PPCVLE,         {FRT,PSD,RA,PSW,PSQ}},
6935 {"lfq",         OP(56),         OP_MASK,     POWER2,    PPCVLE,         {FRT, D, RA0}},
6936
6937 {"lxsd",        DSO(57,2),      DS_MASK,     PPCVSX3,   PPCVLE,         {VD, DS, RA0}},
6938 {"lxssp",       DSO(57,3),      DS_MASK,     PPCVSX3,   PPCVLE,         {VD, DS, RA0}},
6939 {"lfdp",        OP(57),      OP_MASK|Q_MASK, POWER6,    POWER7|PPCVLE,  {FRTp, DS, RA0}},
6940 {"psq_lu",      OP(57),         OP_MASK,     PPCPS,     PPCVLE,         {FRT,PSD,RA,PSW,PSQ}},
6941 {"lfqu",        OP(57),         OP_MASK,     POWER2,    PPCVLE,         {FRT, D, RA0}},
6942
6943 {"ld",          DSO(58,0),      DS_MASK,     PPC64,     PPCVLE,         {RT, DS, RA0}},
6944 {"ldu",         DSO(58,1),      DS_MASK,     PPC64,     PPCVLE,         {RT, DS, RAL}},
6945 {"lwa",         DSO(58,2),      DS_MASK,     PPC64,     PPCVLE,         {RT, DS, RA0}},
6946
6947 {"dadd",        XRC(59,2,0),    X_MASK,      POWER6,    PPCVLE,         {FRT, FRA, FRB}},
6948 {"dadd.",       XRC(59,2,1),    X_MASK,      POWER6,    PPCVLE,         {FRT, FRA, FRB}},
6949
6950 {"dqua",        ZRC(59,3,0),    Z2_MASK,     POWER6,    PPCVLE,         {FRT,FRA,FRB,RMC}},
6951 {"dqua.",       ZRC(59,3,1),    Z2_MASK,     POWER6,    PPCVLE,         {FRT,FRA,FRB,RMC}},
6952
6953 {"fdivs",       A(59,18,0),     AFRC_MASK,   PPC,       PPCEFS|PPCVLE,  {FRT, FRA, FRB}},
6954 {"fdivs.",      A(59,18,1),     AFRC_MASK,   PPC,       PPCEFS|PPCVLE,  {FRT, FRA, FRB}},
6955
6956 {"fsubs",       A(59,20,0),     AFRC_MASK,   PPC,       PPCEFS|PPCVLE,  {FRT, FRA, FRB}},
6957 {"fsubs.",      A(59,20,1),     AFRC_MASK,   PPC,       PPCEFS|PPCVLE,  {FRT, FRA, FRB}},
6958
6959 {"fadds",       A(59,21,0),     AFRC_MASK,   PPC,       PPCEFS|PPCVLE,  {FRT, FRA, FRB}},
6960 {"fadds.",      A(59,21,1),     AFRC_MASK,   PPC,       PPCEFS|PPCVLE,  {FRT, FRA, FRB}},
6961
6962 {"fsqrts",      A(59,22,0),    AFRAFRC_MASK, PPC,       TITAN|PPCVLE,   {FRT, FRB}},
6963 {"fsqrts.",     A(59,22,1),    AFRAFRC_MASK, PPC,       TITAN|PPCVLE,   {FRT, FRB}},
6964
6965 {"fres",        A(59,24,0),   AFRAFRC_MASK,  POWER7,    PPCVLE,         {FRT, FRB}},
6966 {"fres",        A(59,24,0),   AFRALFRC_MASK, PPC,       POWER7|PPCVLE,  {FRT, FRB, A_L}},
6967 {"fres.",       A(59,24,1),   AFRAFRC_MASK,  POWER7,    PPCVLE,         {FRT, FRB}},
6968 {"fres.",       A(59,24,1),   AFRALFRC_MASK, PPC,       POWER7|PPCVLE,  {FRT, FRB, A_L}},
6969
6970 {"fmuls",       A(59,25,0),     AFRB_MASK,   PPC,       PPCEFS|PPCVLE,  {FRT, FRA, FRC}},
6971 {"fmuls.",      A(59,25,1),     AFRB_MASK,   PPC,       PPCEFS|PPCVLE,  {FRT, FRA, FRC}},
6972
6973 {"frsqrtes",    A(59,26,0),   AFRAFRC_MASK,  POWER7,    PPCVLE,         {FRT, FRB}},
6974 {"frsqrtes",    A(59,26,0),   AFRALFRC_MASK, POWER5,    POWER7|PPCVLE,  {FRT, FRB, A_L}},
6975 {"frsqrtes.",   A(59,26,1),   AFRAFRC_MASK,  POWER7,    PPCVLE,         {FRT, FRB}},
6976 {"frsqrtes.",   A(59,26,1),   AFRALFRC_MASK, POWER5,    POWER7|PPCVLE,  {FRT, FRB, A_L}},
6977
6978 {"fmsubs",      A(59,28,0),     A_MASK,      PPC,       PPCEFS|PPCVLE,  {FRT, FRA, FRC, FRB}},
6979 {"fmsubs.",     A(59,28,1),     A_MASK,      PPC,       PPCEFS|PPCVLE,  {FRT, FRA, FRC, FRB}},
6980
6981 {"fmadds",      A(59,29,0),     A_MASK,      PPC,       PPCEFS|PPCVLE,  {FRT, FRA, FRC, FRB}},
6982 {"fmadds.",     A(59,29,1),     A_MASK,      PPC,       PPCEFS|PPCVLE,  {FRT, FRA, FRC, FRB}},
6983
6984 {"fnmsubs",     A(59,30,0),     A_MASK,      PPC,       PPCEFS|PPCVLE,  {FRT, FRA, FRC, FRB}},
6985 {"fnmsubs.",    A(59,30,1),     A_MASK,      PPC,       PPCEFS|PPCVLE,  {FRT, FRA, FRC, FRB}},
6986
6987 {"fnmadds",     A(59,31,0),     A_MASK,      PPC,       PPCEFS|PPCVLE,  {FRT, FRA, FRC, FRB}},
6988 {"fnmadds.",    A(59,31,1),     A_MASK,      PPC,       PPCEFS|PPCVLE,  {FRT, FRA, FRC, FRB}},
6989
6990 {"dmul",        XRC(59,34,0),   X_MASK,      POWER6,    PPCVLE,         {FRT, FRA, FRB}},
6991 {"dmul.",       XRC(59,34,1),   X_MASK,      POWER6,    PPCVLE,         {FRT, FRA, FRB}},
6992
6993 {"drrnd",       ZRC(59,35,0),   Z2_MASK,     POWER6,    PPCVLE,         {FRT, FRA, FRB, RMC}},
6994 {"drrnd.",      ZRC(59,35,1),   Z2_MASK,     POWER6,    PPCVLE,         {FRT, FRA, FRB, RMC}},
6995
6996 {"dscli",       ZRC(59,66,0),   Z_MASK,      POWER6,    PPCVLE,         {FRT, FRA, SH16}},
6997 {"dscli.",      ZRC(59,66,1),   Z_MASK,      POWER6,    PPCVLE,         {FRT, FRA, SH16}},
6998
6999 {"dquai",       ZRC(59,67,0),   Z2_MASK,     POWER6,    PPCVLE,         {TE, FRT,FRB,RMC}},
7000 {"dquai.",      ZRC(59,67,1),   Z2_MASK,     POWER6,    PPCVLE,         {TE, FRT,FRB,RMC}},
7001
7002 {"dscri",       ZRC(59,98,0),   Z_MASK,      POWER6,    PPCVLE,         {FRT, FRA, SH16}},
7003 {"dscri.",      ZRC(59,98,1),   Z_MASK,      POWER6,    PPCVLE,         {FRT, FRA, SH16}},
7004
7005 {"drintx",      ZRC(59,99,0),   Z2_MASK,     POWER6,    PPCVLE,         {R, FRT, FRB, RMC}},
7006 {"drintx.",     ZRC(59,99,1),   Z2_MASK,     POWER6,    PPCVLE,         {R, FRT, FRB, RMC}},
7007
7008 {"dcmpo",       X(59,130),      X_MASK,      POWER6,    PPCVLE,         {BF,  FRA, FRB}},
7009
7010 {"dtstex",      X(59,162),      X_MASK,      POWER6,    PPCVLE,         {BF,  FRA, FRB}},
7011 {"dtstdc",      Z(59,194),      Z_MASK,      POWER6,    PPCVLE,         {BF,  FRA, DCM}},
7012 {"dtstdg",      Z(59,226),      Z_MASK,      POWER6,    PPCVLE,         {BF,  FRA, DGM}},
7013
7014 {"drintn",      ZRC(59,227,0),  Z2_MASK,     POWER6,    PPCVLE,         {R, FRT, FRB, RMC}},
7015 {"drintn.",     ZRC(59,227,1),  Z2_MASK,     POWER6,    PPCVLE,         {R, FRT, FRB, RMC}},
7016
7017 {"dctdp",       XRC(59,258,0),  X_MASK,      POWER6,    PPCVLE,         {FRT, FRB}},
7018 {"dctdp.",      XRC(59,258,1),  X_MASK,      POWER6,    PPCVLE,         {FRT, FRB}},
7019
7020 {"dctfix",      XRC(59,290,0),  X_MASK,      POWER6,    PPCVLE,         {FRT, FRB}},
7021 {"dctfix.",     XRC(59,290,1),  X_MASK,      POWER6,    PPCVLE,         {FRT, FRB}},
7022
7023 {"ddedpd",      XRC(59,322,0),  X_MASK,      POWER6,    PPCVLE,         {SP, FRT, FRB}},
7024 {"ddedpd.",     XRC(59,322,1),  X_MASK,      POWER6,    PPCVLE,         {SP, FRT, FRB}},
7025
7026 {"dxex",        XRC(59,354,0),  X_MASK,      POWER6,    PPCVLE,         {FRT, FRB}},
7027 {"dxex.",       XRC(59,354,1),  X_MASK,      POWER6,    PPCVLE,         {FRT, FRB}},
7028
7029 {"dsub",        XRC(59,514,0),  X_MASK,      POWER6,    PPCVLE,         {FRT, FRA, FRB}},
7030 {"dsub.",       XRC(59,514,1),  X_MASK,      POWER6,    PPCVLE,         {FRT, FRA, FRB}},
7031
7032 {"ddiv",        XRC(59,546,0),  X_MASK,      POWER6,    PPCVLE,         {FRT, FRA, FRB}},
7033 {"ddiv.",       XRC(59,546,1),  X_MASK,      POWER6,    PPCVLE,         {FRT, FRA, FRB}},
7034
7035 {"dcmpu",       X(59,642),      X_MASK,      POWER6,    PPCVLE,         {BF,  FRA, FRB}},
7036
7037 {"dtstsf",      X(59,674),      X_MASK,      POWER6,    PPCVLE,         {BF,  FRA, FRB}},
7038 {"dtstsfi",     X(59,675),      X_MASK|1<<22,POWER9,    PPCVLE,         {BF, UIM6, FRB}},
7039
7040 {"drsp",        XRC(59,770,0),  X_MASK,      POWER6,    PPCVLE,         {FRT, FRB}},
7041 {"drsp.",       XRC(59,770,1),  X_MASK,      POWER6,    PPCVLE,         {FRT, FRB}},
7042
7043 {"dcffix",      XRC(59,802,0), X_MASK|FRA_MASK, POWER7, PPCVLE,         {FRT, FRB}},
7044 {"dcffix.",     XRC(59,802,1), X_MASK|FRA_MASK, POWER7, PPCVLE,         {FRT, FRB}},
7045
7046 {"denbcd",      XRC(59,834,0),  X_MASK,      POWER6,    PPCVLE,         {S, FRT, FRB}},
7047 {"denbcd.",     XRC(59,834,1),  X_MASK,      POWER6,    PPCVLE,         {S, FRT, FRB}},
7048
7049 {"fcfids",      XRC(59,846,0),  XRA_MASK, POWER7|PPCA2, PPCVLE,         {FRT, FRB}},
7050 {"fcfids.",     XRC(59,846,1),  XRA_MASK, POWER7|PPCA2, PPCVLE,         {FRT, FRB}},
7051
7052 {"diex",        XRC(59,866,0),  X_MASK,      POWER6,    PPCVLE,         {FRT, FRA, FRB}},
7053 {"diex.",       XRC(59,866,1),  X_MASK,      POWER6,    PPCVLE,         {FRT, FRA, FRB}},
7054
7055 {"fcfidus",     XRC(59,974,0),  XRA_MASK, POWER7|PPCA2, PPCVLE,         {FRT, FRB}},
7056 {"fcfidus.",    XRC(59,974,1),  XRA_MASK, POWER7|PPCA2, PPCVLE,         {FRT, FRB}},
7057
7058 {"xsaddsp",     XX3(60,0),      XX3_MASK,    PPCVSX2,   PPCVLE,         {XT6, XA6, XB6}},
7059 {"xsmaddasp",   XX3(60,1),      XX3_MASK,    PPCVSX2,   PPCVLE,         {XT6, XA6, XB6}},
7060 {"xxsldwi",     XX3(60,2),      XX3SHW_MASK, PPCVSX,    PPCVLE,         {XT6, XA6, XB6, SHW}},
7061 {"xscmpeqdp",   XX3(60,3),      XX3_MASK,    PPCVSX3,   PPCVLE,         {XT6, XA6, XB6}},
7062 {"xsrsqrtesp",  XX2(60,10),     XX2_MASK,    PPCVSX2,   PPCVLE,         {XT6, XB6}},
7063 {"xssqrtsp",    XX2(60,11),     XX2_MASK,    PPCVSX2,   PPCVLE,         {XT6, XB6}},
7064 {"xxsel",       XX4(60,3),      XX4_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6, XC6}},
7065 {"xssubsp",     XX3(60,8),      XX3_MASK,    PPCVSX2,   PPCVLE,         {XT6, XA6, XB6}},
7066 {"xsmaddmsp",   XX3(60,9),      XX3_MASK,    PPCVSX2,   PPCVLE,         {XT6, XA6, XB6}},
7067 {"xxspltd",     XX3(60,10),     XX3DM_MASK,  PPCVSX,    PPCVLE,         {XT6, XA6, XB6S, DMEX}},
7068 {"xxmrghd",     XX3(60,10),     XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7069 {"xxswapd",     XX3(60,10)|(2<<8), XX3_MASK, PPCVSX,    PPCVLE,         {XT6, XA6, XB6S}},
7070 {"xxmrgld",     XX3(60,10)|(3<<8), XX3_MASK, PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7071 {"xxpermdi",    XX3(60,10),     XX3DM_MASK,  PPCVSX,    PPCVLE,         {XT6, XA6, XB6, DM}},
7072 {"xscmpgtdp",   XX3(60,11),     XX3_MASK,    PPCVSX3,   PPCVLE,         {XT6, XA6, XB6}},
7073 {"xsresp",      XX2(60,26),     XX2_MASK,    PPCVSX2,   PPCVLE,         {XT6, XB6}},
7074 {"xsmulsp",     XX3(60,16),     XX3_MASK,    PPCVSX2,   PPCVLE,         {XT6, XA6, XB6}},
7075 {"xsmsubasp",   XX3(60,17),     XX3_MASK,    PPCVSX2,   PPCVLE,         {XT6, XA6, XB6}},
7076 {"xxmrghw",     XX3(60,18),     XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7077 {"xscmpgedp",   XX3(60,19),     XX3_MASK,    PPCVSX3,   PPCVLE,         {XT6, XA6, XB6}},
7078 {"xsdivsp",     XX3(60,24),     XX3_MASK,    PPCVSX2,   PPCVLE,         {XT6, XA6, XB6}},
7079 {"xsmsubmsp",   XX3(60,25),     XX3_MASK,    PPCVSX2,   PPCVLE,         {XT6, XA6, XB6}},
7080 {"xxperm",      XX3(60,26),     XX3_MASK,    PPCVSX3,   PPCVLE,         {XT6, XA6, XB6}},
7081 {"xsadddp",     XX3(60,32),     XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7082 {"xsmaddadp",   XX3(60,33),     XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7083 {"xscmpudp",    XX3(60,35),     XX3BF_MASK,  PPCVSX,    PPCVLE,         {BF, XA6, XB6}},
7084 {"xscvdpuxws",  XX2(60,72),     XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7085 {"xsrdpi",      XX2(60,73),     XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7086 {"xsrsqrtedp",  XX2(60,74),     XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7087 {"xssqrtdp",    XX2(60,75),     XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7088 {"xssubdp",     XX3(60,40),     XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7089 {"xsmaddmdp",   XX3(60,41),     XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7090 {"xscmpodp",    XX3(60,43),     XX3BF_MASK,  PPCVSX,    PPCVLE,         {BF, XA6, XB6}},
7091 {"xscvdpsxws",  XX2(60,88),     XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7092 {"xsrdpiz",     XX2(60,89),     XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7093 {"xsredp",      XX2(60,90),     XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7094 {"xsmuldp",     XX3(60,48),     XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7095 {"xsmsubadp",   XX3(60,49),     XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7096 {"xxmrglw",     XX3(60,50),     XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7097 {"xsrdpip",     XX2(60,105),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7098 {"xstsqrtdp",   XX2(60,106),    XX2BF_MASK,  PPCVSX,    PPCVLE,         {BF, XB6}},
7099 {"xsrdpic",     XX2(60,107),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7100 {"xsdivdp",     XX3(60,56),     XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7101 {"xsmsubmdp",   XX3(60,57),     XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7102 {"xxpermr",     XX3(60,58),     XX3_MASK,    PPCVSX3,   PPCVLE,         {XT6, XA6, XB6}},
7103 {"xscmpexpdp",  XX3(60,59),     XX3BF_MASK,  PPCVSX3,   PPCVLE,         {BF, XA6, XB6}},
7104 {"xsrdpim",     XX2(60,121),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7105 {"xstdivdp",    XX3(60,61),     XX3BF_MASK,  PPCVSX,    PPCVLE,         {BF, XA6, XB6}},
7106 {"xvaddsp",     XX3(60,64),     XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7107 {"xvmaddasp",   XX3(60,65),     XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7108 {"xvcmpeqsp",   XX3RC(60,67,0), XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7109 {"xvcmpeqsp.",  XX3RC(60,67,1), XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7110 {"xvcvspuxws",  XX2(60,136),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7111 {"xvrspi",      XX2(60,137),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7112 {"xvrsqrtesp",  XX2(60,138),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7113 {"xvsqrtsp",    XX2(60,139),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7114 {"xvsubsp",     XX3(60,72),     XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7115 {"xvmaddmsp",   XX3(60,73),     XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7116 {"xvcmpgtsp",   XX3RC(60,75,0), XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7117 {"xvcmpgtsp.",  XX3RC(60,75,1), XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7118 {"xvcvspsxws",  XX2(60,152),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7119 {"xvrspiz",     XX2(60,153),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7120 {"xvresp",      XX2(60,154),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7121 {"xvmulsp",     XX3(60,80),     XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7122 {"xvmsubasp",   XX3(60,81),     XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7123 {"xxspltw",     XX2(60,164),    XX2UIM_MASK, PPCVSX,    PPCVLE,         {XT6, XB6, UIM}},
7124 {"xxextractuw", XX2(60,165),   XX2UIM4_MASK, PPCVSX3,   PPCVLE,         {XT6, XB6, UIMM4}},
7125 {"xvcmpgesp",   XX3RC(60,83,0), XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7126 {"xvcmpgesp.",  XX3RC(60,83,1), XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7127 {"xvcvuxwsp",   XX2(60,168),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7128 {"xvrspip",     XX2(60,169),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7129 {"xvtsqrtsp",   XX2(60,170),    XX2BF_MASK,  PPCVSX,    PPCVLE,         {BF, XB6}},
7130 {"xvrspic",     XX2(60,171),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7131 {"xvdivsp",     XX3(60,88),     XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7132 {"xvmsubmsp",   XX3(60,89),     XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7133 {"xxspltib",    X(60,360),   XX1_MASK|3<<19, PPCVSX3,   PPCVLE,         {XT6, IMM8}},
7134 {"xxinsertw",   XX2(60,181),   XX2UIM4_MASK, PPCVSX3,   PPCVLE,         {XT6, XB6, UIMM4}},
7135 {"xvcvsxwsp",   XX2(60,184),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7136 {"xvrspim",     XX2(60,185),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7137 {"xvtdivsp",    XX3(60,93),     XX3BF_MASK,  PPCVSX,    PPCVLE,         {BF, XA6, XB6}},
7138 {"xvadddp",     XX3(60,96),     XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7139 {"xvmaddadp",   XX3(60,97),     XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7140 {"xvcmpeqdp",   XX3RC(60,99,0), XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7141 {"xvcmpeqdp.",  XX3RC(60,99,1), XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7142 {"xvcvdpuxws",  XX2(60,200),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7143 {"xvrdpi",      XX2(60,201),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7144 {"xvrsqrtedp",  XX2(60,202),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7145 {"xvsqrtdp",    XX2(60,203),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7146 {"xvsubdp",     XX3(60,104),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7147 {"xvmaddmdp",   XX3(60,105),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7148 {"xvcmpgtdp",   XX3RC(60,107,0), XX3_MASK,   PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7149 {"xvcmpgtdp.",  XX3RC(60,107,1), XX3_MASK,   PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7150 {"xvcvdpsxws",  XX2(60,216),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7151 {"xvrdpiz",     XX2(60,217),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7152 {"xvredp",      XX2(60,218),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7153 {"xvmuldp",     XX3(60,112),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7154 {"xvmsubadp",   XX3(60,113),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7155 {"xvcmpgedp",   XX3RC(60,115,0), XX3_MASK,   PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7156 {"xvcmpgedp.",  XX3RC(60,115,1), XX3_MASK,   PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7157 {"xvcvuxwdp",   XX2(60,232),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7158 {"xvrdpip",     XX2(60,233),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7159 {"xvtsqrtdp",   XX2(60,234),    XX2BF_MASK,  PPCVSX,    PPCVLE,         {BF, XB6}},
7160 {"xvrdpic",     XX2(60,235),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7161 {"xvdivdp",     XX3(60,120),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7162 {"xvmsubmdp",   XX3(60,121),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7163 {"xvcvsxwdp",   XX2(60,248),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7164 {"xvrdpim",     XX2(60,249),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7165 {"xvtdivdp",    XX3(60,125),    XX3BF_MASK,  PPCVSX,    PPCVLE,         {BF, XA6, XB6}},
7166 {"xsmaxcdp",    XX3(60,128),    XX3_MASK,    PPCVSX3,   PPCVLE,         {XT6, XA6, XB6}},
7167 {"xsnmaddasp",  XX3(60,129),    XX3_MASK,    PPCVSX2,   PPCVLE,         {XT6, XA6, XB6}},
7168 {"xxland",      XX3(60,130),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7169 {"xscvdpsp",    XX2(60,265),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7170 {"xscvdpspn",   XX2(60,267),    XX2_MASK,    PPCVSX2,   PPCVLE,         {XT6, XB6}},
7171 {"xsmincdp",    XX3(60,136),    XX3_MASK,    PPCVSX3,   PPCVLE,         {XT6, XA6, XB6}},
7172 {"xsnmaddmsp",  XX3(60,137),    XX3_MASK,    PPCVSX2,   PPCVLE,         {XT6, XA6, XB6}},
7173 {"xxlandc",     XX3(60,138),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7174 {"xsrsp",       XX2(60,281),    XX2_MASK,    PPCVSX2,   PPCVLE,         {XT6, XB6}},
7175 {"xsmaxjdp",    XX3(60,144),    XX3_MASK,    PPCVSX3,   PPCVLE,         {XT6, XA6, XB6}},
7176 {"xsnmsubasp",  XX3(60,145),    XX3_MASK,    PPCVSX2,   PPCVLE,         {XT6, XA6, XB6}},
7177 {"xxlor",       XX3(60,146),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7178 {"xscvuxdsp",   XX2(60,296),    XX2_MASK,    PPCVSX2,   PPCVLE,         {XT6, XB6}},
7179 {"xststdcsp",   XX2(60,298),    XX2BFD_MASK, PPCVSX3,   PPCVLE,         {BF, XB6, DCMX}},
7180 {"xsminjdp",    XX3(60,152),    XX3_MASK,    PPCVSX3,   PPCVLE,         {XT6, XA6, XB6}},
7181 {"xsnmsubmsp",  XX3(60,153),    XX3_MASK,    PPCVSX2,   PPCVLE,         {XT6, XA6, XB6}},
7182 {"xxlxor",      XX3(60,154),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7183 {"xscvsxdsp",   XX2(60,312),    XX2_MASK,    PPCVSX2,   PPCVLE,         {XT6, XB6}},
7184 {"xsmaxdp",     XX3(60,160),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7185 {"xsnmaddadp",  XX3(60,161),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7186 {"xxlnor",      XX3(60,162),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7187 {"xscvdpuxds",  XX2(60,328),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7188 {"xscvspdp",    XX2(60,329),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7189 {"xscvspdpn",   XX2(60,331),    XX2_MASK,    PPCVSX2,   PPCVLE,         {XT6, XB6}},
7190 {"xsmindp",     XX3(60,168),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7191 {"xsnmaddmdp",  XX3(60,169),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7192 {"xxlorc",      XX3(60,170),    XX3_MASK,    PPCVSX2,   PPCVLE,         {XT6, XA6, XB6}},
7193 {"xscvdpsxds",  XX2(60,344),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7194 {"xsabsdp",     XX2(60,345),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7195 {"xsxexpdp",    XX2VA(60,347,0),XX2_MASK|1,  PPCVSX3,   PPCVLE,         {RT, XB6}},
7196 {"xsxsigdp",    XX2VA(60,347,1),XX2_MASK|1,  PPCVSX3,   PPCVLE,         {RT, XB6}},
7197 {"xscvhpdp",    XX2VA(60,347,16),XX2_MASK,   PPCVSX3,   PPCVLE,         {XT6, XB6}},
7198 {"xscvdphp",    XX2VA(60,347,17),XX2_MASK,   PPCVSX3,   PPCVLE,         {XT6, XB6}},
7199 {"xscpsgndp",   XX3(60,176),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7200 {"xsnmsubadp",  XX3(60,177),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7201 {"xxlnand",     XX3(60,178),    XX3_MASK,    PPCVSX2,   PPCVLE,         {XT6, XA6, XB6}},
7202 {"xscvuxddp",   XX2(60,360),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7203 {"xsnabsdp",    XX2(60,361),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7204 {"xststdcdp",   XX2(60,362),    XX2BFD_MASK, PPCVSX3,   PPCVLE,         {BF, XB6, DCMX}},
7205 {"xsnmsubmdp",  XX3(60,185),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7206 {"xxleqv",      XX3(60,186),    XX3_MASK,    PPCVSX2,   PPCVLE,         {XT6, XA6, XB6}},
7207 {"xscvsxddp",   XX2(60,376),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7208 {"xsnegdp",     XX2(60,377),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7209 {"xvmaxsp",     XX3(60,192),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7210 {"xvnmaddasp",  XX3(60,193),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7211 {"xvcvspuxds",  XX2(60,392),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7212 {"xvcvdpsp",    XX2(60,393),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7213 {"xvminsp",     XX3(60,200),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7214 {"xvnmaddmsp",  XX3(60,201),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7215 {"xvcvspsxds",  XX2(60,408),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7216 {"xvabssp",     XX2(60,409),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7217 {"xvmovsp",     XX3(60,208),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6S}},
7218 {"xvcpsgnsp",   XX3(60,208),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7219 {"xvnmsubasp",  XX3(60,209),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7220 {"xvcvuxdsp",   XX2(60,424),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7221 {"xvnabssp",    XX2(60,425),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7222 {"xvtstdcsp",   XX2(60,426),  XX2DCMXS_MASK, PPCVSX3,   PPCVLE,         {XT6, XB6, DCMXS}},
7223 {"xviexpsp",    XX3(60,216),    XX3_MASK,    PPCVSX3,   PPCVLE,         {XT6, XA6, XB6}},
7224 {"xvnmsubmsp",  XX3(60,217),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7225 {"xvcvsxdsp",   XX2(60,440),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7226 {"xvnegsp",     XX2(60,441),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7227 {"xvmaxdp",     XX3(60,224),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7228 {"xvnmaddadp",  XX3(60,225),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7229 {"xvcvdpuxds",  XX2(60,456),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7230 {"xvcvspdp",    XX2(60,457),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7231 {"xsiexpdp",    X(60,918),      XX1_MASK,    PPCVSX3,   PPCVLE,         {XT6, RA, RB}},
7232 {"xvmindp",     XX3(60,232),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7233 {"xvnmaddmdp",  XX3(60,233),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7234 {"xvcvdpsxds",  XX2(60,472),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7235 {"xvabsdp",     XX2(60,473),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7236 {"xvxexpdp",    XX2VA(60,475,0),XX2_MASK,    PPCVSX3,   PPCVLE,         {XT6, XB6}},
7237 {"xvxsigdp",    XX2VA(60,475,1),XX2_MASK,    PPCVSX3,   PPCVLE,         {XT6, XB6}},
7238 {"xxbrh",       XX2VA(60,475,7),XX2_MASK,    PPCVSX3,   PPCVLE,         {XT6, XB6}},
7239 {"xvxexpsp",    XX2VA(60,475,8),XX2_MASK,    PPCVSX3,   PPCVLE,         {XT6, XB6}},
7240 {"xvxsigsp",    XX2VA(60,475,9),XX2_MASK,    PPCVSX3,   PPCVLE,         {XT6, XB6}},
7241 {"xxbrw",       XX2VA(60,475,15),XX2_MASK,   PPCVSX3,   PPCVLE,         {XT6, XB6}},
7242 {"xxbrd",       XX2VA(60,475,23),XX2_MASK,   PPCVSX3,   PPCVLE,         {XT6, XB6}},
7243 {"xvcvhpsp",    XX2VA(60,475,24),XX2_MASK,   PPCVSX3,   PPCVLE,         {XT6, XB6}},
7244 {"xvcvsphp",    XX2VA(60,475,25),XX2_MASK,   PPCVSX3,   PPCVLE,         {XT6, XB6}},
7245 {"xxbrq",       XX2VA(60,475,31),XX2_MASK,   PPCVSX3,   PPCVLE,         {XT6, XB6}},
7246 {"xvmovdp",     XX3(60,240),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6S}},
7247 {"xvcpsgndp",   XX3(60,240),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7248 {"xvnmsubadp",  XX3(60,241),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7249 {"xvcvuxddp",   XX2(60,488),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7250 {"xvnabsdp",    XX2(60,489),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7251 {"xvtstdcdp",   XX2(60,490),  XX2DCMXS_MASK, PPCVSX3,   PPCVLE,         {XT6, XB6, DCMXS}},
7252 {"xviexpdp",    XX3(60,248),    XX3_MASK,    PPCVSX3,   PPCVLE,         {XT6, XA6, XB6}},
7253 {"xvnmsubmdp",  XX3(60,249),    XX3_MASK,    PPCVSX,    PPCVLE,         {XT6, XA6, XB6}},
7254 {"xvcvsxddp",   XX2(60,504),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7255 {"xvnegdp",     XX2(60,505),    XX2_MASK,    PPCVSX,    PPCVLE,         {XT6, XB6}},
7256
7257 {"psq_st",      OP(60),         OP_MASK,     PPCPS,     PPCVLE,         {FRS,PSD,RA,PSW,PSQ}},
7258 {"stfq",        OP(60),         OP_MASK,     POWER2,    PPCVLE,         {FRS, D, RA}},
7259
7260 {"lxv",         DQX(61,1),      DQX_MASK,    PPCVSX3,   PPCVLE,         {XTQ6, DQ, RA0}},
7261 {"stxv",        DQX(61,5),      DQX_MASK,    PPCVSX3,   PPCVLE,         {XSQ6, DQ, RA0}},
7262 {"stxsd",       DSO(61,2),      DS_MASK,     PPCVSX3,   PPCVLE,         {VS, DS, RA0}},
7263 {"stxssp",      DSO(61,3),      DS_MASK,     PPCVSX3,   PPCVLE,         {VS, DS, RA0}},
7264 {"stfdp",       OP(61),      OP_MASK|Q_MASK, POWER6,    POWER7|PPCVLE,  {FRSp, DS, RA0}},
7265 {"psq_stu",     OP(61),         OP_MASK,     PPCPS,     PPCVLE,         {FRS,PSD,RA,PSW,PSQ}},
7266 {"stfqu",       OP(61),         OP_MASK,     POWER2,    PPCVLE,         {FRS, D, RA}},
7267
7268 {"std",         DSO(62,0),      DS_MASK,     PPC64,     PPCVLE,         {RS, DS, RA0}},
7269 {"stdu",        DSO(62,1),      DS_MASK,     PPC64,     PPCVLE,         {RS, DS, RAS}},
7270 {"stq",         DSO(62,2),   DS_MASK|Q_MASK, POWER4,    PPC476|PPCVLE,  {RSQ, DS, RA0}},
7271
7272 {"fcmpu",       X(63,0),        XBF_MASK,    COM,       PPCEFS|PPCVLE,  {BF, FRA, FRB}},
7273
7274 {"daddq",       XRC(63,2,0),  X_MASK|Q_MASK, POWER6,    PPCVLE,         {FRTp, FRAp, FRBp}},
7275 {"daddq.",      XRC(63,2,1),  X_MASK|Q_MASK, POWER6,    PPCVLE,         {FRTp, FRAp, FRBp}},
7276
7277 {"dquaq",       ZRC(63,3,0), Z2_MASK|Q_MASK, POWER6,    PPCVLE,         {FRTp, FRAp, FRBp, RMC}},
7278 {"dquaq.",      ZRC(63,3,1), Z2_MASK|Q_MASK, POWER6,    PPCVLE,         {FRTp, FRAp, FRBp, RMC}},
7279
7280 {"xsaddqp",     XRC(63,4,0),    X_MASK,      PPCVSX3,   PPCVLE,         {VD, VA, VB}},
7281 {"xsaddqpo",    XRC(63,4,1),    X_MASK,      PPCVSX3,   PPCVLE,         {VD, VA, VB}},
7282
7283 {"xsrqpi",      ZRC(63,5,0),    Z2_MASK,     PPCVSX3,   PPCVLE,         {R, VD, VB, RMC}},
7284 {"xsrqpix",     ZRC(63,5,1),    Z2_MASK,     PPCVSX3,   PPCVLE,         {R, VD, VB, RMC}},
7285
7286 {"fcpsgn",      XRC(63,8,0),    X_MASK, POWER6|PPCA2|PPC476, PPCVLE,    {FRT, FRA, FRB}},
7287 {"fcpsgn.",     XRC(63,8,1),    X_MASK, POWER6|PPCA2|PPC476, PPCVLE,    {FRT, FRA, FRB}},
7288
7289 {"frsp",        XRC(63,12,0),   XRA_MASK,    COM,       PPCEFS|PPCVLE,  {FRT, FRB}},
7290 {"frsp.",       XRC(63,12,1),   XRA_MASK,    COM,       PPCEFS|PPCVLE,  {FRT, FRB}},
7291
7292 {"fctiw",       XRC(63,14,0),   XRA_MASK,    PPCCOM,    PPCEFS|PPCVLE,  {FRT, FRB}},
7293 {"fcir",        XRC(63,14,0),   XRA_MASK,    PWR2COM,   PPCVLE,         {FRT, FRB}},
7294 {"fctiw.",      XRC(63,14,1),   XRA_MASK,    PPCCOM,    PPCEFS|PPCVLE,  {FRT, FRB}},
7295 {"fcir.",       XRC(63,14,1),   XRA_MASK,    PWR2COM,   PPCVLE,         {FRT, FRB}},
7296
7297 {"fctiwz",      XRC(63,15,0),   XRA_MASK,    PPCCOM,    PPCEFS|PPCVLE,  {FRT, FRB}},
7298 {"fcirz",       XRC(63,15,0),   XRA_MASK,    PWR2COM,   PPCVLE,         {FRT, FRB}},
7299 {"fctiwz.",     XRC(63,15,1),   XRA_MASK,    PPCCOM,    PPCEFS|PPCVLE,  {FRT, FRB}},
7300 {"fcirz.",      XRC(63,15,1),   XRA_MASK,    PWR2COM,   PPCVLE,         {FRT, FRB}},
7301
7302 {"fdiv",        A(63,18,0),     AFRC_MASK,   PPCCOM,    PPCEFS|PPCVLE,  {FRT, FRA, FRB}},
7303 {"fd",          A(63,18,0),     AFRC_MASK,   PWRCOM,    PPCVLE,         {FRT, FRA, FRB}},
7304 {"fdiv.",       A(63,18,1),     AFRC_MASK,   PPCCOM,    PPCEFS|PPCVLE,  {FRT, FRA, FRB}},
7305 {"fd.",         A(63,18,1),     AFRC_MASK,   PWRCOM,    PPCVLE,         {FRT, FRA, FRB}},
7306
7307 {"fsub",        A(63,20,0),     AFRC_MASK,   PPCCOM,    PPCEFS|PPCVLE,  {FRT, FRA, FRB}},
7308 {"fs",          A(63,20,0),     AFRC_MASK,   PWRCOM,    PPCVLE,         {FRT, FRA, FRB}},
7309 {"fsub.",       A(63,20,1),     AFRC_MASK,   PPCCOM,    PPCEFS|PPCVLE,  {FRT, FRA, FRB}},
7310 {"fs.",         A(63,20,1),     AFRC_MASK,   PWRCOM,    PPCVLE,         {FRT, FRA, FRB}},
7311
7312 {"fadd",        A(63,21,0),     AFRC_MASK,   PPCCOM,    PPCEFS|PPCVLE,  {FRT, FRA, FRB}},
7313 {"fa",          A(63,21,0),     AFRC_MASK,   PWRCOM,    PPCVLE,         {FRT, FRA, FRB}},
7314 {"fadd.",       A(63,21,1),     AFRC_MASK,   PPCCOM,    PPCEFS|PPCVLE,  {FRT, FRA, FRB}},
7315 {"fa.",         A(63,21,1),     AFRC_MASK,   PWRCOM,    PPCVLE,         {FRT, FRA, FRB}},
7316
7317 {"fsqrt",       A(63,22,0),    AFRAFRC_MASK, PPCPWR2,   TITAN|PPCVLE,   {FRT, FRB}},
7318 {"fsqrt.",      A(63,22,1),    AFRAFRC_MASK, PPCPWR2,   TITAN|PPCVLE,   {FRT, FRB}},
7319
7320 {"fsel",        A(63,23,0),     A_MASK,      PPC,       PPCEFS|PPCVLE,  {FRT, FRA, FRC, FRB}},
7321 {"fsel.",       A(63,23,1),     A_MASK,      PPC,       PPCEFS|PPCVLE,  {FRT, FRA, FRC, FRB}},
7322
7323 {"fre",         A(63,24,0),   AFRAFRC_MASK,  POWER7,    PPCVLE,         {FRT, FRB}},
7324 {"fre",         A(63,24,0),   AFRALFRC_MASK, POWER5,    POWER7|PPCVLE,  {FRT, FRB, A_L}},
7325 {"fre.",        A(63,24,1),   AFRAFRC_MASK,  POWER7,    PPCVLE,         {FRT, FRB}},
7326 {"fre.",        A(63,24,1),   AFRALFRC_MASK, POWER5,    POWER7|PPCVLE,  {FRT, FRB, A_L}},
7327
7328 {"fmul",        A(63,25,0),     AFRB_MASK,   PPCCOM,    PPCEFS|PPCVLE,  {FRT, FRA, FRC}},
7329 {"fm",          A(63,25,0),     AFRB_MASK,   PWRCOM,    PPCVLE|PPCVLE,  {FRT, FRA, FRC}},
7330 {"fmul.",       A(63,25,1),     AFRB_MASK,   PPCCOM,    PPCEFS|PPCVLE,  {FRT, FRA, FRC}},
7331 {"fm.",         A(63,25,1),     AFRB_MASK,   PWRCOM,    PPCVLE|PPCVLE,  {FRT, FRA, FRC}},
7332
7333 {"frsqrte",     A(63,26,0),   AFRAFRC_MASK,  POWER7,    PPCVLE,         {FRT, FRB}},
7334 {"frsqrte",     A(63,26,0),   AFRALFRC_MASK, PPC,       POWER7|PPCVLE,  {FRT, FRB, A_L}},
7335 {"frsqrte.",    A(63,26,1),   AFRAFRC_MASK,  POWER7,    PPCVLE,         {FRT, FRB}},
7336 {"frsqrte.",    A(63,26,1),   AFRALFRC_MASK, PPC,       POWER7|PPCVLE,  {FRT, FRB, A_L}},
7337
7338 {"fmsub",       A(63,28,0),     A_MASK,      PPCCOM,    PPCEFS|PPCVLE,  {FRT, FRA, FRC, FRB}},
7339 {"fms",         A(63,28,0),     A_MASK,      PWRCOM,    PPCVLE,         {FRT, FRA, FRC, FRB}},
7340 {"fmsub.",      A(63,28,1),     A_MASK,      PPCCOM,    PPCEFS|PPCVLE,  {FRT, FRA, FRC, FRB}},
7341 {"fms.",        A(63,28,1),     A_MASK,      PWRCOM,    PPCVLE,         {FRT, FRA, FRC, FRB}},
7342
7343 {"fmadd",       A(63,29,0),     A_MASK,      PPCCOM,    PPCEFS|PPCVLE,  {FRT, FRA, FRC, FRB}},
7344 {"fma",         A(63,29,0),     A_MASK,      PWRCOM,    PPCVLE,         {FRT, FRA, FRC, FRB}},
7345 {"fmadd.",      A(63,29,1),     A_MASK,      PPCCOM,    PPCEFS|PPCVLE,  {FRT, FRA, FRC, FRB}},
7346 {"fma.",        A(63,29,1),     A_MASK,      PWRCOM,    PPCVLE,         {FRT, FRA, FRC, FRB}},
7347
7348 {"fnmsub",      A(63,30,0),     A_MASK,      PPCCOM,    PPCEFS|PPCVLE,  {FRT, FRA, FRC, FRB}},
7349 {"fnms",        A(63,30,0),     A_MASK,      PWRCOM,    PPCVLE,         {FRT, FRA, FRC, FRB}},
7350 {"fnmsub.",     A(63,30,1),     A_MASK,      PPCCOM,    PPCEFS|PPCVLE,  {FRT, FRA, FRC, FRB}},
7351 {"fnms.",       A(63,30,1),     A_MASK,      PWRCOM,    PPCVLE,         {FRT, FRA, FRC, FRB}},
7352
7353 {"fnmadd",      A(63,31,0),     A_MASK,      PPCCOM,    PPCEFS|PPCVLE,  {FRT, FRA, FRC, FRB}},
7354 {"fnma",        A(63,31,0),     A_MASK,      PWRCOM,    PPCVLE,         {FRT, FRA, FRC, FRB}},
7355 {"fnmadd.",     A(63,31,1),     A_MASK,      PPCCOM,    PPCEFS|PPCVLE,  {FRT, FRA, FRC, FRB}},
7356 {"fnma.",       A(63,31,1),     A_MASK,      PWRCOM,    PPCVLE,         {FRT, FRA, FRC, FRB}},
7357
7358 {"fcmpo",       X(63,32),       XBF_MASK,    COM,       PPCEFS|PPCVLE,  {BF, FRA, FRB}},
7359
7360 {"dmulq",       XRC(63,34,0), X_MASK|Q_MASK, POWER6,    PPCVLE,         {FRTp, FRAp, FRBp}},
7361 {"dmulq.",      XRC(63,34,1), X_MASK|Q_MASK, POWER6,    PPCVLE,         {FRTp, FRAp, FRBp}},
7362
7363 {"drrndq",      ZRC(63,35,0), Z2_MASK|Q_MASK, POWER6,   PPCVLE,         {FRTp, FRA, FRBp, RMC}},
7364 {"drrndq.",     ZRC(63,35,1), Z2_MASK|Q_MASK, POWER6,   PPCVLE,         {FRTp, FRA, FRBp, RMC}},
7365
7366 {"xsmulqp",     XRC(63,36,0),   X_MASK,      PPCVSX3,   PPCVLE,         {VD, VA, VB}},
7367 {"xsmulqpo",    XRC(63,36,1),   X_MASK,      PPCVSX3,   PPCVLE,         {VD, VA, VB}},
7368
7369 {"xsrqpxp",     Z(63,37),       Z2_MASK,     PPCVSX3,   PPCVLE,         {R, VD, VB, RMC}},
7370
7371 {"mtfsb1",      XRC(63,38,0),   XRARB_MASK,  COM,       PPCVLE,         {BT}},
7372 {"mtfsb1.",     XRC(63,38,1),   XRARB_MASK,  COM,       PPCVLE,         {BT}},
7373
7374 {"fneg",        XRC(63,40,0),   XRA_MASK,    COM,       PPCEFS|PPCVLE,  {FRT, FRB}},
7375 {"fneg.",       XRC(63,40,1),   XRA_MASK,    COM,       PPCEFS|PPCVLE,  {FRT, FRB}},
7376
7377 {"mcrfs",      X(63,64), XRB_MASK|(3<<21)|(3<<16), COM, PPCVLE,         {BF, BFA}},
7378
7379 {"dscliq",      ZRC(63,66,0), Z_MASK|Q_MASK, POWER6,    PPCVLE,         {FRTp, FRAp, SH16}},
7380 {"dscliq.",     ZRC(63,66,1), Z_MASK|Q_MASK, POWER6,    PPCVLE,         {FRTp, FRAp, SH16}},
7381
7382 {"dquaiq",      ZRC(63,67,0), Z2_MASK|Q_MASK, POWER6,   PPCVLE,         {TE, FRTp, FRBp, RMC}},
7383 {"dquaiq.",     ZRC(63,67,1), Z2_MASK|Q_MASK, POWER6,   PPCVLE,         {TE, FRTp, FRBp, RMC}},
7384
7385 {"mtfsb0",      XRC(63,70,0),   XRARB_MASK,  COM,       PPCVLE,         {BT}},
7386 {"mtfsb0.",     XRC(63,70,1),   XRARB_MASK,  COM,       PPCVLE,         {BT}},
7387
7388 {"fmr",         XRC(63,72,0),   XRA_MASK,    COM,       PPCEFS|PPCVLE,  {FRT, FRB}},
7389 {"fmr.",        XRC(63,72,1),   XRA_MASK,    COM,       PPCEFS|PPCVLE,  {FRT, FRB}},
7390
7391 {"dscriq",      ZRC(63,98,0), Z_MASK|Q_MASK, POWER6,    PPCVLE,         {FRTp, FRAp, SH16}},
7392 {"dscriq.",     ZRC(63,98,1), Z_MASK|Q_MASK, POWER6,    PPCVLE,         {FRTp, FRAp, SH16}},
7393
7394 {"drintxq",     ZRC(63,99,0), Z2_MASK|Q_MASK, POWER6,   PPCVLE,         {R, FRTp, FRBp, RMC}},
7395 {"drintxq.",    ZRC(63,99,1), Z2_MASK|Q_MASK, POWER6,   PPCVLE,         {R, FRTp, FRBp, RMC}},
7396
7397 {"xscpsgnqp",   X(63,100),      X_MASK,      PPCVSX3,   PPCVLE,         {VD, VA, VB}},
7398
7399 {"ftdiv",       X(63,128),      XBF_MASK,    POWER7,    PPCVLE,         {BF, FRA, FRB}},
7400
7401 {"dcmpoq",      X(63,130),      X_MASK,      POWER6,    PPCVLE,         {BF, FRAp, FRBp}},
7402
7403 {"xscmpoqp",    X(63,132),      XBF_MASK,    PPCVSX3,   PPCVLE,         {BF, VA, VB}},
7404
7405 {"mtfsfi",  XRC(63,134,0), XWRA_MASK|(3<<21)|(1<<11), POWER6|PPCA2|PPC476, PPCVLE, {BFF, U, W}},
7406 {"mtfsfi",  XRC(63,134,0), XRA_MASK|(3<<21)|(1<<11), COM, POWER6|PPCA2|PPC476|PPCVLE, {BFF, U}},
7407 {"mtfsfi.", XRC(63,134,1), XWRA_MASK|(3<<21)|(1<<11), POWER6|PPCA2|PPC476, PPCVLE, {BFF, U, W}},
7408 {"mtfsfi.", XRC(63,134,1), XRA_MASK|(3<<21)|(1<<11), COM, POWER6|PPCA2|PPC476|PPCVLE, {BFF, U}},
7409
7410 {"fnabs",       XRC(63,136,0),  XRA_MASK,    COM,       PPCEFS|PPCVLE,  {FRT, FRB}},
7411 {"fnabs.",      XRC(63,136,1),  XRA_MASK,    COM,       PPCEFS|PPCVLE,  {FRT, FRB}},
7412
7413 {"fctiwu",      XRC(63,142,0),  XRA_MASK,    POWER7,    PPCVLE,         {FRT, FRB}},
7414 {"fctiwu.",     XRC(63,142,1),  XRA_MASK,    POWER7,    PPCVLE,         {FRT, FRB}},
7415 {"fctiwuz",     XRC(63,143,0),  XRA_MASK,    POWER7,    PPCVLE,         {FRT, FRB}},
7416 {"fctiwuz.",    XRC(63,143,1),  XRA_MASK,    POWER7,    PPCVLE,         {FRT, FRB}},
7417
7418 {"ftsqrt",      X(63,160),      XBF_MASK|FRA_MASK, POWER7, PPCVLE,      {BF, FRB}},
7419
7420 {"dtstexq",     X(63,162),      X_MASK,      POWER6,    PPCVLE,         {BF, FRAp, FRBp}},
7421
7422 {"xscmpexpqp",  X(63,164),      XBF_MASK,    PPCVSX3,   PPCVLE,         {BF, VA, VB}},
7423
7424 {"dtstdcq",     Z(63,194),      Z_MASK,      POWER6,    PPCVLE,         {BF, FRAp, DCM}},
7425 {"dtstdgq",     Z(63,226),      Z_MASK,      POWER6,    PPCVLE,         {BF, FRAp, DGM}},
7426
7427 {"drintnq",     ZRC(63,227,0), Z2_MASK|Q_MASK, POWER6,  PPCVLE,         {R, FRTp, FRBp, RMC}},
7428 {"drintnq.",    ZRC(63,227,1), Z2_MASK|Q_MASK, POWER6,  PPCVLE,         {R, FRTp, FRBp, RMC}},
7429
7430 {"dctqpq",      XRC(63,258,0), X_MASK|Q_MASK, POWER6,   PPCVLE,         {FRTp, FRB}},
7431 {"dctqpq.",     XRC(63,258,1), X_MASK|Q_MASK, POWER6,   PPCVLE,         {FRTp, FRB}},
7432
7433 {"fabs",        XRC(63,264,0),  XRA_MASK,    COM,       PPCEFS|PPCVLE,  {FRT, FRB}},
7434 {"fabs.",       XRC(63,264,1),  XRA_MASK,    COM,       PPCEFS|PPCVLE,  {FRT, FRB}},
7435
7436 {"dctfixq",     XRC(63,290,0),  X_MASK,      POWER6,    PPCVLE,         {FRT, FRBp}},
7437 {"dctfixq.",    XRC(63,290,1),  X_MASK,      POWER6,    PPCVLE,         {FRT, FRBp}},
7438
7439 {"ddedpdq",     XRC(63,322,0), X_MASK|Q_MASK, POWER6,   PPCVLE,         {SP, FRTp, FRBp}},
7440 {"ddedpdq.",    XRC(63,322,1), X_MASK|Q_MASK, POWER6,   PPCVLE,         {SP, FRTp, FRBp}},
7441
7442 {"dxexq",       XRC(63,354,0),  X_MASK,      POWER6,    PPCVLE,         {FRT, FRBp}},
7443 {"dxexq.",      XRC(63,354,1),  X_MASK,      POWER6,    PPCVLE,         {FRT, FRBp}},
7444
7445 {"xsmaddqp",    XRC(63,388,0),  X_MASK,      PPCVSX3,   PPCVLE,         {VD, VA, VB}},
7446 {"xsmaddqpo",   XRC(63,388,1),  X_MASK,      PPCVSX3,   PPCVLE,         {VD, VA, VB}},
7447
7448 {"frin",        XRC(63,392,0),  XRA_MASK,    POWER5,    PPCVLE,         {FRT, FRB}},
7449 {"frin.",       XRC(63,392,1),  XRA_MASK,    POWER5,    PPCVLE,         {FRT, FRB}},
7450
7451 {"xsmsubqp",    XRC(63,420,0),  X_MASK,      PPCVSX3,   PPCVLE,         {VD, VA, VB}},
7452 {"xsmsubqpo",   XRC(63,420,1),  X_MASK,      PPCVSX3,   PPCVLE,         {VD, VA, VB}},
7453
7454 {"friz",        XRC(63,424,0),  XRA_MASK,    POWER5,    PPCVLE,         {FRT, FRB}},
7455 {"friz.",       XRC(63,424,1),  XRA_MASK,    POWER5,    PPCVLE,         {FRT, FRB}},
7456
7457 {"xsnmaddqp",   XRC(63,452,0),  X_MASK,      PPCVSX3,   PPCVLE,         {VD, VA, VB}},
7458 {"xsnmaddqpo",  XRC(63,452,1),  X_MASK,      PPCVSX3,   PPCVLE,         {VD, VA, VB}},
7459
7460 {"frip",        XRC(63,456,0),  XRA_MASK,    POWER5,    PPCVLE,         {FRT, FRB}},
7461 {"frip.",       XRC(63,456,1),  XRA_MASK,    POWER5,    PPCVLE,         {FRT, FRB}},
7462
7463 {"xsnmsubqp",   XRC(63,484,0),  X_MASK,      PPCVSX3,   PPCVLE,         {VD, VA, VB}},
7464 {"xsnmsubqpo",  XRC(63,484,1),  X_MASK,      PPCVSX3,   PPCVLE,         {VD, VA, VB}},
7465
7466 {"frim",        XRC(63,488,0),  XRA_MASK,    POWER5,    PPCVLE,         {FRT, FRB}},
7467 {"frim.",       XRC(63,488,1),  XRA_MASK,    POWER5,    PPCVLE,         {FRT, FRB}},
7468
7469 {"dsubq",       XRC(63,514,0), X_MASK|Q_MASK, POWER6,   PPCVLE,         {FRTp, FRAp, FRBp}},
7470 {"dsubq.",      XRC(63,514,1), X_MASK|Q_MASK, POWER6,   PPCVLE,         {FRTp, FRAp, FRBp}},
7471
7472 {"xssubqp",     XRC(63,516,0),  X_MASK,      PPCVSX3,   PPCVLE,         {VD, VA, VB}},
7473 {"xssubqpo",    XRC(63,516,1),  X_MASK,      PPCVSX3,   PPCVLE,         {VD, VA, VB}},
7474
7475 {"ddivq",       XRC(63,546,0), X_MASK|Q_MASK, POWER6,   PPCVLE,         {FRTp, FRAp, FRBp}},
7476 {"ddivq.",      XRC(63,546,1), X_MASK|Q_MASK, POWER6,   PPCVLE,         {FRTp, FRAp, FRBp}},
7477
7478 {"xsdivqp",     XRC(63,548,0),  X_MASK,      PPCVSX3,   PPCVLE,         {VD, VA, VB}},
7479 {"xsdivqpo",    XRC(63,548,1),  X_MASK,      PPCVSX3,   PPCVLE,         {VD, VA, VB}},
7480
7481 {"mffs",        XRC(63,583,0),  XRARB_MASK,  COM,       PPCEFS|PPCVLE,  {FRT}},
7482 {"mffs.",       XRC(63,583,1),  XRARB_MASK,  COM,       PPCEFS|PPCVLE,  {FRT}},
7483
7484 {"mffsce",      XMMF(63,583,0,1), XMMF_MASK|RB_MASK, POWER9, PPCVLE,    {FRT}},
7485 {"mffscdrn",    XMMF(63,583,2,4), XMMF_MASK,         POWER9, PPCVLE,    {FRT, FRB}},
7486 {"mffscdrni",   XMMF(63,583,2,5), XMMF_MASK|(3<<14), POWER9, PPCVLE,    {FRT, DRM}},
7487 {"mffscrn",     XMMF(63,583,2,6), XMMF_MASK,         POWER9, PPCVLE,    {FRT, FRB}},
7488 {"mffscrni",    XMMF(63,583,2,7), XMMF_MASK|(7<<13), POWER9, PPCVLE,    {FRT, RM}},
7489 {"mffsl",       XMMF(63,583,3,0), XMMF_MASK|RB_MASK, POWER9, PPCVLE,    {FRT}},
7490
7491 {"dcmpuq",      X(63,642),      X_MASK,      POWER6,    PPCVLE,         {BF, FRAp, FRBp}},
7492
7493 {"xscmpuqp",    X(63,644),      XBF_MASK,    PPCVSX3,   PPCVLE,         {BF, VA, VB}},
7494
7495 {"dtstsfq",     X(63,674),      X_MASK,      POWER6,    PPCVLE,         {BF, FRA, FRBp}},
7496 {"dtstsfiq",    X(63,675),      X_MASK|1<<22,POWER9,    PPCVLE,         {BF, UIM6, FRBp}},
7497
7498 {"xststdcqp",   X(63,708),      X_MASK,      PPCVSX3,   PPCVLE,         {BF, VB, DCMX}},
7499
7500 {"mtfsf",       XFL(63,711,0),  XFL_MASK, POWER6|PPCA2|PPC476, PPCVLE,  {FLM, FRB, XFL_L, W}},
7501 {"mtfsf",       XFL(63,711,0),  XFL_MASK,    COM, POWER6|PPCA2|PPC476|PPCEFS|PPCVLE, {FLM, FRB}},
7502 {"mtfsf.",      XFL(63,711,1),  XFL_MASK, POWER6|PPCA2|PPC476, PPCVLE,  {FLM, FRB, XFL_L, W}},
7503 {"mtfsf.",      XFL(63,711,1),  XFL_MASK,    COM, POWER6|PPCA2|PPC476|PPCEFS|PPCVLE, {FLM, FRB}},
7504
7505 {"drdpq",       XRC(63,770,0), X_MASK|Q_MASK, POWER6,   PPCVLE,         {FRTp, FRBp}},
7506 {"drdpq.",      XRC(63,770,1), X_MASK|Q_MASK, POWER6,   PPCVLE,         {FRTp, FRBp}},
7507
7508 {"dcffixq",     XRC(63,802,0), X_MASK|Q_MASK, POWER6,   PPCVLE,         {FRTp, FRB}},
7509 {"dcffixq.",    XRC(63,802,1), X_MASK|Q_MASK, POWER6,   PPCVLE,         {FRTp, FRB}},
7510
7511 {"xsabsqp",     XVA(63,804,0),  XVA_MASK,    PPCVSX3,   PPCVLE,         {VD, VB}},
7512 {"xsxexpqp",    XVA(63,804,2),  XVA_MASK,    PPCVSX3,   PPCVLE,         {VD, VB}},
7513 {"xsnabsqp",    XVA(63,804,8),  XVA_MASK,    PPCVSX3,   PPCVLE,         {VD, VB}},
7514 {"xsnegqp",     XVA(63,804,16), XVA_MASK,    PPCVSX3,   PPCVLE,         {VD, VB}},
7515 {"xsxsigqp",    XVA(63,804,18), XVA_MASK,    PPCVSX3,   PPCVLE,         {VD, VB}},
7516 {"xssqrtqp",    XVARC(63,804,27,0), XVA_MASK, PPCVSX3,  PPCVLE,         {VD, VB}},
7517 {"xssqrtqpo",   XVARC(63,804,27,1), XVA_MASK, PPCVSX3,  PPCVLE,         {VD, VB}},
7518
7519 {"fctid",       XRC(63,814,0),  XRA_MASK,    PPC64,     PPCVLE,         {FRT, FRB}},
7520 {"fctid",       XRC(63,814,0),  XRA_MASK,    PPC476,    PPCVLE,         {FRT, FRB}},
7521 {"fctid.",      XRC(63,814,1),  XRA_MASK,    PPC64,     PPCVLE,         {FRT, FRB}},
7522 {"fctid.",      XRC(63,814,1),  XRA_MASK,    PPC476,    PPCVLE,         {FRT, FRB}},
7523
7524 {"fctidz",      XRC(63,815,0),  XRA_MASK,    PPC64,     PPCVLE,         {FRT, FRB}},
7525 {"fctidz",      XRC(63,815,0),  XRA_MASK,    PPC476,    PPCVLE,         {FRT, FRB}},
7526 {"fctidz.",     XRC(63,815,1),  XRA_MASK,    PPC64,     PPCVLE,         {FRT, FRB}},
7527 {"fctidz.",     XRC(63,815,1),  XRA_MASK,    PPC476,    PPCVLE,         {FRT, FRB}},
7528
7529 {"denbcdq",     XRC(63,834,0), X_MASK|Q_MASK, POWER6,   PPCVLE,         {S, FRTp, FRBp}},
7530 {"denbcdq.",    XRC(63,834,1), X_MASK|Q_MASK, POWER6,   PPCVLE,         {S, FRTp, FRBp}},
7531
7532 {"xscvqpuwz",   XVA(63,836,1),  XVA_MASK,    PPCVSX3,   PPCVLE,         {VD, VB}},
7533 {"xscvudqp",    XVA(63,836,2),  XVA_MASK,    PPCVSX3,   PPCVLE,         {VD, VB}},
7534 {"xscvqpswz",   XVA(63,836,9),  XVA_MASK,    PPCVSX3,   PPCVLE,         {VD, VB}},
7535 {"xscvsdqp",    XVA(63,836,10), XVA_MASK,    PPCVSX3,   PPCVLE,         {VD, VB}},
7536 {"xscvqpudz",   XVA(63,836,17), XVA_MASK,    PPCVSX3,   PPCVLE,         {VD, VB}},
7537 {"xscvqpdp",    XVARC(63,836,20,0), XVA_MASK, PPCVSX3,  PPCVLE,         {VD, VB}},
7538 {"xscvqpdpo",   XVARC(63,836,20,1), XVA_MASK, PPCVSX3,  PPCVLE,         {VD, VB}},
7539 {"xscvdpqp",    XVA(63,836,22), XVA_MASK,    PPCVSX3,   PPCVLE,         {VD, VB}},
7540 {"xscvqpsdz",   XVA(63,836,25), XVA_MASK,    PPCVSX3,   PPCVLE,         {VD, VB}},
7541
7542 {"fmrgow",      X(63,838),      X_MASK,      PPCVSX2,   PPCVLE,         {FRT, FRA, FRB}},
7543
7544 {"fcfid",       XRC(63,846,0),  XRA_MASK,    PPC64,     PPCVLE,         {FRT, FRB}},
7545 {"fcfid",       XRC(63,846,0),  XRA_MASK,    PPC476,    PPCVLE,         {FRT, FRB}},
7546 {"fcfid.",      XRC(63,846,1),  XRA_MASK,    PPC64,     PPCVLE,         {FRT, FRB}},
7547 {"fcfid.",      XRC(63,846,1),  XRA_MASK,    PPC476,    PPCVLE,         {FRT, FRB}},
7548
7549 {"diexq",       XRC(63,866,0), X_MASK|Q_MASK, POWER6,   PPCVLE,         {FRTp, FRA, FRBp}},
7550 {"diexq.",      XRC(63,866,1), X_MASK|Q_MASK, POWER6,   PPCVLE,         {FRTp, FRA, FRBp}},
7551
7552 {"xsiexpqp",    X(63,868),      X_MASK,      PPCVSX3,   PPCVLE,         {VD, VA, VB}},
7553
7554 {"fctidu",      XRC(63,942,0),  XRA_MASK, POWER7|PPCA2, PPCVLE,         {FRT, FRB}},
7555 {"fctidu.",     XRC(63,942,1),  XRA_MASK, POWER7|PPCA2, PPCVLE,         {FRT, FRB}},
7556
7557 {"fctiduz",     XRC(63,943,0),  XRA_MASK, POWER7|PPCA2, PPCVLE,         {FRT, FRB}},
7558 {"fctiduz.",    XRC(63,943,1),  XRA_MASK, POWER7|PPCA2, PPCVLE,         {FRT, FRB}},
7559
7560 {"fmrgew",      X(63,966),      X_MASK,      PPCVSX2,   PPCVLE,         {FRT, FRA, FRB}},
7561
7562 {"fcfidu",      XRC(63,974,0),  XRA_MASK, POWER7|PPCA2, PPCVLE,         {FRT, FRB}},
7563 {"fcfidu.",     XRC(63,974,1),  XRA_MASK, POWER7|PPCA2, PPCVLE,         {FRT, FRB}},
7564 };
7565
7566 const int powerpc_num_opcodes =
7567   sizeof (powerpc_opcodes) / sizeof (powerpc_opcodes[0]);
7568 \f
7569 /* The VLE opcode table.
7570
7571    The format of this opcode table is the same as the main opcode table.  */
7572
7573 const struct powerpc_opcode vle_opcodes[] = {
7574 {"se_illegal",  C(0),           C_MASK,         PPCVLE, 0,              {}},
7575 {"se_isync",    C(1),           C_MASK,         PPCVLE, 0,              {}},
7576 {"se_sc",       C(2),           C_MASK,         PPCVLE, 0,              {}},
7577 {"se_blr",      C_LK(2,0),      C_LK_MASK,      PPCVLE, 0,              {}},
7578 {"se_blrl",     C_LK(2,1),      C_LK_MASK,      PPCVLE, 0,              {}},
7579 {"se_bctr",     C_LK(3,0),      C_LK_MASK,      PPCVLE, 0,              {}},
7580 {"se_bctrl",    C_LK(3,1),      C_LK_MASK,      PPCVLE, 0,              {}},
7581 {"se_rfi",      C(8),           C_MASK,         PPCVLE, 0,              {}},
7582 {"se_rfci",     C(9),           C_MASK,         PPCVLE, 0,              {}},
7583 {"se_rfdi",     C(10),          C_MASK,         PPCVLE, 0,              {}},
7584 {"se_rfmci",    C(11),          C_MASK, PPCRFMCI|PPCVLE, 0,             {}},
7585 {"se_rfgi",     C(12),          C_MASK,         PPCVLE, 0,              {}},
7586 {"se_not",      SE_R(0,2),      SE_R_MASK,      PPCVLE, 0,              {RX}},
7587 {"se_neg",      SE_R(0,3),      SE_R_MASK,      PPCVLE, 0,              {RX}},
7588 {"se_mflr",     SE_R(0,8),      SE_R_MASK,      PPCVLE, 0,              {RX}},
7589 {"se_mtlr",     SE_R(0,9),      SE_R_MASK,      PPCVLE, 0,              {RX}},
7590 {"se_mfctr",    SE_R(0,10),     SE_R_MASK,      PPCVLE, 0,              {RX}},
7591 {"se_mtctr",    SE_R(0,11),     SE_R_MASK,      PPCVLE, 0,              {RX}},
7592 {"se_extzb",    SE_R(0,12),     SE_R_MASK,      PPCVLE, 0,              {RX}},
7593 {"se_extsb",    SE_R(0,13),     SE_R_MASK,      PPCVLE, 0,              {RX}},
7594 {"se_extzh",    SE_R(0,14),     SE_R_MASK,      PPCVLE, 0,              {RX}},
7595 {"se_extsh",    SE_R(0,15),     SE_R_MASK,      PPCVLE, 0,              {RX}},
7596 {"se_mr",       SE_RR(0,1),     SE_RR_MASK,     PPCVLE, 0,              {RX, RY}},
7597 {"se_mtar",     SE_RR(0,2),     SE_RR_MASK,     PPCVLE, 0,              {ARX, RY}},
7598 {"se_mfar",     SE_RR(0,3),     SE_RR_MASK,     PPCVLE, 0,              {RX, ARY}},
7599 {"se_add",      SE_RR(1,0),     SE_RR_MASK,     PPCVLE, 0,              {RX, RY}},
7600 {"se_mullw",    SE_RR(1,1),     SE_RR_MASK,     PPCVLE, 0,              {RX, RY}},
7601 {"se_sub",      SE_RR(1,2),     SE_RR_MASK,     PPCVLE, 0,              {RX, RY}},
7602 {"se_subf",     SE_RR(1,3),     SE_RR_MASK,     PPCVLE, 0,              {RX, RY}},
7603 {"se_cmp",      SE_RR(3,0),     SE_RR_MASK,     PPCVLE, 0,              {RX, RY}},
7604 {"se_cmpl",     SE_RR(3,1),     SE_RR_MASK,     PPCVLE, 0,              {RX, RY}},
7605 {"se_cmph",     SE_RR(3,2),     SE_RR_MASK,     PPCVLE, 0,              {RX, RY}},
7606 {"se_cmphl",    SE_RR(3,3),     SE_RR_MASK,     PPCVLE, 0,              {RX, RY}},
7607
7608 /* by major opcode */
7609 {"zvaddih",           VX(4, 0x200), VX_MASK,    PPCLSP, 0,              {RD, RA, EVUIMM}},
7610 {"zvsubifh",          VX(4, 0x201), VX_MASK,    PPCLSP, 0,              {RD, RA, EVUIMM}},
7611 {"zvaddh",            VX(4, 0x204), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7612 {"zvsubfh",           VX(4, 0x205), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7613 {"zvaddsubfh",        VX(4, 0x206), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7614 {"zvsubfaddh",        VX(4, 0x207), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7615 {"zvaddhx",           VX(4, 0x20C), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7616 {"zvsubfhx",          VX(4, 0x20D), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7617 {"zvaddsubfhx",       VX(4, 0x20E), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7618 {"zvsubfaddhx",       VX(4, 0x20F), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7619 {"zaddwus",           VX(4, 0x210), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7620 {"zsubfwus",          VX(4, 0x211), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7621 {"zaddwss",           VX(4, 0x212), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7622 {"zsubfwss",          VX(4, 0x213), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7623 {"zvaddhus",          VX(4, 0x214), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7624 {"zvsubfhus",         VX(4, 0x215), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7625 {"zvaddhss",          VX(4, 0x216), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7626 {"zvsubfhss",         VX(4, 0x217), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7627 {"zvaddsubfhss",      VX(4, 0x21A), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7628 {"zvsubfaddhss",      VX(4, 0x21B), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7629 {"zvaddhxss",         VX(4, 0x21C), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7630 {"zvsubfhxss",        VX(4, 0x21D), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7631 {"zvaddsubfhxss",     VX(4, 0x21E), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7632 {"zvsubfaddhxss",     VX(4, 0x21F), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7633 {"zaddheuw",          VX(4, 0x220), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7634 {"zsubfheuw",         VX(4, 0x221), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7635 {"zaddhesw",          VX(4, 0x222), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7636 {"zsubfhesw",         VX(4, 0x223), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7637 {"zaddhouw",          VX(4, 0x224), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7638 {"zsubfhouw",         VX(4, 0x225), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7639 {"zaddhosw",          VX(4, 0x226), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7640 {"zsubfhosw",         VX(4, 0x227), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7641 {"zvmergehih",        VX(4, 0x22C), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7642 {"zvmergeloh",        VX(4, 0x22D), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7643 {"zvmergehiloh",      VX(4, 0x22E), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7644 {"zvmergelohih",      VX(4, 0x22F), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7645 {"zvcmpgthu",         VX(4, 0x230), VX_MASK,    PPCLSP, 0,              {CRFD, RA, RB}},
7646 {"zvcmpgths",         VX(4, 0x230), VX_MASK,    PPCLSP, 0,              {CRFD, RA, RB}},
7647 {"zvcmplthu",         VX(4, 0x231), VX_MASK,    PPCLSP, 0,              {CRFD, RA, RB}},
7648 {"zvcmplths",         VX(4, 0x231), VX_MASK,    PPCLSP, 0,              {CRFD, RA, RB}},
7649 {"zvcmpeqh",          VX(4, 0x232), VX_MASK,    PPCLSP, 0,              {CRFD, RA, RB}},
7650 {"zpkswgshfrs",       VX(4, 0x238), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7651 {"zpkswgswfrs",       VX(4, 0x239), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7652 {"zvpkshgwshfrs",     VX(4, 0x23A), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7653 {"zvpkswshfrs",       VX(4, 0x23B), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7654 {"zvpkswuhs",         VX(4, 0x23C), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7655 {"zvpkswshs",         VX(4, 0x23D), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7656 {"zvpkuwuhs",         VX(4, 0x23E), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7657 {"zvsplatih",         VX_LSP(4, 0x23F), VX_LSP_MASK, PPCLSP, 0,         {RD, SIMM}},
7658 {"zvsplatfih",        VX_LSP(4, 0xA3F), VX_LSP_MASK, PPCLSP, 0,         {RD, SIMM}},
7659 {"zcntlsw",           VX_LSP(4, 0x2A3F), VX_LSP_MASK, PPCLSP, 0,        {RD, RA}},
7660 {"zvcntlzh",          VX_LSP(4, 0x323F), VX_LSP_MASK, PPCLSP, 0,        {RD, RA}},
7661 {"zvcntlsh",          VX_LSP(4, 0x3A3F), VX_LSP_MASK, PPCLSP, 0,        {RD, RA}},
7662 {"znegws",            VX_LSP(4, 0x4A3F), VX_LSP_MASK, PPCLSP, 0,        {RD, RA}},
7663 {"zvnegh",            VX_LSP(4, 0x523F), VX_LSP_MASK, PPCLSP, 0,        {RD, RA}},
7664 {"zvneghs",           VX_LSP(4, 0x5A3F), VX_LSP_MASK, PPCLSP, 0,        {RD, RA}},
7665 {"zvnegho",           VX_LSP(4, 0x623F), VX_LSP_MASK, PPCLSP, 0,        {RD, RA}},
7666 {"zvneghos",          VX_LSP(4, 0x6A3F), VX_LSP_MASK, PPCLSP, 0,        {RD, RA}},
7667 {"zrndwh",            VX_LSP(4, 0x823F), VX_LSP_MASK, PPCLSP, 0,        {RD, RA}},
7668 {"zrndwhss",          VX_LSP(4, 0x8A3F), VX_LSP_MASK, PPCLSP, 0,        {RD, RA}},
7669 {"zvabsh",            VX_LSP(4, 0xA23F), VX_LSP_MASK, PPCLSP, 0,        {RD, RA}},
7670 {"zvabshs",           VX_LSP(4, 0xAA3F), VX_LSP_MASK, PPCLSP, 0,        {RD, RA}},
7671 {"zabsw",             VX_LSP(4, 0xB23F), VX_LSP_MASK, PPCLSP, 0,        {RD, RA}},
7672 {"zabsws",            VX_LSP(4, 0xBA3F), VX_LSP_MASK, PPCLSP, 0,        {RD, RA}},
7673 {"zsatswuw",          VX_LSP(4, 0xC23F), VX_LSP_MASK, PPCLSP, 0,        {RD, RA}},
7674 {"zsatuwsw",          VX_LSP(4, 0xCA3F), VX_LSP_MASK, PPCLSP, 0,        {RD, RA}},
7675 {"zsatswuh",          VX_LSP(4, 0xD23F), VX_LSP_MASK, PPCLSP, 0,        {RD, RA}},
7676 {"zsatswsh",          VX_LSP(4, 0xDA3F), VX_LSP_MASK, PPCLSP, 0,        {RD, RA}},
7677 {"zvsatshuh",         VX_LSP(4, 0xE23F), VX_LSP_MASK, PPCLSP, 0,        {RD, RA}},
7678 {"zvsatuhsh",         VX_LSP(4, 0xEA3F), VX_LSP_MASK, PPCLSP, 0,        {RD, RA}},
7679 {"zsatuwuh",          VX_LSP(4, 0xF23F), VX_LSP_MASK, PPCLSP, 0,        {RD, RA}},
7680 {"zsatuwsh",          VX_LSP(4, 0xFA3F), VX_LSP_MASK, PPCLSP, 0,        {RD, RA}},
7681 {"zsatsduw",          VX(4, 0x260), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7682 {"zsatsdsw",          VX(4, 0x261), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7683 {"zsatuduw",          VX(4, 0x262), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7684 {"zvselh",            VX(4, 0x264), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7685 {"zxtrw",             VX(4, 0x264), VX_LSP_OFF_MASK, PPCLSP, 0,         {RD, RA, RB, VX_OFF}},
7686 {"zbrminc",           VX(4, 0x268), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7687 {"zcircinc",          VX(4, 0x269), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7688 {"zdivwsf",           VX(4, 0x26B), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7689 {"zvsrhu",            VX(4, 0x270), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7690 {"zvsrhs",            VX(4, 0x271), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7691 {"zvsrhiu",           VX(4, 0x272), VX_MASK,    PPCLSP, 0,              {RD, RA, EVUIMM_LT16}},
7692 {"zvsrhis",           VX(4, 0x273), VX_MASK,    PPCLSP, 0,              {RD, RA, EVUIMM_LT16}},
7693 {"zvslh",             VX(4, 0x274), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7694 {"zvrlh",             VX(4, 0x275), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7695 {"zvslhi",            VX(4, 0x276), VX_MASK,    PPCLSP, 0,              {RD, RA, EVUIMM_LT16}},
7696 {"zvrlhi",            VX(4, 0x277), VX_MASK,    PPCLSP, 0,              {RD, RA, EVUIMM_LT16}},
7697 {"zvslhus",           VX(4, 0x278), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7698 {"zvslhss",           VX(4, 0x279), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7699 {"zvslhius",          VX(4, 0x27A), VX_MASK,    PPCLSP, 0,              {RD, RA, EVUIMM_LT16}},
7700 {"zvslhiss",          VX(4, 0x27B), VX_MASK,    PPCLSP, 0,              {RD, RA, EVUIMM_LT16}},
7701 {"zslwus",            VX(4, 0x27C), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7702 {"zslwss",            VX(4, 0x27D), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7703 {"zslwius",           VX(4, 0x27E), VX_MASK,    PPCLSP, 0,              {RD, RA, EVUIMM}},
7704 {"zslwiss",           VX(4, 0x27F), VX_MASK,    PPCLSP, 0,              {RD, RA, EVUIMM}},
7705 {"zaddwgui",          VX(4, 0x460), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7706 {"zsubfwgui",         VX(4, 0x461), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7707 {"zaddd",             VX(4, 0x462), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7708 {"zsubfd",            VX(4, 0x463), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7709 {"zvaddsubfw",        VX(4, 0x464), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7710 {"zvsubfaddw",        VX(4, 0x465), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7711 {"zvaddw",            VX(4, 0x466), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7712 {"zvsubfw",           VX(4, 0x467), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7713 {"zaddwgsi",          VX(4, 0x468), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7714 {"zsubfwgsi",         VX(4, 0x469), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7715 {"zadddss",           VX(4, 0x46A), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7716 {"zsubfdss",          VX(4, 0x46B), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7717 {"zvaddsubfwss",      VX(4, 0x46C), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7718 {"zvsubfaddwss",      VX(4, 0x46D), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7719 {"zvaddwss",          VX(4, 0x46E), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7720 {"zvsubfwss",         VX(4, 0x46F), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7721 {"zaddwgsf",          VX(4, 0x470), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7722 {"zsubfwgsf",         VX(4, 0x471), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7723 {"zadddus",           VX(4, 0x472), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7724 {"zsubfdus",          VX(4, 0x473), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7725 {"zvaddwus",          VX(4, 0x476), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7726 {"zvsubfwus",         VX(4, 0x477), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7727 {"zvunpkhgwsf",       VX_LSP(4, 0x478), VX_LSP_MASK, PPCLSP, 0,         {RD_EVEN, RA}},
7728 {"zvunpkhsf",         VX_LSP(4, 0xC78), VX_LSP_MASK, PPCLSP, 0,         {RD_EVEN, RA}},
7729 {"zvunpkhui",         VX_LSP(4, 0x1478), VX_LSP_MASK, PPCLSP, 0,        {RD_EVEN, RA}},
7730 {"zvunpkhsi",         VX_LSP(4, 0x1C78), VX_LSP_MASK, PPCLSP, 0,        {RD_EVEN, RA}},
7731 {"zunpkwgsf",         VX_LSP(4, 0x2478), VX_LSP_MASK, PPCLSP, 0,        {RD_EVEN, RA}},
7732 {"zvdotphgwasmf",     VX(4, 0x488), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7733 {"zvdotphgwasmfr",    VX(4, 0x489), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7734 {"zvdotphgwasmfaa",   VX(4, 0x48A), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7735 {"zvdotphgwasmfraa",  VX(4, 0x48B), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7736 {"zvdotphgwasmfan",   VX(4, 0x48C), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7737 {"zvdotphgwasmfran",  VX(4, 0x48D), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7738 {"zvmhulgwsmf",       VX(4, 0x490), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7739 {"zvmhulgwsmfr",      VX(4, 0x491), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7740 {"zvmhulgwsmfaa",     VX(4, 0x492), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7741 {"zvmhulgwsmfraa",    VX(4, 0x493), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7742 {"zvmhulgwsmfan",     VX(4, 0x494), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7743 {"zvmhulgwsmfran",    VX(4, 0x495), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7744 {"zvmhulgwsmfanp",    VX(4, 0x496), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7745 {"zvmhulgwsmfranp",   VX(4, 0x497), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7746 {"zmhegwsmf",         VX(4, 0x498), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7747 {"zmhegwsmfr",        VX(4, 0x499), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7748 {"zmhegwsmfaa",       VX(4, 0x49A), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7749 {"zmhegwsmfraa",      VX(4, 0x49B), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7750 {"zmhegwsmfan",       VX(4, 0x49C), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7751 {"zmhegwsmfran",      VX(4, 0x49D), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7752 {"zvdotphxgwasmf",    VX(4, 0x4A8), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7753 {"zvdotphxgwasmfr",   VX(4, 0x4A9), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7754 {"zvdotphxgwasmfaa",  VX(4, 0x4AA), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7755 {"zvdotphxgwasmfraa", VX(4, 0x4AB), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7756 {"zvdotphxgwasmfan",  VX(4, 0x4AC), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7757 {"zvdotphxgwasmfran", VX(4, 0x4AD), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7758 {"zvmhllgwsmf",       VX(4, 0x4B0), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7759 {"zvmhllgwsmfr",      VX(4, 0x4B1), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7760 {"zvmhllgwsmfaa",     VX(4, 0x4B2), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7761 {"zvmhllgwsmfraa",    VX(4, 0x4B3), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7762 {"zvmhllgwsmfan",     VX(4, 0x4B4), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7763 {"zvmhllgwsmfran",    VX(4, 0x4B5), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7764 {"zvmhllgwsmfanp",    VX(4, 0x4B6), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7765 {"zvmhllgwsmfranp",   VX(4, 0x4B7), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7766 {"zmheogwsmf",        VX(4, 0x4B8), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7767 {"zmheogwsmfr",       VX(4, 0x4B9), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7768 {"zmheogwsmfaa",      VX(4, 0x4BA), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7769 {"zmheogwsmfraa",     VX(4, 0x4BB), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7770 {"zmheogwsmfan",      VX(4, 0x4BC), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7771 {"zmheogwsmfran",     VX(4, 0x4BD), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7772 {"zvdotphgwssmf",     VX(4, 0x4C8), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7773 {"zvdotphgwssmfr",    VX(4, 0x4C9), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7774 {"zvdotphgwssmfaa",   VX(4, 0x4CA), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7775 {"zvdotphgwssmfraa",  VX(4, 0x4CB), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7776 {"zvdotphgwssmfan",   VX(4, 0x4CC), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7777 {"zvdotphgwssmfran",  VX(4, 0x4CD), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7778 {"zvmhuugwsmf",       VX(4, 0x4D0), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7779 {"zvmhuugwsmfr",      VX(4, 0x4D1), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7780 {"zvmhuugwsmfaa",     VX(4, 0x4D2), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7781 {"zvmhuugwsmfraa",    VX(4, 0x4D3), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7782 {"zvmhuugwsmfan",     VX(4, 0x4D4), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7783 {"zvmhuugwsmfran",    VX(4, 0x4D5), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7784 {"zvmhuugwsmfanp",    VX(4, 0x4D6), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7785 {"zvmhuugwsmfranp",   VX(4, 0x4D7), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7786 {"zmhogwsmf",         VX(4, 0x4D8), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7787 {"zmhogwsmfr",        VX(4, 0x4D9), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7788 {"zmhogwsmfaa",       VX(4, 0x4DA), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7789 {"zmhogwsmfraa",      VX(4, 0x4DB), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7790 {"zmhogwsmfan",       VX(4, 0x4DC), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7791 {"zmhogwsmfran",      VX(4, 0x4DD), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
7792 {"zvmhxlgwsmf",       VX(4, 0x4F0), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7793 {"zvmhxlgwsmfr",      VX(4, 0x4F1), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7794 {"zvmhxlgwsmfaa",     VX(4, 0x4F2), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7795 {"zvmhxlgwsmfraa",    VX(4, 0x4F3), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7796 {"zvmhxlgwsmfan",     VX(4, 0x4F4), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7797 {"zvmhxlgwsmfran",    VX(4, 0x4F5), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7798 {"zvmhxlgwsmfanp",    VX(4, 0x4F6), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7799 {"zvmhxlgwsmfranp",   VX(4, 0x4F7), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7800 {"zmhegui",           VX(4, 0x500), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7801 {"zvdotphgaui",       VX(4, 0x501), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7802 {"zmheguiaa",         VX(4, 0x502), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7803 {"zvdotphgauiaa",     VX(4, 0x503), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7804 {"zmheguian",         VX(4, 0x504), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7805 {"zvdotphgauian",     VX(4, 0x505), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7806 {"zmhegsi",           VX(4, 0x508), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7807 {"zvdotphgasi",       VX(4, 0x509), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7808 {"zmhegsiaa",         VX(4, 0x50A), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7809 {"zvdotphgasiaa",     VX(4, 0x50B), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7810 {"zmhegsian",         VX(4, 0x50C), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7811 {"zvdotphgasian",     VX(4, 0x50D), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7812 {"zmhegsui",          VX(4, 0x510), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7813 {"zvdotphgasui",      VX(4, 0x511), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7814 {"zmhegsuiaa",        VX(4, 0x512), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7815 {"zvdotphgasuiaa",    VX(4, 0x513), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7816 {"zmhegsuian",        VX(4, 0x514), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7817 {"zvdotphgasuian",    VX(4, 0x515), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7818 {"zmhegsmf",          VX(4, 0x518), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7819 {"zvdotphgasmf",      VX(4, 0x519), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7820 {"zmhegsmfaa",        VX(4, 0x51A), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7821 {"zvdotphgasmfaa",    VX(4, 0x51B), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7822 {"zmhegsmfan",        VX(4, 0x51C), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7823 {"zvdotphgasmfan",    VX(4, 0x51D), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7824 {"zmheogui",          VX(4, 0x520), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7825 {"zvdotphxgaui",      VX(4, 0x521), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7826 {"zmheoguiaa",        VX(4, 0x522), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7827 {"zvdotphxgauiaa",    VX(4, 0x523), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7828 {"zmheoguian",        VX(4, 0x524), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7829 {"zvdotphxgauian",    VX(4, 0x525), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7830 {"zmheogsi",          VX(4, 0x528), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7831 {"zvdotphxgasi",      VX(4, 0x529), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7832 {"zmheogsiaa",        VX(4, 0x52A), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7833 {"zvdotphxgasiaa",    VX(4, 0x52B), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7834 {"zmheogsian",        VX(4, 0x52C), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7835 {"zvdotphxgasian",    VX(4, 0x52D), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7836 {"zmheogsui",         VX(4, 0x530), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7837 {"zvdotphxgasui",     VX(4, 0x531), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7838 {"zmheogsuiaa",       VX(4, 0x532), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7839 {"zvdotphxgasuiaa",   VX(4, 0x533), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7840 {"zmheogsuian",       VX(4, 0x534), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7841 {"zvdotphxgasuian",   VX(4, 0x535), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7842 {"zmheogsmf",         VX(4, 0x538), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7843 {"zvdotphxgasmf",     VX(4, 0x539), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7844 {"zmheogsmfaa",       VX(4, 0x53A), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7845 {"zvdotphxgasmfaa",   VX(4, 0x53B), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7846 {"zmheogsmfan",       VX(4, 0x53C), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7847 {"zvdotphxgasmfan",   VX(4, 0x53D), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7848 {"zmhogui",           VX(4, 0x540), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7849 {"zvdotphgsui",       VX(4, 0x541), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7850 {"zmhoguiaa",         VX(4, 0x542), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7851 {"zvdotphgsuiaa",     VX(4, 0x543), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7852 {"zmhoguian",         VX(4, 0x544), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7853 {"zvdotphgsuian",     VX(4, 0x545), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7854 {"zmhogsi",           VX(4, 0x548), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7855 {"zvdotphgssi",       VX(4, 0x549), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7856 {"zmhogsiaa",         VX(4, 0x54A), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7857 {"zvdotphgssiaa",     VX(4, 0x54B), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7858 {"zmhogsian",         VX(4, 0x54C), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7859 {"zvdotphgssian",     VX(4, 0x54D), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7860 {"zmhogsui",          VX(4, 0x550), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7861 {"zvdotphgssui",      VX(4, 0x551), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7862 {"zmhogsuiaa",        VX(4, 0x552), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7863 {"zvdotphgssuiaa",    VX(4, 0x553), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7864 {"zmhogsuian",        VX(4, 0x554), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7865 {"zvdotphgssuian",    VX(4, 0x555), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7866 {"zmhogsmf",          VX(4, 0x558), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7867 {"zvdotphgssmf",      VX(4, 0x559), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7868 {"zmhogsmfaa",        VX(4, 0x55A), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7869 {"zvdotphgssmfaa",    VX(4, 0x55B), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7870 {"zmhogsmfan",        VX(4, 0x55C), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7871 {"zvdotphgssmfan",    VX(4, 0x55D), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7872 {"zmwgui",            VX(4, 0x560), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7873 {"zmwguiaa",          VX(4, 0x562), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7874 {"zmwguiaas",         VX(4, 0x563), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7875 {"zmwguian",          VX(4, 0x564), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7876 {"zmwguians",         VX(4, 0x565), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7877 {"zmwgsi",            VX(4, 0x568), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7878 {"zmwgsiaa",          VX(4, 0x56A), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7879 {"zmwgsiaas",         VX(4, 0x56B), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7880 {"zmwgsian",          VX(4, 0x56C), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7881 {"zmwgsians",         VX(4, 0x56D), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7882 {"zmwgsui",           VX(4, 0x570), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7883 {"zmwgsuiaa",         VX(4, 0x572), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7884 {"zmwgsuiaas",        VX(4, 0x573), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7885 {"zmwgsuian",         VX(4, 0x574), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7886 {"zmwgsuians",        VX(4, 0x575), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7887 {"zmwgsmf",           VX(4, 0x578), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7888 {"zmwgsmfr",          VX(4, 0x579), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7889 {"zmwgsmfaa",         VX(4, 0x57A), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7890 {"zmwgsmfraa",        VX(4, 0x57B), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7891 {"zmwgsmfan",         VX(4, 0x57C), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7892 {"zmwgsmfran",        VX(4, 0x57D), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7893 {"zvmhului",          VX(4, 0x580), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7894 {"zvmhuluiaa",        VX(4, 0x582), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7895 {"zvmhuluiaas",       VX(4, 0x583), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7896 {"zvmhuluian",        VX(4, 0x584), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7897 {"zvmhuluians",       VX(4, 0x585), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7898 {"zvmhuluianp",       VX(4, 0x586), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7899 {"zvmhuluianps",      VX(4, 0x587), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7900 {"zvmhulsi",          VX(4, 0x588), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7901 {"zvmhulsiaa",        VX(4, 0x58A), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7902 {"zvmhulsiaas",       VX(4, 0x58B), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7903 {"zvmhulsian",        VX(4, 0x58C), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7904 {"zvmhulsians",       VX(4, 0x58D), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7905 {"zvmhulsianp",       VX(4, 0x58E), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7906 {"zvmhulsianps",      VX(4, 0x58F), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7907 {"zvmhulsui",         VX(4, 0x590), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7908 {"zvmhulsuiaa",       VX(4, 0x592), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7909 {"zvmhulsuiaas",      VX(4, 0x593), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7910 {"zvmhulsuian",       VX(4, 0x594), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7911 {"zvmhulsuians",      VX(4, 0x595), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7912 {"zvmhulsuianp",      VX(4, 0x596), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7913 {"zvmhulsuianps",     VX(4, 0x597), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7914 {"zvmhulsf",          VX(4, 0x598), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7915 {"zvmhulsfr",         VX(4, 0x599), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7916 {"zvmhulsfaas",       VX(4, 0x59A), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7917 {"zvmhulsfraas",      VX(4, 0x59B), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7918 {"zvmhulsfans",       VX(4, 0x59C), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7919 {"zvmhulsfrans",      VX(4, 0x59D), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7920 {"zvmhulsfanps",      VX(4, 0x59E), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7921 {"zvmhulsfranps",     VX(4, 0x59F), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7922 {"zvmhllui",          VX(4, 0x5A0), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7923 {"zvmhlluiaa",        VX(4, 0x5A2), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7924 {"zvmhlluiaas",       VX(4, 0x5A3), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7925 {"zvmhlluian",        VX(4, 0x5A4), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7926 {"zvmhlluians",       VX(4, 0x5A5), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7927 {"zvmhlluianp",       VX(4, 0x5A6), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7928 {"zvmhlluianps",      VX(4, 0x5A7), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7929 {"zvmhllsi",          VX(4, 0x5A8), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7930 {"zvmhllsiaa",        VX(4, 0x5AA), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7931 {"zvmhllsiaas",       VX(4, 0x5AB), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7932 {"zvmhllsian",        VX(4, 0x5AC), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7933 {"zvmhllsians",       VX(4, 0x5AD), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7934 {"zvmhllsianp",       VX(4, 0x5AE), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7935 {"zvmhllsianps",      VX(4, 0x5AF), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7936 {"zvmhllsui",         VX(4, 0x5B0), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7937 {"zvmhllsuiaa",       VX(4, 0x5B2), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7938 {"zvmhllsuiaas",      VX(4, 0x5B3), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7939 {"zvmhllsuian",       VX(4, 0x5B4), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7940 {"zvmhllsuians",      VX(4, 0x5B5), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7941 {"zvmhllsuianp",      VX(4, 0x5B6), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7942 {"zvmhllsuianps",     VX(4, 0x5B7), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7943 {"zvmhllsf",          VX(4, 0x5B8), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7944 {"zvmhllsfr",         VX(4, 0x5B9), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7945 {"zvmhllsfaas",       VX(4, 0x5BA), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7946 {"zvmhllsfraas",      VX(4, 0x5BB), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7947 {"zvmhllsfans",       VX(4, 0x5BC), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7948 {"zvmhllsfrans",      VX(4, 0x5BD), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7949 {"zvmhllsfanps",      VX(4, 0x5BE), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7950 {"zvmhllsfranps",     VX(4, 0x5BF), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7951 {"zvmhuuui",          VX(4, 0x5C0), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7952 {"zvmhuuuiaa",        VX(4, 0x5C2), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7953 {"zvmhuuuiaas",       VX(4, 0x5C3), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7954 {"zvmhuuuian",        VX(4, 0x5C4), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7955 {"zvmhuuuians",       VX(4, 0x5C5), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7956 {"zvmhuuuianp",       VX(4, 0x5C6), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7957 {"zvmhuuuianps",      VX(4, 0x5C7), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7958 {"zvmhuusi",          VX(4, 0x5C8), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7959 {"zvmhuusiaa",        VX(4, 0x5CA), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7960 {"zvmhuusiaas",       VX(4, 0x5CB), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7961 {"zvmhuusian",        VX(4, 0x5CC), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7962 {"zvmhuusians",       VX(4, 0x5CD), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7963 {"zvmhuusianp",       VX(4, 0x5CE), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7964 {"zvmhuusianps",      VX(4, 0x5CF), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7965 {"zvmhuusui",         VX(4, 0x5D0), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7966 {"zvmhuusuiaa",       VX(4, 0x5D2), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7967 {"zvmhuusuiaas",      VX(4, 0x5D3), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7968 {"zvmhuusuian",       VX(4, 0x5D4), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7969 {"zvmhuusuians",      VX(4, 0x5D5), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7970 {"zvmhuusuianp",      VX(4, 0x5D6), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7971 {"zvmhuusuianps",     VX(4, 0x5D7), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7972 {"zvmhuusf",          VX(4, 0x5D8), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7973 {"zvmhuusfr",         VX(4, 0x5D9), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7974 {"zvmhuusfaas",       VX(4, 0x5DA), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7975 {"zvmhuusfraas",      VX(4, 0x5DB), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7976 {"zvmhuusfans",       VX(4, 0x5DC), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7977 {"zvmhuusfrans",      VX(4, 0x5DD), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7978 {"zvmhuusfanps",      VX(4, 0x5DE), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7979 {"zvmhuusfranps",     VX(4, 0x5DF), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7980 {"zvmhxlui",          VX(4, 0x5E0), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7981 {"zvmhxluiaa",        VX(4, 0x5E2), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7982 {"zvmhxluiaas",       VX(4, 0x5E3), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7983 {"zvmhxluian",        VX(4, 0x5E4), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7984 {"zvmhxluians",       VX(4, 0x5E5), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7985 {"zvmhxluianp",       VX(4, 0x5E6), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7986 {"zvmhxluianps",      VX(4, 0x5E7), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7987 {"zvmhxlsi",          VX(4, 0x5E8), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7988 {"zvmhxlsiaa",        VX(4, 0x5EA), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7989 {"zvmhxlsiaas",       VX(4, 0x5EB), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7990 {"zvmhxlsian",        VX(4, 0x5EC), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7991 {"zvmhxlsians",       VX(4, 0x5ED), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7992 {"zvmhxlsianp",       VX(4, 0x5EE), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7993 {"zvmhxlsianps",      VX(4, 0x5EF), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7994 {"zvmhxlsui",         VX(4, 0x5F0), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7995 {"zvmhxlsuiaa",       VX(4, 0x5F2), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7996 {"zvmhxlsuiaas",      VX(4, 0x5F3), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7997 {"zvmhxlsuian",       VX(4, 0x5F4), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7998 {"zvmhxlsuians",      VX(4, 0x5F5), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
7999 {"zvmhxlsuianp",      VX(4, 0x5F6), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8000 {"zvmhxlsuianps",     VX(4, 0x5F7), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8001 {"zvmhxlsf",          VX(4, 0x5F8), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8002 {"zvmhxlsfr",         VX(4, 0x5F9), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8003 {"zvmhxlsfaas",       VX(4, 0x5FA), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8004 {"zvmhxlsfraas",      VX(4, 0x5FB), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8005 {"zvmhxlsfans",       VX(4, 0x5FC), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8006 {"zvmhxlsfrans",      VX(4, 0x5FD), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8007 {"zvmhxlsfanps",      VX(4, 0x5FE), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8008 {"zvmhxlsfranps",     VX(4, 0x5FF), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8009 {"zmheui",            VX(4, 0x600), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8010 {"zmheuiaa",          VX(4, 0x602), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8011 {"zmheuiaas",         VX(4, 0x603), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8012 {"zmheuian",          VX(4, 0x604), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8013 {"zmheuians",         VX(4, 0x605), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8014 {"zmhesi",            VX(4, 0x608), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8015 {"zmhesiaa",          VX(4, 0x60A), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8016 {"zmhesiaas",         VX(4, 0x60B), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8017 {"zmhesian",          VX(4, 0x60C), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8018 {"zmhesians",         VX(4, 0x60D), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8019 {"zmhesui",           VX(4, 0x610), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8020 {"zmhesuiaa",         VX(4, 0x612), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8021 {"zmhesuiaas",        VX(4, 0x613), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8022 {"zmhesuian",         VX(4, 0x614), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8023 {"zmhesuians",        VX(4, 0x615), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8024 {"zmhesf",            VX(4, 0x618), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8025 {"zmhesfr",           VX(4, 0x619), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8026 {"zmhesfaas",         VX(4, 0x61A), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8027 {"zmhesfraas",        VX(4, 0x61B), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8028 {"zmhesfans",         VX(4, 0x61C), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8029 {"zmhesfrans",        VX(4, 0x61D), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8030 {"zmheoui",           VX(4, 0x620), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8031 {"zmheouiaa",         VX(4, 0x622), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8032 {"zmheouiaas",        VX(4, 0x623), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8033 {"zmheouian",         VX(4, 0x624), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8034 {"zmheouians",        VX(4, 0x625), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8035 {"zmheosi",           VX(4, 0x628), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8036 {"zmheosiaa",         VX(4, 0x62A), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8037 {"zmheosiaas",        VX(4, 0x62B), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8038 {"zmheosian",         VX(4, 0x62C), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8039 {"zmheosians",        VX(4, 0x62D), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8040 {"zmheosui",          VX(4, 0x630), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8041 {"zmheosuiaa",        VX(4, 0x632), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8042 {"zmheosuiaas",       VX(4, 0x633), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8043 {"zmheosuian",        VX(4, 0x634), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8044 {"zmheosuians",       VX(4, 0x635), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8045 {"zmheosf",           VX(4, 0x638), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8046 {"zmheosfr",          VX(4, 0x639), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8047 {"zmheosfaas",        VX(4, 0x63A), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8048 {"zmheosfraas",       VX(4, 0x63B), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8049 {"zmheosfans",        VX(4, 0x63C), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8050 {"zmheosfrans",       VX(4, 0x63D), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8051 {"zmhoui",            VX(4, 0x640), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8052 {"zmhouiaa",          VX(4, 0x642), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8053 {"zmhouiaas",         VX(4, 0x643), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8054 {"zmhouian",          VX(4, 0x644), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8055 {"zmhouians",         VX(4, 0x645), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8056 {"zmhosi",            VX(4, 0x648), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8057 {"zmhosiaa",          VX(4, 0x64A), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8058 {"zmhosiaas",         VX(4, 0x64B), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8059 {"zmhosian",          VX(4, 0x64C), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8060 {"zmhosians",         VX(4, 0x64D), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8061 {"zmhosui",           VX(4, 0x650), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8062 {"zmhosuiaa",         VX(4, 0x652), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8063 {"zmhosuiaas",        VX(4, 0x653), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8064 {"zmhosuian",         VX(4, 0x654), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8065 {"zmhosuians",        VX(4, 0x655), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8066 {"zmhosf",            VX(4, 0x658), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8067 {"zmhosfr",           VX(4, 0x659), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8068 {"zmhosfaas",         VX(4, 0x65A), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8069 {"zmhosfraas",        VX(4, 0x65B), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8070 {"zmhosfans",         VX(4, 0x65C), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8071 {"zmhosfrans",        VX(4, 0x65D), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8072 {"zvmhuih",           VX(4, 0x660), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8073 {"zvmhuihs",          VX(4, 0x661), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8074 {"zvmhuiaah",         VX(4, 0x662), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8075 {"zvmhuiaahs",        VX(4, 0x663), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8076 {"zvmhuianh",         VX(4, 0x664), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8077 {"zvmhuianhs",        VX(4, 0x665), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8078 {"zvmhsihs",          VX(4, 0x669), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8079 {"zvmhsiaahs",        VX(4, 0x66B), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8080 {"zvmhsianhs",        VX(4, 0x66D), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8081 {"zvmhsuihs",         VX(4, 0x671), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8082 {"zvmhsuiaahs",       VX(4, 0x673), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8083 {"zvmhsuianhs",       VX(4, 0x675), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8084 {"zvmhsfh",           VX(4, 0x678), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8085 {"zvmhsfrh",          VX(4, 0x679), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8086 {"zvmhsfaahs",        VX(4, 0x67A), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8087 {"zvmhsfraahs",       VX(4, 0x67B), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8088 {"zvmhsfanhs",        VX(4, 0x67C), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8089 {"zvmhsfranhs",       VX(4, 0x67D), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8090 {"zvdotphaui",        VX(4, 0x680), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8091 {"zvdotphauis",       VX(4, 0x681), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8092 {"zvdotphauiaa",      VX(4, 0x682), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8093 {"zvdotphauiaas",     VX(4, 0x683), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8094 {"zvdotphauian",      VX(4, 0x684), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8095 {"zvdotphauians",     VX(4, 0x685), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8096 {"zvdotphasi",        VX(4, 0x688), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8097 {"zvdotphasis",       VX(4, 0x689), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8098 {"zvdotphasiaa",      VX(4, 0x68A), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8099 {"zvdotphasiaas",     VX(4, 0x68B), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8100 {"zvdotphasian",      VX(4, 0x68C), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8101 {"zvdotphasians",     VX(4, 0x68D), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8102 {"zvdotphasui",       VX(4, 0x690), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8103 {"zvdotphasuis",      VX(4, 0x691), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8104 {"zvdotphasuiaa",     VX(4, 0x692), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8105 {"zvdotphasuiaas",    VX(4, 0x693), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8106 {"zvdotphasuian",     VX(4, 0x694), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8107 {"zvdotphasuians",    VX(4, 0x695), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8108 {"zvdotphasfs",       VX(4, 0x698), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8109 {"zvdotphasfrs",      VX(4, 0x699), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8110 {"zvdotphasfaas",     VX(4, 0x69A), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8111 {"zvdotphasfraas",    VX(4, 0x69B), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8112 {"zvdotphasfans",     VX(4, 0x69C), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8113 {"zvdotphasfrans",    VX(4, 0x69D), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8114 {"zvdotphxaui",       VX(4, 0x6A0), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8115 {"zvdotphxauis",      VX(4, 0x6A1), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8116 {"zvdotphxauiaa",     VX(4, 0x6A2), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8117 {"zvdotphxauiaas",    VX(4, 0x6A3), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8118 {"zvdotphxauian",     VX(4, 0x6A4), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8119 {"zvdotphxauians",    VX(4, 0x6A5), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8120 {"zvdotphxasi",       VX(4, 0x6A8), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8121 {"zvdotphxasis",      VX(4, 0x6A9), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8122 {"zvdotphxasiaa",     VX(4, 0x6AA), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8123 {"zvdotphxasiaas",    VX(4, 0x6AB), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8124 {"zvdotphxasian",     VX(4, 0x6AC), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8125 {"zvdotphxasians",    VX(4, 0x6AD), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8126 {"zvdotphxasui",      VX(4, 0x6B0), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8127 {"zvdotphxasuis",     VX(4, 0x6B1), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8128 {"zvdotphxasuiaa",    VX(4, 0x6B2), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8129 {"zvdotphxasuiaas",   VX(4, 0x6B3), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8130 {"zvdotphxasuian",    VX(4, 0x6B4), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8131 {"zvdotphxasuians",   VX(4, 0x6B5), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8132 {"zvdotphxasfs",      VX(4, 0x6B8), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8133 {"zvdotphxasfrs",     VX(4, 0x6B9), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8134 {"zvdotphxasfaas",    VX(4, 0x6BA), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8135 {"zvdotphxasfraas",   VX(4, 0x6BB), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8136 {"zvdotphxasfans",    VX(4, 0x6BC), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8137 {"zvdotphxasfrans",   VX(4, 0x6BD), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8138 {"zvdotphsui",        VX(4, 0x6C0), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8139 {"zvdotphsuis",       VX(4, 0x6C1), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8140 {"zvdotphsuiaa",      VX(4, 0x6C2), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8141 {"zvdotphsuiaas",     VX(4, 0x6C3), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8142 {"zvdotphsuian",      VX(4, 0x6C4), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8143 {"zvdotphsuians",     VX(4, 0x6C5), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8144 {"zvdotphssi",        VX(4, 0x6C8), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8145 {"zvdotphssis",       VX(4, 0x6C9), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8146 {"zvdotphssiaa",      VX(4, 0x6CA), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8147 {"zvdotphssiaas",     VX(4, 0x6CB), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8148 {"zvdotphssian",      VX(4, 0x6CC), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8149 {"zvdotphssians",     VX(4, 0x6CD), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8150 {"zvdotphssui",       VX(4, 0x6D0), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8151 {"zvdotphssuis",      VX(4, 0x6D1), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8152 {"zvdotphssuiaa",     VX(4, 0x6D2), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8153 {"zvdotphssuiaas",    VX(4, 0x6D3), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8154 {"zvdotphssuian",     VX(4, 0x6D4), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8155 {"zvdotphssuians",    VX(4, 0x6D5), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8156 {"zvdotphssfs",       VX(4, 0x6D8), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8157 {"zvdotphssfrs",      VX(4, 0x6D9), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8158 {"zvdotphssfaas",     VX(4, 0x6DA), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8159 {"zvdotphssfraas",    VX(4, 0x6DB), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8160 {"zvdotphssfans",     VX(4, 0x6DC), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8161 {"zvdotphssfrans",    VX(4, 0x6DD), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8162 {"zmwluis",           VX(4, 0x6E1), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8163 {"zmwluiaa",          VX(4, 0x6E2), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8164 {"zmwluiaas",         VX(4, 0x6E3), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8165 {"zmwluian",          VX(4, 0x6E4), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8166 {"zmwluians",         VX(4, 0x6E5), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8167 {"zmwlsis",           VX(4, 0x6E9), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8168 {"zmwlsiaas",         VX(4, 0x6EB), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8169 {"zmwlsians",         VX(4, 0x6ED), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8170 {"zmwlsuis",          VX(4, 0x6F1), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8171 {"zmwlsuiaas",        VX(4, 0x6F3), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8172 {"zmwlsuians",        VX(4, 0x6F5), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8173 {"zmwsf",             VX(4, 0x6F8), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8174 {"zmwsfr",            VX(4, 0x6F9), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8175 {"zmwsfaas",          VX(4, 0x6FA), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8176 {"zmwsfraas",         VX(4, 0x6FB), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8177 {"zmwsfans",          VX(4, 0x6FC), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8178 {"zmwsfrans",         VX(4, 0x6FD), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8179 {"zlddx",             VX(4, 0x300), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8180 {"zldd",              VX(4, 0x301), VX_MASK,    PPCLSP, 0,              {RD_EVEN, EVUIMM_8, RA}},
8181 {"zldwx",             VX(4, 0x302), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8182 {"zldw",              VX(4, 0x303), VX_MASK,    PPCLSP, 0,              {RD_EVEN, EVUIMM_8, RA}},
8183 {"zldhx",             VX(4, 0x304), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8184 {"zldh",              VX(4, 0x305), VX_MASK,    PPCLSP, 0,              {RD_EVEN, EVUIMM_8, RA}},
8185 {"zlwgsfdx",          VX(4, 0x308), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8186 {"zlwgsfd",           VX(4, 0x309), VX_MASK,    PPCLSP, 0,              {RD_EVEN, EVUIMM_4, RA}},
8187 {"zlwwosdx",          VX(4, 0x30A), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8188 {"zlwwosd",           VX(4, 0x30B), VX_MASK,    PPCLSP, 0,              {RD_EVEN, EVUIMM_4, RA}},
8189 {"zlwhsplatwdx",      VX(4, 0x30C), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8190 {"zlwhsplatwd",       VX(4, 0x30D), VX_MASK,    PPCLSP, 0,              {RD_EVEN, EVUIMM_4, RA}},
8191 {"zlwhsplatdx",       VX(4, 0x30E), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8192 {"zlwhsplatd",        VX(4, 0x30F), VX_MASK,    PPCLSP, 0,              {RD_EVEN, EVUIMM_4, RA}},
8193 {"zlwhgwsfdx",        VX(4, 0x310), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8194 {"zlwhgwsfd",         VX(4, 0x311), VX_MASK,    PPCLSP, 0,              {RD_EVEN, EVUIMM_4, RA}},
8195 {"zlwhedx",           VX(4, 0x312), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8196 {"zlwhed",            VX(4, 0x313), VX_MASK,    PPCLSP, 0,              {RD_EVEN, EVUIMM_4, RA}},
8197 {"zlwhosdx",          VX(4, 0x314), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8198 {"zlwhosd",           VX(4, 0x315), VX_MASK,    PPCLSP, 0,              {RD_EVEN, EVUIMM_4, RA}},
8199 {"zlwhoudx",          VX(4, 0x316), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8200 {"zlwhoud",           VX(4, 0x317), VX_MASK,    PPCLSP, 0,              {RD_EVEN, EVUIMM_4, RA}},
8201 {"zlwhx",             VX(4, 0x318), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8202 {"zlwh",              VX(4, 0x319), VX_MASK,    PPCLSP, 0,              {RD, EVUIMM_4, RA}},
8203 {"zlwwx",             VX(4, 0x31A), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8204 {"zlww",              VX(4, 0x31B), VX_MASK,    PPCLSP, 0,              {RD, EVUIMM_4, RA}},
8205 {"zlhgwsfx",          VX(4, 0x31C), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8206 {"zlhgwsf",           VX(4, 0x31D), VX_MASK,    PPCLSP, 0,              {RD, EVUIMM_2, RA}},
8207 {"zlhhsplatx",        VX(4, 0x31E), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8208 {"zlhhsplat",         VX(4, 0x31F), VX_MASK,    PPCLSP, 0,              {RD, EVUIMM_2, RA}},
8209 {"zstddx",            VX(4, 0x320), VX_MASK,    PPCLSP, 0,              {RS_EVEN, RA, RB}},
8210 {"zstdd",             VX(4, 0x321), VX_MASK,    PPCLSP, 0,              {RS_EVEN, EVUIMM_8, RA}},
8211 {"zstdwx",            VX(4, 0x322), VX_MASK,    PPCLSP, 0,              {RS_EVEN, RA, RB}},
8212 {"zstdw",             VX(4, 0x323), VX_MASK,    PPCLSP, 0,              {RS_EVEN, EVUIMM_8, RA}},
8213 {"zstdhx",            VX(4, 0x324), VX_MASK,    PPCLSP, 0,              {RS_EVEN, RA, RB}},
8214 {"zstdh",             VX(4, 0x325), VX_MASK,    PPCLSP, 0,              {RS_EVEN, EVUIMM_8, RA}},
8215 {"zstwhedx",          VX(4, 0x328), VX_MASK,    PPCLSP, 0,              {RS_EVEN, RA, RB}},
8216 {"zstwhed",           VX(4, 0x329), VX_MASK,    PPCLSP, 0,              {RS_EVEN, EVUIMM_4, RA}},
8217 {"zstwhodx",          VX(4, 0x32A), VX_MASK,    PPCLSP, 0,              {RS_EVEN, RA, RB}},
8218 {"zstwhod",           VX(4, 0x32B), VX_MASK,    PPCLSP, 0,              {RS_EVEN, EVUIMM_4, RA}},
8219 {"zlhhex",            VX(4, 0x330), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8220 {"zlhhe",             VX(4, 0x331), VX_MASK,    PPCLSP, 0,              {RD, EVUIMM_2, RA}},
8221 {"zlhhosx",           VX(4, 0x332), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8222 {"zlhhos",            VX(4, 0x333), VX_MASK,    PPCLSP, 0,              {RD, EVUIMM_2, RA}},
8223 {"zlhhoux",           VX(4, 0x334), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8224 {"zlhhou",            VX(4, 0x335), VX_MASK,    PPCLSP, 0,              {RD, EVUIMM_2, RA}},
8225 {"zsthex",            VX(4, 0x338), VX_MASK,    PPCLSP, 0,              {RS, RA, RB}},
8226 {"zsthe",             VX(4, 0x339), VX_MASK,    PPCLSP, 0,              {RS, EVUIMM_2, RA}},
8227 {"zsthox",            VX(4, 0x33A), VX_MASK,    PPCLSP, 0,              {RS, RA, RB}},
8228 {"zstho",             VX(4, 0x33B), VX_MASK,    PPCLSP, 0,              {RS, EVUIMM_2, RA}},
8229 {"zstwhx",            VX(4, 0x33C), VX_MASK,    PPCLSP, 0,              {RS, RA, RB}},
8230 {"zstwh",             VX(4, 0x33D), VX_MASK,    PPCLSP, 0,              {RS, EVUIMM_4, RA}},
8231 {"zstwwx",            VX(4, 0x33E), VX_MASK,    PPCLSP, 0,              {RS, RA, RB}},
8232 {"zstww",             VX(4, 0x33F), VX_MASK,    PPCLSP, 0,              {RS, EVUIMM_4, RA}},
8233 {"zlddmx",            VX(4, 0x340), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8234 {"zlddu",             VX(4, 0x341), VX_MASK,    PPCLSP, 0,              {RD_EVEN, EVUIMM_8_EX0, RA}},
8235 {"zldwmx",            VX(4, 0x342), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8236 {"zldwu",             VX(4, 0x343), VX_MASK,    PPCLSP, 0,              {RD_EVEN, EVUIMM_8_EX0, RA}},
8237 {"zldhmx",            VX(4, 0x344), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8238 {"zldhu",             VX(4, 0x345), VX_MASK,    PPCLSP, 0,              {RD_EVEN, EVUIMM_8_EX0, RA}},
8239 {"zlwgsfdmx",         VX(4, 0x348), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8240 {"zlwgsfdu",          VX(4, 0x349), VX_MASK,    PPCLSP, 0,              {RD_EVEN, EVUIMM_4_EX0, RA}},
8241 {"zlwwosdmx",         VX(4, 0x34A), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8242 {"zlwwosdu",          VX(4, 0x34B), VX_MASK,    PPCLSP, 0,              {RD_EVEN, EVUIMM_4_EX0, RA}},
8243 {"zlwhsplatwdmx",     VX(4, 0x34C), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8244 {"zlwhsplatwdu",      VX(4, 0x34D), VX_MASK,    PPCLSP, 0,              {RD_EVEN, EVUIMM_4_EX0, RA}},
8245 {"zlwhsplatdmx",      VX(4, 0x34E), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8246 {"zlwhsplatdu",       VX(4, 0x34F), VX_MASK,    PPCLSP, 0,              {RD_EVEN, EVUIMM_4_EX0, RA}},
8247 {"zlwhgwsfdmx",       VX(4, 0x350), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8248 {"zlwhgwsfdu",        VX(4, 0x351), VX_MASK,    PPCLSP, 0,              {RD_EVEN, EVUIMM_4_EX0, RA}},
8249 {"zlwhedmx",          VX(4, 0x352), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8250 {"zlwhedu",           VX(4, 0x353), VX_MASK,    PPCLSP, 0,              {RD_EVEN, EVUIMM_4_EX0, RA}},
8251 {"zlwhosdmx",         VX(4, 0x354), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8252 {"zlwhosdu",          VX(4, 0x355), VX_MASK,    PPCLSP, 0,              {RD_EVEN, EVUIMM_4_EX0, RA}},
8253 {"zlwhoudmx",         VX(4, 0x356), VX_MASK,    PPCLSP, 0,              {RD_EVEN, RA, RB}},
8254 {"zlwhoudu",          VX(4, 0x357), VX_MASK,    PPCLSP, 0,              {RD_EVEN, EVUIMM_4_EX0, RA}},
8255 {"zlwhmx",            VX(4, 0x358), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8256 {"zlwhu",             VX(4, 0x359), VX_MASK,    PPCLSP, 0,              {RD, EVUIMM_4_EX0, RA}},
8257 {"zlwwmx",            VX(4, 0x35A), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8258 {"zlwwu",             VX(4, 0x35B), VX_MASK,    PPCLSP, 0,              {RD, EVUIMM_4_EX0, RA}},
8259 {"zlhgwsfmx",         VX(4, 0x35C), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8260 {"zlhgwsfu",          VX(4, 0x35D), VX_MASK,    PPCLSP, 0,              {RD, EVUIMM_2_EX0, RA}},
8261 {"zlhhsplatmx",       VX(4, 0x35E), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8262 {"zlhhsplatu",        VX(4, 0x35F), VX_MASK,    PPCLSP, 0,              {RD, EVUIMM_2_EX0, RA}},
8263 {"zstddmx",           VX(4, 0x360), VX_MASK,    PPCLSP, 0,              {RS_EVEN, RA, RB}},
8264 {"zstddu",            VX(4, 0x361), VX_MASK,    PPCLSP, 0,              {RS, EVUIMM_8_EX0, RA}},
8265 {"zstdwmx",           VX(4, 0x362), VX_MASK,    PPCLSP, 0,              {RS_EVEN, RA, RB}},
8266 {"zstdwu",            VX(4, 0x363), VX_MASK,    PPCLSP, 0,              {RS_EVEN, EVUIMM_8_EX0, RA}},
8267 {"zstdhmx",           VX(4, 0x364), VX_MASK,    PPCLSP, 0,              {RS_EVEN, RA, RB}},
8268 {"zstdhu",            VX(4, 0x365), VX_MASK,    PPCLSP, 0,              {RS_EVEN, EVUIMM_8_EX0, RA}},
8269 {"zstwhedmx",         VX(4, 0x368), VX_MASK,    PPCLSP, 0,              {RS_EVEN, RA, RB}},
8270 {"zstwhedu",          VX(4, 0x369), VX_MASK,    PPCLSP, 0,              {RS_EVEN, EVUIMM_4_EX0, RA}},
8271 {"zstwhodmx",         VX(4, 0x36A), VX_MASK,    PPCLSP, 0,              {RS_EVEN, RA, RB}},
8272 {"zstwhodu",          VX(4, 0x36B), VX_MASK,    PPCLSP, 0,              {RS_EVEN, EVUIMM_4_EX0, RA}},
8273 {"zlhhemx",           VX(4, 0x370), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8274 {"zlhheu",            VX(4, 0x371), VX_MASK,    PPCLSP, 0,              {RD, EVUIMM_2_EX0, RA}},
8275 {"zlhhosmx",          VX(4, 0x372), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8276 {"zlhhosu",           VX(4, 0x373), VX_MASK,    PPCLSP, 0,              {RD, EVUIMM_2_EX0, RA}},
8277 {"zlhhoumx",          VX(4, 0x374), VX_MASK,    PPCLSP, 0,              {RD, RA, RB}},
8278 {"zlhhouu",           VX(4, 0x375), VX_MASK,    PPCLSP, 0,              {RD, EVUIMM_2_EX0, RA}},
8279 {"zsthemx",           VX(4, 0x378), VX_MASK,    PPCLSP, 0,              {RS, RA, RB}},
8280 {"zstheu",            VX(4, 0x379), VX_MASK,    PPCLSP, 0,              {RS, EVUIMM_2_EX0, RA}},
8281 {"zsthomx",           VX(4, 0x37A), VX_MASK,    PPCLSP, 0,              {RS, RA, RB}},
8282 {"zsthou",            VX(4, 0x37B), VX_MASK,    PPCLSP, 0,              {RS, EVUIMM_2_EX0, RA}},
8283 {"zstwhmx",           VX(4, 0x37C), VX_MASK,    PPCLSP, 0,              {RS, RA, RB}},
8284 {"zstwhu",            VX(4, 0x37D), VX_MASK,    PPCLSP, 0,              {RS, EVUIMM_4_EX0, RA}},
8285 {"zstwwmx",           VX(4, 0x37E), VX_MASK,    PPCLSP, 0,              {RS, RA, RB}},
8286 {"zstwwu",            VX(4, 0x37F), VX_MASK,    PPCLSP, 0,              {RS, EVUIMM_4_EX0, RA}},
8287
8288 {"e_cmpi",      SCI8BF(6,0,21), SCI8BF_MASK,    PPCVLE, 0,              {CRD32, RA, SCLSCI8}},
8289 {"e_cmpwi",     SCI8BF(6,0,21), SCI8BF_MASK,    PPCVLE, 0,              {CRD32, RA, SCLSCI8}},
8290 {"e_cmpli",     SCI8BF(6,1,21), SCI8BF_MASK,    PPCVLE, 0,              {CRD32, RA, SCLSCI8}},
8291 {"e_cmplwi",    SCI8BF(6,1,21), SCI8BF_MASK,    PPCVLE, 0,              {CRD32, RA, SCLSCI8}},
8292 {"e_addi",      SCI8(6,16),     SCI8_MASK,      PPCVLE, 0,              {RT, RA, SCLSCI8}},
8293 {"e_subi",      SCI8(6,16),     SCI8_MASK,      PPCVLE, 0,              {RT, RA, SCLSCI8N}},
8294 {"e_addi.",     SCI8(6,17),     SCI8_MASK,      PPCVLE, 0,              {RT, RA, SCLSCI8}},
8295 {"e_addic",     SCI8(6,18),     SCI8_MASK,      PPCVLE, 0,              {RT, RA, SCLSCI8}},
8296 {"e_subic",     SCI8(6,18),     SCI8_MASK,      PPCVLE, 0,              {RT, RA, SCLSCI8N}},
8297 {"e_addic.",    SCI8(6,19),     SCI8_MASK,      PPCVLE, 0,              {RT, RA, SCLSCI8}},
8298 {"e_subic.",    SCI8(6,19),     SCI8_MASK,      PPCVLE, 0,              {RT, RA, SCLSCI8N}},
8299 {"e_mulli",     SCI8(6,20),     SCI8_MASK,      PPCVLE, 0,              {RT, RA, SCLSCI8}},
8300 {"e_subfic",    SCI8(6,22),     SCI8_MASK,      PPCVLE, 0,              {RT, RA, SCLSCI8}},
8301 {"e_subfic.",   SCI8(6,23),     SCI8_MASK,      PPCVLE, 0,              {RT, RA, SCLSCI8}},
8302 {"e_andi",      SCI8(6,24),     SCI8_MASK,      PPCVLE, 0,              {RA, RS, SCLSCI8}},
8303 {"e_andi.",     SCI8(6,25),     SCI8_MASK,      PPCVLE, 0,              {RA, RS, SCLSCI8}},
8304 {"e_nop",       SCI8(6,26),     0xffffffff,     PPCVLE, 0,              {0}},
8305 {"e_ori",       SCI8(6,26),     SCI8_MASK,      PPCVLE, 0,              {RA, RS, SCLSCI8}},
8306 {"e_ori.",      SCI8(6,27),     SCI8_MASK,      PPCVLE, 0,              {RA, RS, SCLSCI8}},
8307 {"e_xori",      SCI8(6,28),     SCI8_MASK,      PPCVLE, 0,              {RA, RS, SCLSCI8}},
8308 {"e_xori.",     SCI8(6,29),     SCI8_MASK,      PPCVLE, 0,              {RA, RS, SCLSCI8}},
8309 {"e_lbzu",      OPVUP(6,0),     OPVUP_MASK,     PPCVLE, 0,              {RT, D8, RA0}},
8310 {"e_lhau",      OPVUP(6,3),     OPVUP_MASK,     PPCVLE, 0,              {RT, D8, RA0}},
8311 {"e_lhzu",      OPVUP(6,1),     OPVUP_MASK,     PPCVLE, 0,              {RT, D8, RA0}},
8312 {"e_lmw",       OPVUP(6,8),     OPVUP_MASK,     PPCVLE, 0,              {RT, D8, RA0}},
8313 {"e_lwzu",      OPVUP(6,2),     OPVUP_MASK,     PPCVLE, 0,              {RT, D8, RA0}},
8314 {"e_stbu",      OPVUP(6,4),     OPVUP_MASK,     PPCVLE, 0,              {RT, D8, RA0}},
8315 {"e_sthu",      OPVUP(6,5),     OPVUP_MASK,     PPCVLE, 0,              {RT, D8, RA0}},
8316 {"e_stwu",      OPVUP(6,6),     OPVUP_MASK,     PPCVLE, 0,              {RT, D8, RA0}},
8317 {"e_stmw",      OPVUP(6,9),     OPVUP_MASK,     PPCVLE, 0,              {RT, D8, RA0}},
8318 {"e_lmvgprw",   OPVUPRT(6,16,0),OPVUPRT_MASK,   PPCVLE, 0,              {D8, RA0}},
8319 {"e_ldmvgprw",  OPVUPRT(6,16,0),OPVUPRT_MASK,   PPCVLE, 0,              {D8, RA0}},
8320 {"e_stmvgprw",  OPVUPRT(6,17,0),OPVUPRT_MASK,   PPCVLE, 0,              {D8, RA0}},
8321 {"e_lmvsprw",   OPVUPRT(6,16,1),OPVUPRT_MASK,   PPCVLE, 0,              {D8, RA0}},
8322 {"e_ldmvsprw",  OPVUPRT(6,16,1),OPVUPRT_MASK,   PPCVLE, 0,              {D8, RA0}},
8323 {"e_stmvsprw",  OPVUPRT(6,17,1),OPVUPRT_MASK,   PPCVLE, 0,              {D8, RA0}},
8324 {"e_lmvsrrw",   OPVUPRT(6,16,4),OPVUPRT_MASK,   PPCVLE, 0,              {D8, RA0}},
8325 {"e_ldmvsrrw",  OPVUPRT(6,16,4),OPVUPRT_MASK,   PPCVLE, 0,              {D8, RA0}},
8326 {"e_stmvsrrw",  OPVUPRT(6,17,4),OPVUPRT_MASK,   PPCVLE, 0,              {D8, RA0}},
8327 {"e_lmvcsrrw",  OPVUPRT(6,16,5),OPVUPRT_MASK,   PPCVLE, 0,              {D8, RA0}},
8328 {"e_ldmvcsrrw", OPVUPRT(6,16,5),OPVUPRT_MASK,   PPCVLE, 0,              {D8, RA0}},
8329 {"e_stmvcsrrw", OPVUPRT(6,17,5),OPVUPRT_MASK,   PPCVLE, 0,              {D8, RA0}},
8330 {"e_lmvdsrrw",  OPVUPRT(6,16,6),OPVUPRT_MASK,   PPCVLE, 0,              {D8, RA0}},
8331 {"e_ldmvdsrrw", OPVUPRT(6,16,6),OPVUPRT_MASK,   PPCVLE, 0,              {D8, RA0}},
8332 {"e_stmvdsrrw", OPVUPRT(6,17,6),OPVUPRT_MASK,   PPCVLE, 0,              {D8, RA0}},
8333 {"e_lmvmcsrrw", OPVUPRT(6,16,7),OPVUPRT_MASK,   PPCVLE, 0,              {D8, RA0}},
8334 {"e_stmvmcsrrw",        OPVUPRT(6,17,7),OPVUPRT_MASK,   PPCVLE, 0,              {D8, RA0}},
8335 {"e_add16i",    OP(7),          OP_MASK,        PPCVLE, 0,              {RT, RA, SI}},
8336 {"e_la",        OP(7),          OP_MASK,        PPCVLE, 0,              {RT, D, RA0}},
8337 {"e_sub16i",    OP(7),          OP_MASK,        PPCVLE, 0,              {RT, RA, NSI}},
8338
8339 {"se_addi",     SE_IM5(8,0),    SE_IM5_MASK,    PPCVLE, 0,              {RX, OIMM5}},
8340 {"se_cmpli",    SE_IM5(8,1),    SE_IM5_MASK,    PPCVLE, 0,              {RX, OIMM5}},
8341 {"se_subi",     SE_IM5(9,0),    SE_IM5_MASK,    PPCVLE, 0,              {RX, OIMM5}},
8342 {"se_subi.",    SE_IM5(9,1),    SE_IM5_MASK,    PPCVLE, 0,              {RX, OIMM5}},
8343 {"se_cmpi",     SE_IM5(10,1),   SE_IM5_MASK,    PPCVLE, 0,              {RX, UI5}},
8344 {"se_bmaski",   SE_IM5(11,0),   SE_IM5_MASK,    PPCVLE, 0,              {RX, UI5}},
8345 {"se_andi",     SE_IM5(11,1),   SE_IM5_MASK,    PPCVLE, 0,              {RX, UI5}},
8346
8347 {"e_lbz",       OP(12),         OP_MASK,        PPCVLE, 0,              {RT, D, RA0}},
8348 {"e_stb",       OP(13),         OP_MASK,        PPCVLE, 0,              {RT, D, RA0}},
8349 {"e_lha",       OP(14),         OP_MASK,        PPCVLE, 0,              {RT, D, RA0}},
8350
8351 {"se_srw",      SE_RR(16,0),    SE_RR_MASK,     PPCVLE, 0,              {RX, RY}},
8352 {"se_sraw",     SE_RR(16,1),    SE_RR_MASK,     PPCVLE, 0,              {RX, RY}},
8353 {"se_slw",      SE_RR(16,2),    SE_RR_MASK,     PPCVLE, 0,              {RX, RY}},
8354 {"se_nop",      SE_RR(17,0),    0xffff,         PPCVLE, 0,              {0}},
8355 {"se_or",       SE_RR(17,0),    SE_RR_MASK,     PPCVLE, 0,              {RX, RY}},
8356 {"se_andc",     SE_RR(17,1),    SE_RR_MASK,     PPCVLE, 0,              {RX, RY}},
8357 {"se_and",      SE_RR(17,2),    SE_RR_MASK,     PPCVLE, 0,              {RX, RY}},
8358 {"se_and.",     SE_RR(17,3),    SE_RR_MASK,     PPCVLE, 0,              {RX, RY}},
8359 {"se_li",       IM7(9),         IM7_MASK,       PPCVLE, 0,              {RX, UI7}},
8360
8361 {"e_lwz",       OP(20),         OP_MASK,        PPCVLE, 0,              {RT, D, RA0}},
8362 {"e_stw",       OP(21),         OP_MASK,        PPCVLE, 0,              {RT, D, RA0}},
8363 {"e_lhz",       OP(22),         OP_MASK,        PPCVLE, 0,              {RT, D, RA0}},
8364 {"e_sth",       OP(23),         OP_MASK,        PPCVLE, 0,              {RT, D, RA0}},
8365
8366 {"se_bclri",    SE_IM5(24,0),   SE_IM5_MASK,    PPCVLE, 0,              {RX, UI5}},
8367 {"se_bgeni",    SE_IM5(24,1),   SE_IM5_MASK,    PPCVLE, 0,              {RX, UI5}},
8368 {"se_bseti",    SE_IM5(25,0),   SE_IM5_MASK,    PPCVLE, 0,              {RX, UI5}},
8369 {"se_btsti",    SE_IM5(25,1),   SE_IM5_MASK,    PPCVLE, 0,              {RX, UI5}},
8370 {"se_srwi",     SE_IM5(26,0),   SE_IM5_MASK,    PPCVLE, 0,              {RX, UI5}},
8371 {"se_srawi",    SE_IM5(26,1),   SE_IM5_MASK,    PPCVLE, 0,              {RX, UI5}},
8372 {"se_slwi",     SE_IM5(27,0),   SE_IM5_MASK,    PPCVLE, 0,              {RX, UI5}},
8373
8374 {"e_lis",       I16L(28,28),    I16L_MASK,      PPCVLE, 0,              {RD, VLEUIMML}},
8375 {"e_and2is.",   I16L(28,29),    I16L_MASK,      PPCVLE, 0,              {RD, VLEUIMML}},
8376 {"e_or2is",     I16L(28,26),    I16L_MASK,      PPCVLE, 0,              {RD, VLEUIMML}},
8377 {"e_and2i.",    I16L(28,25),    I16L_MASK,      PPCVLE, 0,              {RD, VLEUIMML}},
8378 {"e_or2i",      I16L(28,24),    I16L_MASK,      PPCVLE, 0,              {RD, VLEUIMML}},
8379 {"e_cmphl16i",  IA16(28,23),    IA16_MASK,      PPCVLE, 0,              {RA, VLEUIMM}},
8380 {"e_cmph16i",   IA16(28,22),    IA16_MASK,      PPCVLE, 0,              {RA, VLESIMM}},
8381 {"e_cmpl16i",   I16A(28,21),    I16A_MASK,      PPCVLE, 0,              {RA, VLEUIMM}},
8382 {"e_mull2i",    I16A(28,20),    I16A_MASK,      PPCVLE, 0,              {RA, VLESIMM}},
8383 {"e_cmp16i",    IA16(28,19),    IA16_MASK,      PPCVLE, 0,              {RA, VLESIMM}},
8384 {"e_sub2is",    I16A(28,18),    I16A_MASK,      PPCVLE, 0,              {RA, VLENSIMM}},
8385 {"e_add2is",    I16A(28,18),    I16A_MASK,      PPCVLE, 0,              {RA, VLESIMM}},
8386 {"e_sub2i.",    I16A(28,17),    I16A_MASK,      PPCVLE, 0,              {RA, VLENSIMM}},
8387 {"e_add2i.",    I16A(28,17),    I16A_MASK,      PPCVLE, 0,              {RA, VLESIMM}},
8388 {"e_li",        LI20(28,0),     LI20_MASK,      PPCVLE, 0,              {RT, IMM20}},
8389 {"e_rlwimi",    M(29,0),        M_MASK,         PPCVLE, 0,              {RA, RS, SH, MB, ME}},
8390 {"e_rlwinm",    M(29,1),        M_MASK,         PPCVLE, 0,              {RA, RT, SH, MBE, ME}},
8391 {"e_b",         BD24(30,0,0),   BD24_MASK,      PPCVLE, 0,              {B24}},
8392 {"e_bl",        BD24(30,0,1),   BD24_MASK,      PPCVLE, 0,              {B24}},
8393 {"e_bdnz",      EBD15(30,8,BO32DNZ,0),  EBD15_MASK, PPCVLE, 0,          {B15}},
8394 {"e_bdnzl",     EBD15(30,8,BO32DNZ,1),  EBD15_MASK, PPCVLE, 0,          {B15}},
8395 {"e_bdz",       EBD15(30,8,BO32DZ,0),   EBD15_MASK, PPCVLE, 0,          {B15}},
8396 {"e_bdzl",      EBD15(30,8,BO32DZ,1),   EBD15_MASK, PPCVLE, 0,          {B15}},
8397 {"e_bge",       EBD15BI(30,8,BO32F,CBLT,0), EBD15BI_MASK, PPCVLE, 0,    {CRS,B15}},
8398 {"e_bgel",      EBD15BI(30,8,BO32F,CBLT,1), EBD15BI_MASK, PPCVLE, 0,    {CRS,B15}},
8399 {"e_bnl",       EBD15BI(30,8,BO32F,CBLT,0), EBD15BI_MASK, PPCVLE, 0,    {CRS,B15}},
8400 {"e_bnll",      EBD15BI(30,8,BO32F,CBLT,1), EBD15BI_MASK, PPCVLE, 0,    {CRS,B15}},
8401 {"e_blt",       EBD15BI(30,8,BO32T,CBLT,0), EBD15BI_MASK, PPCVLE, 0,    {CRS,B15}},
8402 {"e_bltl",      EBD15BI(30,8,BO32T,CBLT,1), EBD15BI_MASK, PPCVLE, 0,    {CRS,B15}},
8403 {"e_bgt",       EBD15BI(30,8,BO32T,CBGT,0), EBD15BI_MASK, PPCVLE, 0,    {CRS,B15}},
8404 {"e_bgtl",      EBD15BI(30,8,BO32T,CBGT,1), EBD15BI_MASK, PPCVLE, 0,    {CRS,B15}},
8405 {"e_ble",       EBD15BI(30,8,BO32F,CBGT,0), EBD15BI_MASK, PPCVLE, 0,    {CRS,B15}},
8406 {"e_blel",      EBD15BI(30,8,BO32F,CBGT,1), EBD15BI_MASK, PPCVLE, 0,    {CRS,B15}},
8407 {"e_bng",       EBD15BI(30,8,BO32F,CBGT,0), EBD15BI_MASK, PPCVLE, 0,    {CRS,B15}},
8408 {"e_bngl",      EBD15BI(30,8,BO32F,CBGT,1), EBD15BI_MASK, PPCVLE, 0,    {CRS,B15}},
8409 {"e_bne",       EBD15BI(30,8,BO32F,CBEQ,0), EBD15BI_MASK, PPCVLE, 0,    {CRS,B15}},
8410 {"e_bnel",      EBD15BI(30,8,BO32F,CBEQ,1), EBD15BI_MASK, PPCVLE, 0,    {CRS,B15}},
8411 {"e_beq",       EBD15BI(30,8,BO32T,CBEQ,0), EBD15BI_MASK, PPCVLE, 0,    {CRS,B15}},
8412 {"e_beql",      EBD15BI(30,8,BO32T,CBEQ,1), EBD15BI_MASK, PPCVLE, 0,    {CRS,B15}},
8413 {"e_bso",       EBD15BI(30,8,BO32T,CBSO,0), EBD15BI_MASK, PPCVLE, 0,    {CRS,B15}},
8414 {"e_bsol",      EBD15BI(30,8,BO32T,CBSO,1), EBD15BI_MASK, PPCVLE, 0,    {CRS,B15}},
8415 {"e_bun",       EBD15BI(30,8,BO32T,CBSO,0), EBD15BI_MASK, PPCVLE, 0,    {CRS,B15}},
8416 {"e_bunl",      EBD15BI(30,8,BO32T,CBSO,1), EBD15BI_MASK, PPCVLE, 0,    {CRS,B15}},
8417 {"e_bns",       EBD15BI(30,8,BO32F,CBSO,0), EBD15BI_MASK, PPCVLE, 0,    {CRS,B15}},
8418 {"e_bnsl",      EBD15BI(30,8,BO32F,CBSO,1), EBD15BI_MASK, PPCVLE, 0,    {CRS,B15}},
8419 {"e_bnu",       EBD15BI(30,8,BO32F,CBSO,0), EBD15BI_MASK, PPCVLE, 0,    {CRS,B15}},
8420 {"e_bnul",      EBD15BI(30,8,BO32F,CBSO,1), EBD15BI_MASK, PPCVLE, 0,    {CRS,B15}},
8421 {"e_bc",        BD15(30,8,0),   BD15_MASK,      PPCVLE, 0,              {BO32, BI32, B15}},
8422 {"e_bcl",       BD15(30,8,1),   BD15_MASK,      PPCVLE, 0,              {BO32, BI32, B15}},
8423
8424 {"e_bf",        EBD15(30,8,BO32F,0), EBD15_MASK, PPCVLE, 0,             {BI32,B15}},
8425 {"e_bfl",       EBD15(30,8,BO32F,1), EBD15_MASK, PPCVLE, 0,             {BI32,B15}},
8426 {"e_bt",        EBD15(30,8,BO32T,0), EBD15_MASK, PPCVLE, 0,             {BI32,B15}},
8427 {"e_btl",       EBD15(30,8,BO32T,1), EBD15_MASK, PPCVLE, 0,             {BI32,B15}},
8428
8429 {"e_cmph",      X(31,14),       X_MASK,         PPCVLE, 0,              {CRD, RA, RB}},
8430 {"e_sc",        X(31,36),       XRTRA_MASK,     PPCVLE, 0,              {ELEV}},
8431 {"e_cmphl",     X(31,46),       X_MASK,         PPCVLE, 0,              {CRD, RA, RB}},
8432 {"e_crandc",    XL(31,129),     XL_MASK,        PPCVLE, 0,              {BT, BA, BB}},
8433 {"e_crnand",    XL(31,225),     XL_MASK,        PPCVLE, 0,              {BT, BA, BB}},
8434 {"e_crnot",     XL(31,33),      XL_MASK,        PPCVLE, 0,              {BT, BA, BBA}},
8435 {"e_crnor",     XL(31,33),      XL_MASK,        PPCVLE, 0,              {BT, BA, BB}},
8436 {"e_crclr",     XL(31,193),     XL_MASK,        PPCVLE, 0,              {BT, BAT, BBA}},
8437 {"e_crxor",     XL(31,193),     XL_MASK,        PPCVLE, 0,              {BT, BA, BB}},
8438 {"e_mcrf",      XL(31,16),      XL_MASK,        PPCVLE, 0,              {CRD, CR}},
8439 {"e_slwi",      EX(31,112),     EX_MASK,        PPCVLE, 0,              {RA, RS, SH}},
8440 {"e_slwi.",     EX(31,113),     EX_MASK,        PPCVLE, 0,              {RA, RS, SH}},
8441
8442 {"e_crand",     XL(31,257),     XL_MASK,        PPCVLE, 0,              {BT, BA, BB}},
8443
8444 {"e_rlw",       EX(31,560),     EX_MASK,        PPCVLE, 0,              {RA, RS, RB}},
8445 {"e_rlw.",      EX(31,561),     EX_MASK,        PPCVLE, 0,              {RA, RS, RB}},
8446
8447 {"e_crset",     XL(31,289),     XL_MASK,        PPCVLE, 0,              {BT, BAT, BBA}},
8448 {"e_creqv",     XL(31,289),     XL_MASK,        PPCVLE, 0,              {BT, BA, BB}},
8449
8450 {"e_rlwi",      EX(31,624),     EX_MASK,        PPCVLE, 0,              {RA, RS, SH}},
8451 {"e_rlwi.",     EX(31,625),     EX_MASK,        PPCVLE, 0,              {RA, RS, SH}},
8452
8453 {"e_crorc",     XL(31,417),     XL_MASK,        PPCVLE, 0,              {BT, BA, BB}},
8454
8455 {"e_crmove",    XL(31,449),     XL_MASK,        PPCVLE, 0,              {BT, BA, BBA}},
8456 {"e_cror",      XL(31,449),     XL_MASK,        PPCVLE, 0,              {BT, BA, BB}},
8457
8458 {"mtmas1",      XSPR(31,467,625), XSPR_MASK,    PPCVLE, 0,              {RS}},
8459
8460 {"e_srwi",      EX(31,1136),    EX_MASK,        PPCVLE, 0,              {RA, RS, SH}},
8461 {"e_srwi.",     EX(31,1137),    EX_MASK,        PPCVLE, 0,              {RA, RS, SH}},
8462
8463 {"se_lbz",      SD4(8),         SD4_MASK,       PPCVLE, 0,              {RZ, SE_SD, RX}},
8464
8465 {"se_stb",      SD4(9),         SD4_MASK,       PPCVLE, 0,              {RZ, SE_SD, RX}},
8466
8467 {"se_lhz",      SD4(10),        SD4_MASK,       PPCVLE, 0,              {RZ, SE_SDH, RX}},
8468
8469 {"se_sth",      SD4(11),        SD4_MASK,       PPCVLE, 0,              {RZ, SE_SDH, RX}},
8470
8471 {"se_lwz",      SD4(12),        SD4_MASK,       PPCVLE, 0,              {RZ, SE_SDW, RX}},
8472
8473 {"se_stw",      SD4(13),        SD4_MASK,       PPCVLE, 0,              {RZ, SE_SDW, RX}},
8474
8475 {"se_bge",      EBD8IO(28,0,0), EBD8IO3_MASK,   PPCVLE, 0,              {B8}},
8476 {"se_bnl",      EBD8IO(28,0,0), EBD8IO3_MASK,   PPCVLE, 0,              {B8}},
8477 {"se_ble",      EBD8IO(28,0,1), EBD8IO3_MASK,   PPCVLE, 0,              {B8}},
8478 {"se_bng",      EBD8IO(28,0,1), EBD8IO3_MASK,   PPCVLE, 0,              {B8}},
8479 {"se_bne",      EBD8IO(28,0,2), EBD8IO3_MASK,   PPCVLE, 0,              {B8}},
8480 {"se_bns",      EBD8IO(28,0,3), EBD8IO3_MASK,   PPCVLE, 0,              {B8}},
8481 {"se_bnu",      EBD8IO(28,0,3), EBD8IO3_MASK,   PPCVLE, 0,              {B8}},
8482 {"se_bf",       EBD8IO(28,0,0), EBD8IO2_MASK,   PPCVLE, 0,              {BI16, B8}},
8483 {"se_blt",      EBD8IO(28,1,0), EBD8IO3_MASK,   PPCVLE, 0,              {B8}},
8484 {"se_bgt",      EBD8IO(28,1,1), EBD8IO3_MASK,   PPCVLE, 0,              {B8}},
8485 {"se_beq",      EBD8IO(28,1,2), EBD8IO3_MASK,   PPCVLE, 0,              {B8}},
8486 {"se_bso",      EBD8IO(28,1,3), EBD8IO3_MASK,   PPCVLE, 0,              {B8}},
8487 {"se_bun",      EBD8IO(28,1,3), EBD8IO3_MASK,   PPCVLE, 0,              {B8}},
8488 {"se_bt",       EBD8IO(28,1,0), EBD8IO2_MASK,   PPCVLE, 0,              {BI16, B8}},
8489 {"se_bc",       BD8IO(28),      BD8IO_MASK,     PPCVLE, 0,              {BO16, BI16, B8}},
8490 {"se_b",        BD8(58,0,0),    BD8_MASK,       PPCVLE, 0,              {B8}},
8491 {"se_bl",       BD8(58,0,1),    BD8_MASK,       PPCVLE, 0,              {B8}},
8492 };
8493
8494 const int vle_num_opcodes =
8495   sizeof (vle_opcodes) / sizeof (vle_opcodes[0]);
8496 \f
8497 /* The macro table.  This is only used by the assembler.  */
8498
8499 /* The expressions of the form (-x ! 31) & (x | 31) have the value 0
8500    when x=0; 32-x when x is between 1 and 31; are negative if x is
8501    negative; and are 32 or more otherwise.  This is what you want
8502    when, for instance, you are emulating a right shift by a
8503    rotate-left-and-mask, because the underlying instructions support
8504    shifts of size 0 but not shifts of size 32.  By comparison, when
8505    extracting x bits from some word you want to use just 32-x, because
8506    the underlying instructions don't support extracting 0 bits but do
8507    support extracting the whole word (32 bits in this case).  */
8508
8509 const struct powerpc_macro powerpc_macros[] = {
8510 {"extldi",   4, PPC64,  "rldicr %0,%1,%3,(%2)-1"},
8511 {"extldi.",  4, PPC64,  "rldicr. %0,%1,%3,(%2)-1"},
8512 {"extrdi",   4, PPC64,  "rldicl %0,%1,((%2)+(%3))&((%2)+(%3)<>64),64-(%2)"},
8513 {"extrdi.",  4, PPC64,  "rldicl. %0,%1,((%2)+(%3))&((%2)+(%3)<>64),64-(%2)"},
8514 {"insrdi",   4, PPC64,  "rldimi %0,%1,64-((%2)+(%3)),%3"},
8515 {"insrdi.",  4, PPC64,  "rldimi. %0,%1,64-((%2)+(%3)),%3"},
8516 {"rotrdi",   3, PPC64,  "rldicl %0,%1,(-(%2)!63)&((%2)|63),0"},
8517 {"rotrdi.",  3, PPC64,  "rldicl. %0,%1,(-(%2)!63)&((%2)|63),0"},
8518 {"sldi",     3, PPC64,  "rldicr %0,%1,%2,63-(%2)"},
8519 {"sldi.",    3, PPC64,  "rldicr. %0,%1,%2,63-(%2)"},
8520 {"srdi",     3, PPC64,  "rldicl %0,%1,(-(%2)!63)&((%2)|63),%2"},
8521 {"srdi.",    3, PPC64,  "rldicl. %0,%1,(-(%2)!63)&((%2)|63),%2"},
8522 {"clrrdi",   3, PPC64,  "rldicr %0,%1,0,63-(%2)"},
8523 {"clrrdi.",  3, PPC64,  "rldicr. %0,%1,0,63-(%2)"},
8524 {"clrlsldi", 4, PPC64,  "rldic %0,%1,%3,(%2)-(%3)"},
8525 {"clrlsldi.",4, PPC64,  "rldic. %0,%1,%3,(%2)-(%3)"},
8526
8527 {"extlwi",   4, PPCCOM, "rlwinm %0,%1,%3,0,(%2)-1"},
8528 {"extlwi.",  4, PPCCOM, "rlwinm. %0,%1,%3,0,(%2)-1"},
8529 {"extrwi",   4, PPCCOM, "rlwinm %0,%1,((%2)+(%3))&((%2)+(%3)<>32),32-(%2),31"},
8530 {"extrwi.",  4, PPCCOM, "rlwinm. %0,%1,((%2)+(%3))&((%2)+(%3)<>32),32-(%2),31"},
8531 {"inslwi",   4, PPCCOM, "rlwimi %0,%1,(-(%3)!31)&((%3)|31),%3,(%2)+(%3)-1"},
8532 {"inslwi.",  4, PPCCOM, "rlwimi. %0,%1,(-(%3)!31)&((%3)|31),%3,(%2)+(%3)-1"},
8533 {"insrwi",   4, PPCCOM, "rlwimi %0,%1,32-((%2)+(%3)),%3,(%2)+(%3)-1"},
8534 {"insrwi.",  4, PPCCOM, "rlwimi. %0,%1,32-((%2)+(%3)),%3,(%2)+(%3)-1"},
8535 {"rotrwi",   3, PPCCOM, "rlwinm %0,%1,(-(%2)!31)&((%2)|31),0,31"},
8536 {"rotrwi.",  3, PPCCOM, "rlwinm. %0,%1,(-(%2)!31)&((%2)|31),0,31"},
8537 {"slwi",     3, PPCCOM, "rlwinm %0,%1,%2,0,31-(%2)"},
8538 {"sli",      3, PWRCOM, "rlinm %0,%1,%2,0,31-(%2)"},
8539 {"slwi.",    3, PPCCOM, "rlwinm. %0,%1,%2,0,31-(%2)"},
8540 {"sli.",     3, PWRCOM, "rlinm. %0,%1,%2,0,31-(%2)"},
8541 {"srwi",     3, PPCCOM, "rlwinm %0,%1,(-(%2)!31)&((%2)|31),%2,31"},
8542 {"sri",      3, PWRCOM, "rlinm %0,%1,(-(%2)!31)&((%2)|31),%2,31"},
8543 {"srwi.",    3, PPCCOM, "rlwinm. %0,%1,(-(%2)!31)&((%2)|31),%2,31"},
8544 {"sri.",     3, PWRCOM, "rlinm. %0,%1,(-(%2)!31)&((%2)|31),%2,31"},
8545 {"clrrwi",   3, PPCCOM, "rlwinm %0,%1,0,0,31-(%2)"},
8546 {"clrrwi.",  3, PPCCOM, "rlwinm. %0,%1,0,0,31-(%2)"},
8547 {"clrlslwi", 4, PPCCOM, "rlwinm %0,%1,%3,(%2)-(%3),31-(%3)"},
8548 {"clrlslwi.",4, PPCCOM, "rlwinm. %0,%1,%3,(%2)-(%3),31-(%3)"},
8549
8550 {"e_extlwi", 4, PPCVLE, "e_rlwinm %0,%1,%3,0,(%2)-1"},
8551 {"e_extrwi", 4, PPCVLE, "e_rlwinm %0,%1,((%2)+(%3))&((%2)+(%3)<>32),32-(%2),31"},
8552 {"e_inslwi", 4, PPCVLE, "e_rlwimi %0,%1,(-(%3)!31)&((%3)|31),%3,(%2)+(%3)-1"},
8553 {"e_insrwi", 4, PPCVLE, "e_rlwimi %0,%1,32-((%2)+(%3)),%3,(%2)+(%3)-1"},
8554 {"e_rotlwi", 3, PPCVLE, "e_rlwinm %0,%1,%2,0,31"},
8555 {"e_rotrwi", 3, PPCVLE, "e_rlwinm %0,%1,(-(%2)!31)&((%2)|31),0,31"},
8556 {"e_slwi",   3, PPCVLE, "e_rlwinm %0,%1,%2,0,31-(%2)"},
8557 {"e_srwi",   3, PPCVLE, "e_rlwinm %0,%1,(-(%2)!31)&((%2)|31),%2,31"},
8558 {"e_clrlwi", 3, PPCVLE, "e_rlwinm %0,%1,0,%2,31"},
8559 {"e_clrrwi", 3, PPCVLE, "e_rlwinm %0,%1,0,0,31-(%2)"},
8560 {"e_clrlslwi",4, PPCVLE, "e_rlwinm %0,%1,%3,(%2)-(%3),31-(%3)"},
8561
8562 /* old SPE instructions have new names with the same opcodes */
8563 {"evsadd",      3, PPCSPE|PPCVLE, "efsadd %0,%1,%2"},
8564 {"evssub",      3, PPCSPE|PPCVLE, "efssub %0,%1,%2"},
8565 {"evsabs",      2, PPCSPE|PPCVLE, "efsabs %0,%1"},
8566 {"evsnabs",     2, PPCSPE|PPCVLE, "efsnabs %0,%1"},
8567 {"evsneg",      2, PPCSPE|PPCVLE, "efsneg %0,%1"},
8568 {"evsmul",      3, PPCSPE|PPCVLE, "efsmul %0,%1,%2"},
8569 {"evsdiv",      3, PPCSPE|PPCVLE, "efsdiv %0,%1,%2"},
8570 {"evscmpgt",    3, PPCSPE|PPCVLE, "efscmpgt %0,%1,%2"},
8571 {"evsgmplt",    3, PPCSPE|PPCVLE, "efscmplt %0,%1,%2"},
8572 {"evsgmpeq",    3, PPCSPE|PPCVLE, "efscmpeq %0,%1,%2"},
8573 {"evscfui",     2, PPCSPE|PPCVLE, "efscfui %0,%1"},
8574 {"evscfsi",     2, PPCSPE|PPCVLE, "efscfsi %0,%1"},
8575 {"evscfuf",     2, PPCSPE|PPCVLE, "efscfuf %0,%1"},
8576 {"evscfsf",     2, PPCSPE|PPCVLE, "efscfsf %0,%1"},
8577 {"evsctui",     2, PPCSPE|PPCVLE, "efsctui %0,%1"},
8578 {"evsctsi",     2, PPCSPE|PPCVLE, "efsctsi %0,%1"},
8579 {"evsctuf",     2, PPCSPE|PPCVLE, "efsctuf %0,%1"},
8580 {"evsctsf",     2, PPCSPE|PPCVLE, "efsctsf %0,%1"},
8581 {"evsctuiz",    2, PPCSPE|PPCVLE, "efsctuiz %0,%1"},
8582 {"evsctsiz",    2, PPCSPE|PPCVLE, "efsctsiz %0,%1"},
8583 {"evststgt",    3, PPCSPE|PPCVLE, "efststgt %0,%1,%2"},
8584 {"evststlt",    3, PPCSPE|PPCVLE, "efststlt %0,%1,%2"},
8585 {"evststeq",    3, PPCSPE|PPCVLE, "efststeq %0,%1,%2"},
8586
8587 /* SPE2 instructions which just are mapped to SPE2 */
8588 {"evdotphsssi",  3, PPCSPE2, "evdotphssmi %0,%1,%2"},
8589 {"evdotphsssia", 3, PPCSPE2, "evdotphssmia %0,%1,%2"},
8590 {"evdotpwsssi",  3, PPCSPE2, "evdotpwssmi %0,%1,%2"},
8591 {"evdotpwsssia", 3, PPCSPE2, "evdotpwssmia %0,%1,%2"}
8592 };
8593
8594 const int powerpc_num_macros =
8595   sizeof (powerpc_macros) / sizeof (powerpc_macros[0]);
8596
8597 /* SPE v2 instruction set from SPE2PIM Rev. 2 08/2011 */
8598 const struct powerpc_opcode spe2_opcodes[] = {
8599 {"evdotpwcssi",           VX (4, 128),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8600 {"evdotpwcsmi",           VX (4, 129),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8601 {"evdotpwcssfr",          VX (4, 130),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8602 {"evdotpwcssf",           VX (4, 131),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8603 {"evdotpwgasmf",          VX (4, 136),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8604 {"evdotpwxgasmf",         VX (4, 137),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8605 {"evdotpwgasmfr",         VX (4, 138),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8606 {"evdotpwxgasmfr",        VX (4, 139),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8607 {"evdotpwgssmf",          VX (4, 140),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8608 {"evdotpwxgssmf",         VX (4, 141),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8609 {"evdotpwgssmfr",         VX (4, 142),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8610 {"evdotpwxgssmfr",        VX (4, 143),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8611 {"evdotpwcssiaaw3",       VX (4, 144),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8612 {"evdotpwcsmiaaw3",       VX (4, 145),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8613 {"evdotpwcssfraaw3",      VX (4, 146),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8614 {"evdotpwcssfaaw3",       VX (4, 147),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8615 {"evdotpwgasmfaa3",       VX (4, 152),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8616 {"evdotpwxgasmfaa3",      VX (4, 153),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8617 {"evdotpwgasmfraa3",      VX (4, 154),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8618 {"evdotpwxgasmfraa3",     VX (4, 155),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8619 {"evdotpwgssmfaa3",       VX (4, 156),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8620 {"evdotpwxgssmfaa3",      VX (4, 157),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8621 {"evdotpwgssmfraa3",      VX (4, 158),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8622 {"evdotpwxgssmfraa3",     VX (4, 159),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8623 {"evdotpwcssia",          VX (4, 160),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8624 {"evdotpwcsmia",          VX (4, 161),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8625 {"evdotpwcssfra",         VX (4, 162),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8626 {"evdotpwcssfa",          VX (4, 163),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8627 {"evdotpwgasmfa",         VX (4, 168),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8628 {"evdotpwxgasmfa",        VX (4, 169),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8629 {"evdotpwgasmfra",        VX (4, 170),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8630 {"evdotpwxgasmfra",       VX (4, 171),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8631 {"evdotpwgssmfa",         VX (4, 172),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8632 {"evdotpwxgssmfa",        VX (4, 173),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8633 {"evdotpwgssmfra",        VX (4, 174),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8634 {"evdotpwxgssmfra",       VX (4, 175),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8635 {"evdotpwcssiaaw",        VX (4, 176),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8636 {"evdotpwcsmiaaw",        VX (4, 177),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8637 {"evdotpwcssfraaw",       VX (4, 178),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8638 {"evdotpwcssfaaw",        VX (4, 179),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8639 {"evdotpwgasmfaa",        VX (4, 184),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8640 {"evdotpwxgasmfaa",       VX (4, 185),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8641 {"evdotpwgasmfraa",       VX (4, 186),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8642 {"evdotpwxgasmfraa",      VX (4, 187),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8643 {"evdotpwgssmfaa",        VX (4, 188),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8644 {"evdotpwxgssmfaa",       VX (4, 189),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8645 {"evdotpwgssmfraa",       VX (4, 190),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8646 {"evdotpwxgssmfraa",      VX (4, 191),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8647 {"evdotphihcssi",         VX (4, 256),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8648 {"evdotplohcssi",         VX (4, 257),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8649 {"evdotphihcssf",         VX (4, 258),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8650 {"evdotplohcssf",         VX (4, 259),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8651 {"evdotphihcsmi",         VX (4, 264),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8652 {"evdotplohcsmi",         VX (4, 265),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8653 {"evdotphihcssfr",        VX (4, 266),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8654 {"evdotplohcssfr",        VX (4, 267),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8655 {"evdotphihcssiaaw3",     VX (4, 272),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8656 {"evdotplohcssiaaw3",     VX (4, 273),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8657 {"evdotphihcssfaaw3",     VX (4, 274),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8658 {"evdotplohcssfaaw3",     VX (4, 275),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8659 {"evdotphihcsmiaaw3",     VX (4, 280),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8660 {"evdotplohcsmiaaw3",     VX (4, 281),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8661 {"evdotphihcssfraaw3",    VX (4, 282),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8662 {"evdotplohcssfraaw3",    VX (4, 283),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8663 {"evdotphihcssia",        VX (4, 288),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8664 {"evdotplohcssia",        VX (4, 289),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8665 {"evdotphihcssfa",        VX (4, 290),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8666 {"evdotplohcssfa",        VX (4, 291),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8667 {"evdotphihcsmia",        VX (4, 296),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8668 {"evdotplohcsmia",        VX (4, 297),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8669 {"evdotphihcssfra",       VX (4, 298),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8670 {"evdotplohcssfra",       VX (4, 299),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8671 {"evdotphihcssiaaw",      VX (4, 304),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8672 {"evdotplohcssiaaw",      VX (4, 305),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8673 {"evdotphihcssfaaw",      VX (4, 306),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8674 {"evdotplohcssfaaw",      VX (4, 307),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8675 {"evdotphihcsmiaaw",      VX (4, 312),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8676 {"evdotplohcsmiaaw",      VX (4, 313),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8677 {"evdotphihcssfraaw",     VX (4, 314),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8678 {"evdotplohcssfraaw",     VX (4, 315),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8679 {"evdotphausi",           VX (4, 320),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8680 {"evdotphassi",           VX (4, 321),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8681 {"evdotphasusi",          VX (4, 322),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8682 {"evdotphassf",           VX (4, 323),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8683 {"evdotphsssf",           VX (4, 327),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8684 {"evdotphaumi",           VX (4, 328),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8685 {"evdotphasmi",           VX (4, 329),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8686 {"evdotphasumi",          VX (4, 330),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8687 {"evdotphassfr",          VX (4, 331),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8688 {"evdotphssmi",           VX (4, 333),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8689 {"evdotphsssfr",          VX (4, 335),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8690 {"evdotphausiaaw3",       VX (4, 336),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8691 {"evdotphassiaaw3",       VX (4, 337),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8692 {"evdotphasusiaaw3",      VX (4, 338),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8693 {"evdotphassfaaw3",       VX (4, 339),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8694 {"evdotphsssiaaw3",       VX (4, 341),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8695 {"evdotphsssfaaw3",       VX (4, 343),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8696 {"evdotphaumiaaw3",       VX (4, 344),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8697 {"evdotphasmiaaw3",       VX (4, 345),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8698 {"evdotphasumiaaw3",      VX (4, 346),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8699 {"evdotphassfraaw3",      VX (4, 347),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8700 {"evdotphssmiaaw3",       VX (4, 349),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8701 {"evdotphsssfraaw3",      VX (4, 351),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8702 {"evdotphausia",          VX (4, 352),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8703 {"evdotphassia",          VX (4, 353),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8704 {"evdotphasusia",         VX (4, 354),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8705 {"evdotphassfa",          VX (4, 355),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8706 {"evdotphsssfa",          VX (4, 359),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8707 {"evdotphaumia",          VX (4, 360),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8708 {"evdotphasmia",          VX (4, 361),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8709 {"evdotphasumia",         VX (4, 362),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8710 {"evdotphassfra",         VX (4, 363),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8711 {"evdotphssmia",          VX (4, 365),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8712 {"evdotphsssfra",         VX (4, 367),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8713 {"evdotphausiaaw",        VX (4, 368),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8714 {"evdotphassiaaw",        VX (4, 369),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8715 {"evdotphasusiaaw",       VX (4, 370),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8716 {"evdotphassfaaw",        VX (4, 371),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8717 {"evdotphsssiaaw",        VX (4, 373),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8718 {"evdotphsssfaaw",        VX (4, 375),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8719 {"evdotphaumiaaw",        VX (4, 376),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8720 {"evdotphasmiaaw",        VX (4, 377),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8721 {"evdotphasumiaaw",       VX (4, 378),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8722 {"evdotphassfraaw",       VX (4, 379),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8723 {"evdotphssmiaaw",        VX (4, 381),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8724 {"evdotphsssfraaw",       VX (4, 383),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8725 {"evdotp4hgaumi",         VX (4, 384),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8726 {"evdotp4hgasmi",         VX (4, 385),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8727 {"evdotp4hgasumi",        VX (4, 386),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8728 {"evdotp4hgasmf",         VX (4, 387),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8729 {"evdotp4hgssmi",         VX (4, 388),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8730 {"evdotp4hgssmf",         VX (4, 389),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8731 {"evdotp4hxgasmi",        VX (4, 390),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8732 {"evdotp4hxgasmf",        VX (4, 391),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8733 {"evdotpbaumi",           VX (4, 392),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8734 {"evdotpbasmi",           VX (4, 393),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8735 {"evdotpbasumi",          VX (4, 394),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8736 {"evdotp4hxgssmi",        VX (4, 398),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8737 {"evdotp4hxgssmf",        VX (4, 399),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8738 {"evdotp4hgaumiaa3",      VX (4, 400),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8739 {"evdotp4hgasmiaa3",      VX (4, 401),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8740 {"evdotp4hgasumiaa3",     VX (4, 402),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8741 {"evdotp4hgasmfaa3",      VX (4, 403),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8742 {"evdotp4hgssmiaa3",      VX (4, 404),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8743 {"evdotp4hgssmfaa3",      VX (4, 405),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8744 {"evdotp4hxgasmiaa3",     VX (4, 406),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8745 {"evdotp4hxgasmfaa3",     VX (4, 407),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8746 {"evdotpbaumiaaw3",       VX (4, 408),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8747 {"evdotpbasmiaaw3",       VX (4, 409),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8748 {"evdotpbasumiaaw3",      VX (4, 410),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8749 {"evdotp4hxgssmiaa3",     VX (4, 414),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8750 {"evdotp4hxgssmfaa3",     VX (4, 415),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8751 {"evdotp4hgaumia",        VX (4, 416),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8752 {"evdotp4hgasmia",        VX (4, 417),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8753 {"evdotp4hgasumia",       VX (4, 418),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8754 {"evdotp4hgasmfa",        VX (4, 419),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8755 {"evdotp4hgssmia",        VX (4, 420),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8756 {"evdotp4hgssmfa",        VX (4, 421),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8757 {"evdotp4hxgasmia",       VX (4, 422),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8758 {"evdotp4hxgasmfa",       VX (4, 423),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8759 {"evdotpbaumia",          VX (4, 424),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8760 {"evdotpbasmia",          VX (4, 425),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8761 {"evdotpbasumia",         VX (4, 426),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8762 {"evdotp4hxgssmia",       VX (4, 430),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8763 {"evdotp4hxgssmfa",       VX (4, 431),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8764 {"evdotp4hgaumiaa",       VX (4, 432),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8765 {"evdotp4hgasmiaa",       VX (4, 433),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8766 {"evdotp4hgasumiaa",      VX (4, 434),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8767 {"evdotp4hgasmfaa",       VX (4, 435),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8768 {"evdotp4hgssmiaa",       VX (4, 436),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8769 {"evdotp4hgssmfaa",       VX (4, 437),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8770 {"evdotp4hxgasmiaa",      VX (4, 438),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8771 {"evdotp4hxgasmfaa",      VX (4, 439),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8772 {"evdotpbaumiaaw",        VX (4, 440),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8773 {"evdotpbasmiaaw",        VX (4, 441),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8774 {"evdotpbasumiaaw",       VX (4, 442),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8775 {"evdotp4hxgssmiaa",      VX (4, 446),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8776 {"evdotp4hxgssmfaa",      VX (4, 447),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8777 {"evdotpwausi",           VX (4, 448),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8778 {"evdotpwassi",           VX (4, 449),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8779 {"evdotpwasusi",          VX (4, 450),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8780 {"evdotpwaumi",           VX (4, 456),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8781 {"evdotpwasmi",           VX (4, 457),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8782 {"evdotpwasumi",          VX (4, 458),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8783 {"evdotpwssmi",           VX (4, 461),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8784 {"evdotpwausiaa3",        VX (4, 464),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8785 {"evdotpwassiaa3",        VX (4, 465),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8786 {"evdotpwasusiaa3",       VX (4, 466),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8787 {"evdotpwsssiaa3",        VX (4, 469),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8788 {"evdotpwaumiaa3",        VX (4, 472),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8789 {"evdotpwasmiaa3",        VX (4, 473),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8790 {"evdotpwasumiaa3",       VX (4, 474),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8791 {"evdotpwssmiaa3",        VX (4, 477),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8792 {"evdotpwausia",          VX (4, 480),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8793 {"evdotpwassia",          VX (4, 481),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8794 {"evdotpwasusia",         VX (4, 482),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8795 {"evdotpwaumia",          VX (4, 488),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8796 {"evdotpwasmia",          VX (4, 489),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8797 {"evdotpwasumia",         VX (4, 490),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8798 {"evdotpwssmia",          VX (4, 493),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8799 {"evdotpwausiaa",         VX (4, 496),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8800 {"evdotpwassiaa",         VX (4, 497),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8801 {"evdotpwasusiaa",        VX (4, 498),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8802 {"evdotpwsssiaa",         VX (4, 501),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8803 {"evdotpwaumiaa",         VX (4, 504),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8804 {"evdotpwasmiaa",         VX (4, 505),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8805 {"evdotpwasumiaa",        VX (4, 506),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8806 {"evdotpwssmiaa",         VX (4, 509),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8807 {"evaddib",               VX (4, 515),          VX_MASK,                PPCSPE2, 0, {RD, RB, UIMM}},
8808 {"evaddih",               VX (4, 513),          VX_MASK,                PPCSPE2, 0, {RD, RB, UIMM}},
8809 {"evsubifh",              VX (4, 517),          VX_MASK,                PPCSPE2, 0, {RD, UIMM, RB}},
8810 {"evsubifb",              VX (4, 519),          VX_MASK,                PPCSPE2, 0, {RD, UIMM, RB}},
8811 {"evabsb",                VX_RB_CONST(4, 520, 2),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8812 {"evabsh",                VX_RB_CONST(4, 520, 4),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8813 {"evabsd",                VX_RB_CONST(4, 520, 6),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8814 {"evabss",                VX_RB_CONST(4, 520, 8),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8815 {"evabsbs",               VX_RB_CONST(4, 520, 10), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8816 {"evabshs",               VX_RB_CONST(4, 520, 12), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8817 {"evabsds",               VX_RB_CONST(4, 520, 14), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8818 {"evnegwo",               VX_RB_CONST(4, 521, 1),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8819 {"evnegb",                VX_RB_CONST(4, 521, 2),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8820 {"evnegbo",               VX_RB_CONST(4, 521, 3),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8821 {"evnegh",                VX_RB_CONST(4, 521, 4),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8822 {"evnegho",               VX_RB_CONST(4, 521, 5),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8823 {"evnegd",                VX_RB_CONST(4, 521, 6),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8824 {"evnegs",                VX_RB_CONST(4, 521, 8),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8825 {"evnegwos",              VX_RB_CONST(4, 521, 9),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8826 {"evnegbs",               VX_RB_CONST(4, 521, 10), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8827 {"evnegbos",              VX_RB_CONST(4, 521, 11), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8828 {"evneghs",               VX_RB_CONST(4, 521, 12), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8829 {"evneghos",              VX_RB_CONST(4, 521, 13), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8830 {"evnegds",               VX_RB_CONST(4, 521, 14), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8831 {"evextzb",               VX_RB_CONST(4, 522, 1),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8832 {"evextsbh",              VX_RB_CONST(4, 522, 4),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8833 {"evextsw",               VX_RB_CONST(4, 523, 6),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8834 {"evrndwh",               VX_RB_CONST(4, 524, 0),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8835 {"evrndhb",               VX_RB_CONST(4, 524, 4),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8836 {"evrnddw",               VX_RB_CONST(4, 524, 6),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8837 {"evrndwhus",             VX_RB_CONST(4, 524, 8),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8838 {"evrndwhss",             VX_RB_CONST(4, 524, 9),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8839 {"evrndhbus",             VX_RB_CONST(4, 524, 12), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8840 {"evrndhbss",             VX_RB_CONST(4, 524, 13), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8841 {"evrnddwus",             VX_RB_CONST(4, 524, 14), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8842 {"evrnddwss",             VX_RB_CONST(4, 524, 15), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8843 {"evrndwnh",              VX_RB_CONST(4, 524, 16), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8844 {"evrndhnb",              VX_RB_CONST(4, 524, 20), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8845 {"evrnddnw",              VX_RB_CONST(4, 524, 22), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8846 {"evrndwnhus",            VX_RB_CONST(4, 524, 24), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8847 {"evrndwnhss",            VX_RB_CONST(4, 524, 25), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8848 {"evrndhnbus",            VX_RB_CONST(4, 524, 28), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8849 {"evrndhnbss",            VX_RB_CONST(4, 524, 29), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8850 {"evrnddnwus",            VX_RB_CONST(4, 524, 30), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8851 {"evrnddnwss",            VX_RB_CONST(4, 524, 31), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8852 {"evcntlzh",              VX_RB_CONST(4, 525, 4),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8853 {"evcntlsh",              VX_RB_CONST(4, 526, 4),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8854 {"evpopcntb",             VX_RB_CONST(4, 526, 26), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8855 {"circinc",               VX (4, 528),             VX_MASK,             PPCSPE2, 0, {RD, RA, RB}},
8856 {"evunpkhibui",           VX_RB_CONST(4, 540, 0),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8857 {"evunpkhibsi",           VX_RB_CONST(4, 540, 1),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8858 {"evunpkhihui",           VX_RB_CONST(4, 540, 2),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8859 {"evunpkhihsi",           VX_RB_CONST(4, 540, 3),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8860 {"evunpklobui",           VX_RB_CONST(4, 540, 4),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8861 {"evunpklobsi",           VX_RB_CONST(4, 540, 5),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8862 {"evunpklohui",           VX_RB_CONST(4, 540, 6),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8863 {"evunpklohsi",           VX_RB_CONST(4, 540, 7),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8864 {"evunpklohf",            VX_RB_CONST(4, 540, 8),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8865 {"evunpkhihf",            VX_RB_CONST(4, 540, 9),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8866 {"evunpklowgsf",          VX_RB_CONST(4, 540, 12), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8867 {"evunpkhiwgsf",          VX_RB_CONST(4, 540, 13), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8868 {"evsatsduw",             VX_RB_CONST(4, 540, 16), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8869 {"evsatsdsw",             VX_RB_CONST(4, 540, 17), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8870 {"evsatshub",             VX_RB_CONST(4, 540, 18), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8871 {"evsatshsb",             VX_RB_CONST(4, 540, 19), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8872 {"evsatuwuh",             VX_RB_CONST(4, 540, 20), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8873 {"evsatswsh",             VX_RB_CONST(4, 540, 21), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8874 {"evsatswuh",             VX_RB_CONST(4, 540, 22), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8875 {"evsatuhub",             VX_RB_CONST(4, 540, 23), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8876 {"evsatuduw",             VX_RB_CONST(4, 540, 24), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8877 {"evsatuwsw",             VX_RB_CONST(4, 540, 25), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8878 {"evsatshuh",             VX_RB_CONST(4, 540, 26), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8879 {"evsatuhsh",             VX_RB_CONST(4, 540, 27), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8880 {"evsatswuw",             VX_RB_CONST(4, 540, 28), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8881 {"evsatswgsdf",           VX_RB_CONST(4, 540, 29), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8882 {"evsatsbub",             VX_RB_CONST(4, 540, 30), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8883 {"evsatubsb",             VX_RB_CONST(4, 540, 31), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8884 {"evmaxhpuw",             VX_RB_CONST(4, 541, 0),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8885 {"evmaxhpsw",             VX_RB_CONST(4, 541, 1),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8886 {"evmaxbpuh",             VX_RB_CONST(4, 541, 4),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8887 {"evmaxbpsh",             VX_RB_CONST(4, 541, 5),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8888 {"evmaxwpud",             VX_RB_CONST(4, 541, 6),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8889 {"evmaxwpsd",             VX_RB_CONST(4, 541, 7),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8890 {"evminhpuw",             VX_RB_CONST(4, 541, 8),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8891 {"evminhpsw",             VX_RB_CONST(4, 541, 9),  VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8892 {"evminbpuh",             VX_RB_CONST(4, 541, 12), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8893 {"evminbpsh",             VX_RB_CONST(4, 541, 13), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8894 {"evminwpud",             VX_RB_CONST(4, 541, 14), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8895 {"evminwpsd",             VX_RB_CONST(4, 541, 15), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
8896 {"evmaxmagws",            VX (4, 543),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8897 {"evsl",                  VX (4, 549),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8898 {"evsli",                 VX (4, 551),          VX_MASK,                PPCSPE2, 0, {RD, RA, EVUIMM}},
8899 {"evsplatie",             VX_RB_CONST (4, 553, 1),  VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8900 {"evsplatib",             VX_RB_CONST (4, 553, 2),  VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8901 {"evsplatibe",            VX_RB_CONST (4, 553, 3),  VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8902 {"evsplatih",             VX_RB_CONST (4, 553, 4),  VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8903 {"evsplatihe",            VX_RB_CONST (4, 553, 5),  VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8904 {"evsplatid",             VX_RB_CONST (4, 553, 6),  VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8905 {"evsplatia",             VX_RB_CONST (4, 553, 16), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8906 {"evsplatiea",            VX_RB_CONST (4, 553, 17), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8907 {"evsplatiba",            VX_RB_CONST (4, 553, 18), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8908 {"evsplatibea",           VX_RB_CONST (4, 553, 19), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8909 {"evsplatiha",            VX_RB_CONST (4, 553, 20), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8910 {"evsplatihea",           VX_RB_CONST (4, 553, 21), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8911 {"evsplatida",            VX_RB_CONST (4, 553, 22), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8912 {"evsplatfio",            VX_RB_CONST (4, 555, 1),  VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8913 {"evsplatfib",            VX_RB_CONST (4, 555, 2),  VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8914 {"evsplatfibo",           VX_RB_CONST (4, 555, 3),  VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8915 {"evsplatfih",            VX_RB_CONST (4, 555, 4),  VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8916 {"evsplatfiho",           VX_RB_CONST (4, 555, 5),  VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8917 {"evsplatfid",            VX_RB_CONST (4, 555, 6),  VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8918 {"evsplatfia",            VX_RB_CONST (4, 555, 16), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8919 {"evsplatfioa",           VX_RB_CONST (4, 555, 17), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8920 {"evsplatfiba",           VX_RB_CONST (4, 555, 18), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8921 {"evsplatfiboa",          VX_RB_CONST (4, 555, 19), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8922 {"evsplatfiha",           VX_RB_CONST (4, 555, 20), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8923 {"evsplatfihoa",          VX_RB_CONST (4, 555, 21), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8924 {"evsplatfida",           VX_RB_CONST (4, 555, 22), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, SIMM}},
8925 {"evcmpgtdu",             VX_SPE_CRFD (4, 560, 1), VX_SPE_CRFD_MASK,    PPCSPE2, 0, {CRFD, RA, RB}},
8926 {"evcmpgtds",             VX_SPE_CRFD (4, 561, 1), VX_SPE_CRFD_MASK,    PPCSPE2, 0, {CRFD, RA, RB}},
8927 {"evcmpltdu",             VX_SPE_CRFD (4, 562, 1), VX_SPE_CRFD_MASK,    PPCSPE2, 0, {CRFD, RA, RB}},
8928 {"evcmpltds",             VX_SPE_CRFD (4, 563, 1), VX_SPE_CRFD_MASK,    PPCSPE2, 0, {CRFD, RA, RB}},
8929 {"evcmpeqd",              VX_SPE_CRFD (4, 564, 1), VX_SPE_CRFD_MASK,    PPCSPE2, 0, {CRFD, RA, RB}},
8930 {"evswapbhilo",           VX (4, 568),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8931 {"evswapblohi",           VX (4, 569),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8932 {"evswaphhilo",           VX (4, 570),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8933 {"evswaphlohi",           VX (4, 571),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8934 {"evswaphe",              VX (4, 572),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8935 {"evswaphhi",             VX (4, 573),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8936 {"evswaphlo",             VX (4, 574),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8937 {"evswapho",              VX (4, 575),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8938 {"evinsb",                VX (4, 584),          VX_MASK_DDD,            PPCSPE2, 0, {RD, RA, DDD, BBB}},
8939 {"evxtrb",                VX (4, 586),          VX_MASK_DDD,            PPCSPE2, 0, {RD, RA, DDD, BBB}},
8940 {"evsplath",              VX_SPE2_HH (4, 588, 0, 0), VX_SPE2_HH_MASK,   PPCSPE2, 0, {RD, RA, HH}},
8941 {"evsplatb",              VX_SPE2_SPLATB (4, 588, 2), VX_SPE2_SPLATB_MASK, PPCSPE2, 0, {RD, RA, BBB}},
8942 {"evinsh",                VX_SPE2_DDHH (4, 589, 0), VX_SPE2_DDHH_MASK,  PPCSPE2, 0, {RD, RA, DD, HH}},
8943 {"evclrbe",               VX_SPE2_CLR (4, 590, 0), VX_SPE2_CLR_MASK,    PPCSPE2, 0, {RD, RA, MMMM}},
8944 {"evclrbo",               VX_SPE2_CLR (4, 590, 1), VX_SPE2_CLR_MASK,    PPCSPE2, 0, {RD, RA, MMMM}},
8945 {"evclrh",                VX_SPE2_CLR (4, 591, 1), VX_SPE2_CLR_MASK,    PPCSPE2, 0, {RD, RA, MMMM}},
8946 {"evxtrh",                VX_SPE2_DDHH (4, 591, 0), VX_SPE2_DDHH_MASK,  PPCSPE2, 0, {RD, RA, DD, HH}},
8947 {"evselbitm0",            VX (4, 592),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8948 {"evselbitm1",            VX (4, 593),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8949 {"evselbit",              VX (4, 594),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8950 {"evperm",                VX (4, 596),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8951 {"evperm2",               VX (4, 597),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8952 {"evperm3",               VX (4, 598),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8953 {"evxtrd",                VX (4, 600),          VX_OFF_SPE2_MASK,       PPCSPE2, 0, {RD, RA, RB, VX_OFF_SPE2}},
8954 {"evsrbu",                VX (4, 608),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8955 {"evsrbs",                VX (4, 609),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8956 {"evsrbiu",               VX (4, 610),          VX_MASK,                PPCSPE2, 0, {RD, RA, EVUIMM_LT8}},
8957 {"evsrbis",               VX (4, 611),          VX_MASK,                PPCSPE2, 0, {RD, RA, EVUIMM_LT8}},
8958 {"evslb",                 VX (4, 612),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8959 {"evrlb",                 VX (4, 613),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8960 {"evslbi",                VX (4, 614),          VX_MASK,                PPCSPE2, 0, {RD, RA, EVUIMM_LT8}},
8961 {"evrlbi",                VX (4, 615),          VX_MASK,                PPCSPE2, 0, {RD, RA, EVUIMM_LT8}},
8962 {"evsrhu",                VX (4, 616),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8963 {"evsrhs",                VX (4, 617),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8964 {"evsrhiu",               VX (4, 618),          VX_MASK,                PPCSPE2, 0, {RD, RA, EVUIMM_LT16}},
8965 {"evsrhis",               VX (4, 619),          VX_MASK,                PPCSPE2, 0, {RD, RA, EVUIMM_LT16}},
8966 {"evslh",                 VX (4, 620),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8967 {"evrlh",                 VX (4, 621),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8968 {"evslhi",                VX (4, 622),          VX_MASK,                PPCSPE2, 0, {RD, RA, EVUIMM_LT16}},
8969 {"evrlhi",                VX (4, 623),          VX_MASK,                PPCSPE2, 0, {RD, RA, EVUIMM_LT16}},
8970 {"evsru",                 VX (4, 624),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8971 {"evsrs",                 VX (4, 625),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8972 {"evsriu",                VX (4, 626),          VX_MASK,                PPCSPE2, 0, {RD, RA, EVUIMM}},
8973 {"evsris",                VX (4, 627),          VX_MASK,                PPCSPE2, 0, {RD, RA, EVUIMM}},
8974 {"evlvsl",                VX (4, 628),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8975 {"evlvsr",                VX (4, 629),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8976 {"evsroiu",               VX_SPE2_OCTET (4, 631, 0), VX_SPE2_OCTET_MASK, PPCSPE2, 0, {RD, RA, NNN}},
8977 {"evsrois",               VX_SPE2_OCTET (4, 631, 1), VX_SPE2_OCTET_MASK, PPCSPE2, 0, {RD, RA, NNN}},
8978 {"evsloi",                VX_SPE2_OCTET (4, 631, 2), VX_SPE2_OCTET_MASK, PPCSPE2, 0, {RD, RA, NNN}},
8979 {"evldbx",                VX (4, 774),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8980 {"evldb",                 VX (4, 775),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_8, RA}},
8981 {"evlhhsplathx",          VX (4, 778),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8982 {"evlhhsplath",           VX (4, 779),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_2, RA}},
8983 {"evlwbsplatwx",          VX (4, 786),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8984 {"evlwbsplatw",           VX (4, 787),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_4, RA}},
8985 {"evlwhsplatwx",          VX (4, 794),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8986 {"evlwhsplatw",           VX (4, 795),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_4, RA}},
8987 {"evlbbsplatbx",          VX (4, 798),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8988 {"evlbbsplatb",           VX (4, 799),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_1, RA}},
8989 {"evstdbx",               VX (4, 806),          VX_MASK,                PPCSPE2, 0, {RS, RA, RB}},
8990 {"evstdb",                VX (4, 807),          VX_MASK,                PPCSPE2, 0, {RS, EVUIMM_8, RA}},
8991 {"evlwbex",               VX (4, 810),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8992 {"evlwbe",                VX (4, 811),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_4, RA}},
8993 {"evlwboux",              VX (4, 812),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8994 {"evlwbou",               VX (4, 813),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_4, RA}},
8995 {"evlwbosx",              VX (4, 814),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
8996 {"evlwbos",               VX (4, 815),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_4, RA}},
8997 {"evstwbex",              VX (4, 818),          VX_MASK,                PPCSPE2, 0, {RS, RA, RB}},
8998 {"evstwbe",               VX (4, 819),          VX_MASK,                PPCSPE2, 0, {RS, EVUIMM_4, RA}},
8999 {"evstwbox",              VX (4, 822),          VX_MASK,                PPCSPE2, 0, {RS, RA, RB}},
9000 {"evstwbo",               VX (4, 823),          VX_MASK,                PPCSPE2, 0, {RS, EVUIMM_4, RA}},
9001 {"evstwbx",               VX (4, 826),          VX_MASK,                PPCSPE2, 0, {RS, RA, RB}},
9002 {"evstwb",                VX (4, 827),          VX_MASK,                PPCSPE2, 0, {RS, EVUIMM_4, RA}},
9003 {"evsthbx",               VX (4, 830),          VX_MASK,                PPCSPE2, 0, {RS, RA, RB}},
9004 {"evsthb",                VX (4, 831),          VX_MASK,                PPCSPE2, 0, {RS, EVUIMM_2, RA}},
9005 {"evlddmx",               VX (4, 832),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9006 {"evlddu",                VX (4, 833),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_8_EX0, RA}},
9007 {"evldwmx",               VX (4, 834),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9008 {"evldwu",                VX (4, 835),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_8_EX0, RA}},
9009 {"evldhmx",               VX (4, 836),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9010 {"evldhu",                VX (4, 837),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_8_EX0, RA}},
9011 {"evldbmx",               VX (4, 838),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9012 {"evldbu",                VX (4, 839),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_8_EX0, RA}},
9013 {"evlhhesplatmx",         VX (4, 840),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9014 {"evlhhesplatu",          VX (4, 841),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_2_EX0, RA}},
9015 {"evlhhsplathmx",         VX (4, 842),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9016 {"evlhhsplathu",          VX (4, 843),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_2_EX0, RA}},
9017 {"evlhhousplatmx",        VX (4, 844),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9018 {"evlhhousplatu",         VX (4, 845),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_2_EX0, RA}},
9019 {"evlhhossplatmx",        VX (4, 846),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9020 {"evlhhossplatu",         VX (4, 847),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_2_EX0, RA}},
9021 {"evlwhemx",              VX (4, 848),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9022 {"evlwheu",               VX (4, 849),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_4_EX0, RA}},
9023 {"evlwbsplatwmx",         VX (4, 850),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9024 {"evlwbsplatwu",          VX (4, 851),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_4_EX0, RA}},
9025 {"evlwhoumx",             VX (4, 852),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9026 {"evlwhouu",              VX (4, 853),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_4_EX0, RA}},
9027 {"evlwhosmx",             VX (4, 854),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9028 {"evlwhosu",              VX (4, 855),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_4_EX0, RA}},
9029 {"evlwwsplatmx",          VX (4, 856),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9030 {"evlwwsplatu",           VX (4, 857),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_4_EX0, RA}},
9031 {"evlwhsplatwmx",         VX (4, 858),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9032 {"evlwhsplatwu",          VX (4, 859),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_4_EX0, RA}},
9033 {"evlwhsplatmx",          VX (4, 860),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9034 {"evlwhsplatu",           VX (4, 861),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_4_EX0, RA}},
9035 {"evlbbsplatbmx",         VX (4, 862),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9036 {"evlbbsplatbu",          VX (4, 863),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_1_EX0, RA}},
9037 {"evstddmx",              VX (4, 864),          VX_MASK,                PPCSPE2, 0, {RS, RA, RB}},
9038 {"evstddu",               VX (4, 865),          VX_MASK,                PPCSPE2, 0, {RS, EVUIMM_8_EX0, RA}},
9039 {"evstdwmx",              VX (4, 866),          VX_MASK,                PPCSPE2, 0, {RS, RA, RB}},
9040 {"evstdwu",               VX (4, 867),          VX_MASK,                PPCSPE2, 0, {RS, EVUIMM_8_EX0, RA}},
9041 {"evstdhmx",              VX (4, 868),          VX_MASK,                PPCSPE2, 0, {RS, RA, RB}},
9042 {"evstdhu",               VX (4, 869),          VX_MASK,                PPCSPE2, 0, {RS, EVUIMM_8_EX0, RA}},
9043 {"evstdbmx",              VX (4, 870),          VX_MASK,                PPCSPE2, 0, {RS, RA, RB}},
9044 {"evstdbu",               VX (4, 871),          VX_MASK,                PPCSPE2, 0, {RS, EVUIMM_8_EX0, RA}},
9045 {"evlwbemx",              VX (4, 874),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9046 {"evlwbeu",               VX (4, 875),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_4_EX0, RA}},
9047 {"evlwboumx",             VX (4, 876),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9048 {"evlwbouu",              VX (4, 877),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_4_EX0, RA}},
9049 {"evlwbosmx",             VX (4, 878),          VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9050 {"evlwbosu",              VX (4, 879),          VX_MASK,                PPCSPE2, 0, {RD, EVUIMM_4_EX0, RA}},
9051 {"evstwhemx",             VX (4, 880),          VX_MASK,                PPCSPE2, 0, {RS, RA, RB}},
9052 {"evstwheu",              VX (4, 881),          VX_MASK,                PPCSPE2, 0, {RS, EVUIMM_4_EX0, RA}},
9053 {"evstwbemx",             VX (4, 882),          VX_MASK,                PPCSPE2, 0, {RS, RA, RB}},
9054 {"evstwbeu",              VX (4, 883),          VX_MASK,                PPCSPE2, 0, {RS, EVUIMM_4_EX0, RA}},
9055 {"evstwhomx",             VX (4, 884),          VX_MASK,                PPCSPE2, 0, {RS, RA, RB}},
9056 {"evstwhou",              VX (4, 885),          VX_MASK,                PPCSPE2, 0, {RS, EVUIMM_4_EX0, RA}},
9057 {"evstwbomx",             VX (4, 886),          VX_MASK,                PPCSPE2, 0, {RS, RA, RB}},
9058 {"evstwbou",              VX (4, 887),          VX_MASK,                PPCSPE2, 0, {RS, EVUIMM_4_EX0, RA}},
9059 {"evstwwemx",             VX (4, 888),          VX_MASK,                PPCSPE2, 0, {RS, RA, RB}},
9060 {"evstwweu",              VX (4, 889),          VX_MASK,                PPCSPE2, 0, {RS, EVUIMM_4_EX0, RA}},
9061 {"evstwbmx",              VX (4, 890),          VX_MASK,                PPCSPE2, 0, {RS, RA, RB}},
9062 {"evstwbu",               VX (4, 891),          VX_MASK,                PPCSPE2, 0, {RS, EVUIMM_4_EX0, RA}},
9063 {"evstwwomx",             VX (4, 892),          VX_MASK,                PPCSPE2, 0, {RS, RA, RB}},
9064 {"evstwwou",              VX (4, 893),          VX_MASK,                PPCSPE2, 0, {RS, EVUIMM_4_EX0, RA}},
9065 {"evsthbmx",              VX (4, 894),          VX_MASK,                PPCSPE2, 0, {RS, RA, RB}},
9066 {"evsthbu",               VX (4, 895),          VX_MASK,                PPCSPE2, 0, {RS, EVUIMM_2_EX0, RA}},
9067 {"evmhusi",               VX (4, 1024),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9068 {"evmhssi",               VX (4, 1025),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9069 {"evmhsusi",              VX (4, 1026),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9070 {"evmhssf",               VX (4, 1028),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9071 {"evmhumi",               VX (4, 1029),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9072 {"evmhssfr",              VX (4, 1030),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9073 {"evmhesumi",             VX (4, 1034),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9074 {"evmhosumi",             VX (4, 1038),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9075 {"evmbeumi",              VX (4, 1048),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9076 {"evmbesmi",              VX (4, 1049),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9077 {"evmbesumi",             VX (4, 1050),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9078 {"evmboumi",              VX (4, 1052),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9079 {"evmbosmi",              VX (4, 1053),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9080 {"evmbosumi",             VX (4, 1054),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9081 {"evmhesumia",            VX (4, 1066),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9082 {"evmhosumia",            VX (4, 1070),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9083 {"evmbeumia",             VX (4, 1080),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9084 {"evmbesmia",             VX (4, 1081),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9085 {"evmbesumia",            VX (4, 1082),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9086 {"evmboumia",             VX (4, 1084),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9087 {"evmbosmia",             VX (4, 1085),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9088 {"evmbosumia",            VX (4, 1086),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9089 {"evmwusiw",              VX (4, 1088),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9090 {"evmwssiw",              VX (4, 1089),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9091 {"evmwhssfr",             VX (4, 1094),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9092 {"evmwehgsmfr",           VX (4, 1110),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9093 {"evmwehgsmf",            VX (4, 1111),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9094 {"evmwohgsmfr",           VX (4, 1118),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9095 {"evmwohgsmf",            VX (4, 1119),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9096 {"evmwhssfra",            VX (4, 1126),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9097 {"evmwehgsmfra",          VX (4, 1142),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9098 {"evmwehgsmfa",           VX (4, 1143),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9099 {"evmwohgsmfra",          VX (4, 1150),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9100 {"evmwohgsmfa",           VX (4, 1151),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9101 {"evaddusiaa",            VX_RB_CONST(4, 1152, 0), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
9102 {"evaddssiaa",            VX_RB_CONST(4, 1153, 0), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
9103 {"evsubfusiaa",           VX_RB_CONST(4, 1154, 0), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
9104 {"evsubfssiaa",           VX_RB_CONST(4, 1155, 0), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
9105 {"evaddsmiaa",            VX_RB_CONST(4, 1156, 0), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
9106 {"evsubfsmiaa",           VX_RB_CONST(4, 1158, 0), VX_RB_CONST_MASK,    PPCSPE2, 0, {RD, RA}},
9107 {"evaddh",                VX (4, 1160),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9108 {"evaddhss",              VX (4, 1161),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9109 {"evsubfh",               VX (4, 1162),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9110 {"evsubfhss",             VX (4, 1163),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9111 {"evaddhx",               VX (4, 1164),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9112 {"evaddhxss",             VX (4, 1165),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9113 {"evsubfhx",              VX (4, 1166),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9114 {"evsubfhxss",            VX (4, 1167),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9115 {"evaddd",                VX (4, 1168),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9116 {"evadddss",              VX (4, 1169),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9117 {"evsubfd",               VX (4, 1170),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9118 {"evsubfdss",             VX (4, 1171),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9119 {"evaddb",                VX (4, 1172),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9120 {"evaddbss",              VX (4, 1173),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9121 {"evsubfb",               VX (4, 1174),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9122 {"evsubfbss",             VX (4, 1175),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9123 {"evaddsubfh",            VX (4, 1176),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9124 {"evaddsubfhss",          VX (4, 1177),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9125 {"evsubfaddh",            VX (4, 1178),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9126 {"evsubfaddhss",          VX (4, 1179),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9127 {"evaddsubfhx",           VX (4, 1180),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9128 {"evaddsubfhxss",         VX (4, 1181),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9129 {"evsubfaddhx",           VX (4, 1182),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9130 {"evsubfaddhxss",         VX (4, 1183),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9131 {"evadddus",              VX (4, 1184),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9132 {"evaddbus",              VX (4, 1185),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9133 {"evsubfdus",             VX (4, 1186),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9134 {"evsubfbus",             VX (4, 1187),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9135 {"evaddwus",              VX (4, 1188),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9136 {"evaddwxus",             VX (4, 1189),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9137 {"evsubfwus",             VX (4, 1190),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9138 {"evsubfwxus",            VX (4, 1191),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9139 {"evadd2subf2h",          VX (4, 1192),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9140 {"evadd2subf2hss",        VX (4, 1193),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9141 {"evsubf2add2h",          VX (4, 1194),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9142 {"evsubf2add2hss",        VX (4, 1195),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9143 {"evaddhus",              VX (4, 1196),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9144 {"evaddhxus",             VX (4, 1197),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9145 {"evsubfhus",             VX (4, 1198),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9146 {"evsubfhxus",            VX (4, 1199),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9147 {"evaddwss",              VX (4, 1201),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9148 {"evsubfwss",             VX (4, 1203),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9149 {"evaddwx",               VX (4, 1204),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9150 {"evaddwxss",             VX (4, 1205),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9151 {"evsubfwx",              VX (4, 1206),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9152 {"evsubfwxss",            VX (4, 1207),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9153 {"evaddsubfw",            VX (4, 1208),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9154 {"evaddsubfwss",          VX (4, 1209),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9155 {"evsubfaddw",            VX (4, 1210),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9156 {"evsubfaddwss",          VX (4, 1211),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9157 {"evaddsubfwx",           VX (4, 1212),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9158 {"evaddsubfwxss",         VX (4, 1213),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9159 {"evsubfaddwx",           VX (4, 1214),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9160 {"evsubfaddwxss",         VX (4, 1215),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9161 {"evmar",                 VX_SPE2_EVMAR (4, 1220),  VX_SPE2_EVMAR_MASK, PPCSPE2, 0, {RD}},
9162 {"evsumwu",               VX_RB_CONST(4, 1221, 0),  VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, RA}},
9163 {"evsumws",               VX_RB_CONST(4, 1221, 1),  VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, RA}},
9164 {"evsum4bu",              VX_RB_CONST(4, 1221, 2),  VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, RA}},
9165 {"evsum4bs",              VX_RB_CONST(4, 1221, 3),  VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, RA}},
9166 {"evsum2hu",              VX_RB_CONST(4, 1221, 4),  VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, RA}},
9167 {"evsum2hs",              VX_RB_CONST(4, 1221, 5),  VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, RA}},
9168 {"evdiff2his",            VX_RB_CONST(4, 1221, 6),  VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, RA}},
9169 {"evsum2his",             VX_RB_CONST(4, 1221, 7),  VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, RA}},
9170 {"evsumwua",              VX_RB_CONST(4, 1221, 16), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, RA}},
9171 {"evsumwsa",              VX_RB_CONST(4, 1221, 17), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, RA}},
9172 {"evsum4bua",             VX_RB_CONST(4, 1221, 18), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, RA}},
9173 {"evsum4bsa",             VX_RB_CONST(4, 1221, 19), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, RA}},
9174 {"evsum2hua",             VX_RB_CONST(4, 1221, 20), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, RA}},
9175 {"evsum2hsa",             VX_RB_CONST(4, 1221, 21), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, RA}},
9176 {"evdiff2hisa",           VX_RB_CONST(4, 1221, 22), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, RA}},
9177 {"evsum2hisa",            VX_RB_CONST(4, 1221, 23), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, RA}},
9178 {"evsumwuaa",             VX_RB_CONST(4, 1221, 24), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, RA}},
9179 {"evsumwsaa",             VX_RB_CONST(4, 1221, 25), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, RA}},
9180 {"evsum4buaaw",           VX_RB_CONST(4, 1221, 26), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, RA}},
9181 {"evsum4bsaaw",           VX_RB_CONST(4, 1221, 27), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, RA}},
9182 {"evsum2huaaw",           VX_RB_CONST(4, 1221, 28), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, RA}},
9183 {"evsum2hsaaw",           VX_RB_CONST(4, 1221, 29), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, RA}},
9184 {"evdiff2hisaaw",         VX_RB_CONST(4, 1221, 30), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, RA}},
9185 {"evsum2hisaaw",          VX_RB_CONST(4, 1221, 31), VX_RB_CONST_MASK,   PPCSPE2, 0, {RD, RA}},
9186 {"evdivwsf",              VX (4, 1228),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9187 {"evdivwuf",              VX (4, 1229),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9188 {"evdivs",                VX (4, 1230),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9189 {"evdivu",                VX (4, 1231),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9190 {"evaddwegsi",            VX (4, 1232),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9191 {"evaddwegsf",            VX (4, 1233),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9192 {"evsubfwegsi",           VX (4, 1234),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9193 {"evsubfwegsf",           VX (4, 1235),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9194 {"evaddwogsi",            VX (4, 1236),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9195 {"evaddwogsf",            VX (4, 1237),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9196 {"evsubfwogsi",           VX (4, 1238),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9197 {"evsubfwogsf",           VX (4, 1239),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9198 {"evaddhhiuw",            VX (4, 1240),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9199 {"evaddhhisw",            VX (4, 1241),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9200 {"evsubfhhiuw",           VX (4, 1242),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9201 {"evsubfhhisw",           VX (4, 1243),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9202 {"evaddhlouw",            VX (4, 1244),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9203 {"evaddhlosw",            VX (4, 1245),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9204 {"evsubfhlouw",           VX (4, 1246),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9205 {"evsubfhlosw",           VX (4, 1247),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9206 {"evmhesusiaaw",          VX (4, 1282),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9207 {"evmhosusiaaw",          VX (4, 1286),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9208 {"evmhesumiaaw",          VX (4, 1290),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9209 {"evmhosumiaaw",          VX (4, 1294),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9210 {"evmbeusiaah",           VX (4, 1296),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9211 {"evmbessiaah",           VX (4, 1297),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9212 {"evmbesusiaah",          VX (4, 1298),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9213 {"evmbousiaah",           VX (4, 1300),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9214 {"evmbossiaah",           VX (4, 1301),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9215 {"evmbosusiaah",          VX (4, 1302),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9216 {"evmbeumiaah",           VX (4, 1304),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9217 {"evmbesmiaah",           VX (4, 1305),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9218 {"evmbesumiaah",          VX (4, 1306),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9219 {"evmboumiaah",           VX (4, 1308),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9220 {"evmbosmiaah",           VX (4, 1309),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9221 {"evmbosumiaah",          VX (4, 1310),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9222 {"evmwlusiaaw3",          VX (4, 1346),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9223 {"evmwlssiaaw3",          VX (4, 1347),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9224 {"evmwhssfraaw3",         VX (4, 1348),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9225 {"evmwhssfaaw3",          VX (4, 1349),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9226 {"evmwhssfraaw",          VX (4, 1350),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9227 {"evmwhssfaaw",           VX (4, 1351),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9228 {"evmwlumiaaw3",          VX (4, 1354),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9229 {"evmwlsmiaaw3",          VX (4, 1355),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9230 {"evmwusiaa",             VX (4, 1360),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9231 {"evmwssiaa",             VX (4, 1361),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9232 {"evmwehgsmfraa",         VX (4, 1366),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9233 {"evmwehgsmfaa",          VX (4, 1367),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9234 {"evmwohgsmfraa",         VX (4, 1374),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9235 {"evmwohgsmfaa",          VX (4, 1375),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9236 {"evmhesusianw",          VX (4, 1410),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9237 {"evmhosusianw",          VX (4, 1414),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9238 {"evmhesumianw",          VX (4, 1418),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9239 {"evmhosumianw",          VX (4, 1422),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9240 {"evmbeusianh",           VX (4, 1424),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9241 {"evmbessianh",           VX (4, 1425),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9242 {"evmbesusianh",          VX (4, 1426),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9243 {"evmbousianh",           VX (4, 1428),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9244 {"evmbossianh",           VX (4, 1429),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9245 {"evmbosusianh",          VX (4, 1430),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9246 {"evmbeumianh",           VX (4, 1432),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9247 {"evmbesmianh",           VX (4, 1433),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9248 {"evmbesumianh",          VX (4, 1434),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9249 {"evmboumianh",           VX (4, 1436),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9250 {"evmbosmianh",           VX (4, 1437),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9251 {"evmbosumianh",          VX (4, 1438),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9252 {"evmwlusianw3",          VX (4, 1474),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9253 {"evmwlssianw3",          VX (4, 1475),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9254 {"evmwhssfranw3",         VX (4, 1476),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9255 {"evmwhssfanw3",          VX (4, 1477),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9256 {"evmwhssfranw",          VX (4, 1478),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9257 {"evmwhssfanw",           VX (4, 1479),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9258 {"evmwlumianw3",          VX (4, 1482),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9259 {"evmwlsmianw3",          VX (4, 1483),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9260 {"evmwusian",             VX (4, 1488),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9261 {"evmwssian",             VX (4, 1489),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9262 {"evmwehgsmfran",         VX (4, 1494),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9263 {"evmwehgsmfan",          VX (4, 1495),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9264 {"evmwohgsmfran",         VX (4, 1502),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9265 {"evmwohgsmfan",          VX (4, 1503),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9266 {"evseteqb",              VX (4, 1536),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9267 {"evseteqb.",             VX (4, 1537),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9268 {"evseteqh",              VX (4, 1538),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9269 {"evseteqh.",             VX (4, 1539),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9270 {"evseteqw",              VX (4, 1540),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9271 {"evseteqw.",             VX (4, 1541),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9272 {"evsetgthu",             VX (4, 1544),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9273 {"evsetgthu.",            VX (4, 1545),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9274 {"evsetgths",             VX (4, 1546),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9275 {"evsetgths.",            VX (4, 1547),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9276 {"evsetgtwu",             VX (4, 1548),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9277 {"evsetgtwu.",            VX (4, 1549),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9278 {"evsetgtws",             VX (4, 1550),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9279 {"evsetgtws.",            VX (4, 1551),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9280 {"evsetgtbu",             VX (4, 1552),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9281 {"evsetgtbu.",            VX (4, 1553),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9282 {"evsetgtbs",             VX (4, 1554),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9283 {"evsetgtbs.",            VX (4, 1555),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9284 {"evsetltbu",             VX (4, 1556),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9285 {"evsetltbu.",            VX (4, 1557),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9286 {"evsetltbs",             VX (4, 1558),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9287 {"evsetltbs.",            VX (4, 1559),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9288 {"evsetlthu",             VX (4, 1560),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9289 {"evsetlthu.",            VX (4, 1561),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9290 {"evsetlths",             VX (4, 1562),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9291 {"evsetlths.",            VX (4, 1563),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9292 {"evsetltwu",             VX (4, 1564),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9293 {"evsetltwu.",            VX (4, 1565),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9294 {"evsetltws",             VX (4, 1566),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9295 {"evsetltws.",            VX (4, 1567),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9296 {"evsaduw",               VX (4, 1568),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9297 {"evsadsw",               VX (4, 1569),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9298 {"evsad4ub",              VX (4, 1570),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9299 {"evsad4sb",              VX (4, 1571),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9300 {"evsad2uh",              VX (4, 1572),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9301 {"evsad2sh",              VX (4, 1573),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9302 {"evsaduwa",              VX (4, 1576),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9303 {"evsadswa",              VX (4, 1577),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9304 {"evsad4uba",             VX (4, 1578),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9305 {"evsad4sba",             VX (4, 1579),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9306 {"evsad2uha",             VX (4, 1580),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9307 {"evsad2sha",             VX (4, 1581),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9308 {"evabsdifuw",            VX (4, 1584),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9309 {"evabsdifsw",            VX (4, 1585),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9310 {"evabsdifub",            VX (4, 1586),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9311 {"evabsdifsb",            VX (4, 1587),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9312 {"evabsdifuh",            VX (4, 1588),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9313 {"evabsdifsh",            VX (4, 1589),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9314 {"evsaduwaa",             VX (4, 1592),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9315 {"evsadswaa",             VX (4, 1593),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9316 {"evsad4ubaaw",           VX (4, 1594),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9317 {"evsad4sbaaw",           VX (4, 1595),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9318 {"evsad2uhaaw",           VX (4, 1596),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9319 {"evsad2shaaw",           VX (4, 1597),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9320 {"evpkshubs",             VX (4, 1600),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9321 {"evpkshsbs",             VX (4, 1601),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9322 {"evpkswuhs",             VX (4, 1602),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9323 {"evpkswshs",             VX (4, 1603),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9324 {"evpkuhubs",             VX (4, 1604),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9325 {"evpkuwuhs",             VX (4, 1605),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9326 {"evpkswshilvs",          VX (4, 1606),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9327 {"evpkswgshefrs",         VX (4, 1607),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9328 {"evpkswshfrs",           VX (4, 1608),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9329 {"evpkswshilvfrs",        VX (4, 1609),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9330 {"evpksdswfrs",           VX (4, 1610),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9331 {"evpksdshefrs",          VX (4, 1611),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9332 {"evpkuduws",             VX (4, 1612),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9333 {"evpksdsws",             VX (4, 1613),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9334 {"evpkswgswfrs",          VX (4, 1614),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9335 {"evilveh",               VX (4, 1616),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9336 {"evilveoh",              VX (4, 1617),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9337 {"evilvhih",              VX (4, 1618),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9338 {"evilvhiloh",            VX (4, 1619),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9339 {"evilvloh",              VX (4, 1620),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9340 {"evilvlohih",            VX (4, 1621),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9341 {"evilvoeh",              VX (4, 1622),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9342 {"evilvoh",               VX (4, 1623),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9343 {"evdlveb",               VX (4, 1624),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9344 {"evdlveh",               VX (4, 1625),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9345 {"evdlveob",              VX (4, 1626),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9346 {"evdlveoh",              VX (4, 1627),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9347 {"evdlvob",               VX (4, 1628),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9348 {"evdlvoh",               VX (4, 1629),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9349 {"evdlvoeb",              VX (4, 1630),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9350 {"evdlvoeh",              VX (4, 1631),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9351 {"evmaxbu",               VX (4, 1632),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9352 {"evmaxbs",               VX (4, 1633),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9353 {"evmaxhu",               VX (4, 1634),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9354 {"evmaxhs",               VX (4, 1635),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9355 {"evmaxwu",               VX (4, 1636),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9356 {"evmaxws",               VX (4, 1637),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9357 {"evmaxdu",               VX (4, 1638),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9358 {"evmaxds",               VX (4, 1639),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9359 {"evminbu",               VX (4, 1640),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9360 {"evminbs",               VX (4, 1641),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9361 {"evminhu",               VX (4, 1642),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9362 {"evminhs",               VX (4, 1643),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9363 {"evminwu",               VX (4, 1644),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9364 {"evminws",               VX (4, 1645),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9365 {"evmindu",               VX (4, 1646),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9366 {"evminds",               VX (4, 1647),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9367 {"evavgwu",               VX (4, 1648),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9368 {"evavgws",               VX (4, 1649),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9369 {"evavgbu",               VX (4, 1650),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9370 {"evavgbs",               VX (4, 1651),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9371 {"evavghu",               VX (4, 1652),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9372 {"evavghs",               VX (4, 1653),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9373 {"evavgdu",               VX (4, 1654),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9374 {"evavgds",               VX (4, 1655),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9375 {"evavgwur",              VX (4, 1656),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9376 {"evavgwsr",              VX (4, 1657),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9377 {"evavgbur",              VX (4, 1658),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9378 {"evavgbsr",              VX (4, 1659),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9379 {"evavghur",              VX (4, 1660),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9380 {"evavghsr",              VX (4, 1661),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9381 {"evavgdur",              VX (4, 1662),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9382 {"evavgdsr",              VX (4, 1663),         VX_MASK,                PPCSPE2, 0, {RD, RA, RB}},
9383 };
9384
9385 const int spe2_num_opcodes =
9386   sizeof (spe2_opcodes) / sizeof (spe2_opcodes[0]);