opcodes/i386-opc.h

   1 /* Declarations for Intel 80386 opcode table
   2    Copyright 2007, 2008, 2009
   3    Free Software Foundation, Inc.
   4
   5    This file is part of the GNU opcodes library.
   6
   7    This library is free software; you can redistribute it and/or modify
   8    it under the terms of the GNU General Public License as published by
   9    the Free Software Foundation; either version 3, or (at your option)
  10    any later version.
  11
  12    It is distributed in the hope that it will be useful, but WITHOUT
  13    ANY WARRANTY; without even the implied warranty of MERCHANTABILITY
  14    or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public
  15    License for more details.
  16
  17    You should have received a copy of the GNU General Public License
  18    along with GAS; see the file COPYING.  If not, write to the Free
  19    Software Foundation, 51 Franklin Street - Fifth Floor, Boston, MA
  20    02110-1301, USA.  */
  21
  22 #include "opcode/i386.h"
  23 #ifdef HAVE_LIMITS_H
  24 #include <limits.h>
  25 #endif
  26
  27 #ifndef CHAR_BIT
  28 #define CHAR_BIT 8
  29 #endif
  30
  31 /* Position of cpu flags bitfiled.  */
  32
  33 enum
  34 {
  35   /* i186 or better required */
  36   Cpu186 = 0,
  37   /* i286 or better required */
  38   Cpu286,
  39   /* i386 or better required */
  40   Cpu386,
  41   /* i486 or better required */
  42   Cpu486,
  43   /* i585 or better required */
  44   Cpu586,
  45   /* i686 or better required */
  46   Cpu686,
  47   /* CLFLUSH Instuction support required */
  48   CpuClflush,
  49   /* SYSCALL Instuctions support required */
  50   CpuSYSCALL,
  51   /* Floating point support required */
  52   Cpu8087,
  53   /* i287 support required */
  54   Cpu287,
  55   /* i387 support required */
  56   Cpu387,
  57   /* i686 and floating point support required */
  58   Cpu687,
  59   /* SSE3 and floating point support required */
  60   CpuFISTTP,
  61   /* MMX support required */
  62   CpuMMX,
  63   /* SSE support required */
  64   CpuSSE,
  65   /* SSE2 support required */
  66   CpuSSE2,
  67   /* 3dnow! support required */
  68   Cpu3dnow,
  69   /* 3dnow! Extensions support required */
  70   Cpu3dnowA,
  71   /* SSE3 support required */
  72   CpuSSE3,
  73   /* VIA PadLock required */
  74   CpuPadLock,
  75   /* AMD Secure Virtual Machine Ext-s required */
  76   CpuSVME,
  77   /* VMX Instructions required */
  78   CpuVMX,
  79   /* SMX Instructions required */
  80   CpuSMX,
  81   /* SSSE3 support required */
  82   CpuSSSE3,
  83   /* SSE4a support required */
  84   CpuSSE4a,
  85   /* ABM New Instructions required */
  86   CpuABM,
  87   /* SSE4.1 support required */
  88   CpuSSE4_1,
  89   /* SSE4.2 support required */
  90   CpuSSE4_2,
  91   /* AVX support required */
  92   CpuAVX,
  93   /* Intel L1OM support required */
  94   CpuL1OM,
  95   /* Xsave/xrstor New Instuctions support required */
  96   CpuXsave,
  97   /* AES support required */
  98   CpuAES,
  99   /* PCLMUL support required */
 100   CpuPCLMUL,
 101   /* FMA support required */
 102   CpuFMA,
 103   /* FMA4 support required */
 104   CpuFMA4,
 105   /* XOP support required */
 106   CpuXOP,
 107   /* LWP support required */
 108   CpuLWP,
 109   /* MOVBE Instuction support required */
 110   CpuMovbe,
 111   /* EPT Instructions required */
 112   CpuEPT,
 113   /* RDTSCP Instuction support required */
 114   CpuRdtscp,
 115   /* 64bit support available, used by -march= in assembler.  */
 116   CpuLM,
 117   /* 64bit support required  */
 118   Cpu64,
 119   /* Not supported in the 64bit mode  */
 120   CpuNo64,
 121   /* The last bitfield in i386_cpu_flags.  */
 122   CpuMax = CpuNo64
 123 };
 124
 125 #define CpuNumOfUints \
 126   (CpuMax / sizeof (unsigned int) / CHAR_BIT + 1)
 127 #define CpuNumOfBits \
 128   (CpuNumOfUints * sizeof (unsigned int) * CHAR_BIT)
 129
 130 /* If you get a compiler error for zero width of the unused field,
 131    comment it out.  */
 132 #define CpuUnused       (CpuMax + 1)
 133
 134 /* We can check if an instruction is available with array instead
 135    of bitfield. */
 136 typedef union i386_cpu_flags
 137 {
 138   struct
 139     {
 140       unsigned int cpui186:1;
 141       unsigned int cpui286:1;
 142       unsigned int cpui386:1;
 143       unsigned int cpui486:1;
 144       unsigned int cpui586:1;
 145       unsigned int cpui686:1;
 146       unsigned int cpuclflush:1;
 147       unsigned int cpusyscall:1;
 148       unsigned int cpu8087:1;
 149       unsigned int cpu287:1;
 150       unsigned int cpu387:1;
 151       unsigned int cpu687:1;
 152       unsigned int cpufisttp:1;
 153       unsigned int cpummx:1;
 154       unsigned int cpusse:1;
 155       unsigned int cpusse2:1;
 156       unsigned int cpua3dnow:1;
 157       unsigned int cpua3dnowa:1;
 158       unsigned int cpusse3:1;
 159       unsigned int cpupadlock:1;
 160       unsigned int cpusvme:1;
 161       unsigned int cpuvmx:1;
 162       unsigned int cpusmx:1;
 163       unsigned int cpussse3:1;
 164       unsigned int cpusse4a:1;
 165       unsigned int cpuabm:1;
 166       unsigned int cpusse4_1:1;
 167       unsigned int cpusse4_2:1;
 168       unsigned int cpuavx:1;
 169       unsigned int cpul1om:1;
 170       unsigned int cpuxsave:1;
 171       unsigned int cpuaes:1;
 172       unsigned int cpupclmul:1;
 173       unsigned int cpufma:1;
 174       unsigned int cpufma4:1;
 175       unsigned int cpuxop:1;
 176       unsigned int cpulwp:1;
 177       unsigned int cpumovbe:1;
 178       unsigned int cpuept:1;
 179       unsigned int cpurdtscp:1;
 180       unsigned int cpulm:1;
 181       unsigned int cpu64:1;
 182       unsigned int cpuno64:1;
 183 #ifdef CpuUnused
 184       unsigned int unused:(CpuNumOfBits - CpuUnused);
 185 #endif
 186     } bitfield;
 187   unsigned int array[CpuNumOfUints];
 188 } i386_cpu_flags;
 189
 190 /* Position of opcode_modifier bits.  */
 191
 192 enum
 193 {
 194   /* has direction bit. */
 195   D = 0,
 196   /* set if operands can be words or dwords encoded the canonical way */
 197   W,
 198   /* Skip the current insn and use the next insn in i386-opc.tbl to swap
 199      operand in encoding.  */
 200   S,
 201   /* insn has a modrm byte. */
 202   Modrm,
 203   /* register is in low 3 bits of opcode */
 204   ShortForm,
 205   /* special case for jump insns.  */
 206   Jump,
 207   /* call and jump */
 208   JumpDword,
 209   /* loop and jecxz */
 210   JumpByte,
 211   /* special case for intersegment leaps/calls */
 212   JumpInterSegment,
 213   /* FP insn memory format bit, sized by 0x4 */
 214   FloatMF,
 215   /* src/dest swap for floats. */
 216   FloatR,
 217   /* has float insn direction bit. */
 218   FloatD,
 219   /* needs size prefix if in 32-bit mode */
 220   Size16,
 221   /* needs size prefix if in 16-bit mode */
 222   Size32,
 223   /* needs size prefix if in 64-bit mode */
 224   Size64,
 225   /* instruction ignores operand size prefix and in Intel mode ignores
 226      mnemonic size suffix check.  */
 227   IgnoreSize,
 228   /* default insn size depends on mode */
 229   DefaultSize,
 230   /* b suffix on instruction illegal */
 231   No_bSuf,
 232   /* w suffix on instruction illegal */
 233   No_wSuf,
 234   /* l suffix on instruction illegal */
 235   No_lSuf,
 236   /* s suffix on instruction illegal */
 237   No_sSuf,
 238   /* q suffix on instruction illegal */
 239   No_qSuf,
 240   /* long double suffix on instruction illegal */
 241   No_ldSuf,
 242   /* instruction needs FWAIT */
 243   FWait,
 244   /* quick test for string instructions */
 245   IsString,
 246   /* quick test for lockable instructions */
 247   IsLockable,
 248   /* fake an extra reg operand for clr, imul and special register
 249      processing for some instructions.  */
 250   RegKludge,
 251   /* The first operand must be xmm0 */
 252   FirstXmm0,
 253   /* An implicit xmm0 as the first operand */
 254   Implicit1stXmm0,
 255   /* BYTE is OK in Intel syntax. */
 256   ByteOkIntel,
 257   /* Convert to DWORD */
 258   ToDword,
 259   /* Convert to QWORD */
 260   ToQword,
 261   /* Address prefix changes operand 0 */
 262   AddrPrefixOp0,
 263   /* opcode is a prefix */
 264   IsPrefix,
 265   /* instruction has extension in 8 bit imm */
 266   ImmExt,
 267   /* instruction don't need Rex64 prefix.  */
 268   NoRex64,
 269   /* instruction require Rex64 prefix.  */
 270   Rex64,
 271   /* deprecated fp insn, gets a warning */
 272   Ugh,
 273   /* insn has VEX prefix:
 274         1: 128bit VEX prefix.
 275         2: 256bit VEX prefix.
 276    */
 277 #define VEX128  1
 278 #define VEX256  2
 279   Vex,
 280   /* insn has VEX NDS. Register-only source is encoded in Vex prefix.
 281      We use VexNDS on insns with VEX DDS since the register-only source
 282      is the second source register.  */
 283   VexNDS,
 284   /* insn has VEX NDD. Register destination is encoded in Vex prefix. */
 285   VexNDD,
 286   /* insn has VEX NDD. Register destination is encoded in Vex prefix
 287      and one of the operands can access a memory location.  */
 288   VexLWP,
 289   /* How the VEX.W bit is used:
 290      0: Set by the REX.W bit.
 291      1: VEX.W0.  Should always be 0.
 292      2: VEX.W1.  Should always be 1.
 293    */
 294 #define VEXW0   1
 295 #define VEXW1   2
 296   VexW,
 297   /* insn has VEX 0x0F opcode prefix. */
 298   Vex0F,
 299   /* insn has VEX 0x0F38 opcode prefix. */
 300   Vex0F38,
 301   /* insn has VEX 0x0F3A opcode prefix. */
 302   Vex0F3A,
 303   /* insn has XOP 0x08 opcode prefix. */
 304   XOP08,
 305   /* insn has XOP 0x09 opcode prefix. */
 306   XOP09,
 307   /* insn has XOP 0x0A opcode prefix. */
 308   XOP0A,
 309   /* insn has VEX prefix with 2 sources. */
 310   Vex2Sources,
 311   /* insn has VEX prefix with 3 sources. */
 312   Vex3Sources,
 313   /* instruction has VEX 8 bit imm */
 314   VexImmExt,
 315   /* SSE to AVX support required */
 316   SSE2AVX,
 317   /* No AVX equivalent */
 318   NoAVX,
 319   /* Compatible with old (<= 2.8.1) versions of gcc  */
 320   OldGcc,
 321   /* AT&T mnemonic.  */
 322   ATTMnemonic,
 323   /* AT&T syntax.  */
 324   ATTSyntax,
 325   /* Intel syntax.  */
 326   IntelSyntax,
 327   /* The last bitfield in i386_opcode_modifier.  */
 328   Opcode_Modifier_Max
 329 };
 330
 331 typedef struct i386_opcode_modifier
 332 {
 333   unsigned int d:1;
 334   unsigned int w:1;
 335   unsigned int s:1;
 336   unsigned int modrm:1;
 337   unsigned int shortform:1;
 338   unsigned int jump:1;
 339   unsigned int jumpdword:1;
 340   unsigned int jumpbyte:1;
 341   unsigned int jumpintersegment:1;
 342   unsigned int floatmf:1;
 343   unsigned int floatr:1;
 344   unsigned int floatd:1;
 345   unsigned int size16:1;
 346   unsigned int size32:1;
 347   unsigned int size64:1;
 348   unsigned int ignoresize:1;
 349   unsigned int defaultsize:1;
 350   unsigned int no_bsuf:1;
 351   unsigned int no_wsuf:1;
 352   unsigned int no_lsuf:1;
 353   unsigned int no_ssuf:1;
 354   unsigned int no_qsuf:1;
 355   unsigned int no_ldsuf:1;
 356   unsigned int fwait:1;
 357   unsigned int isstring:1;
 358   unsigned int islockable:1;
 359   unsigned int regkludge:1;
 360   unsigned int firstxmm0:1;
 361   unsigned int implicit1stxmm0:1;
 362   unsigned int byteokintel:1;
 363   unsigned int todword:1;
 364   unsigned int toqword:1;
 365   unsigned int addrprefixop0:1;
 366   unsigned int isprefix:1;
 367   unsigned int immext:1;
 368   unsigned int norex64:1;
 369   unsigned int rex64:1;
 370   unsigned int ugh:1;
 371   unsigned int vex:2;
 372   unsigned int vexnds:1;
 373   unsigned int vexndd:1;
 374   unsigned int vexlwp:1;
 375   unsigned int vexw:2;
 376   unsigned int vex0f:1;
 377   unsigned int vex0f38:1;
 378   unsigned int vex0f3a:1;
 379   unsigned int xop08:1;
 380   unsigned int xop09:1;
 381   unsigned int xop0a:1;
 382   unsigned int vex2sources:1;
 383   unsigned int vex3sources:1;
 384   unsigned int veximmext:1;
 385   unsigned int sse2avx:1;
 386   unsigned int noavx:1;
 387   unsigned int oldgcc:1;
 388   unsigned int attmnemonic:1;
 389   unsigned int attsyntax:1;
 390   unsigned int intelsyntax:1;
 391 } i386_opcode_modifier;
 392
 393 /* Position of operand_type bits.  */
 394
 395 enum
 396 {
 397   /* 8bit register */
 398   Reg8 = 0,
 399   /* 16bit register */
 400   Reg16,
 401   /* 32bit register */
 402   Reg32,
 403   /* 64bit register */
 404   Reg64,
 405   /* Floating pointer stack register */
 406   FloatReg,
 407   /* MMX register */
 408   RegMMX,
 409   /* SSE register */
 410   RegXMM,
 411   /* AVX registers */
 412   RegYMM,
 413   /* Control register */
 414   Control,
 415   /* Debug register */
 416   Debug,
 417   /* Test register */
 418   Test,
 419   /* 2 bit segment register */
 420   SReg2,
 421   /* 3 bit segment register */
 422   SReg3,
 423   /* 1 bit immediate */
 424   Imm1,
 425   /* 8 bit immediate */
 426   Imm8,
 427   /* 8 bit immediate sign extended */
 428   Imm8S,
 429   /* 16 bit immediate */
 430   Imm16,
 431   /* 32 bit immediate */
 432   Imm32,
 433   /* 32 bit immediate sign extended */
 434   Imm32S,
 435   /* 64 bit immediate */
 436   Imm64,
 437   /* 8bit/16bit/32bit displacements are used in different ways,
 438      depending on the instruction.  For jumps, they specify the
 439      size of the PC relative displacement, for instructions with
 440      memory operand, they specify the size of the offset relative
 441      to the base register, and for instructions with memory offset
 442      such as `mov 1234,%al' they specify the size of the offset
 443      relative to the segment base.  */
 444   /* 8 bit displacement */
 445   Disp8,
 446   /* 16 bit displacement */
 447   Disp16,
 448   /* 32 bit displacement */
 449   Disp32,
 450   /* 32 bit signed displacement */
 451   Disp32S,
 452   /* 64 bit displacement */
 453   Disp64,
 454   /* Accumulator %al/%ax/%eax/%rax */
 455   Acc,
 456   /* Floating pointer top stack register %st(0) */
 457   FloatAcc,
 458   /* Register which can be used for base or index in memory operand.  */
 459   BaseIndex,
 460   /* Register to hold in/out port addr = dx */
 461   InOutPortReg,
 462   /* Register to hold shift count = cl */
 463   ShiftCount,
 464   /* Absolute address for jump.  */
 465   JumpAbsolute,
 466   /* String insn operand with fixed es segment */
 467   EsSeg,
 468   /* RegMem is for instructions with a modrm byte where the register
 469      destination operand should be encoded in the mod and regmem fields.
 470      Normally, it will be encoded in the reg field. We add a RegMem
 471      flag to the destination register operand to indicate that it should
 472      be encoded in the regmem field.  */
 473   RegMem,
 474   /* Memory.  */
 475   Mem,
 476   /* BYTE memory. */
 477   Byte,
 478   /* WORD memory. 2 byte */
 479   Word,
 480   /* DWORD memory. 4 byte */
 481   Dword,
 482   /* FWORD memory. 6 byte */
 483   Fword,
 484   /* QWORD memory. 8 byte */
 485   Qword,
 486   /* TBYTE memory. 10 byte */
 487   Tbyte,
 488   /* XMMWORD memory. */
 489   Xmmword,
 490   /* YMMWORD memory. */
 491   Ymmword,
 492   /* Unspecified memory size.  */
 493   Unspecified,
 494   /* Any memory size.  */
 495   Anysize,
 496
 497   /* The last bitfield in i386_operand_type.  */
 498   OTMax
 499 };
 500
 501 #define OTNumOfUints \
 502   (OTMax / sizeof (unsigned int) / CHAR_BIT + 1)
 503 #define OTNumOfBits \
 504   (OTNumOfUints * sizeof (unsigned int) * CHAR_BIT)
 505
 506 /* If you get a compiler error for zero width of the unused field,
 507    comment it out.  */
 508 #define OTUnused                (OTMax + 1)
 509
 510 typedef union i386_operand_type
 511 {
 512   struct
 513     {
 514       unsigned int reg8:1;
 515       unsigned int reg16:1;
 516       unsigned int reg32:1;
 517       unsigned int reg64:1;
 518       unsigned int floatreg:1;
 519       unsigned int regmmx:1;
 520       unsigned int regxmm:1;
 521       unsigned int regymm:1;
 522       unsigned int control:1;
 523       unsigned int debug:1;
 524       unsigned int test:1;
 525       unsigned int sreg2:1;
 526       unsigned int sreg3:1;
 527       unsigned int imm1:1;
 528       unsigned int imm8:1;
 529       unsigned int imm8s:1;
 530       unsigned int imm16:1;
 531       unsigned int imm32:1;
 532       unsigned int imm32s:1;
 533       unsigned int imm64:1;
 534       unsigned int disp8:1;
 535       unsigned int disp16:1;
 536       unsigned int disp32:1;
 537       unsigned int disp32s:1;
 538       unsigned int disp64:1;
 539       unsigned int acc:1;
 540       unsigned int floatacc:1;
 541       unsigned int baseindex:1;
 542       unsigned int inoutportreg:1;
 543       unsigned int shiftcount:1;
 544       unsigned int jumpabsolute:1;
 545       unsigned int esseg:1;
 546       unsigned int regmem:1;
 547       unsigned int mem:1;
 548       unsigned int byte:1;
 549       unsigned int word:1;
 550       unsigned int dword:1;
 551       unsigned int fword:1;
 552       unsigned int qword:1;
 553       unsigned int tbyte:1;
 554       unsigned int xmmword:1;
 555       unsigned int ymmword:1;
 556       unsigned int unspecified:1;
 557       unsigned int anysize:1;
 558 #ifdef OTUnused
 559       unsigned int unused:(OTNumOfBits - OTUnused);
 560 #endif
 561     } bitfield;
 562   unsigned int array[OTNumOfUints];
 563 } i386_operand_type;
 564
 565 typedef struct insn_template
 566 {
 567   /* instruction name sans width suffix ("mov" for movl insns) */
 568   char *name;
 569
 570   /* how many operands */
 571   unsigned int operands;
 572
 573   /* base_opcode is the fundamental opcode byte without optional
 574      prefix(es).  */
 575   unsigned int base_opcode;
 576 #define Opcode_D        0x2 /* Direction bit:
 577                                set if Reg --> Regmem;
 578                                unset if Regmem --> Reg. */
 579 #define Opcode_FloatR   0x8 /* Bit to swap src/dest for float insns. */
 580 #define Opcode_FloatD 0x400 /* Direction bit for float insns. */
 581
 582   /* extension_opcode is the 3 bit extension for group <n> insns.
 583      This field is also used to store the 8-bit opcode suffix for the
 584      AMD 3DNow! instructions.
 585      If this template has no extension opcode (the usual case) use None
 586      Instructions */
 587   unsigned int extension_opcode;
 588 #define None 0xffff             /* If no extension_opcode is possible.  */
 589
 590   /* Opcode length.  */
 591   unsigned char opcode_length;
 592
 593   /* cpu feature flags */
 594   i386_cpu_flags cpu_flags;
 595
 596   /* the bits in opcode_modifier are used to generate the final opcode from
 597      the base_opcode.  These bits also are used to detect alternate forms of
 598      the same instruction */
 599   i386_opcode_modifier opcode_modifier;
 600
 601   /* operand_types[i] describes the type of operand i.  This is made
 602      by OR'ing together all of the possible type masks.  (e.g.
 603      'operand_types[i] = Reg|Imm' specifies that operand i can be
 604      either a register or an immediate operand.  */
 605   i386_operand_type operand_types[MAX_OPERANDS];
 606 }
 607 insn_template;
 608
 609 extern const insn_template i386_optab[];
 610
 611 /* these are for register name --> number & type hash lookup */
 612 typedef struct
 613 {
 614   char *reg_name;
 615   i386_operand_type reg_type;
 616   unsigned char reg_flags;
 617 #define RegRex      0x1  /* Extended register.  */
 618 #define RegRex64    0x2  /* Extended 8 bit register.  */
 619   unsigned char reg_num;
 620 #define RegRip  ((unsigned char ) ~0)
 621 #define RegEip  (RegRip - 1)
 622 /* EIZ and RIZ are fake index registers.  */
 623 #define RegEiz  (RegEip - 1)
 624 #define RegRiz  (RegEiz - 1)
 625 /* FLAT is a fake segment register (Intel mode).  */
 626 #define RegFlat     ((unsigned char) ~0)
 627   signed char dw2_regnum[2];
 628 #define Dw2Inval (-1)
 629 }
 630 reg_entry;
 631
 632 /* Entries in i386_regtab.  */
 633 #define REGNAM_AL 1
 634 #define REGNAM_AX 25
 635 #define REGNAM_EAX 41
 636
 637 extern const reg_entry i386_regtab[];
 638 extern const unsigned int i386_regtab_size;
 639
 640 typedef struct
 641 {
 642   char *seg_name;
 643   unsigned int seg_prefix;
 644 }
 645 seg_entry;
 646
 647 extern const seg_entry cs;
 648 extern const seg_entry ds;
 649 extern const seg_entry ss;
 650 extern const seg_entry es;
 651 extern const seg_entry fs;
 652 extern const seg_entry gs;