opcodes/i386-opc.h

   1 /* Declarations for Intel 80386 opcode table
   2    Copyright (C) 2007-2016 Free Software Foundation, Inc.
   3
   4    This file is part of the GNU opcodes library.
   5
   6    This library is free software; you can redistribute it and/or modify
   7    it under the terms of the GNU General Public License as published by
   8    the Free Software Foundation; either version 3, or (at your option)
   9    any later version.
  10
  11    It is distributed in the hope that it will be useful, but WITHOUT
  12    ANY WARRANTY; without even the implied warranty of MERCHANTABILITY
  13    or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public
  14    License for more details.
  15
  16    You should have received a copy of the GNU General Public License
  17    along with GAS; see the file COPYING.  If not, write to the Free
  18    Software Foundation, 51 Franklin Street - Fifth Floor, Boston, MA
  19    02110-1301, USA.  */
  20
  21 #include "opcode/i386.h"
  22 #ifdef HAVE_LIMITS_H
  23 #include <limits.h>
  24 #endif
  25
  26 #ifndef CHAR_BIT
  27 #define CHAR_BIT 8
  28 #endif
  29
  30 /* Position of cpu flags bitfiled.  */
  31
  32 enum
  33 {
  34   /* i186 or better required */
  35   Cpu186 = 0,
  36   /* i286 or better required */
  37   Cpu286,
  38   /* i386 or better required */
  39   Cpu386,
  40   /* i486 or better required */
  41   Cpu486,
  42   /* i585 or better required */
  43   Cpu586,
  44   /* i686 or better required */
  45   Cpu686,
  46   /* CLFLUSH Instruction support required */
  47   CpuClflush,
  48   /* NOP Instruction support required */
  49   CpuNop,
  50   /* SYSCALL Instructions support required */
  51   CpuSYSCALL,
  52   /* Floating point support required */
  53   Cpu8087,
  54   /* i287 support required */
  55   Cpu287,
  56   /* i387 support required */
  57   Cpu387,
  58   /* i686 and floating point support required */
  59   Cpu687,
  60   /* SSE3 and floating point support required */
  61   CpuFISTTP,
  62   /* MMX support required */
  63   CpuMMX,
  64   /* SSE support required */
  65   CpuSSE,
  66   /* SSE2 support required */
  67   CpuSSE2,
  68   /* 3dnow! support required */
  69   Cpu3dnow,
  70   /* 3dnow! Extensions support required */
  71   Cpu3dnowA,
  72   /* SSE3 support required */
  73   CpuSSE3,
  74   /* VIA PadLock required */
  75   CpuPadLock,
  76   /* AMD Secure Virtual Machine Ext-s required */
  77   CpuSVME,
  78   /* VMX Instructions required */
  79   CpuVMX,
  80   /* SMX Instructions required */
  81   CpuSMX,
  82   /* SSSE3 support required */
  83   CpuSSSE3,
  84   /* SSE4a support required */
  85   CpuSSE4a,
  86   /* ABM New Instructions required */
  87   CpuABM,
  88   /* SSE4.1 support required */
  89   CpuSSE4_1,
  90   /* SSE4.2 support required */
  91   CpuSSE4_2,
  92   /* AVX support required */
  93   CpuAVX,
  94   /* AVX2 support required */
  95   CpuAVX2,
  96   /* Intel AVX-512 Foundation Instructions support required */
  97   CpuAVX512F,
  98   /* Intel AVX-512 Conflict Detection Instructions support required */
  99   CpuAVX512CD,
 100   /* Intel AVX-512 Exponential and Reciprocal Instructions support
 101      required */
 102   CpuAVX512ER,
 103   /* Intel AVX-512 Prefetch Instructions support required */
 104   CpuAVX512PF,
 105   /* Intel AVX-512 VL Instructions support required.  */
 106   CpuAVX512VL,
 107   /* Intel AVX-512 DQ Instructions support required.  */
 108   CpuAVX512DQ,
 109   /* Intel AVX-512 BW Instructions support required.  */
 110   CpuAVX512BW,
 111   /* Intel L1OM support required */
 112   CpuL1OM,
 113   /* Intel K1OM support required */
 114   CpuK1OM,
 115   /* Intel IAMCU support required */
 116   CpuIAMCU,
 117   /* Xsave/xrstor New Instructions support required */
 118   CpuXsave,
 119   /* Xsaveopt New Instructions support required */
 120   CpuXsaveopt,
 121   /* AES support required */
 122   CpuAES,
 123   /* PCLMUL support required */
 124   CpuPCLMUL,
 125   /* FMA support required */
 126   CpuFMA,
 127   /* FMA4 support required */
 128   CpuFMA4,
 129   /* XOP support required */
 130   CpuXOP,
 131   /* LWP support required */
 132   CpuLWP,
 133   /* BMI support required */
 134   CpuBMI,
 135   /* TBM support required */
 136   CpuTBM,
 137   /* MOVBE Instruction support required */
 138   CpuMovbe,
 139   /* CMPXCHG16B instruction support required.  */
 140   CpuCX16,
 141   /* EPT Instructions required */
 142   CpuEPT,
 143   /* RDTSCP Instruction support required */
 144   CpuRdtscp,
 145   /* FSGSBASE Instructions required */
 146   CpuFSGSBase,
 147   /* RDRND Instructions required */
 148   CpuRdRnd,
 149   /* F16C Instructions required */
 150   CpuF16C,
 151   /* Intel BMI2 support required */
 152   CpuBMI2,
 153   /* LZCNT support required */
 154   CpuLZCNT,
 155   /* HLE support required */
 156   CpuHLE,
 157   /* RTM support required */
 158   CpuRTM,
 159   /* INVPCID Instructions required */
 160   CpuINVPCID,
 161   /* VMFUNC Instruction required */
 162   CpuVMFUNC,
 163   /* Intel MPX Instructions required  */
 164   CpuMPX,
 165   /* 64bit support available, used by -march= in assembler.  */
 166   CpuLM,
 167   /* RDRSEED instruction required.  */
 168   CpuRDSEED,
 169   /* Multi-presisionn add-carry instructions are required.  */
 170   CpuADX,
 171   /* Supports prefetchw and prefetch instructions.  */
 172   CpuPRFCHW,
 173   /* SMAP instructions required.  */
 174   CpuSMAP,
 175   /* SHA instructions required.  */
 176   CpuSHA,
 177   /* VREX support required  */
 178   CpuVREX,
 179   /* CLFLUSHOPT instruction required */
 180   CpuClflushOpt,
 181   /* XSAVES/XRSTORS instruction required */
 182   CpuXSAVES,
 183   /* XSAVEC instruction required */
 184   CpuXSAVEC,
 185   /* PREFETCHWT1 instruction required */
 186   CpuPREFETCHWT1,
 187   /* SE1 instruction required */
 188   CpuSE1,
 189   /* CLWB instruction required */
 190   CpuCLWB,
 191   /* PCOMMIT instruction required */
 192   CpuPCOMMIT,
 193   /* Intel AVX-512 IFMA Instructions support required.  */
 194   CpuAVX512IFMA,
 195   /* Intel AVX-512 VBMI Instructions support required.  */
 196   CpuAVX512VBMI,
 197   /* mwaitx instruction required */
 198   CpuMWAITX,
 199   /* Clzero instruction required */
 200   CpuCLZERO,
 201   /* OSPKE instruction required */
 202   CpuOSPKE,
 203   /* 64bit support required  */
 204   Cpu64,
 205   /* Not supported in the 64bit mode  */
 206   CpuNo64,
 207   /* AMD64 support required  */
 208   CpuAMD64,
 209   /* Intel64 support required  */
 210   CpuIntel64,
 211   /* The last bitfield in i386_cpu_flags.  */
 212   CpuMax = CpuNo64
 213 };
 214
 215 #define CpuNumOfUints \
 216   (CpuMax / sizeof (unsigned int) / CHAR_BIT + 1)
 217 #define CpuNumOfBits \
 218   (CpuNumOfUints * sizeof (unsigned int) * CHAR_BIT)
 219
 220 /* If you get a compiler error for zero width of the unused field,
 221    comment it out.  */
 222 #define CpuUnused       (CpuMax + 1)
 223
 224 /* We can check if an instruction is available with array instead
 225    of bitfield. */
 226 typedef union i386_cpu_flags
 227 {
 228   struct
 229     {
 230       unsigned int cpui186:1;
 231       unsigned int cpui286:1;
 232       unsigned int cpui386:1;
 233       unsigned int cpui486:1;
 234       unsigned int cpui586:1;
 235       unsigned int cpui686:1;
 236       unsigned int cpuclflush:1;
 237       unsigned int cpunop:1;
 238       unsigned int cpusyscall:1;
 239       unsigned int cpu8087:1;
 240       unsigned int cpu287:1;
 241       unsigned int cpu387:1;
 242       unsigned int cpu687:1;
 243       unsigned int cpufisttp:1;
 244       unsigned int cpummx:1;
 245       unsigned int cpusse:1;
 246       unsigned int cpusse2:1;
 247       unsigned int cpua3dnow:1;
 248       unsigned int cpua3dnowa:1;
 249       unsigned int cpusse3:1;
 250       unsigned int cpupadlock:1;
 251       unsigned int cpusvme:1;
 252       unsigned int cpuvmx:1;
 253       unsigned int cpusmx:1;
 254       unsigned int cpussse3:1;
 255       unsigned int cpusse4a:1;
 256       unsigned int cpuabm:1;
 257       unsigned int cpusse4_1:1;
 258       unsigned int cpusse4_2:1;
 259       unsigned int cpuavx:1;
 260       unsigned int cpuavx2:1;
 261       unsigned int cpuavx512f:1;
 262       unsigned int cpuavx512cd:1;
 263       unsigned int cpuavx512er:1;
 264       unsigned int cpuavx512pf:1;
 265       unsigned int cpuavx512vl:1;
 266       unsigned int cpuavx512dq:1;
 267       unsigned int cpuavx512bw:1;
 268       unsigned int cpul1om:1;
 269       unsigned int cpuk1om:1;
 270       unsigned int cpuiamcu:1;
 271       unsigned int cpuxsave:1;
 272       unsigned int cpuxsaveopt:1;
 273       unsigned int cpuaes:1;
 274       unsigned int cpupclmul:1;
 275       unsigned int cpufma:1;
 276       unsigned int cpufma4:1;
 277       unsigned int cpuxop:1;
 278       unsigned int cpulwp:1;
 279       unsigned int cpubmi:1;
 280       unsigned int cputbm:1;
 281       unsigned int cpumovbe:1;
 282       unsigned int cpucx16:1;
 283       unsigned int cpuept:1;
 284       unsigned int cpurdtscp:1;
 285       unsigned int cpufsgsbase:1;
 286       unsigned int cpurdrnd:1;
 287       unsigned int cpuf16c:1;
 288       unsigned int cpubmi2:1;
 289       unsigned int cpulzcnt:1;
 290       unsigned int cpuhle:1;
 291       unsigned int cpurtm:1;
 292       unsigned int cpuinvpcid:1;
 293       unsigned int cpuvmfunc:1;
 294       unsigned int cpumpx:1;
 295       unsigned int cpulm:1;
 296       unsigned int cpurdseed:1;
 297       unsigned int cpuadx:1;
 298       unsigned int cpuprfchw:1;
 299       unsigned int cpusmap:1;
 300       unsigned int cpusha:1;
 301       unsigned int cpuvrex:1;
 302       unsigned int cpuclflushopt:1;
 303       unsigned int cpuxsaves:1;
 304       unsigned int cpuxsavec:1;
 305       unsigned int cpuprefetchwt1:1;
 306       unsigned int cpuse1:1;
 307       unsigned int cpuclwb:1;
 308       unsigned int cpupcommit:1;
 309       unsigned int cpuavx512ifma:1;
 310       unsigned int cpuavx512vbmi:1;
 311       unsigned int cpumwaitx:1;
 312       unsigned int cpuclzero:1;
 313       unsigned int cpuospke:1;
 314       unsigned int cpu64:1;
 315       unsigned int cpuno64:1;
 316       unsigned int cpuamd64:1;
 317       unsigned int cpuintel64:1;
 318 #ifdef CpuUnused
 319       unsigned int unused:(CpuNumOfBits - CpuUnused);
 320 #endif
 321     } bitfield;
 322   unsigned int array[CpuNumOfUints];
 323 } i386_cpu_flags;
 324
 325 /* Position of opcode_modifier bits.  */
 326
 327 enum
 328 {
 329   /* has direction bit. */
 330   D = 0,
 331   /* set if operands can be words or dwords encoded the canonical way */
 332   W,
 333   /* Skip the current insn and use the next insn in i386-opc.tbl to swap
 334      operand in encoding.  */
 335   S,
 336   /* insn has a modrm byte. */
 337   Modrm,
 338   /* register is in low 3 bits of opcode */
 339   ShortForm,
 340   /* special case for jump insns.  */
 341   Jump,
 342   /* call and jump */
 343   JumpDword,
 344   /* loop and jecxz */
 345   JumpByte,
 346   /* special case for intersegment leaps/calls */
 347   JumpInterSegment,
 348   /* FP insn memory format bit, sized by 0x4 */
 349   FloatMF,
 350   /* src/dest swap for floats. */
 351   FloatR,
 352   /* has float insn direction bit. */
 353   FloatD,
 354   /* needs size prefix if in 32-bit mode */
 355   Size16,
 356   /* needs size prefix if in 16-bit mode */
 357   Size32,
 358   /* needs size prefix if in 64-bit mode */
 359   Size64,
 360   /* check register size.  */
 361   CheckRegSize,
 362   /* instruction ignores operand size prefix and in Intel mode ignores
 363      mnemonic size suffix check.  */
 364   IgnoreSize,
 365   /* default insn size depends on mode */
 366   DefaultSize,
 367   /* b suffix on instruction illegal */
 368   No_bSuf,
 369   /* w suffix on instruction illegal */
 370   No_wSuf,
 371   /* l suffix on instruction illegal */
 372   No_lSuf,
 373   /* s suffix on instruction illegal */
 374   No_sSuf,
 375   /* q suffix on instruction illegal */
 376   No_qSuf,
 377   /* long double suffix on instruction illegal */
 378   No_ldSuf,
 379   /* instruction needs FWAIT */
 380   FWait,
 381   /* quick test for string instructions */
 382   IsString,
 383   /* quick test if branch instruction is MPX supported */
 384   BNDPrefixOk,
 385   /* quick test for lockable instructions */
 386   IsLockable,
 387   /* fake an extra reg operand for clr, imul and special register
 388      processing for some instructions.  */
 389   RegKludge,
 390   /* The first operand must be xmm0 */
 391   FirstXmm0,
 392   /* An implicit xmm0 as the first operand */
 393   Implicit1stXmm0,
 394   /* The HLE prefix is OK:
 395      1. With a LOCK prefix.
 396      2. With or without a LOCK prefix.
 397      3. With a RELEASE (0xf3) prefix.
 398    */
 399 #define HLEPrefixNone           0
 400 #define HLEPrefixLock           1
 401 #define HLEPrefixAny            2
 402 #define HLEPrefixRelease        3
 403   HLEPrefixOk,
 404   /* An instruction on which a "rep" prefix is acceptable.  */
 405   RepPrefixOk,
 406   /* Convert to DWORD */
 407   ToDword,
 408   /* Convert to QWORD */
 409   ToQword,
 410   /* Address prefix changes operand 0 */
 411   AddrPrefixOp0,
 412   /* opcode is a prefix */
 413   IsPrefix,
 414   /* instruction has extension in 8 bit imm */
 415   ImmExt,
 416   /* instruction don't need Rex64 prefix.  */
 417   NoRex64,
 418   /* instruction require Rex64 prefix.  */
 419   Rex64,
 420   /* deprecated fp insn, gets a warning */
 421   Ugh,
 422   /* insn has VEX prefix:
 423         1: 128bit VEX prefix.
 424         2: 256bit VEX prefix.
 425         3: Scalar VEX prefix.
 426    */
 427 #define VEX128          1
 428 #define VEX256          2
 429 #define VEXScalar       3
 430   Vex,
 431   /* How to encode VEX.vvvv:
 432      0: VEX.vvvv must be 1111b.
 433      1: VEX.NDS.  Register-only source is encoded in VEX.vvvv where
 434         the content of source registers will be preserved.
 435         VEX.DDS.  The second register operand is encoded in VEX.vvvv
 436         where the content of first source register will be overwritten
 437         by the result.
 438         VEX.NDD2.  The second destination register operand is encoded in
 439         VEX.vvvv for instructions with 2 destination register operands.
 440         For assembler, there are no difference between VEX.NDS, VEX.DDS
 441         and VEX.NDD2.
 442      2. VEX.NDD.  Register destination is encoded in VEX.vvvv for
 443      instructions with 1 destination register operand.
 444      3. VEX.LWP.  Register destination is encoded in VEX.vvvv and one
 445         of the operands can access a memory location.
 446    */
 447 #define VEXXDS  1
 448 #define VEXNDD  2
 449 #define VEXLWP  3
 450   VexVVVV,
 451   /* How the VEX.W bit is used:
 452      0: Set by the REX.W bit.
 453      1: VEX.W0.  Should always be 0.
 454      2: VEX.W1.  Should always be 1.
 455    */
 456 #define VEXW0   1
 457 #define VEXW1   2
 458   VexW,
 459   /* VEX opcode prefix:
 460      0: VEX 0x0F opcode prefix.
 461      1: VEX 0x0F38 opcode prefix.
 462      2: VEX 0x0F3A opcode prefix
 463      3: XOP 0x08 opcode prefix.
 464      4: XOP 0x09 opcode prefix
 465      5: XOP 0x0A opcode prefix.
 466    */
 467 #define VEX0F           0
 468 #define VEX0F38         1
 469 #define VEX0F3A         2
 470 #define XOP08           3
 471 #define XOP09           4
 472 #define XOP0A           5
 473   VexOpcode,
 474   /* number of VEX source operands:
 475      0: <= 2 source operands.
 476      1: 2 XOP source operands.
 477      2: 3 source operands.
 478    */
 479 #define XOP2SOURCES     1
 480 #define VEX3SOURCES     2
 481   VexSources,
 482   /* instruction has VEX 8 bit imm */
 483   VexImmExt,
 484   /* Instruction with vector SIB byte:
 485         1: 128bit vector register.
 486         2: 256bit vector register.
 487         3: 512bit vector register.
 488    */
 489 #define VecSIB128       1
 490 #define VecSIB256       2
 491 #define VecSIB512       3
 492   VecSIB,
 493   /* SSE to AVX support required */
 494   SSE2AVX,
 495   /* No AVX equivalent */
 496   NoAVX,
 497
 498   /* insn has EVEX prefix:
 499         1: 512bit EVEX prefix.
 500         2: 128bit EVEX prefix.
 501         3: 256bit EVEX prefix.
 502         4: Length-ignored (LIG) EVEX prefix.
 503    */
 504 #define EVEX512                1
 505 #define EVEX128                2
 506 #define EVEX256                3
 507 #define EVEXLIG                4
 508   EVex,
 509
 510   /* AVX512 masking support:
 511         1: Zeroing-masking.
 512         2: Merging-masking.
 513         3: Both zeroing and merging masking.
 514    */
 515 #define ZEROING_MASKING 1
 516 #define MERGING_MASKING 2
 517 #define BOTH_MASKING    3
 518   Masking,
 519
 520   /* Input element size of vector insn:
 521         0: 32bit.
 522         1: 64bit.
 523    */
 524   VecESize,
 525
 526   /* Broadcast factor.
 527         0: No broadcast.
 528         1: 1to16 broadcast.
 529         2: 1to8 broadcast.
 530    */
 531 #define NO_BROADCAST    0
 532 #define BROADCAST_1TO16 1
 533 #define BROADCAST_1TO8  2
 534 #define BROADCAST_1TO4  3
 535 #define BROADCAST_1TO2  4
 536   Broadcast,
 537
 538   /* Static rounding control is supported.  */
 539   StaticRounding,
 540
 541   /* Supress All Exceptions is supported.  */
 542   SAE,
 543
 544   /* Copressed Disp8*N attribute.  */
 545   Disp8MemShift,
 546
 547   /* Default mask isn't allowed.  */
 548   NoDefMask,
 549
 550   /* Compatible with old (<= 2.8.1) versions of gcc  */
 551   OldGcc,
 552   /* AT&T mnemonic.  */
 553   ATTMnemonic,
 554   /* AT&T syntax.  */
 555   ATTSyntax,
 556   /* Intel syntax.  */
 557   IntelSyntax,
 558   /* The last bitfield in i386_opcode_modifier.  */
 559   Opcode_Modifier_Max
 560 };
 561
 562 typedef struct i386_opcode_modifier
 563 {
 564   unsigned int d:1;
 565   unsigned int w:1;
 566   unsigned int s:1;
 567   unsigned int modrm:1;
 568   unsigned int shortform:1;
 569   unsigned int jump:1;
 570   unsigned int jumpdword:1;
 571   unsigned int jumpbyte:1;
 572   unsigned int jumpintersegment:1;
 573   unsigned int floatmf:1;
 574   unsigned int floatr:1;
 575   unsigned int floatd:1;
 576   unsigned int size16:1;
 577   unsigned int size32:1;
 578   unsigned int size64:1;
 579   unsigned int checkregsize:1;
 580   unsigned int ignoresize:1;
 581   unsigned int defaultsize:1;
 582   unsigned int no_bsuf:1;
 583   unsigned int no_wsuf:1;
 584   unsigned int no_lsuf:1;
 585   unsigned int no_ssuf:1;
 586   unsigned int no_qsuf:1;
 587   unsigned int no_ldsuf:1;
 588   unsigned int fwait:1;
 589   unsigned int isstring:1;
 590   unsigned int bndprefixok:1;
 591   unsigned int islockable:1;
 592   unsigned int regkludge:1;
 593   unsigned int firstxmm0:1;
 594   unsigned int implicit1stxmm0:1;
 595   unsigned int hleprefixok:2;
 596   unsigned int repprefixok:1;
 597   unsigned int todword:1;
 598   unsigned int toqword:1;
 599   unsigned int addrprefixop0:1;
 600   unsigned int isprefix:1;
 601   unsigned int immext:1;
 602   unsigned int norex64:1;
 603   unsigned int rex64:1;
 604   unsigned int ugh:1;
 605   unsigned int vex:2;
 606   unsigned int vexvvvv:2;
 607   unsigned int vexw:2;
 608   unsigned int vexopcode:3;
 609   unsigned int vexsources:2;
 610   unsigned int veximmext:1;
 611   unsigned int vecsib:2;
 612   unsigned int sse2avx:1;
 613   unsigned int noavx:1;
 614   unsigned int evex:3;
 615   unsigned int masking:2;
 616   unsigned int vecesize:1;
 617   unsigned int broadcast:3;
 618   unsigned int staticrounding:1;
 619   unsigned int sae:1;
 620   unsigned int disp8memshift:3;
 621   unsigned int nodefmask:1;
 622   unsigned int oldgcc:1;
 623   unsigned int attmnemonic:1;
 624   unsigned int attsyntax:1;
 625   unsigned int intelsyntax:1;
 626 } i386_opcode_modifier;
 627
 628 /* Position of operand_type bits.  */
 629
 630 enum
 631 {
 632   /* 8bit register */
 633   Reg8 = 0,
 634   /* 16bit register */
 635   Reg16,
 636   /* 32bit register */
 637   Reg32,
 638   /* 64bit register */
 639   Reg64,
 640   /* Floating pointer stack register */
 641   FloatReg,
 642   /* MMX register */
 643   RegMMX,
 644   /* SSE register */
 645   RegXMM,
 646   /* AVX registers */
 647   RegYMM,
 648   /* AVX512 registers */
 649   RegZMM,
 650   /* Vector Mask registers */
 651   RegMask,
 652   /* Control register */
 653   Control,
 654   /* Debug register */
 655   Debug,
 656   /* Test register */
 657   Test,
 658   /* 2 bit segment register */
 659   SReg2,
 660   /* 3 bit segment register */
 661   SReg3,
 662   /* 1 bit immediate */
 663   Imm1,
 664   /* 8 bit immediate */
 665   Imm8,
 666   /* 8 bit immediate sign extended */
 667   Imm8S,
 668   /* 16 bit immediate */
 669   Imm16,
 670   /* 32 bit immediate */
 671   Imm32,
 672   /* 32 bit immediate sign extended */
 673   Imm32S,
 674   /* 64 bit immediate */
 675   Imm64,
 676   /* 8bit/16bit/32bit displacements are used in different ways,
 677      depending on the instruction.  For jumps, they specify the
 678      size of the PC relative displacement, for instructions with
 679      memory operand, they specify the size of the offset relative
 680      to the base register, and for instructions with memory offset
 681      such as `mov 1234,%al' they specify the size of the offset
 682      relative to the segment base.  */
 683   /* 8 bit displacement */
 684   Disp8,
 685   /* 16 bit displacement */
 686   Disp16,
 687   /* 32 bit displacement */
 688   Disp32,
 689   /* 32 bit signed displacement */
 690   Disp32S,
 691   /* 64 bit displacement */
 692   Disp64,
 693   /* Accumulator %al/%ax/%eax/%rax */
 694   Acc,
 695   /* Floating pointer top stack register %st(0) */
 696   FloatAcc,
 697   /* Register which can be used for base or index in memory operand.  */
 698   BaseIndex,
 699   /* Register to hold in/out port addr = dx */
 700   InOutPortReg,
 701   /* Register to hold shift count = cl */
 702   ShiftCount,
 703   /* Absolute address for jump.  */
 704   JumpAbsolute,
 705   /* String insn operand with fixed es segment */
 706   EsSeg,
 707   /* RegMem is for instructions with a modrm byte where the register
 708      destination operand should be encoded in the mod and regmem fields.
 709      Normally, it will be encoded in the reg field. We add a RegMem
 710      flag to the destination register operand to indicate that it should
 711      be encoded in the regmem field.  */
 712   RegMem,
 713   /* Memory.  */
 714   Mem,
 715   /* BYTE memory. */
 716   Byte,
 717   /* WORD memory. 2 byte */
 718   Word,
 719   /* DWORD memory. 4 byte */
 720   Dword,
 721   /* FWORD memory. 6 byte */
 722   Fword,
 723   /* QWORD memory. 8 byte */
 724   Qword,
 725   /* TBYTE memory. 10 byte */
 726   Tbyte,
 727   /* XMMWORD memory. */
 728   Xmmword,
 729   /* YMMWORD memory. */
 730   Ymmword,
 731   /* ZMMWORD memory.  */
 732   Zmmword,
 733   /* Unspecified memory size.  */
 734   Unspecified,
 735   /* Any memory size.  */
 736   Anysize,
 737
 738   /* Vector 4 bit immediate.  */
 739   Vec_Imm4,
 740
 741   /* Bound register.  */
 742   RegBND,
 743
 744   /* Vector 8bit displacement */
 745   Vec_Disp8,
 746
 747   /* The last bitfield in i386_operand_type.  */
 748   OTMax
 749 };
 750
 751 #define OTNumOfUints \
 752   (OTMax / sizeof (unsigned int) / CHAR_BIT + 1)
 753 #define OTNumOfBits \
 754   (OTNumOfUints * sizeof (unsigned int) * CHAR_BIT)
 755
 756 /* If you get a compiler error for zero width of the unused field,
 757    comment it out.  */
 758 #define OTUnused                (OTMax + 1)
 759
 760 typedef union i386_operand_type
 761 {
 762   struct
 763     {
 764       unsigned int reg8:1;
 765       unsigned int reg16:1;
 766       unsigned int reg32:1;
 767       unsigned int reg64:1;
 768       unsigned int floatreg:1;
 769       unsigned int regmmx:1;
 770       unsigned int regxmm:1;
 771       unsigned int regymm:1;
 772       unsigned int regzmm:1;
 773       unsigned int regmask:1;
 774       unsigned int control:1;
 775       unsigned int debug:1;
 776       unsigned int test:1;
 777       unsigned int sreg2:1;
 778       unsigned int sreg3:1;
 779       unsigned int imm1:1;
 780       unsigned int imm8:1;
 781       unsigned int imm8s:1;
 782       unsigned int imm16:1;
 783       unsigned int imm32:1;
 784       unsigned int imm32s:1;
 785       unsigned int imm64:1;
 786       unsigned int disp8:1;
 787       unsigned int disp16:1;
 788       unsigned int disp32:1;
 789       unsigned int disp32s:1;
 790       unsigned int disp64:1;
 791       unsigned int acc:1;
 792       unsigned int floatacc:1;
 793       unsigned int baseindex:1;
 794       unsigned int inoutportreg:1;
 795       unsigned int shiftcount:1;
 796       unsigned int jumpabsolute:1;
 797       unsigned int esseg:1;
 798       unsigned int regmem:1;
 799       unsigned int mem:1;
 800       unsigned int byte:1;
 801       unsigned int word:1;
 802       unsigned int dword:1;
 803       unsigned int fword:1;
 804       unsigned int qword:1;
 805       unsigned int tbyte:1;
 806       unsigned int xmmword:1;
 807       unsigned int ymmword:1;
 808       unsigned int zmmword:1;
 809       unsigned int unspecified:1;
 810       unsigned int anysize:1;
 811       unsigned int vec_imm4:1;
 812       unsigned int regbnd:1;
 813       unsigned int vec_disp8:1;
 814 #ifdef OTUnused
 815       unsigned int unused:(OTNumOfBits - OTUnused);
 816 #endif
 817     } bitfield;
 818   unsigned int array[OTNumOfUints];
 819 } i386_operand_type;
 820
 821 typedef struct insn_template
 822 {
 823   /* instruction name sans width suffix ("mov" for movl insns) */
 824   char *name;
 825
 826   /* how many operands */
 827   unsigned int operands;
 828
 829   /* base_opcode is the fundamental opcode byte without optional
 830      prefix(es).  */
 831   unsigned int base_opcode;
 832 #define Opcode_D        0x2 /* Direction bit:
 833                                set if Reg --> Regmem;
 834                                unset if Regmem --> Reg. */
 835 #define Opcode_FloatR   0x8 /* Bit to swap src/dest for float insns. */
 836 #define Opcode_FloatD 0x400 /* Direction bit for float insns. */
 837
 838   /* extension_opcode is the 3 bit extension for group <n> insns.
 839      This field is also used to store the 8-bit opcode suffix for the
 840      AMD 3DNow! instructions.
 841      If this template has no extension opcode (the usual case) use None
 842      Instructions */
 843   unsigned int extension_opcode;
 844 #define None 0xffff             /* If no extension_opcode is possible.  */
 845
 846   /* Opcode length.  */
 847   unsigned char opcode_length;
 848
 849   /* cpu feature flags */
 850   i386_cpu_flags cpu_flags;
 851
 852   /* the bits in opcode_modifier are used to generate the final opcode from
 853      the base_opcode.  These bits also are used to detect alternate forms of
 854      the same instruction */
 855   i386_opcode_modifier opcode_modifier;
 856
 857   /* operand_types[i] describes the type of operand i.  This is made
 858      by OR'ing together all of the possible type masks.  (e.g.
 859      'operand_types[i] = Reg|Imm' specifies that operand i can be
 860      either a register or an immediate operand.  */
 861   i386_operand_type operand_types[MAX_OPERANDS];
 862 }
 863 insn_template;
 864
 865 extern const insn_template i386_optab[];
 866
 867 /* these are for register name --> number & type hash lookup */
 868 typedef struct
 869 {
 870   char *reg_name;
 871   i386_operand_type reg_type;
 872   unsigned char reg_flags;
 873 #define RegRex      0x1  /* Extended register.  */
 874 #define RegRex64    0x2  /* Extended 8 bit register.  */
 875 #define RegVRex     0x4  /* Extended vector register.  */
 876   unsigned char reg_num;
 877 #define RegRip  ((unsigned char ) ~0)
 878 #define RegEip  (RegRip - 1)
 879 /* EIZ and RIZ are fake index registers.  */
 880 #define RegEiz  (RegEip - 1)
 881 #define RegRiz  (RegEiz - 1)
 882 /* FLAT is a fake segment register (Intel mode).  */
 883 #define RegFlat     ((unsigned char) ~0)
 884   signed char dw2_regnum[2];
 885 #define Dw2Inval (-1)
 886 }
 887 reg_entry;
 888
 889 /* Entries in i386_regtab.  */
 890 #define REGNAM_AL 1
 891 #define REGNAM_AX 25
 892 #define REGNAM_EAX 41
 893
 894 extern const reg_entry i386_regtab[];
 895 extern const unsigned int i386_regtab_size;
 896
 897 typedef struct
 898 {
 899   char *seg_name;
 900   unsigned int seg_prefix;
 901 }
 902 seg_entry;
 903
 904 extern const seg_entry cs;
 905 extern const seg_entry ds;
 906 extern const seg_entry ss;
 907 extern const seg_entry es;
 908 extern const seg_entry fs;
 909 extern const seg_entry gs;