opcodes/ChangeLog

   1 2013-06-20  Yufeng Zhang  <yufeng.zhang@arm.com>
   2
   3         * aarch64-dis.c (EMBEDDED_ENV): Remove the check on it.
   4         (SYMTAB_AVAILABLE): Removed.
   5         (#include "elf/aarch64.h): Ditto.
   6
   7 2013-06-17  Catherine Moore  <clm@codesourcery.com>
   8             Maciej W. Rozycki  <macro@codesourcery.com>
   9             Chao-Ying Fu  <fu@mips.com>
  10
  11         * micromips-opc.c (EVA): Define.
  12         (TLBINV): Define.
  13         (micromips_opcodes): Add EVA opcodes.
  14         * mips-dis.c (mips_arch_choices): Update for ASE_EVA.
  15         (print_insn_args): Handle EVA offsets.
  16         (print_insn_micromips): Likewise.
  17         * mips-opc.c (EVA): Define.
  18         (TLBINV): Define.
  19         (mips_builtin_opcodes): Add EVA opcodes.
  20
  21 2013-06-17  Alan Modra  <amodra@gmail.com>
  22
  23         * Makefile.am (mips-opc.lo): Add rules to create automatic
  24         dependency files.  Pass archdefs.
  25         (micromips-opc.lo, mips16-opc.lo): Likewise.
  26         * Makefile.in: Regenerate.
  27
  28 2013-06-14  DJ Delorie  <dj@redhat.com>
  29
  30         * rx-decode.opc (rx_decode_opcode): Bit operations on
  31         registers are 32-bit operations, not 8-bit operations.
  32         * rx-decode.c: Regenerate.
  33
  34 2013-06-13  Chao-ying Fu  <Chao-ying.Fu@imgtec.com>
  35
  36         * micromips-opc.c (IVIRT): New define.
  37         (IVIRT64): New define.
  38         (micromips_opcodes): Add dmfgc0, dmtgc0, hypcall, mfgc0, mtgc0,
  39         tlbginv, tlbginvf, tlbgp, tlbgr, tlbgwi, tlbgwr VIRT instructions.
  40
  41         * mips-dis.c (print_insn_micromips): Handle mfgc0, mtgc0, dmfgc0,
  42         dmtgc0 to print cp0 names.
  43
  44 2013-06-09  Sandra Loosemore  <sandra@codesourcery.com>
  45
  46         * nios2-opc.c (nios2_builtin_opcodes): Give "trap" a type-"b"
  47         argument.
  48
  49 2013-06-08  Catherine Moore  <clm@codesourcery.com>
  50             Richard Sandiford  <rdsandiford@googlemail.com>
  51
  52         * micromips-opc.c (D32, D33, MC): Update definitions.
  53         (micromips_opcodes):  Initialize ase field.
  54         * mips-dis.c (mips_arch_choice): Add ase field.
  55         (mips_arch_choices): Initialize ase field.
  56         (set_default_mips_dis_options): Declare and setup mips_ase.
  57         * mips-opc.c (M3D, SMT, MX, IVIRT, IVIRT64, D32, D33, D64,
  58         MT32, MC): Update definitions.
  59         (mips_builtin_opcodes): Initialize ase field.
  60
  61 2013-05-24  Richard Sandiford  <rsandifo@linux.vnet.ibm.com>
  62
  63         * s390-opc.txt (flogr): Require a register pair destination.
  64
  65 2013-05-23  Andreas Krebbel  <Andreas.Krebbel@de.ibm.com>
  66
  67         * s390-opc.c: Fix length operand in RSL_LRDFU and RSL_LRDFEU
  68         instruction format.
  69
  70 2013-05-22  Jürgen Urban  <JuergenUrban@gmx.de>
  71
  72         * mips-opc.c (mips_builtin_opcodes): Add R5900 VU0 instructions.
  73
  74 2013-05-20  Peter Bergner <bergner@vnet.ibm.com>
  75
  76         * ppc-dis.c (powerpc_init_dialect): Set default dialect to power8.
  77         * ppc-opc.c (BHRBE, ST, SIX, PS, SXL, VXPS_MASK, XX1RB_MASK,
  78         XLS_MASK, PPCVSX2): New defines.
  79         (powerpc_opcodes) <bcdadd., bcdsub., bctar, bctar, bctarl, clrbhrb,
  80         fmrgew, fmrgow, lqarx, lxsiwax, lxsiwzx, lxsspx, mfbhrbe,
  81         mffprd, mffprwz, mfvrd, mfvrwz, mfvsrd, mfvsrwz, msgclrp, msgsndp,
  82         mtfprd, mtfprwa, mtfprwz, mtsle, mtvrd, mtvrwa, mtvrwz, mtvsrd,
  83         mtvsrwa, mtvsrwz, pbt., rfebb, stqcx., stxsiwx, stxsspx,
  84         vaddcuq, vaddecuq, vaddeuqm, vaddudm, vadduqm, vbpermq, vcipher,
  85         vcipherlast, vclzb, vclzd, vclzh, vclzw, vcmpequd, vcmpequd.,
  86         vcmpgtsd, vcmpgtsd., vcmpgtud, vcmpgtud., veqv, vgbbd, vmaxsd,
  87         vmaxud, vminsd, vminud, vmrgew, vmrgow, vmulesw, vmuleuw, vmulosw,
  88         vmulouw, vmuluwm, vnand, vncipher, vncipherlast, vorc, vpermxor,
  89         vpksdss, vpksdus, vpkudum, vpkudus, vpmsumb, vpmsumd, vpmsumh,
  90         vpmsumw, vpopcntb, vpopcntd, vpopcnth, vpopcntw, vrld, vsbox,
  91         vshasigmad, vshasigmaw, vsld, vsrad, vsrd, vsubcuq, vsubecuq,
  92         vsubeuqm, vsubudm, vsubuqm, vupkhsw, vupklsw, waitasec, xsaddsp,
  93         xscvdpspn, xscvspdpn, xscvsxdsp, xscvuxdsp, xsdivsp, xsmaddasp,
  94         xsmaddmsp, xsmsubasp, xsmsubmsp, xsmulsp, xsnmaddasp, xsnmaddmsp,
  95         xsnmsubasp, xsnmsubmsp, xsresp, xsrsp, xsrsqrtesp, xssqrtsp,
  96         xssubsp, xxleqv, xxlnand, xxlorc>: New instructions.
  97         <lxvx, stxvx>: New extended mnemonics.
  98
  99 2013-05-17  Alan Modra  <amodra@gmail.com>
 100
 101         * ia64-raw.tbl: Replace non-ASCII char.
 102         * ia64-waw.tbl: Likewise.
 103         * ia64-asmtab.c: Regenerate.
 104
 105 2013-05-15  Saravanan Ekanathan <saravanan.ekanathan@amd.com>
 106
 107         * i386-gen.c (cpu_flag_init): Add CpuFSGSBase in CPU_BDVER3_FLAGS.
 108         * i386-init.h: Regenerated.
 109
 110 2013-05-13  Yufeng Zhang  <yufeng.zhang@arm.com>
 111
 112         * aarch64-asm.c (aarch64_ins_advsimd_imm_modified): Remove assertion.
 113         * aarch64-opc.c (operand_general_constraint_met_p): Relax the range
 114         check from [0, 255] to [-128, 255].
 115
 116 2013-05-09  Andrew Pinski  <apinski@cavium.com>
 117
 118         * mips-dis.c (mips_arch_choices): Add INSN_VIRT to mips32r2.
 119         Add INSN_VIRT and INSN_VIRT64 to mips64r2.
 120         (parse_mips_dis_option): Handle the virt option.
 121         (print_insn_args): Handle "+J".
 122         (print_mips_disassembler_options): Print out message about virt64.
 123         * mips-opc.c (IVIRT): New define.
 124         (IVIRT64): New define.
 125         (mips_builtin_opcodes): Add dmfgc0, dmtgc0, hypcall, mfgc0, mtgc0,
 126         tlbgr, tlbgwi, tlbginv, tlbginvf, tlbgwr, tlbgp VIRT instructions.
 127         Move rfe to the bottom as it conflicts with tlbgp.
 128
 129 2013-05-09  Alan Modra  <amodra@gmail.com>
 130
 131         * ppc-opc.c (extract_vlesi): Properly sign extend.
 132         (extract_vlensi): Likewise.  Comment reason for setting invalid.
 133
 134 2013-05-02  Nick Clifton  <nickc@redhat.com>
 135
 136         * msp430-dis.c: Add support for MSP430X instructions.
 137
 138 2013-04-24  Sandra Loosemore  <sandra@codesourcery.com>
 139
 140         * nios2-opc.c (nios2_builtin_reg): Rename "fstatus" control register
 141         to "eccinj".
 142
 143 2013-04-17  Wei-chen Wang  <cole945@gmail.com>
 144
 145         PR binutils/15369
 146         * cgen-dis.c (hash_insn_array): Use CGEN_CPU_INSN_ENDIAN instead
 147         of CGEN_CPU_ENDIAN.
 148         (hash_insns_list): Likewise.
 149
 150 2013-04-10  Jan Kratochvil  <jan.kratochvil@redhat.com>
 151
 152         * rl78-dis.c (print_insn_rl78): Use alternative form as a GCC false
 153         warning workaround.
 154
 155 2013-04-08  Jan Beulich <jbeulich@suse.com>
 156
 157         * i386-opc.tbl: Fold 64-bit and non-64-bit jecxz entries.
 158         * i386-tbl.h: Re-generate.
 159
 160 2013-04-06  David S. Miller  <davem@davemloft.net>
 161
 162         * sparc-dis.c (compare_opcodes): When encountering multiple aliases
 163         of an opcode, prefer the one with F_PREFERRED set.
 164         * sparc-opc.c (sparc_opcodes): Add ldtw, ldtwa, sttw, sttwa,
 165         lzcnt, flush with '[address]' syntax, and missing cbcond pseudo
 166         ops.  Make 64-bit VIS logical ops have "d" suffix in their names,
 167         mark existing mnenomics as aliases.  Add "cc" suffix to edge
 168         instructions generating condition codes, mark existing mnenomics
 169         as aliases.  Add "fp" prefix to VIS compare instructions, mark
 170         existing mnenomics as aliases.
 171
 172 2013-04-03  Nick Clifton  <nickc@redhat.com>
 173
 174         * v850-dis.c (print_value): With V850_INVERSE_PCREL compute the
 175         destination address by subtracting the operand from the current
 176         address.
 177         * v850-opc.c (insert_u16_loop): Disallow negative offsets.  Store
 178         a positive value in the insn.
 179         (extract_u16_loop): Do not negate the returned value.
 180         (D16_LOOP): Add V850_INVERSE_PCREL flag.
 181
 182         (ceilf.sw): Remove duplicate entry.
 183         (cvtf.hs): New entry.
 184         (cvtf.sh): Likewise.
 185         (fmaf.s): Likewise.
 186         (fmsf.s): Likewise.
 187         (fnmaf.s): Likewise.
 188         (fnmsf.s): Likewise.
 189         (maddf.s): Restrict to E3V5 architectures.
 190         (msubf.s): Likewise.
 191         (nmaddf.s): Likewise.
 192         (nmsubf.s): Likewise.
 193
 194 2013-03-27  H.J. Lu  <hongjiu.lu@intel.com>
 195
 196         * i386-dis.c (get_sib): Add the sizeflag argument.  Properly
 197         check address mode.
 198         (print_insn): Pass sizeflag to get_sib.
 199
 200 2013-03-27  Alexis Deruelle  <alexis.deruelle@gmail.com>
 201
 202         PR binutils/15068
 203         * tic6x-dis.c: Add support for displaying 16-bit insns.
 204
 205 2013-03-20  Alexis Deruelle  <alexis.deruelle@gmail.com>
 206
 207         PR gas/15095
 208         * tic6x-dis.c (print_insn_tic6x): Decode opcodes that have
 209         individual msb and lsb halves in src1 & src2 fields.  Discard the
 210         src1 (lsb) value and only use src2 (msb), discarding bit 0, to
 211         follow what Ti SDK does in that case as any value in the src1
 212         field yields the same output with SDK disassembler.
 213
 214 2013-03-12  Michael Eager <eager@eagercon.com>
 215
 216         * opcodes/mips-dis.c (print_insn_args): Modify def of reg.
 217
 218 2013-03-11  Sebastian Huber <sebastian.huber@embedded-brains.de>
 219
 220         * nios2-opc.c (nios2_builtin_opcodes): Add entry for wrprs.
 221
 222 2013-03-11  Sebastian Huber <sebastian.huber@embedded-brains.de>
 223
 224         * nios2-opc.c (nios2_builtin_opcodes): Add entry for rdprs.
 225
 226 2013-03-11  Sebastian Huber <sebastian.huber@embedded-brains.de>
 227
 228         * nios2-opc.c (nios2_builtin_regs): Add sstatus alias for ba register.
 229
 230 2013-03-11  Kyrylo Tkachov  <kyrylo.tkachov@arm.com>
 231
 232         * arm-dis.c (arm_opcodes): Add entries for CRC instructions.
 233         (thumb32_opcodes): Likewise.
 234         (print_insn_thumb32): Handle 'S' control char.
 235
 236 2013-03-08  Yann Sionneau  <yann.sionneau@gmail.com>
 237
 238         * lm32-desc.c: Regenerate.
 239
 240 2013-03-01  H.J. Lu  <hongjiu.lu@intel.com>
 241
 242         * i386-reg.tbl (riz): Add RegRex64.
 243         * i386-tbl.h: Regenerated.
 244
 245 2013-02-28  Yufeng Zhang  <yufeng.zhang@arm.com>
 246
 247         * aarch64-tbl.h (QL_I3SAMEW, QL_I3WWX): New macros.
 248         (aarch64_feature_crc): New static.
 249         (CRC): New macro.
 250         (aarch64_opcode_table): Add entries for the crc32b, crc32h, crc32w,
 251         crc32x, crc32cb, crc32ch, crc32cw and crc32cx instructions.
 252         * aarch64-asm-2.c: Re-generate.
 253         * aarch64-dis-2.c: Ditto.
 254         * aarch64-opc-2.c: Ditto.
 255
 256 2013-02-27  Alan Modra  <amodra@gmail.com>
 257
 258         * rl78-decode.opc (rl78_decode_opcode): Fix typo.
 259         * rl78-decode.c: Regenerate.
 260
 261 2013-02-25  Kaushik Phatak  <Kaushik.Phatak@kpitcummins.com>
 262
 263         * rl78-decode.opc: Fix encoding of DIVWU insn.
 264         * rl78-decode.c: Regenerate.
 265
 266 2013-02-19  H.J. Lu  <hongjiu.lu@intel.com>
 267
 268         PR gas/15159
 269         * i386-dis.c (rm_table): Add clac and stac to RM_0F01_REG_1.
 270
 271         * i386-gen.c (cpu_flag_init): Add CPU_SMAP_FLAGS.
 272         (cpu_flags): Add CpuSMAP.
 273
 274         * i386-opc.h (CpuSMAP): New.
 275         (i386_cpu_flags): Add cpusmap.
 276
 277         * i386-opc.tbl: Add clac and stac.
 278
 279         * i386-init.h: Regenerated.
 280         * i386-tbl.h: Likewise.
 281
 282 2013-02-15  Markos Chandras  <markos.chandras@imgtec.com>
 283
 284         * metag-dis.c: Initialize outf->bytes_per_chunk to 4
 285         which also makes the disassembler output be in little
 286         endian like it should be.
 287
 288 2013-02-14  Yufeng Zhang  <yufeng.zhang@arm.com>
 289
 290         * aarch64-opc.c (aarch64_prfops): Change unnamed operation 'name'
 291         fields to NULL.
 292         (aarch64_print_operand): Adjust the printing for AARCH64_OPND_PRFOP.
 293
 294 2013-02-13  Maciej W. Rozycki  <macro@codesourcery.com>
 295
 296         * mips-dis.c (is_compressed_mode_p): Only match symbols from the
 297         section disassembled.
 298
 299 2013-02-11  Kyrylo Tkachov  <kyrylo.tkachov@arm.com>
 300
 301         * arm-dis.c: Update strht pattern.
 302
 303 2013-02-09  Jürgen Urban  <JuergenUrban@gmx.de>
 304
 305         * mips-opc.c (mips_builtin_opcodes): Enable l.d and s.d macros for
 306         single-float.  Disable ll, lld, sc and scd for EE.  Disable the
 307         trunc.w.s macro for EE.
 308
 309 2013-02-06  Sandra Loosemore  <sandra@codesourcery.com>
 310             Andrew Jenner <andrew@codesourcery.com>
 311
 312         Based on patches from Altera Corporation.
 313
 314         * Makefile.am (TARGET_LIBOPCODES_CFILES): Add nios2-dis.c and
 315         nios2-opc.c.
 316         * Makefile.in: Regenerated.
 317         * configure.in: Add case for bfd_nios2_arch.
 318         * configure: Regenerated.
 319         * disassemble.c (ARCH_nios2): Define.
 320         (disassembler): Add case for bfd_arch_nios2.
 321         * nios2-dis.c: New file.
 322         * nios2-opc.c: New file.
 323
 324 2013-02-04  Alan Modra  <amodra@gmail.com>
 325
 326         * po/POTFILES.in: Regenerate.
 327         * rl78-decode.c: Regenerate.
 328         * rx-decode.c: Regenerate.
 329
 330 2013-01-30  Yufeng Zhang  <yufeng.zhang@arm.com>
 331
 332         * aarch64-tbl.h (aarch64_opcode_table): Flag sshll, sshll2, ushll and
 333         ushll2 with F_HAS_ALIAS.  Add entries for sxtl, sxtl2, uxtl and uxtl2.
 334         * aarch64-asm.c (convert_xtl_to_shll): New function.
 335         (convert_to_real): Handle OP_SXTL, OP_SXTL2, OP_UXTL and OP_UXTL2 by
 336         calling convert_xtl_to_shll.
 337         * aarch64-dis.c (convert_shll_to_xtl): New function.
 338         (convert_to_alias): Handle OP_SXTL, OP_SXTL2, OP_UXTL and OP_UXTL2 by
 339         calling convert_shll_to_xtl.
 340         * aarch64-gen.c: Update copyright year.
 341         * aarch64-asm-2.c: Re-generate.
 342         * aarch64-dis-2.c: Re-generate.
 343         * aarch64-opc-2.c: Re-generate.
 344
 345 2013-01-24  Nick Clifton  <nickc@redhat.com>
 346
 347         * v850-dis.c: Add support for e3v5 architecture.
 348         * v850-opc.c: Likewise.
 349
 350 2013-01-17  Yufeng Zhang  <yufeng.zhang@arm.com>
 351
 352         * aarch64-asm.c (aarch64_ins_advsimd_imm_modified): Handle 8-bit MOVI.
 353         * aarch64-dis.c (aarch64_ext_advsimd_imm_modified): Likewise.
 354         * aarch64-opc.c (operand_general_constraint_met_p): For
 355         AARCH64_MOD_LSL, move the range check on the shift amount before the
 356         alignment check; change to call set_sft_amount_out_of_range_error
 357         instead of set_imm_out_of_range_error.
 358         * aarch64-tbl.h (QL_SIMD_IMM_B): Replace NIL with LSL.
 359         (aarch64_opcode_table): Remove the OP enumerator from the asimdimm
 360         8-bit MOVI entry; change the 2nd operand from SIMD_IMM to
 361         SIMD_IMM_SFT.
 362
 363 2013-01-16  H.J. Lu  <hongjiu.lu@intel.com>
 364
 365         * i386-gen.c (operand_type_init): Add OPERAND_TYPE_IMM32_64.
 366
 367         * i386-init.h: Regenerated.
 368         * i386-tbl.h: Likewise.
 369
 370 2013-01-15  Nick Clifton  <nickc@redhat.com>
 371
 372         * v850-dis.c (get_operand_value): Sign extend V850E_IMMEDIATE
 373         values.
 374         * v850-opc.c (IMM16LO): Add V850_OPERAND_SIGNED attribute.
 375
 376 2013-01-14  Will Newton <will.newton@imgtec.com>
 377
 378         * metag-dis.c (REG_WIDTH): Increase to 64.
 379
 380 2013-01-10  Peter Bergner <bergner@vnet.ibm.com>
 381
 382         * ppc-dis.c (ppc_opts): Add "power8", "pwr8" and "htm" entries.
 383         * ppc-opc.c (HTM_R, HTM_SI, XRTRB_MASK, XRTRARB_MASK, XRTLRARB_MASK,
 384         XRTARARB_MASK, XRTBFRARB_MASK, XRCL, POWER8, PPCHTM): New defines.
 385         (SH6): Update.
 386         <"tabort.", "tabortdc.", "tabortdci.", "tabortwc.",
 387         "tabortwci.", "tbegin.", "tcheck", "tend.", "trechkpt.",
 388         "treclaim.", "tsr.">: Add POWER8 HTM opcodes.
 389         <"tendall.", "tresume.", "tsuspend.">: Add POWER8 HTM extended opcodes.
 390
 391 2013-01-10  Will Newton <will.newton@imgtec.com>
 392
 393         * Makefile.am: Add Meta.
 394         * configure.in: Add Meta.
 395         * disassemble.c: Add Meta support.
 396         * metag-dis.c: New file.
 397         * Makefile.in: Regenerate.
 398         * configure: Regenerate.
 399
 400 2013-01-07  Kaushik Phatak  <kaushik.phatak@kpitcummins.com>
 401
 402         * cr16-dis.c (make_instruction): Rename to cr16_make_instruction.
 403         (match_opcode): Rename to cr16_match_opcode.
 404
 405 2013-01-04  Juergen Urban <JuergenUrban@gmx.de>
 406
 407         * mips-dis.c: Add names for CP0 registers of r5900.
 408         * mips-opc.c: Add M_SQ_AB and M_LQ_AB to support larger range for
 409         instructions sq and lq.
 410         Add support for MIPS r5900 CPU.
 411         Add support for 128 bit MMI (Multimedia Instructions).
 412         Add support for EE instructions (Emotion Engine).
 413         Disable unsupported floating point instructions (64 bit and
 414         undefined compare operations).
 415         Enable instructions of MIPS ISA IV which are supported by r5900.
 416         Disable 64 bit co processor instructions.
 417         Disable 64 bit multiplication and division instructions.
 418         Disable instructions for co-processor 2 and 3, because these are
 419         not supported (preparation for later VU0 support (Vector Unit)).
 420         Disable cvt.w.s because this behaves like trunc.w.s and the
 421         correct execution can't be ensured on r5900.
 422         Add trunc.w.s using the opcode encoding of cvt.w.s on r5900. This
 423         will confuse less developers and compilers.
 424
 425 2013-01-04  Yufeng Zhang  <yufeng.zhang@arm.com>
 426
 427         * aarch64-opc.c (aarch64_print_operand): Change to print
 428         AARCH64_OPND_IMM_MOV in hexadecimal in the instruction and in decimal
 429         in comment.
 430         * aarch64-tbl.h (aarch64_opcode_table): Remove the 'F_PSEUDO' flag
 431         from the opcode entries of OP_MOV_IMM_LOG, OP_MOV_IMM_WIDEN and
 432         OP_MOV_IMM_WIDE.
 433
 434 2013-01-04  Yufeng Zhang  <yufeng.zhang@arm.com>
 435
 436         * aarch64-opc.c (aarch64_prfops): Update to support PLIL1KEEP,
 437         PLIL1STRM, PLIL2KEEP, PLIL2STRM, PLIL3KEEP and PLIL3STRM.
 438
 439 2013-01-02  H.J. Lu  <hongjiu.lu@intel.com>
 440
 441         * i386-gen.c (process_copyright): Update copyright year to 2013.
 442
 443 2013-01-02  Kaushik Phatak  <kaushik.phatak@kpitcummins.com>
 444
 445         * cr16-dis.c (match_opcode,make_instruction): Remove static
 446         declaration.
 447         (dwordU,wordU): Moved typedefs to opcode/cr16.h
 448         (cr16_words,cr16_allWords,cr16_currInsn): Added prefix 'cr16_'.
 449
 450 For older changes see ChangeLog-2012
 451 \f
 452 Copyright (C) 2013 Free Software Foundation, Inc.
 453
 454 Copying and distribution of this file, with or without modification,
 455 are permitted in any medium without royalty provided the copyright
 456 notice and this notice are preserved.
 457
 458 Local Variables:
 459 mode: change-log
 460 left-margin: 8
 461 fill-column: 74
 462 version-control: never
 463 End: