opcodes/ChangeLog

   1 2017-04-09  Pip Cet  <pipcet@gmail.com>
   2
   3         * wasm32-dis.c (print_insn_wasm32): Avoid DECIMAL_DIG, specify
   4         appropriate floating-point precision directly.
   5
   6 2017-04-07  Alan Modra  <amodra@gmail.com>
   7
   8         * ppc-opc.c (powerpc_opcodes <mviwsplt, mvidsplt, lvexbx, lvepxl,
   9         lvexhx, lvepx, lvexwx, stvexbx, stvexhx, stvexwx, lvtrx, lvtlx,
  10         lvswx, stvfrx, stvflx, stvswx, lvsm, stvepxl, lvtrxl, stvepx,
  11         lvtlxl, lvswxl, stvfrxl, stvflxl, stvswxl>): Enable E6500 only
  12         vector instructions with E6500 not PPCVEC2.
  13
  14 2017-04-06  Pip Cet  <pipcet@gmail.com>
  15
  16         * Makefile.am: Add wasm32-dis.c.
  17         * configure.ac: Add wasm32-dis.c to wasm32 target.
  18         * disassemble.c: Add wasm32 disassembler code.
  19         * wasm32-dis.c: New file.
  20         * Makefile.in: Regenerate.
  21         * configure: Regenerate.
  22         * po/POTFILES.in: Regenerate.
  23         * po/opcodes.pot: Regenerate.
  24
  25 2017-04-05  Pedro Alves  <palves@redhat.com>
  26
  27         * arc-dis.c (parse_option, parse_disassembler_options): Constify.
  28         * arm-dis.c (parse_arm_disassembler_options): Constify.
  29         * ppc-dis.c (powerpc_init_dialect): Constify local.
  30         * vax-dis.c (parse_disassembler_options): Constify.
  31
  32 2017-04-03  Palmer Dabbelt  <palmer@dabbelt.com>
  33
  34         * riscv-dis.c (riscv_disassemble_insn): Change "_gp" to
  35         RISCV_GP_SYMBOL.
  36
  37 2017-03-30  Pip Cet  <pipcet@gmail.com>
  38
  39         * configure.ac: Add (empty) bfd_wasm32_arch target.
  40         * configure: Regenerate
  41         * po/opcodes.pot: Regenerate.
  42
  43 2017-03-29  Sheldon Lobo  <sheldon.lobo@oracle.com>
  44
  45         Add support for missing SPARC ASIs from UA2005, UA2007, OSA2011, &
  46         OSA2015.
  47         * opcodes/sparc-opc.c (asi_table): New ASIs.
  48
  49 2017-03-29  Alan Modra  <amodra@gmail.com>
  50
  51         * ppc-dis.c (ppc_opts): Set PPC_OPCODE_PPC for "any" flags.  Add
  52         "raw" option.
  53         (lookup_powerpc): Don't special case -1 dialect.  Handle
  54         PPC_OPCODE_RAW.
  55         (print_insn_powerpc): Mask out PPC_OPCODE_ANY on first
  56         lookup_powerpc call, pass it on second.
  57
  58 2017-03-27  Alan Modra  <amodra@gmail.com>
  59
  60         PR 21303
  61         * ppc-dis.c (struct ppc_mopt): Comment.
  62         (ppc_opts <e200z4>): Move PPC_OPCODE_VLE from .sticky to .cpu.
  63
  64 2017-03-27  Rinat Zelig  <rinat@mellanox.com>
  65
  66         * arc-nps400-tbl.h: Add Ultra Ip and Miscellaneous instructions format.
  67         * arc-opc.c: Add defines. e.g. F_NJ, F_NM , F_NO_T, F_NPS_SR,
  68         F_NPS_M, F_NPS_CORE, F_NPS_ALL.
  69         (insert_nps_misc_imm_offset): New function.
  70         (extract_nps_misc imm_offset): New function.
  71         (arc_num_flag_operands): Add F_NJ, F_NM, F_NO_T.
  72         (arc_flag_special_cases): Add F_NJ, F_NM, F_NO_T.
  73
  74 2017-03-21  Andreas Krebbel  <krebbel@linux.vnet.ibm.com>
  75
  76         * s390-mkopc.c (main): Remove vx2 check.
  77         * s390-opc.txt: Remove vx2 instruction flags.
  78
  79 2017-03-21  Rinat Zelig  <rinat@mellanox.com>
  80
  81         * arc-nps400-tbl.h: Add cp32/cp16 instructions format.
  82         * arc-opc.c: Add F_NPS_NA, NPS_DMA_IMM_ENTRY, NPS_DMA_IMM_OFFSET.
  83         (insert_nps_imm_offset): New function.
  84         (extract_nps_imm_offset): New function.
  85         (insert_nps_imm_entry): New function.
  86         (extract_nps_imm_entry): New function.
  87
  88 2017-03-17  Alan Modra  <amodra@gmail.com>
  89
  90         PR 21248
  91         * ppc-opc.c (powerpc_opcodes): Enable mfivor32, mfivor33,
  92         mtivor32, and mtivor33 for e6500.  Move mfibatl and mfibatu after
  93         those spr mnemonics they alias.  Similarly for mtibatl, mtibatu.
  94
  95 2017-03-14  Kito Cheng  <kito.cheng@gmail.com>
  96
  97         * riscv-opc.c (riscv_opcodes> <c.li>: Use the 'o' immediate encoding.
  98         <c.andi>: Likewise.
  99         <c.addiw> Likewise.
 100
 101 2017-03-14  Kito Cheng  <kito.cheng@gmail.com>
 102
 103         * riscv-opc.c (riscv_opcodes) <c.addi>: Use match_opcode.
 104
 105 2017-03-13  Andrew Waterman  <andrew@sifive.com>
 106
 107         * riscv-opc.c (riscv_opcodes) <srli/C>: Use match_opcode.
 108         <srl> Likewise.
 109         <srai> Likewise.
 110         <sra> Likewise.
 111
 112 2017-03-09  H.J. Lu  <hongjiu.lu@intel.com>
 113
 114         * i386-gen.c (opcode_modifiers): Replace S with Load.
 115         * i386-opc.h (S): Removed.
 116         (Load): New.
 117         (i386_opcode_modifier): Replace s with load.
 118         * i386-opc.tbl: Add {disp8}, {disp32}, {swap}, {vex2}, {vex3}
 119         and {evex}.  Replace S with Load.
 120         * i386-tbl.h: Regenerated.
 121
 122 2017-03-09  H.J. Lu  <hongjiu.lu@intel.com>
 123
 124         * i386-opc.tbl: Use CpuCET on rdsspq.
 125         * i386-tbl.h: Regenerated.
 126
 127 2017-03-08  Peter Bergner  <bergner@vnet.ibm.com>
 128
 129         * ppc-dis.c (ppc_opts) <altivec>: Do not use PPC_OPCODE_ALTIVEC2;
 130         <vsx>: Do not use PPC_OPCODE_VSX3;
 131
 132 2017-03-08  Peter Bergner  <bergner@vnet.ibm.com>
 133
 134         * ppc-opc.c (powerpc_opcodes) <lnia>: New extended mnemonic.
 135
 136 2017-03-06  H.J. Lu  <hongjiu.lu@intel.com>
 137
 138         * i386-dis.c (REG_0F1E_MOD_3): New enum.
 139         (MOD_0F1E_PREFIX_1): Likewise.
 140         (MOD_0F38F5_PREFIX_2): Likewise.
 141         (MOD_0F38F6_PREFIX_0): Likewise.
 142         (RM_0F1E_MOD_3_REG_7): Likewise.
 143         (PREFIX_MOD_0_0F01_REG_5): Likewise.
 144         (PREFIX_MOD_3_0F01_REG_5_RM_1): Likewise.
 145         (PREFIX_MOD_3_0F01_REG_5_RM_2): Likewise.
 146         (PREFIX_0F1E): Likewise.
 147         (PREFIX_MOD_0_0FAE_REG_5): Likewise.
 148         (PREFIX_0F38F5): Likewise.
 149         (dis386_twobyte): Use PREFIX_0F1E.
 150         (reg_table): Add REG_0F1E_MOD_3.
 151         (prefix_table): Add PREFIX_MOD_0_0F01_REG_5,
 152         PREFIX_MOD_3_0F01_REG_5_RM_1, PREFIX_MOD_3_0F01_REG_5_RM_2,
 153         PREFIX_0F1E, PREFIX_MOD_0_0FAE_REG_5 and PREFIX_0F38F5.  Update
 154         PREFIX_0FAE_REG_6 and PREFIX_0F38F6.
 155         (three_byte_table): Use PREFIX_0F38F5.
 156         (mod_table): Use PREFIX_MOD_0_0F01_REG_5, PREFIX_MOD_0_0FAE_REG_5.
 157         Add MOD_0F1E_PREFIX_1, MOD_0F38F5_PREFIX_2, MOD_0F38F6_PREFIX_0.
 158         (rm_table): Add MOD_0F38F5_PREFIX_2, MOD_0F38F6_PREFIX_0,
 159         RM_0F1E_MOD_3_REG_7.  Use PREFIX_MOD_3_0F01_REG_5_RM_1 and
 160         PREFIX_MOD_3_0F01_REG_5_RM_2.
 161         * i386-gen.c (cpu_flag_init): Add CPU_CET_FLAGS.
 162         (cpu_flags): Add CpuCET.
 163         * i386-opc.h (CpuCET): New enum.
 164         (CpuUnused): Commented out.
 165         (i386_cpu_flags): Add cpucet.
 166         * i386-opc.tbl: Add Intel CET instructions.
 167         * i386-init.h: Regenerated.
 168         * i386-tbl.h: Likewise.
 169
 170 2017-03-06  Alan Modra  <amodra@gmail.com>
 171
 172         PR 21124
 173         * ppc-opc.c (extract_esync, extract_ls, extract_ral, extract_ram)
 174         (extract_raq, extract_ras, extract_rbx): New functions.
 175         (powerpc_operands): Use opposite corresponding insert function.
 176         (Q_MASK): Define.
 177         (powerpc_opcodes): Apply Q_MASK to all quad insns with even
 178         register restriction.
 179
 180 2017-02-28  Peter Bergner  <bergner@vnet.ibm.com>
 181
 182         * disassemble.c Include "safe-ctype.h".
 183         (disassemble_init_for_target): Handle s390 init.
 184         (remove_whitespace_and_extra_commas): New function.
 185         (disassembler_options_cmp): Likewise.
 186         * arm-dis.c: Include "libiberty.h".
 187         (NUM_ELEM): Delete.
 188         (regnames): Use long disassembler style names.
 189         Add force-thumb and no-force-thumb options.
 190         (NUM_ARM_REGNAMES): Rename from this...
 191         (NUM_ARM_OPTIONS): ...to this.  Use ARRAY_SIZE.
 192         (get_arm_regname_num_options): Delete.
 193         (set_arm_regname_option): Likewise.
 194         (get_arm_regnames): Likewise.
 195         (parse_disassembler_options): Likewise.
 196         (parse_arm_disassembler_option): Rename from this...
 197         (parse_arm_disassembler_options): ...to this.  Make static.
 198         Use new FOR_EACH_DISASSEMBLER_OPTION macro to scan over options.
 199         (print_insn): Use parse_arm_disassembler_options.
 200         (disassembler_options_arm): New function.
 201         (print_arm_disassembler_options): Handle updated regnames.
 202         * ppc-dis.c: Include "libiberty.h".
 203         (ppc_opts): Add "32" and "64" entries.
 204         (ppc_parse_cpu): Use ARRAY_SIZE and disassembler_options_cmp.
 205         (powerpc_init_dialect): Add break to switch statement.
 206         Use new FOR_EACH_DISASSEMBLER_OPTION macro.
 207         (disassembler_options_powerpc): New function.
 208         (print_ppc_disassembler_options): Use ARRAY_SIZE.
 209         Remove printing of "32" and "64".
 210         * s390-dis.c: Include "libiberty.h".
 211         (init_flag): Remove unneeded variable.
 212         (struct s390_options_t): New structure type.
 213         (options): New structure.
 214         (init_disasm): Rename from this...
 215         (disassemble_init_s390): ...to this.  Add initializations for
 216         current_arch_mask and option_use_insn_len_bits_p.  Remove init_flag.
 217         (print_insn_s390): Delete call to init_disasm.
 218         (disassembler_options_s390): New function.
 219         (print_s390_disassembler_options): Print using information from
 220         struct 'options'.
 221         * po/opcodes.pot: Regenerate.
 222
 223 2017-02-28  Jan Beulich  <jbeulich@suse.com>
 224
 225         * i386-dis.c (PCMPESTR_Fixup): New.
 226         (VEX_W_0F3A60_P_2, VEX_W_0F3A61_P_2): Delete.
 227         (prefix_table): Use PCMPESTR_Fixup.
 228         (vex_len_table): Make VPCMPESTR{I,M} entries leaf ones and use
 229         PCMPESTR_Fixup.
 230         (vex_w_table): Delete VPCMPESTR{I,M} entries.
 231         * i386-opc.tbl (pcmpestri, pcmpestrm, vpcmpestri, vpcmpestrm):
 232         Split 64-bit and non-64-bit variants.
 233         * opcodes/i386-tbl.h: Re-generate.
 234
 235 2017-02-24  Richard Sandiford  <richard.sandiford@arm.com>
 236
 237         * aarch64-tbl.h (OP_SVE_HMH, OP_SVE_VMU_HSD, OP_SVE_VMVU_HSD)
 238         (OP_SVE_VMVV_HSD, OP_SVE_VMVVU_HSD, OP_SVE_VM_HSD, OP_SVE_VUVV_HSD)
 239         (OP_SVE_VUV_HSD, OP_SVE_VU_HSD, OP_SVE_VVVU_H, OP_SVE_VVVU_S)
 240         (OP_SVE_VVVU_HSD, OP_SVE_VVV_D, OP_SVE_VVV_D_H, OP_SVE_VVV_H)
 241         (OP_SVE_VVV_HSD, OP_SVE_VVV_S, OP_SVE_VVV_S_B, OP_SVE_VVV_SD_BH)
 242         (OP_SVE_VV_BHSDQ, OP_SVE_VV_HSD, OP_SVE_VZVV_HSD, OP_SVE_VZV_HSD)
 243         (OP_SVE_V_HSD): New macros.
 244         (OP_SVE_VMU_SD, OP_SVE_VMVU_SD, OP_SVE_VM_SD, OP_SVE_VUVV_SD)
 245         (OP_SVE_VU_SD, OP_SVE_VVVU_SD, OP_SVE_VVV_SD, OP_SVE_VZVV_SD)
 246         (OP_SVE_VZV_SD, OP_SVE_V_SD): Delete.
 247         (aarch64_opcode_table): Add new SVE instructions.
 248         (aarch64_opcode_table): Use imm_rotate{1,2} instead of imm_rotate
 249         for rotation operands.  Add new SVE operands.
 250         * aarch64-asm.h (ins_sve_addr_ri_s4): New inserter.
 251         (ins_sve_quad_index): Likewise.
 252         (ins_imm_rotate): Split into...
 253         (ins_imm_rotate1, ins_imm_rotate2): ...these two inserters.
 254         * aarch64-asm.c (aarch64_ins_imm_rotate): Split into...
 255         (aarch64_ins_imm_rotate1, aarch64_ins_imm_rotate2): ...these two
 256         functions.
 257         (aarch64_ins_sve_addr_ri_s4): New function.
 258         (aarch64_ins_sve_quad_index): Likewise.
 259         (do_misc_encoding): Handle "MOV Zn.Q, Qm".
 260         * aarch64-asm-2.c: Regenerate.
 261         * aarch64-dis.h (ext_sve_addr_ri_s4): New extractor.
 262         (ext_sve_quad_index): Likewise.
 263         (ext_imm_rotate): Split into...
 264         (ext_imm_rotate1, ext_imm_rotate2): ...these two extractors.
 265         * aarch64-dis.c (aarch64_ext_imm_rotate): Split into...
 266         (aarch64_ext_imm_rotate1, aarch64_ext_imm_rotate2): ...these two
 267         functions.
 268         (aarch64_ext_sve_addr_ri_s4): New function.
 269         (aarch64_ext_sve_quad_index): Likewise.
 270         (aarch64_ext_sve_index): Allow quad indices.
 271         (do_misc_decoding): Likewise.
 272         * aarch64-dis-2.c: Regenerate.
 273         * aarch64-opc.h (FLD_SVE_i3h, FLD_SVE_rot1, FLD_SVE_rot2): New
 274         aarch64_field_kinds.
 275         (OPD_F_OD_MASK): Widen by one bit.
 276         (OPD_F_NO_ZR): Bump accordingly.
 277         (get_operand_field_width): New function.
 278         * aarch64-opc.c (fields): Add new SVE fields.
 279         (operand_general_constraint_met_p): Handle new SVE operands.
 280         (aarch64_print_operand): Likewise.
 281         * aarch64-opc-2.c: Regenerate.
 282
 283 2017-02-24  Richard Sandiford  <richard.sandiford@arm.com>
 284
 285         * aarch64-tbl.h (aarch64_feature_simd_v8_3): Replace with...
 286         (aarch64_feature_compnum): ...this.
 287         (SIMD_V8_3): Replace with...
 288         (COMPNUM): ...this.
 289         (CNUM_INSN): New macro.
 290         (aarch64_opcode_table): Use it for the complex number instructions.
 291
 292 2017-02-24  Jan Beulich  <jbeulich@suse.com>
 293
 294         * i386-dis.c (reg_table): REG_F6/1 and REG_F7/1 decode as TEST.
 295
 296 2017-02-23  Sheldon Lobo <sheldon.lobo@oracle.com>
 297
 298         Add support for associating SPARC ASIs with an architecture level.
 299         * include/opcode/sparc.h (sparc_asi): New sparc_asi struct.
 300         * opcodes/sparc-opc.c (asi_table): Updated asi_table and encoding/
 301         decoding of SPARC ASIs.
 302
 303 2017-02-23  Jan Beulich  <jbeulich@suse.com>
 304
 305         * i386-dis.c (get_valid_dis386): Don't special case VEX opcode
 306         82. For 3-byte VEX only special case opcode 77 in VEX_0F space.
 307
 308 2017-02-21  Jan Beulich  <jbeulich@suse.com>
 309
 310         * aarch64-asm.c (convert_bfc_to_bfm): Copy operand 0 to operand
 311         1 (instead of to itself). Correct typo.
 312
 313 2017-02-14  Andrew Waterman  <andrew@sifive.com>
 314
 315         * riscv-opc.c (riscv_opcodes): Add sfence.vma instruction and
 316         pseudoinstructions.
 317
 318 2017-02-15  Richard Sandiford  <richard.sandiford@arm.com>
 319
 320         * aarch64-opc.c (aarch64_sys_regs): Add SVE registers.
 321         (aarch64_sys_reg_supported_p): Handle them.
 322
 323 2017-02-15  Claudiu Zissulescu  <claziss@synopsys.com>
 324
 325         * arc-opc.c (UIMM6_20R): Define.
 326         (SIMM12_20): Use above.
 327         (SIMM12_20R): Define.
 328         (SIMM3_5_S): Use above.
 329         (UIMM7_A32_11R_S): Define.
 330         (UIMM7_9_S): Use above.
 331         (UIMM3_13R_S): Define.
 332         (SIMM11_A32_7_S): Use above.
 333         (SIMM9_8R): Define.
 334         (UIMM10_A32_8_S): Use above.
 335         (UIMM8_8R_S): Define.
 336         (W6): Use above.
 337         (arc_relax_opcodes): Use all above defines.
 338
 339 2017-02-15  Vineet Gupta <vgupta@synopsys.com>
 340
 341         * arc-regs.h: Distinguish some of the registers different on
 342         ARC700 and HS38 cpus.
 343
 344 2017-02-14  Alan Modra  <amodra@gmail.com>
 345
 346         PR 21118
 347         * ppc-opc.c (powerpc_operands): Flag SPR, SPRG and TBR entries
 348         with PPC_OPERAND_SPR.  Flag PSQ and PSQM with PPC_OPERAND_GQR.
 349
 350 2017-02-11  Stafford Horne  <shorne@gmail.com>
 351             Alan Modra  <amodra@gmail.com>
 352
 353         * cgen-opc.c (cgen_lookup_insn): Delete buf and base_insn temps.
 354         Use insn_bytes_value and insn_int_value directly instead.  Don't
 355         free allocated memory until function exit.
 356
 357 2017-02-10  Nicholas Piggin  <npiggin@gmail.com>
 358
 359         * ppc-opc.c (powerpc_opcodes) <scv, rfscv>: New mnemonics.
 360
 361 2017-02-03  Nick Clifton  <nickc@redhat.com>
 362
 363         PR 21096
 364         * aarch64-opc.c (print_register_list): Ensure that the register
 365         list index will fir into the tb buffer.
 366         (print_register_offset_address): Likewise.
 367         * tic6x-dis.c (print_insn_tic6x): Increase size of func_unit_buf.
 368
 369 2017-01-27  Alexis Deruell  <alexis.deruelle@gmail.com>
 370
 371         PR 21056
 372         * tic6x-dis.c (print_insn_tic6x): Correct displaying of parallel
 373         instructions when the previous fetch packet ends with a 32-bit
 374         instruction.
 375
 376 2017-01-24  Dimitar Dimitrov  <dimitar@dinux.eu>
 377
 378         * pru-opc.c: Remove vague reference to a future GDB port.
 379
 380 2017-01-20  Nick Clifton  <nickc@redhat.com>
 381
 382         * po/ga.po: Updated Irish translation.
 383
 384 2017-01-18  Szabolcs Nagy  <szabolcs.nagy@arm.com>
 385
 386         * arm-dis.c (coprocessor_opcodes): Fix vcmla mask and disassembly.
 387
 388 2017-01-13  Yao Qi  <yao.qi@linaro.org>
 389
 390         * m68k-dis.c (match_insn_m68k): Extend comments.  Return -1
 391         if FETCH_DATA returns 0.
 392         (m68k_scan_mask): Likewise.
 393         (print_insn_m68k): Update code to handle -1 return value.
 394
 395 2017-01-13  Yao Qi  <yao.qi@linaro.org>
 396
 397         * m68k-dis.c (enum print_insn_arg_error): New.
 398         (NEXTBYTE): Replace -3 with
 399         PRINT_INSN_ARG_MEMORY_ERROR.
 400         (NEXTULONG): Likewise.
 401         (NEXTSINGLE): Likewise.
 402         (NEXTDOUBLE): Likewise.
 403         (NEXTDOUBLE): Likewise.
 404         (NEXTPACKED): Likewise.
 405         (FETCH_ARG): Likewise.
 406         (FETCH_DATA): Update comments.
 407         (print_insn_arg): Update comments. Replace magic numbers with
 408         enum.
 409         (match_insn_m68k): Likewise.
 410
 411 2017-01-12  Igor Tsimbalist  <igor.v.tsimbalist@intel.com>
 412
 413         * i386-dis.c (enum): Add PREFIX_EVEX_0F3855, EVEX_W_0F3855_P_2.
 414         * i386-dis-evex.h (evex_table): Updated.
 415         * i386-gen.c (cpu_flag_init): Add CPU_AVX512_VPOPCNTDQ_FLAGS,
 416         CPU_ANY_AVX512_VPOPCNTDQ_FLAGS. Update CPU_ANY_AVX512F_FLAGS.
 417         (cpu_flags): Add CpuAVX512_VPOPCNTDQ.
 418         * i386-opc.h (enum): (AVX512_VPOPCNTDQ): New.
 419         (i386_cpu_flags): Add cpuavx512_vpopcntdq.
 420         * i386-opc.tbl: Add Intel AVX512_VPOPCNTDQ instructions.
 421         * i386-init.h: Regenerate.
 422         * i386-tbl.h: Ditto.
 423
 424 2017-01-12  Yao Qi  <yao.qi@linaro.org>
 425
 426         * msp430-dis.c (msp430_singleoperand): Return -1 if
 427         msp430dis_opcode_signed returns false.
 428         (msp430_doubleoperand): Likewise.
 429         (msp430_branchinstr): Return -1 if
 430         msp430dis_opcode_unsigned returns false.
 431         (msp430x_calla_instr): Likewise.
 432         (print_insn_msp430): Likewise.
 433
 434 2017-01-05  Nick Clifton  <nickc@redhat.com>
 435
 436         PR 20946
 437         * frv-desc.c (lookup_mach_via_bfd_name): Return NULL if the name
 438         could not be matched.
 439         (frv_cgen_cpu_open): Allow for lookup_mach_via_bfd_name returning
 440         NULL.
 441
 442 2017-01-04  Szabolcs Nagy  <szabolcs.nagy@arm.com>
 443
 444         * aarch64-tbl.h (RCPC, RCPC_INSN): Define.
 445         (aarch64_opcode_table): Use RCPC_INSN.
 446
 447 2017-01-03  Kito Cheng  <kito.cheng@gmail.com>
 448
 449         * riscv-opc.c (riscv-opcodes): Add support for the "q" ISA
 450         extension.
 451         * riscv-opcodes/all-opcodes: Likewise.
 452
 453 2017-01-03  Dilyan Palauzov  <dilyan.palauzov@aegee.org>
 454
 455         * riscv-dis.c (print_insn_args): Add fall through comment.
 456
 457 2017-01-03  Nick Clifton  <nickc@redhat.com>
 458
 459         * po/sr.po: New Serbian translation.
 460         * configure.ac (ALL_LINGUAS): Add sr.
 461         * configure: Regenerate.
 462
 463 2017-01-02  Alan Modra  <amodra@gmail.com>
 464
 465         * epiphany-desc.h: Regenerate.
 466         * epiphany-opc.h: Regenerate.
 467         * fr30-desc.h: Regenerate.
 468         * fr30-opc.h: Regenerate.
 469         * frv-desc.h: Regenerate.
 470         * frv-opc.h: Regenerate.
 471         * ip2k-desc.h: Regenerate.
 472         * ip2k-opc.h: Regenerate.
 473         * iq2000-desc.h: Regenerate.
 474         * iq2000-opc.h: Regenerate.
 475         * lm32-desc.h: Regenerate.
 476         * lm32-opc.h: Regenerate.
 477         * m32c-desc.h: Regenerate.
 478         * m32c-opc.h: Regenerate.
 479         * m32r-desc.h: Regenerate.
 480         * m32r-opc.h: Regenerate.
 481         * mep-desc.h: Regenerate.
 482         * mep-opc.h: Regenerate.
 483         * mt-desc.h: Regenerate.
 484         * mt-opc.h: Regenerate.
 485         * or1k-desc.h: Regenerate.
 486         * or1k-opc.h: Regenerate.
 487         * xc16x-desc.h: Regenerate.
 488         * xc16x-opc.h: Regenerate.
 489         * xstormy16-desc.h: Regenerate.
 490         * xstormy16-opc.h: Regenerate.
 491
 492 2017-01-02  Alan Modra  <amodra@gmail.com>
 493
 494         Update year range in copyright notice of all files.
 495
 496 For older changes see ChangeLog-2016
 497 \f
 498 Copyright (C) 2017 Free Software Foundation, Inc.
 499
 500 Copying and distribution of this file, with or without modification,
 501 are permitted in any medium without royalty provided the copyright
 502 notice and this notice are preserved.
 503
 504 Local Variables:
 505 mode: change-log
 506 left-margin: 8
 507 fill-column: 74
 508 version-control: never
 509 End: