opcodes/ChangeLog

   1 2013-05-17  Alan Modra  <amodra@gmail.com>
   2
   3         * ia64-raw.tbl: Replace non-ASCII char.
   4         * ia64-waw.tbl: Likewise.
   5         * ia64-asmtab.c: Regenerate.
   6
   7 2013-05-15  Saravanan Ekanathan <saravanan.ekanathan@amd.com>
   8
   9         * i386-gen.c (cpu_flag_init): Add CpuFSGSBase in CPU_BDVER3_FLAGS.
  10         * i386-init.h: Regenerated.
  11
  12 2013-05-13  Yufeng Zhang  <yufeng.zhang@arm.com>
  13
  14         * aarch64-asm.c (aarch64_ins_advsimd_imm_modified): Remove assertion.
  15         * aarch64-opc.c (operand_general_constraint_met_p): Relax the range
  16         check from [0, 255] to [-128, 255].
  17
  18 2013-05-09  Andrew Pinski  <apinski@cavium.com>
  19
  20         * mips-dis.c (mips_arch_choices): Add INSN_VIRT to mips32r2.
  21         Add INSN_VIRT and INSN_VIRT64 to mips64r2.
  22         (parse_mips_dis_option): Handle the virt option.
  23         (print_insn_args): Handle "+J".
  24         (print_mips_disassembler_options): Print out message about virt64.
  25         * mips-opc.c (IVIRT): New define.
  26         (IVIRT64): New define.
  27         (mips_builtin_opcodes): Add dmfgc0, dmtgc0, hypcall, mfgc0, mtgc0,
  28         tlbgr, tlbgwi, tlbginv, tlbginvf, tlbgwr, tlbgp VIRT instructions.
  29         Move rfe to the bottom as it conflicts with tlbgp.
  30
  31 2013-05-09  Alan Modra  <amodra@gmail.com>
  32
  33         * ppc-opc.c (extract_vlesi): Properly sign extend.
  34         (extract_vlensi): Likewise.  Comment reason for setting invalid.
  35
  36 2013-05-02  Nick Clifton  <nickc@redhat.com>
  37
  38         * msp430-dis.c: Add support for MSP430X instructions.
  39
  40 2013-04-24  Sandra Loosemore  <sandra@codesourcery.com>
  41
  42         * nios2-opc.c (nios2_builtin_reg): Rename "fstatus" control register
  43         to "eccinj".
  44
  45 2013-04-17  Wei-chen Wang  <cole945@gmail.com>
  46
  47         PR binutils/15369
  48         * cgen-dis.c (hash_insn_array): Use CGEN_CPU_INSN_ENDIAN instead
  49         of CGEN_CPU_ENDIAN.
  50         (hash_insns_list): Likewise.
  51
  52 2013-04-10  Jan Kratochvil  <jan.kratochvil@redhat.com>
  53
  54         * rl78-dis.c (print_insn_rl78): Use alternative form as a GCC false
  55         warning workaround.
  56
  57 2013-04-08  Jan Beulich <jbeulich@suse.com>
  58
  59         * i386-opc.tbl: Fold 64-bit and non-64-bit jecxz entries.
  60         * i386-tbl.h: Re-generate.
  61
  62 2013-04-06  David S. Miller  <davem@davemloft.net>
  63
  64         * sparc-dis.c (compare_opcodes): When encountering multiple aliases
  65         of an opcode, prefer the one with F_PREFERRED set.
  66         * sparc-opc.c (sparc_opcodes): Add ldtw, ldtwa, sttw, sttwa,
  67         lzcnt, flush with '[address]' syntax, and missing cbcond pseudo
  68         ops.  Make 64-bit VIS logical ops have "d" suffix in their names,
  69         mark existing mnenomics as aliases.  Add "cc" suffix to edge
  70         instructions generating condition codes, mark existing mnenomics
  71         as aliases.  Add "fp" prefix to VIS compare instructions, mark
  72         existing mnenomics as aliases.
  73
  74 2013-04-03  Nick Clifton  <nickc@redhat.com>
  75
  76         * v850-dis.c (print_value): With V850_INVERSE_PCREL compute the
  77         destination address by subtracting the operand from the current
  78         address.
  79         * v850-opc.c (insert_u16_loop): Disallow negative offsets.  Store
  80         a positive value in the insn.
  81         (extract_u16_loop): Do not negate the returned value.
  82         (D16_LOOP): Add V850_INVERSE_PCREL flag.
  83
  84         (ceilf.sw): Remove duplicate entry.
  85         (cvtf.hs): New entry.
  86         (cvtf.sh): Likewise.
  87         (fmaf.s): Likewise.
  88         (fmsf.s): Likewise.
  89         (fnmaf.s): Likewise.
  90         (fnmsf.s): Likewise.
  91         (maddf.s): Restrict to E3V5 architectures.
  92         (msubf.s): Likewise.
  93         (nmaddf.s): Likewise.
  94         (nmsubf.s): Likewise.
  95
  96 2013-03-27  H.J. Lu  <hongjiu.lu@intel.com>
  97
  98         * i386-dis.c (get_sib): Add the sizeflag argument.  Properly
  99         check address mode.
 100         (print_insn): Pass sizeflag to get_sib.
 101
 102 2013-03-27  Alexis Deruelle  <alexis.deruelle@gmail.com>
 103
 104         PR binutils/15068
 105         * tic6x-dis.c: Add support for displaying 16-bit insns.
 106
 107 2013-03-20  Alexis Deruelle  <alexis.deruelle@gmail.com>
 108
 109         PR gas/15095
 110         * tic6x-dis.c (print_insn_tic6x): Decode opcodes that have
 111         individual msb and lsb halves in src1 & src2 fields.  Discard the
 112         src1 (lsb) value and only use src2 (msb), discarding bit 0, to
 113         follow what Ti SDK does in that case as any value in the src1
 114         field yields the same output with SDK disassembler.
 115
 116 2013-03-12  Michael Eager <eager@eagercon.com>
 117
 118         * opcodes/mips-dis.c (print_insn_args): Modify def of reg.
 119
 120 2013-03-11  Sebastian Huber <sebastian.huber@embedded-brains.de>
 121
 122         * nios2-opc.c (nios2_builtin_opcodes): Add entry for wrprs.
 123
 124 2013-03-11  Sebastian Huber <sebastian.huber@embedded-brains.de>
 125
 126         * nios2-opc.c (nios2_builtin_opcodes): Add entry for rdprs.
 127
 128 2013-03-11  Sebastian Huber <sebastian.huber@embedded-brains.de>
 129
 130         * nios2-opc.c (nios2_builtin_regs): Add sstatus alias for ba register.
 131
 132 2013-03-11  Kyrylo Tkachov  <kyrylo.tkachov@arm.com>
 133
 134         * arm-dis.c (arm_opcodes): Add entries for CRC instructions.
 135         (thumb32_opcodes): Likewise.
 136         (print_insn_thumb32): Handle 'S' control char.
 137
 138 2013-03-08  Yann Sionneau  <yann.sionneau@gmail.com>
 139
 140         * lm32-desc.c: Regenerate.
 141
 142 2013-03-01  H.J. Lu  <hongjiu.lu@intel.com>
 143
 144         * i386-reg.tbl (riz): Add RegRex64.
 145         * i386-tbl.h: Regenerated.
 146
 147 2013-02-28  Yufeng Zhang  <yufeng.zhang@arm.com>
 148
 149         * aarch64-tbl.h (QL_I3SAMEW, QL_I3WWX): New macros.
 150         (aarch64_feature_crc): New static.
 151         (CRC): New macro.
 152         (aarch64_opcode_table): Add entries for the crc32b, crc32h, crc32w,
 153         crc32x, crc32cb, crc32ch, crc32cw and crc32cx instructions.
 154         * aarch64-asm-2.c: Re-generate.
 155         * aarch64-dis-2.c: Ditto.
 156         * aarch64-opc-2.c: Ditto.
 157
 158 2013-02-27  Alan Modra  <amodra@gmail.com>
 159
 160         * rl78-decode.opc (rl78_decode_opcode): Fix typo.
 161         * rl78-decode.c: Regenerate.
 162
 163 2013-02-25  Kaushik Phatak  <Kaushik.Phatak@kpitcummins.com>
 164
 165         * rl78-decode.opc: Fix encoding of DIVWU insn.
 166         * rl78-decode.c: Regenerate.
 167
 168 2013-02-19  H.J. Lu  <hongjiu.lu@intel.com>
 169
 170         PR gas/15159
 171         * i386-dis.c (rm_table): Add clac and stac to RM_0F01_REG_1.
 172
 173         * i386-gen.c (cpu_flag_init): Add CPU_SMAP_FLAGS.
 174         (cpu_flags): Add CpuSMAP.
 175
 176         * i386-opc.h (CpuSMAP): New.
 177         (i386_cpu_flags): Add cpusmap.
 178
 179         * i386-opc.tbl: Add clac and stac.
 180
 181         * i386-init.h: Regenerated.
 182         * i386-tbl.h: Likewise.
 183
 184 2013-02-15  Markos Chandras  <markos.chandras@imgtec.com>
 185
 186         * metag-dis.c: Initialize outf->bytes_per_chunk to 4
 187         which also makes the disassembler output be in little
 188         endian like it should be.
 189
 190 2013-02-14  Yufeng Zhang  <yufeng.zhang@arm.com>
 191
 192         * aarch64-opc.c (aarch64_prfops): Change unnamed operation 'name'
 193         fields to NULL.
 194         (aarch64_print_operand): Adjust the printing for AARCH64_OPND_PRFOP.
 195
 196 2013-02-13  Maciej W. Rozycki  <macro@codesourcery.com>
 197
 198         * mips-dis.c (is_compressed_mode_p): Only match symbols from the
 199         section disassembled.
 200
 201 2013-02-11  Kyrylo Tkachov  <kyrylo.tkachov@arm.com>
 202
 203         * arm-dis.c: Update strht pattern.
 204
 205 2013-02-09  Jürgen Urban  <JuergenUrban@gmx.de>
 206
 207         * mips-opc.c (mips_builtin_opcodes): Enable l.d and s.d macros for
 208         single-float.  Disable ll, lld, sc and scd for EE.  Disable the
 209         trunc.w.s macro for EE.
 210
 211 2013-02-06  Sandra Loosemore  <sandra@codesourcery.com>
 212             Andrew Jenner <andrew@codesourcery.com>
 213
 214         Based on patches from Altera Corporation.
 215
 216         * Makefile.am (TARGET_LIBOPCODES_CFILES): Add nios2-dis.c and
 217         nios2-opc.c.
 218         * Makefile.in: Regenerated.
 219         * configure.in: Add case for bfd_nios2_arch.
 220         * configure: Regenerated.
 221         * disassemble.c (ARCH_nios2): Define.
 222         (disassembler): Add case for bfd_arch_nios2.
 223         * nios2-dis.c: New file.
 224         * nios2-opc.c: New file.
 225
 226 2013-02-04  Alan Modra  <amodra@gmail.com>
 227
 228         * po/POTFILES.in: Regenerate.
 229         * rl78-decode.c: Regenerate.
 230         * rx-decode.c: Regenerate.
 231
 232 2013-01-30  Yufeng Zhang  <yufeng.zhang@arm.com>
 233
 234         * aarch64-tbl.h (aarch64_opcode_table): Flag sshll, sshll2, ushll and
 235         ushll2 with F_HAS_ALIAS.  Add entries for sxtl, sxtl2, uxtl and uxtl2.
 236         * aarch64-asm.c (convert_xtl_to_shll): New function.
 237         (convert_to_real): Handle OP_SXTL, OP_SXTL2, OP_UXTL and OP_UXTL2 by
 238         calling convert_xtl_to_shll.
 239         * aarch64-dis.c (convert_shll_to_xtl): New function.
 240         (convert_to_alias): Handle OP_SXTL, OP_SXTL2, OP_UXTL and OP_UXTL2 by
 241         calling convert_shll_to_xtl.
 242         * aarch64-gen.c: Update copyright year.
 243         * aarch64-asm-2.c: Re-generate.
 244         * aarch64-dis-2.c: Re-generate.
 245         * aarch64-opc-2.c: Re-generate.
 246
 247 2013-01-24  Nick Clifton  <nickc@redhat.com>
 248
 249         * v850-dis.c: Add support for e3v5 architecture.
 250         * v850-opc.c: Likewise.
 251
 252 2013-01-17  Yufeng Zhang  <yufeng.zhang@arm.com>
 253
 254         * aarch64-asm.c (aarch64_ins_advsimd_imm_modified): Handle 8-bit MOVI.
 255         * aarch64-dis.c (aarch64_ext_advsimd_imm_modified): Likewise.
 256         * aarch64-opc.c (operand_general_constraint_met_p): For
 257         AARCH64_MOD_LSL, move the range check on the shift amount before the
 258         alignment check; change to call set_sft_amount_out_of_range_error
 259         instead of set_imm_out_of_range_error.
 260         * aarch64-tbl.h (QL_SIMD_IMM_B): Replace NIL with LSL.
 261         (aarch64_opcode_table): Remove the OP enumerator from the asimdimm
 262         8-bit MOVI entry; change the 2nd operand from SIMD_IMM to
 263         SIMD_IMM_SFT.
 264
 265 2013-01-16  H.J. Lu  <hongjiu.lu@intel.com>
 266
 267         * i386-gen.c (operand_type_init): Add OPERAND_TYPE_IMM32_64.
 268
 269         * i386-init.h: Regenerated.
 270         * i386-tbl.h: Likewise.
 271
 272 2013-01-15  Nick Clifton  <nickc@redhat.com>
 273
 274         * v850-dis.c (get_operand_value): Sign extend V850E_IMMEDIATE
 275         values.
 276         * v850-opc.c (IMM16LO): Add V850_OPERAND_SIGNED attribute.
 277
 278 2013-01-14  Will Newton <will.newton@imgtec.com>
 279
 280         * metag-dis.c (REG_WIDTH): Increase to 64.
 281
 282 2013-01-10  Peter Bergner <bergner@vnet.ibm.com>
 283
 284         * ppc-dis.c (ppc_opts): Add "power8", "pwr8" and "htm" entries.
 285         * ppc-opc.c (HTM_R, HTM_SI, XRTRB_MASK, XRTRARB_MASK, XRTLRARB_MASK,
 286         XRTARARB_MASK, XRTBFRARB_MASK, XRCL, POWER8, PPCHTM): New defines.
 287         (SH6): Update.
 288         <"tabort.", "tabortdc.", "tabortdci.", "tabortwc.",
 289         "tabortwci.", "tbegin.", "tcheck", "tend.", "trechkpt.",
 290         "treclaim.", "tsr.">: Add POWER8 HTM opcodes.
 291         <"tendall.", "tresume.", "tsuspend.">: Add POWER8 HTM extended opcodes.
 292
 293 2013-01-10  Will Newton <will.newton@imgtec.com>
 294
 295         * Makefile.am: Add Meta.
 296         * configure.in: Add Meta.
 297         * disassemble.c: Add Meta support.
 298         * metag-dis.c: New file.
 299         * Makefile.in: Regenerate.
 300         * configure: Regenerate.
 301
 302 2013-01-07  Kaushik Phatak  <kaushik.phatak@kpitcummins.com>
 303
 304         * cr16-dis.c (make_instruction): Rename to cr16_make_instruction.
 305         (match_opcode): Rename to cr16_match_opcode.
 306
 307 2013-01-04  Juergen Urban <JuergenUrban@gmx.de>
 308
 309         * mips-dis.c: Add names for CP0 registers of r5900.
 310         * mips-opc.c: Add M_SQ_AB and M_LQ_AB to support larger range for
 311         instructions sq and lq.
 312         Add support for MIPS r5900 CPU.
 313         Add support for 128 bit MMI (Multimedia Instructions).
 314         Add support for EE instructions (Emotion Engine).
 315         Disable unsupported floating point instructions (64 bit and
 316         undefined compare operations).
 317         Enable instructions of MIPS ISA IV which are supported by r5900.
 318         Disable 64 bit co processor instructions.
 319         Disable 64 bit multiplication and division instructions.
 320         Disable instructions for co-processor 2 and 3, because these are
 321         not supported (preparation for later VU0 support (Vector Unit)).
 322         Disable cvt.w.s because this behaves like trunc.w.s and the
 323         correct execution can't be ensured on r5900.
 324         Add trunc.w.s using the opcode encoding of cvt.w.s on r5900. This
 325         will confuse less developers and compilers.
 326
 327 2013-01-04  Yufeng Zhang  <yufeng.zhang@arm.com>
 328
 329         * aarch64-opc.c (aarch64_print_operand): Change to print
 330         AARCH64_OPND_IMM_MOV in hexadecimal in the instruction and in decimal
 331         in comment.
 332         * aarch64-tbl.h (aarch64_opcode_table): Remove the 'F_PSEUDO' flag
 333         from the opcode entries of OP_MOV_IMM_LOG, OP_MOV_IMM_WIDEN and
 334         OP_MOV_IMM_WIDE.
 335
 336 2013-01-04  Yufeng Zhang  <yufeng.zhang@arm.com>
 337
 338         * aarch64-opc.c (aarch64_prfops): Update to support PLIL1KEEP,
 339         PLIL1STRM, PLIL2KEEP, PLIL2STRM, PLIL3KEEP and PLIL3STRM.
 340
 341 2013-01-02  H.J. Lu  <hongjiu.lu@intel.com>
 342
 343         * i386-gen.c (process_copyright): Update copyright year to 2013.
 344
 345 2013-01-02  Kaushik Phatak  <kaushik.phatak@kpitcummins.com>
 346
 347         * cr16-dis.c (match_opcode,make_instruction): Remove static
 348         declaration.
 349         (dwordU,wordU): Moved typedefs to opcode/cr16.h
 350         (cr16_words,cr16_allWords,cr16_currInsn): Added prefix 'cr16_'.
 351
 352 For older changes see ChangeLog-2012
 353 \f
 354 Copyright (C) 2013 Free Software Foundation, Inc.
 355
 356 Copying and distribution of this file, with or without modification,
 357 are permitted in any medium without royalty provided the copyright
 358 notice and this notice are preserved.
 359
 360 Local Variables:
 361 mode: change-log
 362 left-margin: 8
 363 fill-column: 74
 364 version-control: never
 365 End: