opcodes/ChangeLog

   1 2013-06-17  Catherine Moore  <clm@codesourcery.com>
   2             Maciej W. Rozycki  <macro@codesourcery.com>
   3             Chao-Ying Fu  <fu@mips.com>
   4
   5         * micromips-opc.c (EVA): Define.
   6         (TLBINV): Define.
   7         (micromips_opcodes): Add EVA opcodes.
   8         * mips-dis.c (mips_arch_choices): Update for ASE_EVA.
   9         (print_insn_args): Handle EVA offsets.
  10         (print_insn_micromips): Likewise.
  11         * mips-opc.c (EVA): Define.
  12         (TLBINV): Define.
  13         (mips_builtin_opcodes): Add EVA opcodes.
  14
  15 2013-06-17  Alan Modra  <amodra@gmail.com>
  16
  17         * Makefile.am (mips-opc.lo): Add rules to create automatic
  18         dependency files.  Pass archdefs.
  19         (micromips-opc.lo, mips16-opc.lo): Likewise.
  20         * Makefile.in: Regenerate.
  21
  22 2013-06-14  DJ Delorie  <dj@redhat.com>
  23
  24         * rx-decode.opc (rx_decode_opcode): Bit operations on
  25         registers are 32-bit operations, not 8-bit operations.
  26         * rx-decode.c: Regenerate.
  27
  28 2013-06-13  Chao-ying Fu  <Chao-ying.Fu@imgtec.com>
  29
  30         * micromips-opc.c (IVIRT): New define.
  31         (IVIRT64): New define.
  32         (micromips_opcodes): Add dmfgc0, dmtgc0, hypcall, mfgc0, mtgc0,
  33         tlbginv, tlbginvf, tlbgp, tlbgr, tlbgwi, tlbgwr VIRT instructions.
  34
  35         * mips-dis.c (print_insn_micromips): Handle mfgc0, mtgc0, dmfgc0,
  36         dmtgc0 to print cp0 names.
  37
  38 2013-06-09  Sandra Loosemore  <sandra@codesourcery.com>
  39
  40         * nios2-opc.c (nios2_builtin_opcodes): Give "trap" a type-"b"
  41         argument.
  42
  43 2013-06-08  Catherine Moore  <clm@codesourcery.com>
  44             Richard Sandiford  <rdsandiford@googlemail.com>
  45
  46         * micromips-opc.c (D32, D33, MC): Update definitions.
  47         (micromips_opcodes):  Initialize ase field.
  48         * mips-dis.c (mips_arch_choice): Add ase field.
  49         (mips_arch_choices): Initialize ase field.
  50         (set_default_mips_dis_options): Declare and setup mips_ase.
  51         * mips-opc.c (M3D, SMT, MX, IVIRT, IVIRT64, D32, D33, D64,
  52         MT32, MC): Update definitions.
  53         (mips_builtin_opcodes): Initialize ase field.
  54
  55 2013-05-24  Richard Sandiford  <rsandifo@linux.vnet.ibm.com>
  56
  57         * s390-opc.txt (flogr): Require a register pair destination.
  58
  59 2013-05-23  Andreas Krebbel  <Andreas.Krebbel@de.ibm.com>
  60
  61         * s390-opc.c: Fix length operand in RSL_LRDFU and RSL_LRDFEU
  62         instruction format.
  63
  64 2013-05-22  Jürgen Urban  <JuergenUrban@gmx.de>
  65
  66         * mips-opc.c (mips_builtin_opcodes): Add R5900 VU0 instructions.
  67
  68 2013-05-20  Peter Bergner <bergner@vnet.ibm.com>
  69
  70         * ppc-dis.c (powerpc_init_dialect): Set default dialect to power8.
  71         * ppc-opc.c (BHRBE, ST, SIX, PS, SXL, VXPS_MASK, XX1RB_MASK,
  72         XLS_MASK, PPCVSX2): New defines.
  73         (powerpc_opcodes) <bcdadd., bcdsub., bctar, bctar, bctarl, clrbhrb,
  74         fmrgew, fmrgow, lqarx, lxsiwax, lxsiwzx, lxsspx, mfbhrbe,
  75         mffprd, mffprwz, mfvrd, mfvrwz, mfvsrd, mfvsrwz, msgclrp, msgsndp,
  76         mtfprd, mtfprwa, mtfprwz, mtsle, mtvrd, mtvrwa, mtvrwz, mtvsrd,
  77         mtvsrwa, mtvsrwz, pbt., rfebb, stqcx., stxsiwx, stxsspx,
  78         vaddcuq, vaddecuq, vaddeuqm, vaddudm, vadduqm, vbpermq, vcipher,
  79         vcipherlast, vclzb, vclzd, vclzh, vclzw, vcmpequd, vcmpequd.,
  80         vcmpgtsd, vcmpgtsd., vcmpgtud, vcmpgtud., veqv, vgbbd, vmaxsd,
  81         vmaxud, vminsd, vminud, vmrgew, vmrgow, vmulesw, vmuleuw, vmulosw,
  82         vmulouw, vmuluwm, vnand, vncipher, vncipherlast, vorc, vpermxor,
  83         vpksdss, vpksdus, vpkudum, vpkudus, vpmsumb, vpmsumd, vpmsumh,
  84         vpmsumw, vpopcntb, vpopcntd, vpopcnth, vpopcntw, vrld, vsbox,
  85         vshasigmad, vshasigmaw, vsld, vsrad, vsrd, vsubcuq, vsubecuq,
  86         vsubeuqm, vsubudm, vsubuqm, vupkhsw, vupklsw, waitasec, xsaddsp,
  87         xscvdpspn, xscvspdpn, xscvsxdsp, xscvuxdsp, xsdivsp, xsmaddasp,
  88         xsmaddmsp, xsmsubasp, xsmsubmsp, xsmulsp, xsnmaddasp, xsnmaddmsp,
  89         xsnmsubasp, xsnmsubmsp, xsresp, xsrsp, xsrsqrtesp, xssqrtsp,
  90         xssubsp, xxleqv, xxlnand, xxlorc>: New instructions.
  91         <lxvx, stxvx>: New extended mnemonics.
  92
  93 2013-05-17  Alan Modra  <amodra@gmail.com>
  94
  95         * ia64-raw.tbl: Replace non-ASCII char.
  96         * ia64-waw.tbl: Likewise.
  97         * ia64-asmtab.c: Regenerate.
  98
  99 2013-05-15  Saravanan Ekanathan <saravanan.ekanathan@amd.com>
 100
 101         * i386-gen.c (cpu_flag_init): Add CpuFSGSBase in CPU_BDVER3_FLAGS.
 102         * i386-init.h: Regenerated.
 103
 104 2013-05-13  Yufeng Zhang  <yufeng.zhang@arm.com>
 105
 106         * aarch64-asm.c (aarch64_ins_advsimd_imm_modified): Remove assertion.
 107         * aarch64-opc.c (operand_general_constraint_met_p): Relax the range
 108         check from [0, 255] to [-128, 255].
 109
 110 2013-05-09  Andrew Pinski  <apinski@cavium.com>
 111
 112         * mips-dis.c (mips_arch_choices): Add INSN_VIRT to mips32r2.
 113         Add INSN_VIRT and INSN_VIRT64 to mips64r2.
 114         (parse_mips_dis_option): Handle the virt option.
 115         (print_insn_args): Handle "+J".
 116         (print_mips_disassembler_options): Print out message about virt64.
 117         * mips-opc.c (IVIRT): New define.
 118         (IVIRT64): New define.
 119         (mips_builtin_opcodes): Add dmfgc0, dmtgc0, hypcall, mfgc0, mtgc0,
 120         tlbgr, tlbgwi, tlbginv, tlbginvf, tlbgwr, tlbgp VIRT instructions.
 121         Move rfe to the bottom as it conflicts with tlbgp.
 122
 123 2013-05-09  Alan Modra  <amodra@gmail.com>
 124
 125         * ppc-opc.c (extract_vlesi): Properly sign extend.
 126         (extract_vlensi): Likewise.  Comment reason for setting invalid.
 127
 128 2013-05-02  Nick Clifton  <nickc@redhat.com>
 129
 130         * msp430-dis.c: Add support for MSP430X instructions.
 131
 132 2013-04-24  Sandra Loosemore  <sandra@codesourcery.com>
 133
 134         * nios2-opc.c (nios2_builtin_reg): Rename "fstatus" control register
 135         to "eccinj".
 136
 137 2013-04-17  Wei-chen Wang  <cole945@gmail.com>
 138
 139         PR binutils/15369
 140         * cgen-dis.c (hash_insn_array): Use CGEN_CPU_INSN_ENDIAN instead
 141         of CGEN_CPU_ENDIAN.
 142         (hash_insns_list): Likewise.
 143
 144 2013-04-10  Jan Kratochvil  <jan.kratochvil@redhat.com>
 145
 146         * rl78-dis.c (print_insn_rl78): Use alternative form as a GCC false
 147         warning workaround.
 148
 149 2013-04-08  Jan Beulich <jbeulich@suse.com>
 150
 151         * i386-opc.tbl: Fold 64-bit and non-64-bit jecxz entries.
 152         * i386-tbl.h: Re-generate.
 153
 154 2013-04-06  David S. Miller  <davem@davemloft.net>
 155
 156         * sparc-dis.c (compare_opcodes): When encountering multiple aliases
 157         of an opcode, prefer the one with F_PREFERRED set.
 158         * sparc-opc.c (sparc_opcodes): Add ldtw, ldtwa, sttw, sttwa,
 159         lzcnt, flush with '[address]' syntax, and missing cbcond pseudo
 160         ops.  Make 64-bit VIS logical ops have "d" suffix in their names,
 161         mark existing mnenomics as aliases.  Add "cc" suffix to edge
 162         instructions generating condition codes, mark existing mnenomics
 163         as aliases.  Add "fp" prefix to VIS compare instructions, mark
 164         existing mnenomics as aliases.
 165
 166 2013-04-03  Nick Clifton  <nickc@redhat.com>
 167
 168         * v850-dis.c (print_value): With V850_INVERSE_PCREL compute the
 169         destination address by subtracting the operand from the current
 170         address.
 171         * v850-opc.c (insert_u16_loop): Disallow negative offsets.  Store
 172         a positive value in the insn.
 173         (extract_u16_loop): Do not negate the returned value.
 174         (D16_LOOP): Add V850_INVERSE_PCREL flag.
 175
 176         (ceilf.sw): Remove duplicate entry.
 177         (cvtf.hs): New entry.
 178         (cvtf.sh): Likewise.
 179         (fmaf.s): Likewise.
 180         (fmsf.s): Likewise.
 181         (fnmaf.s): Likewise.
 182         (fnmsf.s): Likewise.
 183         (maddf.s): Restrict to E3V5 architectures.
 184         (msubf.s): Likewise.
 185         (nmaddf.s): Likewise.
 186         (nmsubf.s): Likewise.
 187
 188 2013-03-27  H.J. Lu  <hongjiu.lu@intel.com>
 189
 190         * i386-dis.c (get_sib): Add the sizeflag argument.  Properly
 191         check address mode.
 192         (print_insn): Pass sizeflag to get_sib.
 193
 194 2013-03-27  Alexis Deruelle  <alexis.deruelle@gmail.com>
 195
 196         PR binutils/15068
 197         * tic6x-dis.c: Add support for displaying 16-bit insns.
 198
 199 2013-03-20  Alexis Deruelle  <alexis.deruelle@gmail.com>
 200
 201         PR gas/15095
 202         * tic6x-dis.c (print_insn_tic6x): Decode opcodes that have
 203         individual msb and lsb halves in src1 & src2 fields.  Discard the
 204         src1 (lsb) value and only use src2 (msb), discarding bit 0, to
 205         follow what Ti SDK does in that case as any value in the src1
 206         field yields the same output with SDK disassembler.
 207
 208 2013-03-12  Michael Eager <eager@eagercon.com>
 209
 210         * opcodes/mips-dis.c (print_insn_args): Modify def of reg.
 211
 212 2013-03-11  Sebastian Huber <sebastian.huber@embedded-brains.de>
 213
 214         * nios2-opc.c (nios2_builtin_opcodes): Add entry for wrprs.
 215
 216 2013-03-11  Sebastian Huber <sebastian.huber@embedded-brains.de>
 217
 218         * nios2-opc.c (nios2_builtin_opcodes): Add entry for rdprs.
 219
 220 2013-03-11  Sebastian Huber <sebastian.huber@embedded-brains.de>
 221
 222         * nios2-opc.c (nios2_builtin_regs): Add sstatus alias for ba register.
 223
 224 2013-03-11  Kyrylo Tkachov  <kyrylo.tkachov@arm.com>
 225
 226         * arm-dis.c (arm_opcodes): Add entries for CRC instructions.
 227         (thumb32_opcodes): Likewise.
 228         (print_insn_thumb32): Handle 'S' control char.
 229
 230 2013-03-08  Yann Sionneau  <yann.sionneau@gmail.com>
 231
 232         * lm32-desc.c: Regenerate.
 233
 234 2013-03-01  H.J. Lu  <hongjiu.lu@intel.com>
 235
 236         * i386-reg.tbl (riz): Add RegRex64.
 237         * i386-tbl.h: Regenerated.
 238
 239 2013-02-28  Yufeng Zhang  <yufeng.zhang@arm.com>
 240
 241         * aarch64-tbl.h (QL_I3SAMEW, QL_I3WWX): New macros.
 242         (aarch64_feature_crc): New static.
 243         (CRC): New macro.
 244         (aarch64_opcode_table): Add entries for the crc32b, crc32h, crc32w,
 245         crc32x, crc32cb, crc32ch, crc32cw and crc32cx instructions.
 246         * aarch64-asm-2.c: Re-generate.
 247         * aarch64-dis-2.c: Ditto.
 248         * aarch64-opc-2.c: Ditto.
 249
 250 2013-02-27  Alan Modra  <amodra@gmail.com>
 251
 252         * rl78-decode.opc (rl78_decode_opcode): Fix typo.
 253         * rl78-decode.c: Regenerate.
 254
 255 2013-02-25  Kaushik Phatak  <Kaushik.Phatak@kpitcummins.com>
 256
 257         * rl78-decode.opc: Fix encoding of DIVWU insn.
 258         * rl78-decode.c: Regenerate.
 259
 260 2013-02-19  H.J. Lu  <hongjiu.lu@intel.com>
 261
 262         PR gas/15159
 263         * i386-dis.c (rm_table): Add clac and stac to RM_0F01_REG_1.
 264
 265         * i386-gen.c (cpu_flag_init): Add CPU_SMAP_FLAGS.
 266         (cpu_flags): Add CpuSMAP.
 267
 268         * i386-opc.h (CpuSMAP): New.
 269         (i386_cpu_flags): Add cpusmap.
 270
 271         * i386-opc.tbl: Add clac and stac.
 272
 273         * i386-init.h: Regenerated.
 274         * i386-tbl.h: Likewise.
 275
 276 2013-02-15  Markos Chandras  <markos.chandras@imgtec.com>
 277
 278         * metag-dis.c: Initialize outf->bytes_per_chunk to 4
 279         which also makes the disassembler output be in little
 280         endian like it should be.
 281
 282 2013-02-14  Yufeng Zhang  <yufeng.zhang@arm.com>
 283
 284         * aarch64-opc.c (aarch64_prfops): Change unnamed operation 'name'
 285         fields to NULL.
 286         (aarch64_print_operand): Adjust the printing for AARCH64_OPND_PRFOP.
 287
 288 2013-02-13  Maciej W. Rozycki  <macro@codesourcery.com>
 289
 290         * mips-dis.c (is_compressed_mode_p): Only match symbols from the
 291         section disassembled.
 292
 293 2013-02-11  Kyrylo Tkachov  <kyrylo.tkachov@arm.com>
 294
 295         * arm-dis.c: Update strht pattern.
 296
 297 2013-02-09  Jürgen Urban  <JuergenUrban@gmx.de>
 298
 299         * mips-opc.c (mips_builtin_opcodes): Enable l.d and s.d macros for
 300         single-float.  Disable ll, lld, sc and scd for EE.  Disable the
 301         trunc.w.s macro for EE.
 302
 303 2013-02-06  Sandra Loosemore  <sandra@codesourcery.com>
 304             Andrew Jenner <andrew@codesourcery.com>
 305
 306         Based on patches from Altera Corporation.
 307
 308         * Makefile.am (TARGET_LIBOPCODES_CFILES): Add nios2-dis.c and
 309         nios2-opc.c.
 310         * Makefile.in: Regenerated.
 311         * configure.in: Add case for bfd_nios2_arch.
 312         * configure: Regenerated.
 313         * disassemble.c (ARCH_nios2): Define.
 314         (disassembler): Add case for bfd_arch_nios2.
 315         * nios2-dis.c: New file.
 316         * nios2-opc.c: New file.
 317
 318 2013-02-04  Alan Modra  <amodra@gmail.com>
 319
 320         * po/POTFILES.in: Regenerate.
 321         * rl78-decode.c: Regenerate.
 322         * rx-decode.c: Regenerate.
 323
 324 2013-01-30  Yufeng Zhang  <yufeng.zhang@arm.com>
 325
 326         * aarch64-tbl.h (aarch64_opcode_table): Flag sshll, sshll2, ushll and
 327         ushll2 with F_HAS_ALIAS.  Add entries for sxtl, sxtl2, uxtl and uxtl2.
 328         * aarch64-asm.c (convert_xtl_to_shll): New function.
 329         (convert_to_real): Handle OP_SXTL, OP_SXTL2, OP_UXTL and OP_UXTL2 by
 330         calling convert_xtl_to_shll.
 331         * aarch64-dis.c (convert_shll_to_xtl): New function.
 332         (convert_to_alias): Handle OP_SXTL, OP_SXTL2, OP_UXTL and OP_UXTL2 by
 333         calling convert_shll_to_xtl.
 334         * aarch64-gen.c: Update copyright year.
 335         * aarch64-asm-2.c: Re-generate.
 336         * aarch64-dis-2.c: Re-generate.
 337         * aarch64-opc-2.c: Re-generate.
 338
 339 2013-01-24  Nick Clifton  <nickc@redhat.com>
 340
 341         * v850-dis.c: Add support for e3v5 architecture.
 342         * v850-opc.c: Likewise.
 343
 344 2013-01-17  Yufeng Zhang  <yufeng.zhang@arm.com>
 345
 346         * aarch64-asm.c (aarch64_ins_advsimd_imm_modified): Handle 8-bit MOVI.
 347         * aarch64-dis.c (aarch64_ext_advsimd_imm_modified): Likewise.
 348         * aarch64-opc.c (operand_general_constraint_met_p): For
 349         AARCH64_MOD_LSL, move the range check on the shift amount before the
 350         alignment check; change to call set_sft_amount_out_of_range_error
 351         instead of set_imm_out_of_range_error.
 352         * aarch64-tbl.h (QL_SIMD_IMM_B): Replace NIL with LSL.
 353         (aarch64_opcode_table): Remove the OP enumerator from the asimdimm
 354         8-bit MOVI entry; change the 2nd operand from SIMD_IMM to
 355         SIMD_IMM_SFT.
 356
 357 2013-01-16  H.J. Lu  <hongjiu.lu@intel.com>
 358
 359         * i386-gen.c (operand_type_init): Add OPERAND_TYPE_IMM32_64.
 360
 361         * i386-init.h: Regenerated.
 362         * i386-tbl.h: Likewise.
 363
 364 2013-01-15  Nick Clifton  <nickc@redhat.com>
 365
 366         * v850-dis.c (get_operand_value): Sign extend V850E_IMMEDIATE
 367         values.
 368         * v850-opc.c (IMM16LO): Add V850_OPERAND_SIGNED attribute.
 369
 370 2013-01-14  Will Newton <will.newton@imgtec.com>
 371
 372         * metag-dis.c (REG_WIDTH): Increase to 64.
 373
 374 2013-01-10  Peter Bergner <bergner@vnet.ibm.com>
 375
 376         * ppc-dis.c (ppc_opts): Add "power8", "pwr8" and "htm" entries.
 377         * ppc-opc.c (HTM_R, HTM_SI, XRTRB_MASK, XRTRARB_MASK, XRTLRARB_MASK,
 378         XRTARARB_MASK, XRTBFRARB_MASK, XRCL, POWER8, PPCHTM): New defines.
 379         (SH6): Update.
 380         <"tabort.", "tabortdc.", "tabortdci.", "tabortwc.",
 381         "tabortwci.", "tbegin.", "tcheck", "tend.", "trechkpt.",
 382         "treclaim.", "tsr.">: Add POWER8 HTM opcodes.
 383         <"tendall.", "tresume.", "tsuspend.">: Add POWER8 HTM extended opcodes.
 384
 385 2013-01-10  Will Newton <will.newton@imgtec.com>
 386
 387         * Makefile.am: Add Meta.
 388         * configure.in: Add Meta.
 389         * disassemble.c: Add Meta support.
 390         * metag-dis.c: New file.
 391         * Makefile.in: Regenerate.
 392         * configure: Regenerate.
 393
 394 2013-01-07  Kaushik Phatak  <kaushik.phatak@kpitcummins.com>
 395
 396         * cr16-dis.c (make_instruction): Rename to cr16_make_instruction.
 397         (match_opcode): Rename to cr16_match_opcode.
 398
 399 2013-01-04  Juergen Urban <JuergenUrban@gmx.de>
 400
 401         * mips-dis.c: Add names for CP0 registers of r5900.
 402         * mips-opc.c: Add M_SQ_AB and M_LQ_AB to support larger range for
 403         instructions sq and lq.
 404         Add support for MIPS r5900 CPU.
 405         Add support for 128 bit MMI (Multimedia Instructions).
 406         Add support for EE instructions (Emotion Engine).
 407         Disable unsupported floating point instructions (64 bit and
 408         undefined compare operations).
 409         Enable instructions of MIPS ISA IV which are supported by r5900.
 410         Disable 64 bit co processor instructions.
 411         Disable 64 bit multiplication and division instructions.
 412         Disable instructions for co-processor 2 and 3, because these are
 413         not supported (preparation for later VU0 support (Vector Unit)).
 414         Disable cvt.w.s because this behaves like trunc.w.s and the
 415         correct execution can't be ensured on r5900.
 416         Add trunc.w.s using the opcode encoding of cvt.w.s on r5900. This
 417         will confuse less developers and compilers.
 418
 419 2013-01-04  Yufeng Zhang  <yufeng.zhang@arm.com>
 420
 421         * aarch64-opc.c (aarch64_print_operand): Change to print
 422         AARCH64_OPND_IMM_MOV in hexadecimal in the instruction and in decimal
 423         in comment.
 424         * aarch64-tbl.h (aarch64_opcode_table): Remove the 'F_PSEUDO' flag
 425         from the opcode entries of OP_MOV_IMM_LOG, OP_MOV_IMM_WIDEN and
 426         OP_MOV_IMM_WIDE.
 427
 428 2013-01-04  Yufeng Zhang  <yufeng.zhang@arm.com>
 429
 430         * aarch64-opc.c (aarch64_prfops): Update to support PLIL1KEEP,
 431         PLIL1STRM, PLIL2KEEP, PLIL2STRM, PLIL3KEEP and PLIL3STRM.
 432
 433 2013-01-02  H.J. Lu  <hongjiu.lu@intel.com>
 434
 435         * i386-gen.c (process_copyright): Update copyright year to 2013.
 436
 437 2013-01-02  Kaushik Phatak  <kaushik.phatak@kpitcummins.com>
 438
 439         * cr16-dis.c (match_opcode,make_instruction): Remove static
 440         declaration.
 441         (dwordU,wordU): Moved typedefs to opcode/cr16.h
 442         (cr16_words,cr16_allWords,cr16_currInsn): Added prefix 'cr16_'.
 443
 444 For older changes see ChangeLog-2012
 445 \f
 446 Copyright (C) 2013 Free Software Foundation, Inc.
 447
 448 Copying and distribution of this file, with or without modification,
 449 are permitted in any medium without royalty provided the copyright
 450 notice and this notice are preserved.
 451
 452 Local Variables:
 453 mode: change-log
 454 left-margin: 8
 455 fill-column: 74
 456 version-control: never
 457 End: