include/soc/sprd/chip_x35lt8/__scx35l_clock_tree.h

   1 /*
   2  * Copyright (C) 2013 Spreadtrum Communications Inc.
   3  *
   4  * This program is free software; you can redistribute it and/or
   5  * modify it under the terms of the GNU General Public License
   6  * as published by the Free Software Foundation; either version 2
   7  * of the License, or (at your option) any later version.
   8  *
   9  * This program is distributed in the hope that it will be useful,
  10  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  11  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  12  * GNU General Public License for more details.
  13  *
  14  *************************************************
  15  * Automatically generated C header: do not edit *
  16  *************************************************
  17  */
  18
  19 #define REG_0X20E0(_o_) SCI_ADDR(SPRD_AHB_BASE, (_o_))
  20 #define REG_0X2150(_o_) SCI_ADDR(SPRD_APBCKG_BASE, (_o_))
  21 #define REG_0X402E(_o_) SCI_ADDR(SPRD_AONAPB_BASE, (_o_))
  22 #define REG_0X402D(_o_) SCI_ADDR(SPRD_AONCKG_BASE, (_o_))
  23 #define REG_0X6010(_o_) SCI_ADDR(SPRD_GPUAPB_BASE, (_o_))
  24 #define REG_0X60D0(_o_) SCI_ADDR(SPRD_MMAHB_BASE, (_o_))
  25 #define REG_0X60E0(_o_) SCI_ADDR(SPRD_MMCKG_BASE, (_o_))
  26 #define REG_0X7130(_o_) SCI_ADDR(SPRD_APBREG_BASE, (_o_))
  27
  28 #define REG_0X402E0044 REG_0X402E(0x0044)
  29 #define REG_0X402E004C REG_0X402E(0x004C)
  30 #define REG_0X402E005C REG_0X402E(0x005C)
  31 #define REG_0X402E0054 REG_0X402E(0x0054)
  32 #define REG_0X402E0064 REG_0X402E(0x0064)
  33 #define REG_0X20E00038 REG_0X20E0(0x0038)
  34 #define REG_0X20E00054 REG_0X20E0(0x0054)
  35 #define REG_0X402D0020 REG_0X402D(0x0020)
  36 #define REG_0X402D002C REG_0X402D(0x002C)
  37 #define REG_0X402D0030 REG_0X402D(0x0030)
  38 #define REG_0X402E0000 REG_0X402E(0x0000)
  39 #define REG_0X402D0034 REG_0X402D(0x0034)
  40 #define REG_0X402E0004 REG_0X402E(0x0004)
  41 #define REG_0X402D0038 REG_0X402D(0x0038)
  42 #define REG_0X402D003C REG_0X402D(0x003C)
  43 #define REG_0X402D0040 REG_0X402D(0x0040)
  44 #define REG_0X402D0044 REG_0X402D(0x0044)
  45 #define REG_0X402D0048 REG_0X402D(0x0048)
  46 #define REG_0X402D004C REG_0X402D(0x004C)
  47 #define REG_0X402D0050 REG_0X402D(0x0050)
  48 #define REG_0X402D0054 REG_0X402D(0x0054)
  49 #define REG_0X402D0058 REG_0X402D(0x0058)
  50 #define REG_0X402D0068 REG_0X402D(0x0068)
  51 #define REG_0X402D006C REG_0X402D(0x006C)
  52 #define REG_0X402D0070 REG_0X402D(0x0070)
  53 #define REG_0X402D0074 REG_0X402D(0x0074)
  54 #define REG_0X402D0078 REG_0X402D(0x0078)
  55 #define REG_0X402D007C REG_0X402D(0x007C)
  56 #define REG_0X402D0080 REG_0X402D(0x0080)
  57 #define REG_0X402D0090 REG_0X402D(0x0090)
  58 #define REG_0X402D0098 REG_0X402D(0x0098)
  59 #define REG_0X402D00C8 REG_0X402D(0x00C8)
  60 #define REG_0X402D00CC REG_0X402D(0x00CC)
  61 #define REG_0X402D00D0 REG_0X402D(0x00D0)
  62 #define REG_0X21500020 REG_0X2150(0x0020)
  63 #define REG_0X21500024 REG_0X2150(0x0024)
  64 #define REG_0X20E00000 REG_0X20E0(0x0000)
  65 #define REG_0X21500028 REG_0X2150(0x0028)
  66 #define REG_0X2150002C REG_0X2150(0x002C)
  67 #define REG_0X21500030 REG_0X2150(0x0030)
  68 #define REG_0X21500034 REG_0X2150(0x0034)
  69 #define REG_0X21500054 REG_0X2150(0x0054)
  70 #define REG_0X21500058 REG_0X2150(0x0058)
  71 #define REG_0X2150005C REG_0X2150(0x005C)
  72 #define REG_0X21500060 REG_0X2150(0x0060)
  73 #define REG_0X21500068 REG_0X2150(0x0068)
  74 #define REG_0X21500070 REG_0X2150(0x0070)
  75 #define REG_0X21500074 REG_0X2150(0x0074)
  76 #define REG_0X2150007C REG_0X2150(0x007C)
  77 #define REG_0X71300000 REG_0X7130(0x0000)
  78 #define REG_0X21500084 REG_0X2150(0x0084)
  79 #define REG_0X21500088 REG_0X2150(0x0088)
  80 #define REG_0X2150008C REG_0X2150(0x008C)
  81 #define REG_0X21500090 REG_0X2150(0x0090)
  82 #define REG_0X21500094 REG_0X2150(0x0094)
  83 #define REG_0X21500098 REG_0X2150(0x0098)
  84 #define REG_0X2150009C REG_0X2150(0x009C)
  85 #define REG_0X215000A0 REG_0X2150(0x00A0)
  86 #define REG_0X215000A4 REG_0X2150(0x00A4)
  87 #define REG_0X215000A8 REG_0X2150(0x00A8)
  88 #define REG_0X215000AC REG_0X2150(0x00AC)
  89 #define REG_0X215000B0 REG_0X2150(0x00B0)
  90 #define REG_0X215000B4 REG_0X2150(0x00B4)
  91 #define REG_0X215000B8 REG_0X2150(0x00B8)
  92 #define REG_0X215000BC REG_0X2150(0x00BC)
  93 #define REG_0X215000C0 REG_0X2150(0x00C0)
  94 #define REG_0X215000C4 REG_0X2150(0x00C4)
  95 #define REG_0X215000C8 REG_0X2150(0x00C8)
  96 #define REG_0X215000CC REG_0X2150(0x00CC)
  97 #define REG_0X60100020 REG_0X6010(0x0020)
  98 #define REG_0X60E00020 REG_0X60E0(0x0020)
  99 #define REG_0X60D00008 REG_0X60D0(0x0008)
 100 #define REG_0X60D00000 REG_0X60D0(0x0000)
 101 #define REG_0X60E00038 REG_0X60E0(0x0038)
 102 #define REG_0X60E00030 REG_0X60E0(0x0030)
 103 #define REG_0X60E00034 REG_0X60E0(0x0034)
 104 #define REG_0X60E00028 REG_0X60E0(0x0028)
 105 #define REG_0X60E00024 REG_0X60E0(0x0024)
 106 #define REG_0X60E0002C REG_0X60E0(0x002C)
 107
 108 /*
 109  * Clock (0)Name, Clock (1)fixed rate, Clock Enable (2)Ctrl and (3)Bit,
 110  * Clock Divisor (4)Ctrl and (5)Bit, Clock Parent (6)Ctrl and (7)Bit,
 111  * and Parent Select (15)Count and (16)Lists[ ... ...]
 112  */
 113
 114 SCI_CLK_ADD(ext_26m, 26000000, 0, 0,
 115         0, 0, 0, 0, 0);
 116
 117 SCI_CLK_ADD(ext_32k, 32768, 0, 0,
 118         0, 0, 0, 0, 0);
 119
 120 SCI_CLK_ADD(ext_26m_rf1, 26000000, 0, 0,
 121         0, 0, 0, 0, 0);
 122
 123 SCI_CLK_ADD(ext_1m, 1000000, 0, 0,
 124         0, 0, 0, 0, 0);
 125
 126 SCI_CLK_ADD(ext_2m, 2000000, 0, 0,
 127         0, 0, 0, 0, 0);
 128
 129 SCI_CLK_ADD(ext_4m, 4000000, 0, 0,
 130         0, 0, 0, 0, 0);
 131
 132 SCI_CLK_ADD(clk_pad, 64000000, 0, 0,
 133         0, 0, 0, 0, 0);
 134
 135 SCI_CLK_ADD(clk_mpll, 0, 0, 0,
 136         REG_0X402E0044, BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6)|BIT(7)|BIT(8)|BIT(9)|BIT(10), 0, 0, 0);
 137
 138 SCI_CLK_ADD(clk_dpll, 0, 0, 0,
 139         REG_0X402E004C, BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6)|BIT(7)|BIT(8)|BIT(9)|BIT(10), 0, 0, 0);
 140
 141 SCI_CLK_ADD(clk_ltepll, 0, 0, 0,
 142         REG_0X402E005C, BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6)|BIT(7)|BIT(8)|BIT(9)|BIT(10), 0, 0, 0);
 143
 144 SCI_CLK_ADD(clk_twpll, 0, 0, 0,
 145         REG_0X402E0054, BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6)|BIT(7)|BIT(8)|BIT(9)|BIT(10), 0, 0, 0);
 146
 147 SCI_CLK_ADD(clk_lvdspll, 0, 0, 0,
 148         REG_0X402E0064, BIT(0)|BIT(1)|BIT(2)|BIT(3)|BIT(4)|BIT(5)|BIT(6)|BIT(7)|BIT(8)|BIT(9)|BIT(10), 0, 0, 0);
 149
 150 SCI_CLK_ADD(clk_768m, 0, 0, 0,
 151         2, 0, 0, 0,
 152         1, &clk_twpll);
 153
 154 SCI_CLK_ADD(clk_512m, 0, 0, 0,
 155         3, 0, 0, 0,
 156         1, &clk_twpll);
 157
 158 SCI_CLK_ADD(clk_384m, 0, 0, 0,
 159         4, 0, 0, 0,
 160         1, &clk_twpll);
 161
 162 SCI_CLK_ADD(clk_312m, 0, 0, 0,
 163         5, 0, 0, 0,
 164         1, &clk_twpll);
 165
 166 SCI_CLK_ADD(clk_307m2, 0, 0, 0,
 167         5, 0, 0, 0,
 168         1, &clk_twpll);
 169
 170 SCI_CLK_ADD(clk_256m, 0, 0, 0,
 171         6, 0, 0, 0,
 172         1, &clk_twpll);
 173
 174 SCI_CLK_ADD(clk_192m, 0, 0, 0,
 175         8, 0, 0, 0,
 176         1, &clk_twpll);
 177
 178 SCI_CLK_ADD(clk_153m6, 0, 0, 0,
 179         10, 0, 0, 0,
 180         1, &clk_twpll);
 181
 182 SCI_CLK_ADD(clk_128m, 0, 0, 0,
 183         12, 0, 0, 0,
 184         1, &clk_twpll);
 185
 186 SCI_CLK_ADD(clk_96m, 0, 0, 0,
 187         16, 0, 0, 0,
 188         1, &clk_twpll);
 189
 190 SCI_CLK_ADD(clk_76m8, 0, 0, 0,
 191         20, 0, 0, 0,
 192         1, &clk_twpll);
 193
 194 SCI_CLK_ADD(clk_64m, 0, 0, 0,
 195         24, 0, 0, 0,
 196         1, &clk_twpll);
 197
 198 SCI_CLK_ADD(clk_51m2, 0, 0, 0,
 199         30, 0, 0, 0,
 200         1, &clk_twpll);
 201
 202 SCI_CLK_ADD(clk_48m, 0, 0, 0,
 203         32, 0, 0, 0,
 204         1, &clk_twpll);
 205
 206 SCI_CLK_ADD(clk_38m4, 0, 0, 0,
 207         40, 0, 0, 0,
 208         1, &clk_twpll);
 209
 210 SCI_CLK_ADD(clk_24m, 0, 0, 0,
 211         64, 0, 0, 0,
 212         1, &clk_twpll);
 213
 214 SCI_CLK_ADD(clk_12m, 0, 0, 0,
 215         128, 0, 0, 0,
 216         1, &clk_twpll);
 217
 218 SCI_CLK_ADD(clk_42m_d, 0, 0, 0,
 219         32, 0, 0, 0,
 220         1, &clk_dpll);
 221
 222 SCI_CLK_ADD(clk_56m_m, 0, 0, 0,
 223         32, 0, 0, 0,
 224         1, &clk_mpll);
 225
 226 SCI_CLK_ADD(clk_38m4_lte, 0, 0, 0,
 227         32, 0, 0, 0,
 228         1, &clk_ltepll);
 229
 230 SCI_CLK_ADD(clk_44m_lvds, 0, 0, 0,
 231         32, 0, 0, 0,
 232         1, &clk_lvdspll);
 233
 234 SCI_CLK_ADD(clk_614m4, 0, 0, 0,
 235         2, 0, 0, 0,
 236         1, &clk_ltepll);
 237
 238 SCI_CLK_ADD(clk_mcu, 0, 0, 0,
 239         REG_0X20E00038, BIT(4)|BIT(5)|BIT(6), REG_0X20E00054, BIT(0)|BIT(1)|BIT(2),
 240         7, &ext_26m, &clk_512m, &clk_768m, &clk_dpll, &clk_ltepll, &clk_twpll, &clk_mpll);
 241
 242 SCI_CLK_ADD(clk_ca7_core, 0, 0, 0,
 243         0, 0, 0, 0,
 244         1, &clk_mcu);
 245
 246 SCI_CLK_ADD(clk_ca7_axi, 0, 0, 0,
 247         REG_0X20E00038, BIT(8)|BIT(9)|BIT(10), 0, 0,
 248         1, &clk_mcu);
 249
 250 SCI_CLK_ADD(clk_ca7_dbg, 0, 0, 0,
 251         REG_0X20E00038, BIT(16)|BIT(17)|BIT(18), 0, 0,
 252         1, &clk_mcu);
 253
 254 SCI_CLK_ADD(clk_emc_4x, 0, 0, 0,
 255         REG_0X402D0020, BIT(8)|BIT(9), REG_0X402D0020, BIT(0)|BIT(1)|BIT(2),
 256         8, &ext_26m, &clk_192m, &clk_307m2, &clk_384m, &clk_512m, &clk_614m4, &clk_768m, &clk_dpll);
 257
 258 SCI_CLK_ADD(clk_pub_ahb, 0, 0, 0,
 259         REG_0X402D002C, BIT(8)|BIT(9), REG_0X402D002C, BIT(0)|BIT(1),
 260         4, &ext_26m, &ext_4m, &clk_96m, &clk_128m);
 261
 262 SCI_CLK_ADD(clk_aon_apb, 0, 0, 0,
 263         REG_0X402D0030, BIT(8)|BIT(9), REG_0X402D0030, BIT(0)|BIT(1),
 264         4, &ext_4m, &ext_26m, &clk_96m, &clk_128m);
 265
 266 SCI_CLK_ADD(clk_adi, 0, REG_0X402E0000, BIT(16),
 267         0, 0, REG_0X402D0034, BIT(0)|BIT(1),
 268         4, &ext_26m, &ext_4m, &clk_38m4, &clk_51m2);
 269
 270 SCI_CLK_ADD(clk_aux0, 0, REG_0X402E0004, BIT(2),
 271         0, 0, REG_0X402D0038, BIT(0)|BIT(1)|BIT(2),
 272         7, &ext_32k, &ext_26m, &ext_26m_rf1, &ext_4m, &clk_42m_d, &clk_48m, &clk_56m_m);
 273
 274 SCI_CLK_ADD(clk_aux1, 0, REG_0X402E0004, BIT(3),
 275         0, 0, REG_0X402D003C, BIT(0)|BIT(1)|BIT(2)|BIT(3),
 276         9, &ext_32k, &ext_26m, &ext_26m_rf1, &ext_4m, &clk_42m_d, &clk_48m, &clk_56m_m, &clk_38m4_lte, &clk_44m_lvds);
 277
 278 SCI_CLK_ADD(clk_aux2, 0, REG_0X402E0004, BIT(4),
 279         0, 0, REG_0X402D0040, BIT(0)|BIT(1)|BIT(2)|BIT(3),
 280         9, &ext_32k, &ext_26m, &ext_26m_rf1, &ext_4m, &clk_42m_d, &clk_48m, &clk_56m_m, &clk_38m4_lte, &clk_44m_lvds);
 281
 282 SCI_CLK_ADD(clk_probe, 0, REG_0X402E0004, BIT(5),
 283         0, 0, REG_0X402D0044, BIT(0)|BIT(1)|BIT(2)|BIT(3),
 284         9, &ext_32k, &ext_26m, &ext_26m_rf1, &ext_4m, &clk_42m_d, &clk_48m, &clk_56m_m, &clk_38m4_lte, &clk_44m_lvds);
 285
 286 SCI_CLK_ADD(clk_pwm0, 0, REG_0X402E0000, BIT(4),
 287         0, 0, REG_0X402D0048, BIT(0)|BIT(1),
 288         4, &ext_32k, &ext_26m, &ext_26m_rf1, &clk_48m);
 289
 290 SCI_CLK_ADD(clk_pwm1, 0, REG_0X402E0000, BIT(5),
 291         0, 0, REG_0X402D004C, BIT(0)|BIT(1),
 292         4, &ext_32k, &ext_26m, &ext_26m_rf1, &clk_48m);
 293
 294 SCI_CLK_ADD(clk_pwm2, 0, REG_0X402E0000, BIT(6),
 295         0, 0, REG_0X402D0050, BIT(0)|BIT(1),
 296         4, &ext_32k, &ext_26m, &ext_26m_rf1, &clk_48m);
 297
 298 SCI_CLK_ADD(clk_pwm3, 0, REG_0X402E0000, BIT(7),
 299         0, 0, REG_0X402D0054, BIT(0)|BIT(1),
 300         4, &ext_32k, &ext_26m, &ext_26m_rf1, &clk_48m);
 301
 302 SCI_CLK_ADD(clk_efuse, 0, REG_0X402E0000, BIT(13),
 303         0, 0, REG_0X402D0058, BIT(0),
 304         1, &ext_26m);
 305
 306 SCI_CLK_ADD(clk_thm, 0, REG_0X402E0004, BIT(1),
 307         0, 0, REG_0X402D0068, BIT(0),
 308         2, &ext_32k, &ext_1m);
 309
 310 SCI_CLK_ADD(clk_mspi, 0, REG_0X402E0000, BIT(23),
 311         0, 0, REG_0X402D006C, BIT(0),
 312         4, &ext_26m, &clk_51m2, &clk_76m8, &clk_96m);
 313
 314 SCI_CLK_ADD(clk_i2c, 0, REG_0X402E0000, BIT(31),
 315         0, 0, REG_0X402D0070, BIT(0)|BIT(1),
 316         4, &ext_26m, &clk_48m, &clk_51m2, &clk_153m6);
 317
 318 SCI_CLK_ADD(clk_avs, 0, REG_0X402E0004, BIT(6),
 319         0, 0, REG_0X402D0074, BIT(0)|BIT(1),
 320         4, &ext_26m, &clk_48m, &clk_51m2, &clk_96m);
 321
 322 SCI_CLK_ADD(clk_aud, 0, REG_0X402E0000, BIT(18),
 323         0, 0, REG_0X402D0078, BIT(0),
 324         1, &ext_26m);
 325
 326 SCI_CLK_ADD(clk_audif, 0, REG_0X402E0000, BIT(17),
 327         0, 0, REG_0X402D007C, BIT(0)|BIT(1),
 328         3, &ext_26m, &clk_38m4, &clk_51m2);
 329
 330 SCI_CLK_ADD(clk_vbc, 0, REG_0X402E0000, BIT(19),
 331         0, 0, REG_0X402D0080, BIT(0),
 332         1, &ext_26m);
 333
 334 SCI_CLK_ADD(clk_ca7_dap, 0, REG_0X402E0000, BIT(30),
 335         0, 0, REG_0X402D0090, BIT(0)|BIT(1),
 336         4, &ext_26m, &clk_76m8, &clk_128m, &clk_153m6);
 337
 338 SCI_CLK_ADD(clk_ca7_ts, 0, REG_0X402E0000, BIT(28),
 339         0, 0, REG_0X402D0098, BIT(0)|BIT(1),
 340         4, &ext_32k, &ext_26m, &clk_128m, &clk_153m6);
 341
 342 SCI_CLK_ADD(clk_djtag_tck, 0, 0, 0,
 343         0, 0, REG_0X402D00C8, BIT(0),
 344         3, &ext_26m, &ext_4m, &clk_pad);
 345
 346 SCI_CLK_ADD(clk_arm7_ahb, 0, 0, 0,
 347         REG_0X402D00CC, BIT(8)|BIT(9), REG_0X402D00CC, BIT(0)|BIT(1),
 348         4, &ext_4m, &ext_26m, &clk_96m, &clk_128m);
 349
 350 SCI_CLK_ADD(clk_ca5_ts, 0, REG_0X402E0004, BIT(26),
 351         0, 0, REG_0X402D00D0, BIT(0)|BIT(1),
 352         4, &ext_32k, &ext_26m, &clk_128m, &clk_153m6);
 353
 354 SCI_CLK_ADD(clk_disp_emc, 0, REG_0X402E0004, BIT(11),
 355         0, 0, 0, 0,
 356         1, &clk_aon_apb);
 357
 358 SCI_CLK_ADD(clk_gsp_emc, 0, REG_0X402E0004, BIT(13),
 359         0, 0, 0, 0,
 360         1, &clk_aon_apb);
 361
 362 SCI_CLK_ADD(clk_ap_ahb, 0, 0, 0,
 363         0, 0, REG_0X21500020, BIT(0)|BIT(1),
 364         4, &ext_26m, &clk_76m8, &clk_128m, &clk_192m);
 365
 366 SCI_CLK_ADD(clk_ap_apb, 0, 0, 0,
 367         0, 0, REG_0X21500024, BIT(0)|BIT(1),
 368         4, &ext_26m, &clk_64m, &clk_96m, &clk_128m);
 369
 370 SCI_CLK_ADD(clk_gsp, 0, REG_0X20E00000, BIT(3),
 371         0, 0, REG_0X21500028, BIT(0)|BIT(1),
 372         4, &clk_96m, &clk_153m6, &clk_192m, &clk_256m);
 373
 374 SCI_CLK_ADD(clk_dispc0, 0, REG_0X20E00000, BIT(1),
 375         REG_0X2150002C, BIT(8)|BIT(9)|BIT(10), REG_0X2150002C, BIT(0)|BIT(1),
 376         4, &clk_153m6, &clk_192m, &clk_256m, &clk_307m2);
 377
 378 SCI_CLK_ADD(clk_dispc0_dbi, 0, 0, 0,
 379         REG_0X21500030, BIT(8)|BIT(9)|BIT(10), REG_0X21500030, BIT(0)|BIT(1),
 380         4, &clk_128m, &clk_153m6, &clk_192m, &clk_256m);
 381
 382 SCI_CLK_ADD(clk_dispc0_dpi, 0, 0, 0,
 383         REG_0X21500034, BIT(8)|BIT(9)|BIT(10)|BIT(11)|BIT(12)|BIT(13)|BIT(14)|BIT(15), REG_0X21500034, BIT(0)|BIT(1),
 384         5, &clk_128m, &clk_153m6, &clk_192m, &clk_384m, &clk_pad);
 385
 386 SCI_CLK_ADD(clk_nandc_2x, 0, REG_0X20E00000, BIT(18),
 387         0, 0, REG_0X21500054, BIT(0)|BIT(1),
 388         4, &clk_192m, &clk_256m, &clk_307m2, &clk_384m);
 389
 390 SCI_CLK_ADD(clk_nandc_ecc, 0, REG_0X20E00000, BIT(19),
 391         0, 0, REG_0X21500058, BIT(0),
 392         2, &clk_153m6, &clk_192m);
 393
 394 SCI_CLK_ADD(clk_sdio0, 0, REG_0X20E00000, BIT(8),
 395         REG_0X2150005C, BIT(8)|BIT(9)|BIT(10), REG_0X2150005C, BIT(0)|BIT(1),
 396         4, &ext_26m, &clk_256m, &clk_307m2, &clk_384m);
 397
 398 SCI_CLK_ADD(clk_sdio1, 0, REG_0X20E00000, BIT(9),
 399         0, 0, REG_0X21500060, BIT(0)|BIT(1),
 400         4, &clk_48m, &clk_76m8, &clk_96m, &clk_128m);
 401
 402 SCI_CLK_ADD(clk_sdio2, 0, REG_0X20E00000, BIT(10),
 403         0, 0, REG_0X21500068, BIT(0)|BIT(1),
 404         4, &clk_48m, &clk_76m8, &clk_96m, &clk_128m);
 405
 406 SCI_CLK_ADD(clk_emmc, 0, REG_0X20E00000, BIT(11),
 407         0, 0, REG_0X21500070, BIT(0)|BIT(1),
 408         4, &ext_26m, &clk_256m, &clk_307m2, &clk_384m);
 409
 410 SCI_CLK_ADD(clk_otg_ref, 0, REG_0X20E00000, BIT(4),
 411         0, 0, REG_0X21500074, BIT(0),
 412         2, &clk_12m, &clk_24m);
 413
 414 SCI_CLK_ADD(clk_hsic_ref, 0, REG_0X20E00000, BIT(2),
 415         0, 0, REG_0X2150007C, BIT(0),
 416         2, &clk_12m, &clk_24m);
 417
 418 SCI_CLK_ADD(clk_uart0, 0, REG_0X71300000, BIT(13),
 419         REG_0X21500084, BIT(8)|BIT(9)|BIT(10), REG_0X21500084, BIT(0)|BIT(1),
 420         4, &ext_26m, &clk_48m, &clk_51m2, &clk_96m);
 421
 422 SCI_CLK_ADD(clk_uart1, 0, REG_0X71300000, BIT(14),
 423         REG_0X21500088, BIT(8)|BIT(9)|BIT(10), REG_0X21500088, BIT(0)|BIT(1),
 424         4, &ext_26m, &clk_48m, &clk_51m2, &clk_96m);
 425
 426 SCI_CLK_ADD(clk_uart2, 0, REG_0X71300000, BIT(15),
 427         REG_0X2150008C, BIT(8)|BIT(9)|BIT(10), REG_0X2150008C, BIT(0)|BIT(1),
 428         4, &ext_26m, &clk_48m, &clk_51m2, &clk_96m);
 429
 430 SCI_CLK_ADD(clk_uart3, 0, REG_0X71300000, BIT(16),
 431         REG_0X21500090, BIT(8)|BIT(9)|BIT(10), REG_0X21500090, BIT(0)|BIT(1),
 432         4, &ext_26m, &clk_48m, &clk_51m2, &clk_96m);
 433
 434 SCI_CLK_ADD(clk_uart4, 0, REG_0X71300000, BIT(17),
 435         REG_0X21500094, BIT(8)|BIT(9)|BIT(10), REG_0X21500094, BIT(0)|BIT(1),
 436         4, &ext_26m, &clk_48m, &clk_51m2, &clk_96m);
 437
 438 SCI_CLK_ADD(clk_i2c0, 0, REG_0X71300000, BIT(8),
 439         REG_0X21500098, BIT(8)|BIT(9)|BIT(10), REG_0X21500098, BIT(0)|BIT(1),
 440         4, &ext_26m, &clk_48m, &clk_51m2, &clk_153m6);
 441
 442 SCI_CLK_ADD(clk_i2c1, 0, REG_0X71300000, BIT(9),
 443         REG_0X2150009C, BIT(8)|BIT(9)|BIT(10), REG_0X2150009C, BIT(0)|BIT(1),
 444         4, &ext_26m, &clk_48m, &clk_51m2, &clk_153m6);
 445
 446 SCI_CLK_ADD(clk_i2c2, 0, REG_0X71300000, BIT(10),
 447         REG_0X215000A0, BIT(8)|BIT(9)|BIT(10), REG_0X215000A0, BIT(0)|BIT(1),
 448         4, &ext_26m, &clk_48m, &clk_51m2, &clk_153m6);
 449
 450 SCI_CLK_ADD(clk_i2c3, 0, REG_0X71300000, BIT(11),
 451         REG_0X215000A4, BIT(8)|BIT(9)|BIT(10), REG_0X215000A4, BIT(0)|BIT(1),
 452         4, &ext_26m, &clk_48m, &clk_51m2, &clk_153m6);
 453
 454 SCI_CLK_ADD(clk_i2c4, 0, REG_0X71300000, BIT(12),
 455         REG_0X215000A8, BIT(8)|BIT(9)|BIT(10), REG_0X215000A8, BIT(0)|BIT(1),
 456         4, &ext_26m, &clk_48m, &clk_51m2, &clk_153m6);
 457
 458 SCI_CLK_ADD(clk_spi0, 0, REG_0X71300000, BIT(5),
 459         REG_0X215000AC, BIT(8)|BIT(9)|BIT(10), REG_0X215000AC, BIT(0)|BIT(1),
 460         5, &ext_26m, &clk_96m, &clk_153m6, &clk_192m, &clk_pad);
 461
 462 SCI_CLK_ADD(clk_spi1, 0, REG_0X71300000, BIT(6),
 463         REG_0X215000B0, BIT(8)|BIT(9)|BIT(10), REG_0X215000B0, BIT(0)|BIT(1),
 464         5, &ext_26m, &clk_96m, &clk_153m6, &clk_192m, &clk_pad);
 465
 466 SCI_CLK_ADD(clk_spi2, 0, REG_0X71300000, BIT(7),
 467         REG_0X215000B4, BIT(8)|BIT(9)|BIT(10), REG_0X215000B4, BIT(0)|BIT(1),
 468         5, &ext_26m, &clk_96m, &clk_153m6, &clk_192m, &clk_pad);
 469
 470 SCI_CLK_ADD(clk_iis0, 0, REG_0X71300000, BIT(1),
 471         REG_0X215000B8, BIT(8)|BIT(9)|BIT(10), REG_0X215000B8, BIT(0)|BIT(1),
 472         4, &ext_26m, &clk_128m, &clk_153m6, &clk_pad);
 473
 474 SCI_CLK_ADD(clk_iis1, 0, REG_0X71300000, BIT(2),
 475         REG_0X215000BC, BIT(8)|BIT(9)|BIT(10), REG_0X215000BC, BIT(0)|BIT(1),
 476         4, &ext_26m, &clk_128m, &clk_153m6, &clk_pad);
 477
 478 SCI_CLK_ADD(clk_iis2, 0, REG_0X71300000, BIT(3),
 479         REG_0X215000C0, BIT(8)|BIT(9)|BIT(10), REG_0X215000C0, BIT(0)|BIT(1),
 480         4, &ext_26m, &clk_128m, &clk_153m6, &clk_pad);
 481
 482 SCI_CLK_ADD(clk_iis3, 0, REG_0X71300000, BIT(4),
 483         REG_0X215000C4, BIT(8)|BIT(9)|BIT(10), REG_0X215000C4, BIT(0)|BIT(1),
 484         4, &ext_26m, &clk_128m, &clk_153m6, &clk_pad);
 485
 486 SCI_CLK_ADD(clk_zipenc, 0, REG_0X20E00000, BIT(20),
 487         0, 0, REG_0X215000C8, BIT(0)|BIT(1),
 488         4, &clk_96m, &clk_153m6, &clk_192m, &clk_256m);
 489
 490 SCI_CLK_ADD(clk_zipdec, 0, REG_0X20E00000, BIT(21),
 491         0, 0, REG_0X215000CC, BIT(0)|BIT(1),
 492         4, &clk_96m, &clk_153m6, &clk_192m, &clk_256m);
 493
 494 SCI_CLK_ADD(clk_gpu_i, 0, REG_0X402E0000, BIT(27),
 495         0, 0, 0, 0,
 496         1, &clk_aon_apb);
 497
 498 SCI_CLK_ADD(clk_gpu, 0, REG_0X402E0000, BIT(27),
 499         REG_0X60100020, BIT(8)|BIT(9), REG_0X60100020, BIT(0)|BIT(1)|BIT(2),
 500         6, &clk_153m6, &clk_192m, &clk_256m, &clk_307m2, &clk_384m, &clk_512m);
 501
 502 SCI_CLK_ADD(clk_mm_i, 0, REG_0X402E0000, BIT(25),
 503         0, 0, 0, 0,
 504         1, &clk_aon_apb);
 505
 506 SCI_CLK_ADD(clk_mm_ahb, 0, 0, 0,
 507         0, 0, REG_0X60E00020, BIT(0)|BIT(1),
 508         4, &ext_26m, &clk_96m, &clk_128m, &clk_153m6);
 509
 510 SCI_CLK_ADD(clk_mm_axi, 0, REG_0X60D00008, BIT(7),
 511         0, 0, 0, 0,
 512         1, &clk_mm_i);
 513
 514 SCI_CLK_ADD(clk_mm_mtx_axi, 0, REG_0X60D00008, BIT(8),
 515         0, 0, 0, 0,
 516         1, &clk_mm_axi);
 517
 518 SCI_CLK_ADD(clk_mmu, 0, REG_0X60D00000, BIT(7),
 519         0, 0, 0, 0,
 520         1, &clk_mm_ahb);
 521
 522 SCI_CLK_ADD(clk_mm_ckg, 0, REG_0X60D00000, BIT(6),
 523         0, 0, 0, 0,
 524         1, &clk_mm_ahb);
 525
 526 SCI_CLK_ADD(clk_jpg, 0, REG_0X60D00008, BIT(6),
 527         0, 0, REG_0X60E00038, BIT(0)|BIT(1),
 528         4, &clk_76m8, &clk_128m, &clk_256m, &clk_312m);
 529
 530 SCI_CLK_ADD(clk_csi, 0, REG_0X60D00008, BIT(1),
 531         0, 0, 0, 0,
 532         1, &clk_mm_ahb);
 533
 534 SCI_CLK_ADD(clk_dcam_mipi, 0, REG_0X60D00008, BIT(0),
 535         0, 0, 0, 0,
 536         1, &clk_csi);
 537
 538 SCI_CLK_ADD(clk_vsp, 0, REG_0X60D00008, BIT(5),
 539         0, 0, REG_0X60E00030, BIT(0)|BIT(1),
 540         4, &clk_76m8, &clk_128m, &clk_256m, &clk_312m);
 541
 542 SCI_CLK_ADD(clk_isp, 0, REG_0X60D00008, BIT(4),
 543         0, 0, REG_0X60E00034, BIT(0)|BIT(1),
 544         4, &clk_76m8, &clk_128m, &clk_256m, &clk_312m);
 545
 546 SCI_CLK_ADD(clk_ccir, 0, REG_0X60D00000, BIT(1),
 547         0, 0, REG_0X60E00028, BIT(16),
 548         2, &clk_24m, &clk_pad);
 549
 550 SCI_CLK_ADD(clk_sensor, 0, REG_0X60D00008, BIT(2),
 551         REG_0X60E00024, BIT(8)|BIT(9)|BIT(10), REG_0X60E00024, BIT(0)|BIT(1),
 552         4, &ext_26m, &clk_48m, &clk_76m8, &clk_96m);
 553
 554 SCI_CLK_ADD(clk_dcam, 0, REG_0X60D00008, BIT(3),
 555         0, 0, REG_0X60E0002C, BIT(0)|BIT(1),
 556         4, &clk_76m8, &clk_128m, &clk_256m, &clk_312m);
 557