Merge tag 'u-boot-imx-20190426' of git://git.denx.de/u-boot-imx
[platform/kernel/u-boot.git] / include / pci.h
1 /* SPDX-License-Identifier: GPL-2.0+ */
2 /*
3  * (C) Copyright 2001 Sysgo Real-Time Solutions, GmbH <www.elinos.com>
4  * Andreas Heppel <aheppel@sysgo.de>
5  *
6  * (C) Copyright 2002
7  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
8  */
9
10 #ifndef _PCI_H
11 #define _PCI_H
12
13 #define PCI_CFG_SPACE_SIZE      256
14 #define PCI_CFG_SPACE_EXP_SIZE  4096
15
16 /*
17  * Under PCI, each device has 256 bytes of configuration address space,
18  * of which the first 64 bytes are standardized as follows:
19  */
20 #define PCI_STD_HEADER_SIZEOF   64
21 #define PCI_VENDOR_ID           0x00    /* 16 bits */
22 #define PCI_DEVICE_ID           0x02    /* 16 bits */
23 #define PCI_COMMAND             0x04    /* 16 bits */
24 #define  PCI_COMMAND_IO         0x1     /* Enable response in I/O space */
25 #define  PCI_COMMAND_MEMORY     0x2     /* Enable response in Memory space */
26 #define  PCI_COMMAND_MASTER     0x4     /* Enable bus mastering */
27 #define  PCI_COMMAND_SPECIAL    0x8     /* Enable response to special cycles */
28 #define  PCI_COMMAND_INVALIDATE 0x10    /* Use memory write and invalidate */
29 #define  PCI_COMMAND_VGA_PALETTE 0x20   /* Enable palette snooping */
30 #define  PCI_COMMAND_PARITY     0x40    /* Enable parity checking */
31 #define  PCI_COMMAND_WAIT       0x80    /* Enable address/data stepping */
32 #define  PCI_COMMAND_SERR       0x100   /* Enable SERR */
33 #define  PCI_COMMAND_FAST_BACK  0x200   /* Enable back-to-back writes */
34
35 #define PCI_STATUS              0x06    /* 16 bits */
36 #define  PCI_STATUS_CAP_LIST    0x10    /* Support Capability List */
37 #define  PCI_STATUS_66MHZ       0x20    /* Support 66 Mhz PCI 2.1 bus */
38 #define  PCI_STATUS_UDF         0x40    /* Support User Definable Features [obsolete] */
39 #define  PCI_STATUS_FAST_BACK   0x80    /* Accept fast-back to back */
40 #define  PCI_STATUS_PARITY      0x100   /* Detected parity error */
41 #define  PCI_STATUS_DEVSEL_MASK 0x600   /* DEVSEL timing */
42 #define  PCI_STATUS_DEVSEL_FAST 0x000
43 #define  PCI_STATUS_DEVSEL_MEDIUM 0x200
44 #define  PCI_STATUS_DEVSEL_SLOW 0x400
45 #define  PCI_STATUS_SIG_TARGET_ABORT 0x800 /* Set on target abort */
46 #define  PCI_STATUS_REC_TARGET_ABORT 0x1000 /* Master ack of " */
47 #define  PCI_STATUS_REC_MASTER_ABORT 0x2000 /* Set on master abort */
48 #define  PCI_STATUS_SIG_SYSTEM_ERROR 0x4000 /* Set when we drive SERR */
49 #define  PCI_STATUS_DETECTED_PARITY 0x8000 /* Set on parity error */
50
51 #define PCI_CLASS_REVISION      0x08    /* High 24 bits are class, low 8
52                                            revision */
53 #define PCI_REVISION_ID         0x08    /* Revision ID */
54 #define PCI_CLASS_PROG          0x09    /* Reg. Level Programming Interface */
55 #define PCI_CLASS_DEVICE        0x0a    /* Device class */
56 #define PCI_CLASS_CODE          0x0b    /* Device class code */
57 #define  PCI_CLASS_CODE_TOO_OLD 0x00
58 #define  PCI_CLASS_CODE_STORAGE 0x01
59 #define  PCI_CLASS_CODE_NETWORK 0x02
60 #define  PCI_CLASS_CODE_DISPLAY 0x03
61 #define  PCI_CLASS_CODE_MULTIMEDIA 0x04
62 #define  PCI_CLASS_CODE_MEMORY  0x05
63 #define  PCI_CLASS_CODE_BRIDGE  0x06
64 #define  PCI_CLASS_CODE_COMM    0x07
65 #define  PCI_CLASS_CODE_PERIPHERAL 0x08
66 #define  PCI_CLASS_CODE_INPUT   0x09
67 #define  PCI_CLASS_CODE_DOCKING 0x0A
68 #define  PCI_CLASS_CODE_PROCESSOR 0x0B
69 #define  PCI_CLASS_CODE_SERIAL  0x0C
70 #define  PCI_CLASS_CODE_WIRELESS 0x0D
71 #define  PCI_CLASS_CODE_I2O     0x0E
72 #define  PCI_CLASS_CODE_SATELLITE 0x0F
73 #define  PCI_CLASS_CODE_CRYPTO  0x10
74 #define  PCI_CLASS_CODE_DATA    0x11
75 /* Base Class 0x12 - 0xFE is reserved */
76 #define  PCI_CLASS_CODE_OTHER   0xFF
77
78 #define PCI_CLASS_SUB_CODE      0x0a    /* Device sub-class code */
79 #define  PCI_CLASS_SUB_CODE_TOO_OLD_NOTVGA      0x00
80 #define  PCI_CLASS_SUB_CODE_TOO_OLD_VGA         0x01
81 #define  PCI_CLASS_SUB_CODE_STORAGE_SCSI        0x00
82 #define  PCI_CLASS_SUB_CODE_STORAGE_IDE         0x01
83 #define  PCI_CLASS_SUB_CODE_STORAGE_FLOPPY      0x02
84 #define  PCI_CLASS_SUB_CODE_STORAGE_IPIBUS      0x03
85 #define  PCI_CLASS_SUB_CODE_STORAGE_RAID        0x04
86 #define  PCI_CLASS_SUB_CODE_STORAGE_ATA         0x05
87 #define  PCI_CLASS_SUB_CODE_STORAGE_SATA        0x06
88 #define  PCI_CLASS_SUB_CODE_STORAGE_SAS         0x07
89 #define  PCI_CLASS_SUB_CODE_STORAGE_OTHER       0x80
90 #define  PCI_CLASS_SUB_CODE_NETWORK_ETHERNET    0x00
91 #define  PCI_CLASS_SUB_CODE_NETWORK_TOKENRING   0x01
92 #define  PCI_CLASS_SUB_CODE_NETWORK_FDDI        0x02
93 #define  PCI_CLASS_SUB_CODE_NETWORK_ATM         0x03
94 #define  PCI_CLASS_SUB_CODE_NETWORK_ISDN        0x04
95 #define  PCI_CLASS_SUB_CODE_NETWORK_WORLDFIP    0x05
96 #define  PCI_CLASS_SUB_CODE_NETWORK_PICMG       0x06
97 #define  PCI_CLASS_SUB_CODE_NETWORK_OTHER       0x80
98 #define  PCI_CLASS_SUB_CODE_DISPLAY_VGA         0x00
99 #define  PCI_CLASS_SUB_CODE_DISPLAY_XGA         0x01
100 #define  PCI_CLASS_SUB_CODE_DISPLAY_3D          0x02
101 #define  PCI_CLASS_SUB_CODE_DISPLAY_OTHER       0x80
102 #define  PCI_CLASS_SUB_CODE_MULTIMEDIA_VIDEO    0x00
103 #define  PCI_CLASS_SUB_CODE_MULTIMEDIA_AUDIO    0x01
104 #define  PCI_CLASS_SUB_CODE_MULTIMEDIA_PHONE    0x02
105 #define  PCI_CLASS_SUB_CODE_MULTIMEDIA_OTHER    0x80
106 #define  PCI_CLASS_SUB_CODE_MEMORY_RAM          0x00
107 #define  PCI_CLASS_SUB_CODE_MEMORY_FLASH        0x01
108 #define  PCI_CLASS_SUB_CODE_MEMORY_OTHER        0x80
109 #define  PCI_CLASS_SUB_CODE_BRIDGE_HOST         0x00
110 #define  PCI_CLASS_SUB_CODE_BRIDGE_ISA          0x01
111 #define  PCI_CLASS_SUB_CODE_BRIDGE_EISA         0x02
112 #define  PCI_CLASS_SUB_CODE_BRIDGE_MCA          0x03
113 #define  PCI_CLASS_SUB_CODE_BRIDGE_PCI          0x04
114 #define  PCI_CLASS_SUB_CODE_BRIDGE_PCMCIA       0x05
115 #define  PCI_CLASS_SUB_CODE_BRIDGE_NUBUS        0x06
116 #define  PCI_CLASS_SUB_CODE_BRIDGE_CARDBUS      0x07
117 #define  PCI_CLASS_SUB_CODE_BRIDGE_RACEWAY      0x08
118 #define  PCI_CLASS_SUB_CODE_BRIDGE_SEMI_PCI     0x09
119 #define  PCI_CLASS_SUB_CODE_BRIDGE_INFINIBAND   0x0A
120 #define  PCI_CLASS_SUB_CODE_BRIDGE_OTHER        0x80
121 #define  PCI_CLASS_SUB_CODE_COMM_SERIAL         0x00
122 #define  PCI_CLASS_SUB_CODE_COMM_PARALLEL       0x01
123 #define  PCI_CLASS_SUB_CODE_COMM_MULTIPORT      0x02
124 #define  PCI_CLASS_SUB_CODE_COMM_MODEM          0x03
125 #define  PCI_CLASS_SUB_CODE_COMM_GPIB           0x04
126 #define  PCI_CLASS_SUB_CODE_COMM_SMARTCARD      0x05
127 #define  PCI_CLASS_SUB_CODE_COMM_OTHER          0x80
128 #define  PCI_CLASS_SUB_CODE_PERIPHERAL_PIC      0x00
129 #define  PCI_CLASS_SUB_CODE_PERIPHERAL_DMA      0x01
130 #define  PCI_CLASS_SUB_CODE_PERIPHERAL_TIMER    0x02
131 #define  PCI_CLASS_SUB_CODE_PERIPHERAL_RTC      0x03
132 #define  PCI_CLASS_SUB_CODE_PERIPHERAL_HOTPLUG  0x04
133 #define  PCI_CLASS_SUB_CODE_PERIPHERAL_SD       0x05
134 #define  PCI_CLASS_SUB_CODE_PERIPHERAL_OTHER    0x80
135 #define  PCI_CLASS_SUB_CODE_INPUT_KEYBOARD      0x00
136 #define  PCI_CLASS_SUB_CODE_INPUT_DIGITIZER     0x01
137 #define  PCI_CLASS_SUB_CODE_INPUT_MOUSE         0x02
138 #define  PCI_CLASS_SUB_CODE_INPUT_SCANNER       0x03
139 #define  PCI_CLASS_SUB_CODE_INPUT_GAMEPORT      0x04
140 #define  PCI_CLASS_SUB_CODE_INPUT_OTHER         0x80
141 #define  PCI_CLASS_SUB_CODE_DOCKING_GENERIC     0x00
142 #define  PCI_CLASS_SUB_CODE_DOCKING_OTHER       0x80
143 #define  PCI_CLASS_SUB_CODE_PROCESSOR_386       0x00
144 #define  PCI_CLASS_SUB_CODE_PROCESSOR_486       0x01
145 #define  PCI_CLASS_SUB_CODE_PROCESSOR_PENTIUM   0x02
146 #define  PCI_CLASS_SUB_CODE_PROCESSOR_ALPHA     0x10
147 #define  PCI_CLASS_SUB_CODE_PROCESSOR_POWERPC   0x20
148 #define  PCI_CLASS_SUB_CODE_PROCESSOR_MIPS      0x30
149 #define  PCI_CLASS_SUB_CODE_PROCESSOR_COPROC    0x40
150 #define  PCI_CLASS_SUB_CODE_SERIAL_1394         0x00
151 #define  PCI_CLASS_SUB_CODE_SERIAL_ACCESSBUS    0x01
152 #define  PCI_CLASS_SUB_CODE_SERIAL_SSA          0x02
153 #define  PCI_CLASS_SUB_CODE_SERIAL_USB          0x03
154 #define  PCI_CLASS_SUB_CODE_SERIAL_FIBRECHAN    0x04
155 #define  PCI_CLASS_SUB_CODE_SERIAL_SMBUS        0x05
156 #define  PCI_CLASS_SUB_CODE_SERIAL_INFINIBAND   0x06
157 #define  PCI_CLASS_SUB_CODE_SERIAL_IPMI         0x07
158 #define  PCI_CLASS_SUB_CODE_SERIAL_SERCOS       0x08
159 #define  PCI_CLASS_SUB_CODE_SERIAL_CANBUS       0x09
160 #define  PCI_CLASS_SUB_CODE_WIRELESS_IRDA       0x00
161 #define  PCI_CLASS_SUB_CODE_WIRELESS_IR         0x01
162 #define  PCI_CLASS_SUB_CODE_WIRELESS_RF         0x10
163 #define  PCI_CLASS_SUB_CODE_WIRELESS_BLUETOOTH  0x11
164 #define  PCI_CLASS_SUB_CODE_WIRELESS_BROADBAND  0x12
165 #define  PCI_CLASS_SUB_CODE_WIRELESS_80211A     0x20
166 #define  PCI_CLASS_SUB_CODE_WIRELESS_80211B     0x21
167 #define  PCI_CLASS_SUB_CODE_WIRELESS_OTHER      0x80
168 #define  PCI_CLASS_SUB_CODE_I2O_V1_0            0x00
169 #define  PCI_CLASS_SUB_CODE_SATELLITE_TV        0x01
170 #define  PCI_CLASS_SUB_CODE_SATELLITE_AUDIO     0x02
171 #define  PCI_CLASS_SUB_CODE_SATELLITE_VOICE     0x03
172 #define  PCI_CLASS_SUB_CODE_SATELLITE_DATA      0x04
173 #define  PCI_CLASS_SUB_CODE_CRYPTO_NETWORK      0x00
174 #define  PCI_CLASS_SUB_CODE_CRYPTO_ENTERTAINMENT 0x10
175 #define  PCI_CLASS_SUB_CODE_CRYPTO_OTHER        0x80
176 #define  PCI_CLASS_SUB_CODE_DATA_DPIO           0x00
177 #define  PCI_CLASS_SUB_CODE_DATA_PERFCNTR       0x01
178 #define  PCI_CLASS_SUB_CODE_DATA_COMMSYNC       0x10
179 #define  PCI_CLASS_SUB_CODE_DATA_MGMT           0x20
180 #define  PCI_CLASS_SUB_CODE_DATA_OTHER          0x80
181
182 #define PCI_CACHE_LINE_SIZE     0x0c    /* 8 bits */
183 #define PCI_LATENCY_TIMER       0x0d    /* 8 bits */
184 #define PCI_HEADER_TYPE         0x0e    /* 8 bits */
185 #define  PCI_HEADER_TYPE_NORMAL 0
186 #define  PCI_HEADER_TYPE_BRIDGE 1
187 #define  PCI_HEADER_TYPE_CARDBUS 2
188
189 #define PCI_BIST                0x0f    /* 8 bits */
190 #define PCI_BIST_CODE_MASK      0x0f    /* Return result */
191 #define PCI_BIST_START          0x40    /* 1 to start BIST, 2 secs or less */
192 #define PCI_BIST_CAPABLE        0x80    /* 1 if BIST capable */
193
194 /*
195  * Base addresses specify locations in memory or I/O space.
196  * Decoded size can be determined by writing a value of
197  * 0xffffffff to the register, and reading it back.  Only
198  * 1 bits are decoded.
199  */
200 #define PCI_BASE_ADDRESS_0      0x10    /* 32 bits */
201 #define PCI_BASE_ADDRESS_1      0x14    /* 32 bits [htype 0,1 only] */
202 #define PCI_BASE_ADDRESS_2      0x18    /* 32 bits [htype 0 only] */
203 #define PCI_BASE_ADDRESS_3      0x1c    /* 32 bits */
204 #define PCI_BASE_ADDRESS_4      0x20    /* 32 bits */
205 #define PCI_BASE_ADDRESS_5      0x24    /* 32 bits */
206 #define  PCI_BASE_ADDRESS_SPACE 0x01    /* 0 = memory, 1 = I/O */
207 #define  PCI_BASE_ADDRESS_SPACE_IO 0x01
208 #define  PCI_BASE_ADDRESS_SPACE_MEMORY 0x00
209 #define  PCI_BASE_ADDRESS_MEM_TYPE_MASK 0x06
210 #define  PCI_BASE_ADDRESS_MEM_TYPE_32   0x00    /* 32 bit address */
211 #define  PCI_BASE_ADDRESS_MEM_TYPE_1M   0x02    /* Below 1M [obsolete] */
212 #define  PCI_BASE_ADDRESS_MEM_TYPE_64   0x04    /* 64 bit address */
213 #define  PCI_BASE_ADDRESS_MEM_PREFETCH  0x08    /* prefetchable? */
214 #define  PCI_BASE_ADDRESS_MEM_MASK      (~0x0fULL)
215 #define  PCI_BASE_ADDRESS_IO_MASK       (~0x03ULL)
216 /* bit 1 is reserved if address_space = 1 */
217
218 /* Header type 0 (normal devices) */
219 #define PCI_CARDBUS_CIS         0x28
220 #define PCI_SUBSYSTEM_VENDOR_ID 0x2c
221 #define PCI_SUBSYSTEM_ID        0x2e
222 #define PCI_ROM_ADDRESS         0x30    /* Bits 31..11 are address, 10..1 reserved */
223 #define  PCI_ROM_ADDRESS_ENABLE 0x01
224 #define PCI_ROM_ADDRESS_MASK    (~0x7ffULL)
225
226 #define PCI_CAPABILITY_LIST     0x34    /* Offset of first capability list entry */
227
228 /* 0x35-0x3b are reserved */
229 #define PCI_INTERRUPT_LINE      0x3c    /* 8 bits */
230 #define PCI_INTERRUPT_PIN       0x3d    /* 8 bits */
231 #define PCI_MIN_GNT             0x3e    /* 8 bits */
232 #define PCI_MAX_LAT             0x3f    /* 8 bits */
233
234 #define PCI_INTERRUPT_LINE_DISABLE      0xff
235
236 /* Header type 1 (PCI-to-PCI bridges) */
237 #define PCI_PRIMARY_BUS         0x18    /* Primary bus number */
238 #define PCI_SECONDARY_BUS       0x19    /* Secondary bus number */
239 #define PCI_SUBORDINATE_BUS     0x1a    /* Highest bus number behind the bridge */
240 #define PCI_SEC_LATENCY_TIMER   0x1b    /* Latency timer for secondary interface */
241 #define PCI_IO_BASE             0x1c    /* I/O range behind the bridge */
242 #define PCI_IO_LIMIT            0x1d
243 #define  PCI_IO_RANGE_TYPE_MASK 0x0f    /* I/O bridging type */
244 #define  PCI_IO_RANGE_TYPE_16   0x00
245 #define  PCI_IO_RANGE_TYPE_32   0x01
246 #define  PCI_IO_RANGE_MASK      ~0x0f
247 #define PCI_SEC_STATUS          0x1e    /* Secondary status register, only bit 14 used */
248 #define PCI_MEMORY_BASE         0x20    /* Memory range behind */
249 #define PCI_MEMORY_LIMIT        0x22
250 #define  PCI_MEMORY_RANGE_TYPE_MASK 0x0f
251 #define  PCI_MEMORY_RANGE_MASK  ~0x0f
252 #define PCI_PREF_MEMORY_BASE    0x24    /* Prefetchable memory range behind */
253 #define PCI_PREF_MEMORY_LIMIT   0x26
254 #define  PCI_PREF_RANGE_TYPE_MASK 0x0f
255 #define  PCI_PREF_RANGE_TYPE_32 0x00
256 #define  PCI_PREF_RANGE_TYPE_64 0x01
257 #define  PCI_PREF_RANGE_MASK    ~0x0f
258 #define PCI_PREF_BASE_UPPER32   0x28    /* Upper half of prefetchable memory range */
259 #define PCI_PREF_LIMIT_UPPER32  0x2c
260 #define PCI_IO_BASE_UPPER16     0x30    /* Upper half of I/O addresses */
261 #define PCI_IO_LIMIT_UPPER16    0x32
262 /* 0x34 same as for htype 0 */
263 /* 0x35-0x3b is reserved */
264 #define PCI_ROM_ADDRESS1        0x38    /* Same as PCI_ROM_ADDRESS, but for htype 1 */
265 /* 0x3c-0x3d are same as for htype 0 */
266 #define PCI_BRIDGE_CONTROL      0x3e
267 #define  PCI_BRIDGE_CTL_PARITY  0x01    /* Enable parity detection on secondary interface */
268 #define  PCI_BRIDGE_CTL_SERR    0x02    /* The same for SERR forwarding */
269 #define  PCI_BRIDGE_CTL_NO_ISA  0x04    /* Disable bridging of ISA ports */
270 #define  PCI_BRIDGE_CTL_VGA     0x08    /* Forward VGA addresses */
271 #define  PCI_BRIDGE_CTL_MASTER_ABORT 0x20  /* Report master aborts */
272 #define  PCI_BRIDGE_CTL_BUS_RESET 0x40  /* Secondary bus reset */
273 #define  PCI_BRIDGE_CTL_FAST_BACK 0x80  /* Fast Back2Back enabled on secondary interface */
274
275 /* Header type 2 (CardBus bridges) */
276 #define PCI_CB_CAPABILITY_LIST  0x14
277 /* 0x15 reserved */
278 #define PCI_CB_SEC_STATUS       0x16    /* Secondary status */
279 #define PCI_CB_PRIMARY_BUS      0x18    /* PCI bus number */
280 #define PCI_CB_CARD_BUS         0x19    /* CardBus bus number */
281 #define PCI_CB_SUBORDINATE_BUS  0x1a    /* Subordinate bus number */
282 #define PCI_CB_LATENCY_TIMER    0x1b    /* CardBus latency timer */
283 #define PCI_CB_MEMORY_BASE_0    0x1c
284 #define PCI_CB_MEMORY_LIMIT_0   0x20
285 #define PCI_CB_MEMORY_BASE_1    0x24
286 #define PCI_CB_MEMORY_LIMIT_1   0x28
287 #define PCI_CB_IO_BASE_0        0x2c
288 #define PCI_CB_IO_BASE_0_HI     0x2e
289 #define PCI_CB_IO_LIMIT_0       0x30
290 #define PCI_CB_IO_LIMIT_0_HI    0x32
291 #define PCI_CB_IO_BASE_1        0x34
292 #define PCI_CB_IO_BASE_1_HI     0x36
293 #define PCI_CB_IO_LIMIT_1       0x38
294 #define PCI_CB_IO_LIMIT_1_HI    0x3a
295 #define  PCI_CB_IO_RANGE_MASK   ~0x03
296 /* 0x3c-0x3d are same as for htype 0 */
297 #define PCI_CB_BRIDGE_CONTROL   0x3e
298 #define  PCI_CB_BRIDGE_CTL_PARITY       0x01    /* Similar to standard bridge control register */
299 #define  PCI_CB_BRIDGE_CTL_SERR         0x02
300 #define  PCI_CB_BRIDGE_CTL_ISA          0x04
301 #define  PCI_CB_BRIDGE_CTL_VGA          0x08
302 #define  PCI_CB_BRIDGE_CTL_MASTER_ABORT 0x20
303 #define  PCI_CB_BRIDGE_CTL_CB_RESET     0x40    /* CardBus reset */
304 #define  PCI_CB_BRIDGE_CTL_16BIT_INT    0x80    /* Enable interrupt for 16-bit cards */
305 #define  PCI_CB_BRIDGE_CTL_PREFETCH_MEM0 0x100  /* Prefetch enable for both memory regions */
306 #define  PCI_CB_BRIDGE_CTL_PREFETCH_MEM1 0x200
307 #define  PCI_CB_BRIDGE_CTL_POST_WRITES  0x400
308 #define PCI_CB_SUBSYSTEM_VENDOR_ID 0x40
309 #define PCI_CB_SUBSYSTEM_ID     0x42
310 #define PCI_CB_LEGACY_MODE_BASE 0x44    /* 16-bit PC Card legacy mode base address (ExCa) */
311 /* 0x48-0x7f reserved */
312
313 /* Capability lists */
314
315 #define PCI_CAP_LIST_ID         0       /* Capability ID */
316 #define  PCI_CAP_ID_PM          0x01    /* Power Management */
317 #define  PCI_CAP_ID_AGP         0x02    /* Accelerated Graphics Port */
318 #define  PCI_CAP_ID_VPD         0x03    /* Vital Product Data */
319 #define  PCI_CAP_ID_SLOTID      0x04    /* Slot Identification */
320 #define  PCI_CAP_ID_MSI         0x05    /* Message Signalled Interrupts */
321 #define  PCI_CAP_ID_CHSWP       0x06    /* CompactPCI HotSwap */
322 #define  PCI_CAP_ID_PCIX        0x07    /* PCI-X */
323 #define  PCI_CAP_ID_HT          0x08    /* HyperTransport */
324 #define  PCI_CAP_ID_VNDR        0x09    /* Vendor-Specific */
325 #define  PCI_CAP_ID_DBG         0x0A    /* Debug port */
326 #define  PCI_CAP_ID_CCRC        0x0B    /* CompactPCI Central Resource Control */
327 #define  PCI_CAP_ID_SHPC        0x0C    /* PCI Standard Hot-Plug Controller */
328 #define  PCI_CAP_ID_SSVID       0x0D    /* Bridge subsystem vendor/device ID */
329 #define  PCI_CAP_ID_AGP3        0x0E    /* AGP Target PCI-PCI bridge */
330 #define  PCI_CAP_ID_SECDEV      0x0F    /* Secure Device */
331 #define  PCI_CAP_ID_EXP         0x10    /* PCI Express */
332 #define  PCI_CAP_ID_MSIX        0x11    /* MSI-X */
333 #define  PCI_CAP_ID_SATA        0x12    /* SATA Data/Index Conf. */
334 #define  PCI_CAP_ID_AF          0x13    /* PCI Advanced Features */
335 #define  PCI_CAP_ID_EA          0x14    /* PCI Enhanced Allocation */
336 #define  PCI_CAP_ID_MAX         PCI_CAP_ID_EA
337 #define PCI_CAP_LIST_NEXT       1       /* Next capability in the list */
338 #define PCI_CAP_FLAGS           2       /* Capability defined flags (16 bits) */
339 #define PCI_CAP_SIZEOF          4
340
341 /* Power Management Registers */
342
343 #define  PCI_PM_CAP_VER_MASK    0x0007  /* Version */
344 #define  PCI_PM_CAP_PME_CLOCK   0x0008  /* PME clock required */
345 #define  PCI_PM_CAP_AUX_POWER   0x0010  /* Auxilliary power support */
346 #define  PCI_PM_CAP_DSI         0x0020  /* Device specific initialization */
347 #define  PCI_PM_CAP_D1          0x0200  /* D1 power state support */
348 #define  PCI_PM_CAP_D2          0x0400  /* D2 power state support */
349 #define  PCI_PM_CAP_PME         0x0800  /* PME pin supported */
350 #define PCI_PM_CTRL             4       /* PM control and status register */
351 #define  PCI_PM_CTRL_STATE_MASK 0x0003  /* Current power state (D0 to D3) */
352 #define  PCI_PM_CTRL_PME_ENABLE 0x0100  /* PME pin enable */
353 #define  PCI_PM_CTRL_DATA_SEL_MASK      0x1e00  /* Data select (??) */
354 #define  PCI_PM_CTRL_DATA_SCALE_MASK    0x6000  /* Data scale (??) */
355 #define  PCI_PM_CTRL_PME_STATUS 0x8000  /* PME pin status */
356 #define PCI_PM_PPB_EXTENSIONS   6       /* PPB support extensions (??) */
357 #define  PCI_PM_PPB_B2_B3       0x40    /* Stop clock when in D3hot (??) */
358 #define  PCI_PM_BPCC_ENABLE     0x80    /* Bus power/clock control enable (??) */
359 #define PCI_PM_DATA_REGISTER    7       /* (??) */
360 #define PCI_PM_SIZEOF           8
361
362 /* AGP registers */
363
364 #define PCI_AGP_VERSION         2       /* BCD version number */
365 #define PCI_AGP_RFU             3       /* Rest of capability flags */
366 #define PCI_AGP_STATUS          4       /* Status register */
367 #define  PCI_AGP_STATUS_RQ_MASK 0xff000000      /* Maximum number of requests - 1 */
368 #define  PCI_AGP_STATUS_SBA     0x0200  /* Sideband addressing supported */
369 #define  PCI_AGP_STATUS_64BIT   0x0020  /* 64-bit addressing supported */
370 #define  PCI_AGP_STATUS_FW      0x0010  /* FW transfers supported */
371 #define  PCI_AGP_STATUS_RATE4   0x0004  /* 4x transfer rate supported */
372 #define  PCI_AGP_STATUS_RATE2   0x0002  /* 2x transfer rate supported */
373 #define  PCI_AGP_STATUS_RATE1   0x0001  /* 1x transfer rate supported */
374 #define PCI_AGP_COMMAND         8       /* Control register */
375 #define  PCI_AGP_COMMAND_RQ_MASK 0xff000000  /* Master: Maximum number of requests */
376 #define  PCI_AGP_COMMAND_SBA    0x0200  /* Sideband addressing enabled */
377 #define  PCI_AGP_COMMAND_AGP    0x0100  /* Allow processing of AGP transactions */
378 #define  PCI_AGP_COMMAND_64BIT  0x0020  /* Allow processing of 64-bit addresses */
379 #define  PCI_AGP_COMMAND_FW     0x0010  /* Force FW transfers */
380 #define  PCI_AGP_COMMAND_RATE4  0x0004  /* Use 4x rate */
381 #define  PCI_AGP_COMMAND_RATE2  0x0002  /* Use 4x rate */
382 #define  PCI_AGP_COMMAND_RATE1  0x0001  /* Use 4x rate */
383 #define PCI_AGP_SIZEOF          12
384
385 /* PCI-X registers */
386
387 #define  PCI_X_CMD_DPERR_E      0x0001  /* Data Parity Error Recovery Enable */
388 #define  PCI_X_CMD_ERO          0x0002  /* Enable Relaxed Ordering */
389 #define  PCI_X_CMD_MAX_READ     0x0000  /* Max Memory Read Byte Count */
390 #define  PCI_X_CMD_MAX_SPLIT    0x0030  /* Max Outstanding Split Transactions */
391 #define  PCI_X_CMD_VERSION(x)   (((x) >> 12) & 3) /* Version */
392
393
394 /* Slot Identification */
395
396 #define PCI_SID_ESR             2       /* Expansion Slot Register */
397 #define  PCI_SID_ESR_NSLOTS     0x1f    /* Number of expansion slots available */
398 #define  PCI_SID_ESR_FIC        0x20    /* First In Chassis Flag */
399 #define PCI_SID_CHASSIS_NR      3       /* Chassis Number */
400
401 /* Message Signalled Interrupts registers */
402
403 #define PCI_MSI_FLAGS           2       /* Various flags */
404 #define  PCI_MSI_FLAGS_64BIT    0x80    /* 64-bit addresses allowed */
405 #define  PCI_MSI_FLAGS_QSIZE    0x70    /* Message queue size configured */
406 #define  PCI_MSI_FLAGS_QMASK    0x0e    /* Maximum queue size available */
407 #define  PCI_MSI_FLAGS_ENABLE   0x01    /* MSI feature enabled */
408 #define  PCI_MSI_FLAGS_MASKBIT  0x0100  /* Per-vector masking capable */
409 #define PCI_MSI_RFU             3       /* Rest of capability flags */
410 #define PCI_MSI_ADDRESS_LO      4       /* Lower 32 bits */
411 #define PCI_MSI_ADDRESS_HI      8       /* Upper 32 bits (if PCI_MSI_FLAGS_64BIT set) */
412 #define PCI_MSI_DATA_32         8       /* 16 bits of data for 32-bit devices */
413 #define PCI_MSI_DATA_64         12      /* 16 bits of data for 64-bit devices */
414
415 #define PCI_MAX_PCI_DEVICES     32
416 #define PCI_MAX_PCI_FUNCTIONS   8
417
418 #define PCI_FIND_CAP_TTL 0x48
419 #define CAP_START_POS 0x40
420
421 /* Extended Capabilities (PCI-X 2.0 and Express) */
422 #define PCI_EXT_CAP_ID(header)          (header & 0x0000ffff)
423 #define PCI_EXT_CAP_VER(header)         ((header >> 16) & 0xf)
424 #define PCI_EXT_CAP_NEXT(header)        ((header >> 20) & 0xffc)
425
426 #define PCI_EXT_CAP_ID_ERR      0x01    /* Advanced Error Reporting */
427 #define PCI_EXT_CAP_ID_VC       0x02    /* Virtual Channel Capability */
428 #define PCI_EXT_CAP_ID_DSN      0x03    /* Device Serial Number */
429 #define PCI_EXT_CAP_ID_PWR      0x04    /* Power Budgeting */
430 #define PCI_EXT_CAP_ID_RCLD     0x05    /* Root Complex Link Declaration */
431 #define PCI_EXT_CAP_ID_RCILC    0x06    /* Root Complex Internal Link Control */
432 #define PCI_EXT_CAP_ID_RCEC     0x07    /* Root Complex Event Collector */
433 #define PCI_EXT_CAP_ID_MFVC     0x08    /* Multi-Function VC Capability */
434 #define PCI_EXT_CAP_ID_VC9      0x09    /* same as _VC */
435 #define PCI_EXT_CAP_ID_RCRB     0x0A    /* Root Complex RB? */
436 #define PCI_EXT_CAP_ID_VNDR     0x0B    /* Vendor-Specific */
437 #define PCI_EXT_CAP_ID_CAC      0x0C    /* Config Access - obsolete */
438 #define PCI_EXT_CAP_ID_ACS      0x0D    /* Access Control Services */
439 #define PCI_EXT_CAP_ID_ARI      0x0E    /* Alternate Routing ID */
440 #define PCI_EXT_CAP_ID_ATS      0x0F    /* Address Translation Services */
441 #define PCI_EXT_CAP_ID_SRIOV    0x10    /* Single Root I/O Virtualization */
442 #define PCI_EXT_CAP_ID_MRIOV    0x11    /* Multi Root I/O Virtualization */
443 #define PCI_EXT_CAP_ID_MCAST    0x12    /* Multicast */
444 #define PCI_EXT_CAP_ID_PRI      0x13    /* Page Request Interface */
445 #define PCI_EXT_CAP_ID_AMD_XXX  0x14    /* Reserved for AMD */
446 #define PCI_EXT_CAP_ID_REBAR    0x15    /* Resizable BAR */
447 #define PCI_EXT_CAP_ID_DPA      0x16    /* Dynamic Power Allocation */
448 #define PCI_EXT_CAP_ID_TPH      0x17    /* TPH Requester */
449 #define PCI_EXT_CAP_ID_LTR      0x18    /* Latency Tolerance Reporting */
450 #define PCI_EXT_CAP_ID_SECPCI   0x19    /* Secondary PCIe Capability */
451 #define PCI_EXT_CAP_ID_PMUX     0x1A    /* Protocol Multiplexing */
452 #define PCI_EXT_CAP_ID_PASID    0x1B    /* Process Address Space ID */
453 #define PCI_EXT_CAP_ID_DPC      0x1D    /* Downstream Port Containment */
454 #define PCI_EXT_CAP_ID_L1SS     0x1E    /* L1 PM Substates */
455 #define PCI_EXT_CAP_ID_PTM      0x1F    /* Precision Time Measurement */
456 #define PCI_EXT_CAP_ID_MAX      PCI_EXT_CAP_ID_PTM
457
458 /* Include the ID list */
459
460 #include <pci_ids.h>
461
462 #ifndef __ASSEMBLY__
463
464 #ifdef CONFIG_SYS_PCI_64BIT
465 typedef u64 pci_addr_t;
466 typedef u64 pci_size_t;
467 #else
468 typedef u32 pci_addr_t;
469 typedef u32 pci_size_t;
470 #endif
471
472 struct pci_region {
473         pci_addr_t bus_start;   /* Start on the bus */
474         phys_addr_t phys_start; /* Start in physical address space */
475         pci_size_t size;        /* Size */
476         unsigned long flags;    /* Resource flags */
477
478         pci_addr_t bus_lower;
479 };
480
481 #define PCI_REGION_MEM          0x00000000      /* PCI memory space */
482 #define PCI_REGION_IO           0x00000001      /* PCI IO space */
483 #define PCI_REGION_TYPE         0x00000001
484 #define PCI_REGION_PREFETCH     0x00000008      /* prefetchable PCI memory */
485
486 #define PCI_REGION_SYS_MEMORY   0x00000100      /* System memory */
487 #define PCI_REGION_RO           0x00000200      /* Read-only memory */
488
489 static inline void pci_set_region(struct pci_region *reg,
490                                       pci_addr_t bus_start,
491                                       phys_addr_t phys_start,
492                                       pci_size_t size,
493                                       unsigned long flags) {
494         reg->bus_start  = bus_start;
495         reg->phys_start = phys_start;
496         reg->size       = size;
497         reg->flags      = flags;
498 }
499
500 typedef int pci_dev_t;
501
502 #define PCI_BUS(d)              (((d) >> 16) & 0xff)
503
504 /*
505  * Please note the difference in DEVFN usage in U-Boot vs Linux. U-Boot
506  * uses DEVFN in bits 15-8 but Linux instead expects DEVFN in bits 7-0.
507  * Please see the Linux header include/uapi/linux/pci.h for more details.
508  * This is relevant for the following macros:
509  * PCI_DEV, PCI_FUNC, PCI_DEVFN
510  * The U-Boot macro PCI_DEV is equivalent to the Linux PCI_SLOT version with
511  * the remark from above (input d in bits 15-8 instead of 7-0.
512  */
513 #define PCI_DEV(d)              (((d) >> 11) & 0x1f)
514 #define PCI_FUNC(d)             (((d) >> 8) & 0x7)
515 #define PCI_DEVFN(d, f)         ((d) << 11 | (f) << 8)
516
517 #define PCI_MASK_BUS(bdf)       ((bdf) & 0xffff)
518 #define PCI_ADD_BUS(bus, devfn) (((bus) << 16) | (devfn))
519 #define PCI_BDF(b, d, f)        ((b) << 16 | PCI_DEVFN(d, f))
520 #define PCI_VENDEV(v, d)        (((v) << 16) | (d))
521 #define PCI_ANY_ID              (~0)
522
523 struct pci_device_id {
524         unsigned int vendor, device;    /* Vendor and device ID or PCI_ANY_ID */
525         unsigned int subvendor, subdevice; /* Subsystem ID's or PCI_ANY_ID */
526         unsigned int class, class_mask; /* (class,subclass,prog-if) triplet */
527         unsigned long driver_data;      /* Data private to the driver */
528 };
529
530 struct pci_controller;
531
532 struct pci_config_table {
533         unsigned int vendor, device;            /* Vendor and device ID or PCI_ANY_ID */
534         unsigned int class;                     /* Class ID, or  PCI_ANY_ID */
535         unsigned int bus;                       /* Bus number, or PCI_ANY_ID */
536         unsigned int dev;                       /* Device number, or PCI_ANY_ID */
537         unsigned int func;                      /* Function number, or PCI_ANY_ID */
538
539         void (*config_device)(struct pci_controller* hose, pci_dev_t dev,
540                               struct pci_config_table *);
541         unsigned long priv[3];
542 };
543
544 extern void pci_cfgfunc_do_nothing(struct pci_controller* hose, pci_dev_t dev,
545                                    struct pci_config_table *);
546 extern void pci_cfgfunc_config_device(struct pci_controller* hose, pci_dev_t dev,
547                                       struct pci_config_table *);
548
549 #ifdef CONFIG_NR_DRAM_BANKS
550 #define MAX_PCI_REGIONS (CONFIG_NR_DRAM_BANKS + 7)
551 #else
552 #define MAX_PCI_REGIONS 7
553 #endif
554
555 #define INDIRECT_TYPE_NO_PCIE_LINK      1
556
557 /*
558  * Structure of a PCI controller (host bridge)
559  *
560  * With driver model this is dev_get_uclass_priv(bus)
561  */
562 struct pci_controller {
563 #ifdef CONFIG_DM_PCI
564         struct udevice *bus;
565         struct udevice *ctlr;
566 #else
567         struct pci_controller *next;
568 #endif
569
570         int first_busno;
571         int last_busno;
572
573         volatile unsigned int *cfg_addr;
574         volatile unsigned char *cfg_data;
575
576         int indirect_type;
577
578         /*
579          * TODO(sjg@chromium.org): With driver model we use struct
580          * pci_controller for both the controller and any bridge devices
581          * attached to it. But there is only one region list and it is in the
582          * top-level controller.
583          *
584          * This could be changed so that struct pci_controller is only used
585          * for PCI controllers and a separate UCLASS (or perhaps
586          * UCLASS_PCI_GENERIC) is used for bridges.
587          */
588         struct pci_region regions[MAX_PCI_REGIONS];
589         int region_count;
590
591         struct pci_config_table *config_table;
592
593         void (*fixup_irq)(struct pci_controller *, pci_dev_t);
594 #ifndef CONFIG_DM_PCI
595         /* Low-level architecture-dependent routines */
596         int (*read_byte)(struct pci_controller*, pci_dev_t, int where, u8 *);
597         int (*read_word)(struct pci_controller*, pci_dev_t, int where, u16 *);
598         int (*read_dword)(struct pci_controller*, pci_dev_t, int where, u32 *);
599         int (*write_byte)(struct pci_controller*, pci_dev_t, int where, u8);
600         int (*write_word)(struct pci_controller*, pci_dev_t, int where, u16);
601         int (*write_dword)(struct pci_controller*, pci_dev_t, int where, u32);
602 #endif
603
604         /* Used by auto config */
605         struct pci_region *pci_mem, *pci_io, *pci_prefetch;
606
607 #ifndef CONFIG_DM_PCI
608         int current_busno;
609
610         void *priv_data;
611 #endif
612 };
613
614 #ifndef CONFIG_DM_PCI
615 static inline void pci_set_ops(struct pci_controller *hose,
616                                    int (*read_byte)(struct pci_controller*,
617                                                     pci_dev_t, int where, u8 *),
618                                    int (*read_word)(struct pci_controller*,
619                                                     pci_dev_t, int where, u16 *),
620                                    int (*read_dword)(struct pci_controller*,
621                                                      pci_dev_t, int where, u32 *),
622                                    int (*write_byte)(struct pci_controller*,
623                                                      pci_dev_t, int where, u8),
624                                    int (*write_word)(struct pci_controller*,
625                                                      pci_dev_t, int where, u16),
626                                    int (*write_dword)(struct pci_controller*,
627                                                       pci_dev_t, int where, u32)) {
628         hose->read_byte   = read_byte;
629         hose->read_word   = read_word;
630         hose->read_dword  = read_dword;
631         hose->write_byte  = write_byte;
632         hose->write_word  = write_word;
633         hose->write_dword = write_dword;
634 }
635 #endif
636
637 #ifdef CONFIG_PCI_INDIRECT_BRIDGE
638 extern void pci_setup_indirect(struct pci_controller* hose, u32 cfg_addr, u32 cfg_data);
639 #endif
640
641 #if !defined(CONFIG_DM_PCI) || defined(CONFIG_DM_PCI_COMPAT)
642 extern phys_addr_t pci_hose_bus_to_phys(struct pci_controller* hose,
643                                         pci_addr_t addr, unsigned long flags);
644 extern pci_addr_t pci_hose_phys_to_bus(struct pci_controller* hose,
645                                         phys_addr_t addr, unsigned long flags);
646
647 #define pci_phys_to_bus(dev, addr, flags) \
648         pci_hose_phys_to_bus(pci_bus_to_hose(PCI_BUS(dev)), (addr), (flags))
649 #define pci_bus_to_phys(dev, addr, flags) \
650         pci_hose_bus_to_phys(pci_bus_to_hose(PCI_BUS(dev)), (addr), (flags))
651
652 #define pci_virt_to_bus(dev, addr, flags) \
653         pci_hose_phys_to_bus(pci_bus_to_hose(PCI_BUS(dev)), \
654                              (virt_to_phys(addr)), (flags))
655 #define pci_bus_to_virt(dev, addr, flags, len, map_flags) \
656         map_physmem(pci_hose_bus_to_phys(pci_bus_to_hose(PCI_BUS(dev)), \
657                                          (addr), (flags)), \
658                     (len), (map_flags))
659
660 #define pci_phys_to_mem(dev, addr) \
661         pci_phys_to_bus((dev), (addr), PCI_REGION_MEM)
662 #define pci_mem_to_phys(dev, addr) \
663         pci_bus_to_phys((dev), (addr), PCI_REGION_MEM)
664 #define pci_phys_to_io(dev, addr)  pci_phys_to_bus((dev), (addr), PCI_REGION_IO)
665 #define pci_io_to_phys(dev, addr)  pci_bus_to_phys((dev), (addr), PCI_REGION_IO)
666
667 #define pci_virt_to_mem(dev, addr) \
668         pci_virt_to_bus((dev), (addr), PCI_REGION_MEM)
669 #define pci_mem_to_virt(dev, addr, len, map_flags) \
670         pci_bus_to_virt((dev), (addr), PCI_REGION_MEM, (len), (map_flags))
671 #define pci_virt_to_io(dev, addr) \
672         pci_virt_to_bus((dev), (addr), PCI_REGION_IO)
673 #define pci_io_to_virt(dev, addr, len, map_flags) \
674         pci_bus_to_virt((dev), (addr), PCI_REGION_IO, (len), (map_flags))
675
676 /* For driver model these are defined in macros in pci_compat.c */
677 extern int pci_hose_read_config_byte(struct pci_controller *hose,
678                                      pci_dev_t dev, int where, u8 *val);
679 extern int pci_hose_read_config_word(struct pci_controller *hose,
680                                      pci_dev_t dev, int where, u16 *val);
681 extern int pci_hose_read_config_dword(struct pci_controller *hose,
682                                       pci_dev_t dev, int where, u32 *val);
683 extern int pci_hose_write_config_byte(struct pci_controller *hose,
684                                       pci_dev_t dev, int where, u8 val);
685 extern int pci_hose_write_config_word(struct pci_controller *hose,
686                                       pci_dev_t dev, int where, u16 val);
687 extern int pci_hose_write_config_dword(struct pci_controller *hose,
688                                        pci_dev_t dev, int where, u32 val);
689 #endif
690
691 #ifndef CONFIG_DM_PCI
692 extern int pci_read_config_byte(pci_dev_t dev, int where, u8 *val);
693 extern int pci_read_config_word(pci_dev_t dev, int where, u16 *val);
694 extern int pci_read_config_dword(pci_dev_t dev, int where, u32 *val);
695 extern int pci_write_config_byte(pci_dev_t dev, int where, u8 val);
696 extern int pci_write_config_word(pci_dev_t dev, int where, u16 val);
697 extern int pci_write_config_dword(pci_dev_t dev, int where, u32 val);
698 #endif
699
700 void pciauto_region_init(struct pci_region *res);
701 void pciauto_region_align(struct pci_region *res, pci_size_t size);
702 void pciauto_config_init(struct pci_controller *hose);
703
704 /**
705  * pciauto_region_allocate() - Allocate resources from a PCI resource region
706  *
707  * Allocates @size bytes from the PCI resource @res. If @supports_64bit is
708  * false, the result will be guaranteed to fit in 32 bits.
709  *
710  * @res:                PCI region to allocate from
711  * @size:               Amount of bytes to allocate
712  * @bar:                Returns the PCI bus address of the allocated resource
713  * @supports_64bit:     Whether to allow allocations above the 32-bit boundary
714  * @return 0 if successful, -1 on failure
715  */
716 int pciauto_region_allocate(struct pci_region *res, pci_size_t size,
717                             pci_addr_t *bar, bool supports_64bit);
718
719 #if !defined(CONFIG_DM_PCI) || defined(CONFIG_DM_PCI_COMPAT)
720 extern int pci_hose_read_config_byte_via_dword(struct pci_controller *hose,
721                                                pci_dev_t dev, int where, u8 *val);
722 extern int pci_hose_read_config_word_via_dword(struct pci_controller *hose,
723                                                pci_dev_t dev, int where, u16 *val);
724 extern int pci_hose_write_config_byte_via_dword(struct pci_controller *hose,
725                                                 pci_dev_t dev, int where, u8 val);
726 extern int pci_hose_write_config_word_via_dword(struct pci_controller *hose,
727                                                 pci_dev_t dev, int where, u16 val);
728
729 extern void *pci_map_bar(pci_dev_t pdev, int bar, int flags);
730 extern void pci_register_hose(struct pci_controller* hose);
731 extern struct pci_controller* pci_bus_to_hose(int bus);
732 extern struct pci_controller *find_hose_by_cfg_addr(void *cfg_addr);
733 extern struct pci_controller *pci_get_hose_head(void);
734
735 extern int pci_skip_dev(struct pci_controller *hose, pci_dev_t dev);
736 extern int pci_hose_scan(struct pci_controller *hose);
737 extern int pci_hose_scan_bus(struct pci_controller *hose, int bus);
738
739 extern void pciauto_setup_device(struct pci_controller *hose,
740                                  pci_dev_t dev, int bars_num,
741                                  struct pci_region *mem,
742                                  struct pci_region *prefetch,
743                                  struct pci_region *io);
744 extern void pciauto_prescan_setup_bridge(struct pci_controller *hose,
745                                  pci_dev_t dev, int sub_bus);
746 extern void pciauto_postscan_setup_bridge(struct pci_controller *hose,
747                                  pci_dev_t dev, int sub_bus);
748 extern int pciauto_config_device(struct pci_controller *hose, pci_dev_t dev);
749
750 extern pci_dev_t pci_find_device (unsigned int vendor, unsigned int device, int index);
751 extern pci_dev_t pci_find_devices (struct pci_device_id *ids, int index);
752 pci_dev_t pci_find_class(unsigned int find_class, int index);
753
754 extern int pci_hose_find_capability(struct pci_controller *hose, pci_dev_t dev,
755                                     int cap);
756 extern int pci_hose_find_cap_start(struct pci_controller *hose, pci_dev_t dev,
757                                    u8 hdr_type);
758 extern int pci_find_cap(struct pci_controller *hose, pci_dev_t dev, int pos,
759                         int cap);
760
761 int pci_find_next_ext_capability(struct pci_controller *hose,
762                                  pci_dev_t dev, int start, int cap);
763 int pci_hose_find_ext_capability(struct pci_controller *hose,
764                                  pci_dev_t dev, int cap);
765
766 #ifdef CONFIG_PCI_FIXUP_DEV
767 extern void board_pci_fixup_dev(struct pci_controller *hose, pci_dev_t dev,
768                                 unsigned short vendor,
769                                 unsigned short device,
770                                 unsigned short class);
771 #endif
772 #endif /* !defined(CONFIG_DM_PCI) || defined(CONFIG_DM_PCI_COMPAT) */
773
774 const char * pci_class_str(u8 class);
775 int pci_last_busno(void);
776
777 #ifdef CONFIG_MPC85xx
778 extern void pci_mpc85xx_init (struct pci_controller *hose);
779 #endif
780
781 #ifdef CONFIG_PCIE_IMX
782 extern void imx_pcie_remove(void);
783 #endif
784
785 #if !defined(CONFIG_DM_PCI) || defined(CONFIG_DM_PCI_COMPAT)
786 /**
787  * pci_write_bar32() - Write the address of a BAR including control bits
788  *
789  * This writes a raw address (with control bits) to a bar. This can be used
790  * with devices which require hard-coded addresses, not part of the normal
791  * PCI enumeration process.
792  *
793  * @hose:       PCI hose to use
794  * @dev:        PCI device to update
795  * @barnum:     BAR number (0-5)
796  * @addr:       BAR address with control bits
797  */
798 void pci_write_bar32(struct pci_controller *hose, pci_dev_t dev, int barnum,
799                      u32 addr);
800
801 /**
802  * pci_read_bar32() - read the address of a bar
803  *
804  * @hose:       PCI hose to use
805  * @dev:        PCI device to inspect
806  * @barnum:     BAR number (0-5)
807  * @return address of the bar, masking out any control bits
808  * */
809 u32 pci_read_bar32(struct pci_controller *hose, pci_dev_t dev, int barnum);
810
811 /**
812  * pci_hose_find_devices() - Find devices by vendor/device ID
813  *
814  * @hose:       PCI hose to search
815  * @busnum:     Bus number to search
816  * @ids:        PCI vendor/device IDs to look for, terminated by 0, 0 record
817  * @indexp:     Pointer to device index to find. To find the first matching
818  *              device, pass 0; to find the second, pass 1, etc. This
819  *              parameter is decremented for each non-matching device so
820  *              can be called repeatedly.
821  */
822 pci_dev_t pci_hose_find_devices(struct pci_controller *hose, int busnum,
823                                 struct pci_device_id *ids, int *indexp);
824 #endif /* !CONFIG_DM_PCI || CONFIG_DM_PCI_COMPAT */
825
826 /* Access sizes for PCI reads and writes */
827 enum pci_size_t {
828         PCI_SIZE_8,
829         PCI_SIZE_16,
830         PCI_SIZE_32,
831 };
832
833 struct udevice;
834
835 #ifdef CONFIG_DM_PCI
836 /**
837  * struct pci_child_platdata - information stored about each PCI device
838  *
839  * Every device on a PCI bus has this per-child data.
840  *
841  * It can be accessed using dev_get_parent_platdata(dev) if dev->parent is a
842  * PCI bus (i.e. UCLASS_PCI)
843  *
844  * @devfn:      Encoded device and function index - see PCI_DEVFN()
845  * @vendor:     PCI vendor ID (see pci_ids.h)
846  * @device:     PCI device ID (see pci_ids.h)
847  * @class:      PCI class, 3 bytes: (base, sub, prog-if)
848  */
849 struct pci_child_platdata {
850         int devfn;
851         unsigned short vendor;
852         unsigned short device;
853         unsigned int class;
854 };
855
856 /* PCI bus operations */
857 struct dm_pci_ops {
858         /**
859          * read_config() - Read a PCI configuration value
860          *
861          * PCI buses must support reading and writing configuration values
862          * so that the bus can be scanned and its devices configured.
863          *
864          * Normally PCI_BUS(@bdf) is the same as @bus->seq, but not always.
865          * If bridges exist it is possible to use the top-level bus to
866          * access a sub-bus. In that case @bus will be the top-level bus
867          * and PCI_BUS(bdf) will be a different (higher) value
868          *
869          * @bus:        Bus to read from
870          * @bdf:        Bus, device and function to read
871          * @offset:     Byte offset within the device's configuration space
872          * @valuep:     Place to put the returned value
873          * @size:       Access size
874          * @return 0 if OK, -ve on error
875          */
876         int (*read_config)(struct udevice *bus, pci_dev_t bdf, uint offset,
877                            ulong *valuep, enum pci_size_t size);
878         /**
879          * write_config() - Write a PCI configuration value
880          *
881          * @bus:        Bus to write to
882          * @bdf:        Bus, device and function to write
883          * @offset:     Byte offset within the device's configuration space
884          * @value:      Value to write
885          * @size:       Access size
886          * @return 0 if OK, -ve on error
887          */
888         int (*write_config)(struct udevice *bus, pci_dev_t bdf, uint offset,
889                             ulong value, enum pci_size_t size);
890 };
891
892 /* Get access to a PCI bus' operations */
893 #define pci_get_ops(dev)        ((struct dm_pci_ops *)(dev)->driver->ops)
894
895 /**
896  * dm_pci_get_bdf() - Get the BDF value for a device
897  *
898  * @dev:        Device to check
899  * @return bus/device/function value (see PCI_BDF())
900  */
901 pci_dev_t dm_pci_get_bdf(struct udevice *dev);
902
903 /**
904  * pci_bind_bus_devices() - scan a PCI bus and bind devices
905  *
906  * Scan a PCI bus looking for devices. Bind each one that is found. If
907  * devices are already bound that match the scanned devices, just update the
908  * child data so that the device can be used correctly (this happens when
909  * the device tree describes devices we expect to see on the bus).
910  *
911  * Devices that are bound in this way will use a generic PCI driver which
912  * does nothing. The device can still be accessed but will not provide any
913  * driver interface.
914  *
915  * @bus:        Bus containing devices to bind
916  * @return 0 if OK, -ve on error
917  */
918 int pci_bind_bus_devices(struct udevice *bus);
919
920 /**
921  * pci_auto_config_devices() - configure bus devices ready for use
922  *
923  * This works through all devices on a bus by scanning the driver model
924  * data structures (normally these have been set up by pci_bind_bus_devices()
925  * earlier).
926  *
927  * Space is allocated for each PCI base address register (BAR) so that the
928  * devices are mapped into memory and I/O space ready for use.
929  *
930  * @bus:        Bus containing devices to bind
931  * @return 0 if OK, -ve on error
932  */
933 int pci_auto_config_devices(struct udevice *bus);
934
935 /**
936  * dm_pci_bus_find_bdf() - Find a device given its PCI bus address
937  *
938  * @bdf:        PCI device address: bus, device and function -see PCI_BDF()
939  * @devp:       Returns the device for this address, if found
940  * @return 0 if OK, -ENODEV if not found
941  */
942 int dm_pci_bus_find_bdf(pci_dev_t bdf, struct udevice **devp);
943
944 /**
945  * pci_bus_find_devfn() - Find a device on a bus
946  *
947  * @find_devfn:         PCI device address (device and function only)
948  * @devp:       Returns the device for this address, if found
949  * @return 0 if OK, -ENODEV if not found
950  */
951 int pci_bus_find_devfn(struct udevice *bus, pci_dev_t find_devfn,
952                        struct udevice **devp);
953
954 /**
955  * pci_find_first_device() - return the first available PCI device
956  *
957  * This function and pci_find_first_device() allow iteration through all
958  * available PCI devices on all buses. Assuming there are any, this will
959  * return the first one.
960  *
961  * @devp:       Set to the first available device, or NULL if no more are left
962  *              or we got an error
963  * @return 0 if all is OK, -ve on error (e.g. a bus/bridge failed to probe)
964  */
965 int pci_find_first_device(struct udevice **devp);
966
967 /**
968  * pci_find_next_device() - return the next available PCI device
969  *
970  * Finds the next available PCI device after the one supplied, or sets @devp
971  * to NULL if there are no more.
972  *
973  * @devp:       On entry, the last device returned. Set to the next available
974  *              device, or NULL if no more are left or we got an error
975  * @return 0 if all is OK, -ve on error (e.g. a bus/bridge failed to probe)
976  */
977 int pci_find_next_device(struct udevice **devp);
978
979 /**
980  * pci_get_ff() - Returns a mask for the given access size
981  *
982  * @size:       Access size
983  * @return 0xff for PCI_SIZE_8, 0xffff for PCI_SIZE_16, 0xffffffff for
984  * PCI_SIZE_32
985  */
986 int pci_get_ff(enum pci_size_t size);
987
988 /**
989  * pci_bus_find_devices () - Find devices on a bus
990  *
991  * @bus:        Bus to search
992  * @ids:        PCI vendor/device IDs to look for, terminated by 0, 0 record
993  * @indexp:     Pointer to device index to find. To find the first matching
994  *              device, pass 0; to find the second, pass 1, etc. This
995  *              parameter is decremented for each non-matching device so
996  *              can be called repeatedly.
997  * @devp:       Returns matching device if found
998  * @return 0 if found, -ENODEV if not
999  */
1000 int pci_bus_find_devices(struct udevice *bus, struct pci_device_id *ids,
1001                          int *indexp, struct udevice **devp);
1002
1003 /**
1004  * pci_find_device_id() - Find a device on any bus
1005  *
1006  * @ids:        PCI vendor/device IDs to look for, terminated by 0, 0 record
1007  * @index:      Index number of device to find, 0 for the first match, 1 for
1008  *              the second, etc.
1009  * @devp:       Returns matching device if found
1010  * @return 0 if found, -ENODEV if not
1011  */
1012 int pci_find_device_id(struct pci_device_id *ids, int index,
1013                        struct udevice **devp);
1014
1015 /**
1016  * dm_pci_hose_probe_bus() - probe a subordinate bus, scanning it for devices
1017  *
1018  * This probes the given bus which causes it to be scanned for devices. The
1019  * devices will be bound but not probed.
1020  *
1021  * @hose specifies the PCI hose that will be used for the scan. This is
1022  * always a top-level bus with uclass UCLASS_PCI. The bus to scan is
1023  * in @bdf, and is a subordinate bus reachable from @hose.
1024  *
1025  * @hose:       PCI hose to scan
1026  * @bdf:        PCI bus address to scan (PCI_BUS(bdf) is the bus number)
1027  * @return 0 if OK, -ve on error
1028  */
1029 int dm_pci_hose_probe_bus(struct udevice *bus);
1030
1031 /**
1032  * pci_bus_read_config() - Read a configuration value from a device
1033  *
1034  * TODO(sjg@chromium.org): We should be able to pass just a device and have
1035  * it do the right thing. It would be good to have that function also.
1036  *
1037  * @bus:        Bus to read from
1038  * @bdf:        PCI device address: bus, device and function -see PCI_BDF()
1039  * @offset:     Register offset to read
1040  * @valuep:     Place to put the returned value
1041  * @size:       Access size
1042  * @return 0 if OK, -ve on error
1043  */
1044 int pci_bus_read_config(struct udevice *bus, pci_dev_t bdf, int offset,
1045                         unsigned long *valuep, enum pci_size_t size);
1046
1047 /**
1048  * pci_bus_write_config() - Write a configuration value to a device
1049  *
1050  * @bus:        Bus to write from
1051  * @bdf:        PCI device address: bus, device and function -see PCI_BDF()
1052  * @offset:     Register offset to write
1053  * @value:      Value to write
1054  * @size:       Access size
1055  * @return 0 if OK, -ve on error
1056  */
1057 int pci_bus_write_config(struct udevice *bus, pci_dev_t bdf, int offset,
1058                          unsigned long value, enum pci_size_t size);
1059
1060 /**
1061  * pci_bus_clrset_config32() - Update a configuration value for a device
1062  *
1063  * The register at @offset is updated to (oldvalue & ~clr) | set.
1064  *
1065  * @bus:        Bus to access
1066  * @bdf:        PCI device address: bus, device and function -see PCI_BDF()
1067  * @offset:     Register offset to update
1068  * @clr:        Bits to clear
1069  * @set:        Bits to set
1070  * @return 0 if OK, -ve on error
1071  */
1072 int pci_bus_clrset_config32(struct udevice *bus, pci_dev_t bdf, int offset,
1073                             u32 clr, u32 set);
1074
1075 /**
1076  * Driver model PCI config access functions. Use these in preference to others
1077  * when you have a valid device
1078  */
1079 int dm_pci_read_config(struct udevice *dev, int offset, unsigned long *valuep,
1080                        enum pci_size_t size);
1081
1082 int dm_pci_read_config8(struct udevice *dev, int offset, u8 *valuep);
1083 int dm_pci_read_config16(struct udevice *dev, int offset, u16 *valuep);
1084 int dm_pci_read_config32(struct udevice *dev, int offset, u32 *valuep);
1085
1086 int dm_pci_write_config(struct udevice *dev, int offset, unsigned long value,
1087                         enum pci_size_t size);
1088
1089 int dm_pci_write_config8(struct udevice *dev, int offset, u8 value);
1090 int dm_pci_write_config16(struct udevice *dev, int offset, u16 value);
1091 int dm_pci_write_config32(struct udevice *dev, int offset, u32 value);
1092
1093 /**
1094  * These permit convenient read/modify/write on PCI configuration. The
1095  * register is updated to (oldvalue & ~clr) | set.
1096  */
1097 int dm_pci_clrset_config8(struct udevice *dev, int offset, u32 clr, u32 set);
1098 int dm_pci_clrset_config16(struct udevice *dev, int offset, u32 clr, u32 set);
1099 int dm_pci_clrset_config32(struct udevice *dev, int offset, u32 clr, u32 set);
1100
1101 /*
1102  * The following functions provide access to the above without needing the
1103  * size parameter. We are trying to encourage the use of the 8/16/32-style
1104  * functions, rather than byte/word/dword. But both are supported.
1105  */
1106 int pci_write_config32(pci_dev_t pcidev, int offset, u32 value);
1107 int pci_write_config16(pci_dev_t pcidev, int offset, u16 value);
1108 int pci_write_config8(pci_dev_t pcidev, int offset, u8 value);
1109 int pci_read_config32(pci_dev_t pcidev, int offset, u32 *valuep);
1110 int pci_read_config16(pci_dev_t pcidev, int offset, u16 *valuep);
1111 int pci_read_config8(pci_dev_t pcidev, int offset, u8 *valuep);
1112
1113 /**
1114  * pci_generic_mmap_write_config() - Generic helper for writing to
1115  * memory-mapped PCI configuration space.
1116  * @bus: Pointer to the PCI bus
1117  * @addr_f: Callback for calculating the config space address
1118  * @bdf: Identifies the PCI device to access
1119  * @offset: The offset into the device's configuration space
1120  * @value: The value to write
1121  * @size: Indicates the size of access to perform
1122  *
1123  * Write the value @value of size @size from offset @offset within the
1124  * configuration space of the device identified by the bus, device & function
1125  * numbers in @bdf on the PCI bus @bus. The callback function @addr_f is
1126  * responsible for calculating the CPU address of the respective configuration
1127  * space offset.
1128  *
1129  * Return: 0 on success, else -EINVAL
1130  */
1131 int pci_generic_mmap_write_config(
1132         struct udevice *bus,
1133         int (*addr_f)(struct udevice *bus, pci_dev_t bdf, uint offset, void **addrp),
1134         pci_dev_t bdf,
1135         uint offset,
1136         ulong value,
1137         enum pci_size_t size);
1138
1139 /**
1140  * pci_generic_mmap_read_config() - Generic helper for reading from
1141  * memory-mapped PCI configuration space.
1142  * @bus: Pointer to the PCI bus
1143  * @addr_f: Callback for calculating the config space address
1144  * @bdf: Identifies the PCI device to access
1145  * @offset: The offset into the device's configuration space
1146  * @valuep: A pointer at which to store the read value
1147  * @size: Indicates the size of access to perform
1148  *
1149  * Read a value of size @size from offset @offset within the configuration
1150  * space of the device identified by the bus, device & function numbers in @bdf
1151  * on the PCI bus @bus. The callback function @addr_f is responsible for
1152  * calculating the CPU address of the respective configuration space offset.
1153  *
1154  * Return: 0 on success, else -EINVAL
1155  */
1156 int pci_generic_mmap_read_config(
1157         struct udevice *bus,
1158         int (*addr_f)(struct udevice *bus, pci_dev_t bdf, uint offset, void **addrp),
1159         pci_dev_t bdf,
1160         uint offset,
1161         ulong *valuep,
1162         enum pci_size_t size);
1163
1164 #ifdef CONFIG_DM_PCI_COMPAT
1165 /* Compatibility with old naming */
1166 static inline int pci_write_config_dword(pci_dev_t pcidev, int offset,
1167                                          u32 value)
1168 {
1169         return pci_write_config32(pcidev, offset, value);
1170 }
1171
1172 /* Compatibility with old naming */
1173 static inline int pci_write_config_word(pci_dev_t pcidev, int offset,
1174                                         u16 value)
1175 {
1176         return pci_write_config16(pcidev, offset, value);
1177 }
1178
1179 /* Compatibility with old naming */
1180 static inline int pci_write_config_byte(pci_dev_t pcidev, int offset,
1181                                         u8 value)
1182 {
1183         return pci_write_config8(pcidev, offset, value);
1184 }
1185
1186 /* Compatibility with old naming */
1187 static inline int pci_read_config_dword(pci_dev_t pcidev, int offset,
1188                                         u32 *valuep)
1189 {
1190         return pci_read_config32(pcidev, offset, valuep);
1191 }
1192
1193 /* Compatibility with old naming */
1194 static inline int pci_read_config_word(pci_dev_t pcidev, int offset,
1195                                        u16 *valuep)
1196 {
1197         return pci_read_config16(pcidev, offset, valuep);
1198 }
1199
1200 /* Compatibility with old naming */
1201 static inline int pci_read_config_byte(pci_dev_t pcidev, int offset,
1202                                        u8 *valuep)
1203 {
1204         return pci_read_config8(pcidev, offset, valuep);
1205 }
1206 #endif /* CONFIG_DM_PCI_COMPAT */
1207
1208 /**
1209  * dm_pciauto_config_device() - configure a device ready for use
1210  *
1211  * Space is allocated for each PCI base address register (BAR) so that the
1212  * devices are mapped into memory and I/O space ready for use.
1213  *
1214  * @dev:        Device to configure
1215  * @return 0 if OK, -ve on error
1216  */
1217 int dm_pciauto_config_device(struct udevice *dev);
1218
1219 /**
1220  * pci_conv_32_to_size() - convert a 32-bit read value to the given size
1221  *
1222  * Some PCI buses must always perform 32-bit reads. The data must then be
1223  * shifted and masked to reflect the required access size and offset. This
1224  * function performs this transformation.
1225  *
1226  * @value:      Value to transform (32-bit value read from @offset & ~3)
1227  * @offset:     Register offset that was read
1228  * @size:       Required size of the result
1229  * @return the value that would have been obtained if the read had been
1230  * performed at the given offset with the correct size
1231  */
1232 ulong pci_conv_32_to_size(ulong value, uint offset, enum pci_size_t size);
1233
1234 /**
1235  * pci_conv_size_to_32() - update a 32-bit value to prepare for a write
1236  *
1237  * Some PCI buses must always perform 32-bit writes. To emulate a smaller
1238  * write the old 32-bit data must be read, updated with the required new data
1239  * and written back as a 32-bit value. This function performs the
1240  * transformation from the old value to the new value.
1241  *
1242  * @value:      Value to transform (32-bit value read from @offset & ~3)
1243  * @offset:     Register offset that should be written
1244  * @size:       Required size of the write
1245  * @return the value that should be written as a 32-bit access to @offset & ~3.
1246  */
1247 ulong pci_conv_size_to_32(ulong old, ulong value, uint offset,
1248                           enum pci_size_t size);
1249
1250 /**
1251  * pci_get_controller() - obtain the controller to use for a bus
1252  *
1253  * @dev:        Device to check
1254  * @return pointer to the controller device for this bus
1255  */
1256 struct udevice *pci_get_controller(struct udevice *dev);
1257
1258 /**
1259  * pci_get_regions() - obtain pointers to all the region types
1260  *
1261  * @dev:        Device to check
1262  * @iop:        Returns a pointer to the I/O region, or NULL if none
1263  * @memp:       Returns a pointer to the memory region, or NULL if none
1264  * @prefp:      Returns a pointer to the pre-fetch region, or NULL if none
1265  * @return the number of non-NULL regions returned, normally 3
1266  */
1267 int pci_get_regions(struct udevice *dev, struct pci_region **iop,
1268                     struct pci_region **memp, struct pci_region **prefp);
1269
1270 /**
1271  * dm_pci_write_bar32() - Write the address of a BAR
1272  *
1273  * This writes a raw address to a bar
1274  *
1275  * @dev:        PCI device to update
1276  * @barnum:     BAR number (0-5)
1277  * @addr:       BAR address
1278  */
1279 void dm_pci_write_bar32(struct udevice *dev, int barnum, u32 addr);
1280
1281 /**
1282  * dm_pci_read_bar32() - read a base address register from a device
1283  *
1284  * @dev:        Device to check
1285  * @barnum:     Bar number to read (numbered from 0)
1286  * @return: value of BAR
1287  */
1288 u32 dm_pci_read_bar32(struct udevice *dev, int barnum);
1289
1290 /**
1291  * dm_pci_bus_to_phys() - convert a PCI bus address to a physical address
1292  *
1293  * @dev:        Device containing the PCI address
1294  * @addr:       PCI address to convert
1295  * @flags:      Flags for the region type (PCI_REGION_...)
1296  * @return physical address corresponding to that PCI bus address
1297  */
1298 phys_addr_t dm_pci_bus_to_phys(struct udevice *dev, pci_addr_t addr,
1299                                unsigned long flags);
1300
1301 /**
1302  * dm_pci_phys_to_bus() - convert a physical address to a PCI bus address
1303  *
1304  * @dev:        Device containing the bus address
1305  * @addr:       Physical address to convert
1306  * @flags:      Flags for the region type (PCI_REGION_...)
1307  * @return PCI bus address corresponding to that physical address
1308  */
1309 pci_addr_t dm_pci_phys_to_bus(struct udevice *dev, phys_addr_t addr,
1310                               unsigned long flags);
1311
1312 /**
1313  * dm_pci_map_bar() - get a virtual address associated with a BAR region
1314  *
1315  * Looks up a base address register and finds the physical memory address
1316  * that corresponds to it
1317  *
1318  * @dev:        Device to check
1319  * @bar:        Bar number to read (numbered from 0)
1320  * @flags:      Flags for the region type (PCI_REGION_...)
1321  * @return: pointer to the virtual address to use
1322  */
1323 void *dm_pci_map_bar(struct udevice *dev, int bar, int flags);
1324
1325 /**
1326  * dm_pci_find_next_capability() - find a capability starting from an offset
1327  *
1328  * Tell if a device supports a given PCI capability. Returns the
1329  * address of the requested capability structure within the device's
1330  * PCI configuration space or 0 in case the device does not support it.
1331  *
1332  * Possible values for @cap:
1333  *
1334  *  %PCI_CAP_ID_MSI     Message Signalled Interrupts
1335  *  %PCI_CAP_ID_PCIX    PCI-X
1336  *  %PCI_CAP_ID_EXP     PCI Express
1337  *  %PCI_CAP_ID_MSIX    MSI-X
1338  *
1339  * See PCI_CAP_ID_xxx for the complete capability ID codes.
1340  *
1341  * @dev:        PCI device to query
1342  * @start:      offset to start from
1343  * @cap:        capability code
1344  * @return:     capability address or 0 if not supported
1345  */
1346 int dm_pci_find_next_capability(struct udevice *dev, u8 start, int cap);
1347
1348 /**
1349  * dm_pci_find_capability() - find a capability
1350  *
1351  * Tell if a device supports a given PCI capability. Returns the
1352  * address of the requested capability structure within the device's
1353  * PCI configuration space or 0 in case the device does not support it.
1354  *
1355  * Possible values for @cap:
1356  *
1357  *  %PCI_CAP_ID_MSI     Message Signalled Interrupts
1358  *  %PCI_CAP_ID_PCIX    PCI-X
1359  *  %PCI_CAP_ID_EXP     PCI Express
1360  *  %PCI_CAP_ID_MSIX    MSI-X
1361  *
1362  * See PCI_CAP_ID_xxx for the complete capability ID codes.
1363  *
1364  * @dev:        PCI device to query
1365  * @cap:        capability code
1366  * @return:     capability address or 0 if not supported
1367  */
1368 int dm_pci_find_capability(struct udevice *dev, int cap);
1369
1370 /**
1371  * dm_pci_find_next_ext_capability() - find an extended capability
1372  *                                     starting from an offset
1373  *
1374  * Tell if a device supports a given PCI express extended capability.
1375  * Returns the address of the requested extended capability structure
1376  * within the device's PCI configuration space or 0 in case the device
1377  * does not support it.
1378  *
1379  * Possible values for @cap:
1380  *
1381  *  %PCI_EXT_CAP_ID_ERR Advanced Error Reporting
1382  *  %PCI_EXT_CAP_ID_VC  Virtual Channel
1383  *  %PCI_EXT_CAP_ID_DSN Device Serial Number
1384  *  %PCI_EXT_CAP_ID_PWR Power Budgeting
1385  *
1386  * See PCI_EXT_CAP_ID_xxx for the complete extended capability ID codes.
1387  *
1388  * @dev:        PCI device to query
1389  * @start:      offset to start from
1390  * @cap:        extended capability code
1391  * @return:     extended capability address or 0 if not supported
1392  */
1393 int dm_pci_find_next_ext_capability(struct udevice *dev, int start, int cap);
1394
1395 /**
1396  * dm_pci_find_ext_capability() - find an extended capability
1397  *
1398  * Tell if a device supports a given PCI express extended capability.
1399  * Returns the address of the requested extended capability structure
1400  * within the device's PCI configuration space or 0 in case the device
1401  * does not support it.
1402  *
1403  * Possible values for @cap:
1404  *
1405  *  %PCI_EXT_CAP_ID_ERR Advanced Error Reporting
1406  *  %PCI_EXT_CAP_ID_VC  Virtual Channel
1407  *  %PCI_EXT_CAP_ID_DSN Device Serial Number
1408  *  %PCI_EXT_CAP_ID_PWR Power Budgeting
1409  *
1410  * See PCI_EXT_CAP_ID_xxx for the complete extended capability ID codes.
1411  *
1412  * @dev:        PCI device to query
1413  * @cap:        extended capability code
1414  * @return:     extended capability address or 0 if not supported
1415  */
1416 int dm_pci_find_ext_capability(struct udevice *dev, int cap);
1417
1418 #define dm_pci_virt_to_bus(dev, addr, flags) \
1419         dm_pci_phys_to_bus(dev, (virt_to_phys(addr)), (flags))
1420 #define dm_pci_bus_to_virt(dev, addr, flags, len, map_flags) \
1421         map_physmem(dm_pci_bus_to_phys(dev, (addr), (flags)), \
1422                     (len), (map_flags))
1423
1424 #define dm_pci_phys_to_mem(dev, addr) \
1425         dm_pci_phys_to_bus((dev), (addr), PCI_REGION_MEM)
1426 #define dm_pci_mem_to_phys(dev, addr) \
1427         dm_pci_bus_to_phys((dev), (addr), PCI_REGION_MEM)
1428 #define dm_pci_phys_to_io(dev, addr) \
1429         dm_pci_phys_to_bus((dev), (addr), PCI_REGION_IO)
1430 #define dm_pci_io_to_phys(dev, addr) \
1431         dm_pci_bus_to_phys((dev), (addr), PCI_REGION_IO)
1432
1433 #define dm_pci_virt_to_mem(dev, addr) \
1434         dm_pci_virt_to_bus((dev), (addr), PCI_REGION_MEM)
1435 #define dm_pci_mem_to_virt(dev, addr, len, map_flags) \
1436         dm_pci_bus_to_virt((dev), (addr), PCI_REGION_MEM, (len), (map_flags))
1437 #define dm_pci_virt_to_io(dev, addr) \
1438         dm_pci_virt_to_bus((dev), (addr), PCI_REGION_IO)
1439 #define dm_pci_io_to_virt(dev, addr, len, map_flags) \
1440         dm_pci_bus_to_virt((dev), (addr), PCI_REGION_IO, (len), (map_flags))
1441
1442 /**
1443  * dm_pci_find_device() - find a device by vendor/device ID
1444  *
1445  * @vendor:     Vendor ID
1446  * @device:     Device ID
1447  * @index:      0 to find the first match, 1 for second, etc.
1448  * @devp:       Returns pointer to the device, if found
1449  * @return 0 if found, -ve on error
1450  */
1451 int dm_pci_find_device(unsigned int vendor, unsigned int device, int index,
1452                        struct udevice **devp);
1453
1454 /**
1455  * dm_pci_find_class() - find a device by class
1456  *
1457  * @find_class: 3-byte (24-bit) class value to find
1458  * @index:      0 to find the first match, 1 for second, etc.
1459  * @devp:       Returns pointer to the device, if found
1460  * @return 0 if found, -ve on error
1461  */
1462 int dm_pci_find_class(uint find_class, int index, struct udevice **devp);
1463
1464 /**
1465  * struct dm_pci_emul_ops - PCI device emulator operations
1466  */
1467 struct dm_pci_emul_ops {
1468         /**
1469          * get_devfn(): Check which device and function this emulators
1470          *
1471          * @dev:        device to check
1472          * @return the device and function this emulates, or -ve on error
1473          */
1474         int (*get_devfn)(struct udevice *dev);
1475         /**
1476          * read_config() - Read a PCI configuration value
1477          *
1478          * @dev:        Emulated device to read from
1479          * @offset:     Byte offset within the device's configuration space
1480          * @valuep:     Place to put the returned value
1481          * @size:       Access size
1482          * @return 0 if OK, -ve on error
1483          */
1484         int (*read_config)(struct udevice *dev, uint offset, ulong *valuep,
1485                            enum pci_size_t size);
1486         /**
1487          * write_config() - Write a PCI configuration value
1488          *
1489          * @dev:        Emulated device to write to
1490          * @offset:     Byte offset within the device's configuration space
1491          * @value:      Value to write
1492          * @size:       Access size
1493          * @return 0 if OK, -ve on error
1494          */
1495         int (*write_config)(struct udevice *dev, uint offset, ulong value,
1496                             enum pci_size_t size);
1497         /**
1498          * read_io() - Read a PCI I/O value
1499          *
1500          * @dev:        Emulated device to read from
1501          * @addr:       I/O address to read
1502          * @valuep:     Place to put the returned value
1503          * @size:       Access size
1504          * @return 0 if OK, -ENOENT if @addr is not mapped by this device,
1505          *              other -ve value on error
1506          */
1507         int (*read_io)(struct udevice *dev, unsigned int addr, ulong *valuep,
1508                        enum pci_size_t size);
1509         /**
1510          * write_io() - Write a PCI I/O value
1511          *
1512          * @dev:        Emulated device to write from
1513          * @addr:       I/O address to write
1514          * @value:      Value to write
1515          * @size:       Access size
1516          * @return 0 if OK, -ENOENT if @addr is not mapped by this device,
1517          *              other -ve value on error
1518          */
1519         int (*write_io)(struct udevice *dev, unsigned int addr,
1520                         ulong value, enum pci_size_t size);
1521         /**
1522          * map_physmem() - Map a device into sandbox memory
1523          *
1524          * @dev:        Emulated device to map
1525          * @addr:       Memory address, normally corresponding to a PCI BAR.
1526          *              The device should have been configured to have a BAR
1527          *              at this address.
1528          * @lenp:       On entry, the size of the area to map, On exit it is
1529          *              updated to the size actually mapped, which may be less
1530          *              if the device has less space
1531          * @ptrp:       Returns a pointer to the mapped address. The device's
1532          *              space can be accessed as @lenp bytes starting here
1533          * @return 0 if OK, -ENOENT if @addr is not mapped by this device,
1534          *              other -ve value on error
1535          */
1536         int (*map_physmem)(struct udevice *dev, phys_addr_t addr,
1537                            unsigned long *lenp, void **ptrp);
1538         /**
1539          * unmap_physmem() - undo a memory mapping
1540          *
1541          * This must be called after map_physmem() to undo the mapping.
1542          * Some devices can use this to check what has been written into
1543          * their mapped memory and perform an operations they require on it.
1544          * In this way, map/unmap can be used as a sort of handshake between
1545          * the emulated device and its users.
1546          *
1547          * @dev:        Emuated device to unmap
1548          * @vaddr:      Mapped memory address, as passed to map_physmem()
1549          * @len:        Size of area mapped, as returned by map_physmem()
1550          * @return 0 if OK, -ve on error
1551          */
1552         int (*unmap_physmem)(struct udevice *dev, const void *vaddr,
1553                              unsigned long len);
1554 };
1555
1556 /* Get access to a PCI device emulator's operations */
1557 #define pci_get_emul_ops(dev)   ((struct dm_pci_emul_ops *)(dev)->driver->ops)
1558
1559 /**
1560  * sandbox_pci_get_emul() - Get the emulation device for a PCI device
1561  *
1562  * Searches for a suitable emulator for the given PCI bus device
1563  *
1564  * @bus:        PCI bus to search
1565  * @find_devfn: PCI device and function address (PCI_DEVFN())
1566  * @containerp: Returns container device if found
1567  * @emulp:      Returns emulated device if found
1568  * @return 0 if found, -ENODEV if not found
1569  */
1570 int sandbox_pci_get_emul(struct udevice *bus, pci_dev_t find_devfn,
1571                          struct udevice **containerp, struct udevice **emulp);
1572
1573 /**
1574  * pci_get_devfn() - Extract the devfn from fdt_pci_addr of the device
1575  *
1576  * Get devfn from fdt_pci_addr of the specifified device
1577  *
1578  * @dev:        PCI device
1579  * @return devfn in bits 15...8 if found, -ENODEV if not found
1580  */
1581 int pci_get_devfn(struct udevice *dev);
1582
1583 #endif /* CONFIG_DM_PCI */
1584
1585 /**
1586  * PCI_DEVICE - macro used to describe a specific pci device
1587  * @vend: the 16 bit PCI Vendor ID
1588  * @dev: the 16 bit PCI Device ID
1589  *
1590  * This macro is used to create a struct pci_device_id that matches a
1591  * specific device.  The subvendor and subdevice fields will be set to
1592  * PCI_ANY_ID.
1593  */
1594 #define PCI_DEVICE(vend, dev) \
1595         .vendor = (vend), .device = (dev), \
1596         .subvendor = PCI_ANY_ID, .subdevice = PCI_ANY_ID
1597
1598 /**
1599  * PCI_DEVICE_SUB - macro used to describe a specific pci device with subsystem
1600  * @vend: the 16 bit PCI Vendor ID
1601  * @dev: the 16 bit PCI Device ID
1602  * @subvend: the 16 bit PCI Subvendor ID
1603  * @subdev: the 16 bit PCI Subdevice ID
1604  *
1605  * This macro is used to create a struct pci_device_id that matches a
1606  * specific device with subsystem information.
1607  */
1608 #define PCI_DEVICE_SUB(vend, dev, subvend, subdev) \
1609         .vendor = (vend), .device = (dev), \
1610         .subvendor = (subvend), .subdevice = (subdev)
1611
1612 /**
1613  * PCI_DEVICE_CLASS - macro used to describe a specific pci device class
1614  * @dev_class: the class, subclass, prog-if triple for this device
1615  * @dev_class_mask: the class mask for this device
1616  *
1617  * This macro is used to create a struct pci_device_id that matches a
1618  * specific PCI class.  The vendor, device, subvendor, and subdevice
1619  * fields will be set to PCI_ANY_ID.
1620  */
1621 #define PCI_DEVICE_CLASS(dev_class, dev_class_mask) \
1622         .class = (dev_class), .class_mask = (dev_class_mask), \
1623         .vendor = PCI_ANY_ID, .device = PCI_ANY_ID, \
1624         .subvendor = PCI_ANY_ID, .subdevice = PCI_ANY_ID
1625
1626 /**
1627  * PCI_VDEVICE - macro used to describe a specific pci device in short form
1628  * @vend: the vendor name
1629  * @dev: the 16 bit PCI Device ID
1630  *
1631  * This macro is used to create a struct pci_device_id that matches a
1632  * specific PCI device.  The subvendor, and subdevice fields will be set
1633  * to PCI_ANY_ID. The macro allows the next field to follow as the device
1634  * private data.
1635  */
1636
1637 #define PCI_VDEVICE(vend, dev) \
1638         .vendor = PCI_VENDOR_ID_##vend, .device = (dev), \
1639         .subvendor = PCI_ANY_ID, .subdevice = PCI_ANY_ID, 0, 0
1640
1641 /**
1642  * struct pci_driver_entry - Matches a driver to its pci_device_id list
1643  * @driver: Driver to use
1644  * @match: List of match records for this driver, terminated by {}
1645  */
1646 struct pci_driver_entry {
1647         struct driver *driver;
1648         const struct pci_device_id *match;
1649 };
1650
1651 #define U_BOOT_PCI_DEVICE(__name, __match)                              \
1652         ll_entry_declare(struct pci_driver_entry, __name, pci_driver_entry) = {\
1653                 .driver = llsym(struct driver, __name, driver), \
1654                 .match = __match, \
1655                 }
1656
1657 #endif /* __ASSEMBLY__ */
1658 #endif /* _PCI_H */