pci: Work around PCIe link training failures
[platform/kernel/u-boot.git] / include / pci.h
1 /* SPDX-License-Identifier: GPL-2.0+ */
2 /*
3  * (C) Copyright 2001 Sysgo Real-Time Solutions, GmbH <www.elinos.com>
4  * Andreas Heppel <aheppel@sysgo.de>
5  *
6  * (C) Copyright 2002
7  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
8  * Copyright (c) 2021  Maciej W. Rozycki <macro@orcam.me.uk>
9  */
10
11 #ifndef _PCI_H
12 #define _PCI_H
13
14 #define PCI_CFG_SPACE_SIZE      256
15 #define PCI_CFG_SPACE_EXP_SIZE  4096
16
17 /*
18  * Under PCI, each device has 256 bytes of configuration address space,
19  * of which the first 64 bytes are standardized as follows:
20  */
21 #define PCI_STD_HEADER_SIZEOF   64
22 #define PCI_VENDOR_ID           0x00    /* 16 bits */
23 #define PCI_DEVICE_ID           0x02    /* 16 bits */
24 #define PCI_COMMAND             0x04    /* 16 bits */
25 #define  PCI_COMMAND_IO         0x1     /* Enable response in I/O space */
26 #define  PCI_COMMAND_MEMORY     0x2     /* Enable response in Memory space */
27 #define  PCI_COMMAND_MASTER     0x4     /* Enable bus mastering */
28 #define  PCI_COMMAND_SPECIAL    0x8     /* Enable response to special cycles */
29 #define  PCI_COMMAND_INVALIDATE 0x10    /* Use memory write and invalidate */
30 #define  PCI_COMMAND_VGA_PALETTE 0x20   /* Enable palette snooping */
31 #define  PCI_COMMAND_PARITY     0x40    /* Enable parity checking */
32 #define  PCI_COMMAND_WAIT       0x80    /* Enable address/data stepping */
33 #define  PCI_COMMAND_SERR       0x100   /* Enable SERR */
34 #define  PCI_COMMAND_FAST_BACK  0x200   /* Enable back-to-back writes */
35
36 #define PCI_STATUS              0x06    /* 16 bits */
37 #define  PCI_STATUS_CAP_LIST    0x10    /* Support Capability List */
38 #define  PCI_STATUS_66MHZ       0x20    /* Support 66 Mhz PCI 2.1 bus */
39 #define  PCI_STATUS_UDF         0x40    /* Support User Definable Features [obsolete] */
40 #define  PCI_STATUS_FAST_BACK   0x80    /* Accept fast-back to back */
41 #define  PCI_STATUS_PARITY      0x100   /* Detected parity error */
42 #define  PCI_STATUS_DEVSEL_MASK 0x600   /* DEVSEL timing */
43 #define  PCI_STATUS_DEVSEL_FAST 0x000
44 #define  PCI_STATUS_DEVSEL_MEDIUM 0x200
45 #define  PCI_STATUS_DEVSEL_SLOW 0x400
46 #define  PCI_STATUS_SIG_TARGET_ABORT 0x800 /* Set on target abort */
47 #define  PCI_STATUS_REC_TARGET_ABORT 0x1000 /* Master ack of " */
48 #define  PCI_STATUS_REC_MASTER_ABORT 0x2000 /* Set on master abort */
49 #define  PCI_STATUS_SIG_SYSTEM_ERROR 0x4000 /* Set when we drive SERR */
50 #define  PCI_STATUS_DETECTED_PARITY 0x8000 /* Set on parity error */
51
52 #define PCI_CLASS_REVISION      0x08    /* High 24 bits are class, low 8
53                                            revision */
54 #define PCI_REVISION_ID         0x08    /* Revision ID */
55 #define PCI_CLASS_PROG          0x09    /* Reg. Level Programming Interface */
56 #define PCI_CLASS_DEVICE        0x0a    /* Device class */
57 #define PCI_CLASS_CODE          0x0b    /* Device class code */
58 #define  PCI_CLASS_CODE_TOO_OLD 0x00
59 #define  PCI_CLASS_CODE_STORAGE 0x01
60 #define  PCI_CLASS_CODE_NETWORK 0x02
61 #define  PCI_CLASS_CODE_DISPLAY 0x03
62 #define  PCI_CLASS_CODE_MULTIMEDIA 0x04
63 #define  PCI_CLASS_CODE_MEMORY  0x05
64 #define  PCI_CLASS_CODE_BRIDGE  0x06
65 #define  PCI_CLASS_CODE_COMM    0x07
66 #define  PCI_CLASS_CODE_PERIPHERAL 0x08
67 #define  PCI_CLASS_CODE_INPUT   0x09
68 #define  PCI_CLASS_CODE_DOCKING 0x0A
69 #define  PCI_CLASS_CODE_PROCESSOR 0x0B
70 #define  PCI_CLASS_CODE_SERIAL  0x0C
71 #define  PCI_CLASS_CODE_WIRELESS 0x0D
72 #define  PCI_CLASS_CODE_I2O     0x0E
73 #define  PCI_CLASS_CODE_SATELLITE 0x0F
74 #define  PCI_CLASS_CODE_CRYPTO  0x10
75 #define  PCI_CLASS_CODE_DATA    0x11
76 /* Base Class 0x12 - 0xFE is reserved */
77 #define  PCI_CLASS_CODE_OTHER   0xFF
78
79 #define PCI_CLASS_SUB_CODE      0x0a    /* Device sub-class code */
80 #define  PCI_CLASS_SUB_CODE_TOO_OLD_NOTVGA      0x00
81 #define  PCI_CLASS_SUB_CODE_TOO_OLD_VGA         0x01
82 #define  PCI_CLASS_SUB_CODE_STORAGE_SCSI        0x00
83 #define  PCI_CLASS_SUB_CODE_STORAGE_IDE         0x01
84 #define  PCI_CLASS_SUB_CODE_STORAGE_FLOPPY      0x02
85 #define  PCI_CLASS_SUB_CODE_STORAGE_IPIBUS      0x03
86 #define  PCI_CLASS_SUB_CODE_STORAGE_RAID        0x04
87 #define  PCI_CLASS_SUB_CODE_STORAGE_ATA         0x05
88 #define  PCI_CLASS_SUB_CODE_STORAGE_SATA        0x06
89 #define  PCI_CLASS_SUB_CODE_STORAGE_SAS         0x07
90 #define  PCI_CLASS_SUB_CODE_STORAGE_OTHER       0x80
91 #define  PCI_CLASS_SUB_CODE_NETWORK_ETHERNET    0x00
92 #define  PCI_CLASS_SUB_CODE_NETWORK_TOKENRING   0x01
93 #define  PCI_CLASS_SUB_CODE_NETWORK_FDDI        0x02
94 #define  PCI_CLASS_SUB_CODE_NETWORK_ATM         0x03
95 #define  PCI_CLASS_SUB_CODE_NETWORK_ISDN        0x04
96 #define  PCI_CLASS_SUB_CODE_NETWORK_WORLDFIP    0x05
97 #define  PCI_CLASS_SUB_CODE_NETWORK_PICMG       0x06
98 #define  PCI_CLASS_SUB_CODE_NETWORK_OTHER       0x80
99 #define  PCI_CLASS_SUB_CODE_DISPLAY_VGA         0x00
100 #define  PCI_CLASS_SUB_CODE_DISPLAY_XGA         0x01
101 #define  PCI_CLASS_SUB_CODE_DISPLAY_3D          0x02
102 #define  PCI_CLASS_SUB_CODE_DISPLAY_OTHER       0x80
103 #define  PCI_CLASS_SUB_CODE_MULTIMEDIA_VIDEO    0x00
104 #define  PCI_CLASS_SUB_CODE_MULTIMEDIA_AUDIO    0x01
105 #define  PCI_CLASS_SUB_CODE_MULTIMEDIA_PHONE    0x02
106 #define  PCI_CLASS_SUB_CODE_MULTIMEDIA_OTHER    0x80
107 #define  PCI_CLASS_SUB_CODE_MEMORY_RAM          0x00
108 #define  PCI_CLASS_SUB_CODE_MEMORY_FLASH        0x01
109 #define  PCI_CLASS_SUB_CODE_MEMORY_OTHER        0x80
110 #define  PCI_CLASS_SUB_CODE_BRIDGE_HOST         0x00
111 #define  PCI_CLASS_SUB_CODE_BRIDGE_ISA          0x01
112 #define  PCI_CLASS_SUB_CODE_BRIDGE_EISA         0x02
113 #define  PCI_CLASS_SUB_CODE_BRIDGE_MCA          0x03
114 #define  PCI_CLASS_SUB_CODE_BRIDGE_PCI          0x04
115 #define  PCI_CLASS_SUB_CODE_BRIDGE_PCMCIA       0x05
116 #define  PCI_CLASS_SUB_CODE_BRIDGE_NUBUS        0x06
117 #define  PCI_CLASS_SUB_CODE_BRIDGE_CARDBUS      0x07
118 #define  PCI_CLASS_SUB_CODE_BRIDGE_RACEWAY      0x08
119 #define  PCI_CLASS_SUB_CODE_BRIDGE_SEMI_PCI     0x09
120 #define  PCI_CLASS_SUB_CODE_BRIDGE_INFINIBAND   0x0A
121 #define  PCI_CLASS_SUB_CODE_BRIDGE_OTHER        0x80
122 #define  PCI_CLASS_SUB_CODE_COMM_SERIAL         0x00
123 #define  PCI_CLASS_SUB_CODE_COMM_PARALLEL       0x01
124 #define  PCI_CLASS_SUB_CODE_COMM_MULTIPORT      0x02
125 #define  PCI_CLASS_SUB_CODE_COMM_MODEM          0x03
126 #define  PCI_CLASS_SUB_CODE_COMM_GPIB           0x04
127 #define  PCI_CLASS_SUB_CODE_COMM_SMARTCARD      0x05
128 #define  PCI_CLASS_SUB_CODE_COMM_OTHER          0x80
129 #define  PCI_CLASS_SUB_CODE_PERIPHERAL_PIC      0x00
130 #define  PCI_CLASS_SUB_CODE_PERIPHERAL_DMA      0x01
131 #define  PCI_CLASS_SUB_CODE_PERIPHERAL_TIMER    0x02
132 #define  PCI_CLASS_SUB_CODE_PERIPHERAL_RTC      0x03
133 #define  PCI_CLASS_SUB_CODE_PERIPHERAL_HOTPLUG  0x04
134 #define  PCI_CLASS_SUB_CODE_PERIPHERAL_SD       0x05
135 #define  PCI_CLASS_SUB_CODE_PERIPHERAL_OTHER    0x80
136 #define  PCI_CLASS_SUB_CODE_INPUT_KEYBOARD      0x00
137 #define  PCI_CLASS_SUB_CODE_INPUT_DIGITIZER     0x01
138 #define  PCI_CLASS_SUB_CODE_INPUT_MOUSE         0x02
139 #define  PCI_CLASS_SUB_CODE_INPUT_SCANNER       0x03
140 #define  PCI_CLASS_SUB_CODE_INPUT_GAMEPORT      0x04
141 #define  PCI_CLASS_SUB_CODE_INPUT_OTHER         0x80
142 #define  PCI_CLASS_SUB_CODE_DOCKING_GENERIC     0x00
143 #define  PCI_CLASS_SUB_CODE_DOCKING_OTHER       0x80
144 #define  PCI_CLASS_SUB_CODE_PROCESSOR_386       0x00
145 #define  PCI_CLASS_SUB_CODE_PROCESSOR_486       0x01
146 #define  PCI_CLASS_SUB_CODE_PROCESSOR_PENTIUM   0x02
147 #define  PCI_CLASS_SUB_CODE_PROCESSOR_ALPHA     0x10
148 #define  PCI_CLASS_SUB_CODE_PROCESSOR_POWERPC   0x20
149 #define  PCI_CLASS_SUB_CODE_PROCESSOR_MIPS      0x30
150 #define  PCI_CLASS_SUB_CODE_PROCESSOR_COPROC    0x40
151 #define  PCI_CLASS_SUB_CODE_SERIAL_1394         0x00
152 #define  PCI_CLASS_SUB_CODE_SERIAL_ACCESSBUS    0x01
153 #define  PCI_CLASS_SUB_CODE_SERIAL_SSA          0x02
154 #define  PCI_CLASS_SUB_CODE_SERIAL_USB          0x03
155 #define  PCI_CLASS_SUB_CODE_SERIAL_FIBRECHAN    0x04
156 #define  PCI_CLASS_SUB_CODE_SERIAL_SMBUS        0x05
157 #define  PCI_CLASS_SUB_CODE_SERIAL_INFINIBAND   0x06
158 #define  PCI_CLASS_SUB_CODE_SERIAL_IPMI         0x07
159 #define  PCI_CLASS_SUB_CODE_SERIAL_SERCOS       0x08
160 #define  PCI_CLASS_SUB_CODE_SERIAL_CANBUS       0x09
161 #define  PCI_CLASS_SUB_CODE_WIRELESS_IRDA       0x00
162 #define  PCI_CLASS_SUB_CODE_WIRELESS_IR         0x01
163 #define  PCI_CLASS_SUB_CODE_WIRELESS_RF         0x10
164 #define  PCI_CLASS_SUB_CODE_WIRELESS_BLUETOOTH  0x11
165 #define  PCI_CLASS_SUB_CODE_WIRELESS_BROADBAND  0x12
166 #define  PCI_CLASS_SUB_CODE_WIRELESS_80211A     0x20
167 #define  PCI_CLASS_SUB_CODE_WIRELESS_80211B     0x21
168 #define  PCI_CLASS_SUB_CODE_WIRELESS_OTHER      0x80
169 #define  PCI_CLASS_SUB_CODE_I2O_V1_0            0x00
170 #define  PCI_CLASS_SUB_CODE_SATELLITE_TV        0x01
171 #define  PCI_CLASS_SUB_CODE_SATELLITE_AUDIO     0x02
172 #define  PCI_CLASS_SUB_CODE_SATELLITE_VOICE     0x03
173 #define  PCI_CLASS_SUB_CODE_SATELLITE_DATA      0x04
174 #define  PCI_CLASS_SUB_CODE_CRYPTO_NETWORK      0x00
175 #define  PCI_CLASS_SUB_CODE_CRYPTO_ENTERTAINMENT 0x10
176 #define  PCI_CLASS_SUB_CODE_CRYPTO_OTHER        0x80
177 #define  PCI_CLASS_SUB_CODE_DATA_DPIO           0x00
178 #define  PCI_CLASS_SUB_CODE_DATA_PERFCNTR       0x01
179 #define  PCI_CLASS_SUB_CODE_DATA_COMMSYNC       0x10
180 #define  PCI_CLASS_SUB_CODE_DATA_MGMT           0x20
181 #define  PCI_CLASS_SUB_CODE_DATA_OTHER          0x80
182
183 #define PCI_CACHE_LINE_SIZE     0x0c    /* 8 bits */
184 #define PCI_LATENCY_TIMER       0x0d    /* 8 bits */
185 #define PCI_HEADER_TYPE         0x0e    /* 8 bits */
186 #define  PCI_HEADER_TYPE_NORMAL 0
187 #define  PCI_HEADER_TYPE_BRIDGE 1
188 #define  PCI_HEADER_TYPE_CARDBUS 2
189
190 #define PCI_BIST                0x0f    /* 8 bits */
191 #define PCI_BIST_CODE_MASK      0x0f    /* Return result */
192 #define PCI_BIST_START          0x40    /* 1 to start BIST, 2 secs or less */
193 #define PCI_BIST_CAPABLE        0x80    /* 1 if BIST capable */
194
195 /*
196  * Base addresses specify locations in memory or I/O space.
197  * Decoded size can be determined by writing a value of
198  * 0xffffffff to the register, and reading it back.  Only
199  * 1 bits are decoded.
200  */
201 #define PCI_BASE_ADDRESS_0      0x10    /* 32 bits */
202 #define PCI_BASE_ADDRESS_1      0x14    /* 32 bits [htype 0,1 only] */
203 #define PCI_BASE_ADDRESS_2      0x18    /* 32 bits [htype 0 only] */
204 #define PCI_BASE_ADDRESS_3      0x1c    /* 32 bits */
205 #define PCI_BASE_ADDRESS_4      0x20    /* 32 bits */
206 #define PCI_BASE_ADDRESS_5      0x24    /* 32 bits */
207 #define  PCI_BASE_ADDRESS_SPACE 0x01    /* 0 = memory, 1 = I/O */
208 #define  PCI_BASE_ADDRESS_SPACE_IO 0x01
209 #define  PCI_BASE_ADDRESS_SPACE_MEMORY 0x00
210 #define  PCI_BASE_ADDRESS_MEM_TYPE_MASK 0x06
211 #define  PCI_BASE_ADDRESS_MEM_TYPE_32   0x00    /* 32 bit address */
212 #define  PCI_BASE_ADDRESS_MEM_TYPE_1M   0x02    /* Below 1M [obsolete] */
213 #define  PCI_BASE_ADDRESS_MEM_TYPE_64   0x04    /* 64 bit address */
214 #define  PCI_BASE_ADDRESS_MEM_PREFETCH  0x08    /* prefetchable? */
215 #define  PCI_BASE_ADDRESS_MEM_MASK      (~0x0fULL)
216 #define  PCI_BASE_ADDRESS_IO_MASK       (~0x03ULL)
217 /* bit 1 is reserved if address_space = 1 */
218
219 /* Convert a regsister address (e.g. PCI_BASE_ADDRESS_1) to a bar # (e.g. 1) */
220 #define pci_offset_to_barnum(offset)    \
221                 (((offset) - PCI_BASE_ADDRESS_0) / sizeof(u32))
222
223 /* Header type 0 (normal devices) */
224 #define PCI_CARDBUS_CIS         0x28
225 #define PCI_SUBSYSTEM_VENDOR_ID 0x2c
226 #define PCI_SUBSYSTEM_ID        0x2e
227 #define PCI_ROM_ADDRESS         0x30    /* Bits 31..11 are address, 10..1 reserved */
228 #define  PCI_ROM_ADDRESS_ENABLE 0x01
229 #define PCI_ROM_ADDRESS_MASK    (~0x7ffULL)
230
231 #define PCI_CAPABILITY_LIST     0x34    /* Offset of first capability list entry */
232
233 /* 0x35-0x3b are reserved */
234 #define PCI_INTERRUPT_LINE      0x3c    /* 8 bits */
235 #define PCI_INTERRUPT_PIN       0x3d    /* 8 bits */
236 #define PCI_MIN_GNT             0x3e    /* 8 bits */
237 #define PCI_MAX_LAT             0x3f    /* 8 bits */
238
239 #define PCI_INTERRUPT_LINE_DISABLE      0xff
240
241 /* Header type 1 (PCI-to-PCI bridges) */
242 #define PCI_PRIMARY_BUS         0x18    /* Primary bus number */
243 #define PCI_SECONDARY_BUS       0x19    /* Secondary bus number */
244 #define PCI_SUBORDINATE_BUS     0x1a    /* Highest bus number behind the bridge */
245 #define PCI_SEC_LATENCY_TIMER   0x1b    /* Latency timer for secondary interface */
246 #define PCI_IO_BASE             0x1c    /* I/O range behind the bridge */
247 #define PCI_IO_LIMIT            0x1d
248 #define  PCI_IO_RANGE_TYPE_MASK 0x0f    /* I/O bridging type */
249 #define  PCI_IO_RANGE_TYPE_16   0x00
250 #define  PCI_IO_RANGE_TYPE_32   0x01
251 #define  PCI_IO_RANGE_MASK      ~0x0f
252 #define PCI_SEC_STATUS          0x1e    /* Secondary status register, only bit 14 used */
253 #define PCI_MEMORY_BASE         0x20    /* Memory range behind */
254 #define PCI_MEMORY_LIMIT        0x22
255 #define  PCI_MEMORY_RANGE_TYPE_MASK 0x0f
256 #define  PCI_MEMORY_RANGE_MASK  ~0x0f
257 #define PCI_PREF_MEMORY_BASE    0x24    /* Prefetchable memory range behind */
258 #define PCI_PREF_MEMORY_LIMIT   0x26
259 #define  PCI_PREF_RANGE_TYPE_MASK 0x0f
260 #define  PCI_PREF_RANGE_TYPE_32 0x00
261 #define  PCI_PREF_RANGE_TYPE_64 0x01
262 #define  PCI_PREF_RANGE_MASK    ~0x0f
263 #define PCI_PREF_BASE_UPPER32   0x28    /* Upper half of prefetchable memory range */
264 #define PCI_PREF_LIMIT_UPPER32  0x2c
265 #define PCI_IO_BASE_UPPER16     0x30    /* Upper half of I/O addresses */
266 #define PCI_IO_LIMIT_UPPER16    0x32
267 /* 0x34 same as for htype 0 */
268 /* 0x35-0x3b is reserved */
269 #define PCI_ROM_ADDRESS1        0x38    /* Same as PCI_ROM_ADDRESS, but for htype 1 */
270 /* 0x3c-0x3d are same as for htype 0 */
271 #define PCI_BRIDGE_CONTROL      0x3e
272 #define  PCI_BRIDGE_CTL_PARITY  0x01    /* Enable parity detection on secondary interface */
273 #define  PCI_BRIDGE_CTL_SERR    0x02    /* The same for SERR forwarding */
274 #define  PCI_BRIDGE_CTL_NO_ISA  0x04    /* Disable bridging of ISA ports */
275 #define  PCI_BRIDGE_CTL_VGA     0x08    /* Forward VGA addresses */
276 #define  PCI_BRIDGE_CTL_MASTER_ABORT 0x20  /* Report master aborts */
277 #define  PCI_BRIDGE_CTL_BUS_RESET 0x40  /* Secondary bus reset */
278 #define  PCI_BRIDGE_CTL_FAST_BACK 0x80  /* Fast Back2Back enabled on secondary interface */
279
280 /* Header type 2 (CardBus bridges) */
281 #define PCI_CB_CAPABILITY_LIST  0x14
282 /* 0x15 reserved */
283 #define PCI_CB_SEC_STATUS       0x16    /* Secondary status */
284 #define PCI_CB_PRIMARY_BUS      0x18    /* PCI bus number */
285 #define PCI_CB_CARD_BUS         0x19    /* CardBus bus number */
286 #define PCI_CB_SUBORDINATE_BUS  0x1a    /* Subordinate bus number */
287 #define PCI_CB_LATENCY_TIMER    0x1b    /* CardBus latency timer */
288 #define PCI_CB_MEMORY_BASE_0    0x1c
289 #define PCI_CB_MEMORY_LIMIT_0   0x20
290 #define PCI_CB_MEMORY_BASE_1    0x24
291 #define PCI_CB_MEMORY_LIMIT_1   0x28
292 #define PCI_CB_IO_BASE_0        0x2c
293 #define PCI_CB_IO_BASE_0_HI     0x2e
294 #define PCI_CB_IO_LIMIT_0       0x30
295 #define PCI_CB_IO_LIMIT_0_HI    0x32
296 #define PCI_CB_IO_BASE_1        0x34
297 #define PCI_CB_IO_BASE_1_HI     0x36
298 #define PCI_CB_IO_LIMIT_1       0x38
299 #define PCI_CB_IO_LIMIT_1_HI    0x3a
300 #define  PCI_CB_IO_RANGE_MASK   ~0x03
301 /* 0x3c-0x3d are same as for htype 0 */
302 #define PCI_CB_BRIDGE_CONTROL   0x3e
303 #define  PCI_CB_BRIDGE_CTL_PARITY       0x01    /* Similar to standard bridge control register */
304 #define  PCI_CB_BRIDGE_CTL_SERR         0x02
305 #define  PCI_CB_BRIDGE_CTL_ISA          0x04
306 #define  PCI_CB_BRIDGE_CTL_VGA          0x08
307 #define  PCI_CB_BRIDGE_CTL_MASTER_ABORT 0x20
308 #define  PCI_CB_BRIDGE_CTL_CB_RESET     0x40    /* CardBus reset */
309 #define  PCI_CB_BRIDGE_CTL_16BIT_INT    0x80    /* Enable interrupt for 16-bit cards */
310 #define  PCI_CB_BRIDGE_CTL_PREFETCH_MEM0 0x100  /* Prefetch enable for both memory regions */
311 #define  PCI_CB_BRIDGE_CTL_PREFETCH_MEM1 0x200
312 #define  PCI_CB_BRIDGE_CTL_POST_WRITES  0x400
313 #define PCI_CB_SUBSYSTEM_VENDOR_ID 0x40
314 #define PCI_CB_SUBSYSTEM_ID     0x42
315 #define PCI_CB_LEGACY_MODE_BASE 0x44    /* 16-bit PC Card legacy mode base address (ExCa) */
316 /* 0x48-0x7f reserved */
317
318 /* Capability lists */
319
320 #define PCI_CAP_LIST_ID         0       /* Capability ID */
321 #define  PCI_CAP_ID_PM          0x01    /* Power Management */
322 #define  PCI_CAP_ID_AGP         0x02    /* Accelerated Graphics Port */
323 #define  PCI_CAP_ID_VPD         0x03    /* Vital Product Data */
324 #define  PCI_CAP_ID_SLOTID      0x04    /* Slot Identification */
325 #define  PCI_CAP_ID_MSI         0x05    /* Message Signalled Interrupts */
326 #define  PCI_CAP_ID_CHSWP       0x06    /* CompactPCI HotSwap */
327 #define  PCI_CAP_ID_PCIX        0x07    /* PCI-X */
328 #define  PCI_CAP_ID_HT          0x08    /* HyperTransport */
329 #define  PCI_CAP_ID_VNDR        0x09    /* Vendor-Specific */
330 #define  PCI_CAP_ID_DBG         0x0A    /* Debug port */
331 #define  PCI_CAP_ID_CCRC        0x0B    /* CompactPCI Central Resource Control */
332 #define  PCI_CAP_ID_SHPC        0x0C    /* PCI Standard Hot-Plug Controller */
333 #define  PCI_CAP_ID_SSVID       0x0D    /* Bridge subsystem vendor/device ID */
334 #define  PCI_CAP_ID_AGP3        0x0E    /* AGP Target PCI-PCI bridge */
335 #define  PCI_CAP_ID_SECDEV      0x0F    /* Secure Device */
336 #define  PCI_CAP_ID_EXP         0x10    /* PCI Express */
337 #define  PCI_CAP_ID_MSIX        0x11    /* MSI-X */
338 #define  PCI_CAP_ID_SATA        0x12    /* SATA Data/Index Conf. */
339 #define  PCI_CAP_ID_AF          0x13    /* PCI Advanced Features */
340 #define  PCI_CAP_ID_EA          0x14    /* PCI Enhanced Allocation */
341 #define  PCI_CAP_ID_MAX         PCI_CAP_ID_EA
342 #define PCI_CAP_LIST_NEXT       1       /* Next capability in the list */
343 #define PCI_CAP_FLAGS           2       /* Capability defined flags (16 bits) */
344 #define PCI_CAP_SIZEOF          4
345
346 /* Power Management Registers */
347
348 #define  PCI_PM_CAP_VER_MASK    0x0007  /* Version */
349 #define  PCI_PM_CAP_PME_CLOCK   0x0008  /* PME clock required */
350 #define  PCI_PM_CAP_AUX_POWER   0x0010  /* Auxilliary power support */
351 #define  PCI_PM_CAP_DSI         0x0020  /* Device specific initialization */
352 #define  PCI_PM_CAP_D1          0x0200  /* D1 power state support */
353 #define  PCI_PM_CAP_D2          0x0400  /* D2 power state support */
354 #define  PCI_PM_CAP_PME         0x0800  /* PME pin supported */
355 #define PCI_PM_CTRL             4       /* PM control and status register */
356 #define  PCI_PM_CTRL_STATE_MASK 0x0003  /* Current power state (D0 to D3) */
357 #define  PCI_PM_CTRL_PME_ENABLE 0x0100  /* PME pin enable */
358 #define  PCI_PM_CTRL_DATA_SEL_MASK      0x1e00  /* Data select (??) */
359 #define  PCI_PM_CTRL_DATA_SCALE_MASK    0x6000  /* Data scale (??) */
360 #define  PCI_PM_CTRL_PME_STATUS 0x8000  /* PME pin status */
361 #define PCI_PM_PPB_EXTENSIONS   6       /* PPB support extensions (??) */
362 #define  PCI_PM_PPB_B2_B3       0x40    /* Stop clock when in D3hot (??) */
363 #define  PCI_PM_BPCC_ENABLE     0x80    /* Bus power/clock control enable (??) */
364 #define PCI_PM_DATA_REGISTER    7       /* (??) */
365 #define PCI_PM_SIZEOF           8
366
367 /* AGP registers */
368
369 #define PCI_AGP_VERSION         2       /* BCD version number */
370 #define PCI_AGP_RFU             3       /* Rest of capability flags */
371 #define PCI_AGP_STATUS          4       /* Status register */
372 #define  PCI_AGP_STATUS_RQ_MASK 0xff000000      /* Maximum number of requests - 1 */
373 #define  PCI_AGP_STATUS_SBA     0x0200  /* Sideband addressing supported */
374 #define  PCI_AGP_STATUS_64BIT   0x0020  /* 64-bit addressing supported */
375 #define  PCI_AGP_STATUS_FW      0x0010  /* FW transfers supported */
376 #define  PCI_AGP_STATUS_RATE4   0x0004  /* 4x transfer rate supported */
377 #define  PCI_AGP_STATUS_RATE2   0x0002  /* 2x transfer rate supported */
378 #define  PCI_AGP_STATUS_RATE1   0x0001  /* 1x transfer rate supported */
379 #define PCI_AGP_COMMAND         8       /* Control register */
380 #define  PCI_AGP_COMMAND_RQ_MASK 0xff000000  /* Master: Maximum number of requests */
381 #define  PCI_AGP_COMMAND_SBA    0x0200  /* Sideband addressing enabled */
382 #define  PCI_AGP_COMMAND_AGP    0x0100  /* Allow processing of AGP transactions */
383 #define  PCI_AGP_COMMAND_64BIT  0x0020  /* Allow processing of 64-bit addresses */
384 #define  PCI_AGP_COMMAND_FW     0x0010  /* Force FW transfers */
385 #define  PCI_AGP_COMMAND_RATE4  0x0004  /* Use 4x rate */
386 #define  PCI_AGP_COMMAND_RATE2  0x0002  /* Use 4x rate */
387 #define  PCI_AGP_COMMAND_RATE1  0x0001  /* Use 4x rate */
388 #define PCI_AGP_SIZEOF          12
389
390 /* PCI-X registers */
391
392 #define  PCI_X_CMD_DPERR_E      0x0001  /* Data Parity Error Recovery Enable */
393 #define  PCI_X_CMD_ERO          0x0002  /* Enable Relaxed Ordering */
394 #define  PCI_X_CMD_MAX_READ     0x0000  /* Max Memory Read Byte Count */
395 #define  PCI_X_CMD_MAX_SPLIT    0x0030  /* Max Outstanding Split Transactions */
396 #define  PCI_X_CMD_VERSION(x)   (((x) >> 12) & 3) /* Version */
397
398
399 /* Slot Identification */
400
401 #define PCI_SID_ESR             2       /* Expansion Slot Register */
402 #define  PCI_SID_ESR_NSLOTS     0x1f    /* Number of expansion slots available */
403 #define  PCI_SID_ESR_FIC        0x20    /* First In Chassis Flag */
404 #define PCI_SID_CHASSIS_NR      3       /* Chassis Number */
405
406 /* Message Signalled Interrupts registers */
407
408 #define PCI_MSI_FLAGS           2       /* Various flags */
409 #define  PCI_MSI_FLAGS_64BIT    0x80    /* 64-bit addresses allowed */
410 #define  PCI_MSI_FLAGS_QSIZE    0x70    /* Message queue size configured */
411 #define  PCI_MSI_FLAGS_QMASK    0x0e    /* Maximum queue size available */
412 #define  PCI_MSI_FLAGS_ENABLE   0x01    /* MSI feature enabled */
413 #define  PCI_MSI_FLAGS_MASKBIT  0x0100  /* Per-vector masking capable */
414 #define PCI_MSI_RFU             3       /* Rest of capability flags */
415 #define PCI_MSI_ADDRESS_LO      4       /* Lower 32 bits */
416 #define PCI_MSI_ADDRESS_HI      8       /* Upper 32 bits (if PCI_MSI_FLAGS_64BIT set) */
417 #define PCI_MSI_DATA_32         8       /* 16 bits of data for 32-bit devices */
418 #define PCI_MSI_DATA_64         12      /* 16 bits of data for 64-bit devices */
419
420 #define PCI_MAX_PCI_DEVICES     32
421 #define PCI_MAX_PCI_FUNCTIONS   8
422
423 #define PCI_FIND_CAP_TTL 0x48
424 #define CAP_START_POS 0x40
425
426 /* Extended Capabilities (PCI-X 2.0 and Express) */
427 #define PCI_EXT_CAP_ID(header)          (header & 0x0000ffff)
428 #define PCI_EXT_CAP_VER(header)         ((header >> 16) & 0xf)
429 #define PCI_EXT_CAP_NEXT(header)        ((header >> 20) & 0xffc)
430
431 #define PCI_EXT_CAP_ID_ERR      0x01    /* Advanced Error Reporting */
432 #define PCI_EXT_CAP_ID_VC       0x02    /* Virtual Channel Capability */
433 #define PCI_EXT_CAP_ID_DSN      0x03    /* Device Serial Number */
434 #define PCI_EXT_CAP_ID_PWR      0x04    /* Power Budgeting */
435 #define PCI_EXT_CAP_ID_RCLD     0x05    /* Root Complex Link Declaration */
436 #define PCI_EXT_CAP_ID_RCILC    0x06    /* Root Complex Internal Link Control */
437 #define PCI_EXT_CAP_ID_RCEC     0x07    /* Root Complex Event Collector */
438 #define PCI_EXT_CAP_ID_MFVC     0x08    /* Multi-Function VC Capability */
439 #define PCI_EXT_CAP_ID_VC9      0x09    /* same as _VC */
440 #define PCI_EXT_CAP_ID_RCRB     0x0A    /* Root Complex RB? */
441 #define PCI_EXT_CAP_ID_VNDR     0x0B    /* Vendor-Specific */
442 #define PCI_EXT_CAP_ID_CAC      0x0C    /* Config Access - obsolete */
443 #define PCI_EXT_CAP_ID_ACS      0x0D    /* Access Control Services */
444 #define PCI_EXT_CAP_ID_ARI      0x0E    /* Alternate Routing ID */
445 #define PCI_EXT_CAP_ID_ATS      0x0F    /* Address Translation Services */
446 #define PCI_EXT_CAP_ID_SRIOV    0x10    /* Single Root I/O Virtualization */
447 #define PCI_EXT_CAP_ID_MRIOV    0x11    /* Multi Root I/O Virtualization */
448 #define PCI_EXT_CAP_ID_MCAST    0x12    /* Multicast */
449 #define PCI_EXT_CAP_ID_PRI      0x13    /* Page Request Interface */
450 #define PCI_EXT_CAP_ID_AMD_XXX  0x14    /* Reserved for AMD */
451 #define PCI_EXT_CAP_ID_REBAR    0x15    /* Resizable BAR */
452 #define PCI_EXT_CAP_ID_DPA      0x16    /* Dynamic Power Allocation */
453 #define PCI_EXT_CAP_ID_TPH      0x17    /* TPH Requester */
454 #define PCI_EXT_CAP_ID_LTR      0x18    /* Latency Tolerance Reporting */
455 #define PCI_EXT_CAP_ID_SECPCI   0x19    /* Secondary PCIe Capability */
456 #define PCI_EXT_CAP_ID_PMUX     0x1A    /* Protocol Multiplexing */
457 #define PCI_EXT_CAP_ID_PASID    0x1B    /* Process Address Space ID */
458 #define PCI_EXT_CAP_ID_DPC      0x1D    /* Downstream Port Containment */
459 #define PCI_EXT_CAP_ID_L1SS     0x1E    /* L1 PM Substates */
460 #define PCI_EXT_CAP_ID_PTM      0x1F    /* Precision Time Measurement */
461 #define PCI_EXT_CAP_ID_MAX      PCI_EXT_CAP_ID_PTM
462
463 /* Enhanced Allocation Registers */
464 #define PCI_EA_NUM_ENT          2       /* Number of Capability Entries */
465 #define  PCI_EA_NUM_ENT_MASK    0x3f    /* Num Entries Mask */
466 #define PCI_EA_FIRST_ENT        4       /* First EA Entry in List */
467 #define  PCI_EA_ES              0x00000007 /* Entry Size */
468 #define  PCI_EA_BEI             0x000000f0 /* BAR Equivalent Indicator */
469 /* 9-14 map to VF BARs 0-5 respectively */
470 #define  PCI_EA_BEI_VF_BAR0     9
471 #define  PCI_EA_BEI_VF_BAR5     14
472 /* Base, MaxOffset registers */
473 /* bit 0 is reserved */
474 #define  PCI_EA_IS_64           0x00000002      /* 64-bit field flag */
475 #define  PCI_EA_FIELD_MASK      0xfffffffc      /* For Base & Max Offset */
476
477 /* PCI Express capabilities */
478 #define PCI_EXP_FLAGS           2       /* Capabilities register */
479 #define  PCI_EXP_FLAGS_VERS     0x000f  /* Capability Version */
480 #define  PCI_EXP_FLAGS_TYPE     0x00f0  /* Device/Port type */
481 #define   PCI_EXP_TYPE_ROOT_PORT   0x4  /* Root Port */
482 #define   PCI_EXP_TYPE_DOWNSTREAM  0x6  /* Downstream Port */
483 #define   PCI_EXP_TYPE_PCIE_BRIDGE 0x8  /* PCI/PCI-X to PCIe Bridge */
484 #define PCI_EXP_DEVCAP          4       /* Device capabilities */
485 #define  PCI_EXP_DEVCAP_FLR     0x10000000 /* Function Level Reset */
486 #define PCI_EXP_DEVCTL          8       /* Device Control */
487 #define  PCI_EXP_DEVCTL_BCR_FLR 0x8000  /* Bridge Configuration Retry / FLR */
488 #define PCI_EXP_LNKCAP          12      /* Link Capabilities */
489 #define  PCI_EXP_LNKCAP_SLS     0x0000000f /* Supported Link Speeds */
490 #define  PCI_EXP_LNKCAP_SLS_2_5GB 0x00000001 /* LNKCAP2 SLS Vector bit 0 */
491 #define  PCI_EXP_LNKCAP_SLS_5_0GB 0x00000002 /* LNKCAP2 SLS Vector bit 1 */
492 #define  PCI_EXP_LNKCAP_SLS_8_0GB 0x00000003 /* LNKCAP2 SLS Vector bit 2 */
493 #define  PCI_EXP_LNKCAP_MLW     0x000003f0 /* Maximum Link Width */
494 #define  PCI_EXP_LNKCAP_DLLLARC 0x00100000 /* Data Link Layer Link Active Reporting Capable */
495 #define PCI_EXP_LNKCTL          16      /* Link Control */
496 #define  PCI_EXP_LNKCTL_RL      0x0020  /* Retrain Link */
497 #define PCI_EXP_LNKSTA          18      /* Link Status */
498 #define  PCI_EXP_LNKSTA_CLS     0x000f  /* Current Link Speed */
499 #define  PCI_EXP_LNKSTA_CLS_2_5GB 0x0001 /* Current Link Speed 2.5GT/s */
500 #define  PCI_EXP_LNKSTA_CLS_5_0GB 0x0002 /* Current Link Speed 5.0GT/s */
501 #define  PCI_EXP_LNKSTA_CLS_8_0GB 0x0003 /* Current Link Speed 8.0GT/s */
502 #define  PCI_EXP_LNKSTA_NLW     0x03f0  /* Negotiated Link Width */
503 #define  PCI_EXP_LNKSTA_NLW_SHIFT 4     /* start of NLW mask in link status */
504 #define  PCI_EXP_LNKSTA_LT      0x0800  /* Link Training */
505 #define  PCI_EXP_LNKSTA_DLLLA   0x2000  /* Data Link Layer Link Active */
506 #define  PCI_EXP_LNKSTA_LBMS    0x4000  /* Link Bandwidth Management Status */
507 #define PCI_EXP_SLTCAP          20      /* Slot Capabilities */
508 #define  PCI_EXP_SLTCAP_PSN     0xfff80000 /* Physical Slot Number */
509 #define PCI_EXP_RTCTL           28      /* Root Control */
510 #define  PCI_EXP_RTCTL_CRSSVE   0x0010  /* CRS Software Visibility Enable */
511 #define PCI_EXP_RTCAP           30      /* Root Capabilities */
512 #define  PCI_EXP_RTCAP_CRSVIS   0x0001  /* CRS Software Visibility capability */
513 #define PCI_EXP_DEVCAP2         36      /* Device Capabilities 2 */
514 #define  PCI_EXP_DEVCAP2_ARI    0x00000020 /* ARI Forwarding Supported */
515 #define PCI_EXP_DEVCTL2         40      /* Device Control 2 */
516 #define  PCI_EXP_DEVCTL2_ARI    0x0020 /* Alternative Routing-ID */
517 #define PCI_EXP_LNKCAP2         44      /* Link Capability 2 */
518 #define  PCI_EXP_LNKCAP2_SLS    0x000000fe /* Supported Link Speeds Vector */
519 #define PCI_EXP_LNKCTL2         48      /* Link Control 2 */
520 #define  PCI_EXP_LNKCTL2_TLS    0x000f  /* Target Link Speed */
521 #define  PCI_EXP_LNKCTL2_TLS_2_5GT 0x0001 /* Target Link Speed 2.5GT/s */
522 #define  PCI_EXP_LNKCTL2_TLS_5_0GT 0x0002 /* Target Link Speed 5.0GT/s */
523 #define  PCI_EXP_LNKCTL2_TLS_8_0GT 0x0003 /* Target Link Speed 8.0GT/s */
524
525 /* Single Root I/O Virtualization Registers */
526 #define PCI_SRIOV_CAP           0x04    /* SR-IOV Capabilities */
527 #define PCI_SRIOV_CTRL          0x08    /* SR-IOV Control */
528 #define  PCI_SRIOV_CTRL_VFE     0x01    /* VF Enable */
529 #define  PCI_SRIOV_CTRL_MSE     0x08    /* VF Memory Space Enable */
530 #define  PCI_SRIOV_CTRL_ARI     0x10    /* ARI Capable Hierarchy */
531 #define PCI_SRIOV_INITIAL_VF    0x0c    /* Initial VFs */
532 #define PCI_SRIOV_TOTAL_VF      0x0e    /* Total VFs */
533 #define PCI_SRIOV_NUM_VF        0x10    /* Number of VFs */
534 #define PCI_SRIOV_VF_OFFSET     0x14    /* First VF Offset */
535 #define PCI_SRIOV_VF_STRIDE     0x16    /* Following VF Stride */
536 #define PCI_SRIOV_VF_DID        0x1a    /* VF Device ID */
537
538 /* Include the ID list */
539
540 #include <pci_ids.h>
541
542 /*
543  * Config Address for PCI Configuration Mechanism #1
544  *
545  * See PCI Local Bus Specification, Revision 3.0,
546  * Section 3.2.2.3.2, Figure 3-2, p. 50.
547  */
548
549 #define PCI_CONF1_BUS_SHIFT     16 /* Bus number */
550 #define PCI_CONF1_DEV_SHIFT     11 /* Device number */
551 #define PCI_CONF1_FUNC_SHIFT    8  /* Function number */
552
553 #define PCI_CONF1_BUS_MASK      0xff
554 #define PCI_CONF1_DEV_MASK      0x1f
555 #define PCI_CONF1_FUNC_MASK     0x7
556 #define PCI_CONF1_REG_MASK      0xfc /* Limit aligned offset to a maximum of 256B */
557
558 #define PCI_CONF1_ENABLE        BIT(31)
559 #define PCI_CONF1_BUS(x)        (((x) & PCI_CONF1_BUS_MASK) << PCI_CONF1_BUS_SHIFT)
560 #define PCI_CONF1_DEV(x)        (((x) & PCI_CONF1_DEV_MASK) << PCI_CONF1_DEV_SHIFT)
561 #define PCI_CONF1_FUNC(x)       (((x) & PCI_CONF1_FUNC_MASK) << PCI_CONF1_FUNC_SHIFT)
562 #define PCI_CONF1_REG(x)        ((x) & PCI_CONF1_REG_MASK)
563
564 #define PCI_CONF1_ADDRESS(bus, dev, func, reg) \
565         (PCI_CONF1_ENABLE | \
566          PCI_CONF1_BUS(bus) | \
567          PCI_CONF1_DEV(dev) | \
568          PCI_CONF1_FUNC(func) | \
569          PCI_CONF1_REG(reg))
570
571 /*
572  * Extension of PCI Config Address for accessing extended PCIe registers
573  *
574  * No standardized specification, but used on lot of non-ECAM-compliant ARM SoCs
575  * or on AMD Barcelona and new CPUs. Reserved bits [27:24] of PCI Config Address
576  * are used for specifying additional 4 high bits of PCI Express register.
577  */
578
579 #define PCI_CONF1_EXT_REG_SHIFT 16
580 #define PCI_CONF1_EXT_REG_MASK  0xf00
581 #define PCI_CONF1_EXT_REG(x)    (((x) & PCI_CONF1_EXT_REG_MASK) << PCI_CONF1_EXT_REG_SHIFT)
582
583 #define PCI_CONF1_EXT_ADDRESS(bus, dev, func, reg) \
584         (PCI_CONF1_ADDRESS(bus, dev, func, reg) | \
585          PCI_CONF1_EXT_REG(reg))
586
587 /*
588  * Enhanced Configuration Access Mechanism (ECAM)
589  *
590  * See PCI Express Base Specification, Revision 5.0, Version 1.0,
591  * Section 7.2.2, Table 7-1, p. 677.
592  */
593 #define PCIE_ECAM_BUS_SHIFT     20 /* Bus number */
594 #define PCIE_ECAM_DEV_SHIFT     15 /* Device number */
595 #define PCIE_ECAM_FUNC_SHIFT    12 /* Function number */
596
597 #define PCIE_ECAM_BUS_MASK      0xff
598 #define PCIE_ECAM_DEV_MASK      0x1f
599 #define PCIE_ECAM_FUNC_MASK     0x7
600 #define PCIE_ECAM_REG_MASK      0xfff /* Limit offset to a maximum of 4K */
601
602 #define PCIE_ECAM_BUS(x)        (((x) & PCIE_ECAM_BUS_MASK) << PCIE_ECAM_BUS_SHIFT)
603 #define PCIE_ECAM_DEV(x)        (((x) & PCIE_ECAM_DEV_MASK) << PCIE_ECAM_DEV_SHIFT)
604 #define PCIE_ECAM_FUNC(x)       (((x) & PCIE_ECAM_FUNC_MASK) << PCIE_ECAM_FUNC_SHIFT)
605 #define PCIE_ECAM_REG(x)        ((x) & PCIE_ECAM_REG_MASK)
606
607 #define PCIE_ECAM_OFFSET(bus, dev, func, where) \
608         (PCIE_ECAM_BUS(bus) | \
609          PCIE_ECAM_DEV(dev) | \
610          PCIE_ECAM_FUNC(func) | \
611          PCIE_ECAM_REG(where))
612
613 #ifndef __ASSEMBLY__
614
615 #include <dm/pci.h>
616
617 #ifdef CONFIG_SYS_PCI_64BIT
618 typedef u64 pci_addr_t;
619 typedef u64 pci_size_t;
620 #else
621 typedef unsigned long pci_addr_t;
622 typedef unsigned long pci_size_t;
623 #endif
624
625 struct pci_region {
626         pci_addr_t bus_start;   /* Start on the bus */
627         phys_addr_t phys_start; /* Start in physical address space */
628         pci_size_t size;        /* Size */
629         unsigned long flags;    /* Resource flags */
630
631         pci_addr_t bus_lower;
632 };
633
634 #define PCI_REGION_MEM          0x00000000      /* PCI memory space */
635 #define PCI_REGION_IO           0x00000001      /* PCI IO space */
636 #define PCI_REGION_TYPE         0x00000001
637 #define PCI_REGION_PREFETCH     0x00000008      /* prefetchable PCI memory */
638
639 #define PCI_REGION_SYS_MEMORY   0x00000100      /* System memory */
640 #define PCI_REGION_RO           0x00000200      /* Read-only memory */
641
642 static inline void pci_set_region(struct pci_region *reg,
643                                       pci_addr_t bus_start,
644                                       phys_addr_t phys_start,
645                                       pci_size_t size,
646                                       unsigned long flags) {
647         reg->bus_start  = bus_start;
648         reg->phys_start = phys_start;
649         reg->size       = size;
650         reg->flags      = flags;
651 }
652
653 typedef int pci_dev_t;
654
655 #define PCI_BUS(d)              (((d) >> 16) & 0xff)
656
657 /*
658  * Please note the difference in DEVFN usage in U-Boot vs Linux. U-Boot
659  * uses DEVFN in bits 15-8 but Linux instead expects DEVFN in bits 7-0.
660  * Please see the Linux header include/uapi/linux/pci.h for more details.
661  * This is relevant for the following macros:
662  * PCI_DEV, PCI_FUNC, PCI_DEVFN
663  * The U-Boot macro PCI_DEV is equivalent to the Linux PCI_SLOT version with
664  * the remark from above (input is in bits 15-8 instead of 7-0.
665  */
666 #define PCI_DEV(d)              (((d) >> 11) & 0x1f)
667 #define PCI_FUNC(d)             (((d) >> 8) & 0x7)
668 #define PCI_DEVFN(d, f)         ((d) << 11 | (f) << 8)
669
670 #define PCI_MASK_BUS(bdf)       ((bdf) & 0xffff)
671 #define PCI_ADD_BUS(bus, devfn) (((bus) << 16) | (devfn))
672 #define PCI_BDF(b, d, f)        ((b) << 16 | PCI_DEVFN(d, f))
673 #define PCI_ANY_ID              (~0)
674
675 /* Convert from Linux format to U-Boot format */
676 #define PCI_TO_BDF(val)         ((val) << 8)
677
678 struct pci_device_id {
679         unsigned int vendor, device;    /* Vendor and device ID or PCI_ANY_ID */
680         unsigned int subvendor, subdevice; /* Subsystem ID's or PCI_ANY_ID */
681         unsigned int class, class_mask; /* (class,subclass,prog-if) triplet */
682         unsigned long driver_data;      /* Data private to the driver */
683 };
684
685 struct pci_controller;
686
687 struct pci_config_table {
688         unsigned int vendor, device;            /* Vendor and device ID or PCI_ANY_ID */
689         unsigned int class;                     /* Class ID, or  PCI_ANY_ID */
690         unsigned int bus;                       /* Bus number, or PCI_ANY_ID */
691         unsigned int dev;                       /* Device number, or PCI_ANY_ID */
692         unsigned int func;                      /* Function number, or PCI_ANY_ID */
693
694         void (*config_device)(struct pci_controller* hose, pci_dev_t dev,
695                               struct pci_config_table *);
696         unsigned long priv[3];
697 };
698
699 extern void pci_cfgfunc_do_nothing(struct pci_controller* hose, pci_dev_t dev,
700                                    struct pci_config_table *);
701 extern void pci_cfgfunc_config_device(struct pci_controller* hose, pci_dev_t dev,
702                                       struct pci_config_table *);
703
704 #define INDIRECT_TYPE_NO_PCIE_LINK      1
705
706 /**
707  * Structure of a PCI controller (host bridge)
708  *
709  * With driver model this is dev_get_uclass_priv(bus)
710  *
711  * @skip_auto_config_until_reloc: true to avoid auto-config until U-Boot has
712  *      relocated. Normally if PCI is used before relocation, this happens
713  *      before relocation also. Some platforms set up static configuration in
714  *      TPL/SPL to reduce code size and boot time, since these phases only know
715  *      about a small subset of PCI devices. This is normally false.
716  */
717 struct pci_controller {
718         struct udevice *bus;
719         struct udevice *ctlr;
720         bool skip_auto_config_until_reloc;
721
722         int first_busno;
723         int last_busno;
724
725         volatile unsigned int *cfg_addr;
726         volatile unsigned char *cfg_data;
727
728         int indirect_type;
729
730         /*
731          * TODO(sjg@chromium.org): With driver model we use struct
732          * pci_controller for both the controller and any bridge devices
733          * attached to it. But there is only one region list and it is in the
734          * top-level controller.
735          *
736          * This could be changed so that struct pci_controller is only used
737          * for PCI controllers and a separate UCLASS (or perhaps
738          * UCLASS_PCI_GENERIC) is used for bridges.
739          */
740         struct pci_region *regions;
741         int region_count;
742
743         struct pci_config_table *config_table;
744
745         void (*fixup_irq)(struct pci_controller *, pci_dev_t);
746
747         /* Used by auto config */
748         struct pci_region *pci_mem, *pci_io, *pci_prefetch;
749 };
750
751 #if defined(CONFIG_DM_PCI_COMPAT)
752 extern phys_addr_t pci_hose_bus_to_phys(struct pci_controller* hose,
753                                         pci_addr_t addr, unsigned long flags);
754 extern pci_addr_t pci_hose_phys_to_bus(struct pci_controller* hose,
755                                         phys_addr_t addr, unsigned long flags);
756
757 #define pci_phys_to_bus(dev, addr, flags) \
758         pci_hose_phys_to_bus(pci_bus_to_hose(PCI_BUS(dev)), (addr), (flags))
759 #define pci_bus_to_phys(dev, addr, flags) \
760         pci_hose_bus_to_phys(pci_bus_to_hose(PCI_BUS(dev)), (addr), (flags))
761
762 #define pci_virt_to_bus(dev, addr, flags) \
763         pci_hose_phys_to_bus(pci_bus_to_hose(PCI_BUS(dev)), \
764                              (virt_to_phys(addr)), (flags))
765 #define pci_bus_to_virt(dev, addr, flags, len, map_flags) \
766         map_physmem(pci_hose_bus_to_phys(pci_bus_to_hose(PCI_BUS(dev)), \
767                                          (addr), (flags)), \
768                     (len), (map_flags))
769
770 #define pci_phys_to_mem(dev, addr) \
771         pci_phys_to_bus((dev), (addr), PCI_REGION_MEM)
772 #define pci_mem_to_phys(dev, addr) \
773         pci_bus_to_phys((dev), (addr), PCI_REGION_MEM)
774 #define pci_phys_to_io(dev, addr)  pci_phys_to_bus((dev), (addr), PCI_REGION_IO)
775 #define pci_io_to_phys(dev, addr)  pci_bus_to_phys((dev), (addr), PCI_REGION_IO)
776
777 #define pci_virt_to_mem(dev, addr) \
778         pci_virt_to_bus((dev), (addr), PCI_REGION_MEM)
779 #define pci_mem_to_virt(dev, addr, len, map_flags) \
780         pci_bus_to_virt((dev), (addr), PCI_REGION_MEM, (len), (map_flags))
781 #define pci_virt_to_io(dev, addr) \
782         pci_virt_to_bus((dev), (addr), PCI_REGION_IO)
783 #define pci_io_to_virt(dev, addr, len, map_flags) \
784         pci_bus_to_virt((dev), (addr), PCI_REGION_IO, (len), (map_flags))
785
786 /* For driver model these are defined in macros in pci_compat.c */
787 extern int pci_hose_read_config_byte(struct pci_controller *hose,
788                                      pci_dev_t dev, int where, u8 *val);
789 extern int pci_hose_read_config_word(struct pci_controller *hose,
790                                      pci_dev_t dev, int where, u16 *val);
791 extern int pci_hose_read_config_dword(struct pci_controller *hose,
792                                       pci_dev_t dev, int where, u32 *val);
793 extern int pci_hose_write_config_byte(struct pci_controller *hose,
794                                       pci_dev_t dev, int where, u8 val);
795 extern int pci_hose_write_config_word(struct pci_controller *hose,
796                                       pci_dev_t dev, int where, u16 val);
797 extern int pci_hose_write_config_dword(struct pci_controller *hose,
798                                        pci_dev_t dev, int where, u32 val);
799 #endif
800
801 void pciauto_region_init(struct pci_region *res);
802 void pciauto_region_align(struct pci_region *res, pci_size_t size);
803 void pciauto_config_init(struct pci_controller *hose);
804
805 /**
806  * pciauto_region_allocate() - Allocate resources from a PCI resource region
807  *
808  * Allocates @size bytes from the PCI resource @res. If @supports_64bit is
809  * false, the result will be guaranteed to fit in 32 bits.
810  *
811  * @res:                PCI region to allocate from
812  * @size:               Amount of bytes to allocate
813  * @bar:                Returns the PCI bus address of the allocated resource
814  * @supports_64bit:     Whether to allow allocations above the 32-bit boundary
815  * @return 0 if successful, -1 on failure
816  */
817 int pciauto_region_allocate(struct pci_region *res, pci_size_t size,
818                             pci_addr_t *bar, bool supports_64bit);
819 int pci_skip_dev(struct pci_controller *hose, pci_dev_t dev);
820
821 #if defined(CONFIG_DM_PCI_COMPAT)
822 extern int pci_hose_read_config_byte_via_dword(struct pci_controller *hose,
823                                                pci_dev_t dev, int where, u8 *val);
824 extern int pci_hose_read_config_word_via_dword(struct pci_controller *hose,
825                                                pci_dev_t dev, int where, u16 *val);
826 extern int pci_hose_write_config_byte_via_dword(struct pci_controller *hose,
827                                                 pci_dev_t dev, int where, u8 val);
828 extern int pci_hose_write_config_word_via_dword(struct pci_controller *hose,
829                                                 pci_dev_t dev, int where, u16 val);
830
831 extern void *pci_map_bar(pci_dev_t pdev, int bar, int flags);
832 extern void pci_register_hose(struct pci_controller* hose);
833 extern struct pci_controller* pci_bus_to_hose(int bus);
834 extern struct pci_controller *find_hose_by_cfg_addr(void *cfg_addr);
835 extern struct pci_controller *pci_get_hose_head(void);
836
837 extern int pci_hose_scan(struct pci_controller *hose);
838 extern int pci_hose_scan_bus(struct pci_controller *hose, int bus);
839
840 extern void pciauto_setup_device(struct pci_controller *hose,
841                                  pci_dev_t dev, int bars_num,
842                                  struct pci_region *mem,
843                                  struct pci_region *prefetch,
844                                  struct pci_region *io);
845 extern void pciauto_prescan_setup_bridge(struct pci_controller *hose,
846                                  pci_dev_t dev, int sub_bus);
847 extern void pciauto_postscan_setup_bridge(struct pci_controller *hose,
848                                  pci_dev_t dev, int sub_bus);
849 extern int pciauto_config_device(struct pci_controller *hose, pci_dev_t dev);
850
851 extern pci_dev_t pci_find_device (unsigned int vendor, unsigned int device, int index);
852 extern pci_dev_t pci_find_devices (struct pci_device_id *ids, int index);
853 pci_dev_t pci_find_class(unsigned int find_class, int index);
854
855 extern int pci_hose_find_capability(struct pci_controller *hose, pci_dev_t dev,
856                                     int cap);
857 extern int pci_hose_find_cap_start(struct pci_controller *hose, pci_dev_t dev,
858                                    u8 hdr_type);
859 extern int pci_find_cap(struct pci_controller *hose, pci_dev_t dev, int pos,
860                         int cap);
861
862 int pci_find_next_ext_capability(struct pci_controller *hose,
863                                  pci_dev_t dev, int start, int cap);
864 int pci_hose_find_ext_capability(struct pci_controller *hose,
865                                  pci_dev_t dev, int cap);
866
867 #endif /* defined(CONFIG_DM_PCI_COMPAT) */
868
869 const char * pci_class_str(u8 class);
870 int pci_last_busno(void);
871
872 #ifdef CONFIG_MPC85xx
873 extern void pci_mpc85xx_init (struct pci_controller *hose);
874 #endif
875
876 /**
877  * pci_write_bar32() - Write the address of a BAR including control bits
878  *
879  * This writes a raw address (with control bits) to a bar. This can be used
880  * with devices which require hard-coded addresses, not part of the normal
881  * PCI enumeration process.
882  *
883  * This is only available if CONFIG_DM_PCI_COMPAT is enabled
884  *
885  * @hose:       PCI hose to use
886  * @dev:        PCI device to update
887  * @barnum:     BAR number (0-5)
888  * @addr:       BAR address with control bits
889  */
890 void pci_write_bar32(struct pci_controller *hose, pci_dev_t dev, int barnum,
891                      u32 addr);
892
893 /**
894  * pci_read_bar32() - read the address of a bar
895  *
896  * This is only available if CONFIG_DM_PCI_COMPAT is enabled
897  *
898  * @hose:       PCI hose to use
899  * @dev:        PCI device to inspect
900  * @barnum:     BAR number (0-5)
901  * @return address of the bar, masking out any control bits
902  * */
903 u32 pci_read_bar32(struct pci_controller *hose, pci_dev_t dev, int barnum);
904
905 /**
906  * pci_hose_find_devices() - Find devices by vendor/device ID
907  *
908  * This is only available if CONFIG_DM_PCI_COMPAT is enabled
909  *
910  * @hose:       PCI hose to search
911  * @busnum:     Bus number to search
912  * @ids:        PCI vendor/device IDs to look for, terminated by 0, 0 record
913  * @indexp:     Pointer to device index to find. To find the first matching
914  *              device, pass 0; to find the second, pass 1, etc. This
915  *              parameter is decremented for each non-matching device so
916  *              can be called repeatedly.
917  */
918 pci_dev_t pci_hose_find_devices(struct pci_controller *hose, int busnum,
919                                 struct pci_device_id *ids, int *indexp);
920
921 /* Access sizes for PCI reads and writes */
922 enum pci_size_t {
923         PCI_SIZE_8,
924         PCI_SIZE_16,
925         PCI_SIZE_32,
926 };
927
928 struct udevice;
929
930 /**
931  * struct pci_child_plat - information stored about each PCI device
932  *
933  * Every device on a PCI bus has this per-child data.
934  *
935  * It can be accessed using dev_get_parent_plat(dev) if dev->parent is a
936  * PCI bus (i.e. UCLASS_PCI)
937  *
938  * @devfn:      Encoded device and function index - see PCI_DEVFN()
939  * @vendor:     PCI vendor ID (see pci_ids.h)
940  * @device:     PCI device ID (see pci_ids.h)
941  * @class:      PCI class, 3 bytes: (base, sub, prog-if)
942  * @is_virtfn:  True for Virtual Function device
943  * @pfdev:      Handle to Physical Function device
944  * @virtid:     Virtual Function Index
945  */
946 struct pci_child_plat {
947         int devfn;
948         unsigned short vendor;
949         unsigned short device;
950         unsigned int class;
951
952         /* Variables for CONFIG_PCI_SRIOV */
953         bool is_virtfn;
954         struct udevice *pfdev;
955         int virtid;
956 };
957
958 /* PCI bus operations */
959 struct dm_pci_ops {
960         /**
961          * read_config() - Read a PCI configuration value
962          *
963          * PCI buses must support reading and writing configuration values
964          * so that the bus can be scanned and its devices configured.
965          *
966          * Normally PCI_BUS(@bdf) is the same as @dev_seq(bus), but not always.
967          * If bridges exist it is possible to use the top-level bus to
968          * access a sub-bus. In that case @bus will be the top-level bus
969          * and PCI_BUS(bdf) will be a different (higher) value
970          *
971          * @bus:        Bus to read from
972          * @bdf:        Bus, device and function to read
973          * @offset:     Byte offset within the device's configuration space
974          * @valuep:     Place to put the returned value
975          * @size:       Access size
976          * @return 0 if OK, -ve on error
977          */
978         int (*read_config)(const struct udevice *bus, pci_dev_t bdf,
979                            uint offset, ulong *valuep, enum pci_size_t size);
980         /**
981          * write_config() - Write a PCI configuration value
982          *
983          * @bus:        Bus to write to
984          * @bdf:        Bus, device and function to write
985          * @offset:     Byte offset within the device's configuration space
986          * @value:      Value to write
987          * @size:       Access size
988          * @return 0 if OK, -ve on error
989          */
990         int (*write_config)(struct udevice *bus, pci_dev_t bdf, uint offset,
991                             ulong value, enum pci_size_t size);
992 };
993
994 /* Get access to a PCI bus' operations */
995 #define pci_get_ops(dev)        ((struct dm_pci_ops *)(dev)->driver->ops)
996
997 /**
998  * dm_pci_get_bdf() - Get the BDF value for a device
999  *
1000  * @dev:        Device to check
1001  * @return bus/device/function value (see PCI_BDF())
1002  */
1003 pci_dev_t dm_pci_get_bdf(const struct udevice *dev);
1004
1005 /**
1006  * pci_bind_bus_devices() - scan a PCI bus and bind devices
1007  *
1008  * Scan a PCI bus looking for devices. Bind each one that is found. If
1009  * devices are already bound that match the scanned devices, just update the
1010  * child data so that the device can be used correctly (this happens when
1011  * the device tree describes devices we expect to see on the bus).
1012  *
1013  * Devices that are bound in this way will use a generic PCI driver which
1014  * does nothing. The device can still be accessed but will not provide any
1015  * driver interface.
1016  *
1017  * @bus:        Bus containing devices to bind
1018  * @return 0 if OK, -ve on error
1019  */
1020 int pci_bind_bus_devices(struct udevice *bus);
1021
1022 /**
1023  * pci_auto_config_devices() - configure bus devices ready for use
1024  *
1025  * This works through all devices on a bus by scanning the driver model
1026  * data structures (normally these have been set up by pci_bind_bus_devices()
1027  * earlier).
1028  *
1029  * Space is allocated for each PCI base address register (BAR) so that the
1030  * devices are mapped into memory and I/O space ready for use.
1031  *
1032  * @bus:        Bus containing devices to bind
1033  * @return 0 if OK, -ve on error
1034  */
1035 int pci_auto_config_devices(struct udevice *bus);
1036
1037 /**
1038  * dm_pci_bus_find_bdf() - Find a device given its PCI bus address
1039  *
1040  * @bdf:        PCI device address: bus, device and function -see PCI_BDF()
1041  * @devp:       Returns the device for this address, if found
1042  * @return 0 if OK, -ENODEV if not found
1043  */
1044 int dm_pci_bus_find_bdf(pci_dev_t bdf, struct udevice **devp);
1045
1046 /**
1047  * pci_bus_find_devfn() - Find a device on a bus
1048  *
1049  * @find_devfn:         PCI device address (device and function only)
1050  * @devp:       Returns the device for this address, if found
1051  * @return 0 if OK, -ENODEV if not found
1052  */
1053 int pci_bus_find_devfn(const struct udevice *bus, pci_dev_t find_devfn,
1054                        struct udevice **devp);
1055
1056 /**
1057  * pci_find_first_device() - return the first available PCI device
1058  *
1059  * This function and pci_find_first_device() allow iteration through all
1060  * available PCI devices on all buses. Assuming there are any, this will
1061  * return the first one.
1062  *
1063  * @devp:       Set to the first available device, or NULL if no more are left
1064  *              or we got an error
1065  * @return 0 if all is OK, -ve on error (e.g. a bus/bridge failed to probe)
1066  */
1067 int pci_find_first_device(struct udevice **devp);
1068
1069 /**
1070  * pci_find_next_device() - return the next available PCI device
1071  *
1072  * Finds the next available PCI device after the one supplied, or sets @devp
1073  * to NULL if there are no more.
1074  *
1075  * @devp:       On entry, the last device returned. Set to the next available
1076  *              device, or NULL if no more are left or we got an error
1077  * @return 0 if all is OK, -ve on error (e.g. a bus/bridge failed to probe)
1078  */
1079 int pci_find_next_device(struct udevice **devp);
1080
1081 /**
1082  * pci_get_ff() - Returns a mask for the given access size
1083  *
1084  * @size:       Access size
1085  * @return 0xff for PCI_SIZE_8, 0xffff for PCI_SIZE_16, 0xffffffff for
1086  * PCI_SIZE_32
1087  */
1088 int pci_get_ff(enum pci_size_t size);
1089
1090 /**
1091  * pci_bus_find_devices () - Find devices on a bus
1092  *
1093  * @bus:        Bus to search
1094  * @ids:        PCI vendor/device IDs to look for, terminated by 0, 0 record
1095  * @indexp:     Pointer to device index to find. To find the first matching
1096  *              device, pass 0; to find the second, pass 1, etc. This
1097  *              parameter is decremented for each non-matching device so
1098  *              can be called repeatedly.
1099  * @devp:       Returns matching device if found
1100  * @return 0 if found, -ENODEV if not
1101  */
1102 int pci_bus_find_devices(struct udevice *bus, const struct pci_device_id *ids,
1103                          int *indexp, struct udevice **devp);
1104
1105 /**
1106  * pci_find_device_id() - Find a device on any bus
1107  *
1108  * @ids:        PCI vendor/device IDs to look for, terminated by 0, 0 record
1109  * @index:      Index number of device to find, 0 for the first match, 1 for
1110  *              the second, etc.
1111  * @devp:       Returns matching device if found
1112  * @return 0 if found, -ENODEV if not
1113  */
1114 int pci_find_device_id(const struct pci_device_id *ids, int index,
1115                        struct udevice **devp);
1116
1117 /**
1118  * dm_pci_hose_probe_bus() - probe a subordinate bus, scanning it for devices
1119  *
1120  * This probes the given bus which causes it to be scanned for devices. The
1121  * devices will be bound but not probed.
1122  *
1123  * @hose specifies the PCI hose that will be used for the scan. This is
1124  * always a top-level bus with uclass UCLASS_PCI. The bus to scan is
1125  * in @bdf, and is a subordinate bus reachable from @hose.
1126  *
1127  * @hose:       PCI hose to scan
1128  * @bdf:        PCI bus address to scan (PCI_BUS(bdf) is the bus number)
1129  * @return 0 if OK, -ve on error
1130  */
1131 int dm_pci_hose_probe_bus(struct udevice *bus);
1132
1133 /**
1134  * pci_bus_read_config() - Read a configuration value from a device
1135  *
1136  * TODO(sjg@chromium.org): We should be able to pass just a device and have
1137  * it do the right thing. It would be good to have that function also.
1138  *
1139  * @bus:        Bus to read from
1140  * @bdf:        PCI device address: bus, device and function -see PCI_BDF()
1141  * @offset:     Register offset to read
1142  * @valuep:     Place to put the returned value
1143  * @size:       Access size
1144  * @return 0 if OK, -ve on error
1145  */
1146 int pci_bus_read_config(const struct udevice *bus, pci_dev_t bdf, int offset,
1147                         unsigned long *valuep, enum pci_size_t size);
1148
1149 /**
1150  * pci_bus_write_config() - Write a configuration value to a device
1151  *
1152  * @bus:        Bus to write from
1153  * @bdf:        PCI device address: bus, device and function -see PCI_BDF()
1154  * @offset:     Register offset to write
1155  * @value:      Value to write
1156  * @size:       Access size
1157  * @return 0 if OK, -ve on error
1158  */
1159 int pci_bus_write_config(struct udevice *bus, pci_dev_t bdf, int offset,
1160                          unsigned long value, enum pci_size_t size);
1161
1162 /**
1163  * pci_bus_clrset_config32() - Update a configuration value for a device
1164  *
1165  * The register at @offset is updated to (oldvalue & ~clr) | set.
1166  *
1167  * @bus:        Bus to access
1168  * @bdf:        PCI device address: bus, device and function -see PCI_BDF()
1169  * @offset:     Register offset to update
1170  * @clr:        Bits to clear
1171  * @set:        Bits to set
1172  * @return 0 if OK, -ve on error
1173  */
1174 int pci_bus_clrset_config32(struct udevice *bus, pci_dev_t bdf, int offset,
1175                             u32 clr, u32 set);
1176
1177 /**
1178  * Driver model PCI config access functions. Use these in preference to others
1179  * when you have a valid device
1180  */
1181 int dm_pci_read_config(const struct udevice *dev, int offset,
1182                        unsigned long *valuep, enum pci_size_t size);
1183
1184 int dm_pci_read_config8(const struct udevice *dev, int offset, u8 *valuep);
1185 int dm_pci_read_config16(const struct udevice *dev, int offset, u16 *valuep);
1186 int dm_pci_read_config32(const struct udevice *dev, int offset, u32 *valuep);
1187
1188 int dm_pci_write_config(struct udevice *dev, int offset, unsigned long value,
1189                         enum pci_size_t size);
1190
1191 int dm_pci_write_config8(struct udevice *dev, int offset, u8 value);
1192 int dm_pci_write_config16(struct udevice *dev, int offset, u16 value);
1193 int dm_pci_write_config32(struct udevice *dev, int offset, u32 value);
1194
1195 /**
1196  * These permit convenient read/modify/write on PCI configuration. The
1197  * register is updated to (oldvalue & ~clr) | set.
1198  */
1199 int dm_pci_clrset_config8(struct udevice *dev, int offset, u32 clr, u32 set);
1200 int dm_pci_clrset_config16(struct udevice *dev, int offset, u32 clr, u32 set);
1201 int dm_pci_clrset_config32(struct udevice *dev, int offset, u32 clr, u32 set);
1202
1203 /*
1204  * The following functions provide access to the above without needing the
1205  * size parameter. We are trying to encourage the use of the 8/16/32-style
1206  * functions, rather than byte/word/dword. But both are supported.
1207  */
1208 int pci_write_config32(pci_dev_t pcidev, int offset, u32 value);
1209 int pci_write_config16(pci_dev_t pcidev, int offset, u16 value);
1210 int pci_write_config8(pci_dev_t pcidev, int offset, u8 value);
1211 int pci_read_config32(pci_dev_t pcidev, int offset, u32 *valuep);
1212 int pci_read_config16(pci_dev_t pcidev, int offset, u16 *valuep);
1213 int pci_read_config8(pci_dev_t pcidev, int offset, u8 *valuep);
1214
1215 /**
1216  * pci_generic_mmap_write_config() - Generic helper for writing to
1217  * memory-mapped PCI configuration space.
1218  * @bus: Pointer to the PCI bus
1219  * @addr_f: Callback for calculating the config space address
1220  * @bdf: Identifies the PCI device to access
1221  * @offset: The offset into the device's configuration space
1222  * @value: The value to write
1223  * @size: Indicates the size of access to perform
1224  *
1225  * Write the value @value of size @size from offset @offset within the
1226  * configuration space of the device identified by the bus, device & function
1227  * numbers in @bdf on the PCI bus @bus. The callback function @addr_f is
1228  * responsible for calculating the CPU address of the respective configuration
1229  * space offset.
1230  *
1231  * Return: 0 on success, else -EINVAL
1232  */
1233 int pci_generic_mmap_write_config(
1234         const struct udevice *bus,
1235         int (*addr_f)(const struct udevice *bus, pci_dev_t bdf, uint offset,
1236                       void **addrp),
1237         pci_dev_t bdf,
1238         uint offset,
1239         ulong value,
1240         enum pci_size_t size);
1241
1242 /**
1243  * pci_generic_mmap_read_config() - Generic helper for reading from
1244  * memory-mapped PCI configuration space.
1245  * @bus: Pointer to the PCI bus
1246  * @addr_f: Callback for calculating the config space address
1247  * @bdf: Identifies the PCI device to access
1248  * @offset: The offset into the device's configuration space
1249  * @valuep: A pointer at which to store the read value
1250  * @size: Indicates the size of access to perform
1251  *
1252  * Read a value of size @size from offset @offset within the configuration
1253  * space of the device identified by the bus, device & function numbers in @bdf
1254  * on the PCI bus @bus. The callback function @addr_f is responsible for
1255  * calculating the CPU address of the respective configuration space offset.
1256  *
1257  * Return: 0 on success, else -EINVAL
1258  */
1259 int pci_generic_mmap_read_config(
1260         const struct udevice *bus,
1261         int (*addr_f)(const struct udevice *bus, pci_dev_t bdf, uint offset,
1262                       void **addrp),
1263         pci_dev_t bdf,
1264         uint offset,
1265         ulong *valuep,
1266         enum pci_size_t size);
1267
1268 #if defined(CONFIG_PCI_SRIOV)
1269 /**
1270  * pci_sriov_init() - Scan Virtual Function devices
1271  *
1272  * @pdev:       Physical Function udevice handle
1273  * @vf_en:      Number of Virtual Function devices to enable
1274  * @return 0 on success, -ve on error
1275  */
1276 int pci_sriov_init(struct udevice *pdev, int vf_en);
1277
1278 /**
1279  * pci_sriov_get_totalvfs() - Get total available Virtual Function devices
1280  *
1281  * @pdev:       Physical Function udevice handle
1282  * @return count on success, -ve on error
1283  */
1284 int pci_sriov_get_totalvfs(struct udevice *pdev);
1285 #endif
1286
1287 #ifdef CONFIG_DM_PCI_COMPAT
1288 /* Compatibility with old naming */
1289 static inline int pci_write_config_dword(pci_dev_t pcidev, int offset,
1290                                          u32 value)
1291 {
1292         return pci_write_config32(pcidev, offset, value);
1293 }
1294
1295 /* Compatibility with old naming */
1296 static inline int pci_write_config_word(pci_dev_t pcidev, int offset,
1297                                         u16 value)
1298 {
1299         return pci_write_config16(pcidev, offset, value);
1300 }
1301
1302 /* Compatibility with old naming */
1303 static inline int pci_write_config_byte(pci_dev_t pcidev, int offset,
1304                                         u8 value)
1305 {
1306         return pci_write_config8(pcidev, offset, value);
1307 }
1308
1309 /* Compatibility with old naming */
1310 static inline int pci_read_config_dword(pci_dev_t pcidev, int offset,
1311                                         u32 *valuep)
1312 {
1313         return pci_read_config32(pcidev, offset, valuep);
1314 }
1315
1316 /* Compatibility with old naming */
1317 static inline int pci_read_config_word(pci_dev_t pcidev, int offset,
1318                                        u16 *valuep)
1319 {
1320         return pci_read_config16(pcidev, offset, valuep);
1321 }
1322
1323 /* Compatibility with old naming */
1324 static inline int pci_read_config_byte(pci_dev_t pcidev, int offset,
1325                                        u8 *valuep)
1326 {
1327         return pci_read_config8(pcidev, offset, valuep);
1328 }
1329 #endif /* CONFIG_DM_PCI_COMPAT */
1330
1331 /**
1332  * dm_pciauto_config_device() - configure a device ready for use
1333  *
1334  * Space is allocated for each PCI base address register (BAR) so that the
1335  * devices are mapped into memory and I/O space ready for use.
1336  *
1337  * @dev:        Device to configure
1338  * @return 0 if OK, -ve on error
1339  */
1340 int dm_pciauto_config_device(struct udevice *dev);
1341
1342 /**
1343  * pci_conv_32_to_size() - convert a 32-bit read value to the given size
1344  *
1345  * Some PCI buses must always perform 32-bit reads. The data must then be
1346  * shifted and masked to reflect the required access size and offset. This
1347  * function performs this transformation.
1348  *
1349  * @value:      Value to transform (32-bit value read from @offset & ~3)
1350  * @offset:     Register offset that was read
1351  * @size:       Required size of the result
1352  * @return the value that would have been obtained if the read had been
1353  * performed at the given offset with the correct size
1354  */
1355 ulong pci_conv_32_to_size(ulong value, uint offset, enum pci_size_t size);
1356
1357 /**
1358  * pci_conv_size_to_32() - update a 32-bit value to prepare for a write
1359  *
1360  * Some PCI buses must always perform 32-bit writes. To emulate a smaller
1361  * write the old 32-bit data must be read, updated with the required new data
1362  * and written back as a 32-bit value. This function performs the
1363  * transformation from the old value to the new value.
1364  *
1365  * @value:      Value to transform (32-bit value read from @offset & ~3)
1366  * @offset:     Register offset that should be written
1367  * @size:       Required size of the write
1368  * @return the value that should be written as a 32-bit access to @offset & ~3.
1369  */
1370 ulong pci_conv_size_to_32(ulong old, ulong value, uint offset,
1371                           enum pci_size_t size);
1372
1373 /**
1374  * pci_get_controller() - obtain the controller to use for a bus
1375  *
1376  * @dev:        Device to check
1377  * @return pointer to the controller device for this bus
1378  */
1379 struct udevice *pci_get_controller(struct udevice *dev);
1380
1381 /**
1382  * pci_get_regions() - obtain pointers to all the region types
1383  *
1384  * @dev:        Device to check
1385  * @iop:        Returns a pointer to the I/O region, or NULL if none
1386  * @memp:       Returns a pointer to the memory region, or NULL if none
1387  * @prefp:      Returns a pointer to the pre-fetch region, or NULL if none
1388  * @return the number of non-NULL regions returned, normally 3
1389  */
1390 int pci_get_regions(struct udevice *dev, struct pci_region **iop,
1391                     struct pci_region **memp, struct pci_region **prefp);
1392 int
1393 pci_get_dma_regions(struct udevice *dev, struct pci_region *memp, int index);
1394 /**
1395  * dm_pci_write_bar32() - Write the address of a BAR
1396  *
1397  * This writes a raw address to a bar
1398  *
1399  * @dev:        PCI device to update
1400  * @barnum:     BAR number (0-5)
1401  * @addr:       BAR address
1402  */
1403 void dm_pci_write_bar32(struct udevice *dev, int barnum, u32 addr);
1404
1405 /**
1406  * dm_pci_read_bar32() - read a base address register from a device
1407  *
1408  * @dev:        Device to check
1409  * @barnum:     Bar number to read (numbered from 0)
1410  * @return: value of BAR
1411  */
1412 u32 dm_pci_read_bar32(const struct udevice *dev, int barnum);
1413
1414 /**
1415  * dm_pci_bus_to_phys() - convert a PCI bus address to a physical address
1416  *
1417  * @dev:        Device containing the PCI address
1418  * @addr:       PCI address to convert
1419  * @flags:      Flags for the region type (PCI_REGION_...)
1420  * @return physical address corresponding to that PCI bus address
1421  */
1422 phys_addr_t dm_pci_bus_to_phys(struct udevice *dev, pci_addr_t addr,
1423                                unsigned long flags);
1424
1425 /**
1426  * dm_pci_phys_to_bus() - convert a physical address to a PCI bus address
1427  *
1428  * @dev:        Device containing the bus address
1429  * @addr:       Physical address to convert
1430  * @flags:      Flags for the region type (PCI_REGION_...)
1431  * @return PCI bus address corresponding to that physical address
1432  */
1433 pci_addr_t dm_pci_phys_to_bus(struct udevice *dev, phys_addr_t addr,
1434                               unsigned long flags);
1435
1436 /**
1437  * dm_pci_map_bar() - get a virtual address associated with a BAR region
1438  *
1439  * Looks up a base address register and finds the physical memory address
1440  * that corresponds to it.
1441  * Can be used for 32b BARs 0-5 on type 0 functions and for 32b BARs 0-1 on
1442  * type 1 functions.
1443  * Can also be used on type 0 functions that support Enhanced Allocation for
1444  * 32b/64b BARs.  Note that duplicate BEI entries are not supported.
1445  *
1446  * @dev:        Device to check
1447  * @bar:        Bar register offset (PCI_BASE_ADDRESS_...)
1448  * @flags:      Flags for the region type (PCI_REGION_...)
1449  * @return: pointer to the virtual address to use or 0 on error
1450  */
1451 void *dm_pci_map_bar(struct udevice *dev, int bar, int flags);
1452
1453 /**
1454  * dm_pci_find_next_capability() - find a capability starting from an offset
1455  *
1456  * Tell if a device supports a given PCI capability. Returns the
1457  * address of the requested capability structure within the device's
1458  * PCI configuration space or 0 in case the device does not support it.
1459  *
1460  * Possible values for @cap:
1461  *
1462  *  %PCI_CAP_ID_MSI     Message Signalled Interrupts
1463  *  %PCI_CAP_ID_PCIX    PCI-X
1464  *  %PCI_CAP_ID_EXP     PCI Express
1465  *  %PCI_CAP_ID_MSIX    MSI-X
1466  *
1467  * See PCI_CAP_ID_xxx for the complete capability ID codes.
1468  *
1469  * @dev:        PCI device to query
1470  * @start:      offset to start from
1471  * @cap:        capability code
1472  * @return:     capability address or 0 if not supported
1473  */
1474 int dm_pci_find_next_capability(struct udevice *dev, u8 start, int cap);
1475
1476 /**
1477  * dm_pci_find_capability() - find a capability
1478  *
1479  * Tell if a device supports a given PCI capability. Returns the
1480  * address of the requested capability structure within the device's
1481  * PCI configuration space or 0 in case the device does not support it.
1482  *
1483  * Possible values for @cap:
1484  *
1485  *  %PCI_CAP_ID_MSI     Message Signalled Interrupts
1486  *  %PCI_CAP_ID_PCIX    PCI-X
1487  *  %PCI_CAP_ID_EXP     PCI Express
1488  *  %PCI_CAP_ID_MSIX    MSI-X
1489  *
1490  * See PCI_CAP_ID_xxx for the complete capability ID codes.
1491  *
1492  * @dev:        PCI device to query
1493  * @cap:        capability code
1494  * @return:     capability address or 0 if not supported
1495  */
1496 int dm_pci_find_capability(struct udevice *dev, int cap);
1497
1498 /**
1499  * dm_pci_find_next_ext_capability() - find an extended capability
1500  *                                     starting from an offset
1501  *
1502  * Tell if a device supports a given PCI express extended capability.
1503  * Returns the address of the requested extended capability structure
1504  * within the device's PCI configuration space or 0 in case the device
1505  * does not support it.
1506  *
1507  * Possible values for @cap:
1508  *
1509  *  %PCI_EXT_CAP_ID_ERR Advanced Error Reporting
1510  *  %PCI_EXT_CAP_ID_VC  Virtual Channel
1511  *  %PCI_EXT_CAP_ID_DSN Device Serial Number
1512  *  %PCI_EXT_CAP_ID_PWR Power Budgeting
1513  *
1514  * See PCI_EXT_CAP_ID_xxx for the complete extended capability ID codes.
1515  *
1516  * @dev:        PCI device to query
1517  * @start:      offset to start from
1518  * @cap:        extended capability code
1519  * @return:     extended capability address or 0 if not supported
1520  */
1521 int dm_pci_find_next_ext_capability(struct udevice *dev, int start, int cap);
1522
1523 /**
1524  * dm_pci_find_ext_capability() - find an extended capability
1525  *
1526  * Tell if a device supports a given PCI express extended capability.
1527  * Returns the address of the requested extended capability structure
1528  * within the device's PCI configuration space or 0 in case the device
1529  * does not support it.
1530  *
1531  * Possible values for @cap:
1532  *
1533  *  %PCI_EXT_CAP_ID_ERR Advanced Error Reporting
1534  *  %PCI_EXT_CAP_ID_VC  Virtual Channel
1535  *  %PCI_EXT_CAP_ID_DSN Device Serial Number
1536  *  %PCI_EXT_CAP_ID_PWR Power Budgeting
1537  *
1538  * See PCI_EXT_CAP_ID_xxx for the complete extended capability ID codes.
1539  *
1540  * @dev:        PCI device to query
1541  * @cap:        extended capability code
1542  * @return:     extended capability address or 0 if not supported
1543  */
1544 int dm_pci_find_ext_capability(struct udevice *dev, int cap);
1545
1546 /**
1547  * dm_pci_flr() - Perform FLR if the device suppoorts it
1548  *
1549  * @dev:        PCI device to reset
1550  * @return:     0 if OK, -ENOENT if FLR is not supported by dev
1551  */
1552 int dm_pci_flr(struct udevice *dev);
1553
1554 #define dm_pci_virt_to_bus(dev, addr, flags) \
1555         dm_pci_phys_to_bus(dev, (virt_to_phys(addr)), (flags))
1556 #define dm_pci_bus_to_virt(dev, addr, flags, len, map_flags) \
1557         map_physmem(dm_pci_bus_to_phys(dev, (addr), (flags)), \
1558                     (len), (map_flags))
1559
1560 #define dm_pci_phys_to_mem(dev, addr) \
1561         dm_pci_phys_to_bus((dev), (addr), PCI_REGION_MEM)
1562 #define dm_pci_mem_to_phys(dev, addr) \
1563         dm_pci_bus_to_phys((dev), (addr), PCI_REGION_MEM)
1564 #define dm_pci_phys_to_io(dev, addr) \
1565         dm_pci_phys_to_bus((dev), (addr), PCI_REGION_IO)
1566 #define dm_pci_io_to_phys(dev, addr) \
1567         dm_pci_bus_to_phys((dev), (addr), PCI_REGION_IO)
1568
1569 #define dm_pci_virt_to_mem(dev, addr) \
1570         dm_pci_virt_to_bus((dev), (addr), PCI_REGION_MEM)
1571 #define dm_pci_mem_to_virt(dev, addr, len, map_flags) \
1572         dm_pci_bus_to_virt((dev), (addr), PCI_REGION_MEM, (len), (map_flags))
1573 #define dm_pci_virt_to_io(dev, addr) \
1574         dm_pci_virt_to_bus((dev), (addr), PCI_REGION_IO)
1575 #define dm_pci_io_to_virt(dev, addr, len, map_flags) \
1576         dm_pci_bus_to_virt((dev), (addr), PCI_REGION_IO, (len), (map_flags))
1577
1578 /**
1579  * dm_pci_find_device() - find a device by vendor/device ID
1580  *
1581  * @vendor:     Vendor ID
1582  * @device:     Device ID
1583  * @index:      0 to find the first match, 1 for second, etc.
1584  * @devp:       Returns pointer to the device, if found
1585  * @return 0 if found, -ve on error
1586  */
1587 int dm_pci_find_device(unsigned int vendor, unsigned int device, int index,
1588                        struct udevice **devp);
1589
1590 /**
1591  * dm_pci_find_class() - find a device by class
1592  *
1593  * @find_class: 3-byte (24-bit) class value to find
1594  * @index:      0 to find the first match, 1 for second, etc.
1595  * @devp:       Returns pointer to the device, if found
1596  * @return 0 if found, -ve on error
1597  */
1598 int dm_pci_find_class(uint find_class, int index, struct udevice **devp);
1599
1600 /**
1601  * struct pci_emul_uc_priv - holds info about an emulator device
1602  *
1603  * There is always at most one emulator per client
1604  *
1605  * @client: Client device if any, else NULL
1606  */
1607 struct pci_emul_uc_priv {
1608         struct udevice *client;
1609 };
1610
1611 /**
1612  * struct dm_pci_emul_ops - PCI device emulator operations
1613  */
1614 struct dm_pci_emul_ops {
1615         /**
1616          * read_config() - Read a PCI configuration value
1617          *
1618          * @dev:        Emulated device to read from
1619          * @offset:     Byte offset within the device's configuration space
1620          * @valuep:     Place to put the returned value
1621          * @size:       Access size
1622          * @return 0 if OK, -ve on error
1623          */
1624         int (*read_config)(const struct udevice *dev, uint offset,
1625                            ulong *valuep, enum pci_size_t size);
1626         /**
1627          * write_config() - Write a PCI configuration value
1628          *
1629          * @dev:        Emulated device to write to
1630          * @offset:     Byte offset within the device's configuration space
1631          * @value:      Value to write
1632          * @size:       Access size
1633          * @return 0 if OK, -ve on error
1634          */
1635         int (*write_config)(struct udevice *dev, uint offset, ulong value,
1636                             enum pci_size_t size);
1637         /**
1638          * read_io() - Read a PCI I/O value
1639          *
1640          * @dev:        Emulated device to read from
1641          * @addr:       I/O address to read
1642          * @valuep:     Place to put the returned value
1643          * @size:       Access size
1644          * @return 0 if OK, -ENOENT if @addr is not mapped by this device,
1645          *              other -ve value on error
1646          */
1647         int (*read_io)(struct udevice *dev, unsigned int addr, ulong *valuep,
1648                        enum pci_size_t size);
1649         /**
1650          * write_io() - Write a PCI I/O value
1651          *
1652          * @dev:        Emulated device to write from
1653          * @addr:       I/O address to write
1654          * @value:      Value to write
1655          * @size:       Access size
1656          * @return 0 if OK, -ENOENT if @addr is not mapped by this device,
1657          *              other -ve value on error
1658          */
1659         int (*write_io)(struct udevice *dev, unsigned int addr,
1660                         ulong value, enum pci_size_t size);
1661         /**
1662          * map_physmem() - Map a device into sandbox memory
1663          *
1664          * @dev:        Emulated device to map
1665          * @addr:       Memory address, normally corresponding to a PCI BAR.
1666          *              The device should have been configured to have a BAR
1667          *              at this address.
1668          * @lenp:       On entry, the size of the area to map, On exit it is
1669          *              updated to the size actually mapped, which may be less
1670          *              if the device has less space
1671          * @ptrp:       Returns a pointer to the mapped address. The device's
1672          *              space can be accessed as @lenp bytes starting here
1673          * @return 0 if OK, -ENOENT if @addr is not mapped by this device,
1674          *              other -ve value on error
1675          */
1676         int (*map_physmem)(struct udevice *dev, phys_addr_t addr,
1677                            unsigned long *lenp, void **ptrp);
1678         /**
1679          * unmap_physmem() - undo a memory mapping
1680          *
1681          * This must be called after map_physmem() to undo the mapping.
1682          * Some devices can use this to check what has been written into
1683          * their mapped memory and perform an operations they require on it.
1684          * In this way, map/unmap can be used as a sort of handshake between
1685          * the emulated device and its users.
1686          *
1687          * @dev:        Emuated device to unmap
1688          * @vaddr:      Mapped memory address, as passed to map_physmem()
1689          * @len:        Size of area mapped, as returned by map_physmem()
1690          * @return 0 if OK, -ve on error
1691          */
1692         int (*unmap_physmem)(struct udevice *dev, const void *vaddr,
1693                              unsigned long len);
1694 };
1695
1696 /* Get access to a PCI device emulator's operations */
1697 #define pci_get_emul_ops(dev)   ((struct dm_pci_emul_ops *)(dev)->driver->ops)
1698
1699 /**
1700  * sandbox_pci_get_emul() - Get the emulation device for a PCI device
1701  *
1702  * Searches for a suitable emulator for the given PCI bus device
1703  *
1704  * @bus:        PCI bus to search
1705  * @find_devfn: PCI device and function address (PCI_DEVFN())
1706  * @containerp: Returns container device if found
1707  * @emulp:      Returns emulated device if found
1708  * @return 0 if found, -ENODEV if not found
1709  */
1710 int sandbox_pci_get_emul(const struct udevice *bus, pci_dev_t find_devfn,
1711                          struct udevice **containerp, struct udevice **emulp);
1712
1713 /**
1714  * sandbox_pci_get_client() - Find the client for an emulation device
1715  *
1716  * @emul:       Emulation device to check
1717  * @devp:       Returns the client device emulated by this device
1718  * @return 0 if OK, -ENOENT if the device has no client yet
1719  */
1720 int sandbox_pci_get_client(struct udevice *emul, struct udevice **devp);
1721
1722 /**
1723  * board_pci_fixup_dev() - Board callback for PCI device fixups
1724  *
1725  * @bus:        PCI bus
1726  * @dev:        PCI device
1727  */
1728 extern void board_pci_fixup_dev(struct udevice *bus, struct udevice *dev);
1729
1730 /**
1731  * PCI_DEVICE - macro used to describe a specific pci device
1732  * @vend: the 16 bit PCI Vendor ID
1733  * @dev: the 16 bit PCI Device ID
1734  *
1735  * This macro is used to create a struct pci_device_id that matches a
1736  * specific device.  The subvendor and subdevice fields will be set to
1737  * PCI_ANY_ID.
1738  */
1739 #define PCI_DEVICE(vend, dev) \
1740         .vendor = (vend), .device = (dev), \
1741         .subvendor = PCI_ANY_ID, .subdevice = PCI_ANY_ID
1742
1743 /**
1744  * PCI_DEVICE_SUB - macro used to describe a specific pci device with subsystem
1745  * @vend: the 16 bit PCI Vendor ID
1746  * @dev: the 16 bit PCI Device ID
1747  * @subvend: the 16 bit PCI Subvendor ID
1748  * @subdev: the 16 bit PCI Subdevice ID
1749  *
1750  * This macro is used to create a struct pci_device_id that matches a
1751  * specific device with subsystem information.
1752  */
1753 #define PCI_DEVICE_SUB(vend, dev, subvend, subdev) \
1754         .vendor = (vend), .device = (dev), \
1755         .subvendor = (subvend), .subdevice = (subdev)
1756
1757 /**
1758  * PCI_DEVICE_CLASS - macro used to describe a specific pci device class
1759  * @dev_class: the class, subclass, prog-if triple for this device
1760  * @dev_class_mask: the class mask for this device
1761  *
1762  * This macro is used to create a struct pci_device_id that matches a
1763  * specific PCI class.  The vendor, device, subvendor, and subdevice
1764  * fields will be set to PCI_ANY_ID.
1765  */
1766 #define PCI_DEVICE_CLASS(dev_class, dev_class_mask) \
1767         .class = (dev_class), .class_mask = (dev_class_mask), \
1768         .vendor = PCI_ANY_ID, .device = PCI_ANY_ID, \
1769         .subvendor = PCI_ANY_ID, .subdevice = PCI_ANY_ID
1770
1771 /**
1772  * PCI_VDEVICE - macro used to describe a specific pci device in short form
1773  * @vend: the vendor name
1774  * @dev: the 16 bit PCI Device ID
1775  *
1776  * This macro is used to create a struct pci_device_id that matches a
1777  * specific PCI device.  The subvendor, and subdevice fields will be set
1778  * to PCI_ANY_ID. The macro allows the next field to follow as the device
1779  * private data.
1780  */
1781
1782 #define PCI_VDEVICE(vend, dev) \
1783         .vendor = PCI_VENDOR_ID_##vend, .device = (dev), \
1784         .subvendor = PCI_ANY_ID, .subdevice = PCI_ANY_ID, 0, 0
1785
1786 /**
1787  * struct pci_driver_entry - Matches a driver to its pci_device_id list
1788  * @driver: Driver to use
1789  * @match: List of match records for this driver, terminated by {}
1790  */
1791 struct pci_driver_entry {
1792         struct driver *driver;
1793         const struct pci_device_id *match;
1794 };
1795
1796 #define U_BOOT_PCI_DEVICE(__name, __match)                              \
1797         ll_entry_declare(struct pci_driver_entry, __name, pci_driver_entry) = {\
1798                 .driver = llsym(struct driver, __name, driver), \
1799                 .match = __match, \
1800                 }
1801
1802 #endif /* __ASSEMBLY__ */
1803 #endif /* _PCI_H */