include/opcode/aarch64.h

   1 /* AArch64 assembler/disassembler support.
   2
   3    Copyright (C) 2009-2015 Free Software Foundation, Inc.
   4    Contributed by ARM Ltd.
   5
   6    This file is part of GNU Binutils.
   7
   8    This program is free software; you can redistribute it and/or modify
   9    it under the terms of the GNU General Public License as published by
  10    the Free Software Foundation; either version 3 of the license, or
  11    (at your option) any later version.
  12
  13    This program is distributed in the hope that it will be useful,
  14    but WITHOUT ANY WARRANTY; without even the implied warranty of
  15    MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16    GNU General Public License for more details.
  17
  18    You should have received a copy of the GNU General Public License
  19    along with this program; see the file COPYING3. If not,
  20    see <http://www.gnu.org/licenses/>.  */
  21
  22 #ifndef OPCODE_AARCH64_H
  23 #define OPCODE_AARCH64_H
  24
  25 #include "bfd.h"
  26 #include "bfd_stdint.h"
  27 #include <assert.h>
  28 #include <stdlib.h>
  29
  30 #ifdef __cplusplus
  31 extern "C" {
  32 #endif
  33
  34 /* The offset for pc-relative addressing is currently defined to be 0.  */
  35 #define AARCH64_PCREL_OFFSET            0
  36
  37 typedef uint32_t aarch64_insn;
  38
  39 /* The following bitmasks control CPU features.  */
  40 #define AARCH64_FEATURE_V8      0x00000001      /* All processors.  */
  41 #define AARCH64_FEATURE_V8_2    0x00000020      /* ARMv8.2 processors.  */
  42 #define AARCH64_FEATURE_CRYPTO  0x00010000      /* Crypto instructions.  */
  43 #define AARCH64_FEATURE_FP      0x00020000      /* FP instructions.  */
  44 #define AARCH64_FEATURE_SIMD    0x00040000      /* SIMD instructions.  */
  45 #define AARCH64_FEATURE_CRC     0x00080000      /* CRC instructions.  */
  46 #define AARCH64_FEATURE_LSE     0x00100000      /* LSE instructions.  */
  47 #define AARCH64_FEATURE_PAN     0x00200000      /* PAN instructions.  */
  48 #define AARCH64_FEATURE_LOR     0x00400000      /* LOR instructions.  */
  49 #define AARCH64_FEATURE_RDMA    0x00800000      /* v8.1 SIMD instructions.  */
  50
  51 /* Architectures are the sum of the base and extensions.  */
  52 #define AARCH64_ARCH_V8         AARCH64_FEATURE (AARCH64_FEATURE_V8, \
  53                                                  AARCH64_FEATURE_FP  \
  54                                                  | AARCH64_FEATURE_SIMD)
  55 #define AARCH64_ARCH_V8_1       AARCH64_FEATURE (AARCH64_FEATURE_V8, \
  56                                                  AARCH64_FEATURE_FP  \
  57                                                  | AARCH64_FEATURE_SIMD \
  58                                                  | AARCH64_FEATURE_LSE  \
  59                                                  | AARCH64_FEATURE_PAN  \
  60                                                  | AARCH64_FEATURE_LOR  \
  61                                                  | AARCH64_FEATURE_RDMA)
  62 #define AARCH64_ARCH_V8_2       AARCH64_FEATURE (AARCH64_FEATURE_V8,    \
  63                                                  AARCH64_FEATURE_V8_2   \
  64                                                  | AARCH64_FEATURE_FP   \
  65                                                  | AARCH64_FEATURE_SIMD \
  66                                                  | AARCH64_FEATURE_LSE  \
  67                                                  | AARCH64_FEATURE_PAN  \
  68                                                  | AARCH64_FEATURE_LOR  \
  69                                                  | AARCH64_FEATURE_RDMA)
  70
  71 #define AARCH64_ARCH_NONE       AARCH64_FEATURE (0, 0)
  72 #define AARCH64_ANY             AARCH64_FEATURE (-1, 0) /* Any basic core.  */
  73
  74 /* CPU-specific features.  */
  75 typedef unsigned long aarch64_feature_set;
  76
  77 #define AARCH64_CPU_HAS_FEATURE(CPU,FEAT)       \
  78   (((CPU) & (FEAT)) != 0)
  79
  80 #define AARCH64_MERGE_FEATURE_SETS(TARG,F1,F2)  \
  81   do                                            \
  82     {                                           \
  83       (TARG) = (F1) | (F2);                     \
  84     }                                           \
  85   while (0)
  86
  87 #define AARCH64_CLEAR_FEATURE(TARG,F1,F2)       \
  88   do                                            \
  89     {                                           \
  90       (TARG) = (F1) &~ (F2);                    \
  91     }                                           \
  92   while (0)
  93
  94 #define AARCH64_FEATURE(core,coproc) ((core) | (coproc))
  95
  96 #define AARCH64_OPCODE_HAS_FEATURE(OPC,FEAT)    \
  97   (((OPC) & (FEAT)) != 0)
  98
  99 enum aarch64_operand_class
 100 {
 101   AARCH64_OPND_CLASS_NIL,
 102   AARCH64_OPND_CLASS_INT_REG,
 103   AARCH64_OPND_CLASS_MODIFIED_REG,
 104   AARCH64_OPND_CLASS_FP_REG,
 105   AARCH64_OPND_CLASS_SIMD_REG,
 106   AARCH64_OPND_CLASS_SIMD_ELEMENT,
 107   AARCH64_OPND_CLASS_SISD_REG,
 108   AARCH64_OPND_CLASS_SIMD_REGLIST,
 109   AARCH64_OPND_CLASS_CP_REG,
 110   AARCH64_OPND_CLASS_ADDRESS,
 111   AARCH64_OPND_CLASS_IMMEDIATE,
 112   AARCH64_OPND_CLASS_SYSTEM,
 113   AARCH64_OPND_CLASS_COND,
 114 };
 115
 116 /* Operand code that helps both parsing and coding.
 117    Keep AARCH64_OPERANDS synced.  */
 118
 119 enum aarch64_opnd
 120 {
 121   AARCH64_OPND_NIL,     /* no operand---MUST BE FIRST!*/
 122
 123   AARCH64_OPND_Rd,      /* Integer register as destination.  */
 124   AARCH64_OPND_Rn,      /* Integer register as source.  */
 125   AARCH64_OPND_Rm,      /* Integer register as source.  */
 126   AARCH64_OPND_Rt,      /* Integer register used in ld/st instructions.  */
 127   AARCH64_OPND_Rt2,     /* Integer register used in ld/st pair instructions.  */
 128   AARCH64_OPND_Rs,      /* Integer register used in ld/st exclusive.  */
 129   AARCH64_OPND_Ra,      /* Integer register used in ddp_3src instructions.  */
 130   AARCH64_OPND_Rt_SYS,  /* Integer register used in system instructions.  */
 131
 132   AARCH64_OPND_Rd_SP,   /* Integer Rd or SP.  */
 133   AARCH64_OPND_Rn_SP,   /* Integer Rn or SP.  */
 134   AARCH64_OPND_PAIRREG, /* Paired register operand.  */
 135   AARCH64_OPND_Rm_EXT,  /* Integer Rm extended.  */
 136   AARCH64_OPND_Rm_SFT,  /* Integer Rm shifted.  */
 137
 138   AARCH64_OPND_Fd,      /* Floating-point Fd.  */
 139   AARCH64_OPND_Fn,      /* Floating-point Fn.  */
 140   AARCH64_OPND_Fm,      /* Floating-point Fm.  */
 141   AARCH64_OPND_Fa,      /* Floating-point Fa.  */
 142   AARCH64_OPND_Ft,      /* Floating-point Ft.  */
 143   AARCH64_OPND_Ft2,     /* Floating-point Ft2.  */
 144
 145   AARCH64_OPND_Sd,      /* AdvSIMD Scalar Sd.  */
 146   AARCH64_OPND_Sn,      /* AdvSIMD Scalar Sn.  */
 147   AARCH64_OPND_Sm,      /* AdvSIMD Scalar Sm.  */
 148
 149   AARCH64_OPND_Vd,      /* AdvSIMD Vector Vd.  */
 150   AARCH64_OPND_Vn,      /* AdvSIMD Vector Vn.  */
 151   AARCH64_OPND_Vm,      /* AdvSIMD Vector Vm.  */
 152   AARCH64_OPND_VdD1,    /* AdvSIMD <Vd>.D[1]; for FMOV only.  */
 153   AARCH64_OPND_VnD1,    /* AdvSIMD <Vn>.D[1]; for FMOV only.  */
 154   AARCH64_OPND_Ed,      /* AdvSIMD Vector Element Vd.  */
 155   AARCH64_OPND_En,      /* AdvSIMD Vector Element Vn.  */
 156   AARCH64_OPND_Em,      /* AdvSIMD Vector Element Vm.  */
 157   AARCH64_OPND_LVn,     /* AdvSIMD Vector register list used in e.g. TBL.  */
 158   AARCH64_OPND_LVt,     /* AdvSIMD Vector register list used in ld/st.  */
 159   AARCH64_OPND_LVt_AL,  /* AdvSIMD Vector register list for loading single
 160                            structure to all lanes.  */
 161   AARCH64_OPND_LEt,     /* AdvSIMD Vector Element list.  */
 162
 163   AARCH64_OPND_Cn,      /* Co-processor register in CRn field.  */
 164   AARCH64_OPND_Cm,      /* Co-processor register in CRm field.  */
 165
 166   AARCH64_OPND_IDX,     /* AdvSIMD EXT index operand.  */
 167   AARCH64_OPND_IMM_VLSL,/* Immediate for shifting vector registers left.  */
 168   AARCH64_OPND_IMM_VLSR,/* Immediate for shifting vector registers right.  */
 169   AARCH64_OPND_SIMD_IMM,/* AdvSIMD modified immediate without shift.  */
 170   AARCH64_OPND_SIMD_IMM_SFT,    /* AdvSIMD modified immediate with shift.  */
 171   AARCH64_OPND_SIMD_FPIMM,/* AdvSIMD 8-bit fp immediate.  */
 172   AARCH64_OPND_SHLL_IMM,/* Immediate shift for AdvSIMD SHLL instruction
 173                            (no encoding).  */
 174   AARCH64_OPND_IMM0,    /* Immediate for #0.  */
 175   AARCH64_OPND_FPIMM0,  /* Immediate for #0.0.  */
 176   AARCH64_OPND_FPIMM,   /* Floating-point Immediate.  */
 177   AARCH64_OPND_IMMR,    /* Immediate #<immr> in e.g. BFM.  */
 178   AARCH64_OPND_IMMS,    /* Immediate #<imms> in e.g. BFM.  */
 179   AARCH64_OPND_WIDTH,   /* Immediate #<width> in e.g. BFI.  */
 180   AARCH64_OPND_IMM,     /* Immediate.  */
 181   AARCH64_OPND_UIMM3_OP1,/* Unsigned 3-bit immediate in the op1 field.  */
 182   AARCH64_OPND_UIMM3_OP2,/* Unsigned 3-bit immediate in the op2 field.  */
 183   AARCH64_OPND_UIMM4,   /* Unsigned 4-bit immediate in the CRm field.  */
 184   AARCH64_OPND_UIMM7,   /* Unsigned 7-bit immediate in the CRm:op2 fields.  */
 185   AARCH64_OPND_BIT_NUM, /* Immediate.  */
 186   AARCH64_OPND_EXCEPTION,/* imm16 operand in exception instructions.  */
 187   AARCH64_OPND_CCMP_IMM,/* Immediate in conditional compare instructions.  */
 188   AARCH64_OPND_NZCV,    /* Flag bit specifier giving an alternative value for
 189                            each condition flag.  */
 190
 191   AARCH64_OPND_LIMM,    /* Logical Immediate.  */
 192   AARCH64_OPND_AIMM,    /* Arithmetic immediate.  */
 193   AARCH64_OPND_HALF,    /* #<imm16>{, LSL #<shift>} operand in move wide.  */
 194   AARCH64_OPND_FBITS,   /* FP #<fbits> operand in e.g. SCVTF */
 195   AARCH64_OPND_IMM_MOV, /* Immediate operand for the MOV alias.  */
 196
 197   AARCH64_OPND_COND,    /* Standard condition as the last operand.  */
 198   AARCH64_OPND_COND1,   /* Same as the above, but excluding AL and NV.  */
 199
 200   AARCH64_OPND_ADDR_ADRP,       /* Memory address for ADRP */
 201   AARCH64_OPND_ADDR_PCREL14,    /* 14-bit PC-relative address for e.g. TBZ.  */
 202   AARCH64_OPND_ADDR_PCREL19,    /* 19-bit PC-relative address for e.g. LDR.  */
 203   AARCH64_OPND_ADDR_PCREL21,    /* 21-bit PC-relative address for e.g. ADR.  */
 204   AARCH64_OPND_ADDR_PCREL26,    /* 26-bit PC-relative address for e.g. BL.  */
 205
 206   AARCH64_OPND_ADDR_SIMPLE,     /* Address of ld/st exclusive.  */
 207   AARCH64_OPND_ADDR_REGOFF,     /* Address of register offset.  */
 208   AARCH64_OPND_ADDR_SIMM7,      /* Address of signed 7-bit immediate.  */
 209   AARCH64_OPND_ADDR_SIMM9,      /* Address of signed 9-bit immediate.  */
 210   AARCH64_OPND_ADDR_SIMM9_2,    /* Same as the above, but the immediate is
 211                                    negative or unaligned and there is
 212                                    no writeback allowed.  This operand code
 213                                    is only used to support the programmer-
 214                                    friendly feature of using LDR/STR as the
 215                                    the mnemonic name for LDUR/STUR instructions
 216                                    wherever there is no ambiguity.  */
 217   AARCH64_OPND_ADDR_UIMM12,     /* Address of unsigned 12-bit immediate.  */
 218   AARCH64_OPND_SIMD_ADDR_SIMPLE,/* Address of ld/st multiple structures.  */
 219   AARCH64_OPND_SIMD_ADDR_POST,  /* Address of ld/st multiple post-indexed.  */
 220
 221   AARCH64_OPND_SYSREG,          /* System register operand.  */
 222   AARCH64_OPND_PSTATEFIELD,     /* PSTATE field name operand.  */
 223   AARCH64_OPND_SYSREG_AT,       /* System register <at_op> operand.  */
 224   AARCH64_OPND_SYSREG_DC,       /* System register <dc_op> operand.  */
 225   AARCH64_OPND_SYSREG_IC,       /* System register <ic_op> operand.  */
 226   AARCH64_OPND_SYSREG_TLBI,     /* System register <tlbi_op> operand.  */
 227   AARCH64_OPND_BARRIER,         /* Barrier operand.  */
 228   AARCH64_OPND_BARRIER_ISB,     /* Barrier operand for ISB.  */
 229   AARCH64_OPND_PRFOP,           /* Prefetch operation.  */
 230 };
 231
 232 /* Qualifier constrains an operand.  It either specifies a variant of an
 233    operand type or limits values available to an operand type.
 234
 235    N.B. Order is important; keep aarch64_opnd_qualifiers synced.  */
 236
 237 enum aarch64_opnd_qualifier
 238 {
 239   /* Indicating no further qualification on an operand.  */
 240   AARCH64_OPND_QLF_NIL,
 241
 242   /* Qualifying an operand which is a general purpose (integer) register;
 243      indicating the operand data size or a specific register.  */
 244   AARCH64_OPND_QLF_W,   /* Wn, WZR or WSP.  */
 245   AARCH64_OPND_QLF_X,   /* Xn, XZR or XSP.  */
 246   AARCH64_OPND_QLF_WSP, /* WSP.  */
 247   AARCH64_OPND_QLF_SP,  /* SP.  */
 248
 249   /* Qualifying an operand which is a floating-point register, a SIMD
 250      vector element or a SIMD vector element list; indicating operand data
 251      size or the size of each SIMD vector element in the case of a SIMD
 252      vector element list.
 253      These qualifiers are also used to qualify an address operand to
 254      indicate the size of data element a load/store instruction is
 255      accessing.
 256      They are also used for the immediate shift operand in e.g. SSHR.  Such
 257      a use is only for the ease of operand encoding/decoding and qualifier
 258      sequence matching; such a use should not be applied widely; use the value
 259      constraint qualifiers for immediate operands wherever possible.  */
 260   AARCH64_OPND_QLF_S_B,
 261   AARCH64_OPND_QLF_S_H,
 262   AARCH64_OPND_QLF_S_S,
 263   AARCH64_OPND_QLF_S_D,
 264   AARCH64_OPND_QLF_S_Q,
 265
 266   /* Qualifying an operand which is a SIMD vector register or a SIMD vector
 267      register list; indicating register shape.
 268      They are also used for the immediate shift operand in e.g. SSHR.  Such
 269      a use is only for the ease of operand encoding/decoding and qualifier
 270      sequence matching; such a use should not be applied widely; use the value
 271      constraint qualifiers for immediate operands wherever possible.  */
 272   AARCH64_OPND_QLF_V_8B,
 273   AARCH64_OPND_QLF_V_16B,
 274   AARCH64_OPND_QLF_V_4H,
 275   AARCH64_OPND_QLF_V_8H,
 276   AARCH64_OPND_QLF_V_2S,
 277   AARCH64_OPND_QLF_V_4S,
 278   AARCH64_OPND_QLF_V_1D,
 279   AARCH64_OPND_QLF_V_2D,
 280   AARCH64_OPND_QLF_V_1Q,
 281
 282   /* Constraint on value.  */
 283   AARCH64_OPND_QLF_imm_0_7,
 284   AARCH64_OPND_QLF_imm_0_15,
 285   AARCH64_OPND_QLF_imm_0_31,
 286   AARCH64_OPND_QLF_imm_0_63,
 287   AARCH64_OPND_QLF_imm_1_32,
 288   AARCH64_OPND_QLF_imm_1_64,
 289
 290   /* Indicate whether an AdvSIMD modified immediate operand is shift-zeros
 291      or shift-ones.  */
 292   AARCH64_OPND_QLF_LSL,
 293   AARCH64_OPND_QLF_MSL,
 294
 295   /* Special qualifier helping retrieve qualifier information during the
 296      decoding time (currently not in use).  */
 297   AARCH64_OPND_QLF_RETRIEVE,
 298 };
 299 \f
 300 /* Instruction class.  */
 301
 302 enum aarch64_insn_class
 303 {
 304   addsub_carry,
 305   addsub_ext,
 306   addsub_imm,
 307   addsub_shift,
 308   asimdall,
 309   asimddiff,
 310   asimdelem,
 311   asimdext,
 312   asimdimm,
 313   asimdins,
 314   asimdmisc,
 315   asimdperm,
 316   asimdsame,
 317   asimdshf,
 318   asimdtbl,
 319   asisddiff,
 320   asisdelem,
 321   asisdlse,
 322   asisdlsep,
 323   asisdlso,
 324   asisdlsop,
 325   asisdmisc,
 326   asisdone,
 327   asisdpair,
 328   asisdsame,
 329   asisdshf,
 330   bitfield,
 331   branch_imm,
 332   branch_reg,
 333   compbranch,
 334   condbranch,
 335   condcmp_imm,
 336   condcmp_reg,
 337   condsel,
 338   cryptoaes,
 339   cryptosha2,
 340   cryptosha3,
 341   dp_1src,
 342   dp_2src,
 343   dp_3src,
 344   exception,
 345   extract,
 346   float2fix,
 347   float2int,
 348   floatccmp,
 349   floatcmp,
 350   floatdp1,
 351   floatdp2,
 352   floatdp3,
 353   floatimm,
 354   floatsel,
 355   ldst_immpost,
 356   ldst_immpre,
 357   ldst_imm9,    /* immpost or immpre */
 358   ldst_pos,
 359   ldst_regoff,
 360   ldst_unpriv,
 361   ldst_unscaled,
 362   ldstexcl,
 363   ldstnapair_offs,
 364   ldstpair_off,
 365   ldstpair_indexed,
 366   loadlit,
 367   log_imm,
 368   log_shift,
 369   lse_atomic,
 370   movewide,
 371   pcreladdr,
 372   ic_system,
 373   testbranch,
 374 };
 375
 376 /* Opcode enumerators.  */
 377
 378 enum aarch64_op
 379 {
 380   OP_NIL,
 381   OP_STRB_POS,
 382   OP_LDRB_POS,
 383   OP_LDRSB_POS,
 384   OP_STRH_POS,
 385   OP_LDRH_POS,
 386   OP_LDRSH_POS,
 387   OP_STR_POS,
 388   OP_LDR_POS,
 389   OP_STRF_POS,
 390   OP_LDRF_POS,
 391   OP_LDRSW_POS,
 392   OP_PRFM_POS,
 393
 394   OP_STURB,
 395   OP_LDURB,
 396   OP_LDURSB,
 397   OP_STURH,
 398   OP_LDURH,
 399   OP_LDURSH,
 400   OP_STUR,
 401   OP_LDUR,
 402   OP_STURV,
 403   OP_LDURV,
 404   OP_LDURSW,
 405   OP_PRFUM,
 406
 407   OP_LDR_LIT,
 408   OP_LDRV_LIT,
 409   OP_LDRSW_LIT,
 410   OP_PRFM_LIT,
 411
 412   OP_ADD,
 413   OP_B,
 414   OP_BL,
 415
 416   OP_MOVN,
 417   OP_MOVZ,
 418   OP_MOVK,
 419
 420   OP_MOV_IMM_LOG,       /* MOV alias for moving bitmask immediate.  */
 421   OP_MOV_IMM_WIDE,      /* MOV alias for moving wide immediate.  */
 422   OP_MOV_IMM_WIDEN,     /* MOV alias for moving wide immediate (negated).  */
 423
 424   OP_MOV_V,             /* MOV alias for moving vector register.  */
 425
 426   OP_ASR_IMM,
 427   OP_LSR_IMM,
 428   OP_LSL_IMM,
 429
 430   OP_BIC,
 431
 432   OP_UBFX,
 433   OP_BFXIL,
 434   OP_SBFX,
 435   OP_SBFIZ,
 436   OP_BFI,
 437   OP_UBFIZ,
 438   OP_UXTB,
 439   OP_UXTH,
 440   OP_UXTW,
 441
 442   OP_CINC,
 443   OP_CINV,
 444   OP_CNEG,
 445   OP_CSET,
 446   OP_CSETM,
 447
 448   OP_FCVT,
 449   OP_FCVTN,
 450   OP_FCVTN2,
 451   OP_FCVTL,
 452   OP_FCVTL2,
 453   OP_FCVTXN_S,          /* Scalar version.  */
 454
 455   OP_ROR_IMM,
 456
 457   OP_SXTL,
 458   OP_SXTL2,
 459   OP_UXTL,
 460   OP_UXTL2,
 461
 462   OP_TOTAL_NUM,         /* Pseudo.  */
 463 };
 464
 465 /* Maximum number of operands an instruction can have.  */
 466 #define AARCH64_MAX_OPND_NUM 6
 467 /* Maximum number of qualifier sequences an instruction can have.  */
 468 #define AARCH64_MAX_QLF_SEQ_NUM 10
 469 /* Operand qualifier typedef; optimized for the size.  */
 470 typedef unsigned char aarch64_opnd_qualifier_t;
 471 /* Operand qualifier sequence typedef.  */
 472 typedef aarch64_opnd_qualifier_t        \
 473           aarch64_opnd_qualifier_seq_t [AARCH64_MAX_OPND_NUM];
 474
 475 /* FIXME: improve the efficiency.  */
 476 static inline bfd_boolean
 477 empty_qualifier_sequence_p (const aarch64_opnd_qualifier_t *qualifiers)
 478 {
 479   int i;
 480   for (i = 0; i < AARCH64_MAX_OPND_NUM; ++i)
 481     if (qualifiers[i] != AARCH64_OPND_QLF_NIL)
 482       return FALSE;
 483   return TRUE;
 484 }
 485
 486 /* This structure holds information for a particular opcode.  */
 487
 488 struct aarch64_opcode
 489 {
 490   /* The name of the mnemonic.  */
 491   const char *name;
 492
 493   /* The opcode itself.  Those bits which will be filled in with
 494      operands are zeroes.  */
 495   aarch64_insn opcode;
 496
 497   /* The opcode mask.  This is used by the disassembler.  This is a
 498      mask containing ones indicating those bits which must match the
 499      opcode field, and zeroes indicating those bits which need not
 500      match (and are presumably filled in by operands).  */
 501   aarch64_insn mask;
 502
 503   /* Instruction class.  */
 504   enum aarch64_insn_class iclass;
 505
 506   /* Enumerator identifier.  */
 507   enum aarch64_op op;
 508
 509   /* Which architecture variant provides this instruction.  */
 510   const aarch64_feature_set *avariant;
 511
 512   /* An array of operand codes.  Each code is an index into the
 513      operand table.  They appear in the order which the operands must
 514      appear in assembly code, and are terminated by a zero.  */
 515   enum aarch64_opnd operands[AARCH64_MAX_OPND_NUM];
 516
 517   /* A list of operand qualifier code sequence.  Each operand qualifier
 518      code qualifies the corresponding operand code.  Each operand
 519      qualifier sequence specifies a valid opcode variant and related
 520      constraint on operands.  */
 521   aarch64_opnd_qualifier_seq_t qualifiers_list[AARCH64_MAX_QLF_SEQ_NUM];
 522
 523   /* Flags providing information about this instruction */
 524   uint32_t flags;
 525 };
 526
 527 typedef struct aarch64_opcode aarch64_opcode;
 528
 529 /* Table describing all the AArch64 opcodes.  */
 530 extern aarch64_opcode aarch64_opcode_table[];
 531
 532 /* Opcode flags.  */
 533 #define F_ALIAS (1 << 0)
 534 #define F_HAS_ALIAS (1 << 1)
 535 /* Disassembly preference priority 1-3 (the larger the higher).  If nothing
 536    is specified, it is the priority 0 by default, i.e. the lowest priority.  */
 537 #define F_P1 (1 << 2)
 538 #define F_P2 (2 << 2)
 539 #define F_P3 (3 << 2)
 540 /* Flag an instruction that is truly conditional executed, e.g. b.cond.  */
 541 #define F_COND (1 << 4)
 542 /* Instruction has the field of 'sf'.  */
 543 #define F_SF (1 << 5)
 544 /* Instruction has the field of 'size:Q'.  */
 545 #define F_SIZEQ (1 << 6)
 546 /* Floating-point instruction has the field of 'type'.  */
 547 #define F_FPTYPE (1 << 7)
 548 /* AdvSIMD scalar instruction has the field of 'size'.  */
 549 #define F_SSIZE (1 << 8)
 550 /* AdvSIMD vector register arrangement specifier encoded in "imm5<3:0>:Q".  */
 551 #define F_T (1 << 9)
 552 /* Size of GPR operand in AdvSIMD instructions encoded in Q.  */
 553 #define F_GPRSIZE_IN_Q (1 << 10)
 554 /* Size of Rt load signed instruction encoded in opc[0], i.e. bit 22.  */
 555 #define F_LDS_SIZE (1 << 11)
 556 /* Optional operand; assume maximum of 1 operand can be optional.  */
 557 #define F_OPD0_OPT (1 << 12)
 558 #define F_OPD1_OPT (2 << 12)
 559 #define F_OPD2_OPT (3 << 12)
 560 #define F_OPD3_OPT (4 << 12)
 561 #define F_OPD4_OPT (5 << 12)
 562 /* Default value for the optional operand when omitted from the assembly.  */
 563 #define F_DEFAULT(X) (((X) & 0x1f) << 15)
 564 /* Instruction that is an alias of another instruction needs to be
 565    encoded/decoded by converting it to/from the real form, followed by
 566    the encoding/decoding according to the rules of the real opcode.
 567    This compares to the direct coding using the alias's information.
 568    N.B. this flag requires F_ALIAS to be used together.  */
 569 #define F_CONV (1 << 20)
 570 /* Use together with F_ALIAS to indicate an alias opcode is a programmer
 571    friendly pseudo instruction available only in the assembly code (thus will
 572    not show up in the disassembly).  */
 573 #define F_PSEUDO (1 << 21)
 574 /* Instruction has miscellaneous encoding/decoding rules.  */
 575 #define F_MISC (1 << 22)
 576 /* Instruction has the field of 'N'; used in conjunction with F_SF.  */
 577 #define F_N (1 << 23)
 578 /* Opcode dependent field.  */
 579 #define F_OD(X) (((X) & 0x7) << 24)
 580 /* Instruction has the field of 'sz'.  */
 581 #define F_LSE_SZ (1 << 27)
 582 /* Next bit is 28.  */
 583
 584 static inline bfd_boolean
 585 alias_opcode_p (const aarch64_opcode *opcode)
 586 {
 587   return (opcode->flags & F_ALIAS) ? TRUE : FALSE;
 588 }
 589
 590 static inline bfd_boolean
 591 opcode_has_alias (const aarch64_opcode *opcode)
 592 {
 593   return (opcode->flags & F_HAS_ALIAS) ? TRUE : FALSE;
 594 }
 595
 596 /* Priority for disassembling preference.  */
 597 static inline int
 598 opcode_priority (const aarch64_opcode *opcode)
 599 {
 600   return (opcode->flags >> 2) & 0x3;
 601 }
 602
 603 static inline bfd_boolean
 604 pseudo_opcode_p (const aarch64_opcode *opcode)
 605 {
 606   return (opcode->flags & F_PSEUDO) != 0lu ? TRUE : FALSE;
 607 }
 608
 609 static inline bfd_boolean
 610 optional_operand_p (const aarch64_opcode *opcode, unsigned int idx)
 611 {
 612   return (((opcode->flags >> 12) & 0x7) == idx + 1)
 613     ? TRUE : FALSE;
 614 }
 615
 616 static inline aarch64_insn
 617 get_optional_operand_default_value (const aarch64_opcode *opcode)
 618 {
 619   return (opcode->flags >> 15) & 0x1f;
 620 }
 621
 622 static inline unsigned int
 623 get_opcode_dependent_value (const aarch64_opcode *opcode)
 624 {
 625   return (opcode->flags >> 24) & 0x7;
 626 }
 627
 628 static inline bfd_boolean
 629 opcode_has_special_coder (const aarch64_opcode *opcode)
 630 {
 631   return (opcode->flags & (F_SF | F_LSE_SZ | F_SIZEQ | F_FPTYPE | F_SSIZE | F_T
 632           | F_GPRSIZE_IN_Q | F_LDS_SIZE | F_MISC | F_N | F_COND)) ? TRUE
 633     : FALSE;
 634 }
 635 \f
 636 struct aarch64_name_value_pair
 637 {
 638   const char *  name;
 639   aarch64_insn  value;
 640 };
 641
 642 extern const struct aarch64_name_value_pair aarch64_operand_modifiers [];
 643 extern const struct aarch64_name_value_pair aarch64_barrier_options [16];
 644 extern const struct aarch64_name_value_pair aarch64_prfops [32];
 645
 646 typedef struct
 647 {
 648   const char *  name;
 649   aarch64_insn  value;
 650   uint32_t      flags;
 651 } aarch64_sys_reg;
 652
 653 extern const aarch64_sys_reg aarch64_sys_regs [];
 654 extern const aarch64_sys_reg aarch64_pstatefields [];
 655 extern bfd_boolean aarch64_sys_reg_deprecated_p (const aarch64_sys_reg *);
 656 extern bfd_boolean aarch64_sys_reg_supported_p (const aarch64_feature_set,
 657                                                 const aarch64_sys_reg *);
 658 extern bfd_boolean aarch64_pstatefield_supported_p (const aarch64_feature_set,
 659                                                     const aarch64_sys_reg *);
 660
 661 typedef struct
 662 {
 663   const char *name;
 664   uint32_t value;
 665   int has_xt;
 666 } aarch64_sys_ins_reg;
 667
 668 extern const aarch64_sys_ins_reg aarch64_sys_regs_ic [];
 669 extern const aarch64_sys_ins_reg aarch64_sys_regs_dc [];
 670 extern const aarch64_sys_ins_reg aarch64_sys_regs_at [];
 671 extern const aarch64_sys_ins_reg aarch64_sys_regs_tlbi [];
 672
 673 /* Shift/extending operator kinds.
 674    N.B. order is important; keep aarch64_operand_modifiers synced.  */
 675 enum aarch64_modifier_kind
 676 {
 677   AARCH64_MOD_NONE,
 678   AARCH64_MOD_MSL,
 679   AARCH64_MOD_ROR,
 680   AARCH64_MOD_ASR,
 681   AARCH64_MOD_LSR,
 682   AARCH64_MOD_LSL,
 683   AARCH64_MOD_UXTB,
 684   AARCH64_MOD_UXTH,
 685   AARCH64_MOD_UXTW,
 686   AARCH64_MOD_UXTX,
 687   AARCH64_MOD_SXTB,
 688   AARCH64_MOD_SXTH,
 689   AARCH64_MOD_SXTW,
 690   AARCH64_MOD_SXTX,
 691 };
 692
 693 bfd_boolean
 694 aarch64_extend_operator_p (enum aarch64_modifier_kind);
 695
 696 enum aarch64_modifier_kind
 697 aarch64_get_operand_modifier (const struct aarch64_name_value_pair *);
 698 /* Condition.  */
 699
 700 typedef struct
 701 {
 702   /* A list of names with the first one as the disassembly preference;
 703      terminated by NULL if fewer than 3.  */
 704   const char *names[3];
 705   aarch64_insn value;
 706 } aarch64_cond;
 707
 708 extern const aarch64_cond aarch64_conds[16];
 709
 710 const aarch64_cond* get_cond_from_value (aarch64_insn value);
 711 const aarch64_cond* get_inverted_cond (const aarch64_cond *cond);
 712 \f
 713 /* Structure representing an operand.  */
 714
 715 struct aarch64_opnd_info
 716 {
 717   enum aarch64_opnd type;
 718   aarch64_opnd_qualifier_t qualifier;
 719   int idx;
 720
 721   union
 722     {
 723       struct
 724         {
 725           unsigned regno;
 726         } reg;
 727       struct
 728         {
 729           unsigned regno : 5;
 730           unsigned index : 4;
 731         } reglane;
 732       /* e.g. LVn.  */
 733       struct
 734         {
 735           unsigned first_regno : 5;
 736           unsigned num_regs : 3;
 737           /* 1 if it is a list of reg element.  */
 738           unsigned has_index : 1;
 739           /* Lane index; valid only when has_index is 1.  */
 740           unsigned index : 4;
 741         } reglist;
 742       /* e.g. immediate or pc relative address offset.  */
 743       struct
 744         {
 745           int64_t value;
 746           unsigned is_fp : 1;
 747         } imm;
 748       /* e.g. address in STR (register offset).  */
 749       struct
 750         {
 751           unsigned base_regno;
 752           struct
 753             {
 754               union
 755                 {
 756                   int imm;
 757                   unsigned regno;
 758                 };
 759               unsigned is_reg;
 760             } offset;
 761           unsigned pcrel : 1;           /* PC-relative.  */
 762           unsigned writeback : 1;
 763           unsigned preind : 1;          /* Pre-indexed.  */
 764           unsigned postind : 1;         /* Post-indexed.  */
 765         } addr;
 766       const aarch64_cond *cond;
 767       /* The encoding of the system register.  */
 768       aarch64_insn sysreg;
 769       /* The encoding of the PSTATE field.  */
 770       aarch64_insn pstatefield;
 771       const aarch64_sys_ins_reg *sysins_op;
 772       const struct aarch64_name_value_pair *barrier;
 773       const struct aarch64_name_value_pair *prfop;
 774     };
 775
 776   /* Operand shifter; in use when the operand is a register offset address,
 777      add/sub extended reg, etc. e.g. <R><m>{, <extend> {#<amount>}}.  */
 778   struct
 779     {
 780       enum aarch64_modifier_kind kind;
 781       int amount;
 782       unsigned operator_present: 1;     /* Only valid during encoding.  */
 783       /* Value of the 'S' field in ld/st reg offset; used only in decoding.  */
 784       unsigned amount_present: 1;
 785     } shifter;
 786
 787   unsigned skip:1;      /* Operand is not completed if there is a fixup needed
 788                            to be done on it.  In some (but not all) of these
 789                            cases, we need to tell libopcodes to skip the
 790                            constraint checking and the encoding for this
 791                            operand, so that the libopcodes can pick up the
 792                            right opcode before the operand is fixed-up.  This
 793                            flag should only be used during the
 794                            assembling/encoding.  */
 795   unsigned present:1;   /* Whether this operand is present in the assembly
 796                            line; not used during the disassembly.  */
 797 };
 798
 799 typedef struct aarch64_opnd_info aarch64_opnd_info;
 800
 801 /* Structure representing an instruction.
 802
 803    It is used during both the assembling and disassembling.  The assembler
 804    fills an aarch64_inst after a successful parsing and then passes it to the
 805    encoding routine to do the encoding.  During the disassembling, the
 806    disassembler calls the decoding routine to decode a binary instruction; on a
 807    successful return, such a structure will be filled with information of the
 808    instruction; then the disassembler uses the information to print out the
 809    instruction.  */
 810
 811 struct aarch64_inst
 812 {
 813   /* The value of the binary instruction.  */
 814   aarch64_insn value;
 815
 816   /* Corresponding opcode entry.  */
 817   const aarch64_opcode *opcode;
 818
 819   /* Condition for a truly conditional-executed instrutions, e.g. b.cond.  */
 820   const aarch64_cond *cond;
 821
 822   /* Operands information.  */
 823   aarch64_opnd_info operands[AARCH64_MAX_OPND_NUM];
 824 };
 825
 826 typedef struct aarch64_inst aarch64_inst;
 827 \f
 828 /* Diagnosis related declaration and interface.  */
 829
 830 /* Operand error kind enumerators.
 831
 832    AARCH64_OPDE_RECOVERABLE
 833      Less severe error found during the parsing, very possibly because that
 834      GAS has picked up a wrong instruction template for the parsing.
 835
 836    AARCH64_OPDE_SYNTAX_ERROR
 837      General syntax error; it can be either a user error, or simply because
 838      that GAS is trying a wrong instruction template.
 839
 840    AARCH64_OPDE_FATAL_SYNTAX_ERROR
 841      Definitely a user syntax error.
 842
 843    AARCH64_OPDE_INVALID_VARIANT
 844      No syntax error, but the operands are not a valid combination, e.g.
 845      FMOV D0,S0
 846
 847    AARCH64_OPDE_OUT_OF_RANGE
 848      Error about some immediate value out of a valid range.
 849
 850    AARCH64_OPDE_UNALIGNED
 851      Error about some immediate value not properly aligned (i.e. not being a
 852      multiple times of a certain value).
 853
 854    AARCH64_OPDE_REG_LIST
 855      Error about the register list operand having unexpected number of
 856      registers.
 857
 858    AARCH64_OPDE_OTHER_ERROR
 859      Error of the highest severity and used for any severe issue that does not
 860      fall into any of the above categories.
 861
 862    The enumerators are only interesting to GAS.  They are declared here (in
 863    libopcodes) because that some errors are detected (and then notified to GAS)
 864    by libopcodes (rather than by GAS solely).
 865
 866    The first three errors are only deteced by GAS while the
 867    AARCH64_OPDE_INVALID_VARIANT error can only be spotted by libopcodes as
 868    only libopcodes has the information about the valid variants of each
 869    instruction.
 870
 871    The enumerators have an increasing severity.  This is helpful when there are
 872    multiple instruction templates available for a given mnemonic name (e.g.
 873    FMOV); this mechanism will help choose the most suitable template from which
 874    the generated diagnostics can most closely describe the issues, if any.  */
 875
 876 enum aarch64_operand_error_kind
 877 {
 878   AARCH64_OPDE_NIL,
 879   AARCH64_OPDE_RECOVERABLE,
 880   AARCH64_OPDE_SYNTAX_ERROR,
 881   AARCH64_OPDE_FATAL_SYNTAX_ERROR,
 882   AARCH64_OPDE_INVALID_VARIANT,
 883   AARCH64_OPDE_OUT_OF_RANGE,
 884   AARCH64_OPDE_UNALIGNED,
 885   AARCH64_OPDE_REG_LIST,
 886   AARCH64_OPDE_OTHER_ERROR
 887 };
 888
 889 /* N.B. GAS assumes that this structure work well with shallow copy.  */
 890 struct aarch64_operand_error
 891 {
 892   enum aarch64_operand_error_kind kind;
 893   int index;
 894   const char *error;
 895   int data[3];  /* Some data for extra information.  */
 896 };
 897
 898 typedef struct aarch64_operand_error aarch64_operand_error;
 899
 900 /* Encoding entrypoint.  */
 901
 902 extern int
 903 aarch64_opcode_encode (const aarch64_opcode *, const aarch64_inst *,
 904                        aarch64_insn *, aarch64_opnd_qualifier_t *,
 905                        aarch64_operand_error *);
 906
 907 extern const aarch64_opcode *
 908 aarch64_replace_opcode (struct aarch64_inst *,
 909                         const aarch64_opcode *);
 910
 911 /* Given the opcode enumerator OP, return the pointer to the corresponding
 912    opcode entry.  */
 913
 914 extern const aarch64_opcode *
 915 aarch64_get_opcode (enum aarch64_op);
 916
 917 /* Generate the string representation of an operand.  */
 918 extern void
 919 aarch64_print_operand (char *, size_t, bfd_vma, const aarch64_opcode *,
 920                        const aarch64_opnd_info *, int, int *, bfd_vma *);
 921
 922 /* Miscellaneous interface.  */
 923
 924 extern int
 925 aarch64_operand_index (const enum aarch64_opnd *, enum aarch64_opnd);
 926
 927 extern aarch64_opnd_qualifier_t
 928 aarch64_get_expected_qualifier (const aarch64_opnd_qualifier_seq_t *, int,
 929                                 const aarch64_opnd_qualifier_t, int);
 930
 931 extern int
 932 aarch64_num_of_operands (const aarch64_opcode *);
 933
 934 extern int
 935 aarch64_stack_pointer_p (const aarch64_opnd_info *);
 936
 937 extern int
 938 aarch64_zero_register_p (const aarch64_opnd_info *);
 939
 940 extern int
 941 aarch64_decode_insn (aarch64_insn, aarch64_inst *, bfd_boolean);
 942
 943 /* Given an operand qualifier, return the expected data element size
 944    of a qualified operand.  */
 945 extern unsigned char
 946 aarch64_get_qualifier_esize (aarch64_opnd_qualifier_t);
 947
 948 extern enum aarch64_operand_class
 949 aarch64_get_operand_class (enum aarch64_opnd);
 950
 951 extern const char *
 952 aarch64_get_operand_name (enum aarch64_opnd);
 953
 954 extern const char *
 955 aarch64_get_operand_desc (enum aarch64_opnd);
 956
 957 #ifdef DEBUG_AARCH64
 958 extern int debug_dump;
 959
 960 extern void
 961 aarch64_verbose (const char *, ...) __attribute__ ((format (printf, 1, 2)));
 962
 963 #define DEBUG_TRACE(M, ...)                                     \
 964   {                                                             \
 965     if (debug_dump)                                             \
 966       aarch64_verbose ("%s: " M ".", __func__, ##__VA_ARGS__);  \
 967   }
 968
 969 #define DEBUG_TRACE_IF(C, M, ...)                               \
 970   {                                                             \
 971     if (debug_dump && (C))                                      \
 972       aarch64_verbose ("%s: " M ".", __func__, ##__VA_ARGS__);  \
 973   }
 974 #else  /* !DEBUG_AARCH64 */
 975 #define DEBUG_TRACE(M, ...) ;
 976 #define DEBUG_TRACE_IF(C, M, ...) ;
 977 #endif /* DEBUG_AARCH64 */
 978
 979 #ifdef __cplusplus
 980 }
 981 #endif
 982
 983 #endif /* OPCODE_AARCH64_H */