include/opcode/aarch64.h

   1 /* AArch64 assembler/disassembler support.
   2
   3    Copyright (C) 2009-2015 Free Software Foundation, Inc.
   4    Contributed by ARM Ltd.
   5
   6    This file is part of GNU Binutils.
   7
   8    This program is free software; you can redistribute it and/or modify
   9    it under the terms of the GNU General Public License as published by
  10    the Free Software Foundation; either version 3 of the license, or
  11    (at your option) any later version.
  12
  13    This program is distributed in the hope that it will be useful,
  14    but WITHOUT ANY WARRANTY; without even the implied warranty of
  15    MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16    GNU General Public License for more details.
  17
  18    You should have received a copy of the GNU General Public License
  19    along with this program; see the file COPYING3. If not,
  20    see <http://www.gnu.org/licenses/>.  */
  21
  22 #ifndef OPCODE_AARCH64_H
  23 #define OPCODE_AARCH64_H
  24
  25 #include "bfd.h"
  26 #include "bfd_stdint.h"
  27 #include <assert.h>
  28 #include <stdlib.h>
  29
  30 /* The offset for pc-relative addressing is currently defined to be 0.  */
  31 #define AARCH64_PCREL_OFFSET            0
  32
  33 typedef uint32_t aarch64_insn;
  34
  35 /* The following bitmasks control CPU features.  */
  36 #define AARCH64_FEATURE_V8      0x00000001      /* All processors.  */
  37 #define AARCH64_FEATURE_CRYPTO  0x00010000      /* Crypto instructions.  */
  38 #define AARCH64_FEATURE_FP      0x00020000      /* FP instructions.  */
  39 #define AARCH64_FEATURE_SIMD    0x00040000      /* SIMD instructions.  */
  40 #define AARCH64_FEATURE_CRC     0x00080000      /* CRC instructions.  */
  41 #define AARCH64_FEATURE_LSE     0x00100000      /* LSE instructions.  */
  42 #define AARCH64_FEATURE_PAN     0x00200000      /* PAN instructions.  */
  43 #define AARCH64_FEATURE_LOR     0x00400000      /* LOR instructions.  */
  44
  45 /* Architectures are the sum of the base and extensions.  */
  46 #define AARCH64_ARCH_V8         AARCH64_FEATURE (AARCH64_FEATURE_V8, \
  47                                                  AARCH64_FEATURE_FP  \
  48                                                  | AARCH64_FEATURE_SIMD)
  49 #define AARCH64_ARCH_NONE       AARCH64_FEATURE (0, 0)
  50 #define AARCH64_ANY             AARCH64_FEATURE (-1, 0) /* Any basic core.  */
  51
  52 /* CPU-specific features.  */
  53 typedef unsigned long aarch64_feature_set;
  54
  55 #define AARCH64_CPU_HAS_FEATURE(CPU,FEAT)       \
  56   (((CPU) & (FEAT)) != 0)
  57
  58 #define AARCH64_MERGE_FEATURE_SETS(TARG,F1,F2)  \
  59   do                                            \
  60     {                                           \
  61       (TARG) = (F1) | (F2);                     \
  62     }                                           \
  63   while (0)
  64
  65 #define AARCH64_CLEAR_FEATURE(TARG,F1,F2)       \
  66   do                                            \
  67     {                                           \
  68       (TARG) = (F1) &~ (F2);                    \
  69     }                                           \
  70   while (0)
  71
  72 #define AARCH64_FEATURE(core,coproc) ((core) | (coproc))
  73
  74 #define AARCH64_OPCODE_HAS_FEATURE(OPC,FEAT)    \
  75   (((OPC) & (FEAT)) != 0)
  76
  77 enum aarch64_operand_class
  78 {
  79   AARCH64_OPND_CLASS_NIL,
  80   AARCH64_OPND_CLASS_INT_REG,
  81   AARCH64_OPND_CLASS_MODIFIED_REG,
  82   AARCH64_OPND_CLASS_FP_REG,
  83   AARCH64_OPND_CLASS_SIMD_REG,
  84   AARCH64_OPND_CLASS_SIMD_ELEMENT,
  85   AARCH64_OPND_CLASS_SISD_REG,
  86   AARCH64_OPND_CLASS_SIMD_REGLIST,
  87   AARCH64_OPND_CLASS_CP_REG,
  88   AARCH64_OPND_CLASS_ADDRESS,
  89   AARCH64_OPND_CLASS_IMMEDIATE,
  90   AARCH64_OPND_CLASS_SYSTEM,
  91   AARCH64_OPND_CLASS_COND,
  92 };
  93
  94 /* Operand code that helps both parsing and coding.
  95    Keep AARCH64_OPERANDS synced.  */
  96
  97 enum aarch64_opnd
  98 {
  99   AARCH64_OPND_NIL,     /* no operand---MUST BE FIRST!*/
 100
 101   AARCH64_OPND_Rd,      /* Integer register as destination.  */
 102   AARCH64_OPND_Rn,      /* Integer register as source.  */
 103   AARCH64_OPND_Rm,      /* Integer register as source.  */
 104   AARCH64_OPND_Rt,      /* Integer register used in ld/st instructions.  */
 105   AARCH64_OPND_Rt2,     /* Integer register used in ld/st pair instructions.  */
 106   AARCH64_OPND_Rs,      /* Integer register used in ld/st exclusive.  */
 107   AARCH64_OPND_Ra,      /* Integer register used in ddp_3src instructions.  */
 108   AARCH64_OPND_Rt_SYS,  /* Integer register used in system instructions.  */
 109
 110   AARCH64_OPND_Rd_SP,   /* Integer Rd or SP.  */
 111   AARCH64_OPND_Rn_SP,   /* Integer Rn or SP.  */
 112   AARCH64_OPND_PAIRREG, /* Paired register operand.  */
 113   AARCH64_OPND_Rm_EXT,  /* Integer Rm extended.  */
 114   AARCH64_OPND_Rm_SFT,  /* Integer Rm shifted.  */
 115
 116   AARCH64_OPND_Fd,      /* Floating-point Fd.  */
 117   AARCH64_OPND_Fn,      /* Floating-point Fn.  */
 118   AARCH64_OPND_Fm,      /* Floating-point Fm.  */
 119   AARCH64_OPND_Fa,      /* Floating-point Fa.  */
 120   AARCH64_OPND_Ft,      /* Floating-point Ft.  */
 121   AARCH64_OPND_Ft2,     /* Floating-point Ft2.  */
 122
 123   AARCH64_OPND_Sd,      /* AdvSIMD Scalar Sd.  */
 124   AARCH64_OPND_Sn,      /* AdvSIMD Scalar Sn.  */
 125   AARCH64_OPND_Sm,      /* AdvSIMD Scalar Sm.  */
 126
 127   AARCH64_OPND_Vd,      /* AdvSIMD Vector Vd.  */
 128   AARCH64_OPND_Vn,      /* AdvSIMD Vector Vn.  */
 129   AARCH64_OPND_Vm,      /* AdvSIMD Vector Vm.  */
 130   AARCH64_OPND_VdD1,    /* AdvSIMD <Vd>.D[1]; for FMOV only.  */
 131   AARCH64_OPND_VnD1,    /* AdvSIMD <Vn>.D[1]; for FMOV only.  */
 132   AARCH64_OPND_Ed,      /* AdvSIMD Vector Element Vd.  */
 133   AARCH64_OPND_En,      /* AdvSIMD Vector Element Vn.  */
 134   AARCH64_OPND_Em,      /* AdvSIMD Vector Element Vm.  */
 135   AARCH64_OPND_LVn,     /* AdvSIMD Vector register list used in e.g. TBL.  */
 136   AARCH64_OPND_LVt,     /* AdvSIMD Vector register list used in ld/st.  */
 137   AARCH64_OPND_LVt_AL,  /* AdvSIMD Vector register list for loading single
 138                            structure to all lanes.  */
 139   AARCH64_OPND_LEt,     /* AdvSIMD Vector Element list.  */
 140
 141   AARCH64_OPND_Cn,      /* Co-processor register in CRn field.  */
 142   AARCH64_OPND_Cm,      /* Co-processor register in CRm field.  */
 143
 144   AARCH64_OPND_IDX,     /* AdvSIMD EXT index operand.  */
 145   AARCH64_OPND_IMM_VLSL,/* Immediate for shifting vector registers left.  */
 146   AARCH64_OPND_IMM_VLSR,/* Immediate for shifting vector registers right.  */
 147   AARCH64_OPND_SIMD_IMM,/* AdvSIMD modified immediate without shift.  */
 148   AARCH64_OPND_SIMD_IMM_SFT,    /* AdvSIMD modified immediate with shift.  */
 149   AARCH64_OPND_SIMD_FPIMM,/* AdvSIMD 8-bit fp immediate.  */
 150   AARCH64_OPND_SHLL_IMM,/* Immediate shift for AdvSIMD SHLL instruction
 151                            (no encoding).  */
 152   AARCH64_OPND_IMM0,    /* Immediate for #0.  */
 153   AARCH64_OPND_FPIMM0,  /* Immediate for #0.0.  */
 154   AARCH64_OPND_FPIMM,   /* Floating-point Immediate.  */
 155   AARCH64_OPND_IMMR,    /* Immediate #<immr> in e.g. BFM.  */
 156   AARCH64_OPND_IMMS,    /* Immediate #<imms> in e.g. BFM.  */
 157   AARCH64_OPND_WIDTH,   /* Immediate #<width> in e.g. BFI.  */
 158   AARCH64_OPND_IMM,     /* Immediate.  */
 159   AARCH64_OPND_UIMM3_OP1,/* Unsigned 3-bit immediate in the op1 field.  */
 160   AARCH64_OPND_UIMM3_OP2,/* Unsigned 3-bit immediate in the op2 field.  */
 161   AARCH64_OPND_UIMM4,   /* Unsigned 4-bit immediate in the CRm field.  */
 162   AARCH64_OPND_UIMM7,   /* Unsigned 7-bit immediate in the CRm:op2 fields.  */
 163   AARCH64_OPND_BIT_NUM, /* Immediate.  */
 164   AARCH64_OPND_EXCEPTION,/* imm16 operand in exception instructions.  */
 165   AARCH64_OPND_CCMP_IMM,/* Immediate in conditional compare instructions.  */
 166   AARCH64_OPND_NZCV,    /* Flag bit specifier giving an alternative value for
 167                            each condition flag.  */
 168
 169   AARCH64_OPND_LIMM,    /* Logical Immediate.  */
 170   AARCH64_OPND_AIMM,    /* Arithmetic immediate.  */
 171   AARCH64_OPND_HALF,    /* #<imm16>{, LSL #<shift>} operand in move wide.  */
 172   AARCH64_OPND_FBITS,   /* FP #<fbits> operand in e.g. SCVTF */
 173   AARCH64_OPND_IMM_MOV, /* Immediate operand for the MOV alias.  */
 174
 175   AARCH64_OPND_COND,    /* Standard condition as the last operand.  */
 176   AARCH64_OPND_COND1,   /* Same as the above, but excluding AL and NV.  */
 177
 178   AARCH64_OPND_ADDR_ADRP,       /* Memory address for ADRP */
 179   AARCH64_OPND_ADDR_PCREL14,    /* 14-bit PC-relative address for e.g. TBZ.  */
 180   AARCH64_OPND_ADDR_PCREL19,    /* 19-bit PC-relative address for e.g. LDR.  */
 181   AARCH64_OPND_ADDR_PCREL21,    /* 21-bit PC-relative address for e.g. ADR.  */
 182   AARCH64_OPND_ADDR_PCREL26,    /* 26-bit PC-relative address for e.g. BL.  */
 183
 184   AARCH64_OPND_ADDR_SIMPLE,     /* Address of ld/st exclusive.  */
 185   AARCH64_OPND_ADDR_REGOFF,     /* Address of register offset.  */
 186   AARCH64_OPND_ADDR_SIMM7,      /* Address of signed 7-bit immediate.  */
 187   AARCH64_OPND_ADDR_SIMM9,      /* Address of signed 9-bit immediate.  */
 188   AARCH64_OPND_ADDR_SIMM9_2,    /* Same as the above, but the immediate is
 189                                    negative or unaligned and there is
 190                                    no writeback allowed.  This operand code
 191                                    is only used to support the programmer-
 192                                    friendly feature of using LDR/STR as the
 193                                    the mnemonic name for LDUR/STUR instructions
 194                                    wherever there is no ambiguity.  */
 195   AARCH64_OPND_ADDR_UIMM12,     /* Address of unsigned 12-bit immediate.  */
 196   AARCH64_OPND_SIMD_ADDR_SIMPLE,/* Address of ld/st multiple structures.  */
 197   AARCH64_OPND_SIMD_ADDR_POST,  /* Address of ld/st multiple post-indexed.  */
 198
 199   AARCH64_OPND_SYSREG,          /* System register operand.  */
 200   AARCH64_OPND_PSTATEFIELD,     /* PSTATE field name operand.  */
 201   AARCH64_OPND_SYSREG_AT,       /* System register <at_op> operand.  */
 202   AARCH64_OPND_SYSREG_DC,       /* System register <dc_op> operand.  */
 203   AARCH64_OPND_SYSREG_IC,       /* System register <ic_op> operand.  */
 204   AARCH64_OPND_SYSREG_TLBI,     /* System register <tlbi_op> operand.  */
 205   AARCH64_OPND_BARRIER,         /* Barrier operand.  */
 206   AARCH64_OPND_BARRIER_ISB,     /* Barrier operand for ISB.  */
 207   AARCH64_OPND_PRFOP,           /* Prefetch operation.  */
 208 };
 209
 210 /* Qualifier constrains an operand.  It either specifies a variant of an
 211    operand type or limits values available to an operand type.
 212
 213    N.B. Order is important; keep aarch64_opnd_qualifiers synced.  */
 214
 215 enum aarch64_opnd_qualifier
 216 {
 217   /* Indicating no further qualification on an operand.  */
 218   AARCH64_OPND_QLF_NIL,
 219
 220   /* Qualifying an operand which is a general purpose (integer) register;
 221      indicating the operand data size or a specific register.  */
 222   AARCH64_OPND_QLF_W,   /* Wn, WZR or WSP.  */
 223   AARCH64_OPND_QLF_X,   /* Xn, XZR or XSP.  */
 224   AARCH64_OPND_QLF_WSP, /* WSP.  */
 225   AARCH64_OPND_QLF_SP,  /* SP.  */
 226
 227   /* Qualifying an operand which is a floating-point register, a SIMD
 228      vector element or a SIMD vector element list; indicating operand data
 229      size or the size of each SIMD vector element in the case of a SIMD
 230      vector element list.
 231      These qualifiers are also used to qualify an address operand to
 232      indicate the size of data element a load/store instruction is
 233      accessing.
 234      They are also used for the immediate shift operand in e.g. SSHR.  Such
 235      a use is only for the ease of operand encoding/decoding and qualifier
 236      sequence matching; such a use should not be applied widely; use the value
 237      constraint qualifiers for immediate operands wherever possible.  */
 238   AARCH64_OPND_QLF_S_B,
 239   AARCH64_OPND_QLF_S_H,
 240   AARCH64_OPND_QLF_S_S,
 241   AARCH64_OPND_QLF_S_D,
 242   AARCH64_OPND_QLF_S_Q,
 243
 244   /* Qualifying an operand which is a SIMD vector register or a SIMD vector
 245      register list; indicating register shape.
 246      They are also used for the immediate shift operand in e.g. SSHR.  Such
 247      a use is only for the ease of operand encoding/decoding and qualifier
 248      sequence matching; such a use should not be applied widely; use the value
 249      constraint qualifiers for immediate operands wherever possible.  */
 250   AARCH64_OPND_QLF_V_8B,
 251   AARCH64_OPND_QLF_V_16B,
 252   AARCH64_OPND_QLF_V_4H,
 253   AARCH64_OPND_QLF_V_8H,
 254   AARCH64_OPND_QLF_V_2S,
 255   AARCH64_OPND_QLF_V_4S,
 256   AARCH64_OPND_QLF_V_1D,
 257   AARCH64_OPND_QLF_V_2D,
 258   AARCH64_OPND_QLF_V_1Q,
 259
 260   /* Constraint on value.  */
 261   AARCH64_OPND_QLF_imm_0_7,
 262   AARCH64_OPND_QLF_imm_0_15,
 263   AARCH64_OPND_QLF_imm_0_31,
 264   AARCH64_OPND_QLF_imm_0_63,
 265   AARCH64_OPND_QLF_imm_1_32,
 266   AARCH64_OPND_QLF_imm_1_64,
 267
 268   /* Indicate whether an AdvSIMD modified immediate operand is shift-zeros
 269      or shift-ones.  */
 270   AARCH64_OPND_QLF_LSL,
 271   AARCH64_OPND_QLF_MSL,
 272
 273   /* Special qualifier helping retrieve qualifier information during the
 274      decoding time (currently not in use).  */
 275   AARCH64_OPND_QLF_RETRIEVE,
 276 };
 277 \f
 278 /* Instruction class.  */
 279
 280 enum aarch64_insn_class
 281 {
 282   addsub_carry,
 283   addsub_ext,
 284   addsub_imm,
 285   addsub_shift,
 286   asimdall,
 287   asimddiff,
 288   asimdelem,
 289   asimdext,
 290   asimdimm,
 291   asimdins,
 292   asimdmisc,
 293   asimdperm,
 294   asimdsame,
 295   asimdshf,
 296   asimdtbl,
 297   asisddiff,
 298   asisdelem,
 299   asisdlse,
 300   asisdlsep,
 301   asisdlso,
 302   asisdlsop,
 303   asisdmisc,
 304   asisdone,
 305   asisdpair,
 306   asisdsame,
 307   asisdshf,
 308   bitfield,
 309   branch_imm,
 310   branch_reg,
 311   compbranch,
 312   condbranch,
 313   condcmp_imm,
 314   condcmp_reg,
 315   condsel,
 316   cryptoaes,
 317   cryptosha2,
 318   cryptosha3,
 319   dp_1src,
 320   dp_2src,
 321   dp_3src,
 322   exception,
 323   extract,
 324   float2fix,
 325   float2int,
 326   floatccmp,
 327   floatcmp,
 328   floatdp1,
 329   floatdp2,
 330   floatdp3,
 331   floatimm,
 332   floatsel,
 333   ldst_immpost,
 334   ldst_immpre,
 335   ldst_imm9,    /* immpost or immpre */
 336   ldst_pos,
 337   ldst_regoff,
 338   ldst_unpriv,
 339   ldst_unscaled,
 340   ldstexcl,
 341   ldstnapair_offs,
 342   ldstpair_off,
 343   ldstpair_indexed,
 344   loadlit,
 345   log_imm,
 346   log_shift,
 347   lse_atomic,
 348   movewide,
 349   pcreladdr,
 350   ic_system,
 351   testbranch,
 352 };
 353
 354 /* Opcode enumerators.  */
 355
 356 enum aarch64_op
 357 {
 358   OP_NIL,
 359   OP_STRB_POS,
 360   OP_LDRB_POS,
 361   OP_LDRSB_POS,
 362   OP_STRH_POS,
 363   OP_LDRH_POS,
 364   OP_LDRSH_POS,
 365   OP_STR_POS,
 366   OP_LDR_POS,
 367   OP_STRF_POS,
 368   OP_LDRF_POS,
 369   OP_LDRSW_POS,
 370   OP_PRFM_POS,
 371
 372   OP_STURB,
 373   OP_LDURB,
 374   OP_LDURSB,
 375   OP_STURH,
 376   OP_LDURH,
 377   OP_LDURSH,
 378   OP_STUR,
 379   OP_LDUR,
 380   OP_STURV,
 381   OP_LDURV,
 382   OP_LDURSW,
 383   OP_PRFUM,
 384
 385   OP_LDR_LIT,
 386   OP_LDRV_LIT,
 387   OP_LDRSW_LIT,
 388   OP_PRFM_LIT,
 389
 390   OP_ADD,
 391   OP_B,
 392   OP_BL,
 393
 394   OP_MOVN,
 395   OP_MOVZ,
 396   OP_MOVK,
 397
 398   OP_MOV_IMM_LOG,       /* MOV alias for moving bitmask immediate.  */
 399   OP_MOV_IMM_WIDE,      /* MOV alias for moving wide immediate.  */
 400   OP_MOV_IMM_WIDEN,     /* MOV alias for moving wide immediate (negated).  */
 401
 402   OP_MOV_V,             /* MOV alias for moving vector register.  */
 403
 404   OP_ASR_IMM,
 405   OP_LSR_IMM,
 406   OP_LSL_IMM,
 407
 408   OP_BIC,
 409
 410   OP_UBFX,
 411   OP_BFXIL,
 412   OP_SBFX,
 413   OP_SBFIZ,
 414   OP_BFI,
 415   OP_UBFIZ,
 416   OP_UXTB,
 417   OP_UXTH,
 418   OP_UXTW,
 419
 420   OP_CINC,
 421   OP_CINV,
 422   OP_CNEG,
 423   OP_CSET,
 424   OP_CSETM,
 425
 426   OP_FCVT,
 427   OP_FCVTN,
 428   OP_FCVTN2,
 429   OP_FCVTL,
 430   OP_FCVTL2,
 431   OP_FCVTXN_S,          /* Scalar version.  */
 432
 433   OP_ROR_IMM,
 434
 435   OP_SXTL,
 436   OP_SXTL2,
 437   OP_UXTL,
 438   OP_UXTL2,
 439
 440   OP_TOTAL_NUM,         /* Pseudo.  */
 441 };
 442
 443 /* Maximum number of operands an instruction can have.  */
 444 #define AARCH64_MAX_OPND_NUM 6
 445 /* Maximum number of qualifier sequences an instruction can have.  */
 446 #define AARCH64_MAX_QLF_SEQ_NUM 10
 447 /* Operand qualifier typedef; optimized for the size.  */
 448 typedef unsigned char aarch64_opnd_qualifier_t;
 449 /* Operand qualifier sequence typedef.  */
 450 typedef aarch64_opnd_qualifier_t        \
 451           aarch64_opnd_qualifier_seq_t [AARCH64_MAX_OPND_NUM];
 452
 453 /* FIXME: improve the efficiency.  */
 454 static inline bfd_boolean
 455 empty_qualifier_sequence_p (const aarch64_opnd_qualifier_t *qualifiers)
 456 {
 457   int i;
 458   for (i = 0; i < AARCH64_MAX_OPND_NUM; ++i)
 459     if (qualifiers[i] != AARCH64_OPND_QLF_NIL)
 460       return FALSE;
 461   return TRUE;
 462 }
 463
 464 /* This structure holds information for a particular opcode.  */
 465
 466 struct aarch64_opcode
 467 {
 468   /* The name of the mnemonic.  */
 469   const char *name;
 470
 471   /* The opcode itself.  Those bits which will be filled in with
 472      operands are zeroes.  */
 473   aarch64_insn opcode;
 474
 475   /* The opcode mask.  This is used by the disassembler.  This is a
 476      mask containing ones indicating those bits which must match the
 477      opcode field, and zeroes indicating those bits which need not
 478      match (and are presumably filled in by operands).  */
 479   aarch64_insn mask;
 480
 481   /* Instruction class.  */
 482   enum aarch64_insn_class iclass;
 483
 484   /* Enumerator identifier.  */
 485   enum aarch64_op op;
 486
 487   /* Which architecture variant provides this instruction.  */
 488   const aarch64_feature_set *avariant;
 489
 490   /* An array of operand codes.  Each code is an index into the
 491      operand table.  They appear in the order which the operands must
 492      appear in assembly code, and are terminated by a zero.  */
 493   enum aarch64_opnd operands[AARCH64_MAX_OPND_NUM];
 494
 495   /* A list of operand qualifier code sequence.  Each operand qualifier
 496      code qualifies the corresponding operand code.  Each operand
 497      qualifier sequence specifies a valid opcode variant and related
 498      constraint on operands.  */
 499   aarch64_opnd_qualifier_seq_t qualifiers_list[AARCH64_MAX_QLF_SEQ_NUM];
 500
 501   /* Flags providing information about this instruction */
 502   uint32_t flags;
 503 };
 504
 505 typedef struct aarch64_opcode aarch64_opcode;
 506
 507 /* Table describing all the AArch64 opcodes.  */
 508 extern aarch64_opcode aarch64_opcode_table[];
 509
 510 /* Opcode flags.  */
 511 #define F_ALIAS (1 << 0)
 512 #define F_HAS_ALIAS (1 << 1)
 513 /* Disassembly preference priority 1-3 (the larger the higher).  If nothing
 514    is specified, it is the priority 0 by default, i.e. the lowest priority.  */
 515 #define F_P1 (1 << 2)
 516 #define F_P2 (2 << 2)
 517 #define F_P3 (3 << 2)
 518 /* Flag an instruction that is truly conditional executed, e.g. b.cond.  */
 519 #define F_COND (1 << 4)
 520 /* Instruction has the field of 'sf'.  */
 521 #define F_SF (1 << 5)
 522 /* Instruction has the field of 'size:Q'.  */
 523 #define F_SIZEQ (1 << 6)
 524 /* Floating-point instruction has the field of 'type'.  */
 525 #define F_FPTYPE (1 << 7)
 526 /* AdvSIMD scalar instruction has the field of 'size'.  */
 527 #define F_SSIZE (1 << 8)
 528 /* AdvSIMD vector register arrangement specifier encoded in "imm5<3:0>:Q".  */
 529 #define F_T (1 << 9)
 530 /* Size of GPR operand in AdvSIMD instructions encoded in Q.  */
 531 #define F_GPRSIZE_IN_Q (1 << 10)
 532 /* Size of Rt load signed instruction encoded in opc[0], i.e. bit 22.  */
 533 #define F_LDS_SIZE (1 << 11)
 534 /* Optional operand; assume maximum of 1 operand can be optional.  */
 535 #define F_OPD0_OPT (1 << 12)
 536 #define F_OPD1_OPT (2 << 12)
 537 #define F_OPD2_OPT (3 << 12)
 538 #define F_OPD3_OPT (4 << 12)
 539 #define F_OPD4_OPT (5 << 12)
 540 /* Default value for the optional operand when omitted from the assembly.  */
 541 #define F_DEFAULT(X) (((X) & 0x1f) << 15)
 542 /* Instruction that is an alias of another instruction needs to be
 543    encoded/decoded by converting it to/from the real form, followed by
 544    the encoding/decoding according to the rules of the real opcode.
 545    This compares to the direct coding using the alias's information.
 546    N.B. this flag requires F_ALIAS to be used together.  */
 547 #define F_CONV (1 << 20)
 548 /* Use together with F_ALIAS to indicate an alias opcode is a programmer
 549    friendly pseudo instruction available only in the assembly code (thus will
 550    not show up in the disassembly).  */
 551 #define F_PSEUDO (1 << 21)
 552 /* Instruction has miscellaneous encoding/decoding rules.  */
 553 #define F_MISC (1 << 22)
 554 /* Instruction has the field of 'N'; used in conjunction with F_SF.  */
 555 #define F_N (1 << 23)
 556 /* Opcode dependent field.  */
 557 #define F_OD(X) (((X) & 0x7) << 24)
 558 /* Instruction has the field of 'sz'.  */
 559 #define F_LSE_SZ (1 << 27)
 560 /* Next bit is 28.  */
 561
 562 static inline bfd_boolean
 563 alias_opcode_p (const aarch64_opcode *opcode)
 564 {
 565   return (opcode->flags & F_ALIAS) ? TRUE : FALSE;
 566 }
 567
 568 static inline bfd_boolean
 569 opcode_has_alias (const aarch64_opcode *opcode)
 570 {
 571   return (opcode->flags & F_HAS_ALIAS) ? TRUE : FALSE;
 572 }
 573
 574 /* Priority for disassembling preference.  */
 575 static inline int
 576 opcode_priority (const aarch64_opcode *opcode)
 577 {
 578   return (opcode->flags >> 2) & 0x3;
 579 }
 580
 581 static inline bfd_boolean
 582 pseudo_opcode_p (const aarch64_opcode *opcode)
 583 {
 584   return (opcode->flags & F_PSEUDO) != 0lu ? TRUE : FALSE;
 585 }
 586
 587 static inline bfd_boolean
 588 optional_operand_p (const aarch64_opcode *opcode, unsigned int idx)
 589 {
 590   return (((opcode->flags >> 12) & 0x7) == idx + 1)
 591     ? TRUE : FALSE;
 592 }
 593
 594 static inline aarch64_insn
 595 get_optional_operand_default_value (const aarch64_opcode *opcode)
 596 {
 597   return (opcode->flags >> 15) & 0x1f;
 598 }
 599
 600 static inline unsigned int
 601 get_opcode_dependent_value (const aarch64_opcode *opcode)
 602 {
 603   return (opcode->flags >> 24) & 0x7;
 604 }
 605
 606 static inline bfd_boolean
 607 opcode_has_special_coder (const aarch64_opcode *opcode)
 608 {
 609   return (opcode->flags & (F_SF | F_LSE_SZ | F_SIZEQ | F_FPTYPE | F_SSIZE | F_T
 610           | F_GPRSIZE_IN_Q | F_LDS_SIZE | F_MISC | F_N | F_COND)) ? TRUE
 611     : FALSE;
 612 }
 613 \f
 614 struct aarch64_name_value_pair
 615 {
 616   const char *  name;
 617   aarch64_insn  value;
 618 };
 619
 620 extern const struct aarch64_name_value_pair aarch64_operand_modifiers [];
 621 extern const struct aarch64_name_value_pair aarch64_barrier_options [16];
 622 extern const struct aarch64_name_value_pair aarch64_prfops [32];
 623
 624 typedef struct
 625 {
 626   const char *  name;
 627   aarch64_insn  value;
 628   uint32_t      flags;
 629 } aarch64_sys_reg;
 630
 631 extern const aarch64_sys_reg aarch64_sys_regs [];
 632 extern const aarch64_sys_reg aarch64_pstatefields [];
 633 extern bfd_boolean aarch64_sys_reg_deprecated_p (const aarch64_sys_reg *);
 634 extern bfd_boolean aarch64_sys_reg_supported_p (const aarch64_feature_set,
 635                                                 const aarch64_sys_reg *);
 636 extern bfd_boolean aarch64_pstatefield_supported_p (const aarch64_feature_set,
 637                                                     const aarch64_sys_reg *);
 638
 639 typedef struct
 640 {
 641   const char *template;
 642   uint32_t value;
 643   int has_xt;
 644 } aarch64_sys_ins_reg;
 645
 646 extern const aarch64_sys_ins_reg aarch64_sys_regs_ic [];
 647 extern const aarch64_sys_ins_reg aarch64_sys_regs_dc [];
 648 extern const aarch64_sys_ins_reg aarch64_sys_regs_at [];
 649 extern const aarch64_sys_ins_reg aarch64_sys_regs_tlbi [];
 650
 651 /* Shift/extending operator kinds.
 652    N.B. order is important; keep aarch64_operand_modifiers synced.  */
 653 enum aarch64_modifier_kind
 654 {
 655   AARCH64_MOD_NONE,
 656   AARCH64_MOD_MSL,
 657   AARCH64_MOD_ROR,
 658   AARCH64_MOD_ASR,
 659   AARCH64_MOD_LSR,
 660   AARCH64_MOD_LSL,
 661   AARCH64_MOD_UXTB,
 662   AARCH64_MOD_UXTH,
 663   AARCH64_MOD_UXTW,
 664   AARCH64_MOD_UXTX,
 665   AARCH64_MOD_SXTB,
 666   AARCH64_MOD_SXTH,
 667   AARCH64_MOD_SXTW,
 668   AARCH64_MOD_SXTX,
 669 };
 670
 671 bfd_boolean
 672 aarch64_extend_operator_p (enum aarch64_modifier_kind);
 673
 674 enum aarch64_modifier_kind
 675 aarch64_get_operand_modifier (const struct aarch64_name_value_pair *);
 676 /* Condition.  */
 677
 678 typedef struct
 679 {
 680   /* A list of names with the first one as the disassembly preference;
 681      terminated by NULL if fewer than 3.  */
 682   const char *names[3];
 683   aarch64_insn value;
 684 } aarch64_cond;
 685
 686 extern const aarch64_cond aarch64_conds[16];
 687
 688 const aarch64_cond* get_cond_from_value (aarch64_insn value);
 689 const aarch64_cond* get_inverted_cond (const aarch64_cond *cond);
 690 \f
 691 /* Structure representing an operand.  */
 692
 693 struct aarch64_opnd_info
 694 {
 695   enum aarch64_opnd type;
 696   aarch64_opnd_qualifier_t qualifier;
 697   int idx;
 698
 699   union
 700     {
 701       struct
 702         {
 703           unsigned regno;
 704         } reg;
 705       struct
 706         {
 707           unsigned regno : 5;
 708           unsigned index : 4;
 709         } reglane;
 710       /* e.g. LVn.  */
 711       struct
 712         {
 713           unsigned first_regno : 5;
 714           unsigned num_regs : 3;
 715           /* 1 if it is a list of reg element.  */
 716           unsigned has_index : 1;
 717           /* Lane index; valid only when has_index is 1.  */
 718           unsigned index : 4;
 719         } reglist;
 720       /* e.g. immediate or pc relative address offset.  */
 721       struct
 722         {
 723           int64_t value;
 724           unsigned is_fp : 1;
 725         } imm;
 726       /* e.g. address in STR (register offset).  */
 727       struct
 728         {
 729           unsigned base_regno;
 730           struct
 731             {
 732               union
 733                 {
 734                   int imm;
 735                   unsigned regno;
 736                 };
 737               unsigned is_reg;
 738             } offset;
 739           unsigned pcrel : 1;           /* PC-relative.  */
 740           unsigned writeback : 1;
 741           unsigned preind : 1;          /* Pre-indexed.  */
 742           unsigned postind : 1;         /* Post-indexed.  */
 743         } addr;
 744       const aarch64_cond *cond;
 745       /* The encoding of the system register.  */
 746       aarch64_insn sysreg;
 747       /* The encoding of the PSTATE field.  */
 748       aarch64_insn pstatefield;
 749       const aarch64_sys_ins_reg *sysins_op;
 750       const struct aarch64_name_value_pair *barrier;
 751       const struct aarch64_name_value_pair *prfop;
 752     };
 753
 754   /* Operand shifter; in use when the operand is a register offset address,
 755      add/sub extended reg, etc. e.g. <R><m>{, <extend> {#<amount>}}.  */
 756   struct
 757     {
 758       enum aarch64_modifier_kind kind;
 759       int amount;
 760       unsigned operator_present: 1;     /* Only valid during encoding.  */
 761       /* Value of the 'S' field in ld/st reg offset; used only in decoding.  */
 762       unsigned amount_present: 1;
 763     } shifter;
 764
 765   unsigned skip:1;      /* Operand is not completed if there is a fixup needed
 766                            to be done on it.  In some (but not all) of these
 767                            cases, we need to tell libopcodes to skip the
 768                            constraint checking and the encoding for this
 769                            operand, so that the libopcodes can pick up the
 770                            right opcode before the operand is fixed-up.  This
 771                            flag should only be used during the
 772                            assembling/encoding.  */
 773   unsigned present:1;   /* Whether this operand is present in the assembly
 774                            line; not used during the disassembly.  */
 775 };
 776
 777 typedef struct aarch64_opnd_info aarch64_opnd_info;
 778
 779 /* Structure representing an instruction.
 780
 781    It is used during both the assembling and disassembling.  The assembler
 782    fills an aarch64_inst after a successful parsing and then passes it to the
 783    encoding routine to do the encoding.  During the disassembling, the
 784    disassembler calls the decoding routine to decode a binary instruction; on a
 785    successful return, such a structure will be filled with information of the
 786    instruction; then the disassembler uses the information to print out the
 787    instruction.  */
 788
 789 struct aarch64_inst
 790 {
 791   /* The value of the binary instruction.  */
 792   aarch64_insn value;
 793
 794   /* Corresponding opcode entry.  */
 795   const aarch64_opcode *opcode;
 796
 797   /* Condition for a truly conditional-executed instrutions, e.g. b.cond.  */
 798   const aarch64_cond *cond;
 799
 800   /* Operands information.  */
 801   aarch64_opnd_info operands[AARCH64_MAX_OPND_NUM];
 802 };
 803
 804 typedef struct aarch64_inst aarch64_inst;
 805 \f
 806 /* Diagnosis related declaration and interface.  */
 807
 808 /* Operand error kind enumerators.
 809
 810    AARCH64_OPDE_RECOVERABLE
 811      Less severe error found during the parsing, very possibly because that
 812      GAS has picked up a wrong instruction template for the parsing.
 813
 814    AARCH64_OPDE_SYNTAX_ERROR
 815      General syntax error; it can be either a user error, or simply because
 816      that GAS is trying a wrong instruction template.
 817
 818    AARCH64_OPDE_FATAL_SYNTAX_ERROR
 819      Definitely a user syntax error.
 820
 821    AARCH64_OPDE_INVALID_VARIANT
 822      No syntax error, but the operands are not a valid combination, e.g.
 823      FMOV D0,S0
 824
 825    AARCH64_OPDE_OUT_OF_RANGE
 826      Error about some immediate value out of a valid range.
 827
 828    AARCH64_OPDE_UNALIGNED
 829      Error about some immediate value not properly aligned (i.e. not being a
 830      multiple times of a certain value).
 831
 832    AARCH64_OPDE_REG_LIST
 833      Error about the register list operand having unexpected number of
 834      registers.
 835
 836    AARCH64_OPDE_OTHER_ERROR
 837      Error of the highest severity and used for any severe issue that does not
 838      fall into any of the above categories.
 839
 840    The enumerators are only interesting to GAS.  They are declared here (in
 841    libopcodes) because that some errors are detected (and then notified to GAS)
 842    by libopcodes (rather than by GAS solely).
 843
 844    The first three errors are only deteced by GAS while the
 845    AARCH64_OPDE_INVALID_VARIANT error can only be spotted by libopcodes as
 846    only libopcodes has the information about the valid variants of each
 847    instruction.
 848
 849    The enumerators have an increasing severity.  This is helpful when there are
 850    multiple instruction templates available for a given mnemonic name (e.g.
 851    FMOV); this mechanism will help choose the most suitable template from which
 852    the generated diagnostics can most closely describe the issues, if any.  */
 853
 854 enum aarch64_operand_error_kind
 855 {
 856   AARCH64_OPDE_NIL,
 857   AARCH64_OPDE_RECOVERABLE,
 858   AARCH64_OPDE_SYNTAX_ERROR,
 859   AARCH64_OPDE_FATAL_SYNTAX_ERROR,
 860   AARCH64_OPDE_INVALID_VARIANT,
 861   AARCH64_OPDE_OUT_OF_RANGE,
 862   AARCH64_OPDE_UNALIGNED,
 863   AARCH64_OPDE_REG_LIST,
 864   AARCH64_OPDE_OTHER_ERROR
 865 };
 866
 867 /* N.B. GAS assumes that this structure work well with shallow copy.  */
 868 struct aarch64_operand_error
 869 {
 870   enum aarch64_operand_error_kind kind;
 871   int index;
 872   const char *error;
 873   int data[3];  /* Some data for extra information.  */
 874 };
 875
 876 typedef struct aarch64_operand_error aarch64_operand_error;
 877
 878 /* Encoding entrypoint.  */
 879
 880 extern int
 881 aarch64_opcode_encode (const aarch64_opcode *, const aarch64_inst *,
 882                        aarch64_insn *, aarch64_opnd_qualifier_t *,
 883                        aarch64_operand_error *);
 884
 885 extern const aarch64_opcode *
 886 aarch64_replace_opcode (struct aarch64_inst *,
 887                         const aarch64_opcode *);
 888
 889 /* Given the opcode enumerator OP, return the pointer to the corresponding
 890    opcode entry.  */
 891
 892 extern const aarch64_opcode *
 893 aarch64_get_opcode (enum aarch64_op);
 894
 895 /* Generate the string representation of an operand.  */
 896 extern void
 897 aarch64_print_operand (char *, size_t, bfd_vma, const aarch64_opcode *,
 898                        const aarch64_opnd_info *, int, int *, bfd_vma *);
 899
 900 /* Miscellaneous interface.  */
 901
 902 extern int
 903 aarch64_operand_index (const enum aarch64_opnd *, enum aarch64_opnd);
 904
 905 extern aarch64_opnd_qualifier_t
 906 aarch64_get_expected_qualifier (const aarch64_opnd_qualifier_seq_t *, int,
 907                                 const aarch64_opnd_qualifier_t, int);
 908
 909 extern int
 910 aarch64_num_of_operands (const aarch64_opcode *);
 911
 912 extern int
 913 aarch64_stack_pointer_p (const aarch64_opnd_info *);
 914
 915 extern
 916 int aarch64_zero_register_p (const aarch64_opnd_info *);
 917
 918 /* Given an operand qualifier, return the expected data element size
 919    of a qualified operand.  */
 920 extern unsigned char
 921 aarch64_get_qualifier_esize (aarch64_opnd_qualifier_t);
 922
 923 extern enum aarch64_operand_class
 924 aarch64_get_operand_class (enum aarch64_opnd);
 925
 926 extern const char *
 927 aarch64_get_operand_name (enum aarch64_opnd);
 928
 929 extern const char *
 930 aarch64_get_operand_desc (enum aarch64_opnd);
 931
 932 #ifdef DEBUG_AARCH64
 933 extern int debug_dump;
 934
 935 extern void
 936 aarch64_verbose (const char *, ...) __attribute__ ((format (printf, 1, 2)));
 937
 938 #define DEBUG_TRACE(M, ...)                                     \
 939   {                                                             \
 940     if (debug_dump)                                             \
 941       aarch64_verbose ("%s: " M ".", __func__, ##__VA_ARGS__);  \
 942   }
 943
 944 #define DEBUG_TRACE_IF(C, M, ...)                               \
 945   {                                                             \
 946     if (debug_dump && (C))                                      \
 947       aarch64_verbose ("%s: " M ".", __func__, ##__VA_ARGS__);  \
 948   }
 949 #else  /* !DEBUG_AARCH64 */
 950 #define DEBUG_TRACE(M, ...) ;
 951 #define DEBUG_TRACE_IF(C, M, ...) ;
 952 #endif /* DEBUG_AARCH64 */
 953
 954 #endif /* OPCODE_AARCH64_H */