include/opcode/aarch64.h

   1 /* AArch64 assembler/disassembler support.
   2
   3    Copyright (C) 2009-2015 Free Software Foundation, Inc.
   4    Contributed by ARM Ltd.
   5
   6    This file is part of GNU Binutils.
   7
   8    This program is free software; you can redistribute it and/or modify
   9    it under the terms of the GNU General Public License as published by
  10    the Free Software Foundation; either version 3 of the license, or
  11    (at your option) any later version.
  12
  13    This program is distributed in the hope that it will be useful,
  14    but WITHOUT ANY WARRANTY; without even the implied warranty of
  15    MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16    GNU General Public License for more details.
  17
  18    You should have received a copy of the GNU General Public License
  19    along with this program; see the file COPYING3. If not,
  20    see <http://www.gnu.org/licenses/>.  */
  21
  22 #ifndef OPCODE_AARCH64_H
  23 #define OPCODE_AARCH64_H
  24
  25 #include "bfd.h"
  26 #include "bfd_stdint.h"
  27 #include <assert.h>
  28 #include <stdlib.h>
  29
  30 #ifdef __cplusplus
  31 extern "C" {
  32 #endif
  33
  34 /* The offset for pc-relative addressing is currently defined to be 0.  */
  35 #define AARCH64_PCREL_OFFSET            0
  36
  37 typedef uint32_t aarch64_insn;
  38
  39 /* The following bitmasks control CPU features.  */
  40 #define AARCH64_FEATURE_V8      0x00000001      /* All processors.  */
  41 #define AARCH64_FEATURE_V8_2    0x00000020      /* ARMv8.2 processors.  */
  42 #define AARCH64_FEATURE_CRYPTO  0x00010000      /* Crypto instructions.  */
  43 #define AARCH64_FEATURE_FP      0x00020000      /* FP instructions.  */
  44 #define AARCH64_FEATURE_SIMD    0x00040000      /* SIMD instructions.  */
  45 #define AARCH64_FEATURE_CRC     0x00080000      /* CRC instructions.  */
  46 #define AARCH64_FEATURE_LSE     0x00100000      /* LSE instructions.  */
  47 #define AARCH64_FEATURE_PAN     0x00200000      /* PAN instructions.  */
  48 #define AARCH64_FEATURE_LOR     0x00400000      /* LOR instructions.  */
  49 #define AARCH64_FEATURE_RDMA    0x00800000      /* v8.1 SIMD instructions.  */
  50 #define AARCH64_FEATURE_V8_1    0x01000000      /* v8.1 features.  */
  51 #define AARCH64_FEATURE_F16     0x02000000      /* v8.2 FP16 instructions.  */
  52 #define AARCH64_FEATURE_RAS     0x04000000      /* RAS Extensions.  */
  53 #define AARCH64_FEATURE_PROFILE 0x08000000      /* Statistical Profiling.  */
  54
  55 /* Architectures are the sum of the base and extensions.  */
  56 #define AARCH64_ARCH_V8         AARCH64_FEATURE (AARCH64_FEATURE_V8, \
  57                                                  AARCH64_FEATURE_FP  \
  58                                                  | AARCH64_FEATURE_SIMD)
  59 #define AARCH64_ARCH_V8_1       AARCH64_FEATURE (AARCH64_FEATURE_V8, \
  60                                                  AARCH64_FEATURE_FP  \
  61                                                  | AARCH64_FEATURE_SIMD \
  62                                                  | AARCH64_FEATURE_CRC  \
  63                                                  | AARCH64_FEATURE_V8_1 \
  64                                                  | AARCH64_FEATURE_LSE  \
  65                                                  | AARCH64_FEATURE_PAN  \
  66                                                  | AARCH64_FEATURE_LOR  \
  67                                                  | AARCH64_FEATURE_RDMA)
  68 #define AARCH64_ARCH_V8_2       AARCH64_FEATURE (AARCH64_FEATURE_V8,    \
  69                                                  AARCH64_FEATURE_V8_2   \
  70                                                  | AARCH64_FEATURE_F16  \
  71                                                  | AARCH64_FEATURE_RAS  \
  72                                                  | AARCH64_FEATURE_FP   \
  73                                                  | AARCH64_FEATURE_SIMD \
  74                                                  | AARCH64_FEATURE_CRC  \
  75                                                  | AARCH64_FEATURE_V8_1 \
  76                                                  | AARCH64_FEATURE_LSE  \
  77                                                  | AARCH64_FEATURE_PAN  \
  78                                                  | AARCH64_FEATURE_LOR  \
  79                                                  | AARCH64_FEATURE_RDMA)
  80
  81 #define AARCH64_ARCH_NONE       AARCH64_FEATURE (0, 0)
  82 #define AARCH64_ANY             AARCH64_FEATURE (-1, 0) /* Any basic core.  */
  83
  84 /* CPU-specific features.  */
  85 typedef unsigned long aarch64_feature_set;
  86
  87 #define AARCH64_CPU_HAS_FEATURE(CPU,FEAT)       \
  88   (((CPU) & (FEAT)) != 0)
  89
  90 #define AARCH64_MERGE_FEATURE_SETS(TARG,F1,F2)  \
  91   do                                            \
  92     {                                           \
  93       (TARG) = (F1) | (F2);                     \
  94     }                                           \
  95   while (0)
  96
  97 #define AARCH64_CLEAR_FEATURE(TARG,F1,F2)       \
  98   do                                            \
  99     {                                           \
 100       (TARG) = (F1) &~ (F2);                    \
 101     }                                           \
 102   while (0)
 103
 104 #define AARCH64_FEATURE(core,coproc) ((core) | (coproc))
 105
 106 #define AARCH64_OPCODE_HAS_FEATURE(OPC,FEAT)    \
 107   (((OPC) & (FEAT)) != 0)
 108
 109 enum aarch64_operand_class
 110 {
 111   AARCH64_OPND_CLASS_NIL,
 112   AARCH64_OPND_CLASS_INT_REG,
 113   AARCH64_OPND_CLASS_MODIFIED_REG,
 114   AARCH64_OPND_CLASS_FP_REG,
 115   AARCH64_OPND_CLASS_SIMD_REG,
 116   AARCH64_OPND_CLASS_SIMD_ELEMENT,
 117   AARCH64_OPND_CLASS_SISD_REG,
 118   AARCH64_OPND_CLASS_SIMD_REGLIST,
 119   AARCH64_OPND_CLASS_CP_REG,
 120   AARCH64_OPND_CLASS_ADDRESS,
 121   AARCH64_OPND_CLASS_IMMEDIATE,
 122   AARCH64_OPND_CLASS_SYSTEM,
 123   AARCH64_OPND_CLASS_COND,
 124 };
 125
 126 /* Operand code that helps both parsing and coding.
 127    Keep AARCH64_OPERANDS synced.  */
 128
 129 enum aarch64_opnd
 130 {
 131   AARCH64_OPND_NIL,     /* no operand---MUST BE FIRST!*/
 132
 133   AARCH64_OPND_Rd,      /* Integer register as destination.  */
 134   AARCH64_OPND_Rn,      /* Integer register as source.  */
 135   AARCH64_OPND_Rm,      /* Integer register as source.  */
 136   AARCH64_OPND_Rt,      /* Integer register used in ld/st instructions.  */
 137   AARCH64_OPND_Rt2,     /* Integer register used in ld/st pair instructions.  */
 138   AARCH64_OPND_Rs,      /* Integer register used in ld/st exclusive.  */
 139   AARCH64_OPND_Ra,      /* Integer register used in ddp_3src instructions.  */
 140   AARCH64_OPND_Rt_SYS,  /* Integer register used in system instructions.  */
 141
 142   AARCH64_OPND_Rd_SP,   /* Integer Rd or SP.  */
 143   AARCH64_OPND_Rn_SP,   /* Integer Rn or SP.  */
 144   AARCH64_OPND_PAIRREG, /* Paired register operand.  */
 145   AARCH64_OPND_Rm_EXT,  /* Integer Rm extended.  */
 146   AARCH64_OPND_Rm_SFT,  /* Integer Rm shifted.  */
 147
 148   AARCH64_OPND_Fd,      /* Floating-point Fd.  */
 149   AARCH64_OPND_Fn,      /* Floating-point Fn.  */
 150   AARCH64_OPND_Fm,      /* Floating-point Fm.  */
 151   AARCH64_OPND_Fa,      /* Floating-point Fa.  */
 152   AARCH64_OPND_Ft,      /* Floating-point Ft.  */
 153   AARCH64_OPND_Ft2,     /* Floating-point Ft2.  */
 154
 155   AARCH64_OPND_Sd,      /* AdvSIMD Scalar Sd.  */
 156   AARCH64_OPND_Sn,      /* AdvSIMD Scalar Sn.  */
 157   AARCH64_OPND_Sm,      /* AdvSIMD Scalar Sm.  */
 158
 159   AARCH64_OPND_Vd,      /* AdvSIMD Vector Vd.  */
 160   AARCH64_OPND_Vn,      /* AdvSIMD Vector Vn.  */
 161   AARCH64_OPND_Vm,      /* AdvSIMD Vector Vm.  */
 162   AARCH64_OPND_VdD1,    /* AdvSIMD <Vd>.D[1]; for FMOV only.  */
 163   AARCH64_OPND_VnD1,    /* AdvSIMD <Vn>.D[1]; for FMOV only.  */
 164   AARCH64_OPND_Ed,      /* AdvSIMD Vector Element Vd.  */
 165   AARCH64_OPND_En,      /* AdvSIMD Vector Element Vn.  */
 166   AARCH64_OPND_Em,      /* AdvSIMD Vector Element Vm.  */
 167   AARCH64_OPND_LVn,     /* AdvSIMD Vector register list used in e.g. TBL.  */
 168   AARCH64_OPND_LVt,     /* AdvSIMD Vector register list used in ld/st.  */
 169   AARCH64_OPND_LVt_AL,  /* AdvSIMD Vector register list for loading single
 170                            structure to all lanes.  */
 171   AARCH64_OPND_LEt,     /* AdvSIMD Vector Element list.  */
 172
 173   AARCH64_OPND_Cn,      /* Co-processor register in CRn field.  */
 174   AARCH64_OPND_Cm,      /* Co-processor register in CRm field.  */
 175
 176   AARCH64_OPND_IDX,     /* AdvSIMD EXT index operand.  */
 177   AARCH64_OPND_IMM_VLSL,/* Immediate for shifting vector registers left.  */
 178   AARCH64_OPND_IMM_VLSR,/* Immediate for shifting vector registers right.  */
 179   AARCH64_OPND_SIMD_IMM,/* AdvSIMD modified immediate without shift.  */
 180   AARCH64_OPND_SIMD_IMM_SFT,    /* AdvSIMD modified immediate with shift.  */
 181   AARCH64_OPND_SIMD_FPIMM,/* AdvSIMD 8-bit fp immediate.  */
 182   AARCH64_OPND_SHLL_IMM,/* Immediate shift for AdvSIMD SHLL instruction
 183                            (no encoding).  */
 184   AARCH64_OPND_IMM0,    /* Immediate for #0.  */
 185   AARCH64_OPND_FPIMM0,  /* Immediate for #0.0.  */
 186   AARCH64_OPND_FPIMM,   /* Floating-point Immediate.  */
 187   AARCH64_OPND_IMMR,    /* Immediate #<immr> in e.g. BFM.  */
 188   AARCH64_OPND_IMMS,    /* Immediate #<imms> in e.g. BFM.  */
 189   AARCH64_OPND_WIDTH,   /* Immediate #<width> in e.g. BFI.  */
 190   AARCH64_OPND_IMM,     /* Immediate.  */
 191   AARCH64_OPND_UIMM3_OP1,/* Unsigned 3-bit immediate in the op1 field.  */
 192   AARCH64_OPND_UIMM3_OP2,/* Unsigned 3-bit immediate in the op2 field.  */
 193   AARCH64_OPND_UIMM4,   /* Unsigned 4-bit immediate in the CRm field.  */
 194   AARCH64_OPND_UIMM7,   /* Unsigned 7-bit immediate in the CRm:op2 fields.  */
 195   AARCH64_OPND_BIT_NUM, /* Immediate.  */
 196   AARCH64_OPND_EXCEPTION,/* imm16 operand in exception instructions.  */
 197   AARCH64_OPND_CCMP_IMM,/* Immediate in conditional compare instructions.  */
 198   AARCH64_OPND_NZCV,    /* Flag bit specifier giving an alternative value for
 199                            each condition flag.  */
 200
 201   AARCH64_OPND_LIMM,    /* Logical Immediate.  */
 202   AARCH64_OPND_AIMM,    /* Arithmetic immediate.  */
 203   AARCH64_OPND_HALF,    /* #<imm16>{, LSL #<shift>} operand in move wide.  */
 204   AARCH64_OPND_FBITS,   /* FP #<fbits> operand in e.g. SCVTF */
 205   AARCH64_OPND_IMM_MOV, /* Immediate operand for the MOV alias.  */
 206
 207   AARCH64_OPND_COND,    /* Standard condition as the last operand.  */
 208   AARCH64_OPND_COND1,   /* Same as the above, but excluding AL and NV.  */
 209
 210   AARCH64_OPND_ADDR_ADRP,       /* Memory address for ADRP */
 211   AARCH64_OPND_ADDR_PCREL14,    /* 14-bit PC-relative address for e.g. TBZ.  */
 212   AARCH64_OPND_ADDR_PCREL19,    /* 19-bit PC-relative address for e.g. LDR.  */
 213   AARCH64_OPND_ADDR_PCREL21,    /* 21-bit PC-relative address for e.g. ADR.  */
 214   AARCH64_OPND_ADDR_PCREL26,    /* 26-bit PC-relative address for e.g. BL.  */
 215
 216   AARCH64_OPND_ADDR_SIMPLE,     /* Address of ld/st exclusive.  */
 217   AARCH64_OPND_ADDR_REGOFF,     /* Address of register offset.  */
 218   AARCH64_OPND_ADDR_SIMM7,      /* Address of signed 7-bit immediate.  */
 219   AARCH64_OPND_ADDR_SIMM9,      /* Address of signed 9-bit immediate.  */
 220   AARCH64_OPND_ADDR_SIMM9_2,    /* Same as the above, but the immediate is
 221                                    negative or unaligned and there is
 222                                    no writeback allowed.  This operand code
 223                                    is only used to support the programmer-
 224                                    friendly feature of using LDR/STR as the
 225                                    the mnemonic name for LDUR/STUR instructions
 226                                    wherever there is no ambiguity.  */
 227   AARCH64_OPND_ADDR_UIMM12,     /* Address of unsigned 12-bit immediate.  */
 228   AARCH64_OPND_SIMD_ADDR_SIMPLE,/* Address of ld/st multiple structures.  */
 229   AARCH64_OPND_SIMD_ADDR_POST,  /* Address of ld/st multiple post-indexed.  */
 230
 231   AARCH64_OPND_SYSREG,          /* System register operand.  */
 232   AARCH64_OPND_PSTATEFIELD,     /* PSTATE field name operand.  */
 233   AARCH64_OPND_SYSREG_AT,       /* System register <at_op> operand.  */
 234   AARCH64_OPND_SYSREG_DC,       /* System register <dc_op> operand.  */
 235   AARCH64_OPND_SYSREG_IC,       /* System register <ic_op> operand.  */
 236   AARCH64_OPND_SYSREG_TLBI,     /* System register <tlbi_op> operand.  */
 237   AARCH64_OPND_BARRIER,         /* Barrier operand.  */
 238   AARCH64_OPND_BARRIER_ISB,     /* Barrier operand for ISB.  */
 239   AARCH64_OPND_PRFOP,           /* Prefetch operation.  */
 240 };
 241
 242 /* Qualifier constrains an operand.  It either specifies a variant of an
 243    operand type or limits values available to an operand type.
 244
 245    N.B. Order is important; keep aarch64_opnd_qualifiers synced.  */
 246
 247 enum aarch64_opnd_qualifier
 248 {
 249   /* Indicating no further qualification on an operand.  */
 250   AARCH64_OPND_QLF_NIL,
 251
 252   /* Qualifying an operand which is a general purpose (integer) register;
 253      indicating the operand data size or a specific register.  */
 254   AARCH64_OPND_QLF_W,   /* Wn, WZR or WSP.  */
 255   AARCH64_OPND_QLF_X,   /* Xn, XZR or XSP.  */
 256   AARCH64_OPND_QLF_WSP, /* WSP.  */
 257   AARCH64_OPND_QLF_SP,  /* SP.  */
 258
 259   /* Qualifying an operand which is a floating-point register, a SIMD
 260      vector element or a SIMD vector element list; indicating operand data
 261      size or the size of each SIMD vector element in the case of a SIMD
 262      vector element list.
 263      These qualifiers are also used to qualify an address operand to
 264      indicate the size of data element a load/store instruction is
 265      accessing.
 266      They are also used for the immediate shift operand in e.g. SSHR.  Such
 267      a use is only for the ease of operand encoding/decoding and qualifier
 268      sequence matching; such a use should not be applied widely; use the value
 269      constraint qualifiers for immediate operands wherever possible.  */
 270   AARCH64_OPND_QLF_S_B,
 271   AARCH64_OPND_QLF_S_H,
 272   AARCH64_OPND_QLF_S_S,
 273   AARCH64_OPND_QLF_S_D,
 274   AARCH64_OPND_QLF_S_Q,
 275
 276   /* Qualifying an operand which is a SIMD vector register or a SIMD vector
 277      register list; indicating register shape.
 278      They are also used for the immediate shift operand in e.g. SSHR.  Such
 279      a use is only for the ease of operand encoding/decoding and qualifier
 280      sequence matching; such a use should not be applied widely; use the value
 281      constraint qualifiers for immediate operands wherever possible.  */
 282   AARCH64_OPND_QLF_V_8B,
 283   AARCH64_OPND_QLF_V_16B,
 284   AARCH64_OPND_QLF_V_4H,
 285   AARCH64_OPND_QLF_V_8H,
 286   AARCH64_OPND_QLF_V_2S,
 287   AARCH64_OPND_QLF_V_4S,
 288   AARCH64_OPND_QLF_V_1D,
 289   AARCH64_OPND_QLF_V_2D,
 290   AARCH64_OPND_QLF_V_1Q,
 291
 292   /* Constraint on value.  */
 293   AARCH64_OPND_QLF_imm_0_7,
 294   AARCH64_OPND_QLF_imm_0_15,
 295   AARCH64_OPND_QLF_imm_0_31,
 296   AARCH64_OPND_QLF_imm_0_63,
 297   AARCH64_OPND_QLF_imm_1_32,
 298   AARCH64_OPND_QLF_imm_1_64,
 299
 300   /* Indicate whether an AdvSIMD modified immediate operand is shift-zeros
 301      or shift-ones.  */
 302   AARCH64_OPND_QLF_LSL,
 303   AARCH64_OPND_QLF_MSL,
 304
 305   /* Special qualifier helping retrieve qualifier information during the
 306      decoding time (currently not in use).  */
 307   AARCH64_OPND_QLF_RETRIEVE,
 308 };
 309 \f
 310 /* Instruction class.  */
 311
 312 enum aarch64_insn_class
 313 {
 314   addsub_carry,
 315   addsub_ext,
 316   addsub_imm,
 317   addsub_shift,
 318   asimdall,
 319   asimddiff,
 320   asimdelem,
 321   asimdext,
 322   asimdimm,
 323   asimdins,
 324   asimdmisc,
 325   asimdperm,
 326   asimdsame,
 327   asimdshf,
 328   asimdtbl,
 329   asisddiff,
 330   asisdelem,
 331   asisdlse,
 332   asisdlsep,
 333   asisdlso,
 334   asisdlsop,
 335   asisdmisc,
 336   asisdone,
 337   asisdpair,
 338   asisdsame,
 339   asisdshf,
 340   bitfield,
 341   branch_imm,
 342   branch_reg,
 343   compbranch,
 344   condbranch,
 345   condcmp_imm,
 346   condcmp_reg,
 347   condsel,
 348   cryptoaes,
 349   cryptosha2,
 350   cryptosha3,
 351   dp_1src,
 352   dp_2src,
 353   dp_3src,
 354   exception,
 355   extract,
 356   float2fix,
 357   float2int,
 358   floatccmp,
 359   floatcmp,
 360   floatdp1,
 361   floatdp2,
 362   floatdp3,
 363   floatimm,
 364   floatsel,
 365   ldst_immpost,
 366   ldst_immpre,
 367   ldst_imm9,    /* immpost or immpre */
 368   ldst_pos,
 369   ldst_regoff,
 370   ldst_unpriv,
 371   ldst_unscaled,
 372   ldstexcl,
 373   ldstnapair_offs,
 374   ldstpair_off,
 375   ldstpair_indexed,
 376   loadlit,
 377   log_imm,
 378   log_shift,
 379   lse_atomic,
 380   movewide,
 381   pcreladdr,
 382   ic_system,
 383   testbranch,
 384 };
 385
 386 /* Opcode enumerators.  */
 387
 388 enum aarch64_op
 389 {
 390   OP_NIL,
 391   OP_STRB_POS,
 392   OP_LDRB_POS,
 393   OP_LDRSB_POS,
 394   OP_STRH_POS,
 395   OP_LDRH_POS,
 396   OP_LDRSH_POS,
 397   OP_STR_POS,
 398   OP_LDR_POS,
 399   OP_STRF_POS,
 400   OP_LDRF_POS,
 401   OP_LDRSW_POS,
 402   OP_PRFM_POS,
 403
 404   OP_STURB,
 405   OP_LDURB,
 406   OP_LDURSB,
 407   OP_STURH,
 408   OP_LDURH,
 409   OP_LDURSH,
 410   OP_STUR,
 411   OP_LDUR,
 412   OP_STURV,
 413   OP_LDURV,
 414   OP_LDURSW,
 415   OP_PRFUM,
 416
 417   OP_LDR_LIT,
 418   OP_LDRV_LIT,
 419   OP_LDRSW_LIT,
 420   OP_PRFM_LIT,
 421
 422   OP_ADD,
 423   OP_B,
 424   OP_BL,
 425
 426   OP_MOVN,
 427   OP_MOVZ,
 428   OP_MOVK,
 429
 430   OP_MOV_IMM_LOG,       /* MOV alias for moving bitmask immediate.  */
 431   OP_MOV_IMM_WIDE,      /* MOV alias for moving wide immediate.  */
 432   OP_MOV_IMM_WIDEN,     /* MOV alias for moving wide immediate (negated).  */
 433
 434   OP_MOV_V,             /* MOV alias for moving vector register.  */
 435
 436   OP_ASR_IMM,
 437   OP_LSR_IMM,
 438   OP_LSL_IMM,
 439
 440   OP_BIC,
 441
 442   OP_UBFX,
 443   OP_BFXIL,
 444   OP_SBFX,
 445   OP_SBFIZ,
 446   OP_BFI,
 447   OP_BFC,               /* ARMv8.2.  */
 448   OP_UBFIZ,
 449   OP_UXTB,
 450   OP_UXTH,
 451   OP_UXTW,
 452
 453   OP_CINC,
 454   OP_CINV,
 455   OP_CNEG,
 456   OP_CSET,
 457   OP_CSETM,
 458
 459   OP_FCVT,
 460   OP_FCVTN,
 461   OP_FCVTN2,
 462   OP_FCVTL,
 463   OP_FCVTL2,
 464   OP_FCVTXN_S,          /* Scalar version.  */
 465
 466   OP_ROR_IMM,
 467
 468   OP_SXTL,
 469   OP_SXTL2,
 470   OP_UXTL,
 471   OP_UXTL2,
 472
 473   OP_TOTAL_NUM,         /* Pseudo.  */
 474 };
 475
 476 /* Maximum number of operands an instruction can have.  */
 477 #define AARCH64_MAX_OPND_NUM 6
 478 /* Maximum number of qualifier sequences an instruction can have.  */
 479 #define AARCH64_MAX_QLF_SEQ_NUM 10
 480 /* Operand qualifier typedef; optimized for the size.  */
 481 typedef unsigned char aarch64_opnd_qualifier_t;
 482 /* Operand qualifier sequence typedef.  */
 483 typedef aarch64_opnd_qualifier_t        \
 484           aarch64_opnd_qualifier_seq_t [AARCH64_MAX_OPND_NUM];
 485
 486 /* FIXME: improve the efficiency.  */
 487 static inline bfd_boolean
 488 empty_qualifier_sequence_p (const aarch64_opnd_qualifier_t *qualifiers)
 489 {
 490   int i;
 491   for (i = 0; i < AARCH64_MAX_OPND_NUM; ++i)
 492     if (qualifiers[i] != AARCH64_OPND_QLF_NIL)
 493       return FALSE;
 494   return TRUE;
 495 }
 496
 497 /* This structure holds information for a particular opcode.  */
 498
 499 struct aarch64_opcode
 500 {
 501   /* The name of the mnemonic.  */
 502   const char *name;
 503
 504   /* The opcode itself.  Those bits which will be filled in with
 505      operands are zeroes.  */
 506   aarch64_insn opcode;
 507
 508   /* The opcode mask.  This is used by the disassembler.  This is a
 509      mask containing ones indicating those bits which must match the
 510      opcode field, and zeroes indicating those bits which need not
 511      match (and are presumably filled in by operands).  */
 512   aarch64_insn mask;
 513
 514   /* Instruction class.  */
 515   enum aarch64_insn_class iclass;
 516
 517   /* Enumerator identifier.  */
 518   enum aarch64_op op;
 519
 520   /* Which architecture variant provides this instruction.  */
 521   const aarch64_feature_set *avariant;
 522
 523   /* An array of operand codes.  Each code is an index into the
 524      operand table.  They appear in the order which the operands must
 525      appear in assembly code, and are terminated by a zero.  */
 526   enum aarch64_opnd operands[AARCH64_MAX_OPND_NUM];
 527
 528   /* A list of operand qualifier code sequence.  Each operand qualifier
 529      code qualifies the corresponding operand code.  Each operand
 530      qualifier sequence specifies a valid opcode variant and related
 531      constraint on operands.  */
 532   aarch64_opnd_qualifier_seq_t qualifiers_list[AARCH64_MAX_QLF_SEQ_NUM];
 533
 534   /* Flags providing information about this instruction */
 535   uint32_t flags;
 536 };
 537
 538 typedef struct aarch64_opcode aarch64_opcode;
 539
 540 /* Table describing all the AArch64 opcodes.  */
 541 extern aarch64_opcode aarch64_opcode_table[];
 542
 543 /* Opcode flags.  */
 544 #define F_ALIAS (1 << 0)
 545 #define F_HAS_ALIAS (1 << 1)
 546 /* Disassembly preference priority 1-3 (the larger the higher).  If nothing
 547    is specified, it is the priority 0 by default, i.e. the lowest priority.  */
 548 #define F_P1 (1 << 2)
 549 #define F_P2 (2 << 2)
 550 #define F_P3 (3 << 2)
 551 /* Flag an instruction that is truly conditional executed, e.g. b.cond.  */
 552 #define F_COND (1 << 4)
 553 /* Instruction has the field of 'sf'.  */
 554 #define F_SF (1 << 5)
 555 /* Instruction has the field of 'size:Q'.  */
 556 #define F_SIZEQ (1 << 6)
 557 /* Floating-point instruction has the field of 'type'.  */
 558 #define F_FPTYPE (1 << 7)
 559 /* AdvSIMD scalar instruction has the field of 'size'.  */
 560 #define F_SSIZE (1 << 8)
 561 /* AdvSIMD vector register arrangement specifier encoded in "imm5<3:0>:Q".  */
 562 #define F_T (1 << 9)
 563 /* Size of GPR operand in AdvSIMD instructions encoded in Q.  */
 564 #define F_GPRSIZE_IN_Q (1 << 10)
 565 /* Size of Rt load signed instruction encoded in opc[0], i.e. bit 22.  */
 566 #define F_LDS_SIZE (1 << 11)
 567 /* Optional operand; assume maximum of 1 operand can be optional.  */
 568 #define F_OPD0_OPT (1 << 12)
 569 #define F_OPD1_OPT (2 << 12)
 570 #define F_OPD2_OPT (3 << 12)
 571 #define F_OPD3_OPT (4 << 12)
 572 #define F_OPD4_OPT (5 << 12)
 573 /* Default value for the optional operand when omitted from the assembly.  */
 574 #define F_DEFAULT(X) (((X) & 0x1f) << 15)
 575 /* Instruction that is an alias of another instruction needs to be
 576    encoded/decoded by converting it to/from the real form, followed by
 577    the encoding/decoding according to the rules of the real opcode.
 578    This compares to the direct coding using the alias's information.
 579    N.B. this flag requires F_ALIAS to be used together.  */
 580 #define F_CONV (1 << 20)
 581 /* Use together with F_ALIAS to indicate an alias opcode is a programmer
 582    friendly pseudo instruction available only in the assembly code (thus will
 583    not show up in the disassembly).  */
 584 #define F_PSEUDO (1 << 21)
 585 /* Instruction has miscellaneous encoding/decoding rules.  */
 586 #define F_MISC (1 << 22)
 587 /* Instruction has the field of 'N'; used in conjunction with F_SF.  */
 588 #define F_N (1 << 23)
 589 /* Opcode dependent field.  */
 590 #define F_OD(X) (((X) & 0x7) << 24)
 591 /* Instruction has the field of 'sz'.  */
 592 #define F_LSE_SZ (1 << 27)
 593 /* Next bit is 28.  */
 594
 595 static inline bfd_boolean
 596 alias_opcode_p (const aarch64_opcode *opcode)
 597 {
 598   return (opcode->flags & F_ALIAS) ? TRUE : FALSE;
 599 }
 600
 601 static inline bfd_boolean
 602 opcode_has_alias (const aarch64_opcode *opcode)
 603 {
 604   return (opcode->flags & F_HAS_ALIAS) ? TRUE : FALSE;
 605 }
 606
 607 /* Priority for disassembling preference.  */
 608 static inline int
 609 opcode_priority (const aarch64_opcode *opcode)
 610 {
 611   return (opcode->flags >> 2) & 0x3;
 612 }
 613
 614 static inline bfd_boolean
 615 pseudo_opcode_p (const aarch64_opcode *opcode)
 616 {
 617   return (opcode->flags & F_PSEUDO) != 0lu ? TRUE : FALSE;
 618 }
 619
 620 static inline bfd_boolean
 621 optional_operand_p (const aarch64_opcode *opcode, unsigned int idx)
 622 {
 623   return (((opcode->flags >> 12) & 0x7) == idx + 1)
 624     ? TRUE : FALSE;
 625 }
 626
 627 static inline aarch64_insn
 628 get_optional_operand_default_value (const aarch64_opcode *opcode)
 629 {
 630   return (opcode->flags >> 15) & 0x1f;
 631 }
 632
 633 static inline unsigned int
 634 get_opcode_dependent_value (const aarch64_opcode *opcode)
 635 {
 636   return (opcode->flags >> 24) & 0x7;
 637 }
 638
 639 static inline bfd_boolean
 640 opcode_has_special_coder (const aarch64_opcode *opcode)
 641 {
 642   return (opcode->flags & (F_SF | F_LSE_SZ | F_SIZEQ | F_FPTYPE | F_SSIZE | F_T
 643           | F_GPRSIZE_IN_Q | F_LDS_SIZE | F_MISC | F_N | F_COND)) ? TRUE
 644     : FALSE;
 645 }
 646 \f
 647 struct aarch64_name_value_pair
 648 {
 649   const char *  name;
 650   aarch64_insn  value;
 651 };
 652
 653 extern const struct aarch64_name_value_pair aarch64_operand_modifiers [];
 654 extern const struct aarch64_name_value_pair aarch64_barrier_options [16];
 655 extern const struct aarch64_name_value_pair aarch64_prfops [32];
 656 extern const struct aarch64_name_value_pair aarch64_hint_options [];
 657
 658 typedef struct
 659 {
 660   const char *  name;
 661   aarch64_insn  value;
 662   uint32_t      flags;
 663 } aarch64_sys_reg;
 664
 665 extern const aarch64_sys_reg aarch64_sys_regs [];
 666 extern const aarch64_sys_reg aarch64_pstatefields [];
 667 extern bfd_boolean aarch64_sys_reg_deprecated_p (const aarch64_sys_reg *);
 668 extern bfd_boolean aarch64_sys_reg_supported_p (const aarch64_feature_set,
 669                                                 const aarch64_sys_reg *);
 670 extern bfd_boolean aarch64_pstatefield_supported_p (const aarch64_feature_set,
 671                                                     const aarch64_sys_reg *);
 672
 673 typedef struct
 674 {
 675   const char *name;
 676   uint32_t value;
 677   uint32_t flags ;
 678 } aarch64_sys_ins_reg;
 679
 680 extern bfd_boolean aarch64_sys_ins_reg_has_xt (const aarch64_sys_ins_reg *);
 681 extern bfd_boolean
 682 aarch64_sys_ins_reg_supported_p (const aarch64_feature_set,
 683                                  const aarch64_sys_ins_reg *);
 684
 685 extern const aarch64_sys_ins_reg aarch64_sys_regs_ic [];
 686 extern const aarch64_sys_ins_reg aarch64_sys_regs_dc [];
 687 extern const aarch64_sys_ins_reg aarch64_sys_regs_at [];
 688 extern const aarch64_sys_ins_reg aarch64_sys_regs_tlbi [];
 689
 690 /* Shift/extending operator kinds.
 691    N.B. order is important; keep aarch64_operand_modifiers synced.  */
 692 enum aarch64_modifier_kind
 693 {
 694   AARCH64_MOD_NONE,
 695   AARCH64_MOD_MSL,
 696   AARCH64_MOD_ROR,
 697   AARCH64_MOD_ASR,
 698   AARCH64_MOD_LSR,
 699   AARCH64_MOD_LSL,
 700   AARCH64_MOD_UXTB,
 701   AARCH64_MOD_UXTH,
 702   AARCH64_MOD_UXTW,
 703   AARCH64_MOD_UXTX,
 704   AARCH64_MOD_SXTB,
 705   AARCH64_MOD_SXTH,
 706   AARCH64_MOD_SXTW,
 707   AARCH64_MOD_SXTX,
 708 };
 709
 710 bfd_boolean
 711 aarch64_extend_operator_p (enum aarch64_modifier_kind);
 712
 713 enum aarch64_modifier_kind
 714 aarch64_get_operand_modifier (const struct aarch64_name_value_pair *);
 715 /* Condition.  */
 716
 717 typedef struct
 718 {
 719   /* A list of names with the first one as the disassembly preference;
 720      terminated by NULL if fewer than 3.  */
 721   const char *names[3];
 722   aarch64_insn value;
 723 } aarch64_cond;
 724
 725 extern const aarch64_cond aarch64_conds[16];
 726
 727 const aarch64_cond* get_cond_from_value (aarch64_insn value);
 728 const aarch64_cond* get_inverted_cond (const aarch64_cond *cond);
 729 \f
 730 /* Structure representing an operand.  */
 731
 732 struct aarch64_opnd_info
 733 {
 734   enum aarch64_opnd type;
 735   aarch64_opnd_qualifier_t qualifier;
 736   int idx;
 737
 738   union
 739     {
 740       struct
 741         {
 742           unsigned regno;
 743         } reg;
 744       struct
 745         {
 746           unsigned regno : 5;
 747           unsigned index : 4;
 748         } reglane;
 749       /* e.g. LVn.  */
 750       struct
 751         {
 752           unsigned first_regno : 5;
 753           unsigned num_regs : 3;
 754           /* 1 if it is a list of reg element.  */
 755           unsigned has_index : 1;
 756           /* Lane index; valid only when has_index is 1.  */
 757           unsigned index : 4;
 758         } reglist;
 759       /* e.g. immediate or pc relative address offset.  */
 760       struct
 761         {
 762           int64_t value;
 763           unsigned is_fp : 1;
 764         } imm;
 765       /* e.g. address in STR (register offset).  */
 766       struct
 767         {
 768           unsigned base_regno;
 769           struct
 770             {
 771               union
 772                 {
 773                   int imm;
 774                   unsigned regno;
 775                 };
 776               unsigned is_reg;
 777             } offset;
 778           unsigned pcrel : 1;           /* PC-relative.  */
 779           unsigned writeback : 1;
 780           unsigned preind : 1;          /* Pre-indexed.  */
 781           unsigned postind : 1;         /* Post-indexed.  */
 782         } addr;
 783       const aarch64_cond *cond;
 784       /* The encoding of the system register.  */
 785       aarch64_insn sysreg;
 786       /* The encoding of the PSTATE field.  */
 787       aarch64_insn pstatefield;
 788       const aarch64_sys_ins_reg *sysins_op;
 789       const struct aarch64_name_value_pair *barrier;
 790       const struct aarch64_name_value_pair *hint_option;
 791       const struct aarch64_name_value_pair *prfop;
 792     };
 793
 794   /* Operand shifter; in use when the operand is a register offset address,
 795      add/sub extended reg, etc. e.g. <R><m>{, <extend> {#<amount>}}.  */
 796   struct
 797     {
 798       enum aarch64_modifier_kind kind;
 799       int amount;
 800       unsigned operator_present: 1;     /* Only valid during encoding.  */
 801       /* Value of the 'S' field in ld/st reg offset; used only in decoding.  */
 802       unsigned amount_present: 1;
 803     } shifter;
 804
 805   unsigned skip:1;      /* Operand is not completed if there is a fixup needed
 806                            to be done on it.  In some (but not all) of these
 807                            cases, we need to tell libopcodes to skip the
 808                            constraint checking and the encoding for this
 809                            operand, so that the libopcodes can pick up the
 810                            right opcode before the operand is fixed-up.  This
 811                            flag should only be used during the
 812                            assembling/encoding.  */
 813   unsigned present:1;   /* Whether this operand is present in the assembly
 814                            line; not used during the disassembly.  */
 815 };
 816
 817 typedef struct aarch64_opnd_info aarch64_opnd_info;
 818
 819 /* Structure representing an instruction.
 820
 821    It is used during both the assembling and disassembling.  The assembler
 822    fills an aarch64_inst after a successful parsing and then passes it to the
 823    encoding routine to do the encoding.  During the disassembling, the
 824    disassembler calls the decoding routine to decode a binary instruction; on a
 825    successful return, such a structure will be filled with information of the
 826    instruction; then the disassembler uses the information to print out the
 827    instruction.  */
 828
 829 struct aarch64_inst
 830 {
 831   /* The value of the binary instruction.  */
 832   aarch64_insn value;
 833
 834   /* Corresponding opcode entry.  */
 835   const aarch64_opcode *opcode;
 836
 837   /* Condition for a truly conditional-executed instrutions, e.g. b.cond.  */
 838   const aarch64_cond *cond;
 839
 840   /* Operands information.  */
 841   aarch64_opnd_info operands[AARCH64_MAX_OPND_NUM];
 842 };
 843
 844 typedef struct aarch64_inst aarch64_inst;
 845 \f
 846 /* Diagnosis related declaration and interface.  */
 847
 848 /* Operand error kind enumerators.
 849
 850    AARCH64_OPDE_RECOVERABLE
 851      Less severe error found during the parsing, very possibly because that
 852      GAS has picked up a wrong instruction template for the parsing.
 853
 854    AARCH64_OPDE_SYNTAX_ERROR
 855      General syntax error; it can be either a user error, or simply because
 856      that GAS is trying a wrong instruction template.
 857
 858    AARCH64_OPDE_FATAL_SYNTAX_ERROR
 859      Definitely a user syntax error.
 860
 861    AARCH64_OPDE_INVALID_VARIANT
 862      No syntax error, but the operands are not a valid combination, e.g.
 863      FMOV D0,S0
 864
 865    AARCH64_OPDE_OUT_OF_RANGE
 866      Error about some immediate value out of a valid range.
 867
 868    AARCH64_OPDE_UNALIGNED
 869      Error about some immediate value not properly aligned (i.e. not being a
 870      multiple times of a certain value).
 871
 872    AARCH64_OPDE_REG_LIST
 873      Error about the register list operand having unexpected number of
 874      registers.
 875
 876    AARCH64_OPDE_OTHER_ERROR
 877      Error of the highest severity and used for any severe issue that does not
 878      fall into any of the above categories.
 879
 880    The enumerators are only interesting to GAS.  They are declared here (in
 881    libopcodes) because that some errors are detected (and then notified to GAS)
 882    by libopcodes (rather than by GAS solely).
 883
 884    The first three errors are only deteced by GAS while the
 885    AARCH64_OPDE_INVALID_VARIANT error can only be spotted by libopcodes as
 886    only libopcodes has the information about the valid variants of each
 887    instruction.
 888
 889    The enumerators have an increasing severity.  This is helpful when there are
 890    multiple instruction templates available for a given mnemonic name (e.g.
 891    FMOV); this mechanism will help choose the most suitable template from which
 892    the generated diagnostics can most closely describe the issues, if any.  */
 893
 894 enum aarch64_operand_error_kind
 895 {
 896   AARCH64_OPDE_NIL,
 897   AARCH64_OPDE_RECOVERABLE,
 898   AARCH64_OPDE_SYNTAX_ERROR,
 899   AARCH64_OPDE_FATAL_SYNTAX_ERROR,
 900   AARCH64_OPDE_INVALID_VARIANT,
 901   AARCH64_OPDE_OUT_OF_RANGE,
 902   AARCH64_OPDE_UNALIGNED,
 903   AARCH64_OPDE_REG_LIST,
 904   AARCH64_OPDE_OTHER_ERROR
 905 };
 906
 907 /* N.B. GAS assumes that this structure work well with shallow copy.  */
 908 struct aarch64_operand_error
 909 {
 910   enum aarch64_operand_error_kind kind;
 911   int index;
 912   const char *error;
 913   int data[3];  /* Some data for extra information.  */
 914 };
 915
 916 typedef struct aarch64_operand_error aarch64_operand_error;
 917
 918 /* Encoding entrypoint.  */
 919
 920 extern int
 921 aarch64_opcode_encode (const aarch64_opcode *, const aarch64_inst *,
 922                        aarch64_insn *, aarch64_opnd_qualifier_t *,
 923                        aarch64_operand_error *);
 924
 925 extern const aarch64_opcode *
 926 aarch64_replace_opcode (struct aarch64_inst *,
 927                         const aarch64_opcode *);
 928
 929 /* Given the opcode enumerator OP, return the pointer to the corresponding
 930    opcode entry.  */
 931
 932 extern const aarch64_opcode *
 933 aarch64_get_opcode (enum aarch64_op);
 934
 935 /* Generate the string representation of an operand.  */
 936 extern void
 937 aarch64_print_operand (char *, size_t, bfd_vma, const aarch64_opcode *,
 938                        const aarch64_opnd_info *, int, int *, bfd_vma *);
 939
 940 /* Miscellaneous interface.  */
 941
 942 extern int
 943 aarch64_operand_index (const enum aarch64_opnd *, enum aarch64_opnd);
 944
 945 extern aarch64_opnd_qualifier_t
 946 aarch64_get_expected_qualifier (const aarch64_opnd_qualifier_seq_t *, int,
 947                                 const aarch64_opnd_qualifier_t, int);
 948
 949 extern int
 950 aarch64_num_of_operands (const aarch64_opcode *);
 951
 952 extern int
 953 aarch64_stack_pointer_p (const aarch64_opnd_info *);
 954
 955 extern int
 956 aarch64_zero_register_p (const aarch64_opnd_info *);
 957
 958 extern int
 959 aarch64_decode_insn (aarch64_insn, aarch64_inst *, bfd_boolean);
 960
 961 /* Given an operand qualifier, return the expected data element size
 962    of a qualified operand.  */
 963 extern unsigned char
 964 aarch64_get_qualifier_esize (aarch64_opnd_qualifier_t);
 965
 966 extern enum aarch64_operand_class
 967 aarch64_get_operand_class (enum aarch64_opnd);
 968
 969 extern const char *
 970 aarch64_get_operand_name (enum aarch64_opnd);
 971
 972 extern const char *
 973 aarch64_get_operand_desc (enum aarch64_opnd);
 974
 975 #ifdef DEBUG_AARCH64
 976 extern int debug_dump;
 977
 978 extern void
 979 aarch64_verbose (const char *, ...) __attribute__ ((format (printf, 1, 2)));
 980
 981 #define DEBUG_TRACE(M, ...)                                     \
 982   {                                                             \
 983     if (debug_dump)                                             \
 984       aarch64_verbose ("%s: " M ".", __func__, ##__VA_ARGS__);  \
 985   }
 986
 987 #define DEBUG_TRACE_IF(C, M, ...)                               \
 988   {                                                             \
 989     if (debug_dump && (C))                                      \
 990       aarch64_verbose ("%s: " M ".", __func__, ##__VA_ARGS__);  \
 991   }
 992 #else  /* !DEBUG_AARCH64 */
 993 #define DEBUG_TRACE(M, ...) ;
 994 #define DEBUG_TRACE_IF(C, M, ...) ;
 995 #endif /* DEBUG_AARCH64 */
 996
 997 #ifdef __cplusplus
 998 }
 999 #endif
1000
1001 #endif /* OPCODE_AARCH64_H */