include/linux/mtd/spi-nor.h

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * Copyright (C) 2014 Freescale Semiconductor, Inc.
   4  * Synced from Linux v4.19
   5  */
   6
   7 #ifndef __LINUX_MTD_SPI_NOR_H
   8 #define __LINUX_MTD_SPI_NOR_H
   9
  10 #include <linux/bitops.h>
  11 #include <linux/mtd/cfi.h>
  12 #include <linux/mtd/mtd.h>
  13
  14 /*
  15  * Manufacturer IDs
  16  *
  17  * The first byte returned from the flash after sending opcode SPINOR_OP_RDID.
  18  * Sometimes these are the same as CFI IDs, but sometimes they aren't.
  19  */
  20 #define SNOR_MFR_ATMEL          CFI_MFR_ATMEL
  21 #define SNOR_MFR_GIGADEVICE     0xc8
  22 #define SNOR_MFR_INTEL          CFI_MFR_INTEL
  23 #define SNOR_MFR_ST             CFI_MFR_ST /* ST Micro <--> Micron */
  24 #define SNOR_MFR_MICRON         CFI_MFR_MICRON /* ST Micro <--> Micron */
  25 #define SNOR_MFR_ISSI           CFI_MFR_PMC
  26 #define SNOR_MFR_MACRONIX       CFI_MFR_MACRONIX
  27 #define SNOR_MFR_SPANSION       CFI_MFR_AMD
  28 #define SNOR_MFR_SST            CFI_MFR_SST
  29 #define SNOR_MFR_WINBOND        0xef /* Also used by some Spansion */
  30
  31 /*
  32  * Note on opcode nomenclature: some opcodes have a format like
  33  * SPINOR_OP_FUNCTION{4,}_x_y_z. The numbers x, y, and z stand for the number
  34  * of I/O lines used for the opcode, address, and data (respectively). The
  35  * FUNCTION has an optional suffix of '4', to represent an opcode which
  36  * requires a 4-byte (32-bit) address.
  37  */
  38
  39 /* Flash opcodes. */
  40 #define SPINOR_OP_WREN          0x06    /* Write enable */
  41 #define SPINOR_OP_RDSR          0x05    /* Read status register */
  42 #define SPINOR_OP_WRSR          0x01    /* Write status register 1 byte */
  43 #define SPINOR_OP_RDSR2         0x3f    /* Read status register 2 */
  44 #define SPINOR_OP_WRSR2         0x3e    /* Write status register 2 */
  45 #define SPINOR_OP_READ          0x03    /* Read data bytes (low frequency) */
  46 #define SPINOR_OP_READ_FAST     0x0b    /* Read data bytes (high frequency) */
  47 #define SPINOR_OP_READ_1_1_2    0x3b    /* Read data bytes (Dual Output SPI) */
  48 #define SPINOR_OP_READ_1_2_2    0xbb    /* Read data bytes (Dual I/O SPI) */
  49 #define SPINOR_OP_READ_1_1_4    0x6b    /* Read data bytes (Quad Output SPI) */
  50 #define SPINOR_OP_READ_1_4_4    0xeb    /* Read data bytes (Quad I/O SPI) */
  51 #define SPINOR_OP_READ_1_1_8    0x8b    /* Read data bytes (Octal Output SPI) */
  52 #define SPINOR_OP_READ_1_8_8    0xcb    /* Read data bytes (Octal I/O SPI) */
  53 #define SPINOR_OP_PP            0x02    /* Page program (up to 256 bytes) */
  54 #define SPINOR_OP_PP_1_1_4      0x32    /* Quad page program */
  55 #define SPINOR_OP_PP_1_4_4      0x38    /* Quad page program */
  56 #define SPINOR_OP_PP_1_1_8      0x82    /* Octal page program */
  57 #define SPINOR_OP_PP_1_8_8      0xc2    /* Octal page program */
  58 #define SPINOR_OP_BE_4K         0x20    /* Erase 4KiB block */
  59 #define SPINOR_OP_BE_4K_PMC     0xd7    /* Erase 4KiB block on PMC chips */
  60 #define SPINOR_OP_BE_32K        0x52    /* Erase 32KiB block */
  61 #define SPINOR_OP_CHIP_ERASE    0xc7    /* Erase whole flash chip */
  62 #define SPINOR_OP_SE            0xd8    /* Sector erase (usually 64KiB) */
  63 #define SPINOR_OP_RDID          0x9f    /* Read JEDEC ID */
  64 #define SPINOR_OP_RDSFDP        0x5a    /* Read SFDP */
  65 #define SPINOR_OP_RDCR          0x35    /* Read configuration register */
  66 #define SPINOR_OP_RDFSR         0x70    /* Read flag status register */
  67 #define SPINOR_OP_CLFSR         0x50    /* Clear flag status register */
  68 #define SPINOR_OP_RDEAR         0xc8    /* Read Extended Address Register */
  69 #define SPINOR_OP_WREAR         0xc5    /* Write Extended Address Register */
  70 #define SPINOR_OP_SRSTEN        0x66    /* Software Reset Enable */
  71 #define SPINOR_OP_SRST          0x99    /* Software Reset */
  72
  73 /* 4-byte address opcodes - used on Spansion and some Macronix flashes. */
  74 #define SPINOR_OP_READ_4B       0x13    /* Read data bytes (low frequency) */
  75 #define SPINOR_OP_READ_FAST_4B  0x0c    /* Read data bytes (high frequency) */
  76 #define SPINOR_OP_READ_1_1_2_4B 0x3c    /* Read data bytes (Dual Output SPI) */
  77 #define SPINOR_OP_READ_1_2_2_4B 0xbc    /* Read data bytes (Dual I/O SPI) */
  78 #define SPINOR_OP_READ_1_1_4_4B 0x6c    /* Read data bytes (Quad Output SPI) */
  79 #define SPINOR_OP_READ_1_4_4_4B 0xec    /* Read data bytes (Quad I/O SPI) */
  80 #define SPINOR_OP_READ_1_1_8_4B 0x7c    /* Read data bytes (Octal Output SPI) */
  81 #define SPINOR_OP_READ_1_8_8_4B 0xcc    /* Read data bytes (Octal I/O SPI) */
  82 #define SPINOR_OP_PP_4B         0x12    /* Page program (up to 256 bytes) */
  83 #define SPINOR_OP_PP_1_1_4_4B   0x34    /* Quad page program */
  84 #define SPINOR_OP_PP_1_4_4_4B   0x3e    /* Quad page program */
  85 #define SPINOR_OP_PP_1_1_8_4B   0x84    /* Octal page program */
  86 #define SPINOR_OP_PP_1_8_8_4B   0x8e    /* Octal page program */
  87 #define SPINOR_OP_BE_4K_4B      0x21    /* Erase 4KiB block */
  88 #define SPINOR_OP_BE_32K_4B     0x5c    /* Erase 32KiB block */
  89 #define SPINOR_OP_SE_4B         0xdc    /* Sector erase (usually 64KiB) */
  90
  91 /* Double Transfer Rate opcodes - defined in JEDEC JESD216B. */
  92 #define SPINOR_OP_READ_1_1_1_DTR        0x0d
  93 #define SPINOR_OP_READ_1_2_2_DTR        0xbd
  94 #define SPINOR_OP_READ_1_4_4_DTR        0xed
  95
  96 #define SPINOR_OP_READ_1_1_1_DTR_4B     0x0e
  97 #define SPINOR_OP_READ_1_2_2_DTR_4B     0xbe
  98 #define SPINOR_OP_READ_1_4_4_DTR_4B     0xee
  99
 100 /* Used for SST flashes only. */
 101 #define SPINOR_OP_BP            0x02    /* Byte program */
 102 #define SPINOR_OP_WRDI          0x04    /* Write disable */
 103 #define SPINOR_OP_AAI_WP        0xad    /* Auto address increment word program */
 104
 105 /* Used for SST26* flashes only. */
 106 #define SPINOR_OP_READ_BPR      0x72    /* Read block protection register */
 107 #define SPINOR_OP_WRITE_BPR     0x42    /* Write block protection register */
 108
 109 /* Used for S3AN flashes only */
 110 #define SPINOR_OP_XSE           0x50    /* Sector erase */
 111 #define SPINOR_OP_XPP           0x82    /* Page program */
 112 #define SPINOR_OP_XRDSR         0xd7    /* Read status register */
 113
 114 #define XSR_PAGESIZE            BIT(0)  /* Page size in Po2 or Linear */
 115 #define XSR_RDY                 BIT(7)  /* Ready */
 116
 117 /* Used for Macronix and Winbond flashes. */
 118 #define SPINOR_OP_EN4B          0xb7    /* Enter 4-byte mode */
 119 #define SPINOR_OP_EX4B          0xe9    /* Exit 4-byte mode */
 120
 121 /* Used for Spansion flashes only. */
 122 #define SPINOR_OP_BRWR          0x17    /* Bank register write */
 123 #define SPINOR_OP_BRRD          0x16    /* Bank register read */
 124 #define SPINOR_OP_CLSR          0x30    /* Clear status register 1 */
 125
 126 /* Used for Micron flashes only. */
 127 #define SPINOR_OP_RD_EVCR       0x65    /* Read EVCR register */
 128 #define SPINOR_OP_WD_EVCR       0x61    /* Write EVCR register */
 129
 130 /* Status Register bits. */
 131 #define SR_WIP                  BIT(0)  /* Write in progress */
 132 #define SR_WEL                  BIT(1)  /* Write enable latch */
 133 /* meaning of other SR_* bits may differ between vendors */
 134 #define SR_BP0                  BIT(2)  /* Block protect 0 */
 135 #define SR_BP1                  BIT(3)  /* Block protect 1 */
 136 #define SR_BP2                  BIT(4)  /* Block protect 2 */
 137 #define SR_TB                   BIT(5)  /* Top/Bottom protect */
 138 #define SR_SRWD                 BIT(7)  /* SR write protect */
 139 /* Spansion/Cypress specific status bits */
 140 #define SR_E_ERR                BIT(5)
 141 #define SR_P_ERR                BIT(6)
 142
 143 #define SR_QUAD_EN_MX           BIT(6)  /* Macronix Quad I/O */
 144
 145 /* Enhanced Volatile Configuration Register bits */
 146 #define EVCR_QUAD_EN_MICRON     BIT(7)  /* Micron Quad I/O */
 147
 148 /* Flag Status Register bits */
 149 #define FSR_READY               BIT(7)  /* Device status, 0 = Busy, 1 = Ready */
 150 #define FSR_E_ERR               BIT(5)  /* Erase operation status */
 151 #define FSR_P_ERR               BIT(4)  /* Program operation status */
 152 #define FSR_PT_ERR              BIT(1)  /* Protection error bit */
 153
 154 /* Configuration Register bits. */
 155 #define CR_QUAD_EN_SPAN         BIT(1)  /* Spansion Quad I/O */
 156
 157 /* Status Register 2 bits. */
 158 #define SR2_QUAD_EN_BIT7        BIT(7)
 159
 160 /* Supported SPI protocols */
 161 #define SNOR_PROTO_INST_MASK    GENMASK(23, 16)
 162 #define SNOR_PROTO_INST_SHIFT   16
 163 #define SNOR_PROTO_INST(_nbits) \
 164         ((((unsigned long)(_nbits)) << SNOR_PROTO_INST_SHIFT) & \
 165          SNOR_PROTO_INST_MASK)
 166
 167 #define SNOR_PROTO_ADDR_MASK    GENMASK(15, 8)
 168 #define SNOR_PROTO_ADDR_SHIFT   8
 169 #define SNOR_PROTO_ADDR(_nbits) \
 170         ((((unsigned long)(_nbits)) << SNOR_PROTO_ADDR_SHIFT) & \
 171          SNOR_PROTO_ADDR_MASK)
 172
 173 #define SNOR_PROTO_DATA_MASK    GENMASK(7, 0)
 174 #define SNOR_PROTO_DATA_SHIFT   0
 175 #define SNOR_PROTO_DATA(_nbits) \
 176         ((((unsigned long)(_nbits)) << SNOR_PROTO_DATA_SHIFT) & \
 177          SNOR_PROTO_DATA_MASK)
 178
 179 #define SNOR_PROTO_IS_DTR       BIT(24) /* Double Transfer Rate */
 180
 181 #define SNOR_PROTO_STR(_inst_nbits, _addr_nbits, _data_nbits)   \
 182         (SNOR_PROTO_INST(_inst_nbits) |                         \
 183          SNOR_PROTO_ADDR(_addr_nbits) |                         \
 184          SNOR_PROTO_DATA(_data_nbits))
 185 #define SNOR_PROTO_DTR(_inst_nbits, _addr_nbits, _data_nbits)   \
 186         (SNOR_PROTO_IS_DTR |                                    \
 187          SNOR_PROTO_STR(_inst_nbits, _addr_nbits, _data_nbits))
 188
 189 enum spi_nor_protocol {
 190         SNOR_PROTO_1_1_1 = SNOR_PROTO_STR(1, 1, 1),
 191         SNOR_PROTO_1_1_2 = SNOR_PROTO_STR(1, 1, 2),
 192         SNOR_PROTO_1_1_4 = SNOR_PROTO_STR(1, 1, 4),
 193         SNOR_PROTO_1_1_8 = SNOR_PROTO_STR(1, 1, 8),
 194         SNOR_PROTO_1_2_2 = SNOR_PROTO_STR(1, 2, 2),
 195         SNOR_PROTO_1_4_4 = SNOR_PROTO_STR(1, 4, 4),
 196         SNOR_PROTO_1_8_8 = SNOR_PROTO_STR(1, 8, 8),
 197         SNOR_PROTO_2_2_2 = SNOR_PROTO_STR(2, 2, 2),
 198         SNOR_PROTO_4_4_4 = SNOR_PROTO_STR(4, 4, 4),
 199         SNOR_PROTO_8_8_8 = SNOR_PROTO_STR(8, 8, 8),
 200
 201         SNOR_PROTO_1_1_1_DTR = SNOR_PROTO_DTR(1, 1, 1),
 202         SNOR_PROTO_1_2_2_DTR = SNOR_PROTO_DTR(1, 2, 2),
 203         SNOR_PROTO_1_4_4_DTR = SNOR_PROTO_DTR(1, 4, 4),
 204         SNOR_PROTO_1_8_8_DTR = SNOR_PROTO_DTR(1, 8, 8),
 205         SNOR_PROTO_8_8_8_DTR = SNOR_PROTO_DTR(8, 8, 8),
 206 };
 207
 208 static inline bool spi_nor_protocol_is_dtr(enum spi_nor_protocol proto)
 209 {
 210         return !!(proto & SNOR_PROTO_IS_DTR);
 211 }
 212
 213 static inline u8 spi_nor_get_protocol_inst_nbits(enum spi_nor_protocol proto)
 214 {
 215         return ((unsigned long)(proto & SNOR_PROTO_INST_MASK)) >>
 216                 SNOR_PROTO_INST_SHIFT;
 217 }
 218
 219 static inline u8 spi_nor_get_protocol_addr_nbits(enum spi_nor_protocol proto)
 220 {
 221         return ((unsigned long)(proto & SNOR_PROTO_ADDR_MASK)) >>
 222                 SNOR_PROTO_ADDR_SHIFT;
 223 }
 224
 225 static inline u8 spi_nor_get_protocol_data_nbits(enum spi_nor_protocol proto)
 226 {
 227         return ((unsigned long)(proto & SNOR_PROTO_DATA_MASK)) >>
 228                 SNOR_PROTO_DATA_SHIFT;
 229 }
 230
 231 static inline u8 spi_nor_get_protocol_width(enum spi_nor_protocol proto)
 232 {
 233         return spi_nor_get_protocol_data_nbits(proto);
 234 }
 235
 236 #define SPI_NOR_MAX_CMD_SIZE    8
 237 enum spi_nor_ops {
 238         SPI_NOR_OPS_READ = 0,
 239         SPI_NOR_OPS_WRITE,
 240         SPI_NOR_OPS_ERASE,
 241         SPI_NOR_OPS_LOCK,
 242         SPI_NOR_OPS_UNLOCK,
 243 };
 244
 245 enum spi_nor_option_flags {
 246         SNOR_F_USE_FSR          = BIT(0),
 247         SNOR_F_HAS_SR_TB        = BIT(1),
 248         SNOR_F_NO_OP_CHIP_ERASE = BIT(2),
 249         SNOR_F_S3AN_ADDR_DEFAULT = BIT(3),
 250         SNOR_F_READY_XSR_RDY    = BIT(4),
 251         SNOR_F_USE_CLSR         = BIT(5),
 252         SNOR_F_BROKEN_RESET     = BIT(6),
 253         SNOR_F_SOFT_RESET       = BIT(7),
 254 };
 255
 256 struct spi_nor;
 257
 258 /**
 259  * struct spi_nor_hwcaps - Structure for describing the hardware capabilies
 260  * supported by the SPI controller (bus master).
 261  * @mask:               the bitmask listing all the supported hw capabilies
 262  */
 263 struct spi_nor_hwcaps {
 264         u32     mask;
 265 };
 266
 267 /*
 268  *(Fast) Read capabilities.
 269  * MUST be ordered by priority: the higher bit position, the higher priority.
 270  * As a matter of performances, it is relevant to use Octo SPI protocols first,
 271  * then Quad SPI protocols before Dual SPI protocols, Fast Read and lastly
 272  * (Slow) Read.
 273  */
 274 #define SNOR_HWCAPS_READ_MASK           GENMASK(15, 0)
 275 #define SNOR_HWCAPS_READ                BIT(0)
 276 #define SNOR_HWCAPS_READ_FAST           BIT(1)
 277 #define SNOR_HWCAPS_READ_1_1_1_DTR      BIT(2)
 278
 279 #define SNOR_HWCAPS_READ_DUAL           GENMASK(6, 3)
 280 #define SNOR_HWCAPS_READ_1_1_2          BIT(3)
 281 #define SNOR_HWCAPS_READ_1_2_2          BIT(4)
 282 #define SNOR_HWCAPS_READ_2_2_2          BIT(5)
 283 #define SNOR_HWCAPS_READ_1_2_2_DTR      BIT(6)
 284
 285 #define SNOR_HWCAPS_READ_QUAD           GENMASK(10, 7)
 286 #define SNOR_HWCAPS_READ_1_1_4          BIT(7)
 287 #define SNOR_HWCAPS_READ_1_4_4          BIT(8)
 288 #define SNOR_HWCAPS_READ_4_4_4          BIT(9)
 289 #define SNOR_HWCAPS_READ_1_4_4_DTR      BIT(10)
 290
 291 #define SNOR_HWCPAS_READ_OCTO           GENMASK(15, 11)
 292 #define SNOR_HWCAPS_READ_1_1_8          BIT(11)
 293 #define SNOR_HWCAPS_READ_1_8_8          BIT(12)
 294 #define SNOR_HWCAPS_READ_8_8_8          BIT(13)
 295 #define SNOR_HWCAPS_READ_1_8_8_DTR      BIT(14)
 296 #define SNOR_HWCAPS_READ_8_8_8_DTR      BIT(15)
 297
 298 /*
 299  * Page Program capabilities.
 300  * MUST be ordered by priority: the higher bit position, the higher priority.
 301  * Like (Fast) Read capabilities, Octo/Quad SPI protocols are preferred to the
 302  * legacy SPI 1-1-1 protocol.
 303  * Note that Dual Page Programs are not supported because there is no existing
 304  * JEDEC/SFDP standard to define them. Also at this moment no SPI flash memory
 305  * implements such commands.
 306  */
 307 #define SNOR_HWCAPS_PP_MASK             GENMASK(23, 16)
 308 #define SNOR_HWCAPS_PP                  BIT(16)
 309
 310 #define SNOR_HWCAPS_PP_QUAD             GENMASK(19, 17)
 311 #define SNOR_HWCAPS_PP_1_1_4            BIT(17)
 312 #define SNOR_HWCAPS_PP_1_4_4            BIT(18)
 313 #define SNOR_HWCAPS_PP_4_4_4            BIT(19)
 314
 315 #define SNOR_HWCAPS_PP_OCTO             GENMASK(23, 20)
 316 #define SNOR_HWCAPS_PP_1_1_8            BIT(20)
 317 #define SNOR_HWCAPS_PP_1_8_8            BIT(21)
 318 #define SNOR_HWCAPS_PP_8_8_8            BIT(22)
 319 #define SNOR_HWCAPS_PP_8_8_8_DTR        BIT(23)
 320
 321 #define SNOR_HWCAPS_X_X_X       (SNOR_HWCAPS_READ_2_2_2 |       \
 322                                  SNOR_HWCAPS_READ_4_4_4 |       \
 323                                  SNOR_HWCAPS_READ_8_8_8 |       \
 324                                  SNOR_HWCAPS_PP_4_4_4 |         \
 325                                  SNOR_HWCAPS_PP_8_8_8)
 326
 327 #define SNOR_HWCAPS_X_X_X_DTR   (SNOR_HWCAPS_READ_8_8_8_DTR |   \
 328                                  SNOR_HWCAPS_PP_8_8_8_DTR)
 329
 330 #define SNOR_HWCAPS_DTR         (SNOR_HWCAPS_READ_1_1_1_DTR |   \
 331                                  SNOR_HWCAPS_READ_1_2_2_DTR |   \
 332                                  SNOR_HWCAPS_READ_1_4_4_DTR |   \
 333                                  SNOR_HWCAPS_READ_1_8_8_DTR)
 334
 335 #define SNOR_HWCAPS_ALL         (SNOR_HWCAPS_READ_MASK |        \
 336                                  SNOR_HWCAPS_PP_MASK)
 337
 338 struct spi_nor_read_command {
 339         u8                      num_mode_clocks;
 340         u8                      num_wait_states;
 341         u8                      opcode;
 342         enum spi_nor_protocol   proto;
 343 };
 344
 345 struct spi_nor_pp_command {
 346         u8                      opcode;
 347         enum spi_nor_protocol   proto;
 348 };
 349
 350 enum spi_nor_read_command_index {
 351         SNOR_CMD_READ,
 352         SNOR_CMD_READ_FAST,
 353         SNOR_CMD_READ_1_1_1_DTR,
 354
 355         /* Dual SPI */
 356         SNOR_CMD_READ_1_1_2,
 357         SNOR_CMD_READ_1_2_2,
 358         SNOR_CMD_READ_2_2_2,
 359         SNOR_CMD_READ_1_2_2_DTR,
 360
 361         /* Quad SPI */
 362         SNOR_CMD_READ_1_1_4,
 363         SNOR_CMD_READ_1_4_4,
 364         SNOR_CMD_READ_4_4_4,
 365         SNOR_CMD_READ_1_4_4_DTR,
 366
 367         /* Octo SPI */
 368         SNOR_CMD_READ_1_1_8,
 369         SNOR_CMD_READ_1_8_8,
 370         SNOR_CMD_READ_8_8_8,
 371         SNOR_CMD_READ_1_8_8_DTR,
 372         SNOR_CMD_READ_8_8_8_DTR,
 373
 374         SNOR_CMD_READ_MAX
 375 };
 376
 377 enum spi_nor_pp_command_index {
 378         SNOR_CMD_PP,
 379
 380         /* Quad SPI */
 381         SNOR_CMD_PP_1_1_4,
 382         SNOR_CMD_PP_1_4_4,
 383         SNOR_CMD_PP_4_4_4,
 384
 385         /* Octo SPI */
 386         SNOR_CMD_PP_1_1_8,
 387         SNOR_CMD_PP_1_8_8,
 388         SNOR_CMD_PP_8_8_8,
 389         SNOR_CMD_PP_8_8_8_DTR,
 390
 391         SNOR_CMD_PP_MAX
 392 };
 393
 394 struct spi_nor_flash_parameter {
 395         u64                             size;
 396         u32                             page_size;
 397         u8                              rdsr_dummy;
 398         u8                              rdsr_addr_nbytes;
 399
 400         struct spi_nor_hwcaps           hwcaps;
 401         struct spi_nor_read_command     reads[SNOR_CMD_READ_MAX];
 402         struct spi_nor_pp_command       page_programs[SNOR_CMD_PP_MAX];
 403
 404         int (*quad_enable)(struct spi_nor *nor);
 405 };
 406
 407 /**
 408  * enum spi_nor_cmd_ext - describes the command opcode extension in DTR mode
 409  * @SPI_MEM_NOR_NONE: no extension. This is the default, and is used in Legacy
 410  *                    SPI mode
 411  * @SPI_MEM_NOR_REPEAT: the extension is same as the opcode
 412  * @SPI_MEM_NOR_INVERT: the extension is the bitwise inverse of the opcode
 413  * @SPI_MEM_NOR_HEX: the extension is any hex value. The command and opcode
 414  *                   combine to form a 16-bit opcode.
 415  */
 416 enum spi_nor_cmd_ext {
 417         SPI_NOR_EXT_NONE = 0,
 418         SPI_NOR_EXT_REPEAT,
 419         SPI_NOR_EXT_INVERT,
 420         SPI_NOR_EXT_HEX,
 421 };
 422
 423 /**
 424  * struct flash_info - Forward declaration of a structure used internally by
 425  *                     spi_nor_scan()
 426  */
 427 struct flash_info;
 428
 429 /*
 430  * TODO: Remove, once all users of spi_flash interface are moved to MTD
 431  *
 432 struct spi_flash {
 433  *      Defined below (keep this text to enable searching for spi_flash decl)
 434  * }
 435  */
 436 #ifndef DT_PLAT_C
 437 #define spi_flash spi_nor
 438 #endif
 439
 440 /**
 441  * struct spi_nor - Structure for defining a the SPI NOR layer
 442  * @mtd:                point to a mtd_info structure
 443  * @lock:               the lock for the read/write/erase/lock/unlock operations
 444  * @dev:                point to a spi device, or a spi nor controller device.
 445  * @info:               spi-nor part JDEC MFR id and other info
 446  * @manufacturer_sfdp:  manufacturer specific SFDP table
 447  * @page_size:          the page size of the SPI NOR
 448  * @addr_width:         number of address bytes
 449  * @erase_opcode:       the opcode for erasing a sector
 450  * @read_opcode:        the read opcode
 451  * @read_dummy:         the dummy needed by the read operation
 452  * @program_opcode:     the program opcode
 453  * @rdsr_dummy          dummy cycles needed for Read Status Register command.
 454  * @rdsr_addr_nbytes:   dummy address bytes needed for Read Status Register
 455  *                      command.
 456  * @bank_read_cmd:      Bank read cmd
 457  * @bank_write_cmd:     Bank write cmd
 458  * @bank_curr:          Current flash bank
 459  * @sst_write_second:   used by the SST write operation
 460  * @flags:              flag options for the current SPI-NOR (SNOR_F_*)
 461  * @read_proto:         the SPI protocol for read operations
 462  * @write_proto:        the SPI protocol for write operations
 463  * @reg_proto           the SPI protocol for read_reg/write_reg/erase operations
 464  * @cmd_buf:            used by the write_reg
 465  * @cmd_ext_type:       the command opcode extension for DTR mode.
 466  * @fixups:             flash-specific fixup hooks.
 467  * @prepare:            [OPTIONAL] do some preparations for the
 468  *                      read/write/erase/lock/unlock operations
 469  * @unprepare:          [OPTIONAL] do some post work after the
 470  *                      read/write/erase/lock/unlock operations
 471  * @read_reg:           [DRIVER-SPECIFIC] read out the register
 472  * @write_reg:          [DRIVER-SPECIFIC] write data to the register
 473  * @read:               [DRIVER-SPECIFIC] read data from the SPI NOR
 474  * @write:              [DRIVER-SPECIFIC] write data to the SPI NOR
 475  * @erase:              [DRIVER-SPECIFIC] erase a sector of the SPI NOR
 476  *                      at the offset @offs; if not provided by the driver,
 477  *                      spi-nor will send the erase opcode via write_reg()
 478  * @flash_lock:         [FLASH-SPECIFIC] lock a region of the SPI NOR
 479  * @flash_unlock:       [FLASH-SPECIFIC] unlock a region of the SPI NOR
 480  * @flash_is_locked:    [FLASH-SPECIFIC] check if a region of the SPI NOR is
 481  *                      completely locked
 482  * @quad_enable:        [FLASH-SPECIFIC] enables SPI NOR quad mode
 483  * @octal_dtr_enable:   [FLASH-SPECIFIC] enables SPI NOR octal DTR mode.
 484  * @priv:               the private data
 485  */
 486 struct spi_nor {
 487         struct mtd_info         mtd;
 488         struct udevice          *dev;
 489         struct spi_slave        *spi;
 490         const struct flash_info *info;
 491         u8                      *manufacturer_sfdp;
 492         u32                     page_size;
 493         u8                      addr_width;
 494         u8                      erase_opcode;
 495         u8                      read_opcode;
 496         u8                      read_dummy;
 497         u8                      program_opcode;
 498         u8                      rdsr_dummy;
 499         u8                      rdsr_addr_nbytes;
 500 #ifdef CONFIG_SPI_FLASH_BAR
 501         u8                      bank_read_cmd;
 502         u8                      bank_write_cmd;
 503         u8                      bank_curr;
 504 #endif
 505         enum spi_nor_protocol   read_proto;
 506         enum spi_nor_protocol   write_proto;
 507         enum spi_nor_protocol   reg_proto;
 508         bool                    sst_write_second;
 509         u32                     flags;
 510         u8                      cmd_buf[SPI_NOR_MAX_CMD_SIZE];
 511         enum spi_nor_cmd_ext    cmd_ext_type;
 512         struct spi_nor_fixups   *fixups;
 513
 514         int (*setup)(struct spi_nor *nor, const struct flash_info *info,
 515                      const struct spi_nor_flash_parameter *params);
 516         int (*prepare)(struct spi_nor *nor, enum spi_nor_ops ops);
 517         void (*unprepare)(struct spi_nor *nor, enum spi_nor_ops ops);
 518         int (*read_reg)(struct spi_nor *nor, u8 opcode, u8 *buf, int len);
 519         int (*write_reg)(struct spi_nor *nor, u8 opcode, u8 *buf, int len);
 520
 521         ssize_t (*read)(struct spi_nor *nor, loff_t from,
 522                         size_t len, u_char *read_buf);
 523         ssize_t (*write)(struct spi_nor *nor, loff_t to,
 524                          size_t len, const u_char *write_buf);
 525         int (*erase)(struct spi_nor *nor, loff_t offs);
 526
 527         int (*flash_lock)(struct spi_nor *nor, loff_t ofs, uint64_t len);
 528         int (*flash_unlock)(struct spi_nor *nor, loff_t ofs, uint64_t len);
 529         int (*flash_is_locked)(struct spi_nor *nor, loff_t ofs, uint64_t len);
 530         int (*quad_enable)(struct spi_nor *nor);
 531         int (*octal_dtr_enable)(struct spi_nor *nor);
 532
 533         void *priv;
 534 /* Compatibility for spi_flash, remove once sf layer is merged with mtd */
 535         const char *name;
 536         u32 size;
 537         u32 sector_size;
 538         u32 erase_size;
 539 };
 540
 541 #ifndef __UBOOT__
 542 static inline void spi_nor_set_flash_node(struct spi_nor *nor,
 543                                           const struct device_node *np)
 544 {
 545         mtd_set_of_node(&nor->mtd, np);
 546 }
 547
 548 static inline const struct
 549 device_node *spi_nor_get_flash_node(struct spi_nor *nor)
 550 {
 551         return mtd_get_of_node(&nor->mtd);
 552 }
 553 #endif /* __UBOOT__ */
 554
 555 /**
 556  * spi_nor_scan() - scan the SPI NOR
 557  * @nor:        the spi_nor structure
 558  *
 559  * The drivers can use this function to scan the SPI NOR.
 560  * In the scanning, it will try to get all the necessary information to
 561  * fill the mtd_info{} and the spi_nor{}.
 562  *
 563  * Return: 0 for success, others for failure.
 564  */
 565 int spi_nor_scan(struct spi_nor *nor);
 566
 567 #if CONFIG_IS_ENABLED(SPI_FLASH_TINY)
 568 static inline int spi_nor_remove(struct spi_nor *nor)
 569 {
 570         return 0;
 571 }
 572 #else
 573 /**
 574  * spi_nor_remove() - perform cleanup before booting to the next stage
 575  * @nor:        the spi_nor structure
 576  *
 577  * Return: 0 for success, -errno for failure.
 578  */
 579 int spi_nor_remove(struct spi_nor *nor);
 580 #endif
 581
 582 #endif