include/linux/mlx5/driver.h

   1 /*
   2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX5_DRIVER_H
  34 #define MLX5_DRIVER_H
  35
  36 #include <linux/kernel.h>
  37 #include <linux/completion.h>
  38 #include <linux/pci.h>
  39 #include <linux/spinlock_types.h>
  40 #include <linux/semaphore.h>
  41 #include <linux/slab.h>
  42 #include <linux/vmalloc.h>
  43 #include <linux/radix-tree.h>
  44 #include <linux/workqueue.h>
  45 #include <linux/mempool.h>
  46 #include <linux/interrupt.h>
  47
  48 #include <linux/mlx5/device.h>
  49 #include <linux/mlx5/doorbell.h>
  50 #include <linux/mlx5/srq.h>
  51
  52 enum {
  53         MLX5_BOARD_ID_LEN = 64,
  54         MLX5_MAX_NAME_LEN = 16,
  55 };
  56
  57 enum {
  58         /* one minute for the sake of bringup. Generally, commands must always
  59          * complete and we may need to increase this timeout value
  60          */
  61         MLX5_CMD_TIMEOUT_MSEC   = 60 * 1000,
  62         MLX5_CMD_WQ_MAX_NAME    = 32,
  63 };
  64
  65 enum {
  66         CMD_OWNER_SW            = 0x0,
  67         CMD_OWNER_HW            = 0x1,
  68         CMD_STATUS_SUCCESS      = 0,
  69 };
  70
  71 enum mlx5_sqp_t {
  72         MLX5_SQP_SMI            = 0,
  73         MLX5_SQP_GSI            = 1,
  74         MLX5_SQP_IEEE_1588      = 2,
  75         MLX5_SQP_SNIFFER        = 3,
  76         MLX5_SQP_SYNC_UMR       = 4,
  77 };
  78
  79 enum {
  80         MLX5_MAX_PORTS  = 2,
  81 };
  82
  83 enum {
  84         MLX5_EQ_VEC_PAGES        = 0,
  85         MLX5_EQ_VEC_CMD          = 1,
  86         MLX5_EQ_VEC_ASYNC        = 2,
  87         MLX5_EQ_VEC_PFAULT       = 3,
  88         MLX5_EQ_VEC_COMP_BASE,
  89 };
  90
  91 enum {
  92         MLX5_MAX_IRQ_NAME       = 32
  93 };
  94
  95 enum {
  96         MLX5_ATOMIC_MODE_IB_COMP        = 1 << 16,
  97         MLX5_ATOMIC_MODE_CX             = 2 << 16,
  98         MLX5_ATOMIC_MODE_8B             = 3 << 16,
  99         MLX5_ATOMIC_MODE_16B            = 4 << 16,
 100         MLX5_ATOMIC_MODE_32B            = 5 << 16,
 101         MLX5_ATOMIC_MODE_64B            = 6 << 16,
 102         MLX5_ATOMIC_MODE_128B           = 7 << 16,
 103         MLX5_ATOMIC_MODE_256B           = 8 << 16,
 104 };
 105
 106 enum {
 107         MLX5_REG_QETCR           = 0x4005,
 108         MLX5_REG_QTCT            = 0x400a,
 109         MLX5_REG_DCBX_PARAM      = 0x4020,
 110         MLX5_REG_DCBX_APP        = 0x4021,
 111         MLX5_REG_PCAP            = 0x5001,
 112         MLX5_REG_PMTU            = 0x5003,
 113         MLX5_REG_PTYS            = 0x5004,
 114         MLX5_REG_PAOS            = 0x5006,
 115         MLX5_REG_PFCC            = 0x5007,
 116         MLX5_REG_PPCNT           = 0x5008,
 117         MLX5_REG_PMAOS           = 0x5012,
 118         MLX5_REG_PUDE            = 0x5009,
 119         MLX5_REG_PMPE            = 0x5010,
 120         MLX5_REG_PELC            = 0x500e,
 121         MLX5_REG_PVLC            = 0x500f,
 122         MLX5_REG_PCMR            = 0x5041,
 123         MLX5_REG_PMLP            = 0x5002,
 124         MLX5_REG_NODE_DESC       = 0x6001,
 125         MLX5_REG_HOST_ENDIANNESS = 0x7004,
 126         MLX5_REG_MCIA            = 0x9014,
 127         MLX5_REG_MLCR            = 0x902b,
 128         MLX5_REG_MPCNT           = 0x9051,
 129 };
 130
 131 enum mlx5_dcbx_oper_mode {
 132         MLX5E_DCBX_PARAM_VER_OPER_HOST  = 0x0,
 133         MLX5E_DCBX_PARAM_VER_OPER_AUTO  = 0x3,
 134 };
 135
 136 enum {
 137         MLX5_ATOMIC_OPS_CMP_SWAP        = 1 << 0,
 138         MLX5_ATOMIC_OPS_FETCH_ADD       = 1 << 1,
 139 };
 140
 141 enum mlx5_page_fault_resume_flags {
 142         MLX5_PAGE_FAULT_RESUME_REQUESTOR = 1 << 0,
 143         MLX5_PAGE_FAULT_RESUME_WRITE     = 1 << 1,
 144         MLX5_PAGE_FAULT_RESUME_RDMA      = 1 << 2,
 145         MLX5_PAGE_FAULT_RESUME_ERROR     = 1 << 7,
 146 };
 147
 148 enum dbg_rsc_type {
 149         MLX5_DBG_RSC_QP,
 150         MLX5_DBG_RSC_EQ,
 151         MLX5_DBG_RSC_CQ,
 152 };
 153
 154 struct mlx5_field_desc {
 155         struct dentry          *dent;
 156         int                     i;
 157 };
 158
 159 struct mlx5_rsc_debug {
 160         struct mlx5_core_dev   *dev;
 161         void                   *object;
 162         enum dbg_rsc_type       type;
 163         struct dentry          *root;
 164         struct mlx5_field_desc  fields[0];
 165 };
 166
 167 enum mlx5_dev_event {
 168         MLX5_DEV_EVENT_SYS_ERROR,
 169         MLX5_DEV_EVENT_PORT_UP,
 170         MLX5_DEV_EVENT_PORT_DOWN,
 171         MLX5_DEV_EVENT_PORT_INITIALIZED,
 172         MLX5_DEV_EVENT_LID_CHANGE,
 173         MLX5_DEV_EVENT_PKEY_CHANGE,
 174         MLX5_DEV_EVENT_GUID_CHANGE,
 175         MLX5_DEV_EVENT_CLIENT_REREG,
 176 };
 177
 178 enum mlx5_port_status {
 179         MLX5_PORT_UP        = 1,
 180         MLX5_PORT_DOWN      = 2,
 181 };
 182
 183 enum mlx5_eq_type {
 184         MLX5_EQ_TYPE_COMP,
 185         MLX5_EQ_TYPE_ASYNC,
 186 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 187         MLX5_EQ_TYPE_PF,
 188 #endif
 189 };
 190
 191 struct mlx5_uuar_info {
 192         struct mlx5_uar        *uars;
 193         int                     num_uars;
 194         int                     num_low_latency_uuars;
 195         unsigned long          *bitmap;
 196         unsigned int           *count;
 197         struct mlx5_bf         *bfs;
 198
 199         /*
 200          * protect uuar allocation data structs
 201          */
 202         struct mutex            lock;
 203         u32                     ver;
 204 };
 205
 206 struct mlx5_bf {
 207         void __iomem           *reg;
 208         void __iomem           *regreg;
 209         int                     buf_size;
 210         struct mlx5_uar        *uar;
 211         unsigned long           offset;
 212         int                     need_lock;
 213         /* protect blue flame buffer selection when needed
 214          */
 215         spinlock_t              lock;
 216
 217         /* serialize 64 bit writes when done as two 32 bit accesses
 218          */
 219         spinlock_t              lock32;
 220         int                     uuarn;
 221 };
 222
 223 struct mlx5_cmd_first {
 224         __be32          data[4];
 225 };
 226
 227 struct mlx5_cmd_msg {
 228         struct list_head                list;
 229         struct cmd_msg_cache           *parent;
 230         u32                             len;
 231         struct mlx5_cmd_first           first;
 232         struct mlx5_cmd_mailbox        *next;
 233 };
 234
 235 struct mlx5_cmd_debug {
 236         struct dentry          *dbg_root;
 237         struct dentry          *dbg_in;
 238         struct dentry          *dbg_out;
 239         struct dentry          *dbg_outlen;
 240         struct dentry          *dbg_status;
 241         struct dentry          *dbg_run;
 242         void                   *in_msg;
 243         void                   *out_msg;
 244         u8                      status;
 245         u16                     inlen;
 246         u16                     outlen;
 247 };
 248
 249 struct cmd_msg_cache {
 250         /* protect block chain allocations
 251          */
 252         spinlock_t              lock;
 253         struct list_head        head;
 254         unsigned int            max_inbox_size;
 255         unsigned int            num_ent;
 256 };
 257
 258 enum {
 259         MLX5_NUM_COMMAND_CACHES = 5,
 260 };
 261
 262 struct mlx5_cmd_stats {
 263         u64             sum;
 264         u64             n;
 265         struct dentry  *root;
 266         struct dentry  *avg;
 267         struct dentry  *count;
 268         /* protect command average calculations */
 269         spinlock_t      lock;
 270 };
 271
 272 struct mlx5_cmd {
 273         void           *cmd_alloc_buf;
 274         dma_addr_t      alloc_dma;
 275         int             alloc_size;
 276         void           *cmd_buf;
 277         dma_addr_t      dma;
 278         u16             cmdif_rev;
 279         u8              log_sz;
 280         u8              log_stride;
 281         int             max_reg_cmds;
 282         int             events;
 283         u32 __iomem    *vector;
 284
 285         /* protect command queue allocations
 286          */
 287         spinlock_t      alloc_lock;
 288
 289         /* protect token allocations
 290          */
 291         spinlock_t      token_lock;
 292         u8              token;
 293         unsigned long   bitmask;
 294         char            wq_name[MLX5_CMD_WQ_MAX_NAME];
 295         struct workqueue_struct *wq;
 296         struct semaphore sem;
 297         struct semaphore pages_sem;
 298         int     mode;
 299         struct mlx5_cmd_work_ent *ent_arr[MLX5_MAX_COMMANDS];
 300         struct pci_pool *pool;
 301         struct mlx5_cmd_debug dbg;
 302         struct cmd_msg_cache cache[MLX5_NUM_COMMAND_CACHES];
 303         int checksum_disabled;
 304         struct mlx5_cmd_stats stats[MLX5_CMD_OP_MAX];
 305 };
 306
 307 struct mlx5_port_caps {
 308         int     gid_table_len;
 309         int     pkey_table_len;
 310         u8      ext_port_cap;
 311 };
 312
 313 struct mlx5_cmd_mailbox {
 314         void           *buf;
 315         dma_addr_t      dma;
 316         struct mlx5_cmd_mailbox *next;
 317 };
 318
 319 struct mlx5_buf_list {
 320         void                   *buf;
 321         dma_addr_t              map;
 322 };
 323
 324 struct mlx5_buf {
 325         struct mlx5_buf_list    direct;
 326         int                     npages;
 327         int                     size;
 328         u8                      page_shift;
 329 };
 330
 331 struct mlx5_frag_buf {
 332         struct mlx5_buf_list    *frags;
 333         int                     npages;
 334         int                     size;
 335         u8                      page_shift;
 336 };
 337
 338 struct mlx5_eq_tasklet {
 339         struct list_head list;
 340         struct list_head process_list;
 341         struct tasklet_struct task;
 342         /* lock on completion tasklet list */
 343         spinlock_t lock;
 344 };
 345
 346 struct mlx5_eq_pagefault {
 347         struct work_struct       work;
 348         /* Pagefaults lock */
 349         spinlock_t               lock;
 350         struct workqueue_struct *wq;
 351         mempool_t               *pool;
 352 };
 353
 354 struct mlx5_eq {
 355         struct mlx5_core_dev   *dev;
 356         __be32 __iomem         *doorbell;
 357         u32                     cons_index;
 358         struct mlx5_buf         buf;
 359         int                     size;
 360         unsigned int            irqn;
 361         u8                      eqn;
 362         int                     nent;
 363         u64                     mask;
 364         struct list_head        list;
 365         int                     index;
 366         struct mlx5_rsc_debug   *dbg;
 367         enum mlx5_eq_type       type;
 368         union {
 369                 struct mlx5_eq_tasklet   tasklet_ctx;
 370 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 371                 struct mlx5_eq_pagefault pf_ctx;
 372 #endif
 373         };
 374 };
 375
 376 struct mlx5_core_psv {
 377         u32     psv_idx;
 378         struct psv_layout {
 379                 u32     pd;
 380                 u16     syndrome;
 381                 u16     reserved;
 382                 u16     bg;
 383                 u16     app_tag;
 384                 u32     ref_tag;
 385         } psv;
 386 };
 387
 388 struct mlx5_core_sig_ctx {
 389         struct mlx5_core_psv    psv_memory;
 390         struct mlx5_core_psv    psv_wire;
 391         struct ib_sig_err       err_item;
 392         bool                    sig_status_checked;
 393         bool                    sig_err_exists;
 394         u32                     sigerr_count;
 395 };
 396
 397 struct mlx5_core_mkey {
 398         u64                     iova;
 399         u64                     size;
 400         u32                     key;
 401         u32                     pd;
 402 };
 403
 404 #define MLX5_24BIT_MASK         ((1 << 24) - 1)
 405
 406 enum mlx5_res_type {
 407         MLX5_RES_QP     = MLX5_EVENT_QUEUE_TYPE_QP,
 408         MLX5_RES_RQ     = MLX5_EVENT_QUEUE_TYPE_RQ,
 409         MLX5_RES_SQ     = MLX5_EVENT_QUEUE_TYPE_SQ,
 410         MLX5_RES_SRQ    = 3,
 411         MLX5_RES_XSRQ   = 4,
 412 };
 413
 414 struct mlx5_core_rsc_common {
 415         enum mlx5_res_type      res;
 416         atomic_t                refcount;
 417         struct completion       free;
 418 };
 419
 420 struct mlx5_core_srq {
 421         struct mlx5_core_rsc_common     common; /* must be first */
 422         u32             srqn;
 423         int             max;
 424         int             max_gs;
 425         int             max_avail_gather;
 426         int             wqe_shift;
 427         void (*event)   (struct mlx5_core_srq *, enum mlx5_event);
 428
 429         atomic_t                refcount;
 430         struct completion       free;
 431 };
 432
 433 struct mlx5_eq_table {
 434         void __iomem           *update_ci;
 435         void __iomem           *update_arm_ci;
 436         struct list_head        comp_eqs_list;
 437         struct mlx5_eq          pages_eq;
 438         struct mlx5_eq          async_eq;
 439         struct mlx5_eq          cmd_eq;
 440 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 441         struct mlx5_eq          pfault_eq;
 442 #endif
 443         int                     num_comp_vectors;
 444         /* protect EQs list
 445          */
 446         spinlock_t              lock;
 447 };
 448
 449 struct mlx5_uar {
 450         u32                     index;
 451         struct list_head        bf_list;
 452         unsigned                free_bf_bmap;
 453         void __iomem           *bf_map;
 454         void __iomem           *map;
 455 };
 456
 457
 458 struct mlx5_core_health {
 459         struct health_buffer __iomem   *health;
 460         __be32 __iomem                 *health_counter;
 461         struct timer_list               timer;
 462         u32                             prev;
 463         int                             miss_counter;
 464         bool                            sick;
 465         /* wq spinlock to synchronize draining */
 466         spinlock_t                      wq_lock;
 467         struct workqueue_struct        *wq;
 468         unsigned long                   flags;
 469         struct work_struct              work;
 470         struct delayed_work             recover_work;
 471 };
 472
 473 struct mlx5_cq_table {
 474         /* protect radix tree
 475          */
 476         spinlock_t              lock;
 477         struct radix_tree_root  tree;
 478 };
 479
 480 struct mlx5_qp_table {
 481         /* protect radix tree
 482          */
 483         spinlock_t              lock;
 484         struct radix_tree_root  tree;
 485 };
 486
 487 struct mlx5_srq_table {
 488         /* protect radix tree
 489          */
 490         spinlock_t              lock;
 491         struct radix_tree_root  tree;
 492 };
 493
 494 struct mlx5_mkey_table {
 495         /* protect radix tree
 496          */
 497         rwlock_t                lock;
 498         struct radix_tree_root  tree;
 499 };
 500
 501 struct mlx5_vf_context {
 502         int     enabled;
 503 };
 504
 505 struct mlx5_core_sriov {
 506         struct mlx5_vf_context  *vfs_ctx;
 507         int                     num_vfs;
 508         int                     enabled_vfs;
 509 };
 510
 511 struct mlx5_irq_info {
 512         cpumask_var_t mask;
 513         char name[MLX5_MAX_IRQ_NAME];
 514 };
 515
 516 struct mlx5_fc_stats {
 517         struct rb_root counters;
 518         struct list_head addlist;
 519         /* protect addlist add/splice operations */
 520         spinlock_t addlist_lock;
 521
 522         struct workqueue_struct *wq;
 523         struct delayed_work work;
 524         unsigned long next_query;
 525 };
 526
 527 struct mlx5_eswitch;
 528 struct mlx5_lag;
 529 struct mlx5_pagefault;
 530
 531 struct mlx5_rl_entry {
 532         u32                     rate;
 533         u16                     index;
 534         u16                     refcount;
 535 };
 536
 537 struct mlx5_rl_table {
 538         /* protect rate limit table */
 539         struct mutex            rl_lock;
 540         u16                     max_size;
 541         u32                     max_rate;
 542         u32                     min_rate;
 543         struct mlx5_rl_entry   *rl_entry;
 544 };
 545
 546 enum port_module_event_status_type {
 547         MLX5_MODULE_STATUS_PLUGGED   = 0x1,
 548         MLX5_MODULE_STATUS_UNPLUGGED = 0x2,
 549         MLX5_MODULE_STATUS_ERROR     = 0x3,
 550         MLX5_MODULE_STATUS_NUM       = 0x3,
 551 };
 552
 553 enum  port_module_event_error_type {
 554         MLX5_MODULE_EVENT_ERROR_POWER_BUDGET_EXCEEDED,
 555         MLX5_MODULE_EVENT_ERROR_LONG_RANGE_FOR_NON_MLNX_CABLE_MODULE,
 556         MLX5_MODULE_EVENT_ERROR_BUS_STUCK,
 557         MLX5_MODULE_EVENT_ERROR_NO_EEPROM_RETRY_TIMEOUT,
 558         MLX5_MODULE_EVENT_ERROR_ENFORCE_PART_NUMBER_LIST,
 559         MLX5_MODULE_EVENT_ERROR_UNKNOWN_IDENTIFIER,
 560         MLX5_MODULE_EVENT_ERROR_HIGH_TEMPERATURE,
 561         MLX5_MODULE_EVENT_ERROR_BAD_CABLE,
 562         MLX5_MODULE_EVENT_ERROR_UNKNOWN,
 563         MLX5_MODULE_EVENT_ERROR_NUM,
 564 };
 565
 566 struct mlx5_port_module_event_stats {
 567         u64 status_counters[MLX5_MODULE_STATUS_NUM];
 568         u64 error_counters[MLX5_MODULE_EVENT_ERROR_NUM];
 569 };
 570
 571 struct mlx5_priv {
 572         char                    name[MLX5_MAX_NAME_LEN];
 573         struct mlx5_eq_table    eq_table;
 574         struct msix_entry       *msix_arr;
 575         struct mlx5_irq_info    *irq_info;
 576         struct mlx5_uuar_info   uuari;
 577         MLX5_DECLARE_DOORBELL_LOCK(cq_uar_lock);
 578
 579         /* pages stuff */
 580         struct workqueue_struct *pg_wq;
 581         struct rb_root          page_root;
 582         int                     fw_pages;
 583         atomic_t                reg_pages;
 584         struct list_head        free_list;
 585         int                     vfs_pages;
 586
 587         struct mlx5_core_health health;
 588
 589         struct mlx5_srq_table   srq_table;
 590
 591         /* start: qp staff */
 592         struct mlx5_qp_table    qp_table;
 593         struct dentry          *qp_debugfs;
 594         struct dentry          *eq_debugfs;
 595         struct dentry          *cq_debugfs;
 596         struct dentry          *cmdif_debugfs;
 597         /* end: qp staff */
 598
 599         /* start: cq staff */
 600         struct mlx5_cq_table    cq_table;
 601         /* end: cq staff */
 602
 603         /* start: mkey staff */
 604         struct mlx5_mkey_table  mkey_table;
 605         /* end: mkey staff */
 606
 607         /* start: alloc staff */
 608         /* protect buffer alocation according to numa node */
 609         struct mutex            alloc_mutex;
 610         int                     numa_node;
 611
 612         struct mutex            pgdir_mutex;
 613         struct list_head        pgdir_list;
 614         /* end: alloc staff */
 615         struct dentry          *dbg_root;
 616
 617         /* protect mkey key part */
 618         spinlock_t              mkey_lock;
 619         u8                      mkey_key;
 620
 621         struct list_head        dev_list;
 622         struct list_head        ctx_list;
 623         spinlock_t              ctx_lock;
 624
 625         struct mlx5_flow_steering *steering;
 626         struct mlx5_eswitch     *eswitch;
 627         struct mlx5_core_sriov  sriov;
 628         struct mlx5_lag         *lag;
 629         unsigned long           pci_dev_data;
 630         struct mlx5_fc_stats            fc_stats;
 631         struct mlx5_rl_table            rl_table;
 632
 633         struct mlx5_port_module_event_stats  pme_stats;
 634
 635 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 636         void                  (*pfault)(struct mlx5_core_dev *dev,
 637                                         void *context,
 638                                         struct mlx5_pagefault *pfault);
 639         void                   *pfault_ctx;
 640         struct srcu_struct      pfault_srcu;
 641 #endif
 642 };
 643
 644 enum mlx5_device_state {
 645         MLX5_DEVICE_STATE_UP,
 646         MLX5_DEVICE_STATE_INTERNAL_ERROR,
 647 };
 648
 649 enum mlx5_interface_state {
 650         MLX5_INTERFACE_STATE_DOWN = BIT(0),
 651         MLX5_INTERFACE_STATE_UP = BIT(1),
 652         MLX5_INTERFACE_STATE_SHUTDOWN = BIT(2),
 653 };
 654
 655 enum mlx5_pci_status {
 656         MLX5_PCI_STATUS_DISABLED,
 657         MLX5_PCI_STATUS_ENABLED,
 658 };
 659
 660 enum mlx5_pagefault_type_flags {
 661         MLX5_PFAULT_REQUESTOR = 1 << 0,
 662         MLX5_PFAULT_WRITE     = 1 << 1,
 663         MLX5_PFAULT_RDMA      = 1 << 2,
 664 };
 665
 666 /* Contains the details of a pagefault. */
 667 struct mlx5_pagefault {
 668         u32                     bytes_committed;
 669         u32                     token;
 670         u8                      event_subtype;
 671         u8                      type;
 672         union {
 673                 /* Initiator or send message responder pagefault details. */
 674                 struct {
 675                         /* Received packet size, only valid for responders. */
 676                         u32     packet_size;
 677                         /*
 678                          * Number of resource holding WQE, depends on type.
 679                          */
 680                         u32     wq_num;
 681                         /*
 682                          * WQE index. Refers to either the send queue or
 683                          * receive queue, according to event_subtype.
 684                          */
 685                         u16     wqe_index;
 686                 } wqe;
 687                 /* RDMA responder pagefault details */
 688                 struct {
 689                         u32     r_key;
 690                         /*
 691                          * Received packet size, minimal size page fault
 692                          * resolution required for forward progress.
 693                          */
 694                         u32     packet_size;
 695                         u32     rdma_op_len;
 696                         u64     rdma_va;
 697                 } rdma;
 698         };
 699
 700         struct mlx5_eq         *eq;
 701         struct work_struct      work;
 702 };
 703
 704 struct mlx5_td {
 705         struct list_head tirs_list;
 706         u32              tdn;
 707 };
 708
 709 struct mlx5e_resources {
 710         struct mlx5_uar            cq_uar;
 711         u32                        pdn;
 712         struct mlx5_td             td;
 713         struct mlx5_core_mkey      mkey;
 714 };
 715
 716 struct mlx5_core_dev {
 717         struct pci_dev         *pdev;
 718         /* sync pci state */
 719         struct mutex            pci_status_mutex;
 720         enum mlx5_pci_status    pci_status;
 721         u8                      rev_id;
 722         char                    board_id[MLX5_BOARD_ID_LEN];
 723         struct mlx5_cmd         cmd;
 724         struct mlx5_port_caps   port_caps[MLX5_MAX_PORTS];
 725         u32 hca_caps_cur[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 726         u32 hca_caps_max[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 727         phys_addr_t             iseg_base;
 728         struct mlx5_init_seg __iomem *iseg;
 729         enum mlx5_device_state  state;
 730         /* sync interface state */
 731         struct mutex            intf_state_mutex;
 732         unsigned long           intf_state;
 733         void                    (*event) (struct mlx5_core_dev *dev,
 734                                           enum mlx5_dev_event event,
 735                                           unsigned long param);
 736         struct mlx5_priv        priv;
 737         struct mlx5_profile     *profile;
 738         atomic_t                num_qps;
 739         u32                     issi;
 740         struct mlx5e_resources  mlx5e_res;
 741 #ifdef CONFIG_RFS_ACCEL
 742         struct cpu_rmap         *rmap;
 743 #endif
 744 };
 745
 746 struct mlx5_db {
 747         __be32                  *db;
 748         union {
 749                 struct mlx5_db_pgdir            *pgdir;
 750                 struct mlx5_ib_user_db_page     *user_page;
 751         }                       u;
 752         dma_addr_t              dma;
 753         int                     index;
 754 };
 755
 756 enum {
 757         MLX5_COMP_EQ_SIZE = 1024,
 758 };
 759
 760 enum {
 761         MLX5_PTYS_IB = 1 << 0,
 762         MLX5_PTYS_EN = 1 << 2,
 763 };
 764
 765 typedef void (*mlx5_cmd_cbk_t)(int status, void *context);
 766
 767 struct mlx5_cmd_work_ent {
 768         struct mlx5_cmd_msg    *in;
 769         struct mlx5_cmd_msg    *out;
 770         void                   *uout;
 771         int                     uout_size;
 772         mlx5_cmd_cbk_t          callback;
 773         struct delayed_work     cb_timeout_work;
 774         void                   *context;
 775         int                     idx;
 776         struct completion       done;
 777         struct mlx5_cmd        *cmd;
 778         struct work_struct      work;
 779         struct mlx5_cmd_layout *lay;
 780         int                     ret;
 781         int                     page_queue;
 782         u8                      status;
 783         u8                      token;
 784         u64                     ts1;
 785         u64                     ts2;
 786         u16                     op;
 787 };
 788
 789 struct mlx5_pas {
 790         u64     pa;
 791         u8      log_sz;
 792 };
 793
 794 enum port_state_policy {
 795         MLX5_POLICY_DOWN        = 0,
 796         MLX5_POLICY_UP          = 1,
 797         MLX5_POLICY_FOLLOW      = 2,
 798         MLX5_POLICY_INVALID     = 0xffffffff
 799 };
 800
 801 enum phy_port_state {
 802         MLX5_AAA_111
 803 };
 804
 805 struct mlx5_hca_vport_context {
 806         u32                     field_select;
 807         bool                    sm_virt_aware;
 808         bool                    has_smi;
 809         bool                    has_raw;
 810         enum port_state_policy  policy;
 811         enum phy_port_state     phys_state;
 812         enum ib_port_state      vport_state;
 813         u8                      port_physical_state;
 814         u64                     sys_image_guid;
 815         u64                     port_guid;
 816         u64                     node_guid;
 817         u32                     cap_mask1;
 818         u32                     cap_mask1_perm;
 819         u32                     cap_mask2;
 820         u32                     cap_mask2_perm;
 821         u16                     lid;
 822         u8                      init_type_reply; /* bitmask: see ib spec 14.2.5.6 InitTypeReply */
 823         u8                      lmc;
 824         u8                      subnet_timeout;
 825         u16                     sm_lid;
 826         u8                      sm_sl;
 827         u16                     qkey_violation_counter;
 828         u16                     pkey_violation_counter;
 829         bool                    grh_required;
 830 };
 831
 832 static inline void *mlx5_buf_offset(struct mlx5_buf *buf, int offset)
 833 {
 834                 return buf->direct.buf + offset;
 835 }
 836
 837 extern struct workqueue_struct *mlx5_core_wq;
 838
 839 #define STRUCT_FIELD(header, field) \
 840         .struct_offset_bytes = offsetof(struct ib_unpacked_ ## header, field),      \
 841         .struct_size_bytes   = sizeof((struct ib_unpacked_ ## header *)0)->field
 842
 843 static inline struct mlx5_core_dev *pci2mlx5_core_dev(struct pci_dev *pdev)
 844 {
 845         return pci_get_drvdata(pdev);
 846 }
 847
 848 extern struct dentry *mlx5_debugfs_root;
 849
 850 static inline u16 fw_rev_maj(struct mlx5_core_dev *dev)
 851 {
 852         return ioread32be(&dev->iseg->fw_rev) & 0xffff;
 853 }
 854
 855 static inline u16 fw_rev_min(struct mlx5_core_dev *dev)
 856 {
 857         return ioread32be(&dev->iseg->fw_rev) >> 16;
 858 }
 859
 860 static inline u16 fw_rev_sub(struct mlx5_core_dev *dev)
 861 {
 862         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) & 0xffff;
 863 }
 864
 865 static inline u16 cmdif_rev(struct mlx5_core_dev *dev)
 866 {
 867         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) >> 16;
 868 }
 869
 870 static inline void *mlx5_vzalloc(unsigned long size)
 871 {
 872         void *rtn;
 873
 874         rtn = kzalloc(size, GFP_KERNEL | __GFP_NOWARN);
 875         if (!rtn)
 876                 rtn = vzalloc(size);
 877         return rtn;
 878 }
 879
 880 static inline u32 mlx5_base_mkey(const u32 key)
 881 {
 882         return key & 0xffffff00u;
 883 }
 884
 885 int mlx5_cmd_init(struct mlx5_core_dev *dev);
 886 void mlx5_cmd_cleanup(struct mlx5_core_dev *dev);
 887 void mlx5_cmd_use_events(struct mlx5_core_dev *dev);
 888 void mlx5_cmd_use_polling(struct mlx5_core_dev *dev);
 889
 890 int mlx5_cmd_exec(struct mlx5_core_dev *dev, void *in, int in_size, void *out,
 891                   int out_size);
 892 int mlx5_cmd_exec_cb(struct mlx5_core_dev *dev, void *in, int in_size,
 893                      void *out, int out_size, mlx5_cmd_cbk_t callback,
 894                      void *context);
 895 void mlx5_cmd_mbox_status(void *out, u8 *status, u32 *syndrome);
 896
 897 int mlx5_core_get_caps(struct mlx5_core_dev *dev, enum mlx5_cap_type cap_type);
 898 int mlx5_cmd_alloc_uar(struct mlx5_core_dev *dev, u32 *uarn);
 899 int mlx5_cmd_free_uar(struct mlx5_core_dev *dev, u32 uarn);
 900 int mlx5_alloc_uuars(struct mlx5_core_dev *dev, struct mlx5_uuar_info *uuari);
 901 int mlx5_free_uuars(struct mlx5_core_dev *dev, struct mlx5_uuar_info *uuari);
 902 int mlx5_alloc_map_uar(struct mlx5_core_dev *mdev, struct mlx5_uar *uar,
 903                        bool map_wc);
 904 void mlx5_unmap_free_uar(struct mlx5_core_dev *mdev, struct mlx5_uar *uar);
 905 void mlx5_health_cleanup(struct mlx5_core_dev *dev);
 906 int mlx5_health_init(struct mlx5_core_dev *dev);
 907 void mlx5_start_health_poll(struct mlx5_core_dev *dev);
 908 void mlx5_stop_health_poll(struct mlx5_core_dev *dev);
 909 void mlx5_drain_health_wq(struct mlx5_core_dev *dev);
 910 int mlx5_buf_alloc_node(struct mlx5_core_dev *dev, int size,
 911                         struct mlx5_buf *buf, int node);
 912 int mlx5_buf_alloc(struct mlx5_core_dev *dev, int size, struct mlx5_buf *buf);
 913 void mlx5_buf_free(struct mlx5_core_dev *dev, struct mlx5_buf *buf);
 914 int mlx5_frag_buf_alloc_node(struct mlx5_core_dev *dev, int size,
 915                              struct mlx5_frag_buf *buf, int node);
 916 void mlx5_frag_buf_free(struct mlx5_core_dev *dev, struct mlx5_frag_buf *buf);
 917 struct mlx5_cmd_mailbox *mlx5_alloc_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 918                                                       gfp_t flags, int npages);
 919 void mlx5_free_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 920                                  struct mlx5_cmd_mailbox *head);
 921 int mlx5_core_create_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 922                          struct mlx5_srq_attr *in);
 923 int mlx5_core_destroy_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq);
 924 int mlx5_core_query_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 925                         struct mlx5_srq_attr *out);
 926 int mlx5_core_arm_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 927                       u16 lwm, int is_srq);
 928 void mlx5_init_mkey_table(struct mlx5_core_dev *dev);
 929 void mlx5_cleanup_mkey_table(struct mlx5_core_dev *dev);
 930 int mlx5_core_create_mkey_cb(struct mlx5_core_dev *dev,
 931                              struct mlx5_core_mkey *mkey,
 932                              u32 *in, int inlen,
 933                              u32 *out, int outlen,
 934                              mlx5_cmd_cbk_t callback, void *context);
 935 int mlx5_core_create_mkey(struct mlx5_core_dev *dev,
 936                           struct mlx5_core_mkey *mkey,
 937                           u32 *in, int inlen);
 938 int mlx5_core_destroy_mkey(struct mlx5_core_dev *dev,
 939                            struct mlx5_core_mkey *mkey);
 940 int mlx5_core_query_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *mkey,
 941                          u32 *out, int outlen);
 942 int mlx5_core_dump_fill_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *_mkey,
 943                              u32 *mkey);
 944 int mlx5_core_alloc_pd(struct mlx5_core_dev *dev, u32 *pdn);
 945 int mlx5_core_dealloc_pd(struct mlx5_core_dev *dev, u32 pdn);
 946 int mlx5_core_mad_ifc(struct mlx5_core_dev *dev, const void *inb, void *outb,
 947                       u16 opmod, u8 port);
 948 void mlx5_pagealloc_init(struct mlx5_core_dev *dev);
 949 void mlx5_pagealloc_cleanup(struct mlx5_core_dev *dev);
 950 int mlx5_pagealloc_start(struct mlx5_core_dev *dev);
 951 void mlx5_pagealloc_stop(struct mlx5_core_dev *dev);
 952 void mlx5_core_req_pages_handler(struct mlx5_core_dev *dev, u16 func_id,
 953                                  s32 npages);
 954 int mlx5_satisfy_startup_pages(struct mlx5_core_dev *dev, int boot);
 955 int mlx5_reclaim_startup_pages(struct mlx5_core_dev *dev);
 956 void mlx5_register_debugfs(void);
 957 void mlx5_unregister_debugfs(void);
 958 int mlx5_eq_init(struct mlx5_core_dev *dev);
 959 void mlx5_eq_cleanup(struct mlx5_core_dev *dev);
 960 void mlx5_fill_page_array(struct mlx5_buf *buf, __be64 *pas);
 961 void mlx5_fill_page_frag_array(struct mlx5_frag_buf *frag_buf, __be64 *pas);
 962 void mlx5_cq_completion(struct mlx5_core_dev *dev, u32 cqn);
 963 void mlx5_rsc_event(struct mlx5_core_dev *dev, u32 rsn, int event_type);
 964 void mlx5_srq_event(struct mlx5_core_dev *dev, u32 srqn, int event_type);
 965 struct mlx5_core_srq *mlx5_core_get_srq(struct mlx5_core_dev *dev, u32 srqn);
 966 void mlx5_cmd_comp_handler(struct mlx5_core_dev *dev, u64 vec);
 967 void mlx5_cq_event(struct mlx5_core_dev *dev, u32 cqn, int event_type);
 968 int mlx5_create_map_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq, u8 vecidx,
 969                        int nent, u64 mask, const char *name,
 970                        struct mlx5_uar *uar, enum mlx5_eq_type type);
 971 int mlx5_destroy_unmap_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
 972 int mlx5_start_eqs(struct mlx5_core_dev *dev);
 973 int mlx5_stop_eqs(struct mlx5_core_dev *dev);
 974 int mlx5_vector2eqn(struct mlx5_core_dev *dev, int vector, int *eqn,
 975                     unsigned int *irqn);
 976 int mlx5_core_attach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
 977 int mlx5_core_detach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
 978
 979 int mlx5_qp_debugfs_init(struct mlx5_core_dev *dev);
 980 void mlx5_qp_debugfs_cleanup(struct mlx5_core_dev *dev);
 981 int mlx5_core_access_reg(struct mlx5_core_dev *dev, void *data_in,
 982                          int size_in, void *data_out, int size_out,
 983                          u16 reg_num, int arg, int write);
 984
 985 int mlx5_debug_eq_add(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
 986 void mlx5_debug_eq_remove(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
 987 int mlx5_core_eq_query(struct mlx5_core_dev *dev, struct mlx5_eq *eq,
 988                        u32 *out, int outlen);
 989 int mlx5_eq_debugfs_init(struct mlx5_core_dev *dev);
 990 void mlx5_eq_debugfs_cleanup(struct mlx5_core_dev *dev);
 991 int mlx5_cq_debugfs_init(struct mlx5_core_dev *dev);
 992 void mlx5_cq_debugfs_cleanup(struct mlx5_core_dev *dev);
 993 int mlx5_db_alloc(struct mlx5_core_dev *dev, struct mlx5_db *db);
 994 int mlx5_db_alloc_node(struct mlx5_core_dev *dev, struct mlx5_db *db,
 995                        int node);
 996 void mlx5_db_free(struct mlx5_core_dev *dev, struct mlx5_db *db);
 997
 998 const char *mlx5_command_str(int command);
 999 int mlx5_cmdif_debugfs_init(struct mlx5_core_dev *dev);
1000 void mlx5_cmdif_debugfs_cleanup(struct mlx5_core_dev *dev);
1001 int mlx5_core_create_psv(struct mlx5_core_dev *dev, u32 pdn,
1002                          int npsvs, u32 *sig_index);
1003 int mlx5_core_destroy_psv(struct mlx5_core_dev *dev, int psv_num);
1004 void mlx5_core_put_rsc(struct mlx5_core_rsc_common *common);
1005 int mlx5_query_odp_caps(struct mlx5_core_dev *dev,
1006                         struct mlx5_odp_caps *odp_caps);
1007 int mlx5_core_query_ib_ppcnt(struct mlx5_core_dev *dev,
1008                              u8 port_num, void *out, size_t sz);
1009 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
1010 int mlx5_core_page_fault_resume(struct mlx5_core_dev *dev, u32 token,
1011                                 u32 wq_num, u8 type, int error);
1012 #endif
1013
1014 int mlx5_init_rl_table(struct mlx5_core_dev *dev);
1015 void mlx5_cleanup_rl_table(struct mlx5_core_dev *dev);
1016 int mlx5_rl_add_rate(struct mlx5_core_dev *dev, u32 rate, u16 *index);
1017 void mlx5_rl_remove_rate(struct mlx5_core_dev *dev, u32 rate);
1018 bool mlx5_rl_is_in_range(struct mlx5_core_dev *dev, u32 rate);
1019
1020 static inline int fw_initializing(struct mlx5_core_dev *dev)
1021 {
1022         return ioread32be(&dev->iseg->initializing) >> 31;
1023 }
1024
1025 static inline u32 mlx5_mkey_to_idx(u32 mkey)
1026 {
1027         return mkey >> 8;
1028 }
1029
1030 static inline u32 mlx5_idx_to_mkey(u32 mkey_idx)
1031 {
1032         return mkey_idx << 8;
1033 }
1034
1035 static inline u8 mlx5_mkey_variant(u32 mkey)
1036 {
1037         return mkey & 0xff;
1038 }
1039
1040 enum {
1041         MLX5_PROF_MASK_QP_SIZE          = (u64)1 << 0,
1042         MLX5_PROF_MASK_MR_CACHE         = (u64)1 << 1,
1043 };
1044
1045 enum {
1046         MAX_MR_CACHE_ENTRIES    = 21,
1047 };
1048
1049 enum {
1050         MLX5_INTERFACE_PROTOCOL_IB  = 0,
1051         MLX5_INTERFACE_PROTOCOL_ETH = 1,
1052 };
1053
1054 struct mlx5_interface {
1055         void *                  (*add)(struct mlx5_core_dev *dev);
1056         void                    (*remove)(struct mlx5_core_dev *dev, void *context);
1057         int                     (*attach)(struct mlx5_core_dev *dev, void *context);
1058         void                    (*detach)(struct mlx5_core_dev *dev, void *context);
1059         void                    (*event)(struct mlx5_core_dev *dev, void *context,
1060                                          enum mlx5_dev_event event, unsigned long param);
1061         void                    (*pfault)(struct mlx5_core_dev *dev,
1062                                           void *context,
1063                                           struct mlx5_pagefault *pfault);
1064         void *                  (*get_dev)(void *context);
1065         int                     protocol;
1066         struct list_head        list;
1067 };
1068
1069 void *mlx5_get_protocol_dev(struct mlx5_core_dev *mdev, int protocol);
1070 int mlx5_register_interface(struct mlx5_interface *intf);
1071 void mlx5_unregister_interface(struct mlx5_interface *intf);
1072 int mlx5_core_query_vendor_id(struct mlx5_core_dev *mdev, u32 *vendor_id);
1073
1074 int mlx5_cmd_create_vport_lag(struct mlx5_core_dev *dev);
1075 int mlx5_cmd_destroy_vport_lag(struct mlx5_core_dev *dev);
1076 bool mlx5_lag_is_active(struct mlx5_core_dev *dev);
1077 struct net_device *mlx5_lag_get_roce_netdev(struct mlx5_core_dev *dev);
1078
1079 struct mlx5_profile {
1080         u64     mask;
1081         u8      log_max_qp;
1082         struct {
1083                 int     size;
1084                 int     limit;
1085         } mr_cache[MAX_MR_CACHE_ENTRIES];
1086 };
1087
1088 enum {
1089         MLX5_PCI_DEV_IS_VF              = 1 << 0,
1090 };
1091
1092 static inline int mlx5_core_is_pf(struct mlx5_core_dev *dev)
1093 {
1094         return !(dev->priv.pci_dev_data & MLX5_PCI_DEV_IS_VF);
1095 }
1096
1097 static inline int mlx5_get_gid_table_len(u16 param)
1098 {
1099         if (param > 4) {
1100                 pr_warn("gid table length is zero\n");
1101                 return 0;
1102         }
1103
1104         return 8 * (1 << param);
1105 }
1106
1107 static inline bool mlx5_rl_is_supported(struct mlx5_core_dev *dev)
1108 {
1109         return !!(dev->priv.rl_table.max_size);
1110 }
1111
1112 enum {
1113         MLX5_TRIGGERED_CMD_COMP = (u64)1 << 32,
1114 };
1115
1116 #endif /* MLX5_DRIVER_H */