include/linux/mlx5/driver.h

   1 /*
   2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX5_DRIVER_H
  34 #define MLX5_DRIVER_H
  35
  36 #include <linux/kernel.h>
  37 #include <linux/completion.h>
  38 #include <linux/pci.h>
  39 #include <linux/spinlock_types.h>
  40 #include <linux/semaphore.h>
  41 #include <linux/slab.h>
  42 #include <linux/vmalloc.h>
  43 #include <linux/radix-tree.h>
  44 #include <linux/workqueue.h>
  45 #include <linux/mempool.h>
  46 #include <linux/interrupt.h>
  47
  48 #include <linux/mlx5/device.h>
  49 #include <linux/mlx5/doorbell.h>
  50 #include <linux/mlx5/srq.h>
  51
  52 enum {
  53         MLX5_BOARD_ID_LEN = 64,
  54         MLX5_MAX_NAME_LEN = 16,
  55 };
  56
  57 enum {
  58         /* one minute for the sake of bringup. Generally, commands must always
  59          * complete and we may need to increase this timeout value
  60          */
  61         MLX5_CMD_TIMEOUT_MSEC   = 60 * 1000,
  62         MLX5_CMD_WQ_MAX_NAME    = 32,
  63 };
  64
  65 enum {
  66         CMD_OWNER_SW            = 0x0,
  67         CMD_OWNER_HW            = 0x1,
  68         CMD_STATUS_SUCCESS      = 0,
  69 };
  70
  71 enum mlx5_sqp_t {
  72         MLX5_SQP_SMI            = 0,
  73         MLX5_SQP_GSI            = 1,
  74         MLX5_SQP_IEEE_1588      = 2,
  75         MLX5_SQP_SNIFFER        = 3,
  76         MLX5_SQP_SYNC_UMR       = 4,
  77 };
  78
  79 enum {
  80         MLX5_MAX_PORTS  = 2,
  81 };
  82
  83 enum {
  84         MLX5_EQ_VEC_PAGES        = 0,
  85         MLX5_EQ_VEC_CMD          = 1,
  86         MLX5_EQ_VEC_ASYNC        = 2,
  87         MLX5_EQ_VEC_PFAULT       = 3,
  88         MLX5_EQ_VEC_COMP_BASE,
  89 };
  90
  91 enum {
  92         MLX5_MAX_IRQ_NAME       = 32
  93 };
  94
  95 enum {
  96         MLX5_ATOMIC_MODE_IB_COMP        = 1 << 16,
  97         MLX5_ATOMIC_MODE_CX             = 2 << 16,
  98         MLX5_ATOMIC_MODE_8B             = 3 << 16,
  99         MLX5_ATOMIC_MODE_16B            = 4 << 16,
 100         MLX5_ATOMIC_MODE_32B            = 5 << 16,
 101         MLX5_ATOMIC_MODE_64B            = 6 << 16,
 102         MLX5_ATOMIC_MODE_128B           = 7 << 16,
 103         MLX5_ATOMIC_MODE_256B           = 8 << 16,
 104 };
 105
 106 enum {
 107         MLX5_REG_QETCR           = 0x4005,
 108         MLX5_REG_QTCT            = 0x400a,
 109         MLX5_REG_DCBX_PARAM      = 0x4020,
 110         MLX5_REG_DCBX_APP        = 0x4021,
 111         MLX5_REG_PCAP            = 0x5001,
 112         MLX5_REG_PMTU            = 0x5003,
 113         MLX5_REG_PTYS            = 0x5004,
 114         MLX5_REG_PAOS            = 0x5006,
 115         MLX5_REG_PFCC            = 0x5007,
 116         MLX5_REG_PPCNT           = 0x5008,
 117         MLX5_REG_PMAOS           = 0x5012,
 118         MLX5_REG_PUDE            = 0x5009,
 119         MLX5_REG_PMPE            = 0x5010,
 120         MLX5_REG_PELC            = 0x500e,
 121         MLX5_REG_PVLC            = 0x500f,
 122         MLX5_REG_PCMR            = 0x5041,
 123         MLX5_REG_PMLP            = 0x5002,
 124         MLX5_REG_NODE_DESC       = 0x6001,
 125         MLX5_REG_HOST_ENDIANNESS = 0x7004,
 126         MLX5_REG_MCIA            = 0x9014,
 127         MLX5_REG_MLCR            = 0x902b,
 128         MLX5_REG_MPCNT           = 0x9051,
 129 };
 130
 131 enum mlx5_dcbx_oper_mode {
 132         MLX5E_DCBX_PARAM_VER_OPER_HOST  = 0x0,
 133         MLX5E_DCBX_PARAM_VER_OPER_AUTO  = 0x3,
 134 };
 135
 136 enum {
 137         MLX5_ATOMIC_OPS_CMP_SWAP        = 1 << 0,
 138         MLX5_ATOMIC_OPS_FETCH_ADD       = 1 << 1,
 139 };
 140
 141 enum mlx5_page_fault_resume_flags {
 142         MLX5_PAGE_FAULT_RESUME_REQUESTOR = 1 << 0,
 143         MLX5_PAGE_FAULT_RESUME_WRITE     = 1 << 1,
 144         MLX5_PAGE_FAULT_RESUME_RDMA      = 1 << 2,
 145         MLX5_PAGE_FAULT_RESUME_ERROR     = 1 << 7,
 146 };
 147
 148 enum dbg_rsc_type {
 149         MLX5_DBG_RSC_QP,
 150         MLX5_DBG_RSC_EQ,
 151         MLX5_DBG_RSC_CQ,
 152 };
 153
 154 struct mlx5_field_desc {
 155         struct dentry          *dent;
 156         int                     i;
 157 };
 158
 159 struct mlx5_rsc_debug {
 160         struct mlx5_core_dev   *dev;
 161         void                   *object;
 162         enum dbg_rsc_type       type;
 163         struct dentry          *root;
 164         struct mlx5_field_desc  fields[0];
 165 };
 166
 167 enum mlx5_dev_event {
 168         MLX5_DEV_EVENT_SYS_ERROR,
 169         MLX5_DEV_EVENT_PORT_UP,
 170         MLX5_DEV_EVENT_PORT_DOWN,
 171         MLX5_DEV_EVENT_PORT_INITIALIZED,
 172         MLX5_DEV_EVENT_LID_CHANGE,
 173         MLX5_DEV_EVENT_PKEY_CHANGE,
 174         MLX5_DEV_EVENT_GUID_CHANGE,
 175         MLX5_DEV_EVENT_CLIENT_REREG,
 176 };
 177
 178 enum mlx5_port_status {
 179         MLX5_PORT_UP        = 1,
 180         MLX5_PORT_DOWN      = 2,
 181 };
 182
 183 enum mlx5_eq_type {
 184         MLX5_EQ_TYPE_COMP,
 185         MLX5_EQ_TYPE_ASYNC,
 186 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 187         MLX5_EQ_TYPE_PF,
 188 #endif
 189 };
 190
 191 struct mlx5_uuar_info {
 192         struct mlx5_uar        *uars;
 193         int                     num_uars;
 194         int                     num_low_latency_uuars;
 195         unsigned long          *bitmap;
 196         unsigned int           *count;
 197         struct mlx5_bf         *bfs;
 198
 199         /*
 200          * protect uuar allocation data structs
 201          */
 202         struct mutex            lock;
 203         u32                     ver;
 204 };
 205
 206 struct mlx5_bf {
 207         void __iomem           *reg;
 208         void __iomem           *regreg;
 209         int                     buf_size;
 210         struct mlx5_uar        *uar;
 211         unsigned long           offset;
 212         int                     need_lock;
 213         /* protect blue flame buffer selection when needed
 214          */
 215         spinlock_t              lock;
 216
 217         /* serialize 64 bit writes when done as two 32 bit accesses
 218          */
 219         spinlock_t              lock32;
 220         int                     uuarn;
 221 };
 222
 223 struct mlx5_cmd_first {
 224         __be32          data[4];
 225 };
 226
 227 struct mlx5_cmd_msg {
 228         struct list_head                list;
 229         struct cmd_msg_cache           *parent;
 230         u32                             len;
 231         struct mlx5_cmd_first           first;
 232         struct mlx5_cmd_mailbox        *next;
 233 };
 234
 235 struct mlx5_cmd_debug {
 236         struct dentry          *dbg_root;
 237         struct dentry          *dbg_in;
 238         struct dentry          *dbg_out;
 239         struct dentry          *dbg_outlen;
 240         struct dentry          *dbg_status;
 241         struct dentry          *dbg_run;
 242         void                   *in_msg;
 243         void                   *out_msg;
 244         u8                      status;
 245         u16                     inlen;
 246         u16                     outlen;
 247 };
 248
 249 struct cmd_msg_cache {
 250         /* protect block chain allocations
 251          */
 252         spinlock_t              lock;
 253         struct list_head        head;
 254         unsigned int            max_inbox_size;
 255         unsigned int            num_ent;
 256 };
 257
 258 enum {
 259         MLX5_NUM_COMMAND_CACHES = 5,
 260 };
 261
 262 struct mlx5_cmd_stats {
 263         u64             sum;
 264         u64             n;
 265         struct dentry  *root;
 266         struct dentry  *avg;
 267         struct dentry  *count;
 268         /* protect command average calculations */
 269         spinlock_t      lock;
 270 };
 271
 272 struct mlx5_cmd {
 273         void           *cmd_alloc_buf;
 274         dma_addr_t      alloc_dma;
 275         int             alloc_size;
 276         void           *cmd_buf;
 277         dma_addr_t      dma;
 278         u16             cmdif_rev;
 279         u8              log_sz;
 280         u8              log_stride;
 281         int             max_reg_cmds;
 282         int             events;
 283         u32 __iomem    *vector;
 284
 285         /* protect command queue allocations
 286          */
 287         spinlock_t      alloc_lock;
 288
 289         /* protect token allocations
 290          */
 291         spinlock_t      token_lock;
 292         u8              token;
 293         unsigned long   bitmask;
 294         char            wq_name[MLX5_CMD_WQ_MAX_NAME];
 295         struct workqueue_struct *wq;
 296         struct semaphore sem;
 297         struct semaphore pages_sem;
 298         int     mode;
 299         struct mlx5_cmd_work_ent *ent_arr[MLX5_MAX_COMMANDS];
 300         struct pci_pool *pool;
 301         struct mlx5_cmd_debug dbg;
 302         struct cmd_msg_cache cache[MLX5_NUM_COMMAND_CACHES];
 303         int checksum_disabled;
 304         struct mlx5_cmd_stats stats[MLX5_CMD_OP_MAX];
 305 };
 306
 307 struct mlx5_port_caps {
 308         int     gid_table_len;
 309         int     pkey_table_len;
 310         u8      ext_port_cap;
 311 };
 312
 313 struct mlx5_cmd_mailbox {
 314         void           *buf;
 315         dma_addr_t      dma;
 316         struct mlx5_cmd_mailbox *next;
 317 };
 318
 319 struct mlx5_buf_list {
 320         void                   *buf;
 321         dma_addr_t              map;
 322 };
 323
 324 struct mlx5_buf {
 325         struct mlx5_buf_list    direct;
 326         int                     npages;
 327         int                     size;
 328         u8                      page_shift;
 329 };
 330
 331 struct mlx5_frag_buf {
 332         struct mlx5_buf_list    *frags;
 333         int                     npages;
 334         int                     size;
 335         u8                      page_shift;
 336 };
 337
 338 struct mlx5_eq_tasklet {
 339         struct list_head list;
 340         struct list_head process_list;
 341         struct tasklet_struct task;
 342         /* lock on completion tasklet list */
 343         spinlock_t lock;
 344 };
 345
 346 struct mlx5_eq_pagefault {
 347         struct work_struct       work;
 348         /* Pagefaults lock */
 349         spinlock_t               lock;
 350         struct workqueue_struct *wq;
 351         mempool_t               *pool;
 352 };
 353
 354 struct mlx5_eq {
 355         struct mlx5_core_dev   *dev;
 356         __be32 __iomem         *doorbell;
 357         u32                     cons_index;
 358         struct mlx5_buf         buf;
 359         int                     size;
 360         unsigned int            irqn;
 361         u8                      eqn;
 362         int                     nent;
 363         u64                     mask;
 364         struct list_head        list;
 365         int                     index;
 366         struct mlx5_rsc_debug   *dbg;
 367         enum mlx5_eq_type       type;
 368         union {
 369                 struct mlx5_eq_tasklet   tasklet_ctx;
 370 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 371                 struct mlx5_eq_pagefault pf_ctx;
 372 #endif
 373         };
 374 };
 375
 376 struct mlx5_core_psv {
 377         u32     psv_idx;
 378         struct psv_layout {
 379                 u32     pd;
 380                 u16     syndrome;
 381                 u16     reserved;
 382                 u16     bg;
 383                 u16     app_tag;
 384                 u32     ref_tag;
 385         } psv;
 386 };
 387
 388 struct mlx5_core_sig_ctx {
 389         struct mlx5_core_psv    psv_memory;
 390         struct mlx5_core_psv    psv_wire;
 391         struct ib_sig_err       err_item;
 392         bool                    sig_status_checked;
 393         bool                    sig_err_exists;
 394         u32                     sigerr_count;
 395 };
 396
 397 enum {
 398         MLX5_MKEY_MR = 1,
 399         MLX5_MKEY_MW,
 400 };
 401
 402 struct mlx5_core_mkey {
 403         u64                     iova;
 404         u64                     size;
 405         u32                     key;
 406         u32                     pd;
 407         u32                     type;
 408 };
 409
 410 #define MLX5_24BIT_MASK         ((1 << 24) - 1)
 411
 412 enum mlx5_res_type {
 413         MLX5_RES_QP     = MLX5_EVENT_QUEUE_TYPE_QP,
 414         MLX5_RES_RQ     = MLX5_EVENT_QUEUE_TYPE_RQ,
 415         MLX5_RES_SQ     = MLX5_EVENT_QUEUE_TYPE_SQ,
 416         MLX5_RES_SRQ    = 3,
 417         MLX5_RES_XSRQ   = 4,
 418 };
 419
 420 struct mlx5_core_rsc_common {
 421         enum mlx5_res_type      res;
 422         atomic_t                refcount;
 423         struct completion       free;
 424 };
 425
 426 struct mlx5_core_srq {
 427         struct mlx5_core_rsc_common     common; /* must be first */
 428         u32             srqn;
 429         int             max;
 430         int             max_gs;
 431         int             max_avail_gather;
 432         int             wqe_shift;
 433         void (*event)   (struct mlx5_core_srq *, enum mlx5_event);
 434
 435         atomic_t                refcount;
 436         struct completion       free;
 437 };
 438
 439 struct mlx5_eq_table {
 440         void __iomem           *update_ci;
 441         void __iomem           *update_arm_ci;
 442         struct list_head        comp_eqs_list;
 443         struct mlx5_eq          pages_eq;
 444         struct mlx5_eq          async_eq;
 445         struct mlx5_eq          cmd_eq;
 446 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 447         struct mlx5_eq          pfault_eq;
 448 #endif
 449         int                     num_comp_vectors;
 450         /* protect EQs list
 451          */
 452         spinlock_t              lock;
 453 };
 454
 455 struct mlx5_uar {
 456         u32                     index;
 457         struct list_head        bf_list;
 458         unsigned                free_bf_bmap;
 459         void __iomem           *bf_map;
 460         void __iomem           *map;
 461 };
 462
 463
 464 struct mlx5_core_health {
 465         struct health_buffer __iomem   *health;
 466         __be32 __iomem                 *health_counter;
 467         struct timer_list               timer;
 468         u32                             prev;
 469         int                             miss_counter;
 470         bool                            sick;
 471         /* wq spinlock to synchronize draining */
 472         spinlock_t                      wq_lock;
 473         struct workqueue_struct        *wq;
 474         unsigned long                   flags;
 475         struct work_struct              work;
 476         struct delayed_work             recover_work;
 477 };
 478
 479 struct mlx5_cq_table {
 480         /* protect radix tree
 481          */
 482         spinlock_t              lock;
 483         struct radix_tree_root  tree;
 484 };
 485
 486 struct mlx5_qp_table {
 487         /* protect radix tree
 488          */
 489         spinlock_t              lock;
 490         struct radix_tree_root  tree;
 491 };
 492
 493 struct mlx5_srq_table {
 494         /* protect radix tree
 495          */
 496         spinlock_t              lock;
 497         struct radix_tree_root  tree;
 498 };
 499
 500 struct mlx5_mkey_table {
 501         /* protect radix tree
 502          */
 503         rwlock_t                lock;
 504         struct radix_tree_root  tree;
 505 };
 506
 507 struct mlx5_vf_context {
 508         int     enabled;
 509 };
 510
 511 struct mlx5_core_sriov {
 512         struct mlx5_vf_context  *vfs_ctx;
 513         int                     num_vfs;
 514         int                     enabled_vfs;
 515 };
 516
 517 struct mlx5_irq_info {
 518         cpumask_var_t mask;
 519         char name[MLX5_MAX_IRQ_NAME];
 520 };
 521
 522 struct mlx5_fc_stats {
 523         struct rb_root counters;
 524         struct list_head addlist;
 525         /* protect addlist add/splice operations */
 526         spinlock_t addlist_lock;
 527
 528         struct workqueue_struct *wq;
 529         struct delayed_work work;
 530         unsigned long next_query;
 531 };
 532
 533 struct mlx5_eswitch;
 534 struct mlx5_lag;
 535 struct mlx5_pagefault;
 536
 537 struct mlx5_rl_entry {
 538         u32                     rate;
 539         u16                     index;
 540         u16                     refcount;
 541 };
 542
 543 struct mlx5_rl_table {
 544         /* protect rate limit table */
 545         struct mutex            rl_lock;
 546         u16                     max_size;
 547         u32                     max_rate;
 548         u32                     min_rate;
 549         struct mlx5_rl_entry   *rl_entry;
 550 };
 551
 552 enum port_module_event_status_type {
 553         MLX5_MODULE_STATUS_PLUGGED   = 0x1,
 554         MLX5_MODULE_STATUS_UNPLUGGED = 0x2,
 555         MLX5_MODULE_STATUS_ERROR     = 0x3,
 556         MLX5_MODULE_STATUS_NUM       = 0x3,
 557 };
 558
 559 enum  port_module_event_error_type {
 560         MLX5_MODULE_EVENT_ERROR_POWER_BUDGET_EXCEEDED,
 561         MLX5_MODULE_EVENT_ERROR_LONG_RANGE_FOR_NON_MLNX_CABLE_MODULE,
 562         MLX5_MODULE_EVENT_ERROR_BUS_STUCK,
 563         MLX5_MODULE_EVENT_ERROR_NO_EEPROM_RETRY_TIMEOUT,
 564         MLX5_MODULE_EVENT_ERROR_ENFORCE_PART_NUMBER_LIST,
 565         MLX5_MODULE_EVENT_ERROR_UNKNOWN_IDENTIFIER,
 566         MLX5_MODULE_EVENT_ERROR_HIGH_TEMPERATURE,
 567         MLX5_MODULE_EVENT_ERROR_BAD_CABLE,
 568         MLX5_MODULE_EVENT_ERROR_UNKNOWN,
 569         MLX5_MODULE_EVENT_ERROR_NUM,
 570 };
 571
 572 struct mlx5_port_module_event_stats {
 573         u64 status_counters[MLX5_MODULE_STATUS_NUM];
 574         u64 error_counters[MLX5_MODULE_EVENT_ERROR_NUM];
 575 };
 576
 577 struct mlx5_priv {
 578         char                    name[MLX5_MAX_NAME_LEN];
 579         struct mlx5_eq_table    eq_table;
 580         struct msix_entry       *msix_arr;
 581         struct mlx5_irq_info    *irq_info;
 582         struct mlx5_uuar_info   uuari;
 583         MLX5_DECLARE_DOORBELL_LOCK(cq_uar_lock);
 584
 585         /* pages stuff */
 586         struct workqueue_struct *pg_wq;
 587         struct rb_root          page_root;
 588         int                     fw_pages;
 589         atomic_t                reg_pages;
 590         struct list_head        free_list;
 591         int                     vfs_pages;
 592
 593         struct mlx5_core_health health;
 594
 595         struct mlx5_srq_table   srq_table;
 596
 597         /* start: qp staff */
 598         struct mlx5_qp_table    qp_table;
 599         struct dentry          *qp_debugfs;
 600         struct dentry          *eq_debugfs;
 601         struct dentry          *cq_debugfs;
 602         struct dentry          *cmdif_debugfs;
 603         /* end: qp staff */
 604
 605         /* start: cq staff */
 606         struct mlx5_cq_table    cq_table;
 607         /* end: cq staff */
 608
 609         /* start: mkey staff */
 610         struct mlx5_mkey_table  mkey_table;
 611         /* end: mkey staff */
 612
 613         /* start: alloc staff */
 614         /* protect buffer alocation according to numa node */
 615         struct mutex            alloc_mutex;
 616         int                     numa_node;
 617
 618         struct mutex            pgdir_mutex;
 619         struct list_head        pgdir_list;
 620         /* end: alloc staff */
 621         struct dentry          *dbg_root;
 622
 623         /* protect mkey key part */
 624         spinlock_t              mkey_lock;
 625         u8                      mkey_key;
 626
 627         struct list_head        dev_list;
 628         struct list_head        ctx_list;
 629         spinlock_t              ctx_lock;
 630
 631         struct mlx5_flow_steering *steering;
 632         struct mlx5_eswitch     *eswitch;
 633         struct mlx5_core_sriov  sriov;
 634         struct mlx5_lag         *lag;
 635         unsigned long           pci_dev_data;
 636         struct mlx5_fc_stats            fc_stats;
 637         struct mlx5_rl_table            rl_table;
 638
 639         struct mlx5_port_module_event_stats  pme_stats;
 640
 641 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 642         void                  (*pfault)(struct mlx5_core_dev *dev,
 643                                         void *context,
 644                                         struct mlx5_pagefault *pfault);
 645         void                   *pfault_ctx;
 646         struct srcu_struct      pfault_srcu;
 647 #endif
 648 };
 649
 650 enum mlx5_device_state {
 651         MLX5_DEVICE_STATE_UP,
 652         MLX5_DEVICE_STATE_INTERNAL_ERROR,
 653 };
 654
 655 enum mlx5_interface_state {
 656         MLX5_INTERFACE_STATE_DOWN = BIT(0),
 657         MLX5_INTERFACE_STATE_UP = BIT(1),
 658         MLX5_INTERFACE_STATE_SHUTDOWN = BIT(2),
 659 };
 660
 661 enum mlx5_pci_status {
 662         MLX5_PCI_STATUS_DISABLED,
 663         MLX5_PCI_STATUS_ENABLED,
 664 };
 665
 666 enum mlx5_pagefault_type_flags {
 667         MLX5_PFAULT_REQUESTOR = 1 << 0,
 668         MLX5_PFAULT_WRITE     = 1 << 1,
 669         MLX5_PFAULT_RDMA      = 1 << 2,
 670 };
 671
 672 /* Contains the details of a pagefault. */
 673 struct mlx5_pagefault {
 674         u32                     bytes_committed;
 675         u32                     token;
 676         u8                      event_subtype;
 677         u8                      type;
 678         union {
 679                 /* Initiator or send message responder pagefault details. */
 680                 struct {
 681                         /* Received packet size, only valid for responders. */
 682                         u32     packet_size;
 683                         /*
 684                          * Number of resource holding WQE, depends on type.
 685                          */
 686                         u32     wq_num;
 687                         /*
 688                          * WQE index. Refers to either the send queue or
 689                          * receive queue, according to event_subtype.
 690                          */
 691                         u16     wqe_index;
 692                 } wqe;
 693                 /* RDMA responder pagefault details */
 694                 struct {
 695                         u32     r_key;
 696                         /*
 697                          * Received packet size, minimal size page fault
 698                          * resolution required for forward progress.
 699                          */
 700                         u32     packet_size;
 701                         u32     rdma_op_len;
 702                         u64     rdma_va;
 703                 } rdma;
 704         };
 705
 706         struct mlx5_eq         *eq;
 707         struct work_struct      work;
 708 };
 709
 710 struct mlx5_td {
 711         struct list_head tirs_list;
 712         u32              tdn;
 713 };
 714
 715 struct mlx5e_resources {
 716         struct mlx5_uar            cq_uar;
 717         u32                        pdn;
 718         struct mlx5_td             td;
 719         struct mlx5_core_mkey      mkey;
 720 };
 721
 722 struct mlx5_core_dev {
 723         struct pci_dev         *pdev;
 724         /* sync pci state */
 725         struct mutex            pci_status_mutex;
 726         enum mlx5_pci_status    pci_status;
 727         u8                      rev_id;
 728         char                    board_id[MLX5_BOARD_ID_LEN];
 729         struct mlx5_cmd         cmd;
 730         struct mlx5_port_caps   port_caps[MLX5_MAX_PORTS];
 731         u32 hca_caps_cur[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 732         u32 hca_caps_max[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 733         phys_addr_t             iseg_base;
 734         struct mlx5_init_seg __iomem *iseg;
 735         enum mlx5_device_state  state;
 736         /* sync interface state */
 737         struct mutex            intf_state_mutex;
 738         unsigned long           intf_state;
 739         void                    (*event) (struct mlx5_core_dev *dev,
 740                                           enum mlx5_dev_event event,
 741                                           unsigned long param);
 742         struct mlx5_priv        priv;
 743         struct mlx5_profile     *profile;
 744         atomic_t                num_qps;
 745         u32                     issi;
 746         struct mlx5e_resources  mlx5e_res;
 747 #ifdef CONFIG_RFS_ACCEL
 748         struct cpu_rmap         *rmap;
 749 #endif
 750 };
 751
 752 struct mlx5_db {
 753         __be32                  *db;
 754         union {
 755                 struct mlx5_db_pgdir            *pgdir;
 756                 struct mlx5_ib_user_db_page     *user_page;
 757         }                       u;
 758         dma_addr_t              dma;
 759         int                     index;
 760 };
 761
 762 enum {
 763         MLX5_COMP_EQ_SIZE = 1024,
 764 };
 765
 766 enum {
 767         MLX5_PTYS_IB = 1 << 0,
 768         MLX5_PTYS_EN = 1 << 2,
 769 };
 770
 771 typedef void (*mlx5_cmd_cbk_t)(int status, void *context);
 772
 773 struct mlx5_cmd_work_ent {
 774         struct mlx5_cmd_msg    *in;
 775         struct mlx5_cmd_msg    *out;
 776         void                   *uout;
 777         int                     uout_size;
 778         mlx5_cmd_cbk_t          callback;
 779         struct delayed_work     cb_timeout_work;
 780         void                   *context;
 781         int                     idx;
 782         struct completion       done;
 783         struct mlx5_cmd        *cmd;
 784         struct work_struct      work;
 785         struct mlx5_cmd_layout *lay;
 786         int                     ret;
 787         int                     page_queue;
 788         u8                      status;
 789         u8                      token;
 790         u64                     ts1;
 791         u64                     ts2;
 792         u16                     op;
 793 };
 794
 795 struct mlx5_pas {
 796         u64     pa;
 797         u8      log_sz;
 798 };
 799
 800 enum port_state_policy {
 801         MLX5_POLICY_DOWN        = 0,
 802         MLX5_POLICY_UP          = 1,
 803         MLX5_POLICY_FOLLOW      = 2,
 804         MLX5_POLICY_INVALID     = 0xffffffff
 805 };
 806
 807 enum phy_port_state {
 808         MLX5_AAA_111
 809 };
 810
 811 struct mlx5_hca_vport_context {
 812         u32                     field_select;
 813         bool                    sm_virt_aware;
 814         bool                    has_smi;
 815         bool                    has_raw;
 816         enum port_state_policy  policy;
 817         enum phy_port_state     phys_state;
 818         enum ib_port_state      vport_state;
 819         u8                      port_physical_state;
 820         u64                     sys_image_guid;
 821         u64                     port_guid;
 822         u64                     node_guid;
 823         u32                     cap_mask1;
 824         u32                     cap_mask1_perm;
 825         u32                     cap_mask2;
 826         u32                     cap_mask2_perm;
 827         u16                     lid;
 828         u8                      init_type_reply; /* bitmask: see ib spec 14.2.5.6 InitTypeReply */
 829         u8                      lmc;
 830         u8                      subnet_timeout;
 831         u16                     sm_lid;
 832         u8                      sm_sl;
 833         u16                     qkey_violation_counter;
 834         u16                     pkey_violation_counter;
 835         bool                    grh_required;
 836 };
 837
 838 static inline void *mlx5_buf_offset(struct mlx5_buf *buf, int offset)
 839 {
 840                 return buf->direct.buf + offset;
 841 }
 842
 843 extern struct workqueue_struct *mlx5_core_wq;
 844
 845 #define STRUCT_FIELD(header, field) \
 846         .struct_offset_bytes = offsetof(struct ib_unpacked_ ## header, field),      \
 847         .struct_size_bytes   = sizeof((struct ib_unpacked_ ## header *)0)->field
 848
 849 static inline struct mlx5_core_dev *pci2mlx5_core_dev(struct pci_dev *pdev)
 850 {
 851         return pci_get_drvdata(pdev);
 852 }
 853
 854 extern struct dentry *mlx5_debugfs_root;
 855
 856 static inline u16 fw_rev_maj(struct mlx5_core_dev *dev)
 857 {
 858         return ioread32be(&dev->iseg->fw_rev) & 0xffff;
 859 }
 860
 861 static inline u16 fw_rev_min(struct mlx5_core_dev *dev)
 862 {
 863         return ioread32be(&dev->iseg->fw_rev) >> 16;
 864 }
 865
 866 static inline u16 fw_rev_sub(struct mlx5_core_dev *dev)
 867 {
 868         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) & 0xffff;
 869 }
 870
 871 static inline u16 cmdif_rev(struct mlx5_core_dev *dev)
 872 {
 873         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) >> 16;
 874 }
 875
 876 static inline void *mlx5_vzalloc(unsigned long size)
 877 {
 878         void *rtn;
 879
 880         rtn = kzalloc(size, GFP_KERNEL | __GFP_NOWARN);
 881         if (!rtn)
 882                 rtn = vzalloc(size);
 883         return rtn;
 884 }
 885
 886 static inline u32 mlx5_base_mkey(const u32 key)
 887 {
 888         return key & 0xffffff00u;
 889 }
 890
 891 int mlx5_cmd_init(struct mlx5_core_dev *dev);
 892 void mlx5_cmd_cleanup(struct mlx5_core_dev *dev);
 893 void mlx5_cmd_use_events(struct mlx5_core_dev *dev);
 894 void mlx5_cmd_use_polling(struct mlx5_core_dev *dev);
 895
 896 int mlx5_cmd_exec(struct mlx5_core_dev *dev, void *in, int in_size, void *out,
 897                   int out_size);
 898 int mlx5_cmd_exec_cb(struct mlx5_core_dev *dev, void *in, int in_size,
 899                      void *out, int out_size, mlx5_cmd_cbk_t callback,
 900                      void *context);
 901 void mlx5_cmd_mbox_status(void *out, u8 *status, u32 *syndrome);
 902
 903 int mlx5_core_get_caps(struct mlx5_core_dev *dev, enum mlx5_cap_type cap_type);
 904 int mlx5_cmd_alloc_uar(struct mlx5_core_dev *dev, u32 *uarn);
 905 int mlx5_cmd_free_uar(struct mlx5_core_dev *dev, u32 uarn);
 906 int mlx5_alloc_uuars(struct mlx5_core_dev *dev, struct mlx5_uuar_info *uuari);
 907 int mlx5_free_uuars(struct mlx5_core_dev *dev, struct mlx5_uuar_info *uuari);
 908 int mlx5_alloc_map_uar(struct mlx5_core_dev *mdev, struct mlx5_uar *uar,
 909                        bool map_wc);
 910 void mlx5_unmap_free_uar(struct mlx5_core_dev *mdev, struct mlx5_uar *uar);
 911 void mlx5_health_cleanup(struct mlx5_core_dev *dev);
 912 int mlx5_health_init(struct mlx5_core_dev *dev);
 913 void mlx5_start_health_poll(struct mlx5_core_dev *dev);
 914 void mlx5_stop_health_poll(struct mlx5_core_dev *dev);
 915 void mlx5_drain_health_wq(struct mlx5_core_dev *dev);
 916 int mlx5_buf_alloc_node(struct mlx5_core_dev *dev, int size,
 917                         struct mlx5_buf *buf, int node);
 918 int mlx5_buf_alloc(struct mlx5_core_dev *dev, int size, struct mlx5_buf *buf);
 919 void mlx5_buf_free(struct mlx5_core_dev *dev, struct mlx5_buf *buf);
 920 int mlx5_frag_buf_alloc_node(struct mlx5_core_dev *dev, int size,
 921                              struct mlx5_frag_buf *buf, int node);
 922 void mlx5_frag_buf_free(struct mlx5_core_dev *dev, struct mlx5_frag_buf *buf);
 923 struct mlx5_cmd_mailbox *mlx5_alloc_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 924                                                       gfp_t flags, int npages);
 925 void mlx5_free_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 926                                  struct mlx5_cmd_mailbox *head);
 927 int mlx5_core_create_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 928                          struct mlx5_srq_attr *in);
 929 int mlx5_core_destroy_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq);
 930 int mlx5_core_query_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 931                         struct mlx5_srq_attr *out);
 932 int mlx5_core_arm_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 933                       u16 lwm, int is_srq);
 934 void mlx5_init_mkey_table(struct mlx5_core_dev *dev);
 935 void mlx5_cleanup_mkey_table(struct mlx5_core_dev *dev);
 936 int mlx5_core_create_mkey_cb(struct mlx5_core_dev *dev,
 937                              struct mlx5_core_mkey *mkey,
 938                              u32 *in, int inlen,
 939                              u32 *out, int outlen,
 940                              mlx5_cmd_cbk_t callback, void *context);
 941 int mlx5_core_create_mkey(struct mlx5_core_dev *dev,
 942                           struct mlx5_core_mkey *mkey,
 943                           u32 *in, int inlen);
 944 int mlx5_core_destroy_mkey(struct mlx5_core_dev *dev,
 945                            struct mlx5_core_mkey *mkey);
 946 int mlx5_core_query_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *mkey,
 947                          u32 *out, int outlen);
 948 int mlx5_core_dump_fill_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *_mkey,
 949                              u32 *mkey);
 950 int mlx5_core_alloc_pd(struct mlx5_core_dev *dev, u32 *pdn);
 951 int mlx5_core_dealloc_pd(struct mlx5_core_dev *dev, u32 pdn);
 952 int mlx5_core_mad_ifc(struct mlx5_core_dev *dev, const void *inb, void *outb,
 953                       u16 opmod, u8 port);
 954 void mlx5_pagealloc_init(struct mlx5_core_dev *dev);
 955 void mlx5_pagealloc_cleanup(struct mlx5_core_dev *dev);
 956 int mlx5_pagealloc_start(struct mlx5_core_dev *dev);
 957 void mlx5_pagealloc_stop(struct mlx5_core_dev *dev);
 958 void mlx5_core_req_pages_handler(struct mlx5_core_dev *dev, u16 func_id,
 959                                  s32 npages);
 960 int mlx5_satisfy_startup_pages(struct mlx5_core_dev *dev, int boot);
 961 int mlx5_reclaim_startup_pages(struct mlx5_core_dev *dev);
 962 void mlx5_register_debugfs(void);
 963 void mlx5_unregister_debugfs(void);
 964 int mlx5_eq_init(struct mlx5_core_dev *dev);
 965 void mlx5_eq_cleanup(struct mlx5_core_dev *dev);
 966 void mlx5_fill_page_array(struct mlx5_buf *buf, __be64 *pas);
 967 void mlx5_fill_page_frag_array(struct mlx5_frag_buf *frag_buf, __be64 *pas);
 968 void mlx5_cq_completion(struct mlx5_core_dev *dev, u32 cqn);
 969 void mlx5_rsc_event(struct mlx5_core_dev *dev, u32 rsn, int event_type);
 970 void mlx5_srq_event(struct mlx5_core_dev *dev, u32 srqn, int event_type);
 971 struct mlx5_core_srq *mlx5_core_get_srq(struct mlx5_core_dev *dev, u32 srqn);
 972 void mlx5_cmd_comp_handler(struct mlx5_core_dev *dev, u64 vec);
 973 void mlx5_cq_event(struct mlx5_core_dev *dev, u32 cqn, int event_type);
 974 int mlx5_create_map_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq, u8 vecidx,
 975                        int nent, u64 mask, const char *name,
 976                        struct mlx5_uar *uar, enum mlx5_eq_type type);
 977 int mlx5_destroy_unmap_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
 978 int mlx5_start_eqs(struct mlx5_core_dev *dev);
 979 int mlx5_stop_eqs(struct mlx5_core_dev *dev);
 980 int mlx5_vector2eqn(struct mlx5_core_dev *dev, int vector, int *eqn,
 981                     unsigned int *irqn);
 982 int mlx5_core_attach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
 983 int mlx5_core_detach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
 984
 985 int mlx5_qp_debugfs_init(struct mlx5_core_dev *dev);
 986 void mlx5_qp_debugfs_cleanup(struct mlx5_core_dev *dev);
 987 int mlx5_core_access_reg(struct mlx5_core_dev *dev, void *data_in,
 988                          int size_in, void *data_out, int size_out,
 989                          u16 reg_num, int arg, int write);
 990
 991 int mlx5_debug_eq_add(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
 992 void mlx5_debug_eq_remove(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
 993 int mlx5_core_eq_query(struct mlx5_core_dev *dev, struct mlx5_eq *eq,
 994                        u32 *out, int outlen);
 995 int mlx5_eq_debugfs_init(struct mlx5_core_dev *dev);
 996 void mlx5_eq_debugfs_cleanup(struct mlx5_core_dev *dev);
 997 int mlx5_cq_debugfs_init(struct mlx5_core_dev *dev);
 998 void mlx5_cq_debugfs_cleanup(struct mlx5_core_dev *dev);
 999 int mlx5_db_alloc(struct mlx5_core_dev *dev, struct mlx5_db *db);
1000 int mlx5_db_alloc_node(struct mlx5_core_dev *dev, struct mlx5_db *db,
1001                        int node);
1002 void mlx5_db_free(struct mlx5_core_dev *dev, struct mlx5_db *db);
1003
1004 const char *mlx5_command_str(int command);
1005 int mlx5_cmdif_debugfs_init(struct mlx5_core_dev *dev);
1006 void mlx5_cmdif_debugfs_cleanup(struct mlx5_core_dev *dev);
1007 int mlx5_core_create_psv(struct mlx5_core_dev *dev, u32 pdn,
1008                          int npsvs, u32 *sig_index);
1009 int mlx5_core_destroy_psv(struct mlx5_core_dev *dev, int psv_num);
1010 void mlx5_core_put_rsc(struct mlx5_core_rsc_common *common);
1011 int mlx5_query_odp_caps(struct mlx5_core_dev *dev,
1012                         struct mlx5_odp_caps *odp_caps);
1013 int mlx5_core_query_ib_ppcnt(struct mlx5_core_dev *dev,
1014                              u8 port_num, void *out, size_t sz);
1015 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
1016 int mlx5_core_page_fault_resume(struct mlx5_core_dev *dev, u32 token,
1017                                 u32 wq_num, u8 type, int error);
1018 #endif
1019
1020 int mlx5_init_rl_table(struct mlx5_core_dev *dev);
1021 void mlx5_cleanup_rl_table(struct mlx5_core_dev *dev);
1022 int mlx5_rl_add_rate(struct mlx5_core_dev *dev, u32 rate, u16 *index);
1023 void mlx5_rl_remove_rate(struct mlx5_core_dev *dev, u32 rate);
1024 bool mlx5_rl_is_in_range(struct mlx5_core_dev *dev, u32 rate);
1025
1026 static inline int fw_initializing(struct mlx5_core_dev *dev)
1027 {
1028         return ioread32be(&dev->iseg->initializing) >> 31;
1029 }
1030
1031 static inline u32 mlx5_mkey_to_idx(u32 mkey)
1032 {
1033         return mkey >> 8;
1034 }
1035
1036 static inline u32 mlx5_idx_to_mkey(u32 mkey_idx)
1037 {
1038         return mkey_idx << 8;
1039 }
1040
1041 static inline u8 mlx5_mkey_variant(u32 mkey)
1042 {
1043         return mkey & 0xff;
1044 }
1045
1046 enum {
1047         MLX5_PROF_MASK_QP_SIZE          = (u64)1 << 0,
1048         MLX5_PROF_MASK_MR_CACHE         = (u64)1 << 1,
1049 };
1050
1051 enum {
1052         MAX_MR_CACHE_ENTRIES    = 21,
1053 };
1054
1055 enum {
1056         MLX5_INTERFACE_PROTOCOL_IB  = 0,
1057         MLX5_INTERFACE_PROTOCOL_ETH = 1,
1058 };
1059
1060 struct mlx5_interface {
1061         void *                  (*add)(struct mlx5_core_dev *dev);
1062         void                    (*remove)(struct mlx5_core_dev *dev, void *context);
1063         int                     (*attach)(struct mlx5_core_dev *dev, void *context);
1064         void                    (*detach)(struct mlx5_core_dev *dev, void *context);
1065         void                    (*event)(struct mlx5_core_dev *dev, void *context,
1066                                          enum mlx5_dev_event event, unsigned long param);
1067         void                    (*pfault)(struct mlx5_core_dev *dev,
1068                                           void *context,
1069                                           struct mlx5_pagefault *pfault);
1070         void *                  (*get_dev)(void *context);
1071         int                     protocol;
1072         struct list_head        list;
1073 };
1074
1075 void *mlx5_get_protocol_dev(struct mlx5_core_dev *mdev, int protocol);
1076 int mlx5_register_interface(struct mlx5_interface *intf);
1077 void mlx5_unregister_interface(struct mlx5_interface *intf);
1078 int mlx5_core_query_vendor_id(struct mlx5_core_dev *mdev, u32 *vendor_id);
1079
1080 int mlx5_cmd_create_vport_lag(struct mlx5_core_dev *dev);
1081 int mlx5_cmd_destroy_vport_lag(struct mlx5_core_dev *dev);
1082 bool mlx5_lag_is_active(struct mlx5_core_dev *dev);
1083 struct net_device *mlx5_lag_get_roce_netdev(struct mlx5_core_dev *dev);
1084
1085 struct mlx5_profile {
1086         u64     mask;
1087         u8      log_max_qp;
1088         struct {
1089                 int     size;
1090                 int     limit;
1091         } mr_cache[MAX_MR_CACHE_ENTRIES];
1092 };
1093
1094 enum {
1095         MLX5_PCI_DEV_IS_VF              = 1 << 0,
1096 };
1097
1098 static inline int mlx5_core_is_pf(struct mlx5_core_dev *dev)
1099 {
1100         return !(dev->priv.pci_dev_data & MLX5_PCI_DEV_IS_VF);
1101 }
1102
1103 static inline int mlx5_get_gid_table_len(u16 param)
1104 {
1105         if (param > 4) {
1106                 pr_warn("gid table length is zero\n");
1107                 return 0;
1108         }
1109
1110         return 8 * (1 << param);
1111 }
1112
1113 static inline bool mlx5_rl_is_supported(struct mlx5_core_dev *dev)
1114 {
1115         return !!(dev->priv.rl_table.max_size);
1116 }
1117
1118 enum {
1119         MLX5_TRIGGERED_CMD_COMP = (u64)1 << 32,
1120 };
1121
1122 #endif /* MLX5_DRIVER_H */