include/linux/mlx5/driver.h

   1 /*
   2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX5_DRIVER_H
  34 #define MLX5_DRIVER_H
  35
  36 #include <linux/kernel.h>
  37 #include <linux/completion.h>
  38 #include <linux/pci.h>
  39 #include <linux/spinlock_types.h>
  40 #include <linux/semaphore.h>
  41 #include <linux/slab.h>
  42 #include <linux/vmalloc.h>
  43 #include <linux/radix-tree.h>
  44 #include <linux/workqueue.h>
  45 #include <linux/mempool.h>
  46 #include <linux/interrupt.h>
  47
  48 #include <linux/mlx5/device.h>
  49 #include <linux/mlx5/doorbell.h>
  50 #include <linux/mlx5/srq.h>
  51
  52 enum {
  53         MLX5_BOARD_ID_LEN = 64,
  54         MLX5_MAX_NAME_LEN = 16,
  55 };
  56
  57 enum {
  58         /* one minute for the sake of bringup. Generally, commands must always
  59          * complete and we may need to increase this timeout value
  60          */
  61         MLX5_CMD_TIMEOUT_MSEC   = 60 * 1000,
  62         MLX5_CMD_WQ_MAX_NAME    = 32,
  63 };
  64
  65 enum {
  66         CMD_OWNER_SW            = 0x0,
  67         CMD_OWNER_HW            = 0x1,
  68         CMD_STATUS_SUCCESS      = 0,
  69 };
  70
  71 enum mlx5_sqp_t {
  72         MLX5_SQP_SMI            = 0,
  73         MLX5_SQP_GSI            = 1,
  74         MLX5_SQP_IEEE_1588      = 2,
  75         MLX5_SQP_SNIFFER        = 3,
  76         MLX5_SQP_SYNC_UMR       = 4,
  77 };
  78
  79 enum {
  80         MLX5_MAX_PORTS  = 2,
  81 };
  82
  83 enum {
  84         MLX5_EQ_VEC_PAGES        = 0,
  85         MLX5_EQ_VEC_CMD          = 1,
  86         MLX5_EQ_VEC_ASYNC        = 2,
  87         MLX5_EQ_VEC_PFAULT       = 3,
  88         MLX5_EQ_VEC_COMP_BASE,
  89 };
  90
  91 enum {
  92         MLX5_MAX_IRQ_NAME       = 32
  93 };
  94
  95 enum {
  96         MLX5_ATOMIC_MODE_IB_COMP        = 1 << 16,
  97         MLX5_ATOMIC_MODE_CX             = 2 << 16,
  98         MLX5_ATOMIC_MODE_8B             = 3 << 16,
  99         MLX5_ATOMIC_MODE_16B            = 4 << 16,
 100         MLX5_ATOMIC_MODE_32B            = 5 << 16,
 101         MLX5_ATOMIC_MODE_64B            = 6 << 16,
 102         MLX5_ATOMIC_MODE_128B           = 7 << 16,
 103         MLX5_ATOMIC_MODE_256B           = 8 << 16,
 104 };
 105
 106 enum {
 107         MLX5_REG_QETCR           = 0x4005,
 108         MLX5_REG_QTCT            = 0x400a,
 109         MLX5_REG_DCBX_PARAM      = 0x4020,
 110         MLX5_REG_DCBX_APP        = 0x4021,
 111         MLX5_REG_PCAP            = 0x5001,
 112         MLX5_REG_PMTU            = 0x5003,
 113         MLX5_REG_PTYS            = 0x5004,
 114         MLX5_REG_PAOS            = 0x5006,
 115         MLX5_REG_PFCC            = 0x5007,
 116         MLX5_REG_PPCNT           = 0x5008,
 117         MLX5_REG_PMAOS           = 0x5012,
 118         MLX5_REG_PUDE            = 0x5009,
 119         MLX5_REG_PMPE            = 0x5010,
 120         MLX5_REG_PELC            = 0x500e,
 121         MLX5_REG_PVLC            = 0x500f,
 122         MLX5_REG_PCMR            = 0x5041,
 123         MLX5_REG_PMLP            = 0x5002,
 124         MLX5_REG_NODE_DESC       = 0x6001,
 125         MLX5_REG_HOST_ENDIANNESS = 0x7004,
 126         MLX5_REG_MCIA            = 0x9014,
 127         MLX5_REG_MLCR            = 0x902b,
 128         MLX5_REG_MPCNT           = 0x9051,
 129 };
 130
 131 enum mlx5_dcbx_oper_mode {
 132         MLX5E_DCBX_PARAM_VER_OPER_HOST  = 0x0,
 133         MLX5E_DCBX_PARAM_VER_OPER_AUTO  = 0x3,
 134 };
 135
 136 enum {
 137         MLX5_ATOMIC_OPS_CMP_SWAP        = 1 << 0,
 138         MLX5_ATOMIC_OPS_FETCH_ADD       = 1 << 1,
 139 };
 140
 141 enum mlx5_page_fault_resume_flags {
 142         MLX5_PAGE_FAULT_RESUME_REQUESTOR = 1 << 0,
 143         MLX5_PAGE_FAULT_RESUME_WRITE     = 1 << 1,
 144         MLX5_PAGE_FAULT_RESUME_RDMA      = 1 << 2,
 145         MLX5_PAGE_FAULT_RESUME_ERROR     = 1 << 7,
 146 };
 147
 148 enum dbg_rsc_type {
 149         MLX5_DBG_RSC_QP,
 150         MLX5_DBG_RSC_EQ,
 151         MLX5_DBG_RSC_CQ,
 152 };
 153
 154 struct mlx5_field_desc {
 155         struct dentry          *dent;
 156         int                     i;
 157 };
 158
 159 struct mlx5_rsc_debug {
 160         struct mlx5_core_dev   *dev;
 161         void                   *object;
 162         enum dbg_rsc_type       type;
 163         struct dentry          *root;
 164         struct mlx5_field_desc  fields[0];
 165 };
 166
 167 enum mlx5_dev_event {
 168         MLX5_DEV_EVENT_SYS_ERROR,
 169         MLX5_DEV_EVENT_PORT_UP,
 170         MLX5_DEV_EVENT_PORT_DOWN,
 171         MLX5_DEV_EVENT_PORT_INITIALIZED,
 172         MLX5_DEV_EVENT_LID_CHANGE,
 173         MLX5_DEV_EVENT_PKEY_CHANGE,
 174         MLX5_DEV_EVENT_GUID_CHANGE,
 175         MLX5_DEV_EVENT_CLIENT_REREG,
 176 };
 177
 178 enum mlx5_port_status {
 179         MLX5_PORT_UP        = 1,
 180         MLX5_PORT_DOWN      = 2,
 181 };
 182
 183 enum mlx5_eq_type {
 184         MLX5_EQ_TYPE_COMP,
 185         MLX5_EQ_TYPE_ASYNC,
 186 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 187         MLX5_EQ_TYPE_PF,
 188 #endif
 189 };
 190
 191 struct mlx5_bfreg_info {
 192         struct mlx5_uar        *uars;
 193         int                     num_uars;
 194         int                     num_low_latency_bfregs;
 195         unsigned long          *bitmap;
 196         unsigned int           *count;
 197         struct mlx5_bf         *bfs;
 198
 199         /*
 200          * protect bfreg allocation data structs
 201          */
 202         struct mutex            lock;
 203         u32                     ver;
 204 };
 205
 206 struct mlx5_bf {
 207         void __iomem           *reg;
 208         void __iomem           *regreg;
 209         int                     buf_size;
 210         struct mlx5_uar        *uar;
 211         unsigned long           offset;
 212         int                     need_lock;
 213         /* protect blue flame buffer selection when needed
 214          */
 215         spinlock_t              lock;
 216
 217         /* serialize 64 bit writes when done as two 32 bit accesses
 218          */
 219         spinlock_t              lock32;
 220         int                     bfregn;
 221 };
 222
 223 struct mlx5_cmd_first {
 224         __be32          data[4];
 225 };
 226
 227 struct mlx5_cmd_msg {
 228         struct list_head                list;
 229         struct cmd_msg_cache           *parent;
 230         u32                             len;
 231         struct mlx5_cmd_first           first;
 232         struct mlx5_cmd_mailbox        *next;
 233 };
 234
 235 struct mlx5_cmd_debug {
 236         struct dentry          *dbg_root;
 237         struct dentry          *dbg_in;
 238         struct dentry          *dbg_out;
 239         struct dentry          *dbg_outlen;
 240         struct dentry          *dbg_status;
 241         struct dentry          *dbg_run;
 242         void                   *in_msg;
 243         void                   *out_msg;
 244         u8                      status;
 245         u16                     inlen;
 246         u16                     outlen;
 247 };
 248
 249 struct cmd_msg_cache {
 250         /* protect block chain allocations
 251          */
 252         spinlock_t              lock;
 253         struct list_head        head;
 254         unsigned int            max_inbox_size;
 255         unsigned int            num_ent;
 256 };
 257
 258 enum {
 259         MLX5_NUM_COMMAND_CACHES = 5,
 260 };
 261
 262 struct mlx5_cmd_stats {
 263         u64             sum;
 264         u64             n;
 265         struct dentry  *root;
 266         struct dentry  *avg;
 267         struct dentry  *count;
 268         /* protect command average calculations */
 269         spinlock_t      lock;
 270 };
 271
 272 struct mlx5_cmd {
 273         void           *cmd_alloc_buf;
 274         dma_addr_t      alloc_dma;
 275         int             alloc_size;
 276         void           *cmd_buf;
 277         dma_addr_t      dma;
 278         u16             cmdif_rev;
 279         u8              log_sz;
 280         u8              log_stride;
 281         int             max_reg_cmds;
 282         int             events;
 283         u32 __iomem    *vector;
 284
 285         /* protect command queue allocations
 286          */
 287         spinlock_t      alloc_lock;
 288
 289         /* protect token allocations
 290          */
 291         spinlock_t      token_lock;
 292         u8              token;
 293         unsigned long   bitmask;
 294         char            wq_name[MLX5_CMD_WQ_MAX_NAME];
 295         struct workqueue_struct *wq;
 296         struct semaphore sem;
 297         struct semaphore pages_sem;
 298         int     mode;
 299         struct mlx5_cmd_work_ent *ent_arr[MLX5_MAX_COMMANDS];
 300         struct pci_pool *pool;
 301         struct mlx5_cmd_debug dbg;
 302         struct cmd_msg_cache cache[MLX5_NUM_COMMAND_CACHES];
 303         int checksum_disabled;
 304         struct mlx5_cmd_stats stats[MLX5_CMD_OP_MAX];
 305 };
 306
 307 struct mlx5_port_caps {
 308         int     gid_table_len;
 309         int     pkey_table_len;
 310         u8      ext_port_cap;
 311 };
 312
 313 struct mlx5_cmd_mailbox {
 314         void           *buf;
 315         dma_addr_t      dma;
 316         struct mlx5_cmd_mailbox *next;
 317 };
 318
 319 struct mlx5_buf_list {
 320         void                   *buf;
 321         dma_addr_t              map;
 322 };
 323
 324 struct mlx5_buf {
 325         struct mlx5_buf_list    direct;
 326         int                     npages;
 327         int                     size;
 328         u8                      page_shift;
 329 };
 330
 331 struct mlx5_frag_buf {
 332         struct mlx5_buf_list    *frags;
 333         int                     npages;
 334         int                     size;
 335         u8                      page_shift;
 336 };
 337
 338 struct mlx5_eq_tasklet {
 339         struct list_head list;
 340         struct list_head process_list;
 341         struct tasklet_struct task;
 342         /* lock on completion tasklet list */
 343         spinlock_t lock;
 344 };
 345
 346 struct mlx5_eq_pagefault {
 347         struct work_struct       work;
 348         /* Pagefaults lock */
 349         spinlock_t               lock;
 350         struct workqueue_struct *wq;
 351         mempool_t               *pool;
 352 };
 353
 354 struct mlx5_eq {
 355         struct mlx5_core_dev   *dev;
 356         __be32 __iomem         *doorbell;
 357         u32                     cons_index;
 358         struct mlx5_buf         buf;
 359         int                     size;
 360         unsigned int            irqn;
 361         u8                      eqn;
 362         int                     nent;
 363         u64                     mask;
 364         struct list_head        list;
 365         int                     index;
 366         struct mlx5_rsc_debug   *dbg;
 367         enum mlx5_eq_type       type;
 368         union {
 369                 struct mlx5_eq_tasklet   tasklet_ctx;
 370 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 371                 struct mlx5_eq_pagefault pf_ctx;
 372 #endif
 373         };
 374 };
 375
 376 struct mlx5_core_psv {
 377         u32     psv_idx;
 378         struct psv_layout {
 379                 u32     pd;
 380                 u16     syndrome;
 381                 u16     reserved;
 382                 u16     bg;
 383                 u16     app_tag;
 384                 u32     ref_tag;
 385         } psv;
 386 };
 387
 388 struct mlx5_core_sig_ctx {
 389         struct mlx5_core_psv    psv_memory;
 390         struct mlx5_core_psv    psv_wire;
 391         struct ib_sig_err       err_item;
 392         bool                    sig_status_checked;
 393         bool                    sig_err_exists;
 394         u32                     sigerr_count;
 395 };
 396
 397 enum {
 398         MLX5_MKEY_MR = 1,
 399         MLX5_MKEY_MW,
 400 };
 401
 402 struct mlx5_core_mkey {
 403         u64                     iova;
 404         u64                     size;
 405         u32                     key;
 406         u32                     pd;
 407         u32                     type;
 408 };
 409
 410 #define MLX5_24BIT_MASK         ((1 << 24) - 1)
 411
 412 enum mlx5_res_type {
 413         MLX5_RES_QP     = MLX5_EVENT_QUEUE_TYPE_QP,
 414         MLX5_RES_RQ     = MLX5_EVENT_QUEUE_TYPE_RQ,
 415         MLX5_RES_SQ     = MLX5_EVENT_QUEUE_TYPE_SQ,
 416         MLX5_RES_SRQ    = 3,
 417         MLX5_RES_XSRQ   = 4,
 418 };
 419
 420 struct mlx5_core_rsc_common {
 421         enum mlx5_res_type      res;
 422         atomic_t                refcount;
 423         struct completion       free;
 424 };
 425
 426 struct mlx5_core_srq {
 427         struct mlx5_core_rsc_common     common; /* must be first */
 428         u32             srqn;
 429         int             max;
 430         int             max_gs;
 431         int             max_avail_gather;
 432         int             wqe_shift;
 433         void (*event)   (struct mlx5_core_srq *, enum mlx5_event);
 434
 435         atomic_t                refcount;
 436         struct completion       free;
 437 };
 438
 439 struct mlx5_eq_table {
 440         void __iomem           *update_ci;
 441         void __iomem           *update_arm_ci;
 442         struct list_head        comp_eqs_list;
 443         struct mlx5_eq          pages_eq;
 444         struct mlx5_eq          async_eq;
 445         struct mlx5_eq          cmd_eq;
 446 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 447         struct mlx5_eq          pfault_eq;
 448 #endif
 449         int                     num_comp_vectors;
 450         /* protect EQs list
 451          */
 452         spinlock_t              lock;
 453 };
 454
 455 struct mlx5_uars_page {
 456         void __iomem           *map;
 457         bool                    wc;
 458         u32                     index;
 459         struct list_head        list;
 460         unsigned int            bfregs;
 461         unsigned long          *reg_bitmap; /* for non fast path bf regs */
 462         unsigned long          *fp_bitmap;
 463         unsigned int            reg_avail;
 464         unsigned int            fp_avail;
 465         struct kref             ref_count;
 466         struct mlx5_core_dev   *mdev;
 467 };
 468
 469 struct mlx5_bfreg_head {
 470         /* protect blue flame registers allocations */
 471         struct mutex            lock;
 472         struct list_head        list;
 473 };
 474
 475 struct mlx5_bfreg_data {
 476         struct mlx5_bfreg_head  reg_head;
 477         struct mlx5_bfreg_head  wc_head;
 478 };
 479
 480 struct mlx5_sq_bfreg {
 481         void __iomem           *map;
 482         struct mlx5_uars_page  *up;
 483         bool                    wc;
 484         u32                     index;
 485         unsigned int            offset;
 486 };
 487
 488 struct mlx5_uar {
 489         u32                     index;
 490         struct list_head        bf_list;
 491         unsigned                free_bf_bmap;
 492         void __iomem           *bf_map;
 493         void __iomem           *map;
 494 };
 495
 496
 497 struct mlx5_core_health {
 498         struct health_buffer __iomem   *health;
 499         __be32 __iomem                 *health_counter;
 500         struct timer_list               timer;
 501         u32                             prev;
 502         int                             miss_counter;
 503         bool                            sick;
 504         /* wq spinlock to synchronize draining */
 505         spinlock_t                      wq_lock;
 506         struct workqueue_struct        *wq;
 507         unsigned long                   flags;
 508         struct work_struct              work;
 509         struct delayed_work             recover_work;
 510 };
 511
 512 struct mlx5_cq_table {
 513         /* protect radix tree
 514          */
 515         spinlock_t              lock;
 516         struct radix_tree_root  tree;
 517 };
 518
 519 struct mlx5_qp_table {
 520         /* protect radix tree
 521          */
 522         spinlock_t              lock;
 523         struct radix_tree_root  tree;
 524 };
 525
 526 struct mlx5_srq_table {
 527         /* protect radix tree
 528          */
 529         spinlock_t              lock;
 530         struct radix_tree_root  tree;
 531 };
 532
 533 struct mlx5_mkey_table {
 534         /* protect radix tree
 535          */
 536         rwlock_t                lock;
 537         struct radix_tree_root  tree;
 538 };
 539
 540 struct mlx5_vf_context {
 541         int     enabled;
 542 };
 543
 544 struct mlx5_core_sriov {
 545         struct mlx5_vf_context  *vfs_ctx;
 546         int                     num_vfs;
 547         int                     enabled_vfs;
 548 };
 549
 550 struct mlx5_irq_info {
 551         cpumask_var_t mask;
 552         char name[MLX5_MAX_IRQ_NAME];
 553 };
 554
 555 struct mlx5_fc_stats {
 556         struct rb_root counters;
 557         struct list_head addlist;
 558         /* protect addlist add/splice operations */
 559         spinlock_t addlist_lock;
 560
 561         struct workqueue_struct *wq;
 562         struct delayed_work work;
 563         unsigned long next_query;
 564 };
 565
 566 struct mlx5_eswitch;
 567 struct mlx5_lag;
 568 struct mlx5_pagefault;
 569
 570 struct mlx5_rl_entry {
 571         u32                     rate;
 572         u16                     index;
 573         u16                     refcount;
 574 };
 575
 576 struct mlx5_rl_table {
 577         /* protect rate limit table */
 578         struct mutex            rl_lock;
 579         u16                     max_size;
 580         u32                     max_rate;
 581         u32                     min_rate;
 582         struct mlx5_rl_entry   *rl_entry;
 583 };
 584
 585 enum port_module_event_status_type {
 586         MLX5_MODULE_STATUS_PLUGGED   = 0x1,
 587         MLX5_MODULE_STATUS_UNPLUGGED = 0x2,
 588         MLX5_MODULE_STATUS_ERROR     = 0x3,
 589         MLX5_MODULE_STATUS_NUM       = 0x3,
 590 };
 591
 592 enum  port_module_event_error_type {
 593         MLX5_MODULE_EVENT_ERROR_POWER_BUDGET_EXCEEDED,
 594         MLX5_MODULE_EVENT_ERROR_LONG_RANGE_FOR_NON_MLNX_CABLE_MODULE,
 595         MLX5_MODULE_EVENT_ERROR_BUS_STUCK,
 596         MLX5_MODULE_EVENT_ERROR_NO_EEPROM_RETRY_TIMEOUT,
 597         MLX5_MODULE_EVENT_ERROR_ENFORCE_PART_NUMBER_LIST,
 598         MLX5_MODULE_EVENT_ERROR_UNKNOWN_IDENTIFIER,
 599         MLX5_MODULE_EVENT_ERROR_HIGH_TEMPERATURE,
 600         MLX5_MODULE_EVENT_ERROR_BAD_CABLE,
 601         MLX5_MODULE_EVENT_ERROR_UNKNOWN,
 602         MLX5_MODULE_EVENT_ERROR_NUM,
 603 };
 604
 605 struct mlx5_port_module_event_stats {
 606         u64 status_counters[MLX5_MODULE_STATUS_NUM];
 607         u64 error_counters[MLX5_MODULE_EVENT_ERROR_NUM];
 608 };
 609
 610 struct mlx5_priv {
 611         char                    name[MLX5_MAX_NAME_LEN];
 612         struct mlx5_eq_table    eq_table;
 613         struct msix_entry       *msix_arr;
 614         struct mlx5_irq_info    *irq_info;
 615         struct mlx5_bfreg_info  bfregi;
 616         MLX5_DECLARE_DOORBELL_LOCK(cq_uar_lock);
 617
 618         /* pages stuff */
 619         struct workqueue_struct *pg_wq;
 620         struct rb_root          page_root;
 621         int                     fw_pages;
 622         atomic_t                reg_pages;
 623         struct list_head        free_list;
 624         int                     vfs_pages;
 625
 626         struct mlx5_core_health health;
 627
 628         struct mlx5_srq_table   srq_table;
 629
 630         /* start: qp staff */
 631         struct mlx5_qp_table    qp_table;
 632         struct dentry          *qp_debugfs;
 633         struct dentry          *eq_debugfs;
 634         struct dentry          *cq_debugfs;
 635         struct dentry          *cmdif_debugfs;
 636         /* end: qp staff */
 637
 638         /* start: cq staff */
 639         struct mlx5_cq_table    cq_table;
 640         /* end: cq staff */
 641
 642         /* start: mkey staff */
 643         struct mlx5_mkey_table  mkey_table;
 644         /* end: mkey staff */
 645
 646         /* start: alloc staff */
 647         /* protect buffer alocation according to numa node */
 648         struct mutex            alloc_mutex;
 649         int                     numa_node;
 650
 651         struct mutex            pgdir_mutex;
 652         struct list_head        pgdir_list;
 653         /* end: alloc staff */
 654         struct dentry          *dbg_root;
 655
 656         /* protect mkey key part */
 657         spinlock_t              mkey_lock;
 658         u8                      mkey_key;
 659
 660         struct list_head        dev_list;
 661         struct list_head        ctx_list;
 662         spinlock_t              ctx_lock;
 663
 664         struct mlx5_flow_steering *steering;
 665         struct mlx5_eswitch     *eswitch;
 666         struct mlx5_core_sriov  sriov;
 667         struct mlx5_lag         *lag;
 668         unsigned long           pci_dev_data;
 669         struct mlx5_fc_stats            fc_stats;
 670         struct mlx5_rl_table            rl_table;
 671
 672         struct mlx5_port_module_event_stats  pme_stats;
 673
 674 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 675         void                  (*pfault)(struct mlx5_core_dev *dev,
 676                                         void *context,
 677                                         struct mlx5_pagefault *pfault);
 678         void                   *pfault_ctx;
 679         struct srcu_struct      pfault_srcu;
 680 #endif
 681         struct mlx5_bfreg_data          bfregs;
 682 };
 683
 684 enum mlx5_device_state {
 685         MLX5_DEVICE_STATE_UP,
 686         MLX5_DEVICE_STATE_INTERNAL_ERROR,
 687 };
 688
 689 enum mlx5_interface_state {
 690         MLX5_INTERFACE_STATE_DOWN = BIT(0),
 691         MLX5_INTERFACE_STATE_UP = BIT(1),
 692         MLX5_INTERFACE_STATE_SHUTDOWN = BIT(2),
 693 };
 694
 695 enum mlx5_pci_status {
 696         MLX5_PCI_STATUS_DISABLED,
 697         MLX5_PCI_STATUS_ENABLED,
 698 };
 699
 700 enum mlx5_pagefault_type_flags {
 701         MLX5_PFAULT_REQUESTOR = 1 << 0,
 702         MLX5_PFAULT_WRITE     = 1 << 1,
 703         MLX5_PFAULT_RDMA      = 1 << 2,
 704 };
 705
 706 /* Contains the details of a pagefault. */
 707 struct mlx5_pagefault {
 708         u32                     bytes_committed;
 709         u32                     token;
 710         u8                      event_subtype;
 711         u8                      type;
 712         union {
 713                 /* Initiator or send message responder pagefault details. */
 714                 struct {
 715                         /* Received packet size, only valid for responders. */
 716                         u32     packet_size;
 717                         /*
 718                          * Number of resource holding WQE, depends on type.
 719                          */
 720                         u32     wq_num;
 721                         /*
 722                          * WQE index. Refers to either the send queue or
 723                          * receive queue, according to event_subtype.
 724                          */
 725                         u16     wqe_index;
 726                 } wqe;
 727                 /* RDMA responder pagefault details */
 728                 struct {
 729                         u32     r_key;
 730                         /*
 731                          * Received packet size, minimal size page fault
 732                          * resolution required for forward progress.
 733                          */
 734                         u32     packet_size;
 735                         u32     rdma_op_len;
 736                         u64     rdma_va;
 737                 } rdma;
 738         };
 739
 740         struct mlx5_eq         *eq;
 741         struct work_struct      work;
 742 };
 743
 744 struct mlx5_td {
 745         struct list_head tirs_list;
 746         u32              tdn;
 747 };
 748
 749 struct mlx5e_resources {
 750         struct mlx5_uar            cq_uar;
 751         u32                        pdn;
 752         struct mlx5_td             td;
 753         struct mlx5_core_mkey      mkey;
 754 };
 755
 756 struct mlx5_core_dev {
 757         struct pci_dev         *pdev;
 758         /* sync pci state */
 759         struct mutex            pci_status_mutex;
 760         enum mlx5_pci_status    pci_status;
 761         u8                      rev_id;
 762         char                    board_id[MLX5_BOARD_ID_LEN];
 763         struct mlx5_cmd         cmd;
 764         struct mlx5_port_caps   port_caps[MLX5_MAX_PORTS];
 765         u32 hca_caps_cur[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 766         u32 hca_caps_max[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 767         phys_addr_t             iseg_base;
 768         struct mlx5_init_seg __iomem *iseg;
 769         enum mlx5_device_state  state;
 770         /* sync interface state */
 771         struct mutex            intf_state_mutex;
 772         unsigned long           intf_state;
 773         void                    (*event) (struct mlx5_core_dev *dev,
 774                                           enum mlx5_dev_event event,
 775                                           unsigned long param);
 776         struct mlx5_priv        priv;
 777         struct mlx5_profile     *profile;
 778         atomic_t                num_qps;
 779         u32                     issi;
 780         struct mlx5e_resources  mlx5e_res;
 781 #ifdef CONFIG_RFS_ACCEL
 782         struct cpu_rmap         *rmap;
 783 #endif
 784 };
 785
 786 struct mlx5_db {
 787         __be32                  *db;
 788         union {
 789                 struct mlx5_db_pgdir            *pgdir;
 790                 struct mlx5_ib_user_db_page     *user_page;
 791         }                       u;
 792         dma_addr_t              dma;
 793         int                     index;
 794 };
 795
 796 enum {
 797         MLX5_COMP_EQ_SIZE = 1024,
 798 };
 799
 800 enum {
 801         MLX5_PTYS_IB = 1 << 0,
 802         MLX5_PTYS_EN = 1 << 2,
 803 };
 804
 805 typedef void (*mlx5_cmd_cbk_t)(int status, void *context);
 806
 807 struct mlx5_cmd_work_ent {
 808         struct mlx5_cmd_msg    *in;
 809         struct mlx5_cmd_msg    *out;
 810         void                   *uout;
 811         int                     uout_size;
 812         mlx5_cmd_cbk_t          callback;
 813         struct delayed_work     cb_timeout_work;
 814         void                   *context;
 815         int                     idx;
 816         struct completion       done;
 817         struct mlx5_cmd        *cmd;
 818         struct work_struct      work;
 819         struct mlx5_cmd_layout *lay;
 820         int                     ret;
 821         int                     page_queue;
 822         u8                      status;
 823         u8                      token;
 824         u64                     ts1;
 825         u64                     ts2;
 826         u16                     op;
 827 };
 828
 829 struct mlx5_pas {
 830         u64     pa;
 831         u8      log_sz;
 832 };
 833
 834 enum port_state_policy {
 835         MLX5_POLICY_DOWN        = 0,
 836         MLX5_POLICY_UP          = 1,
 837         MLX5_POLICY_FOLLOW      = 2,
 838         MLX5_POLICY_INVALID     = 0xffffffff
 839 };
 840
 841 enum phy_port_state {
 842         MLX5_AAA_111
 843 };
 844
 845 struct mlx5_hca_vport_context {
 846         u32                     field_select;
 847         bool                    sm_virt_aware;
 848         bool                    has_smi;
 849         bool                    has_raw;
 850         enum port_state_policy  policy;
 851         enum phy_port_state     phys_state;
 852         enum ib_port_state      vport_state;
 853         u8                      port_physical_state;
 854         u64                     sys_image_guid;
 855         u64                     port_guid;
 856         u64                     node_guid;
 857         u32                     cap_mask1;
 858         u32                     cap_mask1_perm;
 859         u32                     cap_mask2;
 860         u32                     cap_mask2_perm;
 861         u16                     lid;
 862         u8                      init_type_reply; /* bitmask: see ib spec 14.2.5.6 InitTypeReply */
 863         u8                      lmc;
 864         u8                      subnet_timeout;
 865         u16                     sm_lid;
 866         u8                      sm_sl;
 867         u16                     qkey_violation_counter;
 868         u16                     pkey_violation_counter;
 869         bool                    grh_required;
 870 };
 871
 872 static inline void *mlx5_buf_offset(struct mlx5_buf *buf, int offset)
 873 {
 874                 return buf->direct.buf + offset;
 875 }
 876
 877 extern struct workqueue_struct *mlx5_core_wq;
 878
 879 #define STRUCT_FIELD(header, field) \
 880         .struct_offset_bytes = offsetof(struct ib_unpacked_ ## header, field),      \
 881         .struct_size_bytes   = sizeof((struct ib_unpacked_ ## header *)0)->field
 882
 883 static inline struct mlx5_core_dev *pci2mlx5_core_dev(struct pci_dev *pdev)
 884 {
 885         return pci_get_drvdata(pdev);
 886 }
 887
 888 extern struct dentry *mlx5_debugfs_root;
 889
 890 static inline u16 fw_rev_maj(struct mlx5_core_dev *dev)
 891 {
 892         return ioread32be(&dev->iseg->fw_rev) & 0xffff;
 893 }
 894
 895 static inline u16 fw_rev_min(struct mlx5_core_dev *dev)
 896 {
 897         return ioread32be(&dev->iseg->fw_rev) >> 16;
 898 }
 899
 900 static inline u16 fw_rev_sub(struct mlx5_core_dev *dev)
 901 {
 902         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) & 0xffff;
 903 }
 904
 905 static inline u16 cmdif_rev(struct mlx5_core_dev *dev)
 906 {
 907         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) >> 16;
 908 }
 909
 910 static inline void *mlx5_vzalloc(unsigned long size)
 911 {
 912         void *rtn;
 913
 914         rtn = kzalloc(size, GFP_KERNEL | __GFP_NOWARN);
 915         if (!rtn)
 916                 rtn = vzalloc(size);
 917         return rtn;
 918 }
 919
 920 static inline u32 mlx5_base_mkey(const u32 key)
 921 {
 922         return key & 0xffffff00u;
 923 }
 924
 925 int mlx5_cmd_init(struct mlx5_core_dev *dev);
 926 void mlx5_cmd_cleanup(struct mlx5_core_dev *dev);
 927 void mlx5_cmd_use_events(struct mlx5_core_dev *dev);
 928 void mlx5_cmd_use_polling(struct mlx5_core_dev *dev);
 929
 930 int mlx5_cmd_exec(struct mlx5_core_dev *dev, void *in, int in_size, void *out,
 931                   int out_size);
 932 int mlx5_cmd_exec_cb(struct mlx5_core_dev *dev, void *in, int in_size,
 933                      void *out, int out_size, mlx5_cmd_cbk_t callback,
 934                      void *context);
 935 void mlx5_cmd_mbox_status(void *out, u8 *status, u32 *syndrome);
 936
 937 int mlx5_core_get_caps(struct mlx5_core_dev *dev, enum mlx5_cap_type cap_type);
 938 int mlx5_cmd_alloc_uar(struct mlx5_core_dev *dev, u32 *uarn);
 939 int mlx5_cmd_free_uar(struct mlx5_core_dev *dev, u32 uarn);
 940 int mlx5_alloc_bfregs(struct mlx5_core_dev *dev, struct mlx5_bfreg_info *bfregi);
 941 int mlx5_free_bfregs(struct mlx5_core_dev *dev, struct mlx5_bfreg_info *bfregi);
 942 int mlx5_alloc_map_uar(struct mlx5_core_dev *mdev, struct mlx5_uar *uar,
 943                        bool map_wc);
 944 void mlx5_unmap_free_uar(struct mlx5_core_dev *mdev, struct mlx5_uar *uar);
 945 void mlx5_health_cleanup(struct mlx5_core_dev *dev);
 946 int mlx5_health_init(struct mlx5_core_dev *dev);
 947 void mlx5_start_health_poll(struct mlx5_core_dev *dev);
 948 void mlx5_stop_health_poll(struct mlx5_core_dev *dev);
 949 void mlx5_drain_health_wq(struct mlx5_core_dev *dev);
 950 int mlx5_buf_alloc_node(struct mlx5_core_dev *dev, int size,
 951                         struct mlx5_buf *buf, int node);
 952 int mlx5_buf_alloc(struct mlx5_core_dev *dev, int size, struct mlx5_buf *buf);
 953 void mlx5_buf_free(struct mlx5_core_dev *dev, struct mlx5_buf *buf);
 954 int mlx5_frag_buf_alloc_node(struct mlx5_core_dev *dev, int size,
 955                              struct mlx5_frag_buf *buf, int node);
 956 void mlx5_frag_buf_free(struct mlx5_core_dev *dev, struct mlx5_frag_buf *buf);
 957 struct mlx5_cmd_mailbox *mlx5_alloc_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 958                                                       gfp_t flags, int npages);
 959 void mlx5_free_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 960                                  struct mlx5_cmd_mailbox *head);
 961 int mlx5_core_create_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 962                          struct mlx5_srq_attr *in);
 963 int mlx5_core_destroy_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq);
 964 int mlx5_core_query_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 965                         struct mlx5_srq_attr *out);
 966 int mlx5_core_arm_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 967                       u16 lwm, int is_srq);
 968 void mlx5_init_mkey_table(struct mlx5_core_dev *dev);
 969 void mlx5_cleanup_mkey_table(struct mlx5_core_dev *dev);
 970 int mlx5_core_create_mkey_cb(struct mlx5_core_dev *dev,
 971                              struct mlx5_core_mkey *mkey,
 972                              u32 *in, int inlen,
 973                              u32 *out, int outlen,
 974                              mlx5_cmd_cbk_t callback, void *context);
 975 int mlx5_core_create_mkey(struct mlx5_core_dev *dev,
 976                           struct mlx5_core_mkey *mkey,
 977                           u32 *in, int inlen);
 978 int mlx5_core_destroy_mkey(struct mlx5_core_dev *dev,
 979                            struct mlx5_core_mkey *mkey);
 980 int mlx5_core_query_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *mkey,
 981                          u32 *out, int outlen);
 982 int mlx5_core_dump_fill_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *_mkey,
 983                              u32 *mkey);
 984 int mlx5_core_alloc_pd(struct mlx5_core_dev *dev, u32 *pdn);
 985 int mlx5_core_dealloc_pd(struct mlx5_core_dev *dev, u32 pdn);
 986 int mlx5_core_mad_ifc(struct mlx5_core_dev *dev, const void *inb, void *outb,
 987                       u16 opmod, u8 port);
 988 void mlx5_pagealloc_init(struct mlx5_core_dev *dev);
 989 void mlx5_pagealloc_cleanup(struct mlx5_core_dev *dev);
 990 int mlx5_pagealloc_start(struct mlx5_core_dev *dev);
 991 void mlx5_pagealloc_stop(struct mlx5_core_dev *dev);
 992 void mlx5_core_req_pages_handler(struct mlx5_core_dev *dev, u16 func_id,
 993                                  s32 npages);
 994 int mlx5_satisfy_startup_pages(struct mlx5_core_dev *dev, int boot);
 995 int mlx5_reclaim_startup_pages(struct mlx5_core_dev *dev);
 996 void mlx5_register_debugfs(void);
 997 void mlx5_unregister_debugfs(void);
 998 int mlx5_eq_init(struct mlx5_core_dev *dev);
 999 void mlx5_eq_cleanup(struct mlx5_core_dev *dev);
1000 void mlx5_fill_page_array(struct mlx5_buf *buf, __be64 *pas);
1001 void mlx5_fill_page_frag_array(struct mlx5_frag_buf *frag_buf, __be64 *pas);
1002 void mlx5_cq_completion(struct mlx5_core_dev *dev, u32 cqn);
1003 void mlx5_rsc_event(struct mlx5_core_dev *dev, u32 rsn, int event_type);
1004 void mlx5_srq_event(struct mlx5_core_dev *dev, u32 srqn, int event_type);
1005 struct mlx5_core_srq *mlx5_core_get_srq(struct mlx5_core_dev *dev, u32 srqn);
1006 void mlx5_cmd_comp_handler(struct mlx5_core_dev *dev, u64 vec);
1007 void mlx5_cq_event(struct mlx5_core_dev *dev, u32 cqn, int event_type);
1008 int mlx5_create_map_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq, u8 vecidx,
1009                        int nent, u64 mask, const char *name,
1010                        struct mlx5_uar *uar, enum mlx5_eq_type type);
1011 int mlx5_destroy_unmap_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
1012 int mlx5_start_eqs(struct mlx5_core_dev *dev);
1013 int mlx5_stop_eqs(struct mlx5_core_dev *dev);
1014 int mlx5_vector2eqn(struct mlx5_core_dev *dev, int vector, int *eqn,
1015                     unsigned int *irqn);
1016 int mlx5_core_attach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
1017 int mlx5_core_detach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
1018
1019 int mlx5_qp_debugfs_init(struct mlx5_core_dev *dev);
1020 void mlx5_qp_debugfs_cleanup(struct mlx5_core_dev *dev);
1021 int mlx5_core_access_reg(struct mlx5_core_dev *dev, void *data_in,
1022                          int size_in, void *data_out, int size_out,
1023                          u16 reg_num, int arg, int write);
1024
1025 int mlx5_debug_eq_add(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
1026 void mlx5_debug_eq_remove(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
1027 int mlx5_core_eq_query(struct mlx5_core_dev *dev, struct mlx5_eq *eq,
1028                        u32 *out, int outlen);
1029 int mlx5_eq_debugfs_init(struct mlx5_core_dev *dev);
1030 void mlx5_eq_debugfs_cleanup(struct mlx5_core_dev *dev);
1031 int mlx5_cq_debugfs_init(struct mlx5_core_dev *dev);
1032 void mlx5_cq_debugfs_cleanup(struct mlx5_core_dev *dev);
1033 int mlx5_db_alloc(struct mlx5_core_dev *dev, struct mlx5_db *db);
1034 int mlx5_db_alloc_node(struct mlx5_core_dev *dev, struct mlx5_db *db,
1035                        int node);
1036 void mlx5_db_free(struct mlx5_core_dev *dev, struct mlx5_db *db);
1037
1038 const char *mlx5_command_str(int command);
1039 int mlx5_cmdif_debugfs_init(struct mlx5_core_dev *dev);
1040 void mlx5_cmdif_debugfs_cleanup(struct mlx5_core_dev *dev);
1041 int mlx5_core_create_psv(struct mlx5_core_dev *dev, u32 pdn,
1042                          int npsvs, u32 *sig_index);
1043 int mlx5_core_destroy_psv(struct mlx5_core_dev *dev, int psv_num);
1044 void mlx5_core_put_rsc(struct mlx5_core_rsc_common *common);
1045 int mlx5_query_odp_caps(struct mlx5_core_dev *dev,
1046                         struct mlx5_odp_caps *odp_caps);
1047 int mlx5_core_query_ib_ppcnt(struct mlx5_core_dev *dev,
1048                              u8 port_num, void *out, size_t sz);
1049 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
1050 int mlx5_core_page_fault_resume(struct mlx5_core_dev *dev, u32 token,
1051                                 u32 wq_num, u8 type, int error);
1052 #endif
1053
1054 int mlx5_init_rl_table(struct mlx5_core_dev *dev);
1055 void mlx5_cleanup_rl_table(struct mlx5_core_dev *dev);
1056 int mlx5_rl_add_rate(struct mlx5_core_dev *dev, u32 rate, u16 *index);
1057 void mlx5_rl_remove_rate(struct mlx5_core_dev *dev, u32 rate);
1058 bool mlx5_rl_is_in_range(struct mlx5_core_dev *dev, u32 rate);
1059 int mlx5_alloc_bfreg(struct mlx5_core_dev *mdev, struct mlx5_sq_bfreg *bfreg,
1060                      bool map_wc, bool fast_path);
1061 void mlx5_free_bfreg(struct mlx5_core_dev *mdev, struct mlx5_sq_bfreg *bfreg);
1062
1063 static inline int fw_initializing(struct mlx5_core_dev *dev)
1064 {
1065         return ioread32be(&dev->iseg->initializing) >> 31;
1066 }
1067
1068 static inline u32 mlx5_mkey_to_idx(u32 mkey)
1069 {
1070         return mkey >> 8;
1071 }
1072
1073 static inline u32 mlx5_idx_to_mkey(u32 mkey_idx)
1074 {
1075         return mkey_idx << 8;
1076 }
1077
1078 static inline u8 mlx5_mkey_variant(u32 mkey)
1079 {
1080         return mkey & 0xff;
1081 }
1082
1083 enum {
1084         MLX5_PROF_MASK_QP_SIZE          = (u64)1 << 0,
1085         MLX5_PROF_MASK_MR_CACHE         = (u64)1 << 1,
1086 };
1087
1088 enum {
1089         MAX_MR_CACHE_ENTRIES    = 21,
1090 };
1091
1092 enum {
1093         MLX5_INTERFACE_PROTOCOL_IB  = 0,
1094         MLX5_INTERFACE_PROTOCOL_ETH = 1,
1095 };
1096
1097 struct mlx5_interface {
1098         void *                  (*add)(struct mlx5_core_dev *dev);
1099         void                    (*remove)(struct mlx5_core_dev *dev, void *context);
1100         int                     (*attach)(struct mlx5_core_dev *dev, void *context);
1101         void                    (*detach)(struct mlx5_core_dev *dev, void *context);
1102         void                    (*event)(struct mlx5_core_dev *dev, void *context,
1103                                          enum mlx5_dev_event event, unsigned long param);
1104         void                    (*pfault)(struct mlx5_core_dev *dev,
1105                                           void *context,
1106                                           struct mlx5_pagefault *pfault);
1107         void *                  (*get_dev)(void *context);
1108         int                     protocol;
1109         struct list_head        list;
1110 };
1111
1112 void *mlx5_get_protocol_dev(struct mlx5_core_dev *mdev, int protocol);
1113 int mlx5_register_interface(struct mlx5_interface *intf);
1114 void mlx5_unregister_interface(struct mlx5_interface *intf);
1115 int mlx5_core_query_vendor_id(struct mlx5_core_dev *mdev, u32 *vendor_id);
1116
1117 int mlx5_cmd_create_vport_lag(struct mlx5_core_dev *dev);
1118 int mlx5_cmd_destroy_vport_lag(struct mlx5_core_dev *dev);
1119 bool mlx5_lag_is_active(struct mlx5_core_dev *dev);
1120 struct net_device *mlx5_lag_get_roce_netdev(struct mlx5_core_dev *dev);
1121
1122 struct mlx5_profile {
1123         u64     mask;
1124         u8      log_max_qp;
1125         struct {
1126                 int     size;
1127                 int     limit;
1128         } mr_cache[MAX_MR_CACHE_ENTRIES];
1129 };
1130
1131 enum {
1132         MLX5_PCI_DEV_IS_VF              = 1 << 0,
1133 };
1134
1135 static inline int mlx5_core_is_pf(struct mlx5_core_dev *dev)
1136 {
1137         return !(dev->priv.pci_dev_data & MLX5_PCI_DEV_IS_VF);
1138 }
1139
1140 static inline int mlx5_get_gid_table_len(u16 param)
1141 {
1142         if (param > 4) {
1143                 pr_warn("gid table length is zero\n");
1144                 return 0;
1145         }
1146
1147         return 8 * (1 << param);
1148 }
1149
1150 static inline bool mlx5_rl_is_supported(struct mlx5_core_dev *dev)
1151 {
1152         return !!(dev->priv.rl_table.max_size);
1153 }
1154
1155 enum {
1156         MLX5_TRIGGERED_CMD_COMP = (u64)1 << 32,
1157 };
1158
1159 #endif /* MLX5_DRIVER_H */