include/linux/dmaengine.h

   1 /*
   2  * Copyright(c) 2004 - 2006 Intel Corporation. All rights reserved.
   3  *
   4  * This program is free software; you can redistribute it and/or modify it
   5  * under the terms of the GNU General Public License as published by the Free
   6  * Software Foundation; either version 2 of the License, or (at your option)
   7  * any later version.
   8  *
   9  * This program is distributed in the hope that it will be useful, but WITHOUT
  10  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  11  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  12  * more details.
  13  *
  14  * You should have received a copy of the GNU General Public License along with
  15  * this program; if not, write to the Free Software Foundation, Inc., 59
  16  * Temple Place - Suite 330, Boston, MA  02111-1307, USA.
  17  *
  18  * The full GNU General Public License is included in this distribution in the
  19  * file called COPYING.
  20  */
  21 #ifndef LINUX_DMAENGINE_H
  22 #define LINUX_DMAENGINE_H
  23
  24 #include <linux/device.h>
  25 #include <linux/err.h>
  26 #include <linux/uio.h>
  27 #include <linux/bug.h>
  28 #include <linux/scatterlist.h>
  29 #include <linux/bitmap.h>
  30 #include <linux/types.h>
  31 #include <asm/page.h>
  32
  33 /**
  34  * typedef dma_cookie_t - an opaque DMA cookie
  35  *
  36  * if dma_cookie_t is >0 it's a DMA request cookie, <0 it's an error code
  37  */
  38 typedef s32 dma_cookie_t;
  39 #define DMA_MIN_COOKIE  1
  40 #define DMA_MAX_COOKIE  INT_MAX
  41
  42 static inline int dma_submit_error(dma_cookie_t cookie)
  43 {
  44         return cookie < 0 ? cookie : 0;
  45 }
  46
  47 /**
  48  * enum dma_status - DMA transaction status
  49  * @DMA_COMPLETE: transaction completed
  50  * @DMA_IN_PROGRESS: transaction not yet processed
  51  * @DMA_PAUSED: transaction is paused
  52  * @DMA_ERROR: transaction failed
  53  */
  54 enum dma_status {
  55         DMA_COMPLETE,
  56         DMA_IN_PROGRESS,
  57         DMA_PAUSED,
  58         DMA_ERROR,
  59 };
  60
  61 /**
  62  * enum dma_transaction_type - DMA transaction types/indexes
  63  *
  64  * Note: The DMA_ASYNC_TX capability is not to be set by drivers.  It is
  65  * automatically set as dma devices are registered.
  66  */
  67 enum dma_transaction_type {
  68         DMA_MEMCPY,
  69         DMA_XOR,
  70         DMA_PQ,
  71         DMA_XOR_VAL,
  72         DMA_PQ_VAL,
  73         DMA_INTERRUPT,
  74         DMA_SG,
  75         DMA_PRIVATE,
  76         DMA_ASYNC_TX,
  77         DMA_SLAVE,
  78         DMA_CYCLIC,
  79         DMA_INTERLEAVE,
  80 /* last transaction type for creation of the capabilities mask */
  81         DMA_TX_TYPE_END,
  82 };
  83
  84 /**
  85  * enum dma_transfer_direction - dma transfer mode and direction indicator
  86  * @DMA_MEM_TO_MEM: Async/Memcpy mode
  87  * @DMA_MEM_TO_DEV: Slave mode & From Memory to Device
  88  * @DMA_DEV_TO_MEM: Slave mode & From Device to Memory
  89  * @DMA_DEV_TO_DEV: Slave mode & From Device to Device
  90  */
  91 enum dma_transfer_direction {
  92         DMA_MEM_TO_MEM,
  93         DMA_MEM_TO_DEV,
  94         DMA_DEV_TO_MEM,
  95         DMA_DEV_TO_DEV,
  96         DMA_TRANS_NONE,
  97 };
  98
  99 /**
 100  * Interleaved Transfer Request
 101  * ----------------------------
 102  * A chunk is collection of contiguous bytes to be transfered.
 103  * The gap(in bytes) between two chunks is called inter-chunk-gap(ICG).
 104  * ICGs may or maynot change between chunks.
 105  * A FRAME is the smallest series of contiguous {chunk,icg} pairs,
 106  *  that when repeated an integral number of times, specifies the transfer.
 107  * A transfer template is specification of a Frame, the number of times
 108  *  it is to be repeated and other per-transfer attributes.
 109  *
 110  * Practically, a client driver would have ready a template for each
 111  *  type of transfer it is going to need during its lifetime and
 112  *  set only 'src_start' and 'dst_start' before submitting the requests.
 113  *
 114  *
 115  *  |      Frame-1        |       Frame-2       | ~ |       Frame-'numf'  |
 116  *  |====....==.===...=...|====....==.===...=...| ~ |====....==.===...=...|
 117  *
 118  *    ==  Chunk size
 119  *    ... ICG
 120  */
 121
 122 /**
 123  * struct data_chunk - Element of scatter-gather list that makes a frame.
 124  * @size: Number of bytes to read from source.
 125  *        size_dst := fn(op, size_src), so doesn't mean much for destination.
 126  * @icg: Number of bytes to jump after last src/dst address of this
 127  *       chunk and before first src/dst address for next chunk.
 128  *       Ignored for dst(assumed 0), if dst_inc is true and dst_sgl is false.
 129  *       Ignored for src(assumed 0), if src_inc is true and src_sgl is false.
 130  */
 131 struct data_chunk {
 132         size_t size;
 133         size_t icg;
 134 };
 135
 136 /**
 137  * struct dma_interleaved_template - Template to convey DMAC the transfer pattern
 138  *       and attributes.
 139  * @src_start: Bus address of source for the first chunk.
 140  * @dst_start: Bus address of destination for the first chunk.
 141  * @dir: Specifies the type of Source and Destination.
 142  * @src_inc: If the source address increments after reading from it.
 143  * @dst_inc: If the destination address increments after writing to it.
 144  * @src_sgl: If the 'icg' of sgl[] applies to Source (scattered read).
 145  *              Otherwise, source is read contiguously (icg ignored).
 146  *              Ignored if src_inc is false.
 147  * @dst_sgl: If the 'icg' of sgl[] applies to Destination (scattered write).
 148  *              Otherwise, destination is filled contiguously (icg ignored).
 149  *              Ignored if dst_inc is false.
 150  * @numf: Number of frames in this template.
 151  * @frame_size: Number of chunks in a frame i.e, size of sgl[].
 152  * @sgl: Array of {chunk,icg} pairs that make up a frame.
 153  */
 154 struct dma_interleaved_template {
 155         dma_addr_t src_start;
 156         dma_addr_t dst_start;
 157         enum dma_transfer_direction dir;
 158         bool src_inc;
 159         bool dst_inc;
 160         bool src_sgl;
 161         bool dst_sgl;
 162         size_t numf;
 163         size_t frame_size;
 164         struct data_chunk sgl[0];
 165 };
 166
 167 /**
 168  * enum dma_ctrl_flags - DMA flags to augment operation preparation,
 169  *  control completion, and communicate status.
 170  * @DMA_PREP_INTERRUPT - trigger an interrupt (callback) upon completion of
 171  *  this transaction
 172  * @DMA_CTRL_ACK - if clear, the descriptor cannot be reused until the client
 173  *  acknowledges receipt, i.e. has has a chance to establish any dependency
 174  *  chains
 175  * @DMA_PREP_PQ_DISABLE_P - prevent generation of P while generating Q
 176  * @DMA_PREP_PQ_DISABLE_Q - prevent generation of Q while generating P
 177  * @DMA_PREP_CONTINUE - indicate to a driver that it is reusing buffers as
 178  *  sources that were the result of a previous operation, in the case of a PQ
 179  *  operation it continues the calculation with new sources
 180  * @DMA_PREP_FENCE - tell the driver that subsequent operations depend
 181  *  on the result of this operation
 182  */
 183 enum dma_ctrl_flags {
 184         DMA_PREP_INTERRUPT = (1 << 0),
 185         DMA_CTRL_ACK = (1 << 1),
 186         DMA_PREP_PQ_DISABLE_P = (1 << 2),
 187         DMA_PREP_PQ_DISABLE_Q = (1 << 3),
 188         DMA_PREP_CONTINUE = (1 << 4),
 189         DMA_PREP_FENCE = (1 << 5),
 190 };
 191
 192 /**
 193  * enum dma_ctrl_cmd - DMA operations that can optionally be exercised
 194  * on a running channel.
 195  * @DMA_TERMINATE_ALL: terminate all ongoing transfers
 196  * @DMA_PAUSE: pause ongoing transfers
 197  * @DMA_RESUME: resume paused transfer
 198  * @DMA_SLAVE_CONFIG: this command is only implemented by DMA controllers
 199  * that need to runtime reconfigure the slave channels (as opposed to passing
 200  * configuration data in statically from the platform). An additional
 201  * argument of struct dma_slave_config must be passed in with this
 202  * command.
 203  * @FSLDMA_EXTERNAL_START: this command will put the Freescale DMA controller
 204  * into external start mode.
 205  */
 206 enum dma_ctrl_cmd {
 207         DMA_TERMINATE_ALL,
 208         DMA_PAUSE,
 209         DMA_RESUME,
 210         DMA_SLAVE_CONFIG,
 211         FSLDMA_EXTERNAL_START,
 212 };
 213
 214 /**
 215  * enum sum_check_bits - bit position of pq_check_flags
 216  */
 217 enum sum_check_bits {
 218         SUM_CHECK_P = 0,
 219         SUM_CHECK_Q = 1,
 220 };
 221
 222 /**
 223  * enum pq_check_flags - result of async_{xor,pq}_zero_sum operations
 224  * @SUM_CHECK_P_RESULT - 1 if xor zero sum error, 0 otherwise
 225  * @SUM_CHECK_Q_RESULT - 1 if reed-solomon zero sum error, 0 otherwise
 226  */
 227 enum sum_check_flags {
 228         SUM_CHECK_P_RESULT = (1 << SUM_CHECK_P),
 229         SUM_CHECK_Q_RESULT = (1 << SUM_CHECK_Q),
 230 };
 231
 232
 233 /**
 234  * dma_cap_mask_t - capabilities bitmap modeled after cpumask_t.
 235  * See linux/cpumask.h
 236  */
 237 typedef struct { DECLARE_BITMAP(bits, DMA_TX_TYPE_END); } dma_cap_mask_t;
 238
 239 /**
 240  * struct dma_chan_percpu - the per-CPU part of struct dma_chan
 241  * @memcpy_count: transaction counter
 242  * @bytes_transferred: byte counter
 243  */
 244
 245 struct dma_chan_percpu {
 246         /* stats */
 247         unsigned long memcpy_count;
 248         unsigned long bytes_transferred;
 249 };
 250
 251 /**
 252  * struct dma_chan - devices supply DMA channels, clients use them
 253  * @device: ptr to the dma device who supplies this channel, always !%NULL
 254  * @cookie: last cookie value returned to client
 255  * @completed_cookie: last completed cookie for this channel
 256  * @chan_id: channel ID for sysfs
 257  * @dev: class device for sysfs
 258  * @device_node: used to add this to the device chan list
 259  * @local: per-cpu pointer to a struct dma_chan_percpu
 260  * @client_count: how many clients are using this channel
 261  * @table_count: number of appearances in the mem-to-mem allocation table
 262  * @private: private data for certain client-channel associations
 263  */
 264 struct dma_chan {
 265         struct dma_device *device;
 266         dma_cookie_t cookie;
 267         dma_cookie_t completed_cookie;
 268
 269         /* sysfs */
 270         int chan_id;
 271         struct dma_chan_dev *dev;
 272
 273         struct list_head device_node;
 274         struct dma_chan_percpu __percpu *local;
 275         int client_count;
 276         int table_count;
 277         void *private;
 278 };
 279
 280 /**
 281  * struct dma_chan_dev - relate sysfs device node to backing channel device
 282  * @chan: driver channel device
 283  * @device: sysfs device
 284  * @dev_id: parent dma_device dev_id
 285  * @idr_ref: reference count to gate release of dma_device dev_id
 286  */
 287 struct dma_chan_dev {
 288         struct dma_chan *chan;
 289         struct device device;
 290         int dev_id;
 291         atomic_t *idr_ref;
 292 };
 293
 294 /**
 295  * enum dma_slave_buswidth - defines bus with of the DMA slave
 296  * device, source or target buses
 297  */
 298 enum dma_slave_buswidth {
 299         DMA_SLAVE_BUSWIDTH_UNDEFINED = 0,
 300         DMA_SLAVE_BUSWIDTH_1_BYTE = 1,
 301         DMA_SLAVE_BUSWIDTH_2_BYTES = 2,
 302         DMA_SLAVE_BUSWIDTH_4_BYTES = 4,
 303         DMA_SLAVE_BUSWIDTH_8_BYTES = 8,
 304 };
 305
 306 /**
 307  * struct dma_slave_config - dma slave channel runtime config
 308  * @direction: whether the data shall go in or out on this slave
 309  * channel, right now. DMA_MEM_TO_DEV and DMA_DEV_TO_MEM are
 310  * legal values.
 311  * @src_addr: this is the physical address where DMA slave data
 312  * should be read (RX), if the source is memory this argument is
 313  * ignored.
 314  * @dst_addr: this is the physical address where DMA slave data
 315  * should be written (TX), if the source is memory this argument
 316  * is ignored.
 317  * @src_addr_width: this is the width in bytes of the source (RX)
 318  * register where DMA data shall be read. If the source
 319  * is memory this may be ignored depending on architecture.
 320  * Legal values: 1, 2, 4, 8.
 321  * @dst_addr_width: same as src_addr_width but for destination
 322  * target (TX) mutatis mutandis.
 323  * @src_maxburst: the maximum number of words (note: words, as in
 324  * units of the src_addr_width member, not bytes) that can be sent
 325  * in one burst to the device. Typically something like half the
 326  * FIFO depth on I/O peripherals so you don't overflow it. This
 327  * may or may not be applicable on memory sources.
 328  * @dst_maxburst: same as src_maxburst but for destination target
 329  * mutatis mutandis.
 330  * @device_fc: Flow Controller Settings. Only valid for slave channels. Fill
 331  * with 'true' if peripheral should be flow controller. Direction will be
 332  * selected at Runtime.
 333  * @slave_id: Slave requester id. Only valid for slave channels. The dma
 334  * slave peripheral will have unique id as dma requester which need to be
 335  * pass as slave config.
 336  *
 337  * This struct is passed in as configuration data to a DMA engine
 338  * in order to set up a certain channel for DMA transport at runtime.
 339  * The DMA device/engine has to provide support for an additional
 340  * command in the channel config interface, DMA_SLAVE_CONFIG
 341  * and this struct will then be passed in as an argument to the
 342  * DMA engine device_control() function.
 343  *
 344  * The rationale for adding configuration information to this struct
 345  * is as follows: if it is likely that most DMA slave controllers in
 346  * the world will support the configuration option, then make it
 347  * generic. If not: if it is fixed so that it be sent in static from
 348  * the platform data, then prefer to do that. Else, if it is neither
 349  * fixed at runtime, nor generic enough (such as bus mastership on
 350  * some CPU family and whatnot) then create a custom slave config
 351  * struct and pass that, then make this config a member of that
 352  * struct, if applicable.
 353  */
 354 struct dma_slave_config {
 355         enum dma_transfer_direction direction;
 356         dma_addr_t src_addr;
 357         dma_addr_t dst_addr;
 358         enum dma_slave_buswidth src_addr_width;
 359         enum dma_slave_buswidth dst_addr_width;
 360         u32 src_maxburst;
 361         u32 dst_maxburst;
 362         bool device_fc;
 363         unsigned int slave_id;
 364 };
 365
 366 /**
 367  * enum dma_residue_granularity - Granularity of the reported transfer residue
 368  * @DMA_RESIDUE_GRANULARITY_DESCRIPTOR: Residue reporting is not support. The
 369  *  DMA channel is only able to tell whether a descriptor has been completed or
 370  *  not, which means residue reporting is not supported by this channel. The
 371  *  residue field of the dma_tx_state field will always be 0.
 372  * @DMA_RESIDUE_GRANULARITY_SEGMENT: Residue is updated after each successfully
 373  *  completed segment of the transfer (For cyclic transfers this is after each
 374  *  period). This is typically implemented by having the hardware generate an
 375  *  interrupt after each transferred segment and then the drivers updates the
 376  *  outstanding residue by the size of the segment. Another possibility is if
 377  *  the hardware supports scatter-gather and the segment descriptor has a field
 378  *  which gets set after the segment has been completed. The driver then counts
 379  *  the number of segments without the flag set to compute the residue.
 380  * @DMA_RESIDUE_GRANULARITY_BURST: Residue is updated after each transferred
 381  *  burst. This is typically only supported if the hardware has a progress
 382  *  register of some sort (E.g. a register with the current read/write address
 383  *  or a register with the amount of bursts/beats/bytes that have been
 384  *  transferred or still need to be transferred).
 385  */
 386 enum dma_residue_granularity {
 387         DMA_RESIDUE_GRANULARITY_DESCRIPTOR = 0,
 388         DMA_RESIDUE_GRANULARITY_SEGMENT = 1,
 389         DMA_RESIDUE_GRANULARITY_BURST = 2,
 390 };
 391
 392 /* struct dma_slave_caps - expose capabilities of a slave channel only
 393  *
 394  * @src_addr_widths: bit mask of src addr widths the channel supports
 395  * @dstn_addr_widths: bit mask of dstn addr widths the channel supports
 396  * @directions: bit mask of slave direction the channel supported
 397  *      since the enum dma_transfer_direction is not defined as bits for each
 398  *      type of direction, the dma controller should fill (1 << <TYPE>) and same
 399  *      should be checked by controller as well
 400  * @cmd_pause: true, if pause and thereby resume is supported
 401  * @cmd_terminate: true, if terminate cmd is supported
 402  * @residue_granularity: granularity of the reported transfer residue
 403  */
 404 struct dma_slave_caps {
 405         u32 src_addr_widths;
 406         u32 dstn_addr_widths;
 407         u32 directions;
 408         bool cmd_pause;
 409         bool cmd_terminate;
 410         enum dma_residue_granularity residue_granularity;
 411 };
 412
 413 static inline const char *dma_chan_name(struct dma_chan *chan)
 414 {
 415         return dev_name(&chan->dev->device);
 416 }
 417
 418 void dma_chan_cleanup(struct kref *kref);
 419
 420 /**
 421  * typedef dma_filter_fn - callback filter for dma_request_channel
 422  * @chan: channel to be reviewed
 423  * @filter_param: opaque parameter passed through dma_request_channel
 424  *
 425  * When this optional parameter is specified in a call to dma_request_channel a
 426  * suitable channel is passed to this routine for further dispositioning before
 427  * being returned.  Where 'suitable' indicates a non-busy channel that
 428  * satisfies the given capability mask.  It returns 'true' to indicate that the
 429  * channel is suitable.
 430  */
 431 typedef bool (*dma_filter_fn)(struct dma_chan *chan, void *filter_param);
 432
 433 typedef void (*dma_async_tx_callback)(void *dma_async_param);
 434
 435 struct dmaengine_unmap_data {
 436         u8 to_cnt;
 437         u8 from_cnt;
 438         u8 bidi_cnt;
 439         struct device *dev;
 440         struct kref kref;
 441         size_t len;
 442         dma_addr_t addr[0];
 443 };
 444
 445 /**
 446  * struct dma_async_tx_descriptor - async transaction descriptor
 447  * ---dma generic offload fields---
 448  * @cookie: tracking cookie for this transaction, set to -EBUSY if
 449  *      this tx is sitting on a dependency list
 450  * @flags: flags to augment operation preparation, control completion, and
 451  *      communicate status
 452  * @phys: physical address of the descriptor
 453  * @chan: target channel for this operation
 454  * @tx_submit: set the prepared descriptor(s) to be executed by the engine
 455  * @callback: routine to call after this operation is complete
 456  * @callback_param: general parameter to pass to the callback routine
 457  * ---async_tx api specific fields---
 458  * @next: at completion submit this descriptor
 459  * @parent: pointer to the next level up in the dependency chain
 460  * @lock: protect the parent and next pointers
 461  */
 462 struct dma_async_tx_descriptor {
 463         dma_cookie_t cookie;
 464         enum dma_ctrl_flags flags; /* not a 'long' to pack with cookie */
 465         dma_addr_t phys;
 466         struct dma_chan *chan;
 467         dma_cookie_t (*tx_submit)(struct dma_async_tx_descriptor *tx);
 468         dma_async_tx_callback callback;
 469         void *callback_param;
 470         struct dmaengine_unmap_data *unmap;
 471 #ifdef CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH
 472         struct dma_async_tx_descriptor *next;
 473         struct dma_async_tx_descriptor *parent;
 474         spinlock_t lock;
 475 #endif
 476 };
 477
 478 #ifdef CONFIG_DMA_ENGINE
 479 static inline void dma_set_unmap(struct dma_async_tx_descriptor *tx,
 480                                  struct dmaengine_unmap_data *unmap)
 481 {
 482         kref_get(&unmap->kref);
 483         tx->unmap = unmap;
 484 }
 485
 486 struct dmaengine_unmap_data *
 487 dmaengine_get_unmap_data(struct device *dev, int nr, gfp_t flags);
 488 void dmaengine_unmap_put(struct dmaengine_unmap_data *unmap);
 489 #else
 490 static inline void dma_set_unmap(struct dma_async_tx_descriptor *tx,
 491                                  struct dmaengine_unmap_data *unmap)
 492 {
 493 }
 494 static inline struct dmaengine_unmap_data *
 495 dmaengine_get_unmap_data(struct device *dev, int nr, gfp_t flags)
 496 {
 497         return NULL;
 498 }
 499 static inline void dmaengine_unmap_put(struct dmaengine_unmap_data *unmap)
 500 {
 501 }
 502 #endif
 503
 504 static inline void dma_descriptor_unmap(struct dma_async_tx_descriptor *tx)
 505 {
 506         if (tx->unmap) {
 507                 dmaengine_unmap_put(tx->unmap);
 508                 tx->unmap = NULL;
 509         }
 510 }
 511
 512 #ifndef CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH
 513 static inline void txd_lock(struct dma_async_tx_descriptor *txd)
 514 {
 515 }
 516 static inline void txd_unlock(struct dma_async_tx_descriptor *txd)
 517 {
 518 }
 519 static inline void txd_chain(struct dma_async_tx_descriptor *txd, struct dma_async_tx_descriptor *next)
 520 {
 521         BUG();
 522 }
 523 static inline void txd_clear_parent(struct dma_async_tx_descriptor *txd)
 524 {
 525 }
 526 static inline void txd_clear_next(struct dma_async_tx_descriptor *txd)
 527 {
 528 }
 529 static inline struct dma_async_tx_descriptor *txd_next(struct dma_async_tx_descriptor *txd)
 530 {
 531         return NULL;
 532 }
 533 static inline struct dma_async_tx_descriptor *txd_parent(struct dma_async_tx_descriptor *txd)
 534 {
 535         return NULL;
 536 }
 537
 538 #else
 539 static inline void txd_lock(struct dma_async_tx_descriptor *txd)
 540 {
 541         spin_lock_bh(&txd->lock);
 542 }
 543 static inline void txd_unlock(struct dma_async_tx_descriptor *txd)
 544 {
 545         spin_unlock_bh(&txd->lock);
 546 }
 547 static inline void txd_chain(struct dma_async_tx_descriptor *txd, struct dma_async_tx_descriptor *next)
 548 {
 549         txd->next = next;
 550         next->parent = txd;
 551 }
 552 static inline void txd_clear_parent(struct dma_async_tx_descriptor *txd)
 553 {
 554         txd->parent = NULL;
 555 }
 556 static inline void txd_clear_next(struct dma_async_tx_descriptor *txd)
 557 {
 558         txd->next = NULL;
 559 }
 560 static inline struct dma_async_tx_descriptor *txd_parent(struct dma_async_tx_descriptor *txd)
 561 {
 562         return txd->parent;
 563 }
 564 static inline struct dma_async_tx_descriptor *txd_next(struct dma_async_tx_descriptor *txd)
 565 {
 566         return txd->next;
 567 }
 568 #endif
 569
 570 /**
 571  * struct dma_tx_state - filled in to report the status of
 572  * a transfer.
 573  * @last: last completed DMA cookie
 574  * @used: last issued DMA cookie (i.e. the one in progress)
 575  * @residue: the remaining number of bytes left to transmit
 576  *      on the selected transfer for states DMA_IN_PROGRESS and
 577  *      DMA_PAUSED if this is implemented in the driver, else 0
 578  */
 579 struct dma_tx_state {
 580         dma_cookie_t last;
 581         dma_cookie_t used;
 582         u32 residue;
 583 };
 584
 585 /**
 586  * struct dma_device - info on the entity supplying DMA services
 587  * @chancnt: how many DMA channels are supported
 588  * @privatecnt: how many DMA channels are requested by dma_request_channel
 589  * @channels: the list of struct dma_chan
 590  * @global_node: list_head for global dma_device_list
 591  * @cap_mask: one or more dma_capability flags
 592  * @max_xor: maximum number of xor sources, 0 if no capability
 593  * @max_pq: maximum number of PQ sources and PQ-continue capability
 594  * @copy_align: alignment shift for memcpy operations
 595  * @xor_align: alignment shift for xor operations
 596  * @pq_align: alignment shift for pq operations
 597  * @fill_align: alignment shift for memset operations
 598  * @dev_id: unique device ID
 599  * @dev: struct device reference for dma mapping api
 600  * @device_alloc_chan_resources: allocate resources and return the
 601  *      number of allocated descriptors
 602  * @device_free_chan_resources: release DMA channel's resources
 603  * @device_prep_dma_memcpy: prepares a memcpy operation
 604  * @device_prep_dma_xor: prepares a xor operation
 605  * @device_prep_dma_xor_val: prepares a xor validation operation
 606  * @device_prep_dma_pq: prepares a pq operation
 607  * @device_prep_dma_pq_val: prepares a pqzero_sum operation
 608  * @device_prep_dma_interrupt: prepares an end of chain interrupt operation
 609  * @device_prep_slave_sg: prepares a slave dma operation
 610  * @device_prep_dma_cyclic: prepare a cyclic dma operation suitable for audio.
 611  *      The function takes a buffer of size buf_len. The callback function will
 612  *      be called after period_len bytes have been transferred.
 613  * @device_prep_interleaved_dma: Transfer expression in a generic way.
 614  * @device_control: manipulate all pending operations on a channel, returns
 615  *      zero or error code
 616  * @device_tx_status: poll for transaction completion, the optional
 617  *      txstate parameter can be supplied with a pointer to get a
 618  *      struct with auxiliary transfer status information, otherwise the call
 619  *      will just return a simple status code
 620  * @device_issue_pending: push pending transactions to hardware
 621  * @device_slave_caps: return the slave channel capabilities
 622  */
 623 struct dma_device {
 624
 625         unsigned int chancnt;
 626         unsigned int privatecnt;
 627         struct list_head channels;
 628         struct list_head global_node;
 629         dma_cap_mask_t  cap_mask;
 630         unsigned short max_xor;
 631         unsigned short max_pq;
 632         u8 copy_align;
 633         u8 xor_align;
 634         u8 pq_align;
 635         u8 fill_align;
 636         #define DMA_HAS_PQ_CONTINUE (1 << 15)
 637
 638         int dev_id;
 639         struct device *dev;
 640
 641         int (*device_alloc_chan_resources)(struct dma_chan *chan);
 642         void (*device_free_chan_resources)(struct dma_chan *chan);
 643
 644         struct dma_async_tx_descriptor *(*device_prep_dma_memcpy)(
 645                 struct dma_chan *chan, dma_addr_t dest, dma_addr_t src,
 646                 size_t len, unsigned long flags);
 647         struct dma_async_tx_descriptor *(*device_prep_dma_xor)(
 648                 struct dma_chan *chan, dma_addr_t dest, dma_addr_t *src,
 649                 unsigned int src_cnt, size_t len, unsigned long flags);
 650         struct dma_async_tx_descriptor *(*device_prep_dma_xor_val)(
 651                 struct dma_chan *chan, dma_addr_t *src, unsigned int src_cnt,
 652                 size_t len, enum sum_check_flags *result, unsigned long flags);
 653         struct dma_async_tx_descriptor *(*device_prep_dma_pq)(
 654                 struct dma_chan *chan, dma_addr_t *dst, dma_addr_t *src,
 655                 unsigned int src_cnt, const unsigned char *scf,
 656                 size_t len, unsigned long flags);
 657         struct dma_async_tx_descriptor *(*device_prep_dma_pq_val)(
 658                 struct dma_chan *chan, dma_addr_t *pq, dma_addr_t *src,
 659                 unsigned int src_cnt, const unsigned char *scf, size_t len,
 660                 enum sum_check_flags *pqres, unsigned long flags);
 661         struct dma_async_tx_descriptor *(*device_prep_dma_interrupt)(
 662                 struct dma_chan *chan, unsigned long flags);
 663         struct dma_async_tx_descriptor *(*device_prep_dma_sg)(
 664                 struct dma_chan *chan,
 665                 struct scatterlist *dst_sg, unsigned int dst_nents,
 666                 struct scatterlist *src_sg, unsigned int src_nents,
 667                 unsigned long flags);
 668
 669         struct dma_async_tx_descriptor *(*device_prep_slave_sg)(
 670                 struct dma_chan *chan, struct scatterlist *sgl,
 671                 unsigned int sg_len, enum dma_transfer_direction direction,
 672                 unsigned long flags, void *context);
 673         struct dma_async_tx_descriptor *(*device_prep_dma_cyclic)(
 674                 struct dma_chan *chan, dma_addr_t buf_addr, size_t buf_len,
 675                 size_t period_len, enum dma_transfer_direction direction,
 676                 unsigned long flags, void *context);
 677         struct dma_async_tx_descriptor *(*device_prep_interleaved_dma)(
 678                 struct dma_chan *chan, struct dma_interleaved_template *xt,
 679                 unsigned long flags);
 680         int (*device_control)(struct dma_chan *chan, enum dma_ctrl_cmd cmd,
 681                 unsigned long arg);
 682
 683         enum dma_status (*device_tx_status)(struct dma_chan *chan,
 684                                             dma_cookie_t cookie,
 685                                             struct dma_tx_state *txstate);
 686         void (*device_issue_pending)(struct dma_chan *chan);
 687         int (*device_slave_caps)(struct dma_chan *chan, struct dma_slave_caps *caps);
 688 };
 689
 690 static inline int dmaengine_device_control(struct dma_chan *chan,
 691                                            enum dma_ctrl_cmd cmd,
 692                                            unsigned long arg)
 693 {
 694         if (chan->device->device_control)
 695                 return chan->device->device_control(chan, cmd, arg);
 696
 697         return -ENOSYS;
 698 }
 699
 700 static inline int dmaengine_slave_config(struct dma_chan *chan,
 701                                           struct dma_slave_config *config)
 702 {
 703         return dmaengine_device_control(chan, DMA_SLAVE_CONFIG,
 704                         (unsigned long)config);
 705 }
 706
 707 static inline bool is_slave_direction(enum dma_transfer_direction direction)
 708 {
 709         return (direction == DMA_MEM_TO_DEV) || (direction == DMA_DEV_TO_MEM);
 710 }
 711
 712 static inline struct dma_async_tx_descriptor *dmaengine_prep_slave_single(
 713         struct dma_chan *chan, dma_addr_t buf, size_t len,
 714         enum dma_transfer_direction dir, unsigned long flags)
 715 {
 716         struct scatterlist sg;
 717         sg_init_table(&sg, 1);
 718         sg_dma_address(&sg) = buf;
 719         sg_dma_len(&sg) = len;
 720
 721         return chan->device->device_prep_slave_sg(chan, &sg, 1,
 722                                                   dir, flags, NULL);
 723 }
 724
 725 static inline struct dma_async_tx_descriptor *dmaengine_prep_slave_sg(
 726         struct dma_chan *chan, struct scatterlist *sgl, unsigned int sg_len,
 727         enum dma_transfer_direction dir, unsigned long flags)
 728 {
 729         return chan->device->device_prep_slave_sg(chan, sgl, sg_len,
 730                                                   dir, flags, NULL);
 731 }
 732
 733 #ifdef CONFIG_RAPIDIO_DMA_ENGINE
 734 struct rio_dma_ext;
 735 static inline struct dma_async_tx_descriptor *dmaengine_prep_rio_sg(
 736         struct dma_chan *chan, struct scatterlist *sgl, unsigned int sg_len,
 737         enum dma_transfer_direction dir, unsigned long flags,
 738         struct rio_dma_ext *rio_ext)
 739 {
 740         return chan->device->device_prep_slave_sg(chan, sgl, sg_len,
 741                                                   dir, flags, rio_ext);
 742 }
 743 #endif
 744
 745 static inline struct dma_async_tx_descriptor *dmaengine_prep_dma_cyclic(
 746                 struct dma_chan *chan, dma_addr_t buf_addr, size_t buf_len,
 747                 size_t period_len, enum dma_transfer_direction dir,
 748                 unsigned long flags)
 749 {
 750         return chan->device->device_prep_dma_cyclic(chan, buf_addr, buf_len,
 751                                                 period_len, dir, flags, NULL);
 752 }
 753
 754 static inline struct dma_async_tx_descriptor *dmaengine_prep_interleaved_dma(
 755                 struct dma_chan *chan, struct dma_interleaved_template *xt,
 756                 unsigned long flags)
 757 {
 758         return chan->device->device_prep_interleaved_dma(chan, xt, flags);
 759 }
 760
 761 static inline int dma_get_slave_caps(struct dma_chan *chan, struct dma_slave_caps *caps)
 762 {
 763         if (!chan || !caps)
 764                 return -EINVAL;
 765
 766         /* check if the channel supports slave transactions */
 767         if (!test_bit(DMA_SLAVE, chan->device->cap_mask.bits))
 768                 return -ENXIO;
 769
 770         if (chan->device->device_slave_caps)
 771                 return chan->device->device_slave_caps(chan, caps);
 772
 773         return -ENXIO;
 774 }
 775
 776 static inline int dmaengine_terminate_all(struct dma_chan *chan)
 777 {
 778         return dmaengine_device_control(chan, DMA_TERMINATE_ALL, 0);
 779 }
 780
 781 static inline int dmaengine_pause(struct dma_chan *chan)
 782 {
 783         return dmaengine_device_control(chan, DMA_PAUSE, 0);
 784 }
 785
 786 static inline int dmaengine_resume(struct dma_chan *chan)
 787 {
 788         return dmaengine_device_control(chan, DMA_RESUME, 0);
 789 }
 790
 791 static inline enum dma_status dmaengine_tx_status(struct dma_chan *chan,
 792         dma_cookie_t cookie, struct dma_tx_state *state)
 793 {
 794         return chan->device->device_tx_status(chan, cookie, state);
 795 }
 796
 797 static inline dma_cookie_t dmaengine_submit(struct dma_async_tx_descriptor *desc)
 798 {
 799         return desc->tx_submit(desc);
 800 }
 801
 802 static inline bool dmaengine_check_align(u8 align, size_t off1, size_t off2, size_t len)
 803 {
 804         size_t mask;
 805
 806         if (!align)
 807                 return true;
 808         mask = (1 << align) - 1;
 809         if (mask & (off1 | off2 | len))
 810                 return false;
 811         return true;
 812 }
 813
 814 static inline bool is_dma_copy_aligned(struct dma_device *dev, size_t off1,
 815                                        size_t off2, size_t len)
 816 {
 817         return dmaengine_check_align(dev->copy_align, off1, off2, len);
 818 }
 819
 820 static inline bool is_dma_xor_aligned(struct dma_device *dev, size_t off1,
 821                                       size_t off2, size_t len)
 822 {
 823         return dmaengine_check_align(dev->xor_align, off1, off2, len);
 824 }
 825
 826 static inline bool is_dma_pq_aligned(struct dma_device *dev, size_t off1,
 827                                      size_t off2, size_t len)
 828 {
 829         return dmaengine_check_align(dev->pq_align, off1, off2, len);
 830 }
 831
 832 static inline bool is_dma_fill_aligned(struct dma_device *dev, size_t off1,
 833                                        size_t off2, size_t len)
 834 {
 835         return dmaengine_check_align(dev->fill_align, off1, off2, len);
 836 }
 837
 838 static inline void
 839 dma_set_maxpq(struct dma_device *dma, int maxpq, int has_pq_continue)
 840 {
 841         dma->max_pq = maxpq;
 842         if (has_pq_continue)
 843                 dma->max_pq |= DMA_HAS_PQ_CONTINUE;
 844 }
 845
 846 static inline bool dmaf_continue(enum dma_ctrl_flags flags)
 847 {
 848         return (flags & DMA_PREP_CONTINUE) == DMA_PREP_CONTINUE;
 849 }
 850
 851 static inline bool dmaf_p_disabled_continue(enum dma_ctrl_flags flags)
 852 {
 853         enum dma_ctrl_flags mask = DMA_PREP_CONTINUE | DMA_PREP_PQ_DISABLE_P;
 854
 855         return (flags & mask) == mask;
 856 }
 857
 858 static inline bool dma_dev_has_pq_continue(struct dma_device *dma)
 859 {
 860         return (dma->max_pq & DMA_HAS_PQ_CONTINUE) == DMA_HAS_PQ_CONTINUE;
 861 }
 862
 863 static inline unsigned short dma_dev_to_maxpq(struct dma_device *dma)
 864 {
 865         return dma->max_pq & ~DMA_HAS_PQ_CONTINUE;
 866 }
 867
 868 /* dma_maxpq - reduce maxpq in the face of continued operations
 869  * @dma - dma device with PQ capability
 870  * @flags - to check if DMA_PREP_CONTINUE and DMA_PREP_PQ_DISABLE_P are set
 871  *
 872  * When an engine does not support native continuation we need 3 extra
 873  * source slots to reuse P and Q with the following coefficients:
 874  * 1/ {00} * P : remove P from Q', but use it as a source for P'
 875  * 2/ {01} * Q : use Q to continue Q' calculation
 876  * 3/ {00} * Q : subtract Q from P' to cancel (2)
 877  *
 878  * In the case where P is disabled we only need 1 extra source:
 879  * 1/ {01} * Q : use Q to continue Q' calculation
 880  */
 881 static inline int dma_maxpq(struct dma_device *dma, enum dma_ctrl_flags flags)
 882 {
 883         if (dma_dev_has_pq_continue(dma) || !dmaf_continue(flags))
 884                 return dma_dev_to_maxpq(dma);
 885         else if (dmaf_p_disabled_continue(flags))
 886                 return dma_dev_to_maxpq(dma) - 1;
 887         else if (dmaf_continue(flags))
 888                 return dma_dev_to_maxpq(dma) - 3;
 889         BUG();
 890 }
 891
 892 /* --- public DMA engine API --- */
 893
 894 #ifdef CONFIG_DMA_ENGINE
 895 void dmaengine_get(void);
 896 void dmaengine_put(void);
 897 #else
 898 static inline void dmaengine_get(void)
 899 {
 900 }
 901 static inline void dmaengine_put(void)
 902 {
 903 }
 904 #endif
 905
 906 #ifdef CONFIG_NET_DMA
 907 #define net_dmaengine_get()     dmaengine_get()
 908 #define net_dmaengine_put()     dmaengine_put()
 909 #else
 910 static inline void net_dmaengine_get(void)
 911 {
 912 }
 913 static inline void net_dmaengine_put(void)
 914 {
 915 }
 916 #endif
 917
 918 #ifdef CONFIG_ASYNC_TX_DMA
 919 #define async_dmaengine_get()   dmaengine_get()
 920 #define async_dmaengine_put()   dmaengine_put()
 921 #ifndef CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH
 922 #define async_dma_find_channel(type) dma_find_channel(DMA_ASYNC_TX)
 923 #else
 924 #define async_dma_find_channel(type) dma_find_channel(type)
 925 #endif /* CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH */
 926 #else
 927 static inline void async_dmaengine_get(void)
 928 {
 929 }
 930 static inline void async_dmaengine_put(void)
 931 {
 932 }
 933 static inline struct dma_chan *
 934 async_dma_find_channel(enum dma_transaction_type type)
 935 {
 936         return NULL;
 937 }
 938 #endif /* CONFIG_ASYNC_TX_DMA */
 939
 940 dma_cookie_t dma_async_memcpy_buf_to_buf(struct dma_chan *chan,
 941         void *dest, void *src, size_t len);
 942 dma_cookie_t dma_async_memcpy_buf_to_pg(struct dma_chan *chan,
 943         struct page *page, unsigned int offset, void *kdata, size_t len);
 944 dma_cookie_t dma_async_memcpy_pg_to_pg(struct dma_chan *chan,
 945         struct page *dest_pg, unsigned int dest_off, struct page *src_pg,
 946         unsigned int src_off, size_t len);
 947 void dma_async_tx_descriptor_init(struct dma_async_tx_descriptor *tx,
 948         struct dma_chan *chan);
 949
 950 static inline void async_tx_ack(struct dma_async_tx_descriptor *tx)
 951 {
 952         tx->flags |= DMA_CTRL_ACK;
 953 }
 954
 955 static inline void async_tx_clear_ack(struct dma_async_tx_descriptor *tx)
 956 {
 957         tx->flags &= ~DMA_CTRL_ACK;
 958 }
 959
 960 static inline bool async_tx_test_ack(struct dma_async_tx_descriptor *tx)
 961 {
 962         return (tx->flags & DMA_CTRL_ACK) == DMA_CTRL_ACK;
 963 }
 964
 965 #define dma_cap_set(tx, mask) __dma_cap_set((tx), &(mask))
 966 static inline void
 967 __dma_cap_set(enum dma_transaction_type tx_type, dma_cap_mask_t *dstp)
 968 {
 969         set_bit(tx_type, dstp->bits);
 970 }
 971
 972 #define dma_cap_clear(tx, mask) __dma_cap_clear((tx), &(mask))
 973 static inline void
 974 __dma_cap_clear(enum dma_transaction_type tx_type, dma_cap_mask_t *dstp)
 975 {
 976         clear_bit(tx_type, dstp->bits);
 977 }
 978
 979 #define dma_cap_zero(mask) __dma_cap_zero(&(mask))
 980 static inline void __dma_cap_zero(dma_cap_mask_t *dstp)
 981 {
 982         bitmap_zero(dstp->bits, DMA_TX_TYPE_END);
 983 }
 984
 985 #define dma_has_cap(tx, mask) __dma_has_cap((tx), &(mask))
 986 static inline int
 987 __dma_has_cap(enum dma_transaction_type tx_type, dma_cap_mask_t *srcp)
 988 {
 989         return test_bit(tx_type, srcp->bits);
 990 }
 991
 992 #define for_each_dma_cap_mask(cap, mask) \
 993         for_each_set_bit(cap, mask.bits, DMA_TX_TYPE_END)
 994
 995 /**
 996  * dma_async_issue_pending - flush pending transactions to HW
 997  * @chan: target DMA channel
 998  *
 999  * This allows drivers to push copies to HW in batches,
1000  * reducing MMIO writes where possible.
1001  */
1002 static inline void dma_async_issue_pending(struct dma_chan *chan)
1003 {
1004         chan->device->device_issue_pending(chan);
1005 }
1006
1007 /**
1008  * dma_async_is_tx_complete - poll for transaction completion
1009  * @chan: DMA channel
1010  * @cookie: transaction identifier to check status of
1011  * @last: returns last completed cookie, can be NULL
1012  * @used: returns last issued cookie, can be NULL
1013  *
1014  * If @last and @used are passed in, upon return they reflect the driver
1015  * internal state and can be used with dma_async_is_complete() to check
1016  * the status of multiple cookies without re-checking hardware state.
1017  */
1018 static inline enum dma_status dma_async_is_tx_complete(struct dma_chan *chan,
1019         dma_cookie_t cookie, dma_cookie_t *last, dma_cookie_t *used)
1020 {
1021         struct dma_tx_state state;
1022         enum dma_status status;
1023
1024         status = chan->device->device_tx_status(chan, cookie, &state);
1025         if (last)
1026                 *last = state.last;
1027         if (used)
1028                 *used = state.used;
1029         return status;
1030 }
1031
1032 /**
1033  * dma_async_is_complete - test a cookie against chan state
1034  * @cookie: transaction identifier to test status of
1035  * @last_complete: last know completed transaction
1036  * @last_used: last cookie value handed out
1037  *
1038  * dma_async_is_complete() is used in dma_async_is_tx_complete()
1039  * the test logic is separated for lightweight testing of multiple cookies
1040  */
1041 static inline enum dma_status dma_async_is_complete(dma_cookie_t cookie,
1042                         dma_cookie_t last_complete, dma_cookie_t last_used)
1043 {
1044         if (last_complete <= last_used) {
1045                 if ((cookie <= last_complete) || (cookie > last_used))
1046                         return DMA_COMPLETE;
1047         } else {
1048                 if ((cookie <= last_complete) && (cookie > last_used))
1049                         return DMA_COMPLETE;
1050         }
1051         return DMA_IN_PROGRESS;
1052 }
1053
1054 static inline void
1055 dma_set_tx_state(struct dma_tx_state *st, dma_cookie_t last, dma_cookie_t used, u32 residue)
1056 {
1057         if (st) {
1058                 st->last = last;
1059                 st->used = used;
1060                 st->residue = residue;
1061         }
1062 }
1063
1064 #ifdef CONFIG_DMA_ENGINE
1065 struct dma_chan *dma_find_channel(enum dma_transaction_type tx_type);
1066 enum dma_status dma_sync_wait(struct dma_chan *chan, dma_cookie_t cookie);
1067 enum dma_status dma_wait_for_async_tx(struct dma_async_tx_descriptor *tx);
1068 void dma_issue_pending_all(void);
1069 struct dma_chan *__dma_request_channel(const dma_cap_mask_t *mask,
1070                                         dma_filter_fn fn, void *fn_param);
1071 struct dma_chan *dma_request_slave_channel_reason(struct device *dev,
1072                                                   const char *name);
1073 struct dma_chan *dma_request_slave_channel(struct device *dev, const char *name);
1074 void dma_release_channel(struct dma_chan *chan);
1075 #else
1076 static inline struct dma_chan *dma_find_channel(enum dma_transaction_type tx_type)
1077 {
1078         return NULL;
1079 }
1080 static inline enum dma_status dma_sync_wait(struct dma_chan *chan, dma_cookie_t cookie)
1081 {
1082         return DMA_COMPLETE;
1083 }
1084 static inline enum dma_status dma_wait_for_async_tx(struct dma_async_tx_descriptor *tx)
1085 {
1086         return DMA_COMPLETE;
1087 }
1088 static inline void dma_issue_pending_all(void)
1089 {
1090 }
1091 static inline struct dma_chan *__dma_request_channel(const dma_cap_mask_t *mask,
1092                                               dma_filter_fn fn, void *fn_param)
1093 {
1094         return NULL;
1095 }
1096 static inline struct dma_chan *dma_request_slave_channel_reason(
1097                                         struct device *dev, const char *name)
1098 {
1099         return ERR_PTR(-ENODEV);
1100 }
1101 static inline struct dma_chan *dma_request_slave_channel(struct device *dev,
1102                                                          const char *name)
1103 {
1104         return NULL;
1105 }
1106 static inline void dma_release_channel(struct dma_chan *chan)
1107 {
1108 }
1109 #endif
1110
1111 /* --- DMA device --- */
1112
1113 int dma_async_device_register(struct dma_device *device);
1114 void dma_async_device_unregister(struct dma_device *device);
1115 void dma_run_dependencies(struct dma_async_tx_descriptor *tx);
1116 struct dma_chan *dma_get_slave_channel(struct dma_chan *chan);
1117 struct dma_chan *dma_get_any_slave_channel(struct dma_device *device);
1118 struct dma_chan *net_dma_find_channel(void);
1119 #define dma_request_channel(mask, x, y) __dma_request_channel(&(mask), x, y)
1120 #define dma_request_slave_channel_compat(mask, x, y, dev, name) \
1121         __dma_request_slave_channel_compat(&(mask), x, y, dev, name)
1122
1123 static inline struct dma_chan
1124 *__dma_request_slave_channel_compat(const dma_cap_mask_t *mask,
1125                                   dma_filter_fn fn, void *fn_param,
1126                                   struct device *dev, char *name)
1127 {
1128         struct dma_chan *chan;
1129
1130         chan = dma_request_slave_channel(dev, name);
1131         if (chan)
1132                 return chan;
1133
1134         return __dma_request_channel(mask, fn, fn_param);
1135 }
1136
1137 /* --- Helper iov-locking functions --- */
1138
1139 struct dma_page_list {
1140         char __user *base_address;
1141         int nr_pages;
1142         struct page **pages;
1143 };
1144
1145 struct dma_pinned_list {
1146         int nr_iovecs;
1147         struct dma_page_list page_list[0];
1148 };
1149
1150 struct dma_pinned_list *dma_pin_iovec_pages(struct iovec *iov, size_t len);
1151 void dma_unpin_iovec_pages(struct dma_pinned_list* pinned_list);
1152
1153 dma_cookie_t dma_memcpy_to_iovec(struct dma_chan *chan, struct iovec *iov,
1154         struct dma_pinned_list *pinned_list, unsigned char *kdata, size_t len);
1155 dma_cookie_t dma_memcpy_pg_to_iovec(struct dma_chan *chan, struct iovec *iov,
1156         struct dma_pinned_list *pinned_list, struct page *page,
1157         unsigned int offset, size_t len);
1158
1159 #endif /* DMAENGINE_H */